KR20230078022A - 표시 장치 - Google Patents

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KR20230078022A
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shield metal
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subpixel
driving transistor
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KR1020210165345A
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김성광
한성만
이기형
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들에 따른 표시 장치는 제1 서브 픽셀에 포함된 제1 구동 트랜지스터; 제1 서브 픽셀과 인접하게 배치된 제2 서브 픽셀에 포함되고 제1 구동 트랜지스터와 인접하게 배치된 제2 구동 트랜지스터; 제1 구동 트랜지스터 아래에 위치하는 제1 쉴드 메탈; 제2 구동 트랜지스터 아래에 위치하는 제2 쉴드 메탈; 제1 쉴드 메탈 및 제2 쉴드 메탈 상에 배치되는 버퍼층; 버퍼층 상에 배치되는 층간 절연막; 층간 절연막 상에 위치하고, 층간 절연막 및 버퍼층의 제1 관통 홀을 통해 제1 쉴드 메탈과 전기적으로 연결되는 제1 구동 트랜지스터의 제1 소스 전극; 및 층간 절연막 상에 위치하고, 층간 절연막 및 버퍼층의 제2 관통 홀을 통해 제2 쉴드 메탈과 전기적으로 연결되는 제2 구동 트랜지스터의 제2 소스 전극; 및 버퍼층과 층간 절연막 사이에 위치하며 제1 쉴드 메탈과 중첩되는 제1 부분, 층간 절연막의 관통 홀을 통해 제2 소스 전극과 전기적으로 연결되는 제2 부분, 및 제1 부분과 제2 부분 사이의 제3 부분을 포함하는 웰딩 리페어 배선을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시의 실시 예들은 표시 장치에 관한 것이다.
표시 패널 제작 시, 서브 픽셀 내 다양한 위치에서 이물이 발생하는 등의 다양한 이유로 해당 서브 픽셀이 휘점 또는 암점이 되는 불량이 발생할 수 있다. 예를 들어, 각 서브 픽셀 내 구동 트랜지스터는 많은 공정을 거쳐 만들어지며, 이때, 미세한 공정 기인성 이물(들)이 구동 트랜지스터에서 발생할 수 있으며, 이와 같이, 구동 트랜지스터에 이물이 발생하면, 이물에 의한 노드 간 쇼트(Short) 현상이 일어나게 되고, 해당 구동 트랜지스터에서 매우 큰 비정상적인 전류가 흐르게 된다. 이러한 현상에 의해, 해당 서브 픽셀은 비 정상적으로 밝은 휘점이 되어 불량 서브 픽셀이 될 수 있다.
디스플레이 기술 분야에서는, 패널 제작 시, 서브 픽셀의 불량이 확인되는 경우, 해당 서브 픽셀에 대한 리페어 처리를 수행하는 기술이 개발되고 있다. 하지만, 기존의 리페어 방식은 리페어 구조로 인해 개구율이 줄어들거나 다른 필수적인 구성들이 배치될 수 있는 가용 면적이 줄어드는 문제점들이 있어왔다. 이러한 문제점들 때문에, 리페어 구조를 갖는 표시 패널로는 고해상도 구현이 쉽지 않았다. 이에, 본 명세서의 발명자들은 개구율 감소를 유발하지 않으면서도 많은 공간을 차지하지 않는 리페어 구조와 이를 위한 서브 픽셀 구조를 포함하는 표시 장치를 발명하였다.
본 개시의 실시 예들은, 개구율 감소를 유발하지 않는 리페어 구조를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 많은 공간을 차지하지 않는 리페어 구조와 이를 위한 서브 픽셀 구조를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 고해상도 구현에 적합한 리페어 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은, 웰딩 리페어 배선이 웰딩 처리가 될 때, 웰딩 리페어 배선의 상부에 위치하는 픽셀 전극이 웰딩 처리에 의해 손상을 받지 않도록 해주는 쉴드 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 제1 발광 소자, 제1 구동 트랜지스터, 제1 스캔 트랜지스터, 및 제1 스토리지 캐패시터를 포함하는 제1 서브 픽셀; 및 제1 서브 픽셀과 인접하게 배치되고, 제2 발광 소자, 제2 구동 트랜지스터, 제2 스캔 트랜지스터 및 제2 스토리지 캐패시터를 포함하는 제2 서브 픽셀을 포함하는 표시 장치를 제공할 수 있다.
제2 서브 픽셀의 구조는, 제1 서브 픽셀의 구조가 플립된 형태일 수 있다. 예를 들어, 서브 픽셀의 구조는 회로 소자들(구동 트랜지스터, 스캔 트랜지스터, 스토리지 캐패시터 등)의 위치 및/또는 모양 등을 포함할 수 있다.
이에 따라, 제1 스캔 트랜지스터와 제2 스캔 트랜지스터 사이에 제1 구동 트랜지스터 및 제2 구동 트랜지스터가 위치할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 제1 구동 트랜지스터 아래에 위치하는 제1 쉴드 메탈; 제2 구동 트랜지스터 아래에 위치하는 제2 쉴드 메탈; 제1 쉴드 메탈 및 제2 쉴드 메탈 상에 배치되는 버퍼층; 및 버퍼층 상에 배치되는 층간 절연막을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 층간 절연막 상에 위치하고, 층간 절연막 및 버퍼층의 제1 관통 홀을 통해 제1 쉴드 메탈과 전기적으로 연결되는 제1 구동 트랜지스터의 제1 소스 전극; 및 층간 절연막 상에 위치하고, 층간 절연막 및 버퍼층의 제2 관통 홀을 통해 제2 쉴드 메탈과 전기적으로 연결되는 제2 구동 트랜지스터의 제2 소스 전극을 더 포함할 수 있다.
본 개시의 실시 예들에 따른 표시 장치는, 버퍼층과 층간 절연막 사이에 위치하며 제1 쉴드 메탈과 중첩되는 제1 부분, 층간 절연막의 관통 홀을 통해 제2 소스 전극과 전기적으로 연결되는 제2 부분, 및 제1 부분과 제2 부분 사이의 제3 부분을 포함하는 웰딩 리페어 배선을 더 포함할 수 있다.
본 개시의 실시 예들은, 기판, 기판 상의 제1 쉴드 메탈; 제1 쉴드 메탈 상의 버퍼층; 버퍼층 상의 층간 절연막; 층간 절연막 상에 위치하고, 층간 절연막 및 버퍼층의 제1 관통 홀을 통해 제1 쉴드 메탈과 전기적으로 연결되는 제1 구동 트랜지스터의 제1 소스 전극; 제1 소스 전극 상의 절연층; 절연층 상에 위치하고 절연층의 관통 홀을 통해 제1 소스 전극과 전기적으로 연결되는 제1 픽셀 전극; 및 버퍼층과 층간 절연막 사이에 위치하며, 제1 쉴드 메탈과 제1 소스 전극 사이로 개재된 부분을 갖는 웰딩 리페어 배선을 포함하는 표시 장치를 제공할 수 있다.
웰딩 리페어 배선에서 제1 쉴드 메탈과 제1 소스 전극 사이로 개재된 부분은 제1 픽셀 전극과 중첩될 수 있다.
본 개시의 실시 예들에 의하면, 개구율 감소를 유발하지 않는 리페어 구조를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 많은 공간을 차지하지 않는 리페어 구조와 이를 위한 서브 픽셀 구조를 포함하는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 고해상도 구현에 적합한 리페어 구조를 갖는 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 웰딩 리페어 배선이 웰딩 처리가 될 때, 웰딩 리페어 배선의 상부에 위치하는 픽셀 전극이 웰딩 처리에 의해 손상을 받지 않도록 해주는 쉴드 구조를 갖는 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치의 리페어 구조를 나타낸다.
도 4는 본 개시의 실시 예들에 따른 표시 장치의 리페어 구조를 나타낸다.
도 5는 본 개시의 실시 예들에 따른 표시 장치에서, 서브 픽셀들에 대한 플립 구조를 나타낸다.
도 6은 본 개시의 실시 예들에 따른 표시 장치에서, 상부 발광 구조를 갖는 서브 픽셀들의 발광 영역들의 배치도이다.
도 7은 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀 및 제2 서브 픽셀이 서로 플립 구조를 갖는 경우, 제1 서브 픽셀 및 제2 서브 픽셀의 등가 회로이다.
도 8은 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀 행 및 제2 서브 픽셀 행에 대한 평면 구조를 나타낸다.
도 9는 본 개시의 실시 예들에 따른 표시 장치에서, 서로 플립 구조를 갖는 제1 서브 픽셀 및 제2 서브 픽셀에 대한 리페어 구조를 간략하게 설명하기 위한 다이어그램이다.
도 10 내지 도 12는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서로 플립 구조를 갖는 제1 서브 픽셀 및 제2 서브 픽셀이 모두 정상 서브 픽셀인 경우, 리페어 처리 전 리페어 구조의 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다.
도 13 내지 도 15는 본 개시의 실시 예들에 따른 표시 장치에서, 서로 플립 구조를 갖는 제1 서브 픽셀과 제2 서브 픽셀 중 제1 서브 픽셀이 불량 서브 픽셀인 경우, 리페어 처리 후 리페어 구조의 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다.
도 16은 본 개시의 실시 예들에 따른 표시 장치에서, 스토리지 캐패시턴스 편차 저감을 위한 보상 패턴들을 갖는 제1 스토리지 캐패시터 및 제2 스토리지 캐패시터를 나타낸다.
도 17 및 도 18은 본 개시의 실시 예들에 따른 표시 장치의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극 및 제2 게이트 전극이 제1 방향으로 쉬프트 되어 패터닝 된 경우와 제1 방향의 반대 방향으로 쉬프트 되어 패터닝 된 경우, 제1 스토리지 캐패시터 및 제2 스토리지 캐패시터를 나타낸다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 디스플레이 구동 시스템은 표시 패널(110) 및 표시 패널(110)을 구동하기 위한 디스플레이 구동 회로를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)은 영상 표시를 위하여 기판(SUB) 상에 배치되는 다수의 서브 픽셀들(SP)을 포함할 수 있다. 예를 들어, 다수의 서브 픽셀들(SP)은 표시 영역(DA)에 배치될 수 있다. 경우에 따라, 비-표시 영역(NDA)에 적어도 하나의 서브 픽셀(SP)이 배치될 수도 있다. 비-표시 영역(NDA)에 배치되는 적어도 하나의 서브 픽셀(SP)은 더미 서브 픽셀이라고도 한다.
표시 패널(110)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 기판(SUB) 상에 배치되는 다수의 신호 배선들을 포함할 수 있다. 예를 들어, 다수의 신호 배선들은 데이터 라인들(DL), 게이트 라인들(GL), 구동 전압 라인들 등을 포함할 수 있다.
다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제1 방향과 교차하는 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 칼럼(Column) 방향이고 제1 방향과 교차하는 방향은 로우(Row) 방향일 수 있다.
디스플레이 구동 회로는 데이터 구동 회로(120), 게이트 구동 회로(130), 및 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 컨트롤러(140)를 더 포함할 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인들(DL)로 영상 신호에 해당하는 데이터 신호들(데이터 전압들이라고도 함)을 출력할 수 있다. 게이트 구동 회로(130)는 게이트 신호들을 생성하여 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 컨트롤러(140)는, 외부 호스트(150)에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 데이터 구동 회로(120)에 공급할 수 있다.
데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로를 포함할 수 있다. 예를 들어, 각 소스 드라이버 집적 회로는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG(Chip On Glass) 또는 COP(Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF(Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG 또는 COP 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF 방식에 따라 표시 패널(110)과 연결되거나 GIP(Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수도 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 다수의 서브 픽셀들(SP) 각각은 발광 소자를 포함할 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀 닷(Quantum Dot)으로 구현된 퀀텀닷 표시 장치일 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)은 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 픽셀 구동 회로(SPC)를 포함할 수 있다. 픽셀 구동 회로(SPC)는 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)로 흐르는 전류를 제어하여 발광 소자(ED)를 구동할 수 있다. 스캔 트랜지스터(SCT)는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)로 전달할 수 있다. 스토리지 캐패시터(Cst)는 일정 기간 동안 전압 유지를 위한 구성될 수 있다.
발광 소자(ED)는 픽셀 전극(PE) 및 공통 전극(CE)과, 픽셀 전극(PE) 및 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 픽셀 전극(PE)은 애노드 전극(또는 캐소드 전극)일 수 있고, 구동 트랜지스터(DRT)의 제2 노드(N2)가 전기적으로 연결될 수 있다. 공통 전극(CE)은 캐소드 전극(또는 애노드 전극)일 수 있고, 기저 전압(EVSS)이 인가될 수 있다. 발광 소자(ED)는 일 예로, 유기 발광 다이오드(OLED), 무기물 기반의 발광 다이오드(LED), 퀀텀 닷(Quantum dot) 발광 소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
제1 노드(N1)는 게이트 노드이고, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 제2 노드(N2)는 소스 노드 또는 드레인 노드이고, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있고, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.
스캔 트랜지스터(SCT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 스위칭 할 수 있다. 스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인들(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에서 구성될 수 있다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)의 픽셀 구동 회로(SPC)는 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)이 인가된 기준 전압 라인(RVL) 간의 연결을 스위칭할 수 있다.
센싱 트랜지스터(SENT)는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 발광 소자(ED)의 픽셀 전극(PE)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준 전압 라인(RVL) 중 대응되는 기준 전압 라인(RVL) 간의 연결을 제어할 수 있다. 도 2에서는, 센싱 트랜지스터(SENT)의 게이트 노드와 스캔 트랜지스터(SCT)의 게이트 노드는 동일한 스캔 라인(SCL)에 연결되었지만, 이는 설명의 편의를 위한 예시일 뿐, 서로 다른 스캔 라인(SCL)에 연결될 수도 있다.
센싱 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 2에 예시된 서브 픽셀(SP)의 3T1C 구조는, 설명을 위한 예시일 뿐, 2개의 트랜지스터와 1개의 캐패시터만을 포함할 수도 있고, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브 픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브 픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
한편, 본 개시의 실시 예들에 따른 표시 장치(100)는 상부 발광(Top Emission) 구조 또는 하부 발광(Bottom Emission) 구조를 가질 수도 있다. 아래에서는, 상부 발광(Top Emission) 구조인 것으로 예를 든다.
한편, 본 개시의 실시 예들에 따른 표시 장치(100)는, 서브 픽셀들(SP) 중 어느 한 서브 픽셀(SP)에 불량이 발생하여 불량이 발생한 서브 픽셀(SP)에서 정상 구동이 되지 못하는 경우, 불량이 발생한 서브 픽셀(SP)을 리페어(Repair) 하기 위한 리페어 구조를 가질 수 있다. 이하, 불량이 발생한 서브 픽셀(SP)을 불량 서브 픽셀(Bad SP)이라고, 불량이 발생하지 않은 서브 픽셀(SP)을 정상 서브 픽셀(Normal SP)이라고도 한다.
본 개시의 실시 예들에 따른 표시 장치(100)에서의 리페어는 불량 서브 픽셀(Bad SP)의 정상화 방식일 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)에서의 리페어는 불량 서브 픽셀(Bad SP)의 픽셀 구동 회로(SPC)의 동작을 정지시키고, 정상 서브 픽셀(Normal SP)의 픽셀 구동 회로(SPC)를 이용하여 불량 서브 픽셀(Bad SP)의 발광 소자(ED)를 구동시켜서, 불량 서브 픽셀(Bad SP)에서도 발광이 되도록 하는 방식일 수도 있다.
본 개시의 실시 예들에 따른 표시 장치(100)에서의 리페어는 커팅 리페어(Cutting repair) 및 웰딩 리페어(Welding repair)를 포함할 수 있다.
커팅 리페어(Cutting repair)는 불량 서브 픽셀(Bad SP)의 픽셀 구동 회로(SPC)의 동작을 정지시킬 수 있는 픽셀 구동 회로(SPC) 내 주요 지점(커팅 포인트)을 커팅하는 처리일 수 있다.
웰딩 리페어(Welding repair)는, 정상 서브 픽셀(Normal SP)의 픽셀 구동 회로(SPC)를 이용하여 불량 서브 픽셀(Bad SP)의 발광 소자(ED)를 구동할 수 있도록, 정상 서브 픽셀(Normal SP)의 픽셀 구동 회로(SPC)와 불량 서브 픽셀(Bad SP)의 발광 소자(ED)의 픽셀 전극(PE)를 전기적으로 연결시켜줄 수 있는 주요 지점(웰딩 포인트)을 웰딩 하는 처리일 수 있다.
도 3 및 도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 리페어 구조를 나타낸다. 단, 도 3 및 도 4에서는, 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)이고 제2 서브 픽셀(SP2)이 정상 서브 픽셀(Normal SP)인 경우를 가정한다.
도 3 및 도 4를 참조하면, 제1 서브 픽셀(SP1)는 발광 소자(ED)를 구성하기 위한 제1 픽셀 전극(PE1)을 포함하고, 제2 서브 픽셀(SP2)는 발광 소자(ED)를 구성하기 위한 제1 픽셀 전극(PE1)을 포함할 수 있다. 제1 서브 픽셀(SP1)는 제1 픽셀 전극(PE1)과 대응되는 면적의 제1 발광 영역(EA1)을 가질 수 있고, 제2 서브 픽셀(SP2)는 제2 픽셀 전극(PE2)과 대응되는 면적의 제2 발광 영역(EA2)을 가질 수 있다.
본 개시의 실시 예들에 따른 리페어는 픽셀 전극들(PE)이 패터닝 된 기판(SUB) 상부에서 진행되는 상부 리페어 방식(도 3)과 기판(SUB)의 아래에서 진행되는 하부 리페어 방식(도 4) 중 하나 이상으로 진행될 수 있다.
도 3을 참조하면, 상부 리페어 방식의 경우, 웰딩 리페어는 픽셀 전극(PE)에 대하여 진행도리 수 있다. 이를 위해, 제1 서브 픽셀(SP1)의 제1 픽셀 전극(PE1)은 제2 서브 픽셀(SP2)의 영역까지 확장된 확장 부분(EXT_PE1)을 포함할 수 있다.
제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)의 아래에는 연결 메탈(CM)이 배치될 수 있다. 제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)과 연결 메탈(CM) 사이에는 보호막(PAS)과 오버코트층(OC)이 배치될 수 있다.
제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)은 오버코트층(OC)의 홀을 통해 보호막(PAS)의 상면과 컨택되는 컨택부(CNT)를 포함할 수 있다.
제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)의 컨택부(CNT)는 웰딩 리페어가 진행되는 웰딩 포인트(Welding Point)에 위치할 수 있다.
웰딩 리페어 처리 전, 제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)의 컨택부(CNT)는 연결 메탈(CM)과 전기적으로 분리된 상태일 수 있다.
웰딩 리페어 처리 후, 제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)의 컨택부(CNT)는 연결 메탈(CM)과 전기적으로 연결될 수 있다.
연결 메탈(CM)은 제2 서브 픽셀(SP2)의 픽셀 구동 회로(SPC)의 일부이거나 제2 서브 픽셀(SP2)의 픽셀 구동 회로(SPC)와 전기적으로 연결된 메탈일 수 있다.
예를 들어, 연결 메탈(CM)은 제2 서브 픽셀(SP2)의 구동 트랜지스터(DRT)의 제2 노드(N2) 또는 제2 픽셀 전극(PE2)일 수 있다. 또는 연결 메탈(CM)은 제2 서브 픽셀(SP2)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결되거나, 제2 픽셀 전극(PE2)과 전기적으로 연결될 수 있다.
이에 따라, 웰딩 리페어 처리 후, 제1 픽셀 전극(PE1)의 확장 부분(EXT_PE1)의 컨택부(CNT)가 연결 메탈(CM)과 전기적으로 연결되면, 제1 서브 픽셀(SP1)의 제1 픽셀 전극(PE1)은 제2 서브 픽셀(SP2)의 구동 트랜지스터(DRT)로부터 구동전류를 공급받을 수 있다.
한편, 상면 리페어 방식의 경우, 제1 픽셀 전극(PE1)에 대한 웰딩 리페어가 진행되어야 하고, 제1 서브 픽셀(SP1)의 제1 픽셀 전극(PE1)이 확장된 확장 부분(ePEP)이 제2 서브 픽셀(SP2)의 영역 내 웰딩 포인트(WP)까지 침범해야 한다. 이에 따라, 제2 서브 픽셀(SP2)의 발광 영역(EA2)의 면적이 제1 픽셀 전극(PE1)의 확장 부분(ePEP)이 침범한 크기만큼 감소할 수밖에 없다. 따라서, 본 개시의 실시 예들에 따른 표시 장치(100)가 상면 리페어 방식의 웰딩 리페어 구조를 갖는 경우, 개구율 감소가 있을 수 있다.
도 4를 참조하면, 하부 리페어 방식의 경우, 개구율 감소를 방지하기 위해서, 본 개시의 실시 예들에 따른 표시 장치(100)는 픽셀 전극들(PE1, PE2)보다 아래에 위치하는 웰딩 리페어 배선(WDRL)을 포함할 수 있다.
웰딩 리페어 배선(WDRL)은 서브 픽셀들(SP1, SP2) 각각의 전 영역의 상당 부분을 통과해야 하므로, 서브 픽셀들(SP1, SP2) 각각의 픽셀 구동 회로(SPC)가 배치될 수 있는 공간이 줄어들 수 밖에 없다.
고해상도의 표시 장치(100)의 경우, 하나의 서브 픽셀(SP)의 사이즈가 크게 감소하고, 이로 인해, 픽셀 구동 회로(SPC)가 배치될 수 있는 회로 배치 영역이 크게 감소할 수밖에 없다.
웰딩 리페어 배선(WDRL)으로 인해 회로 배치 가능 영역이 감소하게 되고, 고해상도로 인해 회로 배치 가능 영역이 더욱 감소하게 되면, 일정한 공간이 필요한 픽셀 구동 회로(SPC)의 배치 자체가 불가능해질 수도 있다. 따라서, 하부 리페어 방식은 고해상도의 표시 장치(100)에서는 적용되기가 어려울 수 있다.
이에, 본 개시의 실시 예들은 상부 발광 구조에서 개구율 감소를 방지하고 고해상도 구현이 가능한 리페어 구조와 이를 위한 서브 픽셀들(SP)의 플립 구조(Flip Structure)를 제시한다.
도 5는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서브 픽셀들(SP)에 대한 플립 구조(Flip structure)를 나타내고, 도 6은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 상부 발광 구조를 갖는 서브 픽셀들(SP)의 발광 영역들의 배치도이다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서브 픽셀들(SP)에 대한 플립 구조(Flip structure)에 따르면, 상하로 인접한 2개의 서브 픽셀(SP)은 서로 뒤집힌 구조를 가질 수 있다.
도 5를 참조하면, 제1 서브 픽셀 행(ROW #1)에 포함된 제1 서브 픽셀(SP1)의 구조와 제2 서브 픽셀 행(ROW #2)에 포함된 제2 서브 픽셀(SP2)의 구조는, 뒤집힌 형태(플립 형태)일 수 있다. 여기서, 제1 서브 픽셀(SP1)의 구조는 제1 서브 픽셀(SP1)의 픽셀 구동 회로(SPC) 내 소자들(DRT, SCT, SENT, Cst)의 위치 및/또는 모양 등을 포함할 수 있다. 제2 서브 픽셀(SP2)의 구조는 제2 서브 픽셀(SP2)의 픽셀 구동 회로(SPC) 내 소자들(DRT, SCT, SENT, Cst)의 위치 및/또는 모양 등을 포함할 수 있다.
도 5를 참조하면, 제3 서브 픽셀 행(ROW #3)에 포함된 제3 서브 픽셀(SP3)의 구조와 제4 서브 픽셀 행(ROW #4)에 포함된 제4 서브 픽셀(SP4)의 구조는, 뒤집힌 형태(플립 형태)일 수 있다.
전술한 바에 따르면, 도 5를 참조하면, 제1 서브 픽셀 행(ROW #1) 및 제2 서브 픽셀 행(ROW #2) 의 구조와, 제3 서브 픽셀 행(ROW #3) 및 제4 서브 픽셀 행(ROW #4)의 구조는 뒤집힌 형태(플립 형태)일 수 있다. 이에 따르면, 도 5를 참조하면, 제2 서브 픽셀 행(ROW #2)에 포함된 제2 서브 픽셀(SP2)의 구조와 제3 서브 픽셀 행(ROW #3)에 포함된 제3 서브 픽셀(SP3)의 구조는, 뒤집힌 형태(플립 형태)일 수 있다.
도 6은 도 5의 서브 픽셀들(SP1, SP2, SP3, SP4)의 발광 영역들(EA1, EA2, EA3, EA4)을 나타낸 것이다. 본 개시의 실시 예들에 따른 표시 장치(100)의 경우, 리페어 구조로 인한 개구율 감소가 없기 때문에 도 6과 같이, 서브 픽셀들(SP1, SP2, SP3, SP4)의 발광 영역들(EA1, EA2, EA3, EA4)은 리페어 구조로 인한 면적 감소 없이 극대화 될 수 있다.
도 7은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 서로 플립 구조를 갖는 경우, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 등가 회로이다.
도 7을 참조하면, 제1 서브 픽셀(SP1)은 제1 발광 소자(ED1), 제1 구동 트랜지스터(DRT1), 제1 스캔 트랜지스터(SCT1), 제1 센싱 트랜지스터(SENT1), 및 제1 스토리지 캐패시터(Cst1)를 포함할 수 있다. 제1 스캔 트랜지스터(SCT1) 및 제1 센싱 트랜지스터(SENT1) 각각의 게이트 노드는 하나의 제1 스캔 라인(SCL1)과 공통 연결되어 제1 스캔 신호(SCAN1)를 동시에 인가 받을 수 있다. 제1 스캔 라인(SCL1)은 게이트 라인(GL)의 일종이다.
도 7을 참조하면, 제2 서브 픽셀(SP2)은 제2 발광 소자(ED2), 제2 구동 트랜지스터(DRT2), 제2 스캔 트랜지스터(SCT2), 제2 센싱 트랜지스터(SENT2), 및 제2 스토리지 캐패시터(Cst2)를 포함할 수 있다. 제1 스캔 트랜지스터(SCT1) 및 제1 센싱 트랜지스터(SENT1) 각각의 게이트 노드는 하나의 제2 스캔 라인(SCL2)과 공통 연결되어 제2 스캔 신호(SCAN2)를 동시에 인가 받을 수 있다. 제2 스캔 라인(SCL2)은 게이트 라인(GL)의 일종이다.
도 7을 참조하면, 제1 서브 픽셀(SP1)은 제1 서브 픽셀 행(ROW #1)에 포함되고 제2 서브 픽셀(SP2)은 제2 서브 픽셀 행(ROW #2)에 포함되므로, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)은 하나의 데이터 라인(DL)과 공통 연결될 수 있고, 하나의 기준 전압 라인(RLV)과 공통 연결될 수 있다.
도 7을 참조하면, 제1 서브 픽셀(SP1)은 제1 서브 픽셀 행(ROW #1)에 포함되고 제2 서브 픽셀(SP2)은 제2 서브 픽셀 행(ROW #2)에 포함되므로, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)은 하나의 구동 전압 라인(DVL)과 공통 연결될 수 있다.
도 7을 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 경계(BL)를 기준으로 서로 플립 구조를 가질 수 있다. 즉, 제2 서브 픽셀(SP2)의 구조는 제1 서브 픽셀(SP1)의 구조가 뒤집힌 구조일 수 있다. 다르게 표현하면, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)은 경계(BL)를 기준으로 대칭일 수 있다.
도 7을 참조하면, 제1 서브 픽셀(SP1)에 포함된 소자들(DRT1, SCT1, SENT1, Cst1)의 구조(위치 및/또는 모양 등)는 제2 서브 픽셀(SP2)에 포함된 소자들(DRT2, SCT2, SENT2, Cst2)의 구조(위치 및/또는 모양 등)과 경계(BL)를 기준으로 뒤집힌 형태일 수 있다.
도 7을 참조하면, 제1 서브 픽셀(SP1)에 포함된 소자들(DRT1, SCT1, SENT1, Cst1)의 구조(위치 및/또는 모양 등)과 제2 서브 픽셀(SP2)에 포함된 소자들(DRT2, SCT2, SENT2, Cst2)의 구조(위치 및/또는 모양 등)는 경계(BL)를 기준으로 서로 대칭일 수 있다.
도 7에 도시된 회로적인 플립 구조를 패널 평면도로 나타내면 도 8과 같다.
도 8은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀 행(ROW #1) 및 제2 서브 픽셀 행(ROW #2)에 대한 평면 구조를 나타낸다.
도 8에서는, 2행 2열로 배치된 8개의 서브 픽셀들(SP)이 도시된다.
도 8을 참조하면, 제1 서브 픽셀 행(ROW #1)에 포함된 4개의 제1 서브 픽셀(SP1)은 4개의 제1 픽셀 구동 회로(SPC1)를 포함하고, 제1 서브 픽셀 행(ROW #1)과 인접한 제2 서브 픽셀 행(ROW #2)에 포함된 4개의 제2 서브 픽셀(SP2)은 4개의 제2 픽셀 구동 회로(SPC2)를 포함한다.
제1 서브 픽셀 행(ROW #1)에 제1 스캔 라인(SCL1)이 배치되고, 제2 서브 픽셀 행(ROW #2)에 제2 스캔 라인(SCL2)이 배치될 수 있다. 제1 스캔 라인(SCL1)은 4개의 제1 서브 픽셀(SP1) 각각에 포함된 제1 스캔 트랜지스터(SCT1) 및 제1 센싱 트랜지스터(SENT1)의 게이트 노드들과 연결될 수 있다.
제1 서브 픽셀 열(COL #1)과 제2 서브 픽셀 열(COL #2) 사이에 2개의 데이터 라인(DL)이 배치될 수 있다. 2개의 데이터 라인(DL) 중 하나는 제1 서브 픽셀 열(COL #1)의 서브 픽셀들(SP1, SP2) 각각의 스캔 트랜지스터들(SCT1, SCT2)의 드레인 노드(또는 소스 노드)와 연결될 수 있고, 2개의 데이터 라인(DL) 중 나머지 하나는 제2 서브 픽셀 열(COL #2)의 서브 픽셀들(SP1, SP2) 각각의 스캔 트랜지스터들(SCT1, SCT2)의 드레인 노드(또는 소스 노드)와 연결될 수 있다.
제3 서브 픽셀 열(COL #3)과 제4 서브 픽셀 열(COL #4) 사이에 2개의 데이터 라인(DL)이 배치될 수 있다. 2개의 데이터 라인(DL) 중 하나는 제3 서브 픽셀 열(COL #3)의 서브 픽셀들(SP1, SP2) 각각의 스캔 트랜지스터들(SCT1, SCT2)의 드레인 노드(또는 소스 노드)와 연결될 수 있고, 2개의 데이터 라인(DL) 중 나머지 하나는 제4 서브 픽셀 열(COL #4)의 서브 픽셀들(SP1, SP2) 각각의 스캔 트랜지스터들(SCT1, SCT2)의 드레인 노드(또는 소스 노드)와 연결될 수 있다.
제1 내지 제4 서브 픽셀 열(COL #1~COL #4)은 하나의 기준 전압 라인(RVL)으로부터 기준 전압(Vref)을 전달받을 수 있다. 도 8의 예시의 경우, 하나의 기준 전압 라인(RVL)은 제2 서브 픽셀 열(COL #2)과 제3 서브 픽셀 열(COL #3) 사이에 배치될 수 있다.
기준 전압 라인(RVL)은, 제1 서브 픽셀 행(ROW #1)에 배치된 제1 기준 연결 패턴(RCP1)을 통해 4개의 제1 서브 픽셀(SP1) 각각에 포함된 제1 센싱 트랜지스터(SENT1)의 드레인 노드(또는 소스 노드)와 연결될 수 있다.
기준 전압 라인(RVL)은, 제2 서브 픽셀 행(ROW #2)에 배치된 제2 기준 연결 패턴(RCP2)을 통해 4개의 제2 서브 픽셀(SP2) 각각에 포함된 제1 센싱 트랜지스터(SENT1)의 드레인 노드(또는 소스 노드)와 연결될 수 있다.
제1 내지 제4 서브 픽셀 열(COL #1~COL #4)은 하나의 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)을 전달받을 수 있다. 도 8의 예시의 경우, 하나의 구동 전압 라인(DVL)은 제1 서브 픽셀 열(COL #1)의 일 측(좌 측)에 배치될 수 있다.
구동 전압 라인(DVL)은, 제1 서브 픽셀 행(ROW #1)에 배치된 제1 구동 연결 패턴(DCP1)을 통해 4개의 제1 서브 픽셀(SP1) 각각에 포함된 제1 구동 트랜지스터(DRT3)의 제3 노드(N3)와 연결될 수 있다.
구동 전압 라인(DVL)은, 제2 서브 픽셀 행(ROW #2)에 배치된 제2 구동 연결 패턴(DCP2)을 통해 4개의 제2 서브 픽셀(SP2) 각각에 포함된 제1 구동 트랜지스터(DRT3)의 제3 노드(N3)와 연결될 수 있다.
도 8을 참조하면, 제1 서브 픽셀 행(ROW #1)에 포함된 4개의 제1 픽셀 구동 회로(SPC1)와 제2 서브 픽셀 행(ROW #2)에 포함된 4개의 제2 픽셀 구동 회로(SPC2)는 플립 구조를 가질 수 있다.
즉, 제2 픽셀 구동 회로(SPC2)에 포함된 소자들(DRT2, Cst2, SCT2, SENT2)의 위치 및/또는 모양은, ?微?(BL)을 기준으로, 제1 픽셀 구동 회로(SPC1)에 포함된 소자들(DRT1, Cst1, SCT1, SENT1)의 위치 및/또는 모양이 뒤집힌 형태일 수 있다.
도 8을 참조하면, 제1 서브 픽셀 행(ROW #1)에 배치된 가로 방향의 신호 배선들(SCL1, RCP1, DCP1)과 제2 서브 픽셀 행(ROW #21)에 배치된 가로 방향의 신호 배선들(SCL2, RCP2, DCP2)도 서로 플립 구조일 수 있다. 즉, 제1 서브 픽셀 행(ROW #1)에 배치된 가로 방향의 신호 배선들(SCL1, RCP1, DCP1)의 위치와 제2 서브 픽셀 행(ROW #21)에 배치된 가로 방향의 신호 배선들(SCL2, RCP2, DCP2)의 위치는 경계(BL)를 기준으로 대칭일 수 있다.
도 9는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서로 플립 구조를 갖는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)에 대한 리페어 구조를 간략하게 설명하기 위한 다이어그램이다.
도 9를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)은 서로 인접하게 배치되고 경계(BL)를 기준으로 서로 플립 구조를 가질 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 하부 리페어가 가능한 리페어 구조를 갖는다. 본 개시의 실시 예들에 따른 리페어 구조는 하부 리페어를 위한 것이므로 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 개구율 감소를 유발하지 않는다.
본 개시의 실시 예들에 따른 리페어 구조는 웰딩 리페어 시 웰딩이 되는 웰딩 리페어 라인(WDRL)을 포함할 수 있다.
웰딩 리페어 라인(WDRL)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 경계(BL) 부근에만 위치한다. 보다 구체적으로, 웰딩 리페어 라인(WDRL)의 일 측은 제1 서브 픽셀(SP1)의 제1 픽셀 전극(PE1)의 단 부와 일부 중첩될 수 있고, 웰딩 리페어 라인(WDRL)의 타 측은 제2 서브 픽셀(SP2)의 제2 픽셀 전극(PE2)의 단 부와 일부 중첩될 수 있다.
웰딩 리페어 라인(WDRL)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 경계(BL) 부근에만 위치하기 때문에, 제1 서브 픽셀(SP1)의 제1 픽셀 구동 회로(SPC1)이 배치되는 공간과 제2 서브 픽셀(SP2)의 제1 픽셀 구동 회로(SPC2)가 배치되는 공간이 줄어들지 않는다. 즉, 본 개시의 실시 예들에 따른 리페어 구조는 개구율 감소를 유발하지 않고 고해상도 구현에도 장애가 되지 않을 수 있다.
아래에서는, 전술한 본 개시의 실시 예들에 따른 리페어 구조를 대하여 더욱 상세하게 설명한다.
도 10 내지 도 12는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서로 플립 구조를 갖는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀(Normal SP)인 경우, 리페어 처리 전 리페어 구조의 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다.
도 10 및 도 11을 참조하면, 제1 서브 픽셀(SP1)은 제1 발광 소자(ED1)와 제1 발광 소자(ED1)를 구동하기 위한 제1 픽셀 구동 회로(SPC1)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 픽셀 전극(PE1)을 포함할 수 있고, 제1 픽셀 구동 회로(SPC1)은 데이터 라인(DL), 구동 전압 라인(DVL), 및 기준 전압 라인(RVL)과 연결될 수 있다.
도 10 및 도 11을 참조하면, 제2 서브 픽셀(SP2)은 제2 발광 소자(ED2)와 제2 발광 소자(ED2)를 구동하기 위한 제2 픽셀 구동 회로(SPC2)를 포함할 수 있다. 제2 발광 소자(ED2)는 제2 픽셀 전극(PE2)을 포함할 수 있고, 제2 픽셀 구동 회로(SPC2)은 데이터 라인(DL), 구동 전압 라인(DVL), 및 기준 전압 라인(RVL)과 연결될 수 있다.
도 10을 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀(Normal SP)이므로, 웰딩 리페어 배선(WDRL)은 제1 픽셀 구동 회로(SPC1)와 제2 픽셀 구동 회로(SPC2) 중 하나에만 전기적으로 연결될 수 있다. 예를 들어, 웰딩 리페어 배선(WDRL)은 제1 픽셀 구동 회로(SPC1)와 제2 픽셀 구동 회로(SPC2) 중 제2 픽셀 구동 회로(SPC2)에만 전기적으로 연결될 수 있다.
도 10을 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀(Normal SP)인 경우, 제1 발광 소자(ED1)는 제1 픽셀 구동 회로(SPC1)의 제1 구동 트랜지스터(DRT1)로부터 구동 전류(Ied)를 공급받을 수 있고, 제2 발광 소자(ED2)는 제2 픽셀 구동 회로(SPC2)의 제2 구동 트랜지스터(DRT2)로부터 구동 전류(Ied)를 공급받을 수 있다.
도 11을 참조하면, 제1 서브 픽셀(SP1)은 제1 발광 소자(ED1) 및 제1 픽셀 구동 회로(SPC1)를 포함할 수 있고, 제1 픽셀 구동 회로(SPC1)는 제1 구동 트랜지스터(DRT1), 제1 스캔 트랜지스터(SCT1), 및 제1 스토리지 캐패시터(Cst1)를 포함할 수 있다.
도 11을 참조하면, 제2 서브 픽셀(SP2)는 제2 발광 소자(ED2) 및 제2 픽셀 구동 회로(SPC2)를 포함할 수 있고, 제2 픽셀 구동 회로(SPC2)는 제2 구동 트랜지스터(DRT2), 제2 스캔 트랜지스터(SCT2) 및 제2 스토리지 캐패시터(Cst2)를 포함할 수 있다.
도 11 및 도 12를 참조하면, 제2 서브 픽셀(SP2)는 제1 서브 픽셀(SP1)과 인접하게 배치되고 제1 서브 픽셀(SP1)의 플립 구조일 수 있다.
도 11 및 도 12를 참조하면, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 서로 플립 구조이고 리페어 구조 형성을 위하여, 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)가 인접하게 위치할 수 있다.
이에 따라, 제1 스캔 트랜지스터(SCT1)와 제2 스캔 트랜지스터(SCT2) 사이에 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)가 위치할 수 있다(도 8 참조). 제1 스캔 트랜지스터(SCT1)와 제2 스캔 트랜지스터(SCT2)는 동일한 데이터 라인(DL)과 연결될 수 있다.
도 12를 참조하면, 기판(SUB) 상에 제1 쉴드 메탈(LS1) 및 제1 쉴드 메탈(SL2)이 배치될 수 있다.
제1 쉴드 메탈(LS1)은 제1 구동 트랜지스터(DRT1) 아래에 위치할 수 있다. 제2 쉴드 메탈(LS2)은 제2 구동 트랜지스터(DRT2) 아래에 위치할 수 있다.
제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF) 상에 제1 구동 트랜지스터(DRT1)의 제1 액티브 층(ACT1)이 배치될 수 있고, 버퍼층(BUF) 상에 제2 구동 트랜지스터(DRT2)의 제2 액티브 층(ACT2)이 배치될 수 있다.
제1 액티브 층(ACT1) 및 제2 액티브 층(ACT2) 각각의 위에 게이트 절연막(GI)에 배치될 수 있다. 제1 액티브 층(ACT1) 상의 게이트 절연막(GI) 위에 제1 게이트 전극(GE1)이 배치되고, 제2 액티브 층(ACT2) 상의 게이트 절연막(GI) 위에 제2 게이트 전극(GE2)이 배치될 수 있다. 이후, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 버퍼층(BUF) 위에 층간 절연막(ILD)이 배치될 수 있다.
제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 층간 절연막(ILD) 상에 위치할 수 있다. 한편, 제1 액티브 층(ACT1)은 채널 영역, 채널 영역의 일 측에 위치하는 제1 도체화부, 및 채널 영역의 타 측에 위치하는 제2 도체화부를 포함할 수 있다.
제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1)은 층간 절연막(ILD)의 컨택홀을 통해 제1 액티브층(ACT1)의 제1 도체화부와 연결되고, 제1 구동 트랜지스터(DRT1)의 제1 드레인 전극(DE1)은 층간 절연막(ILD)의 컨택홀을 통해 제1 액티브층(ACT1)의 제2 도체화부와 연결될 수 있다.
제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 층간 절연막(ILD) 상에 위치할 수 있다. 한편, 제2 액티브 층(ACT2)은 채널 영역, 채널 영역의 일 측에 위치하는 제1 도체화부, 및 채널 영역의 타 측에 위치하는 제2 도체화부를 포함할 수 있다.
제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2)은 층간 절연막(ILD)의 컨택홀을 통해 제2 액티브층(ACT2)의 제1 도체화부와 연결되고, 제2 구동 트랜지스터(DRT2)의 제2 드레인 전극(DE2)은 층간 절연막(ILD)의 컨택홀을 통해 제2 액티브층(ACT2)의 제2 도체화부와 연결될 수 있다.
제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)과 제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 상에 보호막(PAS)이 배치될 수 있다.
보호막(PAS) 상에 오버코트층(OC)이 배치될 수 있다. 오버코트층(OC) 상에 제1 픽셀 전극(PE1) 및 제2 픽셀 전극(PE2)이 배치될 수 있다.
제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)의 경계(BL) 부근에서, 뱅크(BK)가 배치될 수 있다. 뱅크(BK)의 일 측은 제1 픽셀 전극(PE1)의 일 단을 덮을 수 있고, 뱅크(BK)의 타 측은 제2 픽셀 전극(PE2)의 타 단을 덮을 수 있다.
제1 픽셀 전극(PE1)은 오버코트층(OC)과 보호막(PAS)의 관통홀을 제1 소스 전극(SE1)과 연결될 수 있다. 제2 픽셀 전극(PE2)은 오버코트층(OC)과 보호막(PAS)의 관통홀을 제2 소스 전극(SE2)과 연결될 수 있다.
제1 스토리지 캐패시터(Cst1)는 제1 스토리지 캐패시터(Cst1)는 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩에 의해 구성될 수 있다.
제2 스토리지 캐패시터(Cst2)는 제2 쉴드 메탈(LS2)과 제2 구동 트랜지스터(DRT2)의 제2 게이트 전극(GE2) 간의 중첩에 의해 구성될 수 있다.
도 12를 참조하면, 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1)은 층간 절연막(ILD) 및 버퍼층(BUF)의 제1 관통 홀을 통해 제1 쉴드 메탈(LS1)과 전기적으로 연결될 수 있다. 여기서, 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1)은 제1 구동 트랜지스터(DRT1)의 제2 노드(N2)와 대응되는 전극일 수 있다.
제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2)이 층간 절연막(ILD) 상에 위치할 수 있다. 제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2)은 층간 절연막(ILD) 및 버퍼층(BUF)의 제2 관통 홀을 통해 제2 쉴드 메탈(LS2)과 전기적으로 연결될 수 있다. 여기서, 제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2)은 제2 구동 트랜지스터(DRT2)의 제2 노드(N2)와 대응되는 전극일 수 있다.
도 12를 참조하면, 웰딩 리페어 배선(WDRL)은 버퍼층(BUF)과 층간 절연막(ILD) 사이에 위치할 수 있다. 웰딩 리페어 배선(WDRL)은 제1 쉴드 메탈(LS1)과 중첩되는 제1 부분(PART1), 층간 절연막(ILD)의 관통 홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결되는 제2 부분(PART2), 및 제1 부분(PART1)과 제2 부분(PART2) 사이의 제3 부분(PART3)을 포함할 수 있다.
웰딩 리페어 배선(WDRL)은 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2) 사이의 경계(BL) 부분에 위치할 수 있다.
웰딩 리페어 배선(WDRL)은, 플립 구조로 인해 매우 가깝게 위치하는 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1)의 아래 부분과 제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2)의 아래 부분 사이에 배치되기 때문에, 상당히 짧은 길이(L)를 가질 수 있다.
이러한 점 때문에, 웰딩 리페어 배선(WDRL)으로 인해, 제1 픽셀 구동 회로(SPC1)의 배치 공간과 제2 픽셀 구동 회로(SPC2)의 배치 공간이 거의 줄어 들지는 않는다. 이로 인해, 본 개시의 실시 예들에 따른 표시 장치(100)는 리페어 구조를 가짐에도 고 해상도 구현이 더욱 용이해질 수 있다.
도 12를 참조하면, 제1 서브 픽셀(SP1)의 관점에서, 표시 패널(110)은 기판(SUB); 기판 상의 제1 쉴드 메탈(LS1); 제1 쉴드 메탈(LS1) 상의 버퍼층(BUF); 버퍼층(BUF) 상의 층간 절연막(ILD); 층간 절연막(ILD) 상에 위치하고, 층간 절연막(ILD) 및 버퍼층(BUF)의 제1 관통 홀을 통해 제1 쉴드 메탈(LS1)과 전기적으로 연결되는 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1); 및 제1 소스 전극(SE1) 상의 절연층(PAS, OC); 절연층(PAS, OC) 상에 위치하고 절연층(PAS, OC)의 관통 홀을 통해 제1 소스 전극(SE1)과 전기적으로 연결되는 제1 픽셀 전극(PE1)을 포함할 수 있다.
도 12를 참조하면, 제2 서브 픽셀(SP2)의 관점에서, 표시 패널(110)은 기판(SUB); 기판 상의 제2 쉴드 메탈(LS2); 제2 쉴드 메탈(LS2) 상의 버퍼층(BUF); 버퍼층(BUF) 상의 층간 절연막(ILD); 층간 절연막(ILD) 상에 위치하고, 층간 절연막(ILD) 및 버퍼층(BUF)의 제2 관통 홀을 통해 제2 쉴드 메탈(LS1)과 전기적으로 연결되는 제2 구동 트랜지스터(DRT2)의 제2 소스 전극(SE2); 및 제2 소스 전극(SE2) 상의 절연층(PAS, OC); 절연층(PAS, OC) 상에 위치하고 절연층(PAS, OC)의 관통 홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결되는 제2 픽셀 전극(PE2)을 포함할 수 있다.
도 12를 참조하면, 웰딩 리페어 배선(WDRL)은 버퍼층(BUF)과 층간 절연막(ILD) 사이에 위치할 수 있다.
웰딩 리페어 배선(WDRL)은 제1 쉴드 메탈(LS1)과 제1 소스 전극(SE1) 사이로 개재된 부분(PART1)을 가질 수 있다. 제1 쉴드 메탈(LS1)과 제1 소스 전극(SE1) 사이로 개재된 웰딩 리페어 배선(WDRL)의 부분(PART1)은, 위에서 언급한 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)이다. 제1 쉴드 메탈(LS1)과 제1 소스 전극(SE1) 사이로 개재된 웰딩 리페어 배선(WDRL)의 부분(PART1)은 제1 픽셀 전극(PE1)과 중첩될 수 있다.
도 12와 같이, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀(Normal SP)인 경우, 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)은 제1 소스 전극(SE1)과 이격 된 상태일 수 있다.
웰딩 리페어 배선(WDRL)은 제2 쉴드 메탈(LS2)과 제2 소스 전극(SE2) 사이로 개재된 부분(PART2)을 가질 수 있다. 제2 쉴드 메탈(LS2)과 제2 소스 전극(SE2) 사이로 개재된 웰딩 리페어 배선(WDRL)의 부분(PART2)은, 위에서 언급한 웰딩 리페어 배선(WDRL)의 제2 부분(PART2)이다.
도 12를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 상태(정상, 불량)와 관계 없이, 웰딩 리페어 배선(WDRL)의 제2 부분(PART2)은 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 뱅크(BK)는 웰딩 리페어 배선(WDRL)과 일부 중첩될 수 있다.
도 12와 같이, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀(Normal SP)인 경우, 제1 쉴드 메탈(LS1)과 웰딩 리페어 배선(WDRL)은 전기적으로 분리된 상태일 수 있다.
도 12를 참조하면, 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(SE1)은 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)과 중첩되는 쉴드부(SHD)를 포함할 수 있다. 제1 소스 전극(SE1)의 쉴드부(SHD) 상에 제1 발광 소자(ED1)의 제1 픽셀 전극(PE1)이 배치될 수 있다. 제1 소스 전극(SE1)의 쉴드부(SHD)는 제1 픽셀 전극(PE1)과 웰딩 리페어 배선(WDRL)의 제1 부분(PART1) 사이에 위치하고, 제1 소스 전극(SE1)의 쉴드부(SHD)는 제1 픽셀 전극(PE1)의 일부와 중첩될 수 있다.
웰딩 포인트(WP)에 대한 웰딩 리페어 시, 제1 소스 전극(SE1)의 쉴드부(SHD)는 웰딩 포인트(WP) 상부에 위치하는 제1 픽셀 전극(PE1)이 웰딩 처리에 의해 손상(Damage) 받는 것을 방지해줄 수 있다.
도 12를 참조하면, 웰딩 리페어 배선(WDRL)은 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2)과 동일한 물질을 포함할 수 있다.
예를 들어, 웰딩 리페어 배선(WDRL)은 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2) 각각의 게이트 전극(GE1, GE2)과 동일한 제1 금속(예: 게이트 금속)을 포함할 수 있다. 제1 소스 전극(SE1) 및 제2 소스 전극(SE2)은 제1 금속(게이트 금속)과 다른 제2 금속(예: 소스-드레인 금속)을 포함할 수 있다. 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2)은 제1 금속(예: 게이트 금속)을 포함할 수 있다.
예를 들어, 웰딩 리페어 배선(WDRL), 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2)은 구리(Cu) 및 몰리브덴 티타늄(MoTi) 중 하나 이상을 포함할 수 있다.
예를 들어, 제1 및 제2 쉴드 메탈(LS1, LS2) 또는 제1 및 제2 소스 전극(SE1, SE2)은 구리(Cu) 및 몰리브덴 티타늄(MoTi) 중 하나 이상을 포함하고, 제1 픽셀 전극(PE1) 및 제2 픽셀 전극(PE2)은 ITO(Indium Tin Oxide), ITO/Ag/ITO, 또는 ITO/MoTi/Ag/MoTi/ITO으로 구성될 수 있다.
예를 들어, 웰딩 리페어 배선(WDRL)은 게이트 금속일 수 있고, 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2) 모두는 Cu/MoTi를 포함할 수 있다.
제1 발광 소자(ED1)의 제1 픽셀 전극(PE1) 및 제2 발광 소자(ED2)의 제2 픽셀 전극(PE2)은 제1 비 저항을 가질 수 있다. 웰딩 리페어 배선(WDRL), 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2)은 제1 비 저항보다 작은 제2 비 저항을 가질 수 있다.
예를 들어, 제1 발광 소자(ED1)의 제1 픽셀 전극(PE1) 및 제2 발광 소자(ED2)의 제2 픽셀 전극(PE2)이 ITO를 포함할 때, ITO의 비 저항은 두께에 따라 다르지만, 대략 10-4 Ω·cm 수준일 수 있다. Cu의 비 저항은 1.68×10-8 Ω·cm로, ITO 대비 수천 배의 낮은 저항 값을 갖는다. 따라서, 전술한 바와 같이, 웰딩 리페어 배선(WDRL)이 제1 쉴드 메탈(LS1) 및 제2 쉴드 메탈(LS2)과 동일한 물질로서 Cu/MoTi 를 포함하는 경우, 구동 트랜지스터(DRT1, DRT2)의 제2 노드(N2)과 픽셀 전극(PE1, PE2) 사이의 저항이 인가되는 전압이 줄어들게 되어, 발광 소자(ED1, ED2)에 걸리는 전압이 높아질 수 있다. 이에 따라, 구동 전압(EVDD)이 인가되는 노드에서 기저 전압(EVSS)이 인가되는 노드 사이의 전압 범위가 작아져 소비전력 감소에 효과가 있다.
도 13 내지 도 15는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 서로 플립 구조를 갖는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 리페어 처리 후 리페어 구조의 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다.
도 10 내지 도 12는 서로 플립 구조를 갖는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)이 모두 정상 서브 픽셀이므로, 리페어 처리가 되지 않았을 때 리페어 구조의 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다. 도 13 내지 도 15는 서로 플립 구조를 갖는 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 리페어 처리가 실행된 이후, 리페어 구조의 변화된 상태를 나타내는 다이어그램, 등가회로, 및 단면도이다.
따라서, 아래에서는, 리페어 처리의 실행에 따라 리페어 구조의 변화된 상태를 위주로 설명한다.
도 13 및 도 14를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 제1 발광 소자(ED1)는 제2 구동 트랜지스터(DRT2)로부터 구동 전류를 공급받을 수 있다.
도 14 및 도 15를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 웰딩 리페어 배선(WDRL)은 제1 쉴드 메탈(LS1)과 전기적으로 연결된 상태일 수 있다.
도 13 및 도 14를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 제1 스캔 트랜지스터(SCT1)의 드레인 노드 또는 소스 노드는, 제2 스캔 트랜지스터(SCT2)의 드레인 노드 또는 소스 노드와 전기적으로 연결된 데이터 라인(DL)과 전기적으로 분리된 상태일 수 있다.
도 13 및 도 14를 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 중 제1 서브 픽셀(SP1)이 불량 서브 픽셀(Bad SP)인 경우, 제1 센싱 트랜지스터(SENT1)의 드레인 노드 또는 소스 노드는, 제2 센싱 트랜지스터(SENT2)의 드레인 노드 또는 소스 노드와 전기적으로 연결된 기준 전압 라인(RVL)과 전기적으로 분리된 상태일 수 있다.
도 15를 참조하면, 웰딩 리페어에 따라, 제1 쉴드 메탈(LS1)과 제1 소스 전극(SE1) 사이로 개재된 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)은 제1 쉴드 메탈(LS1)과 전기적으로 연결될 수 있다. 웰딩 리페어에 따라, 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)과 제1 쉴드 메탈(LS1) 사이에 웰딩 연결 패턴(WCP)이 형성될 수 있다.
도 15를 참조하면, 표시 패널(110)은 제1 쉴드 메탈(LS1)과 제1 소스 전극(SE1) 사이로 개재된 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)과 제1 쉴드 메탈(LS1)을 연결해주는 웰딩 연결 패턴(WCP)을 더 포함할 수 있다.
도 15를 참조하면, 제1 소스 전극(SE1)은 웰딩 연결 패턴(WCP)과 중첩되도록 확장된 쉴드부(SHD)를 포함할 수 있다. 즉, 제1 소스 전극(SE1)의 확장된 쉴드부(SHD)는 웰딩 리페어 배선(WDRL)의 제1 부분(PART1)과 중첩될 수 있다.
도 15를 참조하면, 제1 소스 전극(SE1)의 쉴드부(SHD) 상에 제1 발광 소자(ED1)의 제1 픽셀 전극(PE1)이 배치될 수 있다. 제1 소스 전극(SE1)의 쉴드부(SHD)는 제1 픽셀 전극(PE1)과 웰딩 리페어 배선(WDRL)의 제1 부분(PART1) 사이에 위치할 수 있다. 제1 소스 전극(SE1)의 쉴드부(SHD)는 제1 픽셀 전극(PE1)의 일부와 중첩될 수 있다.
도 15를 참조하면, 웰딩 포인트(WP)에 대한 웰딩 리페어 시, 제1 소스 전극(SE1)의 쉴드부(SHD)는 웰딩 포인트(WP) 상부에 위치하는 제1 픽셀 전극(PE1)이 웰딩 처리에 의해 손상(Damage) 받는 것을 방지해줄 수 있다.
도 16은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 스토리지 캐패시턴스 편차 저감을 위한 보상 패턴들을 갖는 제1 스토리지 캐패시터(Cst1) 및 제2 스토리지 캐패시터(Cst2)를 나타내고, 도 17 및 도 18은 본 개시의 실시 예들에 따른 표시 장치(100)의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향으로 쉬프트 되어 패터닝 된 경우와 제1 방향의 반대 방향으로 쉬프트 되어 패터닝 된 경우, 제1 스토리지 캐패시터(Cst1) 및 제2 스토리지 캐패시터(Cst2)를 나타낸다.
도 16을 참조하면, 제1 서브 픽셀(SP1)의 제1 스토리지 캐패시터(Cst1)는 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩에 의해 구성될 수 있다. 제2 서브 픽셀(SP2)의 제2 스토리지 캐패시터(Cst2)는 제2 쉴드 메탈(LS2)과 제2 구동 트랜지스터(DRT2)의 제2 게이트 전극(GE2) 간의 중첩에 의해 구성될 수 있다.
도 16을 참조하면, 표시 제작 과정에서의 공정 편차가 발생하는 경우, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 플립 구조인 경우, 제1 스토리지 캐패시터(Cst1) 및 제2 스토리지 캐패시터(Cst2) 간의 캐패시턴스 편차가 커질 수 있다.
이에, 본 개시의 실시 예들은 캐패시턴스 편차 저감 구조를 가질 수 있다. 본 개시의 실시 예들에 따른 캐패시턴스 편차 저감 구조에 의하면, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 플립 구조임에도 불구하고, 표시 제작 과정에서의 공정 편차 발생 시, 제1 스토리지 캐패시터(Cst1) 및 제2 스토리지 캐패시터(Cst2) 간의 캐패시턴스 편차를 제거 또는 방지해줄 수 있다.
본 개시의 실시 예들에 따른 캐패시턴스 편차 저감 구조는 제1 스토리지 캐패시터(Cst1)의 2개의 플레이트(GE1, LS1) 중 하나인 제1 게이트 전극(GE1)이 연장된(확장된) 제1 및 제2 보상 패턴(CCP1, CCP2)을 포함할 수 있다.
본 개시의 실시 예들에 따른 캐패시턴스 편차 저감 구조는 제2 스토리지 캐패시터(Cst2)의 2개의 플레이트(GE2, LS2) 중 하나인 제2 게이트 전극(GE2)이 연장된(확장된) 제3 및 제4 보상 패턴(CCP3, CCP4)을 포함할 수 있다.
도 16을 참조하면, 제1 게이트 전극(GE1)은, 제1 방향으로 제1 쉴드 메탈(LS1)과 중첩되지 않도록 확장된 제1 보상 패턴(CCP1)과, 제1 방향의 반대 방향으로 제1 쉴드 메탈(LS1)과 중첩되지 않도록 확장된 제2 보상 패턴(CCP2)을 포함할 수 있다.
도 16을 참조하면, 제2 게이트 전극(GE2)은, 제1 방향으로 제2 쉴드 메탈(LS2)과 중첩되지 않도록 확장된 제3 보상 패턴(CCP3)과, 제1 방향의 반대 방향으로 제2 쉴드 메탈(LS2)과 중첩되지 않도록 확장된 제4 보상 패턴(CCP4)을 포함할 수 있다.
도 16을 참조하면, 제1 보상 패턴(CCP1)의 폭(W1)은 제2 보상 패턴(CCP2)의 폭(W2)과 동일할 수 있다. 제3 보상 패턴(CCP3)의 폭(W3)은 제4 보상 패턴(CCP4)의 폭(W4)과 동일할 수 있다.
도 16을 참조하면, 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 경계(BL)를 기준으로, 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)의 모양은 대칭일 수 있다.
도 16을 참조하면, 제1 보상 패턴(CCP1)의 면적(S1)과 제4 보상 패턴(CCP4)의 면적(S4)은 동일할 수 있다. 제2 보상 패턴(CCP2)의 면적(S2)과 제3 보상 패턴(CCP3)의 면적(S3)은 동일할 수 있다.
공정 편차가 발생하지 않는 경우, 즉, 제1 쉴드 메탈(LS1)과 제2 쉴드 메탈(LS2)이 정확한 위치에 패터닝 되고, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)도 정확한 위치에 패터닝 되는 경우, 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적은 원하는 값을 가질 수 있고, 제2 쉴드 메탈(LS2)과 제2 구동 트랜지스터(DRT2)의 제2 게이트 전극(GE2) 간의 중첩 면적은 원하는 값을 가질 수 있다. 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적과 제2 쉴드 메탈(LS2)과 제2 구동 트랜지스터(DRT2)의 제2 게이트 전극(GE2) 간의 중첩 면적이 동일할 수 있다. 이에 따라, 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 동일한 캐패시턴스를 가질 수 있다.
표시 제작 과정에서의 공정 편차가 발생하여 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향 또는 그 반대 방향으로 쉬프트 되어 패터닝 된 경우, 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 플립 구조이므로, 제1 스토리지 캐패시터(Cst1) 및 제2 스토리지 캐패시터(Cst2) 중 하나의 캐패시턴스는 커지고 나머지의 캐패시턴스는 작아질 수 있다.
도 17을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향으로 쉬프트 되어 패터닝 된 경우, 제1 보상 패턴(CCP1) 및 제2 보상 패턴(CCP2)으로 인해서, 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적은 정상의 경우(도 16)에 비해 변하지 않는다.
도 17을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향으로 쉬프트 되어 패터닝 된 경우, 제1 보상 패턴(CCP1)의 면적(S1)은 제4 보상 패턴(CCP4)의 면적(S4)보다 클 수 있다. 제2 보상 패턴(CCP2)의 면적(S2)은 제3 보상 패턴(CCP3)의 면적(S3)보다 작을 수 있다.
이에 따라, 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적은 정상의 경우(도 16)에 비해 커지거나 작아지지 않고 유지될 수 있다. 따라서, 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 동일한 캐패시턴스를 가질 수 있다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향의 반대 방향으로 쉬프트 되어 패터닝 된 경우, 제1 보상 패턴(CCP1) 및 제2 보상 패턴(CCP2)으로 인해서, 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적은 정상의 경우(도 16)에 비해 변하지 않는다.
도 18을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 제작 과정에서의 공정 편차에 따라 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 제1 방향의 반대 방향으로 쉬프트 되어 패터닝 된 경우, 제1 보상 패턴(CCP1)의 면적(S1)은 제4 보상 패턴(CCP4)의 면적(S4)보다 작을 수 있다. 제2 보상 패턴(CCP2)의 면적(S2)은 제3 보상 패턴(CCP3)의 면적(S3)보다 클 수 있다.
이에 따라, 제1 쉴드 메탈(LS1)과 제1 구동 트랜지스터(DRT1)의 제1 게이트 전극(GE1) 간의 중첩 면적은 정상의 경우(도 16)에 비해 커지거나 작아지지 않고 유지될 수 있다. 따라서, 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 동일한 캐패시턴스를 가질 수 있다.
이상에서 설명한 본 개시의 실시 예들에 의하면, 개구율 감소를 유발하지 않는 리페어 구조를 포함하는 표시 장치(100)를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 많은 공간을 차지하지 않는 리페어 구조와 이를 위한 서브 픽셀 구조를 포함하는 표시 장치(100)를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 고해상도 구현에 적합한 리페어 구조를 갖는 표시 장치(100)를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 웰딩 리페어 배선(WDRL)이 웰딩 처리가 될 때, 웰딩 리페어 배선(WDRL)의 상부에 위치하는 픽셀 전극(PE)이 웰딩 처리에 의해 손상을 받지 않도록 해주는 쉴드 구조를 갖는 표시 장치(100)를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 서브 픽셀에 포함된 제1 구동 트랜지스터;
    상기 제1 서브 픽셀과 인접하게 배치된 제2 서브 픽셀에 포함되고 상기 제1 구동 트랜지스터와 인접하게 배치된 제2 구동 트랜지스터;
    상기 제1 구동 트랜지스터 아래에 위치하는 제1 쉴드 메탈;
    상기 제2 구동 트랜지스터 아래에 위치하는 제2 쉴드 메탈;
    상기 제1 쉴드 메탈 및 상기 제2 쉴드 메탈 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 위치하고, 상기 층간 절연막 및 상기 버퍼층의 제1 관통 홀을 통해 상기 제1 쉴드 메탈과 전기적으로 연결되는 상기 제1 구동 트랜지스터의 제1 소스 전극;
    상기 층간 절연막 상에 위치하고, 상기 층간 절연막 및 상기 버퍼층의 제2 관통 홀을 통해 상기 제2 쉴드 메탈과 전기적으로 연결되는 상기 제2 구동 트랜지스터의 제2 소스 전극; 및
    상기 버퍼층과 상기 층간 절연막 사이에 위치하며, 상기 제1 쉴드 메탈과 중첩되는 제1 부분, 상기 층간 절연막의 관통 홀을 통해 상기 제2 소스 전극과 전기적으로 연결되는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하는 웰딩 리페어 배선을 포함하는 표시 장치.

  2. 제1항에 있어서,
    상기 제1 서브 픽셀은 제1 스캔 트랜지스터를 더 포함하고, 상기 제2 서브 픽셀은 제2 스캔 트랜지스터를 더 포함하고,
    상기 제1 스캔 트랜지스터와 상기 제2 스캔 트랜지스터는 동일한 데이터 라인과 연결되고, 상기 제1 스캔 트랜지스터와 상기 제2 스캔 트랜지스터 사이에 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터가 위치하는 표시 장치.
  3. 제1항에 있어서,
    상기 웰딩 리페어 배선의 상기 제1 부분은 상기 제1 소스 전극과 이격 되어 있는 표시 장치.
  4. 제1항에 있어서,
    상기 제1 서브 픽셀의 제1 발광 소자는 상기 제1 구동 트랜지스터로부터 구동 전류를 공급받고,
    상기 웰딩 리페어 배선의 상기 제1 부분은 상기 제1 쉴드 메탈과 전기적으로 분리된 상태인 표시 장치.
  5. 제1항에 있어서,
    상기 제1 서브 픽셀의 제1 발광 소자는 상기 제2 구동 트랜지스터로부터 구동 전류를 공급받고,
    상기 웰딩 리페어 배선의 상기 제1 부분은 상기 제1 쉴드 메탈과 전기적으로 연결된 상태인 표시 장치.
  6. 제5항에 있어서,
    상기 제1 서브 픽셀에 포함된 제1 스캔 트랜지스터의 드레인 노드 또는 소스 노드는, 상기 제2 서브 픽셀에 포함된 제2 스캔 트랜지스터의 드레인 노드 또는 소스 노드와 전기적으로 연결된 데이터 라인과 전기적으로 분리된 상태인 표시 장치.
  7. 제1항에 있어서,
    상기 제1 소스 전극은 상기 웰딩 리페어 배선의 상기 제1 부분과 중첩되는 쉴드부를 포함하고,
    상기 제1 소스 전극의 상기 쉴드부 상에 상기 제1 서브 픽셀의 제1 발광 소자의 제1 픽셀 전극이 배치되고,
    상기 제1 소스 전극의 상기 쉴드부는 상기 제1 픽셀 전극과 상기 웰딩 리페어 배선의 상기 제1 부분 사이에 위치하고, 상기 제1 소스 전극의 상기 쉴드부는 상기 제1 픽셀 전극의 일부와 중첩되는 표시 장치.
  8. 제1항에 있어서,
    상기 웰딩 리페어 배선은 상기 제1 쉴드 메탈 및 상기 제2 쉴드 메탈과 동일한 물질을 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 서브 픽셀의 제1 발광 소자의 제1 픽셀 전극 및 상기 제2 서브 픽셀의 제2 발광 소자의 제2 픽셀 전극은 제1 비 저항을 갖고,
    상기 웰딩 리페어 배선, 상기 제1 쉴드 메탈 및 상기 제2 쉴드 메탈은 상기 제1 비 저항보다 작은 제2 비 저항을 갖는 표시 장치.
  10. 제1항에 있어서,
    상기 제1 서브 픽셀은 상기 제1 쉴드 메탈과 상기 제1 구동 트랜지스터의 제1 게이트 전극 간의 중첩에 의해 구성되는 제1 스토리지 캐패시터를 포함하고,
    상기 제1 게이트 전극은, 제1 방향으로 상기 제1 쉴드 메탈과 중첩되지 않도록 확장된 제1 보상 패턴과, 상기 제1 방향의 반대 방향으로 상기 제1 쉴드 메탈과 중첩되지 않도록 확장된 제2 보상 패턴을 포함하고,
    상기 제1 서브 픽셀은 상기 제2 쉴드 메탈과 상기 제2 구동 트랜지스터의 제2 게이트 전극 간의 중첩에 의해 구성되는 제2 스토리지 캐패시터를 포함하고,
    상기 제2 게이트 전극은, 상기 제1 방향으로 상기 제2 쉴드 메탈과 중첩되지 않도록 확장된 제3 보상 패턴과, 상기 제1 방향의 반대 방향으로 상기 제2 쉴드 메탈과 중첩되지 않도록 확장된 제4 보상 패턴을 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 서브 픽셀 및 상기 제2 서브 픽셀의 경계를 기준으로, 상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터의 모양은 대칭인 표시 장치.
  12. 제10항에 있어서,
    상기 제1 보상 패턴의 폭은 상기 제2 보상 패턴의 폭과 동일하고, 상기 제3 보상 패턴의 폭은 상기 제4 보상 패턴의 폭과 동일한 표시 장치.
  13. 제10항에 있어서,
    상기 제1 보상 패턴의 면적과 상기 제4 보상 패턴의 면적은 동일하고, 상기 제2 보상 패턴의 면적과 상기 제3 보상 패턴의 면적은 동일하고,
    상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터는 동일한 캐패시턴스를 갖는 표시 장치.
  14. 제10항에 있어서,
    상기 제1 보상 패턴의 면적은 상기 제4 보상 패턴의 면적보다 크고, 상기 제2 보상 패턴의 면적은 상기 제3 보상 패턴의 면적보다 작고,
    상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터는 동일한 캐패시턴스를 갖는 표시 장치.
  15. 제10항에 있어서,
    상기 제1 보상 패턴의 면적은 상기 제4 보상 패턴의 면적보다 작고, 상기 제2 보상 패턴의 면적은 상기 제3 보상 패턴의 면적보다 크고,
    상기 제1 스토리지 캐패시터와 상기 제2 스토리지 캐패시터는 동일한 캐패시턴스를 갖는 표시 장치.
  16. 제1항에 있어서,
    상기 웰딩 리페어 배선은 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터 각각의 게이트 전극과 동일한 제1 금속을 포함하고, 상기 제1 소스 전극 및 상기 제2 소스 전극은 상기 제1 금속과 다른 제2 금속을 포함하고, 상기 제1 쉴드 메탈 및 상기 제2 쉴드 메탈은 상기 제1 금속을 포함하는 표시 장치.
  17. 기판;
    상기 기판 상의 제1 쉴드 메탈;
    상기 제1 쉴드 메탈 상의 버퍼층;
    상기 버퍼층 상의 층간 절연막;
    상기 층간 절연막 상에 위치하고, 상기 층간 절연막 및 상기 버퍼층의 제1 관통 홀을 통해 상기 제1 쉴드 메탈과 전기적으로 연결되는 제1 구동 트랜지스터의 제1 소스 전극;
    상기 제1 소스 전극 상의 절연층;
    상기 절연층 상에 위치하고 상기 절연층의 관통 홀을 통해 상기 제1 소스 전극과 전기적으로 연결되는 제1 픽셀 전극; 및
    상기 버퍼층과 상기 층간 절연막 사이에 위치하며, 상기 제1 쉴드 메탈과 상기 제1 소스 전극 사이로 개재된 부분을 갖는 웰딩 리페어 배선을 포함하고,
    상기 웰딩 리페어 배선에서 상기 제1 쉴드 메탈과 상기 제1 소스 전극 사이로 상기 개재된 부분은 상기 제1 픽셀 전극과 중첩되는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 쉴드 메탈과 상기 웰딩 리페어 배선은 전기적으로 분리된 상태인 표시 장치.
  19. 제17항에 있어서,
    상기 웰딩 리페어 배선에서의 상기 개재된 부분과 상기 제1 쉴드 메탈을 연결해주는 웰딩 연결 패턴을 더 포함하고,
    상기 제1 소스 전극은 상기 웰딩 연결 패턴과 중첩되도록 확장된 쉴드부를 포함하는 표시 장치.
  20. 제17항에 있어서,
    상기 웰딩 리페어 배선은 상기 제1 쉴드 메탈과 동일한 물질을 포함하는 표시 장치.
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