KR20230071871A - 표시 패널 - Google Patents

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KR20230071871A
KR20230071871A KR1020210157188A KR20210157188A KR20230071871A KR 20230071871 A KR20230071871 A KR 20230071871A KR 1020210157188 A KR1020210157188 A KR 1020210157188A KR 20210157188 A KR20210157188 A KR 20210157188A KR 20230071871 A KR20230071871 A KR 20230071871A
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bridge
line
insulating layer
gate
disposed
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KR1020210157188A
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최승주
김경준
유현재
손이슬
한상천
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삼성디스플레이 주식회사
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Abstract

표시 패널은, 베이스층, 각각이 반도체 패턴 및 게이트를 포함하는 트랜지스터들, 및 상기 트랜지스터들에 연결된 발광 소자들을 포함하는 화소들, 상기 화소들 중 대응되는 화소에 연결되고, 제1 방향을 따라 이격 배열되고, 각각이 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들, 상기 데이터 라인들과 연결된 브릿지 라인들, 및 상기 화소들에 연결되고, 상기 제2 방향을 따라 이격 배열되고, 각각이 상기 제1 방향으로 연장된 스캔 라인 및 센싱 라인을 포함하고, 상기 브릿지 라인들은, 상기 제2 방향으로 연장되고, 상기 스캔 라인 및 상기 센싱 라인이 상기 데이터 라인들과 교차하는 영역과 중첩한다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 신뢰성이 향상된 회로 소자를 포함한 표시 패널에 관한 것이다.
표시 패널은 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 스캔 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시 소자 및 표시 소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
스캔 구동회로 및/또는 데이터 구동회로는 복수 개의 화소들과 동일한 공정을 통해 형성될 수 있다. 스캔 구동회로 및/또는 데이터 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
본 발명의 목적은 표시 품질이 향상된 표시 패널을 제공하는 것이다.
본 발명에 따른 표시 패널은 베이스층, 각각이 반도체 패턴 및 게이트를 포함하는 트랜지스터들, 및 상기 트랜지스터들에 연결된 발광 소자들을 포함하는 화소들, 상기 화소들 중 대응되는 화소에 연결되고, 제1 방향을 따라 이격 배열되고, 각각이 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들, 상기 데이터 라인들과 연결된 브릿지 라인들, 및 상기 화소들에 연결되고, 상기 제2 방향을 따라 이격 배열되고, 각각이 상기 제1 방향으로 연장된 스캔 라인 및 센싱 라인을 포함하고, 상기 브릿지 라인들은, 상기 제2 방향으로 연장되고, 상기 스캔 라인 및 상기 센싱 라인이 상기 데이터 라인들과 교차하는 영역에서 상기 데이터 라인들과 중첩한다.
상기 브릿지 라인들 각각은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하는 게이트 브릿지, 상기 일단과 인접한 상기 데이터 라인 및 상기 일단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제1 소스 브릿지, 및 상기 타단과 인접한 상기 데이터 라인 및 상기 타단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제2 소스 브릿지를 포함하는 것을 특징으로 할 수 있다.
상기 게이트 브릿지는, 상기 게이트와 동일 물질을 포함하는 것을 특징으로 할 수 있다.
상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는, 상기 스캔 라인과 동일 물질을 포함하는 것을 특징으로 할 수 있다.
상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는, 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 상기 제2 방향을 따라 이격된 것을 특징으로 할 수 있다.
상기 브릿지 라인들 각각은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하고, 상기 브릿지 라인들 각각은 상기 데이터 라인들 중 상기 일단과 인접한 부분 및 상기 데이터 라인들 중 상기 타단과 인접한 부분에 직접 연결된 것을 특징으로 할 수 있다.
상기 브릿지 라인들은, 상기 게이트와 동일 물질을 포함하는 것을 특징으로 할 수 있다.
상기 스캔 라인 및 상기 센싱 라인 각각은, 상기 게이트와 동일 물질을 포함하고, 상기 브릿지 라인들은, 상기 게이트와 다른 물질을 포함하는 것을 특징으로 할 수 있다.
상기 베이스층 상에 배치된 복수의 절연층들을 포함하고, 상기 절연층들은, 상기 베이스층 상에 배치되고, 상기 데이터 라인들을 커버하는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 반도체 패턴을 커버하는 제2 절연층, 상기 제2 절연층 상에 배치된 제3 절연층, 및 상기 제3 절연층 상에 배치되고, 상기 스캔 라인 및 상기 센싱 라인을 커버하는 제4 절연층을 포함는 것을 특징으로 할 수 있다.
상기 브릿지 라인들은, 상기 데이터 라인과 중첩하고, 상기 제2 절연층 상에 배치되어 상기 제3 절연층에 의해 커버되는 게이트 브릿지, 상기 제3 절연층 상에 배치되고, 상기 제4 절연층에 의해 커버되는 소스 브릿지를 포함하고, 상기 소스 브릿지 중 상기 게이트 브릿지와 중첩하는 부분은, 상기 제3 절연층에 정의된 컨택홀을 통해 상기 게이트 브릿지와 연결되고, 상기 소스 브릿지 중 상기 데이터 라인과 중첩하는 부분은, 상기 제3 절연층 및 상기 제1 절연층에 정의된 컨택홀을 통해 상기 데이터 라인과 연결된 것을 특징으로 할 수 있다.
상기 브릿지 라인들은, 상기 데이터 라인과 중첩하고, 상기 제2 절연층 상에 배치되어 상기 제3 절연층에 의해 커버되고, 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고, 상기 제1 절연층 및 제2 절연층에 정의된 컨택홀을 통해 상기 데이터 라인과 직접 연결되는 것을 특징으로 할 수 있다.
상기 트랜지스터들은, 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하고, 상기 베이스층 상에 배치되고, 상기 제1 절연층에 의해 커버되고, 상기 제1 트랜지스터의 반도체 패턴의 적어도 일부와 중첩하는 차광 패턴을 더 포함하는 것을 특징으로 할 수 있다.
상기 제2 절연층 상에 배치된 제1 패턴 및 상기 제3 절연층 상에 배치된 제2 패턴을 포함하는 커패시터, 각각이, 상기 제4 절연층 상에 배치되고, 상기 데이터 라인들 중 대응되는 데이터 라인과 상기 제2 트랜지스터를 연결하는 제1 서브 패턴, 및 상기 제2 트랜지스터와 상기 커패시터의 제1 패턴을 연결하는 제2 서브 패턴을 포함하는 것을 특징으로 할 수 있다.
상기 제2 절연층 중 일부는, 평면상에서 상기 반도체 패턴과 대응되는 형상을 갖는 것을 특징으로 할 수 있다.
상기 베이스층 상에 배치된 복수의 절연층들을 포함하고, 상기 절연층들은, 상기 베이스층 상에 배치되고, 상기 데이터 라인들을 커버하는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 반도체 패턴을 커버하는 제2 절연층, 상기 제2 절연층 상에 배치되고, 상기 게이트, 상기 스캔 라인, 및 상기 센싱 라인을 커버하는 제3 절연층, 및 상기 제3 절연층 상에 배치되고, 상기 브릿지 라인들을 커버하는 제4 절연층을 포함하고, 상기 브릿지 라인들은, 상기 제1 절연층 및 상기 제3 절연층에 정의된 컨택홀을 통해 데이터 라인과 직접 연결되는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 패널은, 각각이 반도체 패턴 및 게이트를 포함하는 제1 내지 제3 트랜지스터들, 상기 제1 트랜지스터에 연결된 발광 소자, 상기 제2 트랜지스터에 연결되고 제1 방향으로 연장된 스캔 라인, 상기 제3 트랜지스터에 연결되고 상기 제1 방향으로 연장되고, 상기 스캔 라인과 상기 제2 방향을 따라 이격된 센싱 라인, 및 상기 제2 트랜지스터에 연결되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 데이터 라인과 연결된 브릿지 라인을 포함하고, 상기 데이터 라인과 상기 스캔 라인 및 상기 센싱 라인이 교차하는 영역은, 상기 브릿지 라인과 상기 스캔 라인 및 상기 센싱 라인이 교차하는 영역과 중첩한다.
상기 브릿지 라인은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하는 게이트 브릿지, 상기 일단과 인접한 상기 데이터 라인 부분과 상기 일단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제1 소스 브릿지, 및 상기 타단과 인접한 상기 데이터 라인 부분과 상기 타단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제2 소스 브릿지를 포함하는 것을 특징으로 할 수 있다.
상기 게이트 브릿지는, 상기 게이트와 동일층 상에 배치되는 것을 특징으로 할 수 있다.
상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는, 상기 스캔 라인과 동일층 상에 배치되는 것을 특징으로 할 수 있다.
상기 브릿지 라인은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하고, 상기 브릿지 라인은 상기 데이터 라인 중 상기 일단과 인접한 부분 및 상기 데이터 라인 중 상기 타단과 인접한 부분에 직접 연결된 것을 특징으로 할 수 있다.
상기 브릿지 라인은, 상기 게이트와 동일층 상에 배치되는 것을 특징으로 할 수 있다.
상기 스캔 라인, 및 상기 센싱 라인 각각은, 상기 게이트와 동일층 상에 배치되고, 상기 브릿지 라인은, 상기 게이트와 다른층 상에 배치되는 것을 특징으로 할 수 있다.
본 발명에 따르면, 데이터 라인들과 스캔 라인, 센싱 라인, 또는 전원 라인이 교차되는 영역에서 데이터 라인의 오픈 불량이 발생하더라도, 별도의 리페어 공정이 생략될 수 있다. 따라서, 교차 영역에서 리페어 공정으로 데이터 라인들과 스캔 라인 사이, 데이터 라인들과 센싱 라인 사이, 또는 데이터 라인들과 전원 라인 사이에 발생되는 쇼트 불량을 감소시킬 수 있으며, 신뢰성이 향상된 표시 패널을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 유닛 화소에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다.
도 6a 내지 도 6k은 본 발명의 일 실시예에 따른 유닛 화소에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다.
도 7은 도 6k의 I-I'를 따라 절단한 단면도이다.
도 8은 도 6k의 II-II'를 따라 절단한 단면도이다.
도 9는 도 6k의 III-III'를 따라 절단한 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 유닛 화소의 일 영역을 확대한 평면도이다.
도 10b는 도 10a의 IV-IV'를 따라 절단한 단면도이다.
도 10c는 도 10a의 V-V'를 따라 절단한 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 유닛 화소의 일 영역을 확대한 평면도이다.
도 11b는 도 11a의 VI-VI'를 따라 절단한 단면도이다.
도 11c는 도 11a의 VII-VII'를 따라 절단한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 1a 및 도 1b에 도시된 표시 패널(DP, DP-1)은 발광형 표시 패널로써, 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), 유기발광표시 패널(organic light emitting display panel), 무기 발광 표시 패널(inorganic light emitting display panel), 및 양자점 표시 패널(quantum-dot display panel) 중 어느 하나 일 수 있다. 또한, 본 발명의 일 실시예에 따른 표시 패널(DP, DP-1)은 초소형 발광 소자를 포함할 수 있다. 예를 들어, 표시 패널(DP, DP-1)은 마이크로 엘이디 소자 및/또는 나노 엘이디 소자를 포함할 수 있으며, 특별히 제한되지 않는다.
도 1a를 참조하면, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시 패널(DP)의 최 상측에 배치된 부재의 상면이 표시면(DP-IS)으로 정의될 수 있다. 본 발명에 따르면, 도 2에 도시된 윈도우 패널(WD)의 상면이 표시 패널(DP)의 표시면(DP-IS)으로 제공될 수 있다.
표시면(DP-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향(DR3)을 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
표시 패널(DP)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소(PX)의 발광층(EML, 도 7 참조)이 배치되고, 비표시 영역(NDA)에는 화소(PX)의 발광층(EML)이 미-배치된다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 본 발명의 일 실시예에서 비표시 영역(NDA)은 생략되거나 표시 영역(DA)의 일측에만 배치될 수도 있다.
도 1b를 참조하면, 일 실시예에 따른 표시 패널(DP-1)은 제2 방향(DR2)으로 연장된 가상의 축(AX)을 기준으로 제1 방향(DR1)을 따라 커브드될 수 있다. 다만, 이에 한정되는 것은 아니며, 축은 제1 방향(DR1)으로 연장되거나, 서로 다른 방향으로 연장된 복수의 축들을 기준으로 커브드 될 수 있다.
일 실시예에 따른, 표시 패널(DP, DP-1)은 롤러블 표시 패널 또는 폴더블 표시 패널 또는 슬라이더블 표시 패널일 수 있다. 이때, 표시 패널(DP, DP-1))은 플렉서블한 성질을 갖고, 표시 장치에 설치되어 접히거나, 말릴 수 있다. 이에 따라, 표시 패널(DP, DP-1)은 곡면형 표시면 또는 입체형 표시면(DP-IS)을 포함할 수도 있다. 입체형 표시면(DP-IS)은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
도 1a 및 도 1b의 표시 영역(DA)에 유닛 화소(PXU)가 배치된 것을 도시하였다. 유닛 화소(PXU)는 서로 다른 광을 제공하는 적어도 두 개의 화소들을 포함할 수 있다. 예를 들어, 유닛 화소(PXU)는 그린, 레드, 및 블루 광을 제공하는 화소들이 배치된 영역일 수 있다. 유닛 화소(PXU)에 포함된 화소들 각각의 발광 면적, 형상, 및 배열 형태는 어느 하나로 한정되지 않는다. 예를 들어, 유닛 화소(PXU)에 포함된 화소들 각각의 발광 면적은 서로 상이할 수 있다. 또한, 각각의 발광 영역들 평면상에서 원형 또는 다각 형상을 가질 수 있다.
도 2를 참조하면, 본 발명에 따른 표시 패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 광 제어층(OSL), 및 윈도우 패널(WD)을 포함한다. 표시 패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
회로 소자층(DP-CL)은 화소(PX)를 구성하는 구동회로 또는 신호라인을 포함한다. 표시 소자층(DP-OLED)은 화소(PX)에 포함된 발광 소자(OLED, 도 7 참조) 및 화소 정의막(PDL, 도 7 참조)을 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED) 상에 배치되어 발광 소자(OLED)를 보호할 수 있다. 박막 봉지층(TFE)은 무기층들 및 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분 및 산소로부터 발광 소자(OLED)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자(OLED)를 보호할 수 있다.
광 제어층(OSL)은 발광 소자에서 생성된 소스광의 광학성질을 변환시킬 수 있는 광 제어 패턴들을 포함할 수 있다. 광 제어 패턴들은 양자점을 포함할 수 있으며, 광 제어 패턴들을 투과한 광을 선택적으로 투과시키는 컬러 필터 패턴들을 포함할 수 있다.
윈도우 패널(WD)은 표시 패널(DP)의 상부에 배치되고, 표시 패널(DP)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우 패널(WD)은 도 1a에 도시된 것과 같이 표시면(DP-IS)의 표시 영역(DA) 및 비표시 영역(NDA)을 구분할 수 있다. 표시 영역(DA) 및 비표시 영역(NDA)의 경계는 윈도우 패널(WD)의 하부에 배치되고 광을 흡수하는 베젤 패턴에 의해 정의될 수 있다.
윈도우 패널(WD)은 베이스층 및 베이스층 상에 배치된 기능층들을 포함할 수 있다. 기능층들은, 보호층, 지문 방지층 등을 포함할 수 있다. 윈도우 패널(WD)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다.
도 3에는 표시 패널(DP)에 포함된 신호라인들(SL1~SLn, DL1~DLm) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(SL1~SLn, DL1~DLm)은 복수 개의 스캔 라인들(SL1~SLn), 복수 개의 데이터 라인들(DL1~DLm)을 포함할 수 있다.
화소들(PX11~PXnm)은 표시 영역(DA)에 배치될 수 있다. 화소들(PX11~PXnm) 각각은 복수 개의 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 발광 소자를 포함할 수 있다. 화소들(PX11~PXnm)의 화소 구동회로의 구성에 따라 더 많은 종류의 신호라인이 표시 패널(DP)에 구비될 수 있다.
게이트 구동회로(GDC)는 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphous silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다.
도 4에는 화소들(PX11~PXnm) 중 하나의 화소(PXij)에 관한 회로도를 예시적으로 도시하였다.
화소(PXij)는 화소 회로(PC) 및 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 복수의 트랜지스터들(T1-T3) 및 커패시터(Cst)를 포함할 수 있다.
복수의 트랜지스터들(T1-T3)은 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 제1 내지 제3 트랜지스터들(T1-T3) 각각은 실리콘 반도체 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 이때, 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있으며, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이하, 제1 내지 제3 트랜지스터들(T1 내지 T3)은 N 타입으로 설명되나, 이에 한정되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1 내지 T3) 각각은 인가되는 신호에 따라, P타입 트랜지스터 또는 N타입 트랜지스터일 수 있다. 이때, P타입의 트랜지스터의 소스 및 드레인은 N타입의 트랜지스터의 드레인 및 소스에 각각 대응할 수 있다.
도 4에는 i번째 스캔 라인(SCLi), i번째 센싱 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 이니셜 라인(ILj)에 연결된 화소(PXij)를 예시적으로 도시하였다.
화소 회로(PC)는 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2, 스위치 트랜지스터), 제3 트랜지스터(T3, 센싱 트랜지스터), 및 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PC)는 추가적인 트랜지스터 및 추가적인 커패시터를 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
발광 소자(OLED)는 애노드(제1 전극) 및 캐소드(제2 전극)를 포함하는 유기 발광 소자 또는 무기 발광 소자일 수 있다. 발광 소자(OLED)의 애노드는 제1 트랜지스터(T1)를 통해 제1 전압(ELVDD)을 수신하고 발광 소자(OLED)의 캐소드는 제2 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 수신하여 발광될 수 있다.
제1 트랜지스터(T1)는 제1 전압(ELVDD)을 수신하는 드레인(D1), 발광 소자(OLED)의 애노드에 연결된 소스(S1), 및 커패시터(Cst)에 연결된 게이트(G1)를 포함할 수 있다. 제1 트랜지스터(T1)는 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압(ELVDD)으로부터 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)에 연결된 드레인(D2), 커패시터(Cst)에 연결된 소스(S2), 및 i번째제1 스캔 신호(SCi)를 수신하는 게이트(G2)를 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 제1 스캔 신호(SCi)에 응답하여 데이터 전압(Vd)을 제1 트랜지스터(T1)에 제공한다.
제3 트랜지스터(T3)는 j번째 이니셜 라인(ILj)에 연결된 소스(S3), 발광 소자(OLED)의 애노드에 연결된 드레인(D3), 및 i번째 제2 스캔 신호(SSi)를 수신하는 게이트(G3)를 포함할 수 있다. j번째 이니셜 라인(ILj)은 이니셜 전압(Vintit)을 수신할 수 있다.
커패시터(Cst)는 입력 신호에 따른 다양한 값의 전압 차이를 저장할 수 있다. 예를 들어, 커패시터(Cst)는 제2 트랜지스터(T2)로부터 전송 받은 전압과 제1 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
도 5는 본 발명의 일 실시예에 따른 유닛 화소에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다. 도 6a 내지 도 6k는 본 발명의 일 실시예에 따른 유닛 화소에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다. 도 7은 도 6k의 I-I'를 따라 절단한 단면도이다. 도 8은 도 6k의 II-II'를 따라 절단한 단면도이다. 도 9는 도 6k의 III-III'를 따라 절단한 단면도이다.
도 5는 유닛 화소(PXU, 도 1a 참조)에 포함된 세 개의 화소들 및 구동 소자에 포함된 구성들의 배치 관계를 도시한 것이고, 도 6a 내지 도 6k는 도 5에 도시된 구성들을 층별로 분리하여 도시하였다.
화소들은 각각은 제1 전원 라인(ED), 제2 전원 라인(EL), 스캔 라인(SCL), 센싱 라인(SSL)에 연결된다. 또한, 화소들은 대응되는 데이터 라인들(DL1, DL2, DL3)에 연결될 수 있다. 제1 전원 라인(ED)은 제1 전압(ELVDD)을 제공하고, 제2 전원 라인(EL)은 제1 전압(ELVDD)보다 낮은 제2 전압(ELVSS, 도 4 참조)을 제공할 수 있다.
본 발명에 따른 화소들 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3), 커패시터(Cst), 및 발광 소자(OLED, 도 4 참조)를 포함할 수 있다. 도 5에는 화소들(PX1, PX2, PX3) 각각에 포함된 발광 소자(OLED) 중 제1 전극(AE)을 도시하였다.
화소들 중 일 화소에 포함된 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 커패시터(Cst)에 관한 등가 회로도는 도 4에서 설명한 것과 대응될 수 있다.
도 6a 내지 도 6k에 도시된 구성들 중, 서로 다른 층에 배치된 구성들의 참조부호는 각 층에만 기재하였으며, 생략된 참조 부호는 도 6a 내지 도 6k를 참조하여 설명하도록 한다.
도 5 및 도 6a를 참조하면, 본 발명에 따른 제1 도전층(MSL1)은 이니셜 라인(IL), 전원 패턴(EBR), 복수의 차광 패턴들(BML1, BML2, BML3), 제1 내지 제3 데이터 라인들(DL1, DL2, DL3), 및 제2 전원 라인(EL) 중 제1 라인(E-1)을 포함할 수 있다.
본 발명에서, 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)은 제1 방향(DR1)으로 이격되고, 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 도 5 내지 도 6k에는 제1 방향(DR1)으로 순차 배열된 제2 데이터 라인(DL2), 제1 데이터 라인(DL1), 및 제3 데이터 라인(DL3)을 도시하였으나, 이에 한정되는 것은 아니며, 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)의 배열 순서는 변경될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이니셜 라인(IL)과 전원 패턴(EBR) 각각은 제2 방향(DR2)을 따라 연장되고, 이니셜 라인(IL)과 전원 패턴(EBR)은 제1 방향(DR1)에서 이격될 수 있다. 전원 패턴(EBR)은 후술하는 제4 도전층(MSL4)의 제1 전원 라인(ED)에 연결되고, 제1 트랜지스터(T1)에 제1 전압(ELVDD)을 제공할 수 있다.
제2 전원 라인(EL) 중 최 하층에 배치된 제1 라인(E-1)은 제2 방향(DR2)으로 연장될 수 있다. 따라서, 제1 라인(E-1)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 및 이니셜 라인(IL)과 동일 방향으로 연장될 수 있다.
차광 패턴들(BML1, BML2, BML3)은 제2 데이터 라인(DL2)과 전원 패턴(EBR) 사이에 배치되고, 제2 방향(DR2)을 따라 서로 이격될 수 있다. 차광 패턴들(BML1, BML2, BML3)은 대응되는 화소들 중 제1 트랜지스터(T1)의 반도체층과 일부가 중첩하도록 개별적으로 제공될 수 있다. 일 실시예에 따르면, 차광 패턴들(BML1, BML2, BML3) 각각은 중첩하는 제1 트랜지스터(T1)의 소스(S1)에 연결되고, 소스(S1)에 인가되는 신호를 제공 받아, 반도체 패턴하부에서 싱크(Sync) 구조를 형상할 수 있다.
본 발명에 따르면 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)이 서로 중첩하는 영역은 '교차 영역(CA)'으로 정의될 수 있다. 교차 영역(CA)에서 데이터 라인들(DL1, DL2, DL3) 각각은 후술하는 브릿지 라인들(BL)을 통해 이중으로 연결될 수 있다.
제1 도전층(MSL1)은 제1 절연층(10)에 의해 커버될 수 있다. 제1 절연층(10)은 버퍼층(buffer layer)일 수 있다.
도 6b에는 제1 절연층(10)에 형성된 컨택홀들을 도시하였다. 제1 절연층(10)은 베이스층(BS, 도 2 참조) 상에 배치되어 제1 도전층(MSL1)을 커버한다. 제1 절연층(10)에는 제1 절연층(10)을 관통하여 제1 도전층(MSL1)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제1 이니셜 컨택홀들(CNT-R1)은 이니셜 라인(IL)의 일부를 노출시킬 수 있다.
제1-1 추가 컨택홀들(CNT-A1) 및 제1-2 추가 컨택홀들(CNT-Q1)은 제1 라인(E-1)의 일부를 노출시킬 수 있다.
제1-1 전원 컨택홀들(CNT-P1) 및 제1-2 전원 컨택홀들(CNT-V1)은 전원 패턴(EBR)의 일부를 노출 시킬 수 있다.
제1 데이터 컨택홀들(CNT-D1)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인의 일부를 노출시킬 수 있다.
제1 차광 컨택홀들(CNT-B1)은 차광 패턴들(BML1, BML2, BML3) 중 대응되는 차광 패턴의 일부를 노출시킬 수 있다.
제1 라인 컨택홀(CNT-E1)은 전원 패턴(EBR)의 일부를 노출 시킬 수 있다.
제1 홀(CD1) 및 제2 홀(CD2)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인 각각의 일단 및 타단을 노출시킬 수 있다.
도 5 및 도 6c를 참조하면, 본 발명에 따른 제2 도전층(MSL2)은 제1 절연층(10) 상에 배치될 수 있다. 도 2 도전층(MSL2)은 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각에 포함된 반도체층을 포함할 수 있다.
제1 트랜지스터(T1)에 포함된 반도체 패턴은 소스(S1), 드레인(D1), 및 채널 영역(A1)을 포함할 수 있다. 소스(S1)와 드레인(D1) 사이에는 채널 영역(A1)이 배치될 수 있다. 제2 트랜지스터(T2)에 포함된 반도체 패턴은 소스(S2), 드레인(D2), 및 채널 영역(A2)을 포함할 수 있다. 소스(S2)와 드레인(D2) 사이에는 채널 영역(A2)이 배치될 수 있다. 제3 트랜지스터(T3)에 포함된 반도체 패턴은 소스(S3), 드레인(D3), 및 채널 영역(A3)을 포함할 수 있다. 소스(S3)와 드레인(D3) 사이에는 채널 영역(A3)이 배치될 수 있다.
반도체 패턴들 각각에 포함된 영역들은, 후술하는 게이트를 마스크로 이용하여 환원 공정을 진행한 후, 소스, 드레인, 및 채널 영역으로 구분된 것일 수 있다
각각의 반도체 패턴들은 산화물 반도체 패턴으로 형성될 수 있다. 예를 들어, 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 반도체 패턴들은 비정질 실리콘이나, 다결정 실리콘으로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 6d에는 제2 절연층(20)에 형성된 컨택홀들을 도시하였다. 제2 절연층(20)은 제1 절연층(10) 상에 배치되어 제2 도전층(MSL2)의 일부를 커버한다. 제2 절연층(20)에는 제2 절연층(20)을 관통하여 제2 도전층(MSL2)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제1 게이트 컨택홀(CNT-T1)은 제2 트랜지스터(T2)에 포함된 드레인(D3)으로부터 돌출된 돌출부(PP, 도 7 참조)와 중첩할 수 있다.
본 발명에 따르면, 제2 절연층(20)은 컨택홀들을 형성한 뒤 제2 절연층(20) 상에 형성된 도전층을 패터닝하여 제3 도전층(MSL3)을 형성한다. 이후, 제3 도전층(MSL3)에 형성된 도전 패턴들을 마스크로 하여 제2 절연층(20)을 제거할 수 있다.
이에 따라, 본 발명에서 제2 절연층(20)의 평면상에서의 형상은, 제2 절연층(20)에 형성된 컨택홀들을 제외하고, 제3 도전층(MSL3)에 포함된 도전 패턴들의 형상과 대응될 수 있다. 본 발명에서 '형상과 대응되는'의 의미는, 평면상에서 동일 면적을 갖는 것을 의미하는 것은 아니며, 공정상의 오차를 포함할 수 있다.
도 5 및 도 6e를 참조하면, 제3 도전층(MSL3)은 제2 절연층(20) 상에 배치될 수 있다. 제3 도전층(MSL3)은 제4 도전층(MSL4)의 센싱 라인(SSL)과 연결된 센싱 패턴(SS-P), 제4 도전층(MSL4)의 스캔 라인(SCL)과 연결된 스캔 패턴(SC-P), 제2 전원 라인(EL)의 추가 라인(E-2), 및 커패시터(Cst)의 제1 부분(Cst-1, 제1 패턴)을 포함할 수 있다.
제3 도전층(MSL3)은 제1 추가 전원 패턴(ED-S1)을 포함할 수 있다. 제1 추가 전원 패턴(ED-S1)은 화소들 각각에 개별적으로 제공될 수 있다. 제1 추가 전원 패턴(ED-S1) 중 전원 패턴(EBR)과 중첩하는 부분은 제1-1 전원 컨택홀들(CNT-P1)에 배치되어 전원 패턴(EBR)과 연결될 수 있다.
제2 전원 라인(EL)의 추가 라인(E-2)은 제1 라인(E-1)과 중첩할 수 있다. 추가 라인(E-2) 데이터 라인들(DL1, DL2, DL3)과 다른 층 상에 배치될 수 있다. 추가 라인(E-2)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 라인(E-1) 및 추가 라인(E-2)은 평면상에서 데이터 라인들(DL1, DL2, DL3)과 이격될 수 있다. 추가 라인(E-2)은 제1-1 추가 컨택홀들(CNT-A1)에 배치되어 제1 라인(E-1)과 연결될 수 있다.
본 발명에 따르면 제3 도전층(MSL3)은 제1 내지 제3 트랜지스터들(T1, T2, T3)에 포함된 게이트를 포함할 수 있다.
제3 도전층(MSL3) 중 제1 트랜지스터(T1)의 채널 영역(A1)과 중첩하는 부분은, 제1 트랜지스터(T1)의 게이트(G1)로 정의되고, 나머지 부분은 커패시터(Cst)의 제1 부분(Cst-1)으로 정의될 수 있다. 제1 부분(Cst-1)은 제1 게이트 컨택홀(CNT-T1)에 배치되어 제2 트랜지스터(T2)의 드레인(D2)로부터 돌출된 돌출부(PP, 도 7 참조)와 연결될 수 있다.
또한, 제2 트랜지스터(T2)의 채널 영역(A2)과 중첩하는 스캔 패턴(SC-P)은, 제2 트랜지스터(T2)의 게이트(G2)로 정의되고, 제3 트랜지스터(T3)의 채널 영역(A3)과 중첩하는 센싱 패턴(SS-P)은, 제3 트랜지스터(T3)의 게이트(G3)로 정의될 수 있다.
게이트들(G1, G2, G3)을 마스크로 각각의 제1 내지 제3 트랜지스터들(T1, T2, T3)에 포함된 반도체 패턴들의 환원 공정을 진행하며, 각각의 소소 및 드레인은 채널 영역 대비 더 큰 도전성을 가질 수 있다.
센싱 패턴(SS-P)은 후술하는 제4 도전층(MSL4)에 형성되고 제1 방향(DR1)으로 연장된 센싱 라인(SSL)과 연결될 수 있다. 센싱 패턴(SS-P)은 제2 방향(DR2)으로 연장될 수 있다.
스캔 패턴(SC-P)은 후술하는 제4 도전층(MSL4)에 형성되고 제1 방향(DR1)으로 연장된 스캔 라인(SCL)과 연결될 수 있다. 스캔 패턴(SC-P)은 제2 방향(DR2)으로 연장될 수 있다.
본 실시예에 따르면, 제3 도전층(MSL3)은 게이트 브릿지(GB)을 포함할 수 있다. 게이트 브릿지(GB)는 데이터 라인들(DL1, DL2, DL3) 중 후술하는 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)이 가로지르는 교차 영역(CA)에 배치될 수 있다. 게이트 브릿지(GB)는 복수로 제공되어 데이터 라인들(DL1, DL2, DL3) 각각에 중첩하여 배치될 수 있다.
예를 들어, 게이트 브릿지(GB)는 제1 데이터 라인(DL1)과 중첩하는 제1 게이트 브릿지(B1), 제2 데이터 라인(DL2)과 중첩하는 제2 게이트 브릿지(B2), 및 제3 데이터 라인(DL3)과 중첩하는 제3 게이트 브릿지(B3)을 포함할 수 있다. 게이트 브릿지들(B1, B2, B3) 각각은 데이터 라인들(DL1, DL2, DL3)이 연장된 방향, 즉 제2 방향(DR2)과 동일 방향으로 연장될 수 있다.
게이트 브릿지(GB)는 후술하는 소스 브릿지(SB)와 함께 브릿지 라인(BL)에 포함된 구성일 수 있다.
게이트 브릿지들(B1, B2, B3) 각각은 일단(B-1) 및 타단(B-2)을 포함할 수 있다. 일단(B-1)과 타단(B-2) 사이에는 후술하는 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)이 배치될 수 있다.
제3 도전층(MSL3)은 제3 절연층(30)에 의해 커버될 수 있다.
도 6f에는 제3 절연층(30)에 형성된 컨택홀들을 도시하였다. 제3 절연층(30)은 제2 절연층(20) 상에 배치되어 제2 도전층(MSL2)을 커버한다. 제3 절연층(30)에는 제3 절연층(30)을 관통하여 제3 도전층(MSL3)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제2 이니셜 컨택홀들(CNT-R2)은 제1 이니셜 컨택홀들(CNT-R1)과 중첩할 수 있다.
제2-1 추가 컨택홀들(CNT-A2)은 추가 라인(E-2)의 일부를 노출시킬 수 있다. 제2-2 추가 컨택홀들(CNT-Q2)은 제1 라인(E-1)의 일부를 노출시킬 수 있다.
스캔 컨택홀(CNT-C)은 스캔 패턴(SC-P)의 일부를 노출시킬 수 있다. 센싱 컨택홀(CNT-S)은 센싱 패턴(SS-P)의 일부를 노출시킬 수 있다.
제2 라인 컨택홀(CNT-E2)은 제1 라인 컨택홀(CNT-E1)과 중첩할 수 있다. 제1 라인 컨택홀(CNT-E1) 및 제2 라인 컨택홀(CNT-E2)은 전원 패턴(EBR)의 일부를 노출 시킬 수 있다.
제2-1 추가 컨택홀들(CNT-A2)은 제1-1 추가 컨택홀들(CNT-A1)과 중첩할 수 있다. 제2-1 추가 컨택홀들(CNT-A2)은 추가 라인(E-2)의 일부를 노출시킬 수 있다.
제2-2 추가 컨택홀들(CNT-Q2)은 제1-2 추가 컨택홀들(CNT-Q1)과 중첩할 수 있다. 제2-2 추가 컨택홀들(CNT-Q2)은 제1 라인(E-1)의 일부를 노출시킬 수 있다.
제2 차광 컨택홀(CNT-B2)은 제1 차광 컨택홀(CNT-B1)과 중첩할 수 있다. 제2 차광 컨택홀(CNT-B2)은 대응되는 차광 패턴들(BML1, BML2, BML3)을 노출시킬 수 있다.
제2-1 전원 컨택홀들(CNT-P2)은 제1-1 전원 컨택홀들(CNT-P1)과 중첩할 수 있다. 제2-1 전원 컨택홀들(CNT-P2)은 대응되는 제1 추가 전원 패턴들(ED-S1)을 노출시킬 수 있다.
제2-2 전원 컨택홀들(CNT-V2)은 제1-2 전원 컨택홀들(CNT-V1)과 중첩할 수 있다. 제2-2 전원 컨택홀들(CNT-V2)은 전원 패턴(EBR)의 일부를 노출시킬 수 있다.
제2 라인 컨택홀(CNT-E2)은 제1 라인 컨택홀(CNT-E1)과 중첩할 수 있다. 제2 라인 컨택홀(CNT-E2)은 전원 패턴(EBR)의 일부를 노출시킬 수 있다.
제2-1 반도체 컨택홀들(CNT-S21)은 제1 트랜지스터(T1)에 포함된 소스(S1) 및 드레인(D1)의 일부를 노출시킬 수 있다.
제2-2 반도체 컨택홀들(CNT-S22)은 제2 트랜지스터(T2)에 포함된 소스(S2) 및 드레인(D2)의 일부를 노출시킬 수 있다.
제2-3 반도체 컨택홀들(CNT-S23)은 제3 트랜지스터(T3)에 포함된 소스(S3) 및 드레인(D3)의 일부를 노출시킬 수 있다.
제2 게이트 컨택홀(CNT-T2)은 커패시터(Cst)의 제1 부분(Cst-1)의 일부를 노출시킬 수 있다.
제2 데이터 컨택홀들(CNT-D2)은 제1 데이터 컨택홀들(CNT-D1)과 중첩할 수 있다. 제2 데이터 컨택홀들(CNT-D2)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인의 일부를 노출시킬 수 있다.
본 실시예에 따르면, 제3 절연층(30)에는 데이터 라인들(DL1, DL2, DL3) 및 브릿지 라인들(BL) 중 일부와 중첩하는 브릿지 컨택홀들(C-D1, C-D2, C-G1, C-G2)이 정의될 수 있다.
제3 절연층(30)은 제2 홀(CD2) 및 제4 홀(CD4)을 포함할 수 있다. 제2 홀(CD2) 및 제4 홀(CD4)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인의 일부를 노출시킬 수 있다. 제2 홀(CD2)은 제1 절연층(10)에 정의된 제1 홀(CD1)과 중첩하고, 제4 홀(CD4)은 제1 절연층(10)에 정의된 제3 홀(CD3)과 중첩할 수 있다.
본 발명에서 제1-1 브릿지 컨택홀(C-D1)은 제1 홀(CD1)과 제2 홀(CD2)을 포함하는 것으로 정의되고, 제1-2 브릿지 컨택홀(C-D2)은 제3 홀(CD3)과 제4 홀(CD4)을 포함하는 것으로 정의될 수 있다.
제1-1 브릿지 컨택홀(C-D1)은 게이트 브릿지들(B1, B2, B3) 각각의 일단(B-1)과 인접한 데이터 라인들(DL1, DL2, DL3)의 일 부분과 중첩하고, 제1-2 브릿지 컨택홀(C-D2)은 게이트 브릿지들(B1, B2, B3) 각각의 타단(B-2)과 인접한 데이터 라인들(DL1, DL2, DL3)의 일 부분과 중첩할 수 있다.
제2-1 브릿지 컨택홀(C-G1)은 게이트 브릿지들(B1, B2, B3) 각각의 일단(B-1)과 인접한 게이트 브릿지들(B1, B2, B3)의 일 부분에 중첩하고, 제2-2 브릿지 컨택홀(C-G2)은 게이트 브릿지들(B1, B2, B3) 각각의 타단(B-2)과 인접한 게이트 브릿지들(B1, B2, B3)의 일 부분에 중첩할 수 있다.
후술하는 제4 도전층(MSL4)에 형성된 소스 브릿지(SB)는 브릿지 컨택홀들(C-D1, C-D2, C-G1, C-G2)을 통해 데이터 라인들(DL1, DL2, DL3)을 연결할 수 있다. 이에 관한 설명은 후술하도록 한다.
도 5 및 도 6g를 참조하면, 제4 도전층(MSL4)은 제3 절연층(30) 상에 배치될 수 있다. 제4 도전층(MSL4)은 스캔 라인(SCL), 센싱 라인(SSL), 제1 전원 라인(ED)의 제2 라인(E-3), 제1 서브 패턴(CP1), 제2 서브 패턴(CP2), 서브 이니셜 라인(RL-S) 및 커패시터(Cst)의 제2 부분(Cst-2, 제2 패턴)을 포함할 수 있다.
제4 도전층(MSL4)은 제2 전원 라인(EL) 중 제2 라인(E-3)을 포함할 수 있다. 제2 라인(E-3)은 제1 라인(E-1) 및 추가 라인(E-2)과 중첩하고, 제2 방향(DR2)으로 연장될 수 있다.
제2 라인(E-3)은 제2-1 추가 컨택홀들(CNT-A2)에 배치되어 추가 라인(E-2)과 연결될 수 있다. 제2 라인(E-3)은 제2-2 제1-2 추가 컨택홀들(CNT-Q1) 및 추가 컨택홀들(CNT-Q2)을 통해 제1 라인(E-1)과 연결될 수 있다.
스캔 라인(SCL)은 스캔 컨택홀(CNT-C)을 통해 스캔 패턴(SC-P)과 연결될 수 있다. 설명의 편의를 위하여, 도 6g에는 상단에 배치된 스캔 라인(SCL)이 스캔 컨택홀(CNT-C)을 통해 스캔 패턴(SC-P)과 연결되는 것을 도시하였고, 하단에 배치된 스캔 라인(SCL)은 스캔 패턴(SC-P)과 중첩하는 것을 생략하였으나, 하단에 배치된 스캔 라인(SCL)과 스캔 패턴(SC-P)의 연결 관계는 상단에 스캔 라인(SCL)과 스캔 패턴(SC-P)의 연결 관계와 동일할 수 있다.
센싱 라인(SSL)은 센싱 컨택홀(CNT-S)을 통해 센싱 패턴(SS-P)과 연결될 수 있다.
스캔 라인(SCL), 센싱 라인(SSL), 및 제1 전원 라인(ED) 각각은 제1 방향(DR1)으로 연장되고, 스캔 라인(SCL), 센싱 라인(SSL), 및 제1 전원 라인(ED)은 제2 방향(DR2)으로 이격될 수 있다.
제2 추가 전원 패턴(ED-S2) 복수로 제공되고, 대응되는 제1 추가 전원 패턴(ED-S1) 상에 배치될 수 있다. 제2 추가 전원 패턴(ED-S2)은 제2-1 전원 컨택홀들(CNT-P2)에 배치되어 제1 추가 전원 패턴(ED-S1)에 연결될 수 있다. 제2 추가 전원 패턴(ED-S2)은 제1-2 전원 컨택홀들(CNT-V1) 및 제2-2 전원 컨택홀들(CNT-V2)에 배치되어 전원 패턴(EBR)과 연결될 수 있다.
커패시터(Cst)의 제2 부분(Cst-2) 중 일 부분은 제1 차광 컨택홀(CNT-B1) 및 제2 차광 컨택홀(CNT-B2)에 배치되어 대응되는 차광 패턴과 연결될 수 있다.
커패시터(Cst)의 제2 부분(Cst-2) 중 일 부분은 제2-1 반도체 컨택홀들(CNT-S21) 중 제1 트랜지스터(T1)의 소스(S1)와 중첩하는 컨택홀에 배치되어 제1 트랜지스터(T1)의 소스(S1)와 연결될 수 있다.
커패시터(Cst)의 제2 부분(Cst-2) 중 일 부분은 제3 트랜지스터(T3)의 드레인(D3)으로 연장될 수 있다. 제2 부분(Cst-2)은 제2-3 반도체 컨택홀(CNT-S23) 중 드레인(D3)과 중첩하는 컨택홀에 배치되어 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 연결할 수 있다.
제1 서브 패턴(CP1)은 제2 트랜지스터(T2)와 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인을 연결할 수 있다.
제1 서브 패턴(CP1)의 일단은 제2 트랜지스터(T2)의 소스(S2)와 중첩하고 제2-2 반도체 컨택홀(CNT-S22) 중 제2 트랜지스터(T2)의 소스(S2)와 중첩하는 컨택홀에 배치될 수 있다. 제1 서브 패턴(CP1)의 타단은 대응되는 데이터 라인으로 연장되고 제1 데이터 컨택홀(CNT-D1) 및 제2 데이터 컨택홀(CNT-D2)에 배치되어 대응되는 데이터 라인과 연결될 수 있다. 따라서, 제2 트랜지스터(T2)와 데이터 라인은 제1 서브 패턴(CP1)을 통해 연결될 수 있다.
제2 서브 패턴(CP2)의 일단은 제2 트랜지스터(T2)의 드레인(D2)과 중첩하고 제2-2 반도체 컨택홀(CNT-S22) 중 제2 트랜지스터(T2)의 드레인(D2)와 중첩하는 컨택홀에 배치될 수 있다. 제2 서브 패턴(CP2)의 타단은 커패시터(Cst)의 제1 부분(Cst-1)과 중첩하고 제2 게이트 컨택홀(CNT-T2)에 배치될 수 있다.
서브 이니셜 라인(RL-S)은 이니셜 라인(RL)과 중첩할 수 있다. 서브 이니셜 라인(RL-S)은 제1 및 제2 이니셜 컨택홀들(CNT-R1, CNT-R2)을 통해 이니셜 라인(RL)과 연결될 수 있다.
본 발명에 따른 제4 도전층(MTL4)은 소스 브릿지(SB)를 포함할 수 있다. 본 실시예에 따르면, 제3 도전층(MTL3)에 포함된 게이트 브릿지(GB)와 소스 브릿지(SB)는 브릿지 라인(BL)에 포함된 구성일 수 있다.
소스 브릿지(SB)는 제1 소스 브릿지들(R1), 제2 소스 브릿지들(R2), 및 제3 소스 브릿지들(R3)을 포함할 수 있다.
제1 내지 제3 소스 브릿지들(R1, R2, R3)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 게이트 브릿지들(B1, B2, B3)를 연결할 수 있다.
예를 들어, 제1 소스 브릿지(R1) 중 어느 하나는 제1 데이터 라인(DL1)의 일 부분과 제1 게이트 브릿지(B1)의 일단(B-1)과 인접한 부분에 중첩하도록 배치되고, 제1 소스 브릿지(R1) 중 다른 하나는 제1 데이터 라인(DL1)의 일 부분과 제1 게이트 브릿지(B1)의 타단(B-2)과 인접한 부분에 중첩하도록 배치될 수 있다.
제1 소스 브릿지(R1) 중 어느 하나는 브릿지 컨택홀들(C-D1, C-G1)을 통해 제1 데이터 라인(DL1)과 제1 게이트 브릿지(B1)에 연결되고, 제1 소스 브릿지(R1) 중 다른 하나는 나머지 브릿지 컨택홀들(C-D2, C-G2)을 통해 제1 데이터 라인(DL1)과 제1 게이트 브릿지(B1)에 연결될 수 있다.
따라서, 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)이 가로지르는 교차 영역에서 제1 데이터 라인(DL1)은 서로 다른 층 상에 배치된 제1 게이트 브릿지(B1) 및 제1 소스 브릿지(R1)에 의해 연결될 수 있다.
제2 및 제3 소스 브릿지들(S2, S3)과 제2 및 제3 데이터 라인들(DL2, DL3)의 연결 관계는 제1 소스 브릿지(R1)와 제1 데이터 라인(DL1)의 연결 관계와 동일할 수 있다.
본 실시예에서 제4 도전층(MSL4)에 포함된 도전 패턴들은 복수의 층으로 제공될 수 있다. 예를 들어, 제4 도전층(MSL4)은 티타늄(Ti)/구리(Cu)로 적층된 2층의 금속층으로 제공되거나, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)으로 적층된 3층의 금속층으로 제공될 수 있다.
도 6h에는 제4 절연층(40)에 형성된 컨택홀들을 도시하였다. 제4 절연층(40)은 제3 절연층(30) 상에 배치되어 제4 도전층(MSL4)을 커버한다. 제4 절연층(40)에는 제4 절연층(40)을 관통하여 제4 도전층(MSL4)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제1 비아 컨택홀(EL-H1)은 제1 전원 라인(ED)의 제2 라인(E-3)의 일부를 노출시킬 수 있다.
제1 애노드 컨택홀(EL-S1)은 커패시터(Cst)의 제2 부분(Cst-2)의 일부를 노출시킬 수 있다.
도 6i에는 제5 절연층(50)에 형성된 컨택홀들을 도시하였다. 제5 절연층(50)은 제4 절연층(40) 상에 배치될 수 있다. 제5 절연층(50)에는 제5 절연층(50)을 관통하여 제4 절연층(40)에 정의된 컨택홀들과 중첩하는 복수의 컨택홀들이 정의될 수 있다.
제2 비아 컨택홀(EL-H2)은 제1 비아 컨택홀(EL-H1)과 중첩할 수 있다. 제2 비아 컨택홀(EL-H2)의 면적은 제1 비아 컨택홀(EL-H1)의 면적보다 클 수 있다. 제1 비아 컨택홀(EL-H1) 및 제2 비아 컨택홀(EL-H2)은 제1 전원 라인(ED)의 제2 라인(E-3)의 일부를 노출시킬 수 있다.
제2 애노드 컨택홀(EL-S2)은 제1 애노드 컨택홀(EL-S1)과 중첩할 수 있다. 제1 애노드 컨택홀(EL-S1) 및 제2 애노드 컨택홀(EL-S2)은 커패시터(Cst)의 제2 부분(Cst-2)의 일부를 노출시킬 수 있다.
비아 홀(VIA-H)은 제1 전원 라인(ED)의 제2 라인(E-3)의 일부와 중첩할 수 있다. 비아 홀(VIA-H)을 통해 발광 소자(OLED)의 제1 전극(AE)과 제2 전극(CE, 도 7 참조)이 연결될 수 있다.
일 실시예에 따르면, 제4 절연층(40)과 제5 절연층(50) 중 어느 하나는 생략될 수 있다. 따라서, 제4 절연층(40)과 제5 절연층(50)은 하나의 절연층으로 제공되고, 상술한 제4 절연층(40)에 정의된 컨택홀들 및 제5 절연층(50)에 정의된 컨택홀들은 하나의 상기 절연층에 정의될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 6j에는 화소들 각각의 발광 소자(OLED, 도 4 참조)에 포함된 제1 전극들(AE) 및 전극 패턴(EL-E)을 도시하였다. 제1 전극들(AE) 및 전극 패턴(EL-E)은 제5 절연층(50) 상에 배치될 수 있다.
제1 전극(AE)은 제1 애노드 컨택홀(EL-S1) 및 제2 애노드 컨택홀(EL-S2)에 배치되어 커패시터(Cst)의 제2 부분(Cst-2)과 연결될 수 있다.
서로 다른 광을 제공하는 화소들 각각에 포함된 제1 전극(AE)의 면적은 서로 다를 수 있다. 예를 들어, 제2 색 광을 제공하는 화소에 포함된 제1 전극(AE)의 면적은, 제1 색 광을 제공하는 화소에 포함된 제1 전극(AE)의 면적보다 작고, 제3 색 광을 제공하는 화소에 포함된 제1 전극(AE)의 면적보다 클 수 있다. 제1 색은 그린이고, 제2 색은 레드이고, 제3 색은 블루일 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 전극들(AE)의 면적은 서로 동일할 수 있다. 또한, 제1 전극(AE)의 면적에 따라 제공되는 광의 색상은 화소의 품질에 따라 가변될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전극 패턴(EL-E)은 제1 비아 컨택홀(EL-H1) 및 제2 비아 컨택홀(EL-H2)에 배치되어 제1 전원 라인(ED)의 제2 라인(E-3)과 연결될 수 있다.
도 6k에는 화소 정의막(PDL)을 도시하였다. 화소 정의막(PDL)은 제5 절연층(50) 상에 배치되고 제1 전극(AE)의 적어도 일부를 노출시키는 제1 개구부(OP1) 및 전극 패턴(EL-E)의 적어도 일부를 노출시키는 제2 개구부(OP2)가 정의 될 수 있다.
화소 정의막(PDL)은 제1 전극(AE) 및 전극 패턴(EL-E)의 엣지를 둘러싸도록 패터닝될 수 있다. 일 실시예에 따른 화소 정의막(PDL)은 차광 물질을 커버할 수 있다.
제1 전극(AE) 중 제1 개구부(OP1)에 의해 노출된 영역은 발광 소자(OLED)에서 생성된 광이 실질적으로 제공되는 발광 영역(PXA, 도 7 참조)으로 정의될 수 있으며, 화소 정의막(PDL)과 중첩하는 영역은 비발광 영역(NPXA, 도 7 참조)으로 정의될 수 있다.
도 7을 참조하면, 표시 패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 도 7에는 도 2에서 설명한 윈도우 패널(WD) 및 광 제어층(OSL)은 생략되었다.
회로 소자층(DP-CL)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 및 제1 내지 제4 도전층들(MSL1, MSL2, MLS3, MLS4)을 포함할 수 있다. 일 실시예에 따르면, 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 무기층 및 유기층 중 어느 하나를 포함할 수 있다.
제1 내지 제5 절연층들(10, 20, 30, 40, 50) 및 화소 정의막(PDL) 도 6b, 도 6d, 도 6f, 도 6h, 도 6i, 및 도 6k에서 설명한 절연층들과 대응되고, 제1 내지 제4 도전층들(MSL1, MSL2, MLS3, MLS4)은 도 6a, 도 6c, 도 6e, 및 도 6g에서 설명한 도전층들과 대응될 수 있다.
표시 소자층(DP-OLED)은 발광 소자(OLED) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(OLED)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함할 수 있다.
발광 소자(OLED)의 제1 전극(AE)은 제5 절연층(50) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다. 화소들 각각에 포함된 제1 전극(AE)은 도 6j에서 설명한 제1 전극(AE)과 대응될 수 있다.
제5 절연층(50) 상에 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)의 제1 개구부(OP1)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 제1 개구부(OP1)는 광이 실질적으로 제공되는 발광 영역(PXA)으로 정의될 수 있다. 발광 영역(PXA)의 주변은 비발광 영역(NPXA)으로 정의될 수 있다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응되는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE)은 비아 홀(VIA-H)에 배치되어 전극 패턴(EL-E)과 연결될 수 있다. 따라서, 제2 전극(CE)는 화소들에 공통적으로 제1 전압(ELVDD)을 제공할 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다.
박막 봉지층(TFE)은 적어도 하나 이상의 무기층 및 유기층을 포함한다. 예를 들어, 박막 봉지층(TFE)은 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다.
무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
차광 패턴(BML3) 및 데이터 라인들(DL1, DL2, DL3)은 베이스층(BS) 상에 배치되고 제1 절연층(10)에 의해 커버된다.
제1 절연층(10)은 베이스층(BS) 상에 배치되고 차광 패턴(BML3) 및 데이터 라인들(DL1, DL2, DL3)을 커버할 수 있다. 제1 절연층(10)은 데이터 라인들(DL1, DL2, DL3)의 일부를 노출시키는 제1 데이터 컨택홀(CNT-D1)이 정의될 수 있다.
제2 트랜지스터(T2)의 소스(S2), 채널 영역(A2), 드레인(D2), 및 드레인(D2)으로부터 돌출된 돌출부(PP)는 제1 절연층(10) 상에 배치될 수 있다.
제2 절연층(20)은 돌출부(PP) 및 채널 영역(A2)과 중첩할 수 있다. 제2 절연층(20) 중 돌출부(PP)와 중첩하는 영역에 제1 게이트 컨택홀(CNT-T1)이 정의될 수 있다. 제1 게이트 컨택홀(CNT-T1)은 돌출부(PP)의 일부를 노출시킨다.
제2 트랜지스터(T2)의 게이트(G2)는 제2 절연층(20) 중 채널 영역(A2)과 중첩하는 영역에 배치된다.
커패시터(Cst)의 제1 부분(Cst-1)은 제2 절연층(20) 상에 배치되고, 제1 게이트 컨택홀(CNT-T1)에 배치되어 돌출부(PP)와 연결될 수 있다.
제3 절연층(30)은 커패시터(Cst)의 제1 부분(Cst-1) 및 게이트(G2)를 커버할 수 있다. 제3 절연층(30)은 제2 게이트 컨택홀(CNT-T 2), 제2-2 반도체 컨택홀들(CNT-S22), 및 제2 데이터 컨택홀들(CNT-D2)이 정의될 수 있다.
제2 게이트 컨택홀(CNT-T2)은 커패시터(Cst)의 제1 부분(Cst-1)의 일부를 노출시킬 수 있다. 제2-2 반도체 컨택홀들(CNT-S22) 중 어느 하나는 제2 트랜지스터(T2)에 포함된 소스(S2)의 일부를 노출시키고, 제2-2 반도체 컨택홀들(CNT-S22) 중 다른 하나는 제2 트랜지스터(T2)에 포함된 드레인(D2)의 일부를 노출시킨다.
커패시터(Cst)의 제2 부분(Cst-2), 제1 서브 패턴(CP1), 및 제2 서브 패턴(CP2)은 제3 절연층(30) 상에 배치될 수 있다.
제1 서브 패턴(CP1)의 일단은 제1 데이터 컨택홀(CNT-D1) 및 제2 데이터 컨택홀들(CNT-D2)에 배치되어 제3 데이터 라인(DL3)과 연결될 수 있다. 제1 서브 패턴(CP1)의 타단은 제2-2 반도체 컨택홀들(CNT-S22) 중 소스(S2)와 중첩하는 컨택홀에 배치되어 소스(S2)와 연결될 수 있다. 따라서, 제2 트랜지스터(T2)는 제1 서브 패턴(CP1)을 통해 제3 데이터 라인(DL3)과 연결될 수 있다.
제2 서브 패턴(CP2)의 일단은 제2 게이트 컨택홀(CNT-T2)에 배치되어 제2 트랜지스터(T2)의 드레인(D2)와 연결될 수 있다. 제2 서브 패턴(CP2)의 타단은 제2-2 반도체 컨택홀들(CNT-S22) 중 드레인(D2)와 중첩하는 컨택홀에 배치되어 드레인(D2)과 연결될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되고, 커패시터(Cst)의 제2 부분(Cst-2), 제1 서브 패턴(CP1), 및 제2 서브 패턴(CP2)을 커버할 수 있다. 제4 절연층(40)은 커패시터(Cst)의 제2 부분(Cst-2)의 일부를 노출시키는 제1 애노드 컨택홀(EL-S1)이 정의될 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되고 제1 애노드 컨택홀(EL-S1)과 중첩하는 제2 애노드 컨택홀(EL-S2)이 정의될 수 있다.
제1 전극(AE)은 제1 애노드 컨택홀(EL-S1) 및 제2 애노드 컨택홀(EL-S2)에 배치되어 커패시터(Cst)의 제2 부분(Cst-2)과 연결될 수 있다.
도 8 및 도 9에는 제3 절연층(30) 상에 배치된 제4 도전층(MSL4)까지만 도시하였으며, 제4 절연층(40) 이후부터는 생략되었다.
도 8 및 도 9를 참조하면, 교차 영역(CA)에서 제2 데이터 라인(DL2)은 제2 게이트 브릿지(B2)와 중첩할 수 있다. 제2 게이트 브릿지(B2)는 제2 절연층(20) 상에 배치될 수 있다. 제2 절연층(20)은 제2 게이트 브릿지(B2)를 마스크로하여 패터닝됨에 따라, 제2 절연층(20)의 형상은 평면상에서 제2 게이트 브릿지(B2)와 유사할 수 있다.
제2 소스 브릿지들(R2) 중 어느 하나는 제2 데이터 라인(DL2) 및 제2 게이트 브릿지(B2) 각각의 일단과 중첩하게 배치되고, 브릿지 컨택홀들(C-D1, C-G1)을 통해 제2 데이터 라인(DL2) 및 제2 게이트 브릿지(B2)와 연결될 수 있다.
제1-1 브릿지 컨택홀들(C-D1)은 제1 절연층(10)에 정의된 제1 홀(CD1), 및 제3 절연층(30)에 정의되고 제1 홀(CD1)과 중첩하는 제2 홀(CD2)을 포함할 수 있다.
제2 소스 브릿지들(R2) 중 다른 하나는 제2 데이터 라인(DL2) 및 제2 게이트 브릿지(B2) 각각의 타단과 중첩하게 배치되고, 브릿지 컨택홀들(C-D2, C-G2)을 통해 제2 데이터 라인(DL2) 및 제2 게이트 브릿지(B2)와 연결될 수 있다.
제1-2 브릿지 컨택홀들(C-D2)은 제1 절연층(10)에 정의된 제3 홀(CD3), 및 제3 절연층(30)에 정의되고 제3 홀(CD3)과 중첩하는 제4 홀(CD4)을 포함할 수 있다.
본 발명에 따르면 교차 영역(CA, 도 5 참조)에서 제2 데이터 라인(DL2)은 브릿지 라인(BL) 통해 연결될 수 있다. 브릿지 라인(BL)은 서로 다른 층 상에 배치된 제2 게이트 브릿지(B2)와 제2 소스 브릿지들(R2)을 포함한다. 교차 영역(CA)에서 제1 및 제3 데이터 라인들(DL1, DL3)의 연결 관계는 제2 데이터 라인(DL2)과 동일하게 적용될 수 있다.
제1 도전층(MTL1)에 포함된 데이터 라인들(DL1, DL2, DL3)은 제1 절연층(10)을 형성 후, 스캔 라인(SCL)과 센싱 라인(SSL)이 교차될 영역에서 불량이 발생할 경우, 쇼트 방지를 위해 데이터 라인들(DL1, DL2, DL3)에 리페어 공정을 진행하게 된다.
리페어 공정은 교차 영역(CA, 도 5 참조)에서 데이터 라인들(DL1, DL2, DL3) 중 크랙이 발생된 부분을 잉크 리페어 공정으로 진행시킬 수 있다. 이때, 잉크는 금속을 녹인 물질을 포함할 수 있다.
리페어 공정이 진행된 부분 상에 제3 절연층(30)을 형성할 경우, 리페어 공정이 진행된 부분의 Step Coverage가 좋지 않아 교차 영역(CA)에서 데이터 라인들(DL1, DL2, DL3)이 제1 및 제3 절연층(10, 30)으로부터 노출될 수 있다.
이때, 노출된 데이터 라인들(DL1, DL2, DL3) 상에 스캔 라인(SCL), 센싱 라인(SSL)이 형성될 경우, 데이터 라인들(DL1, DL2, DL3)과 스캔 라인(SCL) 및 센싱 라인(SSL)들 사이에 쇼트 불량이 발생할 수 있다.
본 발명에 따르면, 스캔 라인(SCL) 및 센싱 라인(SSL)들이 데이터 라인들(DL1, DL2, DL3)과 교차하는 영역에서 데이터 라인들(DL1, DL2, DL3)을 브릿지 라인(BL)을 통해 연결시킴에 따라, 교차 영역(CA)에서 데이터 라인들(DL1, DL2, DL3)에 대한 별도의 리페어 공정을 생략할 수 있다.
이에 따라, 데이터 라인들(DL1, DL2, DL3)이 연장된 방향과 교차하는 방향으로 연장된 스캔 라인(SCL) 및 센싱 라인(SSL)들 사이에 발생되는 쇼트 불량을 미연에 방지할 수 있으며, 신뢰성이 향상된 표시 패널(DP)을 제공할 수 있다.
또한, 교차 영역(CA)에서 데이터 라인들(DL1, DL2, DL3)을 서로 다른 층 상에 배치된 브릿지 라인(BL)로 연결시켜 이중 배선으로 제공함에 따라, 데이터 라인들(DL1, DL2, DL3)의 저항 값을 감소시킬 수 있다.
도 10a는 본 발명의 일 실시예에 따른 유닛 화소의 일 영역을 확대한 평면도이다. 도 10b는 도 10a의 IV-IV'를 따라 절단한 단면도이다. 도 10c는 도 10a의 V-V'를 따라 절단한 단면도이다. 도 5 내지 도 9와 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 7에서 설명한 제3 절연층(30) 상에 배치된 제4 도전층(MSL4)까지만 도시하였으며, 제4 절연층(40) 이후부터는 생략되었다.
도 10a 내지 도 10c를 참조하면, 데이터 라인들(DL1, DL2, DL3) 각각은 제2 방향(DR2)으로 연장되고, 스캔 라인(SCL-A), 제1 전원 라인(ED-A), 및 센싱 라인(SSL-A) 각각은 제1 방향(DR1)으로 연장된다. 데이터 라인들(DL1, DL2, DL3)은 스캔 라인(SCL-A), 제1 전원 라인(ED-A), 및 센싱 라인(SSL-A)과 중첩하는 교차 영역(CA-A)이 정의될 수 있다.
교차 영역(CA-A)에서 데이터 라인들(DL1, DL2, DL3)은 브릿지 라인(BL-A)에 의해 연결될 수 있다. 브릿지 라인(BL-A)의 일단 및 타단은 브릿지 컨택홀(C-D3, C- D4)을 통해 데이터 라인들(DL1, DL2, DL3)과 연결될 수 있다.
본 실시예에 따른 스캔 라인(SCL-A), 제1 전원 라인(ED-A), 및 센싱 라인(SSL-A)은 제2 절연층(20) 상에 배치되고, 브릿지 라인(BL-A)은 제3 절연층(30) 상에 배치될 수 있다.
본 실시예에서 브릿지 라인(BL-A)은 제2 데이터 라인(DL2)과 직접적으로 연결될 수 있다. 브릿지 라인(BL-A)의 일단은, 제3 브릿지 컨택홀(C-D3)을 통해 제2 데이터 라인(DL2)의 일단에 연결되고, 브릿지 라인(BL-A)의 타단은, 제4 브릿지 컨택홀(C-D4)을 통해 제2 데이터 라인(DL2)의 타단에 연결된다.
제3 브릿지 컨택홀(C-D3)은 제1 절연층(10)에 정의된 제5 홀(CD5), 및 제3 절연층(30)에 정의되고 제5 홀(CD5)과 중첩하는 제6 홀(CD6)을 포함할 수 있다.
제4 브릿지 컨택홀(C-D4)은 제1 절연층(10)에 정의된 제7 홀(CD7), 및 제3 절연층(30)에 정의되고 제7 홀(CD7)과 중첩하는 제8 홀(CD8)을 포함할 수 있다.
본 실시예에 따르면, 교차 영역(CA-A)에서 스캔 라인(SCL-A), 제1 전원 라인(ED-A), 및 센싱 라인(SSL-A)과 데이터 라인들(DL1, DL2, DL3)을 다른층 상에 배치된 브릿지 라인(BL-A)을 통해 연결시킴에 따라, 데이터 라인들(DL1, DL2, DL3)과 스캔 라인(SCL-A), 제1 전원 라인(ED-A), 및 센싱 라인(SSL-A) 사이에 발생하는 쇼트 불량을 감소시킬 수 있다.
도 11a는 본 발명의 일 실시예에 따른 유닛 화소의 일 영역을 확대한 평면도이다. 도 11b는 도 11a의 VI-VI'를 따라 절단한 단면도이다. 도 11c는 도 11a의 VII-VII'를 따라 절단한 단면도이다.
도 11a를 참조하면, 일 실시예에 따르면, 데이터 라인들(DL1, DL2, DL3) 각각은 제2 방향(DR2)으로 연장되고, 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL) 각각은 제1 방향(DR1)으로 연장된다. 데이터 라인들(DL1, DL2, DL3)은 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)과 중첩하는 교차 영역(CA-B)이 정의될 수 있다.
데이터 라인들(DL1, DL2, DL3)은 브릿지 라인(BL-B)에 의해 연결될 수 있다. 브릿지 라인(BL-B)의 일단 및 타단은 브릿지 컨택홀(C-D5, C- D6)을 통해 데이터 라인들(DL1, DL2, DL3)을 연결시킬 수 있다.
도 11a 및 도 11b를 참조하면, 본 실시예에 따른 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL)은 제3 절연층(30) 상에 배치되고, 브릿지 라인(BL-B)은 제2 절연층(20) 상에 배치될 수 있다.
브릿지 라인(BL-B)은 제2 데이터 라인(DL2)과 직접적으로 연결될 수 있다. 브릿지 라인(BL-B)의 일단은 제5 브릿지 컨택홀(C-D5)을 통해 제2 데이터 라인(DL2)의 일단에 연결되고, 브릿지 라인(BL-B)의 타단은 제6 브릿지 컨택홀(C-D6)을 통해 제2 데이터 라인(DL2)의 타단에 연결된다.
제5 브릿지 컨택홀(C-D5)은 제1 절연층(10)에 정의된 제9 홀(CD9), 및 제2 절연층(20)에 정의되고 제9 홀(CD9)과 중첩하는 제10 홀(CD10)을 포함할 수 있다.
제6 브릿지 컨택홀(C-D6)은 제1 절연층(10)에 정의된 제11 홀(CD11), 및 제2 절연층(20)에 정의되고 제11 홀(CD11)과 중첩하는 제12 홀(CD12)을 포함할 수 있다.
본 실시예에 따르면, 교차 영역(CA-B)에서 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL) 교차 하는 데이터 라인들(DL1, DL2, DL3)을 다른층 상에 배치된 브릿지 라인(BL-B)을 통해 연결시킴에 따라, 데이터 라인들(DL1, DL2, DL3)과 스캔 라인(SCL), 제1 전원 라인(ED), 및 센싱 라인(SSL) 사이에 발생하는 쇼트 불량을 감소시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시 패널
DP-CL: 회로 소자층
DP-OLED: 표시 소자층
TFE: 박막 봉지층
OSL: 광 제어층
RL: 이니셜 라인
ED: 제1 전원 라인
EL: 제2 전원 라인
BL: 브릿지 라인
GB: 게이트 브릿지
SB: 소스 브릿지들

Claims (22)

  1. 베이스층;
    각각이 반도체 패턴 및 게이트를 포함하는 트랜지스터들, 및 상기 트랜지스터들에 연결된 발광 소자들을 포함하는 화소들;
    상기 화소들 중 대응되는 화소에 연결되고, 제1 방향을 따라 이격 배열되고, 각각이 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들;
    상기 데이터 라인들과 연결된 브릿지 라인들; 및
    상기 화소들에 연결되고, 상기 제2 방향을 따라 이격 배열되고, 각각이 상기 제1 방향으로 연장된 스캔 라인 및 센싱 라인을 포함하고,
    상기 브릿지 라인들은, 상기 제2 방향으로 연장되고, 상기 스캔 라인 및 상기 센싱 라인이 상기 데이터 라인들과 교차하는 영역에서 상기 데이터 라인들과 중첩하는 표시 패널.
  2. 제1 항에 있어서,
    상기 브릿지 라인들 각각은,
    일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하는 게이트 브릿지;
    상기 일단과 인접한 상기 데이터 라인 및 상기 일단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제1 소스 브릿지; 및
    상기 타단과 인접한 상기 데이터 라인 및 상기 타단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제2 소스 브릿지를 포함하는 표시 패널.
  3. 제2 항에 있어서,
    상기 게이트 브릿지는, 상기 게이트와 동일 물질을 포함하는 표시 패널.
  4. 제2 항에 있어서,
    상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는, 상기 스캔 라인과 동일 물질을 포함하는 표시 패널.
  5. 제2 항에 있어서,
    상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는,
    상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 상기 제2 방향을 따라 이격된 표시 패널.
  6. 제1 항에 있어서,
    상기 브릿지 라인들 각각은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하고,
    상기 브릿지 라인들 각각은 상기 데이터 라인들 중 상기 일단과 인접한 부분 및 상기 데이터 라인들 중 상기 타단과 인접한 부분에 직접 연결된 표시 패널.
  7. 제6 항에 있어서,
    상기 브릿지 라인들은, 상기 게이트와 동일 물질을 포함하는 표시 패널.
  8. 제6 항에 있어서,
    상기 스캔 라인 및 상기 센싱 라인 각각은, 상기 게이트와 동일 물질을 포함하고,
    상기 브릿지 라인들은, 상기 게이트와 다른 물질을 포함하는 표시 패널
  9. 제1 항에 있어서,
    상기 베이스층 상에 배치된 복수의 절연층들을 포함하고,
    상기 절연층들은,
    상기 베이스층 상에 배치되고, 상기 데이터 라인들을 커버하는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 반도체 패턴을 커버하는 제2 절연층;
    상기 제2 절연층 상에 배치된 제3 절연층; 및
    상기 제3 절연층 상에 배치되고, 상기 스캔 라인 및 상기 센싱 라인을 커버하는 제4 절연층을 포함는 표시 패널.
  10. 제9 항에 있어서,
    상기 브릿지 라인들은,
    상기 데이터 라인과 중첩하고, 상기 제2 절연층 상에 배치되어 상기 제3 절연층에 의해 커버되는 게이트 브릿지;
    상기 제3 절연층 상에 배치되고, 상기 제4 절연층에 의해 커버되는 소스 브릿지를 포함하고,
    상기 소스 브릿지 중 상기 게이트 브릿지와 중첩하는 부분은, 상기 제3 절연층에 정의된 컨택홀을 통해 상기 게이트 브릿지와 연결되고,
    상기 소스 브릿지 중 상기 데이터 라인과 중첩하는 부분은, 상기 제3 절연층 및 상기 제1 절연층에 정의된 컨택홀을 통해 상기 데이터 라인과 연결된 표시 패널.
  11. 제9 항에 있어서,
    상기 브릿지 라인들은,
    상기 데이터 라인과 중첩하고, 상기 제2 절연층 상에 배치되어 상기 제3 절연층에 의해 커버되고, 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고, 상기 제1 절연층 및 제2 절연층에 정의된 컨택홀을 통해 상기 데이터 라인과 직접 연결되는 표시 패널.
  12. 제9 항에 있어서,
    상기 트랜지스터들은,
    제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하고,
    상기 베이스층 상에 배치되고, 상기 제1 절연층에 의해 커버되고, 상기 제1 트랜지스터의 반도체 패턴의 적어도 일부와 중첩하는 차광 패턴을 더 포함하는 표시 패널.
  13. 제12 항에 있어서,
    상기 제2 절연층 상에 배치된 제1 패턴 및 상기 제3 절연층 상에 배치된 제2 패턴을 포함하는 커패시터, 각각이, 상기 제4 절연층 상에 배치되고, 상기 데이터 라인들 중 대응되는 데이터 라인과 상기 제2 트랜지스터를 연결하는 제1 서브 패턴, 및 상기 제2 트랜지스터와 상기 커패시터의 제1 패턴을 연결하는 제2 서브 패턴을 포함하는 표시 패널.
  14. 제9 항에 있어서,
    상기 제2 절연층 중 일부는, 평면상에서 상기 반도체 패턴과 대응되는 형상을 갖는 표시 패널.
  15. 제1 항에 있어서,
    상기 베이스층 상에 배치된 복수의 절연층들을 포함하고,
    상기 절연층들은,
    상기 베이스층 상에 배치되고, 상기 데이터 라인들을 커버하는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 반도체 패턴을 커버하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 게이트, 상기 스캔 라인, 및 상기 센싱 라인을 커버하는 제3 절연층; 및
    상기 제3 절연층 상에 배치되고, 상기 브릿지 라인들을 커버하는 제4 절연층을 포함하고,
    상기 브릿지 라인들은, 상기 제1 절연층 및 상기 제3 절연층에 정의된 컨택홀을 통해 데이터 라인과 직접 연결되는 표시 패널.
  16. 각각이 반도체 패턴 및 게이트를 포함하는 제1 내지 제3 트랜지스터들;
    상기 제1 트랜지스터에 연결된 발광 소자;
    상기 제2 트랜지스터에 연결되고 제1 방향으로 연장된 스캔 라인;
    상기 제3 트랜지스터에 연결되고 상기 제1 방향으로 연장되고, 상기 스캔 라인과 상기 제2 방향을 따라 이격된 센싱 라인;
    상기 제2 트랜지스터에 연결되고 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인; 및
    상기 데이터 라인과 연결된 브릿지 라인을 포함하고,
    상기 데이터 라인과 상기 스캔 라인 및 상기 센싱 라인이 교차하는 영역은, 상기 브릿지 라인과 상기 스캔 라인 및 상기 센싱 라인이 교차하는 영역과 중첩하는 표시 패널.
  17. 제16 항에 있어서,
    상기 브릿지 라인은,
    일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하는 게이트 브릿지;
    상기 일단과 인접한 상기 데이터 라인 부분과 상기 일단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제1 소스 브릿지; 및
    상기 타단과 인접한 상기 데이터 라인 부분과 상기 타단과 인접한 상기 게이트 브릿지에 중첩하고, 상기 데이터 라인과 상기 게이트 브릿지에 연결된 제2 소스 브릿지를 포함하는 표시 패널.
  18. 제17 항에 있어서,
    상기 게이트 브릿지는, 상기 게이트와 동일층 상에 배치되는 표시 패널.
  19. 제18 항에 있어서,
    상기 제1 소스 브릿지 및 상기 제2 소스 브릿지는, 상기 스캔 라인과 동일층 상에 배치되는 표시 패널.
  20. 제16 항에 있어서,
    상기 브릿지 라인은, 일단 및 상기 일단과 상기 제2 방향에서 상기 스캔 라인 및 상기 센싱 라인을 사이에 두고 대향되는 타단을 포함하고,
    상기 브릿지 라인은 상기 데이터 라인 중 상기 일단과 인접한 부분 및 상기 데이터 라인 중 상기 타단과 인접한 부분에 직접 연결된 표시 패널.
  21. 제20 항에 있어서,
    상기 브릿지 라인은, 상기 게이트와 동일층 상에 배치되는 표시 패널.
  22. 제20 항에 있어서,
    상기 스캔 라인, 및 상기 센싱 라인 각각은, 상기 게이트와 동일층 상에 배치되고,
    상기 브릿지 라인은, 상기 게이트와 다른층 상에 배치되는 표시 패널.
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