KR20230056818A - 표시 패널 - Google Patents

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KR20230056818A
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조강문
고은별
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김소운
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Abstract

표시 패널은, 레퍼런스 라인, 스캔 라인과 센싱 라인, 제1 전압을 제공하는 제1 전원 라인, 제2 방향으로 연장된 제1 데이터 라인, 제2 방향으로 연장되고 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원 라인에 연결된 제1 화소를 포함하고, 상기 제1 화소는, 제1 전극, 제2 전극, 및 발광층을 포함하는 발광 소자, 제1 내지 제3 트랜지스터들, 및 커패시터를 포함하고, 상기 제2 전원 라인은, 상기 제1 데이터 라인과 동일한 절연층 상에 배치된 제1 라인, 및 상기 제1 라인과 중첩하고, 상기 제1 라인이 배치된 상기 절연층과 다른 절연층 상에 배치된 제2 라인을 포함하고, 상기 제1 라인은, 상기 제1 데이터 라인과 이격되고, 상기 제2 라인은, 상기 제1 데이터 라인과 중첩한다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 신뢰성이 향상된 회로 소자를 포함한 표시 패널에 관한 것이다.
표시 패널은 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 스캔 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시 소자 및 표시 소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
스캔 구동회로 및/또는 데이터 구동회로는 복수 개의 화소들과 동일한 공정을 통해 형성될 수 있다. 스캔 구동회로 및/또는 데이터 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
본 발명의 목적은 표시 품질이 향상된 표시 패널을 제공하는 것이다.
[청구항 확정 시 반영하여 기재하겠습니다.]
본 발명에 따르면, 전원 라인 중 최 상층에 배치된 라인을 데이터 라인들과 중첩되도록 넓게 형성함에 따라, 저항이 감소된 전원 라인을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다.
도 7은 도 6g의 I-I'를 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 발광 유닛의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 1a 및 도 1b에 도시된 표시 패널(DP, DP-1)은 발광형 표시 패널로써, 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), 유기발광표시 패널(organic light emitting display panel), 무기 발광 표시 패널(inorganic light emitting display panel), 및 양자점 표시 패널(quantum-dot display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
도 1a를 참조하면, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시 패널(DP)의 최 상측에 배치된 부재의 상면이 표시면(DP-IS)으로 정의될 수 있다. 본 발명에 따르면, 도 2에 도시된 윈도우 패널(WD)의 상면이 표시 패널(DP)의 표시면(DP-IS)으로 정의될 수 있다.
표시면(DP-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
표시 패널(DP)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소(PX)의 발광층(EML, 도 7 참조)이 배치되고, 비표시 영역(NDA)에는 화소(PX)의 발광층(EML)이 미-배치된다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 본 발명의 일 실시예에서 비표시 영역(NDA)은 생략되거나 표시 영역(DA)의 일측에만 배치될 수도 있다.
도 1b를 참조하면, 일 실시예에 따른 표시 패널(DP-1)은 제2 방향(DR2)으로 연장된 가상의 축(AX)을 기준으로 제1 방향(DR1)을 따라 커브드될 수 있다. 다만, 이에 한정되는 것은 아니며, 축은 제1 방향(DR1)으로 연장되거나, 서로 다른 방향으로 연장된 복수의 축들을 기준으로 커브드 될 수 있다.
또한, 표시 패널(DP)은 롤러블 표시 패널 또는 폴더블 표시 패널 또는 슬라이더블 표시 패널일 수 있다. 표시 패널(DP)은 플렉서블한 성질을 갖고, 표시 장치에 설치되어 접히거나, 말릴 수 있다. 이에 따라, 표시 패널(DP)은 곡면형 표시면(DP-IS) 또는 입체형 표시면(DP-IS)을 포함할 수도 있다. 입체형 표시면(DP-IS)은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
도 1a 및 도 1b의 표시 영역(DA)에 화소부(PXU)가 배치된 것을 도시하였다. 화소부(PXU)는 서로 다른 광을 제공하는 적어도 하나의 화소들을 포함할 수 있다. 예를 들어, 화소부(PXU)는 화소부(PXU)는 그린, 레드, 및 블루 광을 제공하는 화소들이 모인 영역일 수 있다. 화소부(PXU)에 포함된 화소들은 스트라이프(stripe) 또는 펜-타일™(pen-tile) 형태를 가질 수 있다.
다만 이에 한정되는 것은 아니며, 서로 다른 광을 생성하는 화소들은 삼각 형태로 배열될 수 있다. 예를 들어, 그린 광을 제공하는 화소의 발광 영역과 레드 광을 제공하는 화소의 발광 영역은 제1 방향(DR1)을 따라 이격 배열되고, 블루 광을 제공하는 화소의 발광 영역은 그린 광을 제공하는 화소의 발광 영역 및 레드 광을 제공하는 화소의 발광 영역과 제1 방향(DR1) 및 제2 방향(DR2) 각각의 사선 방향으로 이격 배열될 수 있다. 이때, 화소들 각각의 발광 영역의 면적은 레드 광을 제공하는 화소가 가장 크고, 블루 광을 제공하는 화소가 가장 작을 수 있다.
또한, 그린 광을 제공하는 화소의 발광 영역 및 레드 광을 제공하는 화소의 발광 영역의 형상은 대칭될 수 있다. 이때 형상은 유사하고, 서로 다른 면적을 가질 수 있다. 블루 광을 제공하는 화소의 발광 영역은, 발광 영역의 중심을 가로지르는 가상의 선을 기준으로 대칭될 수 있다. 다만, 이에 한정되는 것은 아니며, 서로 다른 광을 제공하는 화소의 배열 형태 및 발광 영역의 면적의 크기는 어느 하나로 한정되지 않는다.
도 2를 참조하면, 본 발명에 따른 표시 패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 광 제어층(OSL), 및 윈도우 패널(WD)을 포함한다. 표시 패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
회로 소자층(DP-CL)은 화소(PX)를 구동하는 구동회로 또는 신호라인을 포함한다. 표시 소자층(DP-OLED)은 화소(PX)에 포함된 발광 소자(OLED, 도 7 참조) 및 화소 정의막(PDL, 도 7 참조)을 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED) 상에 배치되어 발광 소자(OLED)를 보호할 수 있다. 박막 봉지층(TFE)은 무기층들 및 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분 및 산소로부터 발광 소자(OLED)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자(OLED)를 보호할 수 있다.
광 제어층(OSL)은 발광 소자(OLED)에서 생성된 소스광의 광학성질을 변환시킬 수 있는 컬러 제어층들을 포함할 수 있다. 컬러 제어층들은 양자점을 포함할 수 있으며, 광 제어층(OSL)은 컬러 제어층들을 투과한 광을 선택적으로 투과시키는 컬러 필터들을 포함할 수 있다.
윈도우 패널(WD)은 표시 패널(DP)의 상부에 배치되고, 표시 패널(DP)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우 패널(WD)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 표시 영역(DA)의 경계를 정의하고, 윈도우 패널(WD)의 하부에 배치되고 광을 흡수하는 베젤 패턴에 의해 정의될 수 있다.
윈도우 패널(WD)은 베이스층 및 베이스층 상에 배치된 기능층들을 포함할 수 있다. 기능층들은, 보호층, 지문 방지층 등을 포함할 수 있다. 윈도우 패널(WD)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다.
도 3에는 표시 패널(DP)에 포함된 신호라인들(SL1~SLn, DL1~DLm) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(SL1~SLn, DL1~DLm)은 복수 개의 스캔 라인들(SL1~SLn), 복수 개의 데이터 라인들(DL1~DLm)을 포함할 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다. 화소들(PX11~PXnm)의 화소 구동회로의 구성에 따라 더 많은 종류의 신호라인이 표시 패널(DP)에 구비될 수 있다.
게이트 구동회로(GDC)는 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphous silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다.
도 4에는 화소들(PX11~PXnm) 중 하나의 화소(PXij)에 관한 회로도를 예시적으로 도시하였다.
도 4를 참조하면, 화소(PXij)는 화소 회로(PC) 및 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 복수의 트랜지스터들(T1-T3) 및 커패시터(Cst)를 포함할 수 있다.
복수의 트랜지스터들(T1-T3)은 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 제1 내지 제3 트랜지스터들(T1-T3) 각각은 실리콘 반도체 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 이때, 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있으며, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이하, 제1 내지 제3 트랜지스터들(T1 내지 T3)은 N 타입으로 설명되나, 이에 한정되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1 내지 T3) 각각은 인가되는 신호에 따라, P타입 트랜지스터 또는 N타입 트랜지스터일 수 있다. 이때, P타입의 트랜지스터의 소스 및 드레인은 N타입의 트랜지스터의 드레인 및 소스에 각각 대응할 수 있다.
도 4에는 i번째 스캔 라인(SCLi), i번째 센싱 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 레퍼런스 라인(RLj)에 연결된 화소(PXij)를 예시적으로 도시하였다.
도 4에 도시된 화소(PXij)는 화소부(PXU)에 포함된 화소들 중 어느 하나와 대응될 수 있다. 화소 회로(PC)는 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2, 스위치 트랜지스터), 제3 트랜지스터(T3, 센싱 트랜지스터), 및 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PC)는 추가적인 트랜지스터 및 추가적인 커패시터를 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제3 트랜지스터들(T1 내지 T3) 각각은 소스(S1, S2, S3), 드레인(D1, D2, D3), 및 게이트(G1, G2, G3)를 포함할 수 있다.
발광 소자(OLED)는 애노드(제1 전극) 및 캐소드(제2 전극)를 포함하는 유기 발광 소자 또는 무기 발광 소자일 수 있다. 발광 소자(OLED)의 애노드는 제1 트랜지스터(T1)를 통해 제1 전압(ELVDD)을 수신하고 발광 소자(OLED)의 캐소드는 제2 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 수신하여 발광될 수 있다.
제1 트랜지스터(T1)는 제1 전압(ELVDD)을 수신하는 드레인(D1), 발광 소자(OLED)의 애노드에 연결된 소스(S1), 및 커패시터(Cst)에 연결된 게이트(G1)를 포함할 수 있다. 제1 트랜지스터(T1)는 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압(ELVDD)으로부터 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)에 연결된 드레인(D2), 커패시터(Cst)에 연결된 소스(S2), 및 i번째 기입 스캔 신호(SCi)를 수신하는 게이트(G2)를 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 제1 스캔 신호(SCi)에 응답하여 데이터 전압(Vd)을 제1 트랜지스터(T1)에 제공한다.
제3 트랜지스터(T3)는 j번째 레퍼런스 라인(RLj)에 연결된 소스(S3), 발광 소자(OLED)의 애노드에 연결된 드레인(D3), 및 i번째 샘플링 스캔 신호(SSi)를 수신하는 게이트(G3)를 포함할 수 있다. j번째 레퍼런스 라인(RLj)은 기준 전압(Vr)을 수신할 수 있다.
커패시터(Cst)는 입력 신호에 따른 다양한 값의 전압 차이를 저장할 수 있다. 예를 들어, 커패시터(Cst)는 제2 트랜지스터(T2)로부터 전송 받은 전압과 제1 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
본 발명에서 화소(PXij)의 등가 회로는 도 4에 도시된 등가 회로로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PXij)는 발광 소자(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다. 도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 화소에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다. 도 7은 도 6g의 I-I'를 따라 절단한 단면도이다. 도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 화소부(PXU, 도 1a 참조)에 포함된 화소들(PX1, PX2, PX3) 및 구동 소자에 포함된 구성들의 배치 관계를 도시한 것이고, 도 6a 내지 도 6g는 도 5에 도시된 구성들을 층별로 분리하여 도시하였다.
본 발명에 따른 화소부(PXU)에는 3 개의 화소들(PX1, PX2, PX3) 및 화소들(PX1, PX2, PX3)에 연결된 구동소자들을 포함할 수 있다. 화소들(PX1, PX2, PX3)은 제1 전원 라인(ED), 제2 전원 라인(EL), 스캔 라인(SCL), 센싱 라인(SSL)에 연결된다. 또한, 화소들(PX1, PX2, PX3)은 대응되는 데이터 라인들(DL1, DL2, DL3)에 연결될 수 있다. 제1 전원 라인(ED)는 제1 전압(ELVDD)을 제공하고, 제2 전원 라인(EL)은 제1 전압(ELVDD) 보다 낮은 제2 전압(ELVSS, 도 4 참조)을 제공할 수 있다.
본 발명에 따른 화소들(PX1, PX2, PX3) 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 커패시터(Cst, 도 4 참조)를 포함할 수 있다. 제1 내지 제3 화소들(PX1, PX2, PX3) 중 일 화소에 포함된 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 커패시터(Cst)에 관한 등가 회로도는 도 4에서 설명한 것과 대응될 수 있다.
도 5 및 도 6a를 참조하면, 본 발명에 따른 제1 도전층(MSL1)은 레퍼런스 라인(RL), 제1 전원 라인(ED) 중 제1 전원 패턴(ED-1), 복수의 차광 패턴들(BML1, BML2, BML3), 제1 내지 제3 데이터 라인들(DL1, DL2, DL3), 및 제2 전원 라인(EL) 중 제1 라인(E-1)을 포함할 수 있다.
본 발명에서, 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)은 제1 방향(DR1)으로 이격되고, 각각의 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)은 제2 방향(DR2)을 따라 연장될 수 있다.
레퍼런스 라인(RL)과 제1 전원 패턴(ED-1)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)에서 이격될 수 있다.
제2 전원 라인(EL) 중 최 하층에 배치된 제1 라인(E-1)은 제2 방향(DR2)으로 연장될 수 있다. 따라서, 제1 라인(E-1)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 및 레퍼런스 라인(RL)과 동일 방향으로 연장될 수 있다.
제1 전원 라인(ED) 중 제1 전원 패턴(ED-1)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 패턴(ED-1)은 차광 패턴들(BML1, BML2, BML3)과 레퍼런스 라인(RL) 사이에 배치될 수 있다.
차광 패턴들(BML1, BML2, BML3)은 제2 데이터 라인(DL2)과 제1 전원 패턴(ED-1)사이에 배치되고, 제2 방향(DR2)을 따라 서로 이격될 수 있다.
제1 도전층(MSL1)은 후술할 제1 절연층(10, 도 7 참조)에 의해 커버될 수 있다. 제1 절연층(10)은 버퍼층(buffer layer)일 수 있다.
도 6b에는 제1 절연층(10)에 형성된 컨택홀들을 도시하였다. 제1 절연층(10)은 베이스층(BS) 상에 배치되어 제1 도전층(MSL1)을 커버한다. 제1 절연층(10)에는 제1 절연층(10)을 관통하여 제1 도전층(MSL1)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제1 전원 컨택홀들(CNT-P1)은 제1 전원 패턴(ED-1)의 일부를 노출 시킬 수 있다. 제1 레퍼런스 컨택홀들(CNT-R1)은 레퍼런스 라인(RL)의 일부를 노출시킬 수 있다. 제1 추가 컨택홀들(CNT-A1)은 제1 라인(E-1)의 일부를 노출시킬 수 있다.
제1 데이터 컨택홀들(CNT-D1)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 대응되는 데이터 라인의 일부를 노출시킬 수 있다.
제1 차광 컨택홀들(CNT-B1)은 제1 내지 제3 차광 패턴들(BML1, BML2, BML3) 중 대응되는 차광 패턴의 일부를 노출시킬 수 있다.
제1 라인 컨택홀(CNT-E1)은 제1 전원 패턴(ED-1)의 일부를 노출 시킬 수 있다. 제1 라인 컨택홀(CNT-E1)은 후술하는 제3 절연층(30)에 정의된 제2 라인 컨택홀(CNT-E2)과 중첩할 수 있다.
후술하는 제4 도전층(MSL4)에 포함된 제2 전원 패턴(ED-2)은 제1 라인 컨택홀(CNT-E1)과 제2 라인 컨택홀(CNT-E2)을 통해 제1 전원 패턴(ED-1)과 연결될 수 있다. 이에 따라, 제1 전원 패턴(ED-1)과 제2 전원 패턴(ED-2)은 제1 전원 라인(ED)을 구성할 수 있다.
도 5 및 도 6c를 참조하면, 본 발명에 따른 제2 도전층(MSL2)은 제1 절연층(10) 상에 배치될 수 있다. 제2 도전층(MSL2)은 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각에 포함된 반도체층을 포함할 수 있다.
제1 트랜지스터(T1)에 포함된 반도체층은 소스(S1), 드레인(D1), 및 채널 영역(A1)을 포함할 수 있다. 소스(S1)와 드레인(D1) 사이에는 채널 영역(A1)이 배치될 수 있다. 제2 트랜지스터(T2)에 포함된 반도체층은 소스(S2), 드레인(D2), 및 채널 영역(A2)을 포함할 수 있다. 소스(S2)와 드레인(D2) 사이에는 채널 영역(A2)이 배치될 수 있다. 제3 트랜지스터(T3)에 포함된 반도체층은 소스(S3), 드레인(D3), 및 채널 영역(A3)을 포함할 수 있다. 소스(S3)와 드레인(D3) 사이에는 채널 영역(A3)이 배치될 수 있다.
반도체층들 각각에 포함된 영역들은, 후술하는 게이트를 마스크로 이용하여 환원 공정을 진행한 후, 소스, 드레인, 및 채널 영역으로 구분된 것일 수 있다. 다만, 이에 한정되지 않으며, 제1 내지 제3 트랜지스터(T1, T2, T3)에 포함된 소스, 드레인은 인가되는 전압에 따라 역할이 바뀔 수도 있다.
각각의 반도체층들은 산화물 반도체층으로 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 반도체층들은 비정질 실리콘이나, 다결정 실리콘으로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 도전층(MSL2)은 후술할 제2 절연층(20, 도 7 참조)에 의해 커버될 수 있다.
도 6d에는 제2 절연층(20)에 형성된 컨택홀들을 도시하였다. 제2 절연층(20)은 제1 절연층(10, 도 7 참조) 상에 배치되어 제1 도전층(MSL1)을 커버한다. 제2 절연층(20)에는 제2 절연층(20)을 관통하여 제1 도전층(MSL1)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제1 반도체 컨택홀들(CNT-S1)은 제1 트랜지스터(T1)에 포함된 소스(S1) 및 드레인(D1)의 일부를 노출시킬 수 있다.
제2 반도체 컨택홀들(CNT-S2)은 제2 트랜지스터(T2)에 포함된 소스(S2) 및 드레인(D2)의 일부를 노출시킬 수 있다.
제3 반도체 컨택홀들(CNT-S3)은 제3 트랜지스터(T3)에 포함된 소스(S3) 및 드레인(D3)의 일부를 노출시킬 수 있다.
도 5 및 도 6e를 참조하면, 제3 도전층(MSL3)은 제2 절연층(20) 상에 배치될 수 있다. 제3 도전층(MSL3)은 스캔 라인(SCL) 중 제2 방향(DR2)으로 연장된 일 부분(SCL-1), 센싱 라인(SSL) 중 제2 방향(DR2)으로 연장된 일 부분(SSL-1), 커패시터(Cst)의 일 부분(Cst-1)을 포함할 수 있다.
제3 도전층(MSL3)은 제1 추가 레퍼런스 라인(RL-S1), 제1 브릿지 패턴(BR1), 제1 추가 전원 라인(ED-S1), 제2 브릿지 패턴(BR2), 제2 전원 라인(EL)의 추가 라인(E-2), 및 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각의 게이트를 포함할 수 있다.
제1 추가 레퍼런스 라인(RL-S1)은 레퍼런스 라인(RL)과 중첩할 수 있다. 제1 추가 레퍼런스 라인(RL-S1)과 제3 트랜지스터(T3)의 소스(S3)는 제2 절연층(20)에 정의된 제3 반도체 컨택홀(CNT-S3)을 통해 연결될 수 있다.
제1 브릿지 패턴(BR1)은 제3 트랜지스터(T3)의 드레인(D3)과 제1 트랜지스터(T1)의 소스(S1)을 연결할 수 있다. 제1 브릿지 패턴(BR1)은 제1 방향(DR1)으로 연장될 수 있다.
제1 브릿지 패턴(BR1)의 일단은 제3 트랜지스터(T3)의 드레인(D3)과 중첩하는 제3 반도체 컨택홀(CNT-S3)에 배치되어 제3 트랜지스터(T3)의 드레인(D3)과 연결되고, 제1 브릿지 패턴(BR1)의 상기 일단과 대향되는 타단은 제1 트랜지스터(T1)의 소스(S1)와 중첩하는 제1 반도체 컨택홀(CNT-S1)에 배치되어 제1 트랜지스터(T1)의 소스(S1)와 연결될 수 있다.
제1 추가 전원 라인(ED-S1)은 제1 전원 라인(ED)의 일부와 중첩하고, 제1 트랜지스터(T1)의 드레인(D1)과 연결될 수 있다. 제1 추가 전원 라인(ED-S1) 중 제1 전원 라인(ED)과 중첩하는 부분은 제1 전원 컨택홀들(CNT-P1)에 배치되어 제1 전원 라인(ED)과 연결되고, 제1 추가 전원 라인(ED-S1) 중 제1 트랜지스터(T1)의 드레인(D1)과 중첩하는 부분은 제1 반도체 컨택홀(CNT-S1)에 배치되어 제1 트랜지스터(T1)의 드레인(D1)과 연결될 수 있다.
제2 브릿지 패턴(BR2)은 제2 트랜지스터(T2)의 소스(S2)와 제1 데이터 라인(DL1)을 연결할 수 있다.
제2 브릿지 패턴(BR2)의 일단은 제2 트랜지스터(T2)의 소스(S2)와 중첩하는 제2 반도체 컨택홀(CNT-S2)에 배치되어 제2 트랜지스터(T2)의 소스(S2)와 연결되고, 제2 브릿지 패턴(BR2)의 상기 일단과 대향되는 타단은 제1 데이터 라인(DL1)과 중첩하는 데이터 컨택홀(CNT-D)에 배치되어 제1 데이터 라인(DL1)과 연결될 수 있다.
상술한 설명은 제1 데이터 라인(DL1)과 제2 브릿지 패턴(BR2)의 관계만을 설명하였으나, 제2 및 제3 화소(PX2, PX3)에 포함된 제2 트랜지스터(T2)의 드레인(D2)과 데이터 라인(DL2, DL3)의 연결 관계에 관한 설명도 동일하게 적용될 수 있다.
제2 전원 라인(EL)의 추가 라인(E-2)은 제1 라인(E-1)과 중첩할 수 있다. 추가 라인(E-2)은 제1 데이터 라인(DL1)과 다른 층 상에 배치되고, 제1 데이터 라인(DL1)과 동일 방향인 제2 방향(DR2)을 따라 연장될 수 있다. 본 실시예에 따르면, 제1 라인(E-1)은 제1 데이터 라인(DL1)과 이격될 수 있고, 추가 라인(E-2)은 제1 데이터 라인(DL1)의 양 끝단과 중첩하고 제1 데이터 라인(DL1)의 중심 부분과 이격될 수 있다. 따라서, 추가 라인(E-2) 중 제2 방향(DR2)을 따라 이격된 추가 라인(E-2)의 끝단 부분들은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 중첩하고, 추가 라인(E-2)의 나머지 부분, 즉, 추가 라인(E-2)의 중심 부분은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 제1 방향(DR1)으로 이격될 수 있다.
추가 라인(E-2)은 제1 추가 컨택홀들(CNT-A1)에 배치되어 제1 라인(E-1)과 연결될 수 있다.
본 발명에 따르면 제3 도전층(MSL3)은 제1 내지 제3 트랜지스터들(T1, T2, T3)에 포함된 게이트를 포함할 수 있다.
제3 도전층(MSL3) 중 제1 트랜지스터(T1)의 채널 영역(A1)과 중첩하는 부분은, 제1 트랜지스터(T1)의 게이트(G1)로 정의되고, 나머지 부분은 커패시터(Cst)의 일 부분(Cst-1)으로 정의될 수 있다.
또한, 제2 트랜지스터(T2)의 채널 영역(A2)과 중첩하는 스캔 라인의 일 부분(SCL-1)은, 제2 트랜지스터(T2)의 게이트(G2)로 정의되고, 제3 트랜지스터(T3)의 채널 영역(A3)과 중첩하는 센싱 라인의 일 부분(SSL-1)은, 제3 트랜지스터(T3)의 게이트(G3)로 정의될 수 있다.
게이트들(G1, G2, G3)을 마스크로 각각의 제1 내지 제3 트랜지스터들(T1, T2, T3)에 포함된 반도체층들의 환원 공정을 진행하며, 각각의 소소 및 드레인은 채널 영역 대비 더 큰 도전성을 가질 수 있다.
본 발명에 따르면, 각각의 제1 및 제3 트랜지스터들(T1, T3)을 연결하는 제1 브릿지 패턴(BR1)과, 제2 트랜지스터(T2)와 제1 데이터 라인(DL1)을 연결하는 제2 브릿지 패턴(BR2)은 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각의 게이트를 정의하는 패턴들과 동일층 상에 형성될 수 있다.
제3 도전층(MSL3)은 제3 절연층(30)에 의해 커버될 수 있다.
도 6f에는 제3 절연층(30)에 형성된 컨택홀들을 도시하였다. 제3 절연층(30)은 제2 절연층(20) 상에 배치되어 제2 도전층(MSL2)을 커버한다. 제3 절연층(30)에는 제3 절연층(30)을 관통하여 제2 도전층(MSL2)의 일부를 노출시키는 복수의 컨택홀들이 정의될 수 있다.
제2 레퍼런스 컨택홀들(CNT-R2)은 제1 추가 레퍼런스 라인(RL-S1)의 일부를 노출시킬 수 있다.
스캔 컨택홀들(CNT-S, CNT-C)은 대응되는 스캔 라인의 일 부분(SCL-1) 및 센싱 라인의 일부분(SSL-1)를 노출시킬 수 있다.
소스 컨택홀(CNT-O)은 제1 트랜지스터(T1)의 소스(S1)과 중첩하는 제1 브릿지 패턴(BR1)을 노출시킬 수 있다.
제2 전원 컨택홀들(CNT-P2)은 제1 추가 전원 라인(ED-S1)의 일부를 노출시킬 수 있다. 제2 추가 컨택홀들(CNT-A2)은 추가 라인(E-2)의 일부를 노출시킬 수 있다.
제2 차광 컨택홀(CNT-B2)은 제1 차광 컨택홀(CNT-B1)과 중첩하고, 제1 브릿지 패턴(BR1)의 일부를 노출시킬 수 있다.
제2 라인 컨택홀(CNT-E2)은 제1 라인 컨택홀(CNT-E1)과 중첩하고, 제1 전원 패턴(ED-1)의 일부를 노출 시킬 수 있다.
본 발명에 따르면, 제2 절연층(20)은 컨택홀들을 형성한 뒤 제2 절연층(20) 상에 형성된 도전층을 패터닝하여 제3 도전층(MSL3)을 형성한다. 이후, 제3 도전층(MSL3)에 형성된 도전 패턴들을 마스크로 하여 제2 절연층(20)을 제거할 수 있다.
이에 따라, 본 발명에서 제2 절연층(20)은 제3 도전층(MSL3)에 의해 커버될 수 있다.
도 5 및 도 6g를 참조하면, 제4 도전층(MSL4)은 제3 도전층(MSL3) 상에 배치될 수 있다. 제4 도전층(MSL4)은 스캔 라인(SCL) 중 제2 방향(DR2)으로 연장된 나머지 부분(SCL-2), 센싱 라인(SSL) 중 제1 방향(DR1)으로 연장된 나머지 부분(SSL-2), 커패시터(Cst)의 나머지 부분(Cst-2), 및 제2 전원 패턴(ED-2)을 포함할 수 있다.
제4 도전층(MSL4) 중 제1 브릿지 패턴(BR1)과 중첩하는 영역은 연결 패턴(CNE)으로 정의될 수 있다. 연결 패턴(CNE)의 일단은 소스 컨택홀(CNT-O)에 배치되어 제1 브릿지 패턴(BR1)에 연결되고, 제1 브릿지 패턴(BR1)을 통해 제1 트랜지스터(T1)의 소스(S1)에 연결될 수 있다. 연결 패턴(CNE)의 상기 일단과 대향되는 타단은 상기 제2 차광 컨택홀(CNT-B2)에 배치되어 제1 차광 패턴(BML1)에 연결될 수 있다. 연결 패턴(CNE)은 후술하는 발광 소자(OLED)의 제1 전극(AE, 도 7 참조)과 연결될 수 있다.
제4 도전층(MSL4)은 제2 전원 라인(EL) 중 제2 라인(E-3)을 포함할 수 있다. 제2 라인(E-3)은 제1 라인(E-1) 및 추가 라인(E-2)과 중첩하고, 제2 방향(DR2)으로 연장될 수 있다.
제2 라인(E-3)은 제2 추가 컨택홀들(CNT-A2)에 배치되어 추가 라인(E-2)과 연결될 수 있다. 추가 라인(E-2)은 제1 추가 컨택홀들(CNT-A1)에 배치되어 제1 라인(E-1)과 연결될 수 있다.
제2 전원 패턴(ED-2)은 제1 라인 컨택홀(CNT-E1) 및 제2 라인 컨택홀(CNT-E2)을 통해 제1 전원 패턴(ED-1)에 연결될 수 있다. 제1 전원 패턴(ED-1)과 제2 전원 패턴(ED-2)은 제1 전원 라인(ED)을 구성할 수 있다.
제4 도전층(MSL4)에 포함된 도전 패턴들은 복수의 층으로 제공될 수 있다. 예를 들어, 제4 도전층(MSL4)은 티타늄(Ti)/구리(Cu)로 적층된 2층의 금속층으로 제공되거나, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)으로 적층된 3층의 금속층으로 제공될 수 있다.
도 7 및 도 8을 참조하면, 표시 패널(DP)은 베이스층(BS), 베이스층(BS), 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 도 7에는 도 2에서 설명한 윈도우 패널(WD) 및 광 제어층(OSL)은 생략되었다.
회로 소자층(DP-CL)은 제1 내지 제4 절연층들(10, 20, 30, 40) 및 제1 내지 제4 도전층들(MSL1, MSL2, MLS3, MLS4)을 포함할 수 있다. 일 실시예에 따르면, 제1 절연층(10) 및 제2 절연층(20)은 무기층이고, 제3 절연층(30) 및 제4 절연층(40)은 유기층일 수 있다. 제1 내지 제4 도전층들(MSL1, MSL2, MLS3, MLS4)은 도 6a 내지 도 6g에서 설명한 도전층들과 대응될 수 있다.
표시 소자층(DP-OLED)은 발광 소자(OLED) 및 화소 정의막(PDL)을 포함할 수 있다.
발광 소자(OLED)의 제1 전극(AE)이 제4 절연층(40) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다. 제4 절연층(40) 상에 화소 정의막(PDL)이 배치된다.
화소 정의막(PDL)의 개구부는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부는 광을 제공하는 발광영역으로 정의될 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다.
박막 봉지층(TFE)은 적어도 하나의 무기층 및/또는 유기층을 포함한다. 일 실시예에 따른 무기층은 복수로 제공되어 유기층의 상부 및 하부에 배치될 수 있다. 또한, 무기층 및 유기층 중 어느 하나는 2개 이상 층을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 제1 도전층(MSL1)의 제2 차광 패턴(BML2)은 베이스층(BS) 상에 배치된다. 제2 차광 패턴(BML2)은 제1 및 제2 트랜지스터들(T1, T2)에 중첩할 수 있다. 제2 차광 패턴(BML2)은 외부 광에 의해 회로 소자층(DP-CL)에 포함된 도전 패턴들이 시인되는 것을 방지하거나, 외부 광에 의해 제1 내지 제3 트랜지스터들(T1, T2, T3)에 포함된 반도체층들이 손상되는 것을 방지할 수 있다.
제2 도전층(MSL2)의 제1 추가 전원 라인(ED-S1)은 제1 반도체 컨택홀(CNT-S1)에 배치되어 제1 트랜지스터(T1)의 드레인(D1)과 연결될 수 있다.
제2 도전층(MSL2)의 제1 브릿지 패턴(BR1)의 일단은 제1 반도체 컨택홀(CNT-S1)에 배치되어 제1 트랜지스터(T1)의 소스(S1)와 연결되고, 제1 브릿지 패턴(BR1)의 상기 일단과 대향되는 타단은 제1 차광 컨택홀(CNT-B1)에 배치되어 제2 차광 패턴(BML2)과 연결될 수 있다. 제4 도전층(MSL4)의 연결 패턴(CNE)은 제3 절연층(30) 상에 배치되고, 소스 컨택홀(CNT-O)과 제2 차광 컨택홀(CNT-B2)에 배치되어 제1 브릿지 패턴(BR1)에 연결될 수 있다.
제2 도전층(MSL2)의 제2 브릿지 패턴(BR2)의 일단은 제2 반도체 컨택홀(CNT-S2)에 배치되어 제2 트랜지스터(T2)의 드레인(D2)와 연결되고, 제2 브릿지 패턴(BR2)의 상기 일단과 대향되는 타단은 데이터 컨택홀(CNT-D)에 배치되어 제2 데이터 라인(DL2)과 연결될 수 있다.
도 6c 및 도 7에는 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)이 환원된 영역을 해칭으로 도시하였으나, 실질적으로 소스(S1) 및 드레인(D1)으로 제공되는 영역은 도 6e에 도시된 추가 전원 라인(ED-S1)과 중첩하는 영역이 드레인(D1)으로 제공되고, 제1 브릿지 패턴(BR1)과 중첩하는 영역이 소스(S1)로 제공될 수 있다. 따라서, 소스(S1) 및 드레인(D1) 중 제3 절연층(30)과 접촉하는 영역은 환원되지 않은 영역으로 제공될 수 있다.
도 8에는 표시 소자층(DP-OLED)를 생략하고 도시하였다. 도 8에 도시된 것과 같이, 본 실시예에서 제2 전원 라인(EL)은 서로 다른층 상에 배치된 복수의 라인들을 포함할 수 있다.
제1 도전층(MSL1)의 제1 라인(E-1)은 베이스층(BS) 상에 배치될 수 있다. 제1 라인(E-1)은 데이터 라인들(DL1, DL2, DL3)과 동일층 상에 배치될 수 있다. 제1 라인(E-1)은 데이터 라인들(DL1, DL2, DL3) 비중첩할 수 있다.
제3 도전층(MSL3)의 추가 라인(E-2)은 제2 절연층(20) 상에 배치될 수 있다. 추가 라인(E-2)은 제2 트랜지스터(T2)의 게이트(G2)와 동일층 상에 배치될 수 있다. 추가 라인(E-2)은 제1 라인(E-1)과 중첩하고 데이터 라인들(DL1, DL2, DL3)의 적어도 일 부분과 비중첩할 수 있다.
제4 도전층(MSL4)의 제2 라인(E-3)은 제3 절연층(30) 상에 배치될 수 있다. 제2 라인(E-3)은 연결 패턴(CNE)과 동일층 상에 배치될 수 있다. 제2 라인(E-3)은 추가 라인(E-2) 및 제1 라인(E-1) 보다 큰 면적을 갖고, 데이터 라인들(DL1, DL2, DL3)과 중첩할 수 있다. 또한, 제2 라인(E-3)은 제2 브릿지 패턴(BR2)의 적어도 일부와 중첩할 수 있다.
본 발명에 따르면, 제1 트랜지스터(T1)와 제3 트랜지스터(T3)을 연결시키는 제1 브릿지 패턴(BR1), 및 제2 트랜지스터(T2)와 제1 데이터 라인(DL1)을 연결시키는 제2 브릿지 패턴(BR2)을 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각에 포함된 게이트들(G1, G2, G3)과 동일층 상에 배치됨에 따라, 제3 절연층(30) 상에서 제2 전원 라인(EL)의 제2 라인(E-3)을 형성할 공간을 충분히 확보할 수 있다.
따라서, 제2 전원 라인(EL) 중 연결 패턴(CNE)과 동일층 상에 배치된 제2 라인(E-3)의 면적을 제1 라인(E-1) 및 추가 라인(E-2)에 비해 상대적으로 크게 형성할 수 있다.
이에 따라, 제2 라인(E-3)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 중 동일층 상에 배치된 제1 라인(E-1)과 제1 방향(DR1)에서 가장 멀리 배치된 제2 데이터 라인(DL2)과도 중첩할 수 있다.
본 발명에 따르면, 제2 전원 라인(EL) 중 최 상층에 배치된 제2 라인(E-3)을 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 중첩되도록 넓게 형성함에 따라, 저항이 감소된 제2 전원 라인(EL)을 제공할 수 있다. 또한, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 연결하기 위한 브릿지 패턴을 제2 절연층(20) 상에 형성할 때, 제2 절연층(20) 상에서 돌출되는 제1 트랜지스터(T1)의 게이트에 의해 형성되는 기생 캡을 감소시킬 수 있다. 이에 따라, 신뢰성이 향상된 표시 패널(DP)을 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 5 내지 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 부여하며, 중복된 설명은 생략한다.
도 9를 참조하면, 일 실시예에 따른 표시 패널(DP-A)의 제2 전원 라인(EL-A)은 제1 라인(E-A) 및 제2 라인(E-B)을 포함할 수 있다. 도 8에서 설명한 제2 전원 라인(EL)과 달리 제2 절연층(20) 상에 배치된 추가 라인(E-2)은 생략될 수 있다. 제2 라인(E-B)은 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 중첩할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 11은 본 발명의 일 실시예에 따른 발광 유닛의 단면도이다.
도 10을 참조하면, 일 실시예에 따른 표시 패널(DP-1)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 광 제어층(OSL), 및 윈도우 패널(WD)을 포함한다.
표시 패널(DP-1)에 포함된 베이스층(BS) 및 회로 소자층(DP-CL)에 관한 구성은 상술한 표시 패널(DP)에 포함된 베이스층(BS) 및 회로 소자층(DP-CL)과 대응될 수 있다. 즉, 도 6a 내지 도 6g에서 설명한 절연층들(10 내지 40) 및 도전층들(MSL1 내지 MSL4)에 관한 구성은 본 실시예에 따른 표시 패널(DP-1)의 베이스층(BS) 및 회로 소자층(DP-CL)에 적용될 수 있으며, 중복된 설명은 생략한다.
베이스층(BS) 상에 트랜지스터들을 포함한 회로 소자층(DP-CL)이 배치될 수 있다. 도 10에는 도 4에서 설명한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 제1 트랜지스터(T1)의 단면도 만을 도시하였다.
회로 소자층(DP-CL)은 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 어느 하나와 연결된 발광 소자(OLED-A)를 포함할 수 있다.
본 실시예에서 발광 소자(OLED-A)는 제1 전극(AE), 복수의 발광 유닛들(EU1, EU2, EU3) 및 제2 전극(CE)을 포함한다. 일 실시예에 따르면, 제1 및 제2 발광 유닛들(EU1, EU2) 사이 및 제2 및 제3 발광 유닛들(EU2, EU3) 사이에 배치되는 전하 발생층들을 포함할 수 있다. 일 실시예에 따른 발광 유닛들(EU1, EU2, EU3)은 서로 동일하거나 다른 색의 광을 제공할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 11을 참조하면, 도 10에서 설명한 발광 유닛들(EU1, EU2, EU3) 각각은 도 11에 도시된 발광 유닛(EU)과 동일한 적층 구조를 포함할 수 있다.
일 실시예에 따른 발광 유닛(EU)은 정공 제어층(HTR), 전자 제어층(ETR) 및 정공 제어층(HTR)과 전자 제어층(ETR)의 사이에 배치된 발광층(EML)을 포함할 수 있다.
본 발명의 일 실시 예에 따른 정공 제어층(HTR)은 정공 주입층(HIL) 및 정공 수송층(HTL) 중 적어도 하나를 포함할 수 있다. 도면에는 도시되지 않았으나, 정공 수송층(HTL)은 정공 버퍼층 및 전자 저지층 중 적어도 하나를 포함할 수 있다.
정공 제어층(HTR)은, 단일 물질로 이루어진 단일층, 복수의 서로 다른 물질로 이루어진 단일층 또는 복수의 서로 다른 물질로 각각 이루어진 복수의 층을 갖는 다층 구조일 수 있다. 예를 들어, 도 11에서와 같이, 정공 제어층(HTR)은 정공 주입층(HIL) 및 정공 수송층(HTL)이 순차적으로 적층된 구조일 수 있다.
다만, 이에 한정되지 않으며, 정공 제어층(HTR)은, 순차적으로 적층된 정공 주입층/정공 수송층/정공 버퍼층, 정공 주입층/정공 버퍼층, 정공 수송층/정공 버퍼층 또는 정공 주입층/정공 수송층/전자 저지층과 같이 다양한 적층 구조로 형성될 수 있다.
정공 제어층(HTR) 및 전자 제어층(ETR)은, 당 기술 분야에 알려진 일반적인 방법을 이용하여 형성될 수 있다. 예를 들어, 정공 제어층(HTR)은, 진공 증착법, 스핀 코팅법, 캐스트법, LB법(Langmuir-Blodgett), 잉크젯 프린팅법, 레이저 프린팅법, 레이저 열전사법(Laser Induced Thermal Imaging, LITI) 등과 같은 방법들을 이용하여 형성될 수 있다.
일 실시 예에 따른 발광층(EML)은 호스트 물질 및 도펀트 물질을 포함할 수 있다. 발광층(EML)은, 호스트 물질에 인광 또는 형광 발광 물질을 도펀트로 사용하여 형성될 수 있다. 호스트 물질은 통상적으로 사용하는 물질이라면 특별히 한정하지 않는다. 발광층(EML)에서 방출되는 광의 컬러는, 호스트 물질 및 도펀트 물질의 조합에 의하여 결정될 수 있다. 발광층(EML)은 레드, 블루, 그린 중 어느 하나의 광을 제공할 수 있다. 이에 따라, 발광 유닛들(EU1, EU2, EU3) 각각에 포함된 발광층(EML)은 서로 다른 색의 광을 제공할 수 있다.
본 발명의 일 실시 예에 따른 발광층(EML)은, 진공 증착법, 스핀 코팅법, 캐스트법, LB법(Langmuir-Blodgett), 잉크젯 프린팅법, 레이저 프린팅법, 레이저 열전사법(Laser induced thermal imaging, LITI)등과 같은 방법들에 의하여 형성될 수 있다.
일 실시예에 따르면, 제1 발광 유닛(EU1) 및 제2 발광 유닛(EU2)의 사이에는 제1 전하 발생층이 배치되고, 제2 발광 유닛(EU2) 및 제3 발광 유닛(EU3)의 사이에는 제2 전하 발생층이 배치 될 수 있다. 전하 발생층들은 전압이 인가되면, 산화-환원 반응을 통하여 착제를 형성함으로써 전하들(전자들 및 정공들)을 생성할 수 있다. 그리고, 전하 발생층들은, 생성된 전하들을 발광 유닛들(EU1, EU2) 각각으로 제공할 수 있다. 전하 발생층들은, 하나의 발광 유닛(EU)에서 발생하는 전류 효율을 배로 증가시킬 수 있으며, 제1 발광 유닛(EU1)과 제2 발광 유닛(EU2) 사이에서 전하들의 균형을 조절하는 역할을 할 수 있다.
상대적으로 하부에 배치된 제1 전하 발생층은 제1 발광 유닛(EU1)으로 전자들을 제공하는 n형 전하 발생층일 수 있다. 상대적으로 상부에 배치된 제2 전하 발생층은 제2 발광 유닛(EU2)으로 정공들을 제공하는 p형 전하 발생층일 수 있다.
도 10에는 세 개의 발광 유닛들(EU1, EU2, EU3) 을 도시하였으나, 이에 한정되는 것은 아니며, 두 개 또는 네 개 이상의 발광 유닛들 및 인접한 발광 유닛들 사이에 배치되는 전하 발생층들을 포함할 수 있으며, 어느 하나로 한정되지 않는다.
박막 봉지층(TFE)은 제3 발광 유닛(EU3)을 커버할 수 있다. 박막 봉지층(TFE)은 복수의 무기층들 및 적어도 하나의 유기층을 포함할 수 있다. 실시예에서 박막 봉지층(TFE)은 도 2에서 설명한 박막 봉지층(TFE)와 대응되는 적층 구조 및 물질을 포함할 수 있으며, 어느 하나로 한정되지 않는다.
광 제어층(OSL)은 윈도우 패널(WD) 상에 형성되어 별도의 제공된 접착 부재를 통해 베이스층(BS)과 결합될 수 있다. 광 제어층(OSL)에 포함된 구성의 적층 순서는 윈도우 패널(WD)을 기저층으로 윈도우 패널(WD) 상에 형성되는 순서대로 설명하도록 한다.
광 제어층(OSL)은 분할 패턴들(BM1, BM2), 컬러 필터들(CF-R, CF-G, CF-B), 컬러 제어층들(CCF-R, CCF-G, CCF-B), 분할 격벽(BMW), 및 복수 개의 캡핑층들(ENL1, ENL2)을 포함할 수 있다. 일 실시예에 따른 광 제어층(OSL)은 박막 봉지층(TFE) 상에 배치된 추가 분할 패턴을 더 포함할 수 있다.
제1 분할 패턴(BM1)은 윈도우 패널(WD) 상에 배치될 수 있다. 제1 분할 패턴(BM1)은 화소 정의막(PDL)과 중첩할 수 있다.
제1 분할 패턴(BM1)은 후술하는 컬러 필터들(CF-R, CF-G, CF-B)이 배치되는 제1 개구부가 정의될 수 있다. 이때, 개구부는 제1 분할 패턴(BM1)의 광학 성질에 따라 다르게 정의될 수 있다.
예를 들어, 제1 분할 패턴(BM1)은 제3 컬러 필터(CF-B)와 실질적으로 동일한 물질을 포함할 수 있다. 이 경우, 제1 분할 패턴(BM1)에 의해 제1 컬러 필터(CF-R) 및 제2 컬러 필터(CF-G)이 배치되는 개구부들이 정의될 수 있으며, 제3 컬러 필터(CF-B)가 배치되는 개구부는 생략될 수 있다. 따라서, 분할 패턴(BM1)과 제3 컬러 필터(CF-B)는 동시에 형성될 수 있다.
본 실시예에 따르면, 제1 분할 패턴(BM1)과 제3 컬러 필터(CF-B)이 일체의 형상으로 형성됨에 따라, 외부 광에 의해 윈도우 패널(WD)과 제3 컬러 필터(CF-B)이 접촉하는 계면에서 발생하는 반사율을 감소 시킬 수 있다. 이에 따라, 시인성이 향상된 표시 패널(DP-1)을 제공할 수 있다.
제2 분할 패턴(BM2)은 제1 분할 패턴(BM1) 상에 배치될 수 있다. 제2 분할 패턴(BM2)에는 제1 분할 패턴(BM1)에 정의된 제1 개구부와 중첩하는 제2 개구부가 정의된다. 제1 개구부의 면적은 제2 개구부의 면적보다 클 수 있다. 제2 분할 패턴(BM2)은 가시광선의 전 파장대를 대부분 차단하는 블랙 매트릭스일 수 있다.
본 발명에 따르면, 윈도우 패널(WD) 상에 배치된 분할 패턴들(BM1, BM2)을 포함함에 따라, 컬러 제어층들(CCF-R, CCF-G, CCF-B) 각각에 의해 제어된 서로 다른 광들의 혼색을 방지할 수 있다. 이에 따라, 색 재현성이 향상된 표시 패널(DP-1)을 제공할 수 있다.
제1 내지 제3 컬러 필터(CF-R, CF-G, CF-B)는 윈도우 패널(WD) 상에 배치된다. 제1 내지 제3 컬러 필터(CF-R, CF-G, CF-B)는 서로 다른 파장대를 흡수하는 안료 및/또는 염료를 포함한다. 제1 컬러 필터(CF-R)는 레드 컬러 필터이고, 제2 컬러 필터(CF-G)는 그린 컬러 필터이고, 제3 컬러 필터(CF-B)는 블루 컬러 필터일 수 있다.
제1 컬러 필터(CF-R) 및 제2 컬러 필터(CF-G)는 제1 및 제2 분할 패턴들(BM1, BM2)의 개구부들 중 대응되는 개구부에 배치될 수 있다. 제1 캡핑층(ENL1)은 제1 내지 제3 컬러 필터(CF-R, CF-G, CF-B) 상에 배치되어 제1 내지 제3 컬러 필터(CF-R, CF-G, CF-B)를 커버한다. 제1 캡핑층(ENL1)은 제1 내지 제3 컬러 필터(CF-R, CF-G, CF-B)에 공통적으로 배치될 수 있다.
제1 캡핑층(ENL1)은 무기 물질을 포함할 수 있다. 예를 들어, 제1 캡핑층(ENL1)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드 중 어느 하나를 포함할 수 있다.
제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)은 제1 캡핑층(ENL1) 상에 배치될 수 있다. 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B) 중 적어도 하나는 발광 소자(OLED-A)에서 생성된 소스광을 흡수한 후 소스광의 컬러와는 다른 컬러의 광을 생성할 수 있다. 또한, 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B) 중 하나는 입사된 소스광을 투과시킬 수 있다.
예를 들어, 제1 컬러 제어층(CCF-R)은 블루 광을 흡수하여 레드 광을 생성하고, 제2 컬러 제어층(CCF-G)은 블루 광을 흡수하여 그린 광을 생성한다. 즉, 제1 컬러 제어층(CCF-R)과 제2 컬러 제어층(CCF-G)은 서로 다른 양자점들을 포함할 수 있다. 제3 컬러 제어층(CCF-B)은 블루 광을 투과시킬 수 있다.
제1 및 제2 컬러 제어층(CCF-R, CCF-G)은 베이스 수지 및 베이스 수지에 혼합된(또는 분산된) 양자점들(Quantum Dot)을 포함할 수 있다. 본 실시예에서 제1 및 제2 컬러 제어층(CCF-R, CCF-G)은 양자점층으로 정의될 수도 있다. 본 실시예에 따른 제3 컬러 제어층(CCF-B)은 산란입자(산란체)를 포함함 할 수 있다. 산란 입자는 티타늄옥사이드(TiO2) 또는 실리카계 나노 입자 등일 수 있다.
제2 캡핑층(ENL2)은 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)을 개별적으로 밀봉할 수 있다. 예를 들어, 제2 분할 패턴(BM2)과 중첩하는 영역에서 제1 캡핑층(ENL1)과 제2 캡핑층(ENL2)은 서로 접촉하여, 대응되는 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)을 밀봉할 수 있다.
제2 캡핑층(ENL2)은 무기 물질을 포함할 수 있다. 예를 들어, 제2 캡핑층(ENL2)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드 중 어느 하나를 포함할 수 있다.
분할 격벽(BMW)은 제2 캡핑층(ENL2) 상에 배치될 수 있다. 분할 격벽(BMW)은 제2 캡핑층(ENL2) 중 제2 분할 패턴(BM2)과 중첩하는 제2 캡핑층(ENL2) 상에 배치될 수 있다. 분할 격벽(BMW)의 일 부분은 제2 캡핑층(ENL2)에 의해 커버될 수 있다. 분할 격벽(BMW)은 광을 흡수하는 성분을 포함할 수 있다.
본 실시예에 따른 광 제어층(OLS)은 추가 분할 패턴(BP)을 더 포함할 수 있다. 분할 패턴(BP)은 박막 봉지층(TFE) 상에 배치될 수 있다. 추가 분할 패턴(BP)은 분할 격벽(BMW)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 추가 분할 패턴(BP)은 생략될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 1 내지 도 11에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 12를 참조하면, 일 실시예에 따른 표시 패널(DP-2)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 광 제어층(OSL-A), 및 윈도우 패널(WD)을 포함한다.
표시 패널(DP-2)의 베이스층(BS), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 및 윈도우 패널(WD)는, 도 11에서 설명한 표시 패널(DP-1)의 베이스층(BS), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 및 윈도우 패널(WD)과 대응될 수 있다.
또한, 광 제어층(OSL-A)에 포함된 구성 중 컬러 필터들(CF-R, CF-G, CF-B) 및 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)에 관한 설명 또한, 도 10에서 설명한 컬러 필터들(CF-R, CF-G, CF-B) 및 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)과 대응될 수 있다. 따라서, 차이점을 중점적으로 설명하도록 한다.
광 제어층(OSL-A)은 분할 패턴(BM-A), 컬러 필터들(CF-R, CF-G, CF-B), 컬러 제어층들(CCF-R, CCF-G, CCF-B), 분할 격벽(BMW-A), 및 복수 개의 캡핑층들(ENL1-A, ENL2-A, ENL3-A)을 포함할 수 있다.
일 실시예에 따른 분할 패턴(BM-A)은 컬러 필터들(CF-R, CF-G, CF-B) 중 화소 정의막(PDL)과 중첩하는 일 부분이 적층된 구조를 가질 수 있다. 분할 패턴(BM-A)은 제1 패턴(B1), 제2 패턴(B2), 및 제3 패턴(B3)을 포함할 수 있다.
제1 패턴(B1)은 윈도우 패널(WD) 상에 배치되고, 제3 컬러 필터(CF-B)과 동일 물질을 포함할 수 있다. 제3 컬러 필터(CF-B)가 배치된 영역에서 화소 정의막(PDL)과 중첩하는 제1 패턴(B1)은 제3 컬러 필터(CF-B)와 일체로 제공될 수 있다.
제1 및 제2 컬러 필터들(CF-R, CF-G) 사이에 배치된 제1 패턴(B1)은 패터닝되어 윈도우 패널(WD) 상에 배치될 수 있다.
제2 패턴(B2)은 제1 패턴(B1) 상에 배치될 수 있다. 제2 패턴(B2)은 제1 컬러 필터(CF-R)와 동일 물질을 포함할 수 있다. 제1 컬러 필터(CF-R)가 배치된 영역에서 화소 정의막(PDL)과 중첩하는 제2 패턴(B2)은 제1 컬러 필터(CF-R)와 일체로 제공될 수 있다.
제2 및 제3 컬러 필터들(CF-G, CF-B) 사이에 배치된 제2 패턴(B2)은 패터닝되어 제1 패턴(B1) 상에 배치될 수 있다.
제3 패턴(B3)은 제2 패턴(B2) 상에 배치될 수 있다. 제3 패턴(B3)은 제2 컬러 필터(CF-G)와 동일 물질을 포함할 수 있다. 제2 컬러 필터(CF-G)가 배치된 영역에서 화소 정의막(PDL)과 중첩하는 제3 패턴(B3)은 제2 컬러 필터(CF-G)와 일체로 제공될 수 있다.
제1 및 제3 컬러 필터들(CF-R, CF-B) 사이에 배치된 제3 패턴(B3)은 패터닝되어 제2 패턴(B2) 상에 배치될 수 있다.
본 실시예에 따르면, 별도의 차광 물질을 도포하여 분할 패턴을 형성하는 공정 없이 컬러 필터들(CF-B, CF-G, CF-R) 각각의 일부를 적층시켜 분할 패턴(BM-A)을 형성함에 따라, 광 제어층(OSL-A)을 형성하는 공정 비용 및 시간을 절약할 수 있다.
제1 캡핑층(ENL1-A)은 컬러 필터들(CF-B, CF-G, CF-R) 및 분할 패턴(BM-A)을 커버할 수 있다. 제1 캡핑층(ENL1-A)은 무기 물질을 포함할 수 있다. 예를 들어, 제1 캡핑층(ENL1-A)은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드 중 어느 하나를 포함할 수 있다. 본 실시예에서 제1 캡핑층(ENL1-A)은 저굴절층으로 정의될 수 있다.
제2 캡핑층(ENL2-A)은 제1 캡핑층(ENL1-A) 상에 배치될 수 있다. 일 실시예에 따르면, 제1 캡핑층(ENL1-A)은 제2 캡핑층(ENL2-A)보다 상대적으로 낮은 굴절률을 가질 수 있다.
일 실시예에 따르면, 제1 캡핑층(ENL1-A)은 생략되고 컬러 필터들(CF-B, CF-G, CF-R)은 제2 캡핑층(ENL2-A)에 의해 커버될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
분할 격벽(BMW-A)은 제2 캡핑층(ENL2-A) 상에 배치될 수 있다. 분할 격벽(BMW-A)은 제2 캡핑층(ENL2) 중 분할 패턴(BM-A)과 중첩하는 제2 캡핑층(ENL2-A) 상에 배치될 수 있다.
일 실시예에 따른 분할 격벽(BMW-A)은, 도 10의 분할 격벽(BMW)과 달리, 인접한 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)과 접촉할 수 있다. 또한, 제2 캡핑층(ENL2-A) 및 제3 캡핑층(ENL3-A)에 의해 커버될 수 있다.
일 실시예에 따른 표시 패널(DP-2)은 도 10에서 설명한 추가 분할 패턴(BP)을 더 포함할 수 있다. 분할 패턴(BP)은 박막 봉지층(TFE) 상에 배치될 수 있다. 추가 분할 패턴(BP)은 분할 격벽(BMW-A)과 중첩할 수 있다.
제3 캡핑층(ENL3-A)은 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B) 및 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B) 사이에 노출된 분할 격벽(BMW-A)을 커버할 수 있다. 제3 캡핑층(ENL3-A)은 무기 물질을 포함할 수 있다.
일 실시예에 따른 표시 패널(DP-2)의 제1 내지 제3 캡핑층들(ENL1-A, ENL2-A, ENL3-A)은 저굴절층으로 제공될 수 있다. 제1 내지 제3 캡핑층들(ENL1-A, ENL2-A, ENL3-A) 중 적어도 어느 하나는 생략될 수 있다.
예를 들어, 제2 및 제3 캡핑층들(ENL2-A, ENL3-A)이 생략되어 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)이 제1 캡핑층(ENL1-A)과 접촉하거나, 제1 및 제2 캡핑층들(ENL1-A, ENL2-A)이 생략되어 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)이 대응되는 컬러 필터들(CF-B, CF-G, CF-R) 및 제3 캡핑층(ENL3-A)과 접촉하거나, 제1 캡핑층(ENL1-A)이 생략되어 제1 내지 제3 컬러 제어층들(CCF-R, CCF-G, CCF-B)이 제2 및 제3 캡핑층들(ENL2-A, ENL3-A)과 접촉할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
DP: 표시 패널
DP-CL: 회로 소자층
DP-OLED: 표시 소자층
TFE: 박막 봉지층
OSL: 광 제어층
RL: 레퍼런스 라인
ED: 제1 전원 라인
EL: 제2 전원 라인
E-1: 제1 라인
E-2: 추가 라인
E-3: 제2 라인

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 복수의 절연층들; 및
    초기화 전압을 제공하는 레퍼런스 라인, 각각이 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 스캔 라인과 센싱 라인, 제1 전압을 제공하는 제1 전원 라인, 상기 제2 방향으로 연장된 제1 데이터 라인, 상기 제2 방향으로 연장되고 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원 라인에 연결된 제1 화소를 포함하고,
    상기 제1 화소는,
    제1 내지 제3 트랜지스터들, 상기 트랜지스터들 중 적어도 어느 하나에 연결된 제1 전극, 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 소자, 및 커패시터를 포함하고,
    상기 제2 전원 라인은,
    상기 제1 데이터 라인과 동일한 절연층 상에 배치된 제1 라인, 및
    상기 제1 라인과 중첩하고, 상기 제1 라인이 배치된 상기 절연층과 다른 절연층 상에 배치된 제2 라인을 포함하고,
    상기 제1 라인은, 상기 제1 데이터 라인과 이격되고,
    상기 제2 라인은, 상기 제1 데이터 라인과 중첩하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 라인의 면적은, 상기 제1 라인의 면적보다 큰 것을 특징으로 하는 표시 패널.
  3. 제1 항에 있어서,
    상기 제2 전원 라인은,
    상기 제1 라인 및 상기 제2 라인 사이에 배치되고, 상기 제2 방향으로 연장된 추가 라인을 더 포함하고,
    상기 추가 라인 중 상기 제2 방향을 따라 이격된 상기 추가 라인의 끝단 부분들은 상기 제1 데이터 라인과 중첩하고, 상기 추가 라인의 나머지 부분은 상기 제1 데이터 라인과 제1 방향으로 이격된 것을 특징으로 하는 표시 패널.
  4. 제1 항에 있어서,
    상기 제1 데이터 라인과 상기 제1 방향에서 이격되고, 상기 제2 방향으로 연장된 제2 데이터 라인; 및
    상기 제1 화소와 이격되고, 상기 레퍼런스 라인, 상기 스캔 라인, 상기 센싱 라인, 상기 제2 데이터 라인, 상기 제1 전원 라인, 및 상기 제2 전원 라인에 연결된 제2 화소를 더 포함하고,
    상기 제2 데이터 라인은, 상기 제1 데이터 라인을 사이에 두고, 상기 제1 라인과 제1 방향으로 이격되고, 상기 제2 라인과 중첩하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 데이터 라인을 사이에 두고 상기 제2 데이터 라인과 상기 제1 방향에서 이격되고, 상기 제2 방향으로 연장된 제3 데이터 라인; 및
    상기 제2 화소와 이격되고, 상기 레퍼런스 라인, 상기 스캔 라인, 상기 센싱 라인, 상기 제3 데이터 라인, 제1 전원 라인, 및 상기 제2 전원 라인에 연결된 제3 화소를 더 포함하고,
    상기 제3 데이터 라인은, 상기 제1 데이터 라인과 상기 제1 라인 사이에 배치되고, 상기 제2 라인과 중첩하는 표시 패널.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 전극과 연결된 드레인, 소스, 채널 영역, 및 게이트를 포함하고,
    상기 제2 트랜지스터는, 상기 제1 트랜지스터의 상기 게이트와 연결된 소스, 상기 제1 데이터 라인과 연결된 드레인, 채널 영역, 및 상기 스캔 라인과 연결된 게이트를 포함하고,
    상기 제3 트랜지스터는, 상기 제2 전극과 연결된 드레인, 상기 레퍼런스 라인과 연결된 소스, 채널 영역, 및 상기 센싱 라인과 연결된 게이트를 포함하는 것을 특징으로 하는 표시 패널.
  7. 제6 항에 있어서,
    상기 베이스층 상에 배치된 제1 내지 제4 도전층을 포함하고,
    상기 절연층들은,
    상기 베이스층 상에 배치되어 상기 제1 도전층을 커버하는 제1 절연층,
    상기 제1 절연층 상에 배치되어 상기 제2 도전층을 커버하는 제2 절연층,
    상기 제2 절연층 상에 배치되어 상기 제3 도전층을 커버하는 제3 절연층, 및
    상기 제3 절연층 상에 배치되어 상기 제4 도전층을 커버하는 제4 절연층을 포함하고,
    상기 제1 도전층은,
    상기 레퍼런스 라인, 상기 제1 전원 라인, 상기 제1 데이터 라인, 상기 제1 라인, 및 상기 제1 트랜지스터 하부에 배치되는 차광 패턴으로 구성되는 것을 특징으로 하는 표시 패널.
  8. 제7 항에 있어서,
    상기 제2 도전층은,
    상기 제1 내지 제3 트랜지스터들 각각의 소스, 드레인, 및 채널 영역을 포함하는 것을 특징으로 하는 표시 패널.
  9. 제8 항에 있어서,
    상기 제1 절연층은,
    상기 제1 전원 라인의 일부를 노출시키는 제1 전원 컨택홀들 및 제1 라인 컨택홀, 상기 제1 라인의 일부를 노출시키는 제1 추가 컨택홀들, 상기 레퍼런스 라인의 일부를 노출시키는 제1 레퍼런스 컨택홀들, 및 상기 제1 데이터 라인의 일부를 노출시키는 데이터 컨택홀이 정의되고,
    상기 제2 절연층은,
    상기 제1 내지 제3 트랜지스터들 각각의 소스 및 드레인의 일부를 노출시키는 반도체 컨택홀들이 정의되고,
    상기 제1 절연층 및 상기 제2 절연층은, 상기 제1 트랜지스터의 상기 소스와 인접한 상기 차광 패턴의 일부를 노출시키는 제1 차광 컨택홀이 정의되는 것을 특징으로 하는 표시 패널.
  10. 제9 항에 있어서,
    상기 제3 도전층은,
    상기 스캔 라인, 상기 센싱 라인, 및 상기 커패시터 각각의 일부,
    상기 레퍼런스 라인과 중첩하고 상기 제3 트랜지스터의 상기 소스와 연결된 제1 추가 레퍼런스 라인,
    상기 제3 트랜지스터의 상기 드레인 및 상기 제1 트랜지스터의 상기 소스를 연결하는 제1 브릿지 패턴,
    상기 제1 트랜지스터의 게이트,
    상기 제1 전원 라인의 일부와 중첩하고 상기 제1 트랜지스터의 상기 드레인과 연결된 제1 추가 전원 라인, 및
    상기 제2 트랜지스터의 상기 소스 및 상기 제1 데이터 라인을 연결하는 제2 브릿지 패턴을 포함하는 것을 특징으로 하는 표시 패널.
  11. 제10 항에 있어서,
    상기 제2 전원 라인은,
    상기 제1 라인 및 상기 제2 라인 사이에 배치되고, 상기 제2 방향으로 연장된 추가 라인을 더 포함하고,
    상기 추가 라인은, 상기 제3 도전층에 포함된 것을 특징으로 하는 표시 패널.
  12. 제11 항에 있어서,
    제3 절연층은,
    상기 제1 추가 레퍼런스 라인의 일부를 노출시키는 제2 레퍼런스 컨택홀들,
    상기 스캔 라인과 상기 센싱 라인의 일부를 노출시키는 스캔 컨택홀들,
    상기 제1 트랜지스터의 상기 소스와 중첩하는 상기 제1 브릿지 패턴을 노출시키는 소스 컨택홀,
    상기 제1 추가 전원 라인과 중첩하는 제2 전원 컨택홀들,
    상기 제1 라인 컨택홀과 중첩하는 제2 라인 컨택홀,
    상기 제1 차광 컨택홀과 중첩하는 제2 차광 컨택홀, 및
    상기 추가 라인의 일부를 노출시키는 제2 추가 컨택홀들이 정의되는 것을 특징으로 하는 표시 패널.
  13. 제12 항에 있어서,
    상기 제2 절연층은 상기 제3 도전층에 의해 커버되는 것을 특징으로 하는 표시 패널.
  14. 제12 항에 있어서,
    상기 제4 도전층은, 상기 제3 절연층 상에 배치되고,
    상기 상기 스캔 라인, 상기 센싱 라인, 및 상기 커패시터 각각의 나머지 일부,
    상기 제1 추가 레퍼런스 라인과 중첩하는 제2 추가 레퍼런스 라인,
    상기 제1 추가 전원 라인의 일부와 중첩하는 제2 추가 전원 라인,
    상기 차광 패턴과 중첩하고, 상기 제1 브릿지 패턴과 상기 제1 전극을 연결하는 연결 패턴, 및
    상기 제2 라인을 포함하는 것을 특징으로 하는 표시 패널.
  15. 제10 항에 있어서,
    상기 제4 절연층은 연결 컨택홀이 정의되고,
    상기 제1 전극은, 상기 연결 컨택홀을 통해 상기 제1 브릿지 패턴과 연결되어 상기 제1 트랜지스터와 연결되는 것을 특징으로 하는 표시 패널.
  16. 일부가 제1 방향으로 연장된 스캔 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인;
    제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 발광층을 포함하는 발광 소자;
    상기 제1 전극과 연결된 제1 트랜지스터;
    상기 데이터 라인과 연결된 제2 트랜지스터;
    상기 제1 트랜지스터로 제1 전압을 제공하는 제1 전원 라인;
    상기 제2 전극으로 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원 라인을 포함하고,
    상기 제2 전원 라인은,
    상기 데이터 라인과 동일층 상에 배치된 제1 라인,
    상기 제1 라인과 다른 층에 배치된 제2 라인을 포함하고,
    상기 제2 라인의 면적은, 상기 제1 라인의 면적보다 큰 표시 패널.
  17. 제16 항에 있어서,
    상기 제2 라인은, 상기 제1 라인 및 상기 데이터 라인과 중첩하는 것을 특징으로 하는 표시 패널.
  18. 제16 항에 있어서,
    상기 제1 트랜지스터는, 상기 발광 소자와 연결된 소스, 상기 제1 전원 라인과 연결된 드레인, 채널 영역, 및 게이트를 포함하고,
    상기 제2 트랜지스터는, 상기 제1 트랜지스터와 연결된 소스, 상기 데이터 라인과 연결된 드레인, 채널 영역, 및 상기 스캔 라인과 연결된 게이트를 포함하고,
    상기 제2 트랜지스터의 상기 소스과 상기 데이터 라인을 연결하는 브릿지 패턴은, 상기 제1 및 제2 트랜지스터의 상기 게이트와 동일층 상에 배치되는 것을 특징으로 하는 표시 패널.
  19. 제18 항에 있어서,
    상기 브릿지 패턴의 적어도 일부는 상기 제2 라인과 중첩하는 것을 특징으로 하는 표시 패널.
  20. 제16 항에 있어서,
    상기 발광 소자는,
    각각이 상기 발광층을 포함하는 복수의 발광 유닛들 및 상기 발광 유닛들 사이에 배치되는 전하 발생층들을 포함하고,
    상기 발광 유닛들 각각은,
    상기 제1 전극 및 발광층 사이에 배치된 정공 제어층;
    상기 발광층; 및
    상기 발광층과 상기 제2 전극 사이에 배치된 전하 제어층을 포함하는 것을 특징으로 하는 표시 패널.

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