KR20230035353A - 질화된 계면 층을 갖는 반도체 기판 - Google Patents

질화된 계면 층을 갖는 반도체 기판 Download PDF

Info

Publication number
KR20230035353A
KR20230035353A KR1020237003950A KR20237003950A KR20230035353A KR 20230035353 A KR20230035353 A KR 20230035353A KR 1020237003950 A KR1020237003950 A KR 1020237003950A KR 20237003950 A KR20237003950 A KR 20237003950A KR 20230035353 A KR20230035353 A KR 20230035353A
Authority
KR
South Korea
Prior art keywords
layer
less
nitride
group
gan
Prior art date
Application number
KR1020237003950A
Other languages
English (en)
Inventor
플로리엉 떵디유
이드리스 아미루슈
용쥬 쇼보
베르나르 보몽
Original Assignee
주식회사 아이브이웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아이브이웍스 filed Critical 주식회사 아이브이웍스
Publication of KR20230035353A publication Critical patent/KR20230035353A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403AIII-nitrides
    • C30B29/406Gallium nitride
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02491Conductive materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02598Microstructure monocrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

시작 기판 상에 에피택셜 성장에 의해 Ge, Zr, Y, Si, Se, Sc, Mg, In, W, La, Ti, Ta and Hf 중에서 선택된 원소(M)를 포함하는 적어도 하나의 분리 층을 퇴적하는 단계를 포함하는, 13족 원소의 질화물의 단결정질 반도체 재료를 제조하기 위한 방법이 개시되며, 상기 방법은, 화학식 MvAlxOyNz의 계면 층이 시작 기판과 분리 층 사이에 퇴적되고, - 원자 인덱스(x 및 z)는 0 초과 1 이하이고; - 원자 인덱스(v 및 y)는 0 내지 1이며; - 합(y+z)은 0.9 초과 1.5 이하이고; - 합(v+y)은 0.3 이상 및 1 이하인 것을 특징으로 한다.

Description

질화된 계면 층을 갖는 반도체 기판
본 발명은 질화갈륨(GaN)과 같은 주기율표로부터의 13족 및 15족 원소에 기초한 반도체 재료로 이루어진 기판 및 웨이퍼의 제조의 일반적인 기술 분야에 관한 것이다.
이러한 웨이퍼는 발광 다이오드(LED), 레이저 다이오드(LD), 전력 전자공학용 수직 트랜지스터, 전력 전자공학 또는(무선 주파수) 전기통신용 수평 트랜지스터, 전류 정류기 다이오드 또는 센서와 같은 반도체 구조를 제조하기 위한 기판으로서 사용된다.
13족 또는 IIIA족 원소의 질화물에 기초한 반도체 기판 재료를 제조하기 위한 현재의 방법은 증착 기술, 특히 질화갈륨(GaN) 결정과 같은 결정을 사파이어 기판과 같은 상이한 성질의 시작 기판(starting substrate) 상에서 성장시키는 것으로 이루어진 헤테로에피택시에 의존한다.
이러한 방법은 증착 전에 상호작용할 수 있는 적어도 2개의 상이한 기체 성분에 기초한 주입 시스템을 이용한다.
공지된 방법은 다음을 포함한다:
- MOVPE(metalorganic vapour phase epitaxy),
- HVPE(hydride vapour phase epitaxy),
- CSVT(close-spaced vapour transport),
- 세라믹 증착 등.
헤테로에피택시는 여전히 III족 원소의 질화물에 기초한 컴포넌트를 제조하기 위한 유일한 해결책으로 남아 있다. 질화갈륨 에피택시를 위해 산업적으로 사용되는 기판은 사파이어(Al2O3), 규소 및 탄화규소(SiC)이다. 이러한 기판과 III족 원소의 질화물 사이의 격자 파라미터와 열팽창 계수의 차이로 인해, 에피택시 층에서의 다수의 결함이 형성되고, 이는 이러한 재료로 생성된 전자 컴포넌트의 성능을 저하시킨다. 기판이 사파이어일 때, 기판과, 예를 들어 별개의 성장 조건 하에서 퇴적된 GaN 또는 AlN으로 형성된 핵형성 층(nucleation layer)인 III족 원소의 질화물의 에피택셜 층 사이에 삽입하는 것으로 이루어진 기술이 개발되었다. 이러한 표면 처리는 결함의 밀도를 제한하는 것을 가능하게 한다.
자립 층을 획득하는 목적으로, III족 원소의 질화물 층을 그 초기 기판으로부터 분리하기 위해 다양한 기술이 사용될 수 있다.
US 6,559,075는 특히, 사파이어 기판과의 계면에서 GaN을 분해할 수 있는 레이저 어블레이션을 제안한다. EP 0966047A2는 III족 원소의 층을 지지하는 기판의 화학적 공격을 제안하며, 이는 또한 III족 원소의 층의 성장 동안 또는 에피택셜 성장 후에 사용될 수 있다.
EP1245702A2는, 특히, 금속 층이 퇴적되는 사파이어 기판 및 이후의 AlN 막으로 시작하는, GaN의 자립 층을 제조하기 위한 방법을 개시한다. Al, Au, Ag, Cu, Pt, Ni, Ti, Zr 및 Hf 중에서 선택된 원소를 포함할 수 있는 금속 층은 에피택셜 성장 및 산 또는 염기성 화학적 공격 후에 기판으로부터 GaN 층의 분리를 용이하게 한다. 상기 금속 층은 성장 단계 동안 암모니아 또는 수소 기체와 반응하거나 용융되지 않아야 한다. 금속 층을 퇴적하기 전 또는 후에 마스크를 적용하는 바람직한 실시예가 제안된다.
EP1246233A2는 성장 챔버 내에서, 특히 수소를 포함하는 분위기 내에서 기체 처리를 수행하기 전에, III족 원소의 질화물의 제1 층과 후속하여 금속 막을 성장 기판 상에 퇴적시키는 것을 제안한다. 금속 층은 Sc, Y, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Re, Fe, Ru, Os, Co, Cu, Pt, 또는 Au를 포함한다. 기체 처리는 자립 층을 형성하는 III족 원소의 질화물의 제2 층의 후속 분리를 용이하게 하기 위해 III족 원소의 질화물의 제1 층에 보이드를 생성하는 것을 가능하게 한다.
WO2005031045A2는 III족 원소의 질화물 층의 에피택셜 성장의 나중 단계에서 자발적으로 기화되도록 의도된 규소계 희생 중간 층을 기판 상에 퇴적하는 것을 제안한다. (열 팽창 계수의 차이로 인한) 큰 기계적 응력으로 인해 냉각 중에 그리고 결과적으로 어떠한 특정 기체도 추가하지 않고 분리가 발생하도록, 기판 또는 성장 시드와 III족 원소의 이러한 질화물의 미래의 자립 층 사이의 계면에서 기계적으로 취약한 영역을 생성하는 것이 목적이다.
더욱 최근에는, US2013/0178049A1에서, 에피택셜 성장 후 냉각 중에 기판과 자립 층의 자동 분리를 보장하는 NH4Cl로 형성된 중간 층을 생성하는 것이 제안되었다.
그러나, NH4Cl은 고온 즉, 700°C 초과에서의 성장을 허용하기에 너무 낮은 온도에서 분해된다. 이는, 성장의 말미에서, 시작 기판의 분리 후에 13족 원소의 질화물의 웨이퍼를 형성하도록 의도된 조 결정 또는 단결정질 층의 너무 큰 변형을 초래한다.
US2016/0002822A1은 분리 층을 생성하는 것을 제안하며, 분리 층의 조성은 예를 들어 탄소 재료 또는 질화붕소를 포함한다. EP1246233A2에서와 같이, 분리는 즉각적이지 않고 추가적인 기계적 응력의 인가를 필요로 한다.
따라서, 주기율표의 13족 또는 III족의 원소의 질화물 재료, 특히 13족 또는 III족 원소의 질화물 재료의 기판 및 웨이퍼, 더 구체적으로는 GaN으로 구성된 웨이퍼 및 기판으로서, 높은 두께, 통상적으로 100 마이크로미터 초과, 또는 심지어 400 마이크로미터 이상이며 20 mm 미만인, 바람직하게는 대략 1 내지 20 mm, 바람직하게는 대략 5 내지 10 mm의 두께를 가지며, 헤테로에피택시에 의해 획득된 대략 50.8 mm 이상의 폭을 가지며, 결정 품질, 낮은 결함 밀도, 낮은 크래킹 비율 및/또는 특히 결정 품질 및 전기 비저항과 관련하여 크게 개선된 균일성의 측면에서 매우 높은 특성을 갖는다.
이러한 관점원소들의 합금을 포함하는 적어도 하나의 분리 층을 에피택셜 성장에 의해 시작 기판 상에 퇴적하는 단계;에서, 본 발명의 목적은, 13족 원소, 특히 GaN의 질화물의 단결정질 반도체 재료를 제조하기 위한 방법으로서,
a) Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M) 또는 그러한
b) 에피택셜 성장에 의해, 원자 인덱스가 관계식: u = 1 및 r+s+t = 1을 따르도록, 화학식 AlrGasIntNu의 적어도 하나의 핵형성 층을 퇴적하는 단계;
c) 에피택셜 성장에 의해, 100 μm보다 큰 두께를 갖는, 13족 원소의 질화물의 상기 반도체 재료의 적어도 하나의 연속적인 단결정질 층을 퇴적하는 단계를 포함하고;
화학식 MvAlxOyNz의 계면 층이 상기 분리 층과 상기 핵형성 층 사이에 및/또는 상기 시작 기판과 상기 분리 층 사이에 퇴적되고,
- 원자 인덱스(x 및 z)는 0 초과 1 이하이고,
- 원자 인덱스(v 및 y)는 0 내지 1이고,
- 합 y+z는 0.9 초과 1.5 이하이고,
- 합 v+y는 0.3 이상 1 이하이다.
또한, 본 방법은 다음의 단계를 포함할 수 있다:
d) 시작 기판을 분리하는 단계;
e) 200 μm과 2000 μm 사이, 바람직하게는 300 μm과 600 μm 사이의 두께를 갖는 13족 원소의 질화물의 웨이퍼를 획득하기 위해, 단결정질 층의 적어도 하나의 두께를 제거함으로써, 그라인딩하는 단계.
표시로서, 달리 언급되지 않는 한, 화학 원소의 인덱스는 원자 인덱스이고 본문에서 언급된 농도는 원자 농도이다.
유리하게는, 그러나 선택적으로, 본 발명에 따른 방법은 이하의 특징 중 적어도 하나 또는 그러한 특징의 임의의 조합을 더 포함할 수 있다:
- 분리 층은 1 μm 미만의 두께를 갖고;
- 원자 인덱스(r)는 0 초과, 바람직하게는 0.5 초과이고;
- 인덱스의 합 s+t는 0.5 미만이고; 가능한 실시예에 따르면, t는 0과 실질적으로 동일하고, 바람직하게는 0과 동일하고;
- 화학식 AlrGasIntNu의 핵형성 층은 50 내지 1000 nm의 두께를 갖는다. 바람직하게는, 핵형성 층은 AlxGa1--xN의 결정질 층으로서, 이때 x는 0.55 내지 1이며:
- 분리 단계는 단계 c) 후에 분리 층의 화학 반응에 의해 또는 물리적 변환에 의해, 바람직하게는 외부 에너지가 거의 또는 전혀 인가되지 않고 수행되며;
- 분리 층은 바람직하게는 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택되고 더 바람직하게는 Ge, Si, B, Mg, In 중에서 선택된 원소(M)를 함유하고;
- 분리 층은 바람직하게는 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 2개의 원소(M1 및 M2) 이상을 함유할 수 있다. 이들은 얇은 층으로 또는 심지어 합금 형태로 연속적으로 퇴적될 수 있으며;
- 분리 층은 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M)를 함유하는 2개 이상의 연속적인 층으로 형성되고, 각각의 분리 층은 그것을 지지하는 분리 층의 원소와 상이한 원소를 갖고;
- 분리 층 및 핵형성 층 및 계면 층은 MOVPE 또는 MBE 기술에 따라 시간당 10 마이크로미터 미만의 성장 속도로 퇴적되고;
- 상기 계면 층이 분리 층과 핵형성 층 사이에 퇴적되면 인덱스(y)가 0과 동일하고 및/또는, 상기 계면 층이 시작 기판과 분리 층 사이에 퇴적되면 인덱스(v)가 0과 동일하고;
- 분리 층과 핵형성 층 사이에 퇴적된 계면 층은 결정질 층이고 및/또는 시작 기판과 분리 층 사이에 퇴적된 계면 층은 비정질 층이고;
- 화학식 AlyOyNz의 제1 계면 층(원자 인덱스 x, y 및 z는 사이에 1 이하)이 시작 기판과 분리 층 사이에 퇴적되고, 화학식 MvAlyNz의 제2 계면 층(원자 인덱스 v, y 및 z는 1 미만)이 분리 층과 핵형성 층 사이에 퇴적되고;
- 분리 층은 단결정질 층이고;
- 그것이 입방 결정 대칭을 갖는 결정에 의해 형성되는 경우, 이는 방향 <111>, <110> 또는 <100>을 따라 배향되고, 바람직하게는 이 단결정질 층은 방향 <111>에서의 에피택셜이며;
- 선택적으로, 질화갈륨의 시드 층이 바람직하게는 MBE, MOVPE 또는 HVPE에 의해 핵형성 층 상에 퇴적될 수 있다.
그 두께는 바람직하게는 0.5 내지 10 마이크로미터이고;
- 13족 원소의 질화물의 상기 반도체 재료의 연속적인 단결정질 층은 HVPE 기술에 따른 에피택셜 성장에 의해 획득된다.
- 본 발명에 따른 분리, 핵형성 및 시드 층 및 계면 층은 ALD(atomic layer deposition), PVD(physical vapour deposition), MOVPE 또는 MBE(molecular beam epitaxy) 기술을 이용하여 낮은 성장 속도로 퇴적된다;
- 계면 층의 두께는 0.1 나노미터 초과 및/또는 100 나노미터 미만, 바람직하게는 50 나노미터 미만, 바람직하게는 10 나노미터 이하이며.
- 시작 기판과 분리 층 사이에 퇴적된 계면 층은 바람직하게는 결정질이다. 바람직하게는, 그 화학식 MvAlxOyNz의 인덱스(v)는 0.1 미만이고, 바람직하게는 실질적으로 0과 동일하다.
본 출원의 나머지 부분에서 "AlON"으로 지칭되는 이러한 계면 층은 바람직하게는, 실질적으로 산소, 질소 및 알루미늄으로 구성된다. 이는 암모니아 기체를 함유하는 환경 내에서 700°C를 초과하는 온도에서 사파이어 기판을 어닐링함으로써 형성된다. 그의 두께는 바람직하게는 0.1 nm 내지 100 nm, 또는 심지어 10 nm이고, NH3를 함유하는 기체 환경 내에서 1000°C에서 대략 5분 동안 어닐링함으로써 획득된다. 본 발명자들은, III족 원소의 질화물 이외의 재료로 구성된 분리 층으로 덮이게 되면, 유리하게는 저온(< 700°C)에서 안정화된 계면 층이 핵형성 층의 성장 단계 동안 또는 13족 원소의 질화물의 단결정질 층의 성장 단계 동안, 즉 분리 단계 전에 승화되지 않았다는 것을 분명하게 발견하였다. 또한, 실질적으로 산소, 질소 및 알루미늄으로 형성된 이 계면 층은 분리 단계 d) 전에 연속적인 분리 및 핵형성 층 및 III족 원소의 질화물의 층의 크래킹의 위험을 감소시키는 데 기여한다는 것이 관찰되었다.
- 분리 층과 핵형성 층 사이에 퇴적된 계면 층은 바람직하게는 비정질이다. 바람직하게는, 그 화학식 MvAlxOyNz의 인덱스(y)는 0.1 미만이고, 바람직하게는 실질적으로 0이다.
본 출원의 나머지 부분에서 "MAlN"으로 지칭되는 이러한 계면 층은 바람직하게는, 실질적으로 원소(M), 질소 및 알루미늄으로 구성된다. 이는 700°C를 초과하는 온도에서 암모니아 기체를 분리 층과 접촉시킨 다음, 질화알루미늄 및 질화갈륨 또는 심지어 질화인듐의 결정질 핵형성 층을 퇴적함으로써 형성된다. 700°C를 초과하는 온도에서의 이러한 퇴적 중에, 핵형성 층의 알루미늄은 MAlN을 형성하기 위해 MN 층 내로 확산된다.
이 계면 층의 두께는 바람직하게는 0.1 내지 100 나노미터(nm)이다. 이러한 계면 층은 핵형성 층의 합체(coalescence)를 상당히 개선하고, 결과적으로 그 입자의 오배향을 감소시킨다.
본 발명자들은, 분리 층과 핵형성 층 사이의 계면 층은 더욱 양호하게 합체되는 핵형성 층의 결정 품질의 증가로 이어지며, 이것이 슬래브에 걸쳐 균일하다는 것을 관찰하였다. 13족 원소의 질화물의 단결정질 층의 품질이 크게 개선된다(결정 매트릭스에 대하여 주 결정 축의 오배향(>5°)을 갖는 III족 원소의 질화물의 전위 감소 또는 함유물 감소).
또한, 핵형성 층을 구성하는 결정 입자의 오배향으로 인해, HVPE 성장 동안, III족 원소 층의 3차원 성장 전면(growth front)의 표면은 해당 표면에서 노출된 결정 패싯 내에 국소적 불일치를 가질 수 있다. 직접적인 결과는 노출된 결정 패싯에 의존하는 도펀트의 혼입에서의 차이에 기인한 국소 도핑 차이이다. 따라서, HVPE 성장 후에 웨이퍼 상의 상이한 장소에서 유사한 전기적 특성을 획득하기 위해 전체 웨이퍼에 걸쳐 균일함과 감소된 입자 오배향을 갖는 것이 중요하다.
또한, 전체 웨이퍼에 걸쳐 더 양호하게 합체되고 약하게 오배향되고 균일한 핵형성 층은 HVPE 성장 동안 III족 원소의 층의 3차원 성장 전면의 표면에서 가질 수 있는 변동을 감소시킨다.
직접적인 결과는 HVPE에 의한 성장으로부터 유래하는 III족 원소의 층의 그라인딩 후에, 직경이 50 μm보다 크고 바람직하게는 직경이 25 μm보다 크지 않은 보이드 또는 오목부를 갖지 않는 평탄하고 연속적인 표면이 획득된다는 것이다.
본 발명의 다른 목적은, 전술된 방법을 구현함으로써 획득될 수 있는 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정으로서, 이하의 특징을 갖는다:
- 11 m-1보다 큰 결정 곡률 반경,
- 120 초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭(width at half height), 및 240 초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭,
- 3 cm-2 미만의 표면 거시적 결함 밀도,
- 90 초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭, 및 150 초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭,
- 광학 현미경에 의해 측정되고, 결정의 직경으로 나눈 결정의 크랙들의 길이의 합에 대응하는 크래킹 비율이 0.5 미만,
- 1.6 미만인, 결정의 중심으로부터 40 mm에서 측정된 비저항 및 결정의 중심에서 측정된 비저항의 비율,
- 20 초각 미만인, 상기 중심으로부터 40 mm에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭과 결정의 중심에서 측정된 그러한 반치폭 사이의 절대값의 차이.
본 발명의 다른 목적은 상기 방법에 따른 에피택셜 성장에 의해 획득되는 13족 원소의 질화물, 특히 GaN의 2차원 웨이퍼로서, 이하의 특징을 갖는다:
- 결정 곡률 반경이 11 m-1보다 크고,
- 표면 거시적 결함 밀도는 6 cm-2 미만, 바람직하게는 5 cm-2 미만, 바람직하게는 3 cm-2 미만이고,
- 130초각 미만, 바람직하게는 120초각 미만, 바람직하게는 100초각 미만, 바람직하게는 90초각 미만, 또는 심지어 60초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭, 및 240초각 미만, 바람직하게는 150초각 미만, 바람직하게는 140초각 미만, 또는 심지어 100초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭에 의해 측정된 결정 품질,
- 슬래브의 주변부에서, 특히 웨이퍼의 중심으로부터 40 mm에서 홀 효과에 의해 측정된 비저항 대 웨이퍼의 중심에서의 그러한 비저항의 비율은 1.6 미만이고,
- 웨이퍼의 중심으로부터 40 mm에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭과 웨이퍼의 중심에서 측정된 그러한 반치폭 사이의 절대값의 차이가 20초각 미만, 바람직하게는 15초각 미만이고,
- 광학 현미경에 의해 측정되고, 상기 웨이퍼의 직경으로 나눈 상기 결정 웨이퍼의 크랙들의 길이의 합에 대응하는 크래킹 비율은 0.5 미만, 바람직하게는 0.25 미만이고,
- 특히 13족 원소가 Ga인 경우, 13족 원소의 질화물의 연속 표면 (0001), 즉 연속 Ga-면 표면은 직경이 50 μm보다 큰 보이드 또는 오목부를 갖지 않고, 바람직하게는 직경이 25 μm보다 큰 보이드 또는 오목부를 갖지 않는다.
본 발명의 다른 목적은, 발광 다이오드, 레이저 다이오드, 전력 전자공학용 수직 트랜지스터, 전력 전자공학 또는 (무선 주파수) 전기통신용 수평 트랜지스터, 전류 정류 다이오드 또는 센서와 같은 광전자 및/또는 전자 컴포넌트의 제조를 위한 기판으로서, 상기 특징들 중 하나에 따른 13족 또는 III족 원소의 질화물의 2차원 웨이퍼를 사용하는 것이다.
본 발명의 다른 특징, 목적 및 장점은 비제한적인 예로서 제공되는 후속하는 상세한 설명을 도면을 참조하여 읽을 때 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 기판을 제조하기 위한 방법의 가능한 주요 단계를 요약한다.
도 2는 본 발명의 가능한 실시예에 따른 층의 스택으로 구성된 반도체 재료를 개략적으로 도시한다.
도 3은 본 발명의 13족 원소의 질화물의 단결정질 재료의 웨이퍼를 획득하기 위해 가능한 실시예에 따른 그라인딩 및 마감 단계를 예시한다.
정의
크래킹 비율은 결정 또는 결정 웨이퍼 상에서 광학 현미경에 의해 측정되고, 상기 결정 또는 상기 웨이퍼의 직경으로 나눈 상기 결정 또는 상기 웨이퍼의 균열들의 길이의 합에 대응한다.
거시적 결함은 주로 쌍정(macles), 도메인 반전 또는 심지어 결정 매트릭스 내에 잠재적으로 존재하는 폴리크리스탈라이트로 구성되는 크기가 10 μm보다 큰 거시적-함유물을 의미한다. 이러한 결함은 마찬가지로 광학 현미경에 의해 검출 및 측정된다.
결정 곡률은 문헌 [Journal of Applied Physics 120, 035104 (2016)]에서 공개된 Humberto M.Foronda 등의 "curvature and bow of bulk GaN substrates"에 설명된 바와 같이 광선의 회절에 의해 측정된다. 따라서, 결정 곡률 반경(Rc)은 관계식: Rc = D2/(8fc)에 의해 정의되며, 여기서 fc는 결정 굴곡(crystal flexure)을 나타내고, D는 미터로 표시된 웨이퍼 또는 결정의 직경을 나타낸다.
전기 비저항은 반데르포우법을 이용하여 홀 효과에 의해 측정된다.
비저항 비율은 웨이퍼의 중심으로부터 40 mm에서 측정된 비저항 대 결정 웨이퍼의 중심에서의 그러한 비저항 사이의 비율이다.
도 1 및 도 2는 GaN 웨이퍼를 제조하기 위한 방법의 가능한 주요 단계를 예시한다.
이하에서, 본 발명에 따른 방법은 질화갈륨(GaN)의 웨이퍼의 제조를 참조하여 설명된다.
그러나, 이하 설명되는 방법은 질화갈륨(GaN) 이외의 13족 원소의 질화물의 층을 포함하는 재료를 성장시키기 위해 사용될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백하다.
1. 제조 방법
본 방법은:
- 시작 기판(1)을 제공하는 단계(10),
- 제1 계면 층(2), 바람직하게는 산질화알루미늄, 바람직하게는 결정질이 시작 기판(1) 상에 형성되는 선택적인 단계(20)로서, 이러한 선택적인 단계는, 크래킹 비율을 감소시키거나, 더 구체적으로는 13족 원소의 최종 단결정질 층의 결정 품질을 향상시키는 것이 요구되는 경우에 특히 유리한, 단계,
- Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M) 또는 그러한 원소들의 합금을 포함하는 분리 영역(3)을 형성하는 단계(30)로서, M은 바람직하게는 Ge, Si, B, Mg, In 중에서 선택되는, 단계를 포함한다. 일 실시예에 따르면, 복수의 상이한 금속(M)을 연속적으로 퇴적하는 것이 가능하다.
- 바람직하게는, 비정질인 것이 바람직한 원소(M)의 질화물의 제2 계면 층(4)을 퇴적하는 단계(40)로서, 이 단계(40)는 단계(20)가 수행되는 경우 선택적일 수 있는, 단계,
- 바람직하게는 결정질인 질화알루미늄 및 질화갈륨의 핵형성 층(5)을 퇴적하는 단계(50)로서, 이 층(5)의 퇴적 중, 알루미늄은 분리 층(3)과 접촉하여 확산할 수 있고 제2 계면 층(4)을 알루미늄 및 원소(M)의 질화물, MAlN로 변환할 수 있고, 이는 층(5)의 결정 응집을 향상시키며, 최종 핵형성 층(5)의 화학식은 바람직하게는 AlxGa1--xN이고, 여기서 x는 0.55와 1 사이인, 단계,
- GaN의 두꺼운 층(6)을 형성하기 위한 에피택시 재개 단계(60),
- 자립형 조 결정 GaN(6a)을 획득하기 위한 분리 단계(70),
- 자립형 조 결정 GaN(6a)의 두께를 제거하기 위한 그라인딩 단계(80),
- 상기 GaN 결정(6a)으로부터 GaN 웨이퍼(7)를 형성하기 위한 마감 단계(90), 특히, 웨이퍼의 표면을 III족 원소의 질화물의 에피택시의 재개와 호환가능하게 하기 위한 CMP에 의한 폴리싱 단계.
1.1. 기판을 제공하는 단계(10) 및 산질화알루미늄의 계면 층(2)을 퇴적하는 단계(20):
시작 기판(1)은 Si, AlN, GaN, GaAs, Al2O3(사파이어), ZnO, SiC, LiAlO2, LiGaO2, MgAl2O4, 4H-SiC, 또는 질화갈륨을 성장시키기 위해 본 기술분야의 통상의 기술자에게 공지된 임의의 다른 유형의 시작 기판, 바람직하게는 사파이어 중에서 선택될 수 있는 재료로 이루어진 결정 시드이다. 이는 수백 마이크로미터, 일반적으로 350 마이크로미터의 두께를 가질 수 있다. 미스컷 각도는 (특히 적층 결함을 제한하기 위해) 0.1도와 5.0도 사이, 바람직하게는 0.2도와 0.8도 사이, 더욱 더 바람직하게는 0.3도와 0.6도 사이일 수 있다.
계면 층(2)의 성장은 다양한 대안에 따라 수행될 수 있다. 특히, 기판은 우선 MOVPE(metalorganic vapour phase epitaxy) 반응기 챔버 내에서 질소 하에 20 내지 800 mbar의 압력에서 800 내지 1100°C의 온도로, 특히 바람직하게는 약 100 내지 150 mbar의 압력에서 850 내지 1050°C의 온도로 가열된다. 이어서, 암모니아가 5 내지 30분 동안 10 내지 30 slm의 농도로 챔버 내에 도입된다. 이어서, 분리 층(3)을 형성하기 전에, 온도는 850°C 이하로, 또는 심지어 700°C 미만으로 감소된다.
계면 층(2)은 바람직하게는 결정질이다. 바람직하게는, 그 화학식 MvAlxOyNz의 인덱스(v)는 0.1 미만이고, 바람직하게는 실질적으로 0과 동일하다.
본 출원의 나머지 부분에서 "AlON"으로 지칭되는 이러한 계면 층(2)은 실질적으로 산소, 질소 및 알루미늄으로 구성된다.
계면 층(2)의 두께는 0.1 나노미터 초과 및/또는 100 나노미터 미만, 바람직하게는 50 나노미터 미만, 바람직하게는 10 나노미터 미만이다.
1.2. 분리 영역을 형성하는 단계(30):
또한, 본 방법은 분리 영역(3)을 형성하는 단계(30)를 포함한다. 이 단계(30)는 예를 들어 문헌 US7790489B2; CN102226985A; EP2204477A1; WO2014114730A1; KR101117189B1; US2007082465A1; EP1 699 951A1 또는 US2011124139A1에 설명된 것과 같은 희생 중간 층을 퇴적하는 단계로 구성될 수 있다.
상기 층은 바람직하게는 10 마이크로미터 미만의 두께로 연속적이다.
이는 그 체적 내에 직경이 200 나노미터 미만인 폐쇄된 캐비티를 가질 수 있다.
분리 층(3)은 바람직하게는 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M)를 함유한다. 분리 층은 바람직하게는 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 2개의 원소(M1 또는 M2) 이상을 함유할 수 있다. 이들은 얇은 층으로, 또는 심지어 합금의 형태로 연속적으로 퇴적될 수 있다. 분리 층은 바람직하게는 단결정질 층이다.
1.3. 알루미늄 및 원소(M)의 질화물의 계면 층을 퇴적하는 단계(40):
분리 층(3)과 핵형성 층(5) 사이에 퇴적된 계면 층(4)은 바람직하게는 비정질이다. 바람직하게는, 그 화학식 MvAlxOyNz의 인덱스(y)는 0.1 미만이고, 바람직하게는 실질적으로 0이다.
본 출원의 나머지 부분에서 "MAlN"으로 지칭되는 이러한 계면 층(4)은 바람직하게는 실질적으로 원소(M), 질소 및 알루미늄으로 구성된다.
계면 층(4)의 성장은 다양한 대안에 따라 수행될 수 있다. 특히, 분리 층이 퇴적된 기판은 대략 50 내지 대략 500 mbar의 압력, 특히 100 mbar 미만의 압력에서 질소 하에, 대략 700°C를 초과하는 온도, 바람직하게는 대략 850 내지 대략 1100°C의 온도로 취해진다. 이어서, 원소(M)를 포함하는 분리 층의 표면을 활성화하기 위해 암모니아가 수 초에 걸쳐 챔버 내에 도입되고, 이어서 계면 층(4)을 형성한 후에, 원소(M)와의 반응에 의해 알루미늄 및 원소(M)의 질화물의 표면 층을 형성하기 위해 알루미늄의 유기 전구체, 바람직하게는 트리메틸알루미늄이 캐리어 기체로서 질소를 통해 반응기 챔버 내에 도입된 후, AlN 핵형성 층을 형성한다.
이 계면 층(4)의 두께는 바람직하게는 0.1 나노미터 초과 및/또는 100 나노미터 미만, 바람직하게는 50 나노미터 미만, 바람직하게는 10 나노미터 이하이다. 이 계면 층(4)은 전술한 핵형성 층(5)의 합체를 크게 향상시키며, 결과적으로 그 입자의 오배향을 감소시킨다.
1.4. 핵형성 층을 형성하는 단계(50)
선행 단계는, 에피택시의 재개에 의해 그 위에 GaN의 두꺼운 층이 형성될 수 있는 핵형성 층(5)이라고 지칭되는, AlN의 대략 50 내지 대략 1000 nm, 바람직하게는 대략 50 내지 대략 500 nm의 두께를 갖는 연속 층을 형성하는 방식으로 이어진다. 700°C를 초과하는 온도에서의 이러한 퇴적 중에, 핵형성 층의 알루미늄은 MAlN을 형성하기 위해 MN 층 내로 확산된다. 바람직하게는, 핵형성 층(5)에 대한 최종 화학식은 AlxGa1--xN이고, 여기서 x는 0.55와 1 사이이다.
선택적으로 그리고 유리하게는, 추가적인 시드 층(5a)이 핵형성 층(5) 상에 퇴적되며, 특히 화학식 AlxGayInzN의 III족 원소의 질화물의 층, 바람직하게는 배향 (0001) 및 0.5 내지 10 마이크로미터의 두께를 갖는 GaN 층이 바람직하게는 MOVPE에 의해 퇴적될 수 있다. 이 추가 층(5a)의 퇴적은 AlN 층과 핵형성 층(5) 상에 후속하여 에피택시되는 GaN HVPE 층 사이의 응력을 감소시킬 수 있다. 실제로, 이러한 추가 층(5a)의 퇴적은 결정 구조의 차이로 인해 발생되는 결정 결함의 수를 제한함으로써 AlN 층과 HVPE에 의해 퇴적되는 GaN 층 사이의 전이를 보장할 수 있다. 배향 (0001)을 갖는 이 GaN 층의 성장은 문헌 WO 99/020816 및 EP1338683B1에 설명된 바와 같이 유전체 SixNy 층을 퇴적하고 이어서 700°C 미만의 온도에서 GaN을 퇴적함으로써 선행될 수 있으며, 이는 이후에 재결정화하기 위해 900°C보다 높은 온도에서 어닐링될 것이다. 마지막으로, 어닐링을 위한 온도에 근접한 온도에서의 GaN의 퇴적이 재결정화된 GaN 층 상에서 수행될 수 있다.
선택적으로, 제1 GaN 층의 성장은 다양한 대안에 따라 수행될 수 있다. 특히, 측방향 과성장은 다음에 기초할 수 있다:
- 문헌 WO99/20816에 설명된 바와 같이, 섬(islet)이 형성되는 개구부를 포함하는 유전체 마스크의 사용;
- 문헌 EP 1338683에 설명된 바와 같이, 섬이 자발적으로 형성되는, 개구부가 없는 유전체 층의 사용.
특히, 마스킹 단계는 광학 포토리소그래피에 의해(또는 "나노임프린트"에 의해) 수행될 수 있다. 이는 개구부를 갖는, 유전체 재료, 예를 들어 SixNy(SiN, Si3N4 등) 또는 SiO2 또는 TiN으로 이루어진 마스크의 퇴적을 포함한다. 개구부는 포인트 또는 스트립의 형태일 수 있고, GaN 섬의 선택적 후속 성장을 위한 위치를 규정할 수 있게 한다.
마스크는 본 기술분야의 통상의 기술자에게 공지된 임의의 기술에 의해 형성될 수 있다. 예를 들어, 마스크를 형성하는 단계는:
- 기상 실란 및 암모니아 전구체로부터 유전체 층을 퇴적하는 단계, 및
- 개구부를 형성하기 위해, 포토리소그래피에 의해 유전체 층을 인그레이빙하는 단계로 구성된다.
이어서, III족 원소의 질화물 층의 인그레이빙은 물리화학적 수단에 의해 (예를 들어, 반응성 이온 에칭, RIE에 의해) 수행된다. 인그레이빙은 분리 층(3)에 도달하기 전에 중단되어야 한다.
하나의 가능한 방법에 따르면, 기판 또는 시드는 GaN 층(6)을 형성하는 단계로 구성된 에피택시를 재개하는 단계 전에, 또는 심지어 전술된 GaN의 추가적인 시드 층의 퇴적 전에 마스킹된다.
이어서, 마스킹되고 인그레이빙된 시드는 단계(60)에서 GaN 층(6)을 두껍게 하기 위해 그리고 단계(70)에서 분리를 위해 반응기 내로 도입된다.
1.5. 에피택시의 재개 단계(60)
본 방법은 GaN의 두꺼운 층을 형성하기 위해 에피택시 재개 단계(60)를 포함한다.
본 방법은 또한 GaN의 두꺼운 층(6)을 형성함으로써 핵형성 단계 직후에 시작될 수 있으며, 시드 단계는 선택적이다.
이러한 에피택시의 재개는 다음에 의해 구현될 수 있다:
- MOVPE(Metalorganic vapour phase epitaxy);
- HVPE(Hydride vapour phase epitaxy);
- CSVT(Close-spaced vapour transport); 또는 다시
- LPE(Liquid phase epitaxy).
이 단계 동안 HVPE 기술을 사용하는 것이 바람직하며, 이로 인해 3개의 주요 흥미로운 효과를 획득할 수 있다:
- 제1 효과는 제1 GaN 층(6)이 결정질 품질을 상실하지 않으면서 두꺼워진다는 것이다(새로운 전위 또는 크랙이 발생되지 않는다).
- 제2 효과는 GaN (0001) 성장이 100 μm을 넘으면, HVPE 에피택시의 재개 동안 전위 밀도가 적어도 2배만큼 다시 감소된다는 것이며(https://doi.org/10.1143/APEX.5.095503 참고),
- 제3 효과는 이렇게 획득된 GaN의 두꺼운 층(5)이 특정한 경우에, HVPE에 의한 성장 동안 분리 영역(3)의 승화 또는 기계적 균열이 발생하면 분리 영역(3)에서 시작 기판(1)의 자발적 분리를 허용할 수 있다는 것이다.
더 정확하게는, 재개는 다음의 절차에 따라 수행된다: 온도는 질소, 암모니아 및 수소의 혼합 분위기 내에서 증가된다. 대략 1000°C의 온도에 안정한 방식으로 도달하면, 이후 GaN의 에피택셜 층의 성장 단계는 적어도 800°C의 온도로 유지된 액체 갈륨과 HCl의 반응에 의해 획득된 염화갈륨(GaCl)을 증기 상으로 도입함으로써 촉발된다. GaCl 및 암모니아는 성장 챔버 내에서 부분적으로 열분해되고, 그 온도는 대략 1000°C로 유지된다. 따라서, GaN의 단결정질 퇴적은 (제1 성장 단계 동안 형성되는) 핵형성 기판에서 점진적으로 형성된다.
분리 동안 GaN 층이 작은 영역의 조각으로 균열하는 것을 예방하고, 파손의 위험 없이 취급을 용이하게 하기 위해, 충분히 두꺼운, 따라서 기계적 관점에서 충분히 강한 GaN 막을 획득할 필요가 있다. 이어서, 성장은 GaN 층에 대해 적어도 200 마이크로미터의 두께 및 바람직하게는 1 mm 초과의 두께를 달성하기 위해 이러한 실험 조건 하에서 수 시간 동안 계속된다.
이어서, HCl의 흐름을 외부로 전환시킴으로써 성장이 최종적으로 완료되고, 냉각이 질소 및 암모니아로 형성된 분위기 내에서 발생한다.
이 단결정질 층(6)의 성장 조건은 전형적으로 900 내지 1200°C의 성장 온도이고, 성장 속도는 50 내지 500 μm/h, 바람직하게는 70 내지 200 μm/h일 수 있다.
이렇게 획득된 GaN의 자립 조 결정(6a)은 200 μm보다 크고, 바람직하게는 1 mm보다 큰 두께를 갖는다. 그 최대 두께는 10 mm 미만이거나, 심지어 5 mm 미만이다.
이렇게 획득된 GaN의 자립 조 결정(6a)의 직경은 50 mm보다 큰 직경, 바람직하게는 100 mm보다 큰 직경을 갖는다. 그 최대 직경은 250 mm 미만, 또는 심지어 200 mm 미만이다.
1.6. 분리 단계(70)
또한, 분리 단계(70)가 구현되며; 이는 분리 영역(3)을 형성하기 위한 단계(30)의 구현된 대안에 의존한다.
중간 희생 층을 퇴적하는 경우에, 이 분리는 중간 층의 자발적 기화에 의해 또는 소위 희생 층에서의 기계적 균열에 의해 에피택시의 재개 동안 발생한다.
성장후 분리의 경우, 레이저 또는 다른 강한 열원이 희생 층을 기화시키기 위해 사용될 수 있다.
따라서, 도 3에 도시된 바와 같이, GaN의 자립형 결정(6a)이 획득된다.
HVPE에서 일반적인 바와 같이, GaN 결정(6a)은 전면(62) 상에 육각형 피라미드의 형태의 돌출부(61)를 포함한다.
도 3에 도시된 이러한 결정은 반구형이며, 상기 전면(62)의 반대편에 있는 결정면의 결정 곡률 반경과 같이, 25 미터 미만, 바람직하게는 20 미터 미만의 결정 곡률 반경(전면(62)의 결정 곡률 반경)을 갖는다.
도 3의 예에서, 이러한 결정 곡률 반경은 5 미터 이상이고; 추가로, 결정(6a)은 또한 107 cm-2 이하, 바람직하게는 5x106 cm-2 미만의 관통 전위(through-dislocation)의 밀도를 갖는다.
결정 또는 웨이퍼의 결정 굴곡 또는 곡률은 문헌 [Journal of Applied Physics 120, 035104 (2016)]에서 공개된 Humberto M.Foronda 등의 "curvature and bow of bulk GaN substrates"에 설명된 바와 같이 광선의 회절에 의해 측정된다. 이어서, 결정 곡률 반경 Rc는 관계식: Rc = D2/(8fc)에 의해 정의되며, 여기서 fc는 결정 굴곡을 나타내고, D는 미터로 표현되는 결정 또는 웨이퍼의 직경을 나타낸다.
또한, 0이 아닌 "미스컷" 각도를 갖는 시작 기판 상에 형성된 GaN의 자립 조 결정(6a)은 0이 아닌 미스컷 각도를 가지며, 결정 평면의 배향은 하나의 층으로부터 다른 층으로 전파된다. 예를 들어, 4도와 동일한 미스컷 각도를 갖는 사파이어 기판(1)의 경우에, 결정(6a)의 성장 면은 그 전체 표면에 걸쳐 4도와 동일한, 바람직하게는 0.1 내지 1도의 미스컷 각도를 갖는다.
1.7. 그라인딩 단계(80)
GaN 결정(6a)이 시작 기판(1)으로부터 분리되면, 그라인딩이 시작된다. 현재의 기술은 층 두께의 제거를 10 마이크로미터 내로 제어하는 것을 가능하게 한다.
1.8. 마감 단계(90)
이어서, GaN 웨이퍼(7)를 형성하기 위하여 마감 작업이 진행된다.
후면은 그라인딩되고 웨이퍼(7)의 측면 또는 에지는 적용에 적합한 표면 상태를 획득하기 위해 폴리싱된다.
따라서, 제안된 방법은 반도체 재료의 슬라이스 또는 웨이퍼, 특히 주기율표의 13족 및 15족 원소의 재료의 슬라이스 또는 웨이퍼, 더 구체적으로는 50 mm를 초과하는, 100 mm를 초과하는 또는 심지어 150 내지 200 mm를 초과하는 큰 직경의 13족 원소의 질화물, 바람직하게는 GaN로 구성된 슬라이스 또는 웨이퍼를 제조하기에 특히 적합하다.
단계(40)의 이전 성능은, 직경이 25 μm보다 큰 보이드 또는 오목부를 갖지 않는, 연속적인 GaN 표면 Ga 면 또는 (0001)의 단계(90)에서의 획득을 촉진한다.
본 발명의 방법에 따라 형성된, 도 3에 따른 반도체 재료(7)의 슬라이스 또는 웨이퍼는, GaN (0001) 막의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭이 130 초각 미만이도록, 200 내지 2000 마이크로미터의 두께 및 우수한 결정 품질을 갖는다.
유리하게는, 그러나 선택적으로, 본 발명의 방법에 따라 획득된 최종 웨이퍼는 또한 이하의 특징을 갖는다:
- 결정 곡률 반경이 11 m-1보다 크고,
- 표면 거시적 결함 밀도는 6 cm-2 미만, 바람직하게는 3 cm-2 미만이고,
130초각 미만, 바람직하게는 100초각 미만, 바람직하게는 90초각 미만, 또는 심지어 60초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭, 및 240초각 미만, 바람직하게는 140초각 미만, 또는 심지어 100초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭에 의해 측정된 결정 품질,
- 광학 현미경에 의해 측정되고, 상기 웨이퍼의 직경으로 나눈 상기 결정 웨이퍼의 크랙들의 길이의 합에 대응하는 크래킹 비율은 0.5 미만이고,
- 직경이 50 μm보다 큰 보이드 또는 오목부를 갖지 않는 연속적인 Ga-면 표면.
예시이며 전술된 방법과 차이를 갖는 다른 가능한 방법에 따르면, 본 발명에 따른 단결정질 재료는, 바람직하게는 사전에 그리고 바람직하게는 적어도 수 마이크로미터 및 10 마이크로미터 미만으로 질화물 GaN의 층이 퇴적되어 있는 시작 기판 또는 시드, 예를 들어 사파이어 상에서의 성장에 의해 획득된다. 성장은 HVPE 반응기에서 수행된다. 에피택셜 퇴적은 전술된 단계(30)와 동일한 조건 하에서 수행되지만, 수 mm의 층을 형성하기 위해 더 긴 기간에 걸쳐 계속된다.
결정(6a)은 트리밍 작업을 거친 후, 느슨한 와이어 톱(절단 전에 와이어를 함침시키는 슬러리 내의 연마 입자들) 또는 고정된 와이어 톱(와이어 상에 미리 고정된 연마 입자들)을 이용하여 전형적으로 100 내지 600 마이크로미터의 두께를 갖는 복수의 슬라이스 또는 웨이퍼로 절단된다. 마감 단계(사전 폴리싱, 폴리싱)는 전술한 방법과 유사하다.
본 발명 및 그 이점은 다음의 예를 이용하여 설명된다. 본 발명에 따른 예는 물론 그 구현을 제한하는 것으로 간주되어서는 안 된다.
예시적인 실시예
이하의 예에서, 시작 사파이어 기판이 CVD 반응기 내에 로딩된 다음, Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M) 또는 그러한 원소들의 합금이 퇴적되었다.
Ge의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 950°C에서 수행된다. 기상 증착에 사용되는 전구체는 GeCl4이다.
Zr의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 450°C에서 수행된다. 증기상 증착에 사용되는 전구체는 Zr 아미디네이트(Zr-AMD)이다.
Y의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 퇴적 방법에 따라 대략 500°C에서 수행된다. 사용된 전구체는 이트륨 β-디케톤이다.
Si의 퇴적은 250 nm 내지 3 μm의 두께에 대해 400 mbar 미만의 압력에서 약 900°C에서 수행된다. 사용된 전구체는 SiH4이다.
B의 퇴적은 250 nm 내지 3 μm의 두께에 대해 400 mbar 미만의 압력에서 약 1300°C에서 수행된다. 사용된 전구체는 BCI3이다.
Sc의 증착은 250 nm과 3 μm 사이의 두께에 대하여 400 mbar 미만의 압력에서 대략 1100°C에서 수행된다. 사용된 전구체는 트리스(시클로펜타디에닐)스칸듐이다.
Mg의 퇴적은 250 nm 내지 3 μm의 두께에 대해 400 mbar 미만의 압력에서 약 900°C에서 수행된다. 사용된 전구체는 Cp2Mg(비스(시클로펜타디에닐)마그네슘)이다.
In의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 500°C에서 수행된다. 사용된 전구체는 TMI(트리메틸-인듐)이다.
W의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 650°C에서 수행된다. 사용된 전구체는 Cl4(PhCN)W(NPh)이다.
La의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 450°C에서 수행된다. 사용된 전구체는 란타늄 β-디케토네이트이다.
Ti의 퇴적은 250 nm 내지 3 μm의 두께에 대해 400 mbar 미만의 압력에서 대략 600°C에서 수행된다. 사용된 전구체는 TiCl2이다.
Ta의 증착은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 대략 600°C에서 수행된다. 사용된 전구체는 tert-부틸이미도-트리스-에틸메틸아미도-탄탈(TBTEMT)이다.
Hf의 퇴적은 250 nm과 3 μm 사이의 두께에 대해 400 mbar 미만의 압력에서 약 700°C에서 수행된다. 사용된 전구체는 Hf(NMe2)4이다.
선행 예의 제1 부분에서, 기판, 바람직하게는 사파이어는 CVD 반응기 챔버 내에서 질소 하에 약 130 mbar의 압력에서 약 1000°C의 온도로 미리 가열되었다. 이어서, 암모니아가 5분 동안 약 20 slm의 농도로 챔버 내로 도입된다. 전술한 바와 같이, 사파이어 기판과 원소(M)의 층 사이의 이 제1 계면 층은 0.5 내지 5 나노미터의 결정 두께를 갖는다.
선행 예의 제2 부분에서, 제2 계면 층은 이하의 절차에 따라 획득된다. 특히, 암모니아가 원소(M)를 포함하는 분리 층의 표면을 활성화하기 위해 수 초 동안 2000 내지 10,000 slm의 농도로 챔버 내로 다시 도입된 후, 트리메틸알루미늄이 원소(M)와의 반응에 의해 알루미늄 및 원소(M)의 질화물의 표면 층을 형성하기 위해 캐리어 기체로서 질소를 통해 반응기 챔버 내로 도입된다.
비정질 계면 층은 대략 0.5 내지 5 나노미터의 두께를 갖는다.
선행 예의 제3 부분에서는, 제1 또는 제2 계면 층이 퇴적되지 않았다.
모든 이러한 일련의 예에 대해, 대략 100 nm 내지 2 μm의 AlN의 핵형성 층이 이후에 퇴적되었다. 분리 후에 획득된 결정을 동일한 절차에 따라 그라인딩하여 웨이퍼를 획득했다.
이러한 기판의 특성은 선택된 요소(M)와 무관하게 유사한 결과를 나타내며, 이는 다음 표에 제시된다.
예 1 예 2 예 3 예 4
기판과 분리 층 사이의 계면 층 아니오 아니오
분리 층과 핵형성 층 사이의 계면 층 아니오 아니오
핵형성 층 AlN AlN AlN AlN
거시적-함유물 또는 거시적 결함의 표면 밀도(cm-2) <5 <5 <3 <3
곡률 결정 반경(m) >11 >11 >11 >11
광학 현미경에 의해 측정되고, 직경으로 나눈 웨이퍼 또는 획득된 결정의 크랙의 길이들의 합에 대응하는 크래킹 비율 0.5 내지 1 0 내지 0.5 1 내지 2 < 0.25
GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭(초각) 110 -135 90-120 70-90 70-90
웨이퍼의 중심으로부터 40 mm에서 에지로부터의 홀 효과에 의해 측정된 전기 비저항 대 획득된 결정 웨이퍼의 중심의 그러한 전기 비저항의 비율(1.1018 / cm3의 전자 밀도를 갖는 평균적 n-형 도핑의 경우) <2.0 <1.6 <1.6 <1.6
중심으로부터 40 mm에서 그리고 획득된 결정 웨이퍼의 중심에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭 사이의 절대값의 차이 5-25 <20 <20 <20
예 1(비교예)에 비해 (본 발명에 따른) 예 3 및 4에 대해, 거시적-함유물의 표면 밀도의 큰 감소, 전형적으로 3/cm2 미만을 볼 수 있다. 마찬가지로, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭에 의해 측정되는 결정 품질은 (본 발명에 따른) 예 2의 경우에 적어도 15 초각만큼 또는 예 1에 비해 예 3 및 4에 대해 40 초각보다 훨씬 더 많이 개선된다. 또한, 전기 비저항과 바로 유사하게, XRD에 의해 측정된 결정 품질이 결정 웨이퍼의 중심과 에지 사이에서 매우 균일하다는 것이 관찰되었다. 본 발명자들은, III족 원소의 질화물 이외의 재료로 구성된 분리 층(3)으로 덮이게 되면, 유리하게는 저온(<700°C)에서 안정화된 계면 층(2)이 핵형성 층(5)의 성장 단계 동안, 즉 분리 단계 전에 승화되지 않았다는 것을 분명하게 발견하였다. 또한, 산소, 질소 및 알루미늄으로 형성된 이 계면 층(2)은 분리 단계 d) 전에 연속적인 분리 및 핵형성 층 및 III족 원소의 질화물의 층의 크래킹의 위험을 감소시키는 데 기여한다는 것이 관찰되었다.또한, 본 발명자들은 분리 층(3)과 핵형성 층(5) 사이의 계면 층(4)은 더욱 양호하게 합체되는 핵형성 층(5)의 결정 품질의 증가로 이어지며, 웨이퍼에 걸쳐 매우 균일하게 이루어진 다는 것을 관찰하였다. 13족 원소의 질화물의 단결정질 층의 품질이 크게 개선된다(결정 매트릭스에 대하여 주 결정 축의 오배향(>5°)을 갖는 III족 원소의 질화물의 전위 감소 또는 함유물 감소).
또한, 핵형성 층(5)을 구성하는 결정 입자의 오배향으로 인해, HVPE 성장 동안, III족 원소 층의 3차원 성장 전면의 표면은 해당 표면에서 노출된 결정 패싯 내에 국소적 불일치를 가질 수 있다. 직접적인 결과는 노출된 결정 패싯에 의존하는 도펀트의 혼입에서의 차이에 기인한 국소 도핑 차이이다. 따라서, HVPE 성장 후에 웨이퍼 상의 상이한 장소에서 유사한 전기적 특성을 획득하기 위해 전체 웨이퍼에 걸쳐 균일함과 감소된 입자 오배향을 갖는 것이 중요하다.
또한, 전체 웨이퍼에 걸쳐 더 양호하게 합체되고 약간 오배향되고 균일한 핵형성 층(5)은 HVPE 성장 동안 III족 원소의 층의 3차원 성장 전면의 표면에서 존재할 수 있는 변동을 감소시킨다.
직접적인 결과는 HVPE에 의한 성장으로부터 유래하는 III족 원소의 층의 그라인딩 후에, 직경이 50 μm보다 크고 바람직하게는 직경이 25 μm보다 크지 않은 보이드 또는 오목부를 갖지 않는 평탄하고 연속적인 표면이 획득된다는 것이다.
성능 및 균일성의 관점에서 이러한 이점은 이 웨이퍼로부터 제조된 LED, 레이저 및 전력 트랜지스터에서의 전류 분포가 개선되기 때문에 사용에 유익하다. 광학 용례의 경우, 이는 또한 III족 원소의 질화물의 층의 흡수의 균일성 향상으로 이어진다.

Claims (25)

13족 원소, 특히 GaN의 질화물의 단결정질 반도체 재료를 제조하기 위한 방법이며;
암모니아 기체를 함유하는 환경 내에서 700°C 초과의 온도에서 사파이어 기판을 어닐링함으로써 시작 기판(1) 상에 제1 MvAlxOyNz 계면 층(2)을 형성하는 단계(20);
계면 층(2) 상에, 에피택셜 성장에 의해, Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M) 또는 그러한 원소들의 합금을 포함하는 적어도 하나의 분리 층(3)을 형성하는 단계(30);
화학식 AlrGasIntNu의 적어도 하나의 핵형성 층(5)을 에피택셜 성장에 의해 퇴적하는 단계로서, 원자 인덱스는 관계식: u = 1 및 r+s+t = 1에 따르며, 상기 핵형성 층(5)은 700°C를 초과하는 온도에서 퇴적되는, 단계;
- 에피택셜 성장에 의해, 13족 원소의 질화물의 상기 반도체 재료의 적어도 하나의 연속적인 단결정질 층(6)을 퇴적하는 단계를 포함하고;
제1 계면 층(4)은 화학식 MvAlxOyNz을 가지며,
- 원자 인덱스(x 및 z)는 0 초과 1 이하이고,
- 원자 인덱스(v 및 y)는 0 내지 1이고,
- 합 y+z는 0.9 초과 1.5 이하이고,
- 합 v+y는 0.3 이상 1 이하인, 방법.
제1항에 있어서, 단결정질 층은 900°C 내지 1200°C의 온도에서 퇴적되는, 방법.
제1항 또는 제2항에 있어서, 제1 계면 층의 인덱스(v)는 0과 동일한, 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 화학식 MvAlxOyNz의 제2 계면 층(4)이 상기 분리 층(3)과 상기 핵형성 층(5) 사이에 퇴적되며,
- 원자 인덱스(x 및 z)는 0 초과 1 이하이고,
- 원자 인덱스(v 및 y)는 0 내지 1이고,
- 합 y+z는 0.9 초과 1.5 이하이고,
- 합 v+y는 0.3 이상 1 이하인, 방법.
제1항 내지 제4항 중 어느 한 항에 있어서, 분리 층은 1 μm 미만의 두께를 갖는, 제조 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 분리 층은 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 상이한 원소(M)를 함유하는 2개 이상의 연속적인 층으로 형성되는, 제조 방법.
제1항 내지 제6항 중 어느 한 항에 있어서, 분리 층은 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소(M)를 함유하는 2개 이상의 연속적인 층으로 형성되고, 각각의 분리 층은 그것을 지지하는 분리 층의 원소와 상이한 원소를 갖는, 제조 방법.
제1항 내지 제7항 중 어느 한 항에 있어서, 분리 층은 Ge, Zr, Y, Si, B, Sc, Mg, In, W, La, Ti, Ta, Hf 중에서 선택된 원소들(M)의 합금으로 형성되는, 제조 방법.
제1항 내지 제8항 중 어느 한 항에 있어서, 분리 및 핵형성 층 및 계면 층은 MOVPE 또는 MBE 기술에 따라 시간당 10 마이크로미터 미만의 성장 속도로 퇴적되고, 13족 원소의 질화물의 상기 반도체 재료의 연속적인 단결정질 층은 HVPE 기술에 따른 에피택셜 성장에 의해 획득되는, 제조 방법.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 계면 층이 분리 층과 핵형성 층 사이에 퇴적되는 경우, 인덱스(y)는 0과 동일한, 제조 방법.
제1항 내지 제10항 중 어느 한 항에 있어서, 분리 층과 핵형성 층 사이에 퇴적된 계면 층은 결정질 층이고 및/또는 시작 기판과 분리 층 사이에 퇴적된 계면 층은 비정질 층인, 제조 방법.
제1항 내지 제11항 중 어느 한 항에 있어서, 화학식 AlyOyNz의 제1 계면 층은 원자 인덱스(x, y 및 z)가 사이에 1 이하인, 제조 방법.
제1항 내지 제12항 중 어느 한 항에 있어서, 상기 분리 층과 상기 핵형성 층 사이에 화학식 MvAlyNz의 제2 계면 층이 퇴적되고, 여기서 원자 인덱스(v, y 및 z)는 1 미만인, 제조 방법.
제1항 내지 제13항 중 어느 한 항에 있어서, 제1 계면 층 및 제2 계면 층의 두께는 0.1 나노미터 초과 및/또는 50 나노미터 미만인, 제조 방법.
제1항 내지 제14항 중 어느 한 항에 있어서, 핵형성 층은 AlxGa1-xN으로 형성되고, 여기서 0.55 ≤ x ≤ 1인, 제조 방법.
제1항 내지 제15항 중 어느 한 항에 있어서, SixNy의 층이 단계 c) 전에 핵형성 층 상에 퇴적되는, 제조 방법.
제1항 내지 제16항 중 어느 한 항에 있어서,
d) 13족 원소의 질화물의 조 결정을 획득하기 위해 출발 기판을 연속적인 단결정질 층으로부터 분리하는 단계를 더 포함하는, 제조 방법.
제17항에 있어서,
e) 200 μm과 2000 μm 사이의 두께를 갖는 13족 원소의 질화물의 2차원 웨이퍼를 획득하기 위해, 13족 원소의 질화물의 조 결정의 적어도 하나의 두께를 제거함으로써 그라인딩하는 단계를 더 포함하는, 제조 방법.
제17항에 따른 방법을 구현함으로써 획득되는 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정이며, 이하의 특징:
- 11 m-1보다 큰 결정 곡률 반경,
- 120 초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭, 및 240 초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭,
- 0.5 미만의 크래킹 비율을 갖는 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정.
제19항에 있어서, 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정이며, 이하의 특징:
- 3 cm-2 미만의 표면 거시적 결함 밀도,
- 90 초각 미만인, GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭, 및 150 초각 미만인, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭을 갖는, 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정.
제19항 또는 제20항에 따른 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정이며, 이하의 특징:
- 1.6 미만인, 결정의 중심으로부터 40 mm에서 측정된 비저항 및 결정의 중심에서 측정된 비저항의 비율,
- 20 초각 미만인, 결정의 중심으로부터 40 mm에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭과 결정의 중심에서 측정된 반차폭 사이의 절대값의 차이를 갖는, 13족 원소의 질화물, 바람직하게는 질화갈륨의 조 결정.
제18항에 따른 방법을 구현함으로써 획득되는 13족 원소의 질화물, 바람직하게는 질화갈륨의 2차원 웨이퍼에 있어서,
- 결정 곡률 반경은 11 m-1보다 크고,
- 표면 거시적 결함 밀도는 5 cm-2 미만이고,
- GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭은 120 초각 미만이고, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭은 240 초각 미만이고,
- 웨이퍼의 중심으로부터 40 mm에서 측정된 비저항 대 웨이퍼의 중심의 그러한 비저항의 비율은 1.6 미만이고,
- 웨이퍼의 중심으로부터 40 mm에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭과 웨이퍼의 중심에서의 그러한 반치폭 사이의 절대값의 차이는 20초각 미만이고,
- 크래킹 비율이 0.25 미만인 것을 특징으로 하는, 13족 원소의 질화물, 바람직하게는 질화갈륨의 2차원 웨이퍼.
제22항에 있어서, 이하의 특징:
- 표면 거시적 결함 밀도는 3 cm-2 미만이고,
- GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭은 90 초각 미만이고, GaN (0001) 막의 경사 조건 하에서의 각도(ω) 주위의 201 라인의 x선 회절 피크(XRD)의 반치폭은 150 초각 미만이고,
- 웨이퍼의 중심으로부터 40 mm에서 측정된 GaN (0001) 평면의 대칭 조건 하에서의 각도(ω) 주위의 (002) 라인의 x선 회절 피크(XRD)의 반치폭과 웨이퍼의 중심에서의 그러한 반치폭 사이의 절대값의 차이는 15 초각 미만인, 13족 원소의 질화물, 바람직하게는 질화갈륨의 2차원 웨이퍼.
제22항 또는 제23항에 있어서,
13족 원소의 질화물의 연속 표면 (0001)은 직경이 25 μm보다 큰 보이드 또는 오목부를 갖지 않는, 13족 원소의 질화물의 2차원 웨이퍼.
광전자 컴포넌트, 예컨대 발광 다이오드, 레이저 다이오드, 전력 전자공학용 수직 트랜지스터, 전력 전자공학 또는 전기통신용 수평 트랜지스터, 전류 정류 다이오드 또는 센서의 제조를 위한 기판으로서의, 제22항 내지 제24항 중 어느 한 항에 따른 13족 원소의 질화물의 2차원 웨이퍼의 사용.
KR1020237003950A 2020-07-06 2021-07-06 질화된 계면 층을 갖는 반도체 기판 KR20230035353A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR2007150 2020-07-06
FR2007150A FR3112238A1 (fr) 2020-07-06 2020-07-06 Substrat semi-conducteur avec couche d’interface nitruree
PCT/FR2021/051243 WO2022008836A1 (fr) 2020-07-06 2021-07-06 Substrat semi-conducteur avec couche d'interface nitruree

Publications (1)

Publication Number Publication Date
KR20230035353A true KR20230035353A (ko) 2023-03-13

Family

ID=74205902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237003950A KR20230035353A (ko) 2020-07-06 2021-07-06 질화된 계면 층을 갖는 반도체 기판

Country Status (6)

Country Link
US (1) US20230274934A1 (ko)
EP (1) EP4176461A1 (ko)
JP (1) JP2023532799A (ko)
KR (1) KR20230035353A (ko)
FR (1) FR3112238A1 (ko)
WO (1) WO2022008836A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116936339A (zh) 2022-04-22 2023-10-24 环球晶圆股份有限公司 半导体结构及其制备方法
CN115308239B (zh) * 2022-08-17 2023-04-11 兰州大学 一种单晶硅位错密度的无损检测方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
TW417315B (en) 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
JP4710139B2 (ja) * 2001-01-15 2011-06-29 豊田合成株式会社 Iii族窒化物系化合物半導体素子
JP2002284600A (ja) 2001-03-26 2002-10-03 Hitachi Cable Ltd 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Iii族窒化物半導体基板およびその製造方法
FR2860248B1 (fr) * 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
JP4720125B2 (ja) 2004-08-10 2011-07-13 日立電線株式会社 Iii−v族窒化物系半導体基板及びその製造方法並びにiii−v族窒化物系半導体
WO2006126330A1 (ja) 2005-04-04 2006-11-30 Tohoku Techno Arch Co., Ltd. GaN単結晶成長方法,GaN基板作製方法,GaN系素子製造方法およびGaN系素子
KR100707166B1 (ko) 2005-10-12 2007-04-13 삼성코닝 주식회사 GaN 기판의 제조방법
TW201118946A (en) 2009-11-24 2011-06-01 Chun-Yen Chang Method for manufacturing free-standing substrate and free-standing light-emitting device
KR101117189B1 (ko) 2011-01-06 2012-03-07 주식회사 루미스탈 GaN 기판 자동분리 방법
CN102226985B (zh) 2011-05-08 2013-11-27 北京大学 一种GaN衬底的制备方法
KR101420265B1 (ko) 2011-10-21 2014-07-21 주식회사루미지엔테크 기판 제조 방법
FR3001331A1 (fr) 2013-01-24 2014-07-25 Centre Nat Rech Scient Procede de fabrication d'une couche a base de nitrure d'element iii par decollement spontane
US9970126B2 (en) 2013-02-26 2018-05-15 Massachusetts Institute Of Technology Production of free-standing crystalline material layers
KR102680861B1 (ko) * 2016-12-15 2024-07-03 삼성전자주식회사 질화 갈륨 기판의 제조 방법
GB201814192D0 (en) * 2018-08-31 2018-10-17 Univ Bristol A semiconductor on diamond substrate, percursor for use in preparing a semiconductor on diamond substrate, and methods of making the same

Also Published As

Publication number Publication date
US20230274934A1 (en) 2023-08-31
EP4176461A1 (fr) 2023-05-10
FR3112238A1 (fr) 2022-01-07
JP2023532799A (ja) 2023-07-31
WO2022008836A1 (fr) 2022-01-13

Similar Documents

Publication Publication Date Title
EP1997125B1 (en) Growth method using nanocolumn compliant layers and hvpe for producing high quality compound semiconductor materials
US9263266B2 (en) Group III nitride articles and methods for making same
JP6067801B2 (ja) 高品質ホモエピタキシ用微傾斜窒化ガリウム基板
JP4741506B2 (ja) 大面積で均一な低転位密度GaN基板およびその製造プロセス
TWI429797B (zh) 第 iii 族氮化物半導體結晶基板及半導體元件
JP5638198B2 (ja) ミスカット基板上のレーザダイオード配向
WO1999066565A1 (en) Method and apparatus for producing group-iii nitrides
EP0865088B1 (en) Method of preparing an epitaxial wafer having a GaN epitaxial layer deposited on a GaAs substrate
US20230274934A1 (en) Semiconductor substrate with nitrided interface layer
JP7369396B2 (ja) 保護層の製造方法、保護層付単結晶自立基板の製造方法
US11990335B2 (en) N-CO-doped semiconductor substrate
KR20220093367A (ko) 오프컷 각도의 변동이 감소된 13족 원소 질화물 웨이퍼
CN113841260A (zh) 具有n掺杂中间层的半导体基板
US6844574B1 (en) III-V compound semiconductor
KR19980072406A (ko) 발광소자용 질화갈륨 기판 및 그 제조 방법
JP5424476B2 (ja) 単結晶基板、その製造方法、当該単結晶基板上に形成してなる半導体薄膜、および半導体構造
JPH10291894A (ja) 結晶成長用基板及び発光装置

Legal Events

Date Code Title Description
A201 Request for examination