KR20230023926A

KR20230023926A - 표시패널

Info

Publication number: KR20230023926A
Application number: KR1020210105806A
Authority: KR
Inventors: 정성훈; 류승석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-08-11
Filing date: 2021-08-11
Publication date: 2023-02-20
Also published as: CN115707286A; US20230048688A1; GB2611148A; DE102022119863A1; GB202209264D0; GB2611148B

Abstract

본 발명은 표시패널에 관한 것으로, 발광 소자층의 전극 패턴이 노출되는 개구부를 가지는 뱅크 패턴을 포함한다. 상기 뱅크 패턴은 상기 발광 소자층의 애노드 전극 끝단으로부터 개구부까지의 폭을 갖는 테이퍼부를 포함한다. 상기 테이퍼부에서 폭과 경사면 각도 중 하나 이상이 부분적으로 다르다.

Description

표시패널{DISPLAY PANEL}

본 발명은 표시패널에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

표시장치에서 픽셀 구조와 배선의 규칙성으로 인하여 간섭 무늬가 보일 수 있다. 이러한 간섭 무늬는 표시패널에서 재현된 영상의 표시 품질을 저하시킨다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

특히, 본 발명은 간섭 무늬를 줄일 수 있는 표시패널을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시패널은 기판 상에 배치되는 회로층; 상기 회로층 상에 배치된 발광 소자층; 및 상기 발광 소자층을 덮는 봉지층을 포함한다.

상기 발광 소자층은 상기 발광 소자층의 전극 패턴이 노출되는 개구부를 가지는 뱅크 패턴을 포함한다. 상기 뱅크 패턴은 상기 발광 소자층의 애노드 전극 끝단으로부터 개구부까지의 폭을 갖는 테이퍼부를 포함한다.

상기 뱅크 패턴은 발광 영역과의 경계에 위치하는 테이퍼부를 포함한다.

서브 픽셀 내에서 상기 테이퍼부의 폭과 경사면 각도 중 하나 이상이 부분적으로 다르다.

본 발명은 뱅크 패턴의 테이퍼부에서 폭과 경사면 각도 중 하나 이상을 부분적으로 다르게 설정함으로써 간섭 무늬의 인지 수준을 낮춘다. 그 결과, 본 발명은 표시장치에서 뱅크 패턴의 테이퍼부에서 반사되는 빛의 간섭 무늬가 시인되는 현상을 방지할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 도면들이다.
도 2 내지 도 4는 본 발명의 픽셀 회로에 적용 가능한 다양한 픽셀 회로들을 보여 주는 회로도들이다.
도 5는 도 4에 도시된 픽셀 회로에 인가되는 구동 신호를 보여 주는 파형도이다.
도 6 내지 도 8은 본 발명의 실시예에 따른 표시패널의 다양한 단면 구조를 보여 주는 단면도들이다.
도 9는 발광 소자와 뱅크 패턴(Bank pattern)의 단면 구조를 보여 주는 단면도이다.
도 10a 및 도 10b는 간섭 무늬가 시인되는 뱅크 패턴(Bank pattern)을 보여 주는 도면들이다.
도 11은 도 10a 및 도 10b와 같은 뱅크 패턴을 갖는 서브 픽셀의 간섭 무늬를 보여 주는 실험 결과 이미지이다.
도 12는 본 발명의 일 실시예에 따른 뱅크 패턴을 보여 주는 평면도이다.
도 13은 도 12에서 “A” 부분을 확대한 도면이다.
도 14a는 도 12에 도시된 요철 패턴의 돌출부 단면을 보여 주는 단면도이다.
도 14b는 도 12에 도시된 요철 패턴의 오목부 단면을 보여 주는 단면도이다.
도 15은 도 14a 내지 도 14c에 도시된 뱅크 패턴의 테이퍼부에서 반사되는 빛을 개략적으로 보여 주는 도면이다.
도 16는 도 14a 내지 도 15c와 같은 뱅크 패턴을 갖는 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다.
도 17a 내지 도 17c는 본 발명의 다른 실시예에 따른 뱅크 패턴의 평면 및 단면 구조를 보여 주는 도면들이다.
도 18은 도 17a 내지 도 17c에 도시된 뱅크 패턴의 테이퍼부에서 반사되는 빛을 개략적으로 보여 주는 도면이다.
도 15은 도 14a 내지 도 14c에 도시된 뱅크 패턴의 테이퍼부에서 반사되는 빛을 개략적으로 보여 주는 도면이다.
도 19a 내지 도 21b는 뱅크 패턴의 개구부 지름 대비 요철 패턴의 폭이 서로 다른 서브 픽셀의 평면도와, 그 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지들이다.
도 22a 내지 도 24b는 테이퍼부의 경사면 각도가 서로 다른 서브 픽셀의 평면도와, 그 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지들이다.
도 25a 및 도 25b는 테이퍼부의 요철 패턴이 불규칙한 패턴으로 형성된 서브 픽셀의 평면도와, 그 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다.
도 26는 서로 다른 컬러의 서브 픽셀들에 요철 패턴과 음각 패턴이 다르게 적용된 예를 보여 주는 도면이다.
도 27은 동일 컬러의 서브 픽셀들에 요철 패턴과 음각 패턴이 서로 다르게 적용된 예를 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시패널 상에 형성되는 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1을 참조하면, 본 발명의 표시장치는 화면 상에 픽셀 어레이(AA)가 배치된 표시패널(PNL)과, 표시패널 구동부를 포함한다.

표시패널(PNL)의 픽셀 어레이(AA)는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 복수의 픽셀들(P)을 포함한다. 픽셀들(P)은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열될 수 있다.

픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 픽셀들(P) 각각은 백색 서브 픽셀이 더 포함될 수 있다. 이하에서 픽셀은 별도의 정의가 없으면 서브 픽셀로 해석될 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다.

픽셀 회로는 발광 소자, 발광 소자에 전류를 공급하는 구동 소자, 구동 소자와 발광 소자의 전류 패스(current path)를 스위칭하는 하나 이상의 스위치 소자, 구동 소자의 게이트-소스간 전압(Vgs)을 유지하는 커패시터 등을 포함할 수 있다.

발광 소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출된다.

표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(GIP)를 포함한다. 데이터 구동부는 드라이브 IC(DIC)에 집적될 수 있다. 드라이브 IC(DIC)는 표시패널(PNL)의 상단 또는 하단 베젤 영역(BZ) 상에 접착될 수 있다. 베젤 영역(BZ)은 픽셀 어레이(AA) 밖의 비표시 영역이다.

드라이브 IC(DIC)의 데이터 구동부는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 드라이브 IC(DIC)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들에 데이터 전압을 공급한다.

드라이브 IC(DIC)는 타이밍 콘트롤러(Timing controller)를 포함할 수 있다. 타이밍 콘트롤러는 호스트 시스템(SYS)으로부터 수신된 입력 영상의 픽셀 데이터를 데이터 구동부로 전송하고, 데이터 구동부와 게이트 구동부(GIP)의 동작 타이밍을 제어한다.

게이트 구동부(GIP)는 픽셀 어레이(AA)와 함께 표시패널(PNL)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(GIP)의 시프트 레지스터는 타이밍 콘트롤러의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 제어 펄스(이하, “EM 펄스”라 함)를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 게이트 구동부(GIP)는 표시패널(PNL)의 좌우측 베젤 영역(BZ)에 배치될 수 있다.

호스트 시스템(SYS)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(SYS)은 입력 영상의 픽셀 데이터를 드라이브 IC(DIC)로 전송한다. 호스트 시스템(SYS)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit, FPC)를 통해 드라이브 IC(DIC)에 연결될 수 있다.

표시패널(PNL)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 일정한 두께를 갖는다. 표시패널(PNL)은 장방형의 사각 판상으로 제작될 수 있으나 이에 한정되지 않는다.

표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 서브 픽셀들 간에 구동 소자의 전기적 특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.

내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.

도 2 내지 도 4는 본 발명의 픽셀 회로에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다. 본 발명의 픽셀 회로는 도 2 내지 도 4에 한정되지 않는다는 것에 주의하여야 한다.

도 2를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 연결하는 스위치 소자(M01), 구동 소자(DT)의 게이트 전극에 연결된 커패시터(Cst)를 포함한다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자(M01)는 n 채널 트랜지스터들로 구현될 수 있다.

스위치 소자(M01)는 스캔 펄스(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(DL)을 구동 소자(DT)의 게이트 전극에 연결한다.

구동 소자(DT)는 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인(PL)에 연결된 제1 전극, 스위치 소자(M01)와 커패시터(Cst)에 연결된 게이트 전극, 및 발광 소자(EL)에 연결된 제2 전극을 포함한다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다.

커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다.

도 2를 참조하면, 픽셀 회로는 기준 전압 라인(REFL)과 구동 소자(DT)의 제2 전극 사이에 연결된 제2 스위치 소자(M02)를 더 포함할 수 있다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자들(M01, M02)은 n 채널 트랜지스터들로 구현될 수 있다.

제2 스위치 소자(M02)는 스캔 펄스(SCAN) 또는 센싱 펄스(SENSE)의 게이트 온 전압에 따라 턴-온되어 기준 전압(Vref)이 인가되는 기준 전압 라인(REFL)을 구동 소자(DT)의 제2 전극에 연결한다.

센싱 모드에서 구동 소자(DT)의 채널을 통해 흐르는 전류 또는 구동 소자(DT)와 발광 소자(EL) 사이의 전압이 기준 라인(REFL)을 통해 센싱될 수 있다. 기준 라인(REFL)을 통해 흐르는 전류는 적분기를 통해 전압으로 변환되고 아날로그-디지털 변환기(Analog-to-digital converter, “ADC”라 함)를 통해 디지털 데이터로 변환된다. 이 디지털 데이터는 구동 소자(DT)의 문턱 전압 또는 이동도 정보를 포함한 센싱 데이터이다. 센싱 데이터는 드라이브 IC(DIC)의 보상부로 전송될 수 있다. 보상부는 ADC로부터의 센싱 데이터를 입력 받아 센싱 데이터를 바탕으로 선택된 보상값을 픽셀 데이터에 더하거나 곱하여 구동 소자(DT)의 문턱 전압 편차나 변화를 보상할 수 있다.

도 2 및 도 3에 도시된 픽셀 회로는 EM 펄스에 응답하는 발광 소자(EL)의 전류 패스(current path)를 스위칭하는 EM 스위치 소자를 더 포함할 수 있다. EM 스위치 소자는 픽셀 구동 전압(ELVDD)과 구동 소자(DT) 사이에 연결되거나, 구동 소자(DT)와 발광 소자(OLED) 사이에 연결될 수 있다.

도 4는 내부 보상 회로가 적용된 픽셀 회로의 일 예를 보여 주는 회로도들이다. 도 5는 도 4에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 4 및 도 5를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 및 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭하는 스위치 회로를 포함한다.

스위치 회로는 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 및 초기화 전압(Vini)의 직류 전압이 인가되는 전원 라인들(PL1, PL2, PL3), 데이터 라인(DL), 및 게이트 라인들(GL1, GL2, GL3)에 연결된다. 스위치 회로는 스캔 펄스[SCAN(N-1), SCAN(N)]와 EM 펄스[EM(N)]에 응답하여 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭한다.

스위치 회로는 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 커패시터(Cst)에 저장하고, 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있다.

픽셀 회로의 구동 기간은 도 5에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어질 수 있다.

제N 스캔 펄스[SCAN(N)]는 데이터 전압(Vdata)에 동기되어 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제1 게이트 라인(GL1)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되어 제2 게이트 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 초기화 기간(Tini)을 정의한다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VEH)으로 발생되어 제3 게이트 라인(GL3)에 인가된다.

초기화 기간(Tini) 동안, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생되어 제2 게이트 라인(GL2)에 인가된다. 초기화 기간(Tini) 동안, 제1 및 제3 게이트 라인들(GL1, GL3)의 전압은 게이트 오프 전압(VGH, VEH)이다.

제N 스캔 펄스[SCAN(N)]는 샘플링 기간 동안(Tsam) 게이트 온 전압(VGL)의 펄스로 발생되어 제1 게이트 라인(GL1)에 인가된다. 샘플링 기간 동안(Tsam), 제2 및 제3 게이트 라인들(GL2, GL3)의 전압은 게이트 오프 전압(VGH)이다.

EM 펄스[EM(N)]는 초기화 기간(Tini)과 샘플링 기간(Tsam) 동안 게이트 오프 전압(VEH)으로 발생된다. 발광 기간(Tem)의 적어도 일부 구간 동안 EM 펄스[EM(N)]의 전압은 게이트 온 전압(VEL)으로 발생되어 제3 게이트 라인(GL3)에 인가된다. 발광 기간(Tem) 동안, 제1 및 제2 게이트 라인들(GL1, GL2)의 전압은 게이트 오프 전압(VGH)이다.

발광 소자(EL)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(EL)의 애노드 전극, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(EL)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 인가되는 VSS 라인(PL3)에 연결된다. 발광 소자(EL)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광된다. 발광 소자(EL)의 전류 패스는 제2 및 제4 스위치 소자(M2, M4)에 의해 스위칭된다.

커패시터(Cst)는 VDD 라인(PL1)과 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)는 VDD 라인(PL1)에 연결된 제1 전극과, 제2 노드(n2)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차(또는 변화)가 보상된다.

제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 커패시터(Cst)의 제2 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.

제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.

제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M3)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.

제3 스위치 소자(M3)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.

제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 초기화 전압(Vini)이 인가되는 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다. 다른 실시예에서, 제5 및 제6 스위치 소자(M5, M6)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]이 인가되는 제2 게이트 라인(GL2)에 공통으로 연결될 수 있다. 이 경우, 제5 및 제6 스위치 소자(M5, M6)는 초기화 기간(Tini)에 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 동시에 턴-온될 수 있다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH, VEH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온되어 제2 노드(n2)가 초기화 전압(Vini)으로 초기화된다. 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되는 경우, 제2 및 제4 노드(n2, n4)가 초기화 전압(Vini)으로 초기화된다.

초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에, 그리고 샘플링 기간(Tsam)과 발광 기간(Tem) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간에서 스캔 펄스들[SCAN(N-1), SCAN(N)]과 EM 펄스[EM(N)]는 게이트 오프 전압(VGH)이고, 픽셀 회로의 주요 노드들(n1~n4)이 플로팅(floating)된다.

샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 서브 픽셀들에 기입될 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 펄스[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH, VEH)이다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다. 이 때, 제6 스위치 소자(M6)도 턴-온되어 초기화 전압(Vini)을 제4 노드(n4)에 공급하여 발광 소자(EL)의 발광을 방지할 수 있다.

샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자들(M1, M2)을 통해 흐르는 전류에 의해 상승된다. 샘플링 기간(Tsam)에 구동 소자(DT)의 문턱 전압(Vth)이 커패시터(Cst)에 샘플링된다.

발광 기간(Tem) 동안, EM 펄스[EM(N)]가 게이트 온 전압(VEL)으로 발생될 수 있다. 발광 기간(Tem) 동안, EM 펄스[EM(N)]의 전압이 소정의 듀티비(duty ratio)로 반전될 수 있다. 따라서, EM 펄스[EM(N)]의 전압이 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.

EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 픽셀 구동 전압(ELVDD)과 발광 소자(EL) 사이에 전류가 흘러 발광 소자(EL)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)이다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 펄스(EM)의 게이트 온 전압(VEL)에 따라 턴-온된다. EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(EL)에 전류가 흐른다. 발광 기간(Tem) 동안, 발광 소자(EL)에 흐르는 전류는 K(ELVDD-Vdata)²이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.

도 6 내지 도 8은 본 발명의 실시예에 따른 표시패널의 다양한 단면 구조를 보여 주는 단면도들이다.

도 6을 참조하면, 표시패널(PNL)은 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.

회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.

발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.

봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.

도 7을 참조하면, 표시패널(PNL)은 봉지층(16) 상에 형성된 터치 센서층(18)을 더 포함할 수 있다.

봉지층(16)에서 무기막(PAS1), 유기막(PCL), 및 무기막(PAS2)이 적층될 수 있다. 봉지층(16)의 무기막(PAS2) 상에 터치 센서층(18)이 배치될 수 있다.

터치 센서층(18)은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층(18)은 터치 센서들의 용량을 형성하는 금속 배선 패턴들(19)과 절연막들(INS1, INS2)을 포함한다. 금속 배선 패턴들(19) 사이에 터치 센서의 용량이 형성될 수 있다. 절연막들(INS1, INS2)은 금속 배선 패턴들(19)에서 교차되는 부분을 절연하고 터치 센서층(18)의 표면을 평탄화할 수 있다.

터치 센서층(18) 상에 편광판(20)이 배치될 수 있다. 편광판(20)은 터치 센서층(18)과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판(20)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판(20) 상에 커버 글래스(Cover glass)(22)가 접착될 수 있다. 도 7에서 도면 부호 “21”은 커버 글래스(22)를 접착하기 위한 접착제를 나타낸다. 접착제(21)는 광학투명　접착제(OCA)일 수 있다.

도 8에 도시된 표시패널(PNL)에서, 편광판(20)이 제거되고 컬러 필터층(24)이 편광판(20)이 추가된다.

도 8을 참조하면, 표시패널(PNL)은 봉지층(16) 상에 형성된 터치 센서층(18)과, 터치 센서층(18) 상에 형성된 컬러 필터층(24)을 더 포함할 수 있다.

컬러 필터층(24)은 적색, 녹색, 및 청색 컬러 필터(CF_R, CF_G, CF_B)를 포함할 수 있다. 컬러 필터층(24)은 블랙 매트릭스 패턴(BM)을 더 포함할 수 있다. 컬러 필터층(24)은 회로층(12)과 터치 센서층(18)으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시패널(PNL)의 광투과율을 향상시키고 표시패널(PNL)의 두께와 유연성을 개선할 수 있다. 컬러 필터층(24)은 컬러 필터(CF_R, CF_G, CF_B)와 블랙 매트릭스 패턴(BM)을 덮고 컬러 필터층(24)의 표면을 평탄하게 하는 유기막(PAC)을 포함한다. 컬러 필터층(24)의 유기막(PAC) 상에 커버 글래스(22)가 접착될 수 있다.

발광 소자층(16)은 발광 소자(EL)의 발광 영역을 정의하는 뱅크 패턴(Bank pattern)을 포함할 수 있다. 도 9는 발광 소자(EL)와 뱅크 패턴(Bank pattern)의 단면 구조를 보여 주는 단면도이다.

도 9를 참조하면, 발광 소자(EL)는 애노드 전극(81), 유기 화합물층(82), 및 캐소드 전극(83)을 포함한다. 유기 화합물층(82)은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있다.

뱅크 패턴(BNK)은 서브 픽셀 각각에서 발광 영역을 정의한다. 뱅크 패턴(BNK)은 발광 영역에서 애노드 전극(81)을 노출하는 개구부(OP)를 포함한다. 뱅크 패턴(BNK)의 개구부(OP)는 평면 구조에서 볼 때 원형, 타원형, 또는 다각형일 수 있다.

뱅크 패턴(BNK)은 유기물로 형성될 수 있다. 뱅크 패턴(BNK)은 발광 영역과 비발광 영역의 경계부에 형성된 테이퍼부(OL)를 포함한다. 테이퍼부(OL)는 애노드 전극(81)과 중첩되고, 개구부(OP)에 가까워질수록 두께(t)가 감소되는 테이퍼면(TP)을 포함한다. 테이퍼부(OL)는 두께(t)가 일정한 평탄한 부분을 포함할 수 있으나, 이에 한정되지 않는다. 테이퍼부(OL)는 애노드 전극(81)의 전극 패턴 끝단으로부터 개구부(OP)까지의 폭(W)을 갖는다. 테이퍼부(OL)의 두께(t)는 개구부(OP)와 접하는 위치에서 최소가 된다.

뱅크 패턴(BNK)의 형상에 따라 도 11과 같은 간섭 무늬가 시인될 수 있다.

도 10a 및 도 10b는 간섭 무늬가 시인되는 뱅크 패턴(90)을 보여 주는 도면들이다. 도 10b는 도 10a에서 선 I-I'을 절취한 단면도이다.

도 10a 및 도 10b를 참조하면, 뱅크 패턴(90)의 테이퍼부(92)의 폭(W)과 경사면 각도가 일정하면, 간섭 무늬가 보일 수 있다. 이는 빛이 테이퍼부(92)에서 반사될 때 테이퍼부(92) 상에서 반사되는 빛의 보강 간섭과 빛의 상쇄 간섭이 일정한 간격을 두고 나타나기 때문이다.

도 11은 도 10a 및 도 10b와 같은 뱅크 패턴(90)을 갖는 서브 픽셀로부터 반사되는 빛의 실험 결과이다. 도 11에서 알 수 있는 바와 같이 도 10a 및 도 10b와 같은 뱅크 패턴(90)은 보강 간섭 영역과 상쇄 간섭이 공간적으로 분리되어 동심원 형태의 간섭 무늬가 보이게 할 수 있다.

본 발명의 표시패널은 서브 픽셀 내에서 뱅크 패턴에서 테이퍼부(OL)의 폭과 경사면 각도 중 하나 이상을 부분적으로 다르게 또는 불규칙하게 설정하여 테이퍼부(OL) 상에서 반사되는 빛의 보강 간섭과 상쇄 간섭으로 인한 간섭 무늬를 방지한다.

도 12는 본 발명의 일 실시예에 따른 뱅크 패턴을 보여 주는 평면도이다. 도 13은 도 12에서 “A” 부분을 확대한 도면이다. 도 14a는 도 12에 도시된 요철 패턴의 돌출부(또는 凸部) 단면을 보여 주는 단면도이다. 도 14b는 도 12에 도시된 요철 패턴의 오목부(또는 凹部) 단면을 보여 주는 단면도이다.

도 12 내지 도 14b를 참조하면, 뱅크 패턴(100)의 테이퍼부(102)는 개구부(OP)와 이웃하는 요철 패턴요철 패턴(102a)를 포함한다.

요철 패턴(102a)는 테이퍼부(102)의 폭(W1, W2)을 규칙적으로 또는 불규칙하게 다르게 한다. 포토리소그래피(Photolithography) 공정에서 포토 마스크의 차광부 형상에 대응하여 테이퍼부(102)의 요철 패턴(102a)가 형성될 수 있다. 테이퍼부(102)는 요철 패턴(102a)의 볼록부에서 제1 폭(W1)을 가지며, 요철 패턴(102a)의 오목부에서 제1 폭(W) 보다 작은 제2 폭(W2)을 가진다. 테이퍼부(102)에서 폭의 변화량은 요철 패턴(102a)의 오목부 깊이(d)로 결정된다.

요철 패턴(102a)을 갖는 테이퍼부(102)에서 반사되는 빛은 도 15에 도시된 바와 같이 보강 간섭과 상쇄 간섭이 불규칙하게 섞이게 된다. 그 결과, 도 16의 실험 결과에서 알 수 있듯이 간섭 무늬 패턴의 인지 수준이 감소될 수 있다.

도 17a 내지 도 17c는 본 발명의 다른 실시예에 따른 뱅크 패턴의 평면 및 단면 구조를 보여 주는 도면들이다. 도 17a는 뱅크 패턴과 애노드 전극을 보여 주는 평면도이다. 도 17b 및 도 17c는 뱅크 패턴의 테이퍼부의 각도가 서로 다른 부분을 보여 주는 단면도들이다.

도 17a 내지 도 17c를 참조하면, 뱅크 패턴(100)의 테이퍼부(102)는 개구부(OP)와 이웃하는 음각 패턴음각 패턴(102b)을 포함한다.

음각 패턴(102b)은 상기 테이퍼부의 경사면 각도를 부분적으로 다르게 한다. 음각 패턴(102b)이 존재하는 테이퍼부(102)의 폭과, 음각 패턴(102b)가 없는 테이퍼부(102)의 폭(W)은 동일하거나 상이할 수 있다.

포토리소그래피(Photolithography) 공정에서 하프톤 마스크(Half-tone)를 갖는 포토 마스크가 이용될 수 있다. 이러한 포토 마스크는 고투과율로 빛이 투과되는 투광부, 빛을 차단하는 차광부, 및 투광부 보다 낮은 투과율로 빛이 투과되는 하프톤부를 포함한다. 하프톤부에서 노광양에 따라 뱅크 패턴의 경사면 각도가 조절되어 테이퍼부(102)에 음각 패턴(102b)이 형성될 수 있다. 도 17b 및 도 17c에 도시된 바와 같이, 음각 패턴(102b)이 없는 부분에서 테이퍼부(102)의 경사면 각도가 θ라 할 때, 테이퍼부(102)는 음각 패턴(102b)에서 경사면 각도가 θ'으로 작아진다. 음각 패턴(102b)에서 테이퍼부(102)의 두께가 t'으로 작아질 수 있다.

음각 패턴(102b)를 갖는 테이퍼부(102)에서 반사되는 빛은 도 18에 도시된 바와 같이 보강 간섭과 상쇄 간섭이 불규칙하게 섞이게 된다. 그 결과, 간섭 무늬 패턴의 인지 수준이 감소될 수 있다.

실험 결과에 따르면, 테이퍼부(102)의 요철 패턴(102a)의 폭은 뱅크 패턴(100)의 개구부 지름(D) 대비 10%~30%으로 설정될 때 제조 공정의 큰 변경 없이 간섭 무늬의 인지 수준이 저하되는 것이 확인되었다. 개구부(OP)가 타원형 또는 다각형인 경우, 개구부 지름(D)은 최대 지름이다. 도 19a는 뱅크 패턴(102a)의 개구부 지름(D) 대비 요철 패턴(102a)의 폭이 10%(D*10%)로 설정된 서브 픽셀의 평면도이다. 도 19b는 도 19a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 20a는 뱅크 패턴(102a)의 개구부 지름(D) 대비 요철 패턴(102a)의 폭이 20%(D*20%)로 설정된 서브 픽셀의 평면도이다. 도 20b는 도 20a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 21a는 뱅크 패턴(102a)의 개구부 지름(D) 대비 요철 패턴(102a)의 폭이 30%(D*30%)로 설정된 서브 픽셀의 평면도이다. 도 21b는 도 21a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 11, 도 19b, 도 20 b 및 도 21b의 대비에서 알 수 있는 바와 같이, 뱅크 패턴(102a)의 개구부 지름(D) 대비 요철 패턴(102a)의 폭이 10%~30%일 때, 간섭 무늬의 인지 수준이 현저히 작아지고 특히, 뱅크 패턴(102a)의 개구부 지름(D) 대비 요철 패턴(102a)의 폭이 약 20%일 때 간섭 무늬 개선 효과가 가장 우수한 것으로 확인되었다.

실험 결과에 따르면, 테이퍼부(102)의 음각 패턴(102b)로 인한 경사면 각도의 차이가 0° 보다 크고 45° 이하일 때 제조 공정의 큰 변경 없이 간섭 무늬의 인지 수준이 저하되는 것이 확인되었다. 도 22a는 테이퍼부(102)의 경사면 각도의 차이(Δtaper)가 15°로 설정된 평면도이다. 도 22a에서, 음각 패턴(102b)가 없는 경사면 각도는 45°이고, 음각 패턴(102b)의 경사면 각도는 30°로 설정되었다. 도 22b는 도 22a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 23a는 테이퍼부(102)의 경사면 각도의 차이(Δtaper)가 30°로 설정된 평면도이다. 도 23a에서, 음각 패턴(102b)이 없는 경사면 각도는 45°이고, 음각 패턴(102b)의 경사면 각도는 15°로 설정되었다. 도 23b는 도 23a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 24a는 테이퍼부(102)의 경사면 각도의 차이(Δtaper)가 45°로 설정된 평면도이다. 도 24a에서, 음각 패턴(102b)가 없는 경사면 각도는 45°이고, 음각 패턴(102b)의 경사면 각도는 0°로 설정되었다. 도 24b는 도 24a에 도시된 서브 픽셀로부터 발산되는 빛을 보여 주는 실험 결과 이미지이다. 도 11, 도 19b, 도 20 b 및 도 21b의 대비에서 알 수 있는 바와 같이, 테이퍼부(102)의 경사면 각도의 차이(Δtaper)가 15°~45°일 때, 간섭 무늬의 인지 수준이 현저히 작아지고 특히, 테이퍼부(102)의 경사면 각도의 차이(Δtaper)가 약 30° 일 때 간섭 무늬 개선 효과가 가장 우수한 것으로 확인되었다.

테이퍼부(102)의 요철 패턴(102a)과 음각 패턴(102b) 각각은 한 서브 픽셀 내에서 규칙적으로 또는 불규칙적으로 배열될 수 있다. 요철 패턴(102a)과 음각 패턴(102b)이 불규칙적으로 배열되면 간섭 무늬 저감 효과가 더 향상될 수 있다. 도 25a 및 도 25b는 테이퍼부의 요철 패턴(102a)이 불규칙한 패턴으로 형성된 서브 픽셀과, 그 서브 픽셀로부터 발산되는 빛을 보여 주는 도면들이다.

전술한 실시예들은 다양하게 조합될 수 있다. 예를 들어, 하나의 서브 픽셀에서 요철 패턴(102a)과 음각 패턴(102b)이 함께 적용될 수 있으며, 요철 패턴(102a)과 음각 패턴(102b)가 규칙적으로 배열되거나 불규칙적으로 배열될 수 있다.

요철 패턴(102a)과 음각 패턴(102b)은 도 26에 도시된 바와 같이 이웃한 서브 픽셀들 간에 서로 다르게 적용될 수 있다. 도 26은 서로 다른 컬러(R, G, B)의 서브 픽셀들에 요철 패턴(102a)와 음각 패턴(102b)가 다르게 적용된 예이며, 도 27은 동일 컬러(R)의 서브 픽셀들에 요철 패턴(102a)과 음각 패턴(102b)이 다르게 적용된 예이다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: 기판 12: 회로층
14: 발광 소자층 16: 봉지층
18: 터치 센서층 20: 편광판
22: 커버 글래스 24: 컬러 필터층
80, 90, 100: 뱅크 패턴 81: 발광 소자의 애노드 전극
82: 발광 소자의 유기 화합물층 83: 발광 소자의 캐소드 전극
OL, 92, 102: 테이퍼부 102a: 요철 패턴
102b: 음각 패턴 PNL: 표시패널

Claims

기판 상에 배치되는 회로층;
상기 회로층 상에 배치된 발광 소자층; 및
상기 발광 소자층을 덮는 봉지층을 포함하고,
상기 발광 소자층은,
상기 발광 소자층의 전극 패턴이 노출되는 개구부를 가지는 뱅크 패턴을 포함하고,
상기 뱅크 패턴은 상기 발광 소자층의 애노드 전극 끝단으로부터 개구부까지의 폭을 갖는 테이퍼부를 포함하고,
서브 픽셀 내에서 상기 테이퍼부의 폭과 경사면 각도 중 하나 이상이 부분적으로 다른 표시패널.
제 1 항에 있어서,
상기 뱅크 패턴의 테이퍼부는 요철 패턴을 포함하는 표시패널.
제 2 항에 있어서,
상기 요철 패턴은 상기 뱅크 패턴의 개구부 지름 대비 10%~30% 사이의 폭을 갖는 표시패널.
제 2 항에 있어서,
상기 요철 패턴이 불규칙적인 패턴을 갖는 표시패널.
제 1 항에 있어서,
상기 뱅크 패턴의 테이퍼부는 음각 패턴을 포함하는 표시패널.
제 5 항에 있어서,
상기 음각 패턴의 유무에 따라 상기 테이퍼부가 0° 보다 크고 45° 이하의 경사면 각도 차이를 갖는 표시패널.
제 1 항에 있어서,
상기 음각 패턴이 불규칙적인 패턴을 갖는 표시패널.
제 1 항에 있어서,
상기 뱅크 패턴의 테이퍼부는 상기 테이퍼부의 폭을 부분적으로 다르게 하는 요철 패턴과, 상기 테이퍼부의 경사면 각도를 부분적으로 다르게 하는 음각 패턴을 포함하는 표시패널.
제 8 항에 있어서,
상기 요철 패턴은 상기 뱅크 패턴의 개구부 지름 대비 10%~30% 사이의 폭을 가지며,
상기 음각 패턴의 유무에 따라 상기 테이퍼부가 0° 보다 크고 45° 이하의 경사면 각도 차이를 갖는 표시패널.
제 1 항에 있어서,
이웃한 서브 픽셀들 간에 상기 테이퍼부의 폭과 경사면 각도 중 하나 이상이 서로 다른 표시패널.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 봉치층 상에 배치된 터치 센서층; 및
상기 터치 센서층 상에 배치된 편광판을 더 포함하는 표시패널.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 봉치층 상에 배치된 터치 센서층; 및
상기 터치 센서층 상에 배치된 컬러 필터층을 더 포함하는 표시패널.