KR20210079600A - 픽셀 어레이 기판과 이를 포함한 표시장치 - Google Patents

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Abstract

픽셀 어레이 기판과 이를 포함한 표시장치가 개시된다. 이 픽셀 어레이 기판은 영상이 표시되는 픽셀 어레이, 상기 픽셀 어레이의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부, 상기 픽셀 어레이와 상기 게이트 구동부에 형성된 평탄화층, 및 상기 평탄화층의 일부가 제거된 슬릿 라인을 포함한다.

Description

픽셀 어레이 기판과 이를 포함한 표시장치{PIXEL ARRAY SUBSTRATE AND DISPLAY DEVICE INCLUDING PIXEL ARRAY}
본 발명은 픽셀 어레이 기판과 이를 포함한 표시장치에 관한 것이다.
평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 발광 소자를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)일 수 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.
유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압에 따라 OLED에 전류를 공급하여 OLED를 구동하는 구동소자를 포함한다. 유기 발광 표시장치의 OLED는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
표시장치의 픽셀 구동회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 픽셀 구동회로는 픽셀 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동회로, 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다. 타이밍 콘트롤러는 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어할 수 있다.
표시장치의 픽셀 어레이 기판 상에서 픽셀 어레이와 함께 픽셀 구동회로가 형성되면서 단락(short circuit)이 발생되고 있다. 또한, 픽셀 어레이 기판에서 수분 침투에 취약한 가장자리의 베젤에 배치된 픽셀 구동회로의 열화 문제가 발생되고 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 픽셀 전극과 픽셀 회로 간의 단락을 방지하고 픽셀 구동회로의 열화를 최소화할 수 있는 픽셀 어레이 기판과 이를 포함한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 픽셀 어레이 기판은 영상이 표시되는 픽셀 어레이, 상기 픽셀 어레이의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부, 상기 픽셀 어레이와 상기 게이트 구동부에 형성된 평탄화층, 및 상기 평탄화층의 일부가 제거된 슬릿 라인을 포함한다. 상기 슬릿 라인이 상기 게이트 구동부 위에서 상기 게이트 구동부를 가로 지른다.
본 발명의 표시장치는 상기 픽셀 어레이 기판을 포함한다.
본 발명은 게이트 구동부 상에 두꺼운 평판화층을 배치하여 캐소드에 연결된 금속층과 상기 게이트 구동부 사이의 절연층 두께를 두껍게 하고 상기 게이트 구동부를 가로 지르는 상기 평탄화층에 슬릿 라인을 형성함으로써 픽셀 전극과 픽셀 회로 간의 단락을 방지하고 픽셀 구동회로의 열화를 최소화할 수 있다.
본 발명은 슬릿 라인을 이용하여 네가티브 시프트(Negative Shift)에 마진(Margin)이 적은 게이트 구동부의 회로 부분을 수분 침투로부터 보호하여 게이트 구동부의 신뢰성을 향상시킬 수 있다.
나아가, 본 발명은 발광 소자의 캐소드를 슬릿 라인을 통해 VSS 배선들과 연결하여 콘택홀을 라인 형태로 크게 하여 콘택 저항을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀에 연결된 센싱 라인을 보여 주는 도면이다.
도 3은 픽셀 회로에 연결된 열화 센싱부를 보여 주는 회로도이다.
도 4는 픽셀 회로의 구동 신호를 보여 주는 파형도이다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 6은 도 5에 도시된 제n 스테이지의 제1 제어 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 7은 제n 스테이지의 구성을 개략적으로 보여 주는 블록도이다.
도 8은 제n 스테이지의 일 예를 상세히 보여 주는 회로도이다.
도 9는 제n 스테이지의 입출력 신호와 제어 노드 전압을 보여 주는 파형도이다.
도 10은 픽셀 어레이 기판 상에 형성된 TFT, 커패시터, 및 패드의 단면 구조의 일 예를 보여 주는 단면도이다.
도 11은 픽셀 어레이 기판을 개략적으로 보여 주는 평면도이다.
도 12는 픽셀 어레이 기판 상에 배치된 전원 배선들을 보여 주는 평면도이다.
도 13 및 도 14는 픽셀 어레이 기판의 베젤에 형성된 평탄화층의 슬릿 라인을 보여 주는 평면도이다.
도 15는 게이트 구동부를 가로 지르는 슬릿 라인의 일 예를 보여 주는 도면이다.
도 16은 게이트 구동부를 구성하는 트랜지스터의 네가티브 바이어스에 따른 출력 신호의 변화를 보여 주는 시뮬레이션 결과 도면이다.
도 17은 도 11에서 선 “I-I'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
도 18은 도 17에서 C 부분을 위에서 바라 본 평면도이다.
도 19는 도 18에서 선 “A-A'”을 따라 절취하여 슬릿 라인 내에서의 금속층 간 절연층 두께를 보여 주는 단면도이다.
도 20은 도 18에서 선 “B-B'”을 따라 절취하여 슬릿 라인 내에서의 금속층 간 절연층 두께를 보여 주는 단면도이다.
도 21은 하나 이상의 슬릿 라인이 픽셀 어레이 기판 상에 배치되는 예를 보여 주는 단면도이다.
도 22는 도 11에서 선 “II-II'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
도 23은 도 11에서 선 “III-III'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 픽셀 회로와 픽셀 구동회로는 픽셀 어레이 상에 형성되는 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 또는 n 채널 트랜지스터로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 트랜지스터의 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어 가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 본 발명의 전계 발광 표시장치는 외부 보상 회로가 적용된 예를 중심으로 설명하기로 한다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 전계 발광 표시장치는 표시패널(100)과, 픽셀 구동회로를 포함한다.
본 발명의 전계 발광 표시장치는 입력 영상을 화면 상에 표시하는 디스플레이 구동 모드(Normal driving mode)와, 픽셀들의 전기적 특성을 센싱하기 위한 센싱 모드(sensing mode)로 동작할 수 있다.
디스플레이 구동 모드에서, 픽셀 구동회로는 타이밍 콘트롤러(130)의 제어 하에 매 프레임 기간마다 버티컬 액티브 구간(Active time, AT) 동안 입력 영상의 픽셀 데이터를 픽셀들에 기입한다.
센싱 모드에서 픽셀 구동회로는 타이밍 콘트롤러(130)의 제어 하에 서브 픽셀들 각각을 센싱하여 서브 픽셀들의 열화를 실시간 센싱한다. 센싱 모드는 파워 온 시퀀스(Power ON sequence)에서 실시되는 ON RF 모드, 디스플레이 구동 기간 동안 버티컬 블랭크 구간(Vertical blank, VB)에 실시되는 RT MODE, 및 파워 오프 시퀀스(Power OFF sequence)에서 실시되는 OFF RS 모드로 나뉘어질 수 있다. ON RF 모드는 전계 방출 표시장치의 전원이 켜질 때 실행되어 서브 픽셀들 각각의 열화를 센싱한다. RT 모드는 영상이 표시되는 디스플레이 구동 기간에서 매 프레임 기간마다 버티컬 블랭크 구간(Vertical blank interval, VB)에 실행되어 서브 픽셀들 각각의 열화를 센싱한다. OFF RS 모드는 표시장치의 전원이 꺼질 때 실행되어 서브 픽셀들 각각의 열화를 센싱한다.
표시패널(100)의 화면은 액티브 영역(AA)을 포함한다. 액티브 영역(AA)은 입력 영상이 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(104), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀 어레이 밖의 베젤(BZ)은 비표시 영역이다.
픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m(m은 2 이상의 양의 정수) 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n(n은 2 이상의 양의 정수) 개의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들(PIX)을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들(PIX)에 기입(write)하는데 필요한 1 프레임 기간이다. 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다. 1 수평 기간은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수 즉, 표시패널(100)의 수직 해상도로 나눈 시간이다.
픽셀들(PIX) 각각은 컬러 구현을 위하여 도 2에 도시된 바와 같이 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함할 수 있다. 서브 픽셀들 각각은 도 3과 같은 픽셀 회로(101)를 포함할 수 있다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
픽셀 구동회로는 데이터 구동부(110), 게이트 구동부(120), 타이밍 콘트롤러(130), 및 전원부(150)를 구비한다. 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(Demultiplexer, 140)가 배치될 수 있다.
픽셀 구동회로는 디스플레이 구동 모드에서 타이밍 콘트롤러(Timing controller, 130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하여 화면 상에 입력 영상을 표시한다. 모바일 기기나 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130) 그리고 전원부(150)는 하나의 드라이브 IC(integrated circuit)에 집적될 수 있다.
데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 수신되는 픽셀 데이터(RGBW)를 수신한다. 데이터 구동부(110)는 감마 기준 전압(GMA)을 분압하여 픽셀 데이터의 계조별 감마 보상 전압을 발생하여 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함, 112)에 공급한다. 데이터 구동부(110)는 DAC를 이용하여 픽셀 데이터(RGBW)를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 데이터 전압(Vdata)은 센싱 모드에서 서브 픽셀들에 공급되는 센싱용 데이터 전압과, 디스플레이 구동 모드에서 서브 픽셀들에 기입되어 영상으로 재현되는 픽셀 데이터 전압으로 나뉘어진다. 데이터 구동부(110)로부터 출력된 데이터 전압(Vdata)은 데이터 라인들(102)에 공급된다. 데이터 구동부(110)는 하나 이상의 소스 드라이브 IC(integrated circuit, SDIC)로 구현될 수 있다.
데이터 구동부(110)는 센싱 라인들(103)에 연결된 샘플링 스위치 소자를 이용하여 서브 픽셀들 각각의 열화를 센싱하는 센싱부(111)를 더 포함할 수 있다.
디멀티플렉서(140)는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 스위치 소자들을 이용하여 데이터 구동부(110)로부터 출력된 데이터 전압(Vdata)을 다수의 데이터 라인들(102)로 분배한다. 디멀티플렉서(140)에 의해 데이터 구동부(110)의 한 채널로부터 출력된 데이터 전압(Vdata)이 다수의 데이터 라인들에 시분할 분배되기 때문에 데이터 구동부(110)의 채널 수가 감소될 수 있다.
게이트 구동부(120)는 액티브 영역(AA)의 픽셀 어레이와 함께 표시패널(100)의 픽셀 어레이 기판 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 픽셀 어레이 밖의 표시패널(100)의 베젤(BZ) 상에 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(104)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(104)에 순차적으로 공급할 수 있다. 게이트 신호는 도 3에 도시된 스캔 신호(SCAN)를 포함할 수 있다. 스캔 신호(SCAN)는 데이터 전압(Vdata)에 동기된다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영의 픽셀 데이터(RGB)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수신된 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(MCLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 디스플레이 구동 모드와 센싱 모드에서 픽셀 구동회로의 동작 타이밍을 제어한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 액티브 영역(AA)의 픽셀들에 표시될 1 픽셀 라인의 픽셀 데이터와 동기되어 유효 데이터 구간을 정의한다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)가 생략될 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 (140)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 게이트 타이밍 제어신호는 스타트 신호(Gate Start Pulse, VST), 시프트 클럭(GCLK) 등을 포함할 수 있다. 스타트 신호(VST)는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 제어한다.
타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 레벨 시프터(Level shifter)를 통해 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환되어 게이트 구동부(120)에 공급된다.
타이밍 콘트롤러(130)는 프레임 레이트(Frame rate)를 입력 프레임 주파수 이상의 주파수로 조정할 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 픽셀 구동회로의 동작 타이밍을 제어할 수 있다. 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
전원부(150)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 픽셀 구동회로의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 직류-직류 변환기는 호스트 시스템(200)으로부터의 직류 입력 전압(Vin)을 조정하여 감마 기준 전압(GMA), 게이트 온 전압(VGH). 게이트 오프 전압(VGL), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 기준 전압(Vref) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)은 게이트 구동부(120)에 공급된다. 기준 전압(Vref)은 서브 픽셀들 각각에서 센싱 노드 즉, 제2 노드(n2)의 전압을 균일하게 초기화하기 위하여 서브 픽셀들에 공통으로 공급되는 기준 전압이다. 전원부(150)는 PMIC(Power management integrated circuit)로 구현될 수 있다.
호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다.
센싱부(111)는 기준전압 제어 스위치(SW1), 샘플링 스위치(SW2), 및 샘플 앤 홀드부(116)를 포함한다. 기준전압 제어 스위치(SW1)는 기준전압 제어신호(PRE)에 따라 기준 전압(Vref)의 입력단과 센싱 라인(103) 사이의 전류 패스를 스위칭한다. 샘플링 스위치(SW2)는 샘플링 제어신호(SAM)에 따라 센싱 라인(1103)과 샘플 앤 홀드부(116) 간의 전류 패스를 스위칭한다.
기준전압 제어 스위치(SW1)는 제1 및 제2 기간 동안 턴-온(turn-on) 되어 센싱 라인(103)에 기준 전압(Vref)을 인가한 후, 제3 기간에서 턴-오프(turn-off)된다. 샘플링 스위치(SW2)는 제3 기간의 특정 시점에서 온 되어 센싱 라인(103)을 샘플 앤 홀드부(116)에 전기적으로 연결한다.
샘플 앤 홀드부(116)는 센싱 모드에서 픽셀 회로(101)에 연결된 센싱 라인(103) 상의 전류 또는 전압을 적분기로 샘플링한다. 적분기의 출력 전압은 아날로그-디지털 변환기(Analog-to-digital converter, 이하 “ADC”라 함)(115)에 입력되어 디지털 데이터(ADC DATA)로 변환된다. ADC(115)로부터 출력된 디지털 데이터(ADC DATA)는 서브 픽셀들 각각의 전기적 특성 예를 들어, 발광 소자(OLED)의 문턱 전압(Vth)과 이동도(Vth, μ) 정보를 포함한다. ADC(115)로부터 출력된 디지털 데이터(ADC DATA)는 타이밍 콘트롤러(130)로 전송된다.
픽셀 회로(101)는 도 3의 예와 같이, 발광 소자(OLED)와, 발광 소자(OLED)에 연결된 구동 소자(DT), 다수의 스위치 소자(M1, M2), 및 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(M1, M2)는 n 채널 트랜지스터(NMOS)로 구현될 수 있으나 이에 한정되지 않는다.
발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류로 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 ELVSS 전극에 연결된다.
제1 스위치 소자(M1)는 스캔 신호(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(M1)는 스캔 신호(SCAN)가 인가되는 게이트 라인(104)에 연결된 게이트 전극, 데이터 라인(102)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 게이트 전극, 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제2 전극이 제1 노드(n1)에 연결된다.
제2 스위치 소자(M2)는 스캔 신호(SCAN)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(M2)는 스캔 신호(SCAN)가 인가되는 게이트 라인(104)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 기준 전압(Vref)이 인가되는 센싱 라인(103)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 제2 전극, 커패시터(Cst)의 제2 전극, 및 제2 스위치 소자(M2)의 제1 전극이 제2 노드(n2)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 픽셀 구동 전압(ELVDD)이 공급되는 ELVDD 라인에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. 도 4에서 구동 소자(DT)의 게이트 전압(DTG)은 제1 노드(n2)의 전압이고, 구동 소자(DT)의 소스 전압(DTS)은 제2 노드(n2)의 전압이다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 1 프레임간 유지한다.
센싱 라인(103)은 도 2에 도시된 바와 같이 다수의 서브 픽셀들(101)에 공유될 수 있다. 예를 들어, 하나의 센싱 라인(103)은 네 개의 서브 픽셀들에 연결될 수 있다. 한편, 서브 픽셀들 각각에 1:1로 센싱 라인(104)이 연결될 수 있다.
디스플레이 구동 모드에서, 도 4에 도시된 바와 같이 픽셀 회로에 데이터 전압(Vdata)과 이에 동기되는 스캔 신호(SCAN)가 인가된다. 제1 스위치 소자(M1)가 턴-온될 때 구동 소자(DT)의 게이트 전압(DTG)은 데이터 전압(Vdata)에 의해 상승하여 턴-온된다. 이 때, 턴-온된 구동 소자(DT)를 통해 픽셀 구동 전압(ELVDD)이 제2 노드(n2)에 공급되어 구동 소자(DT)의 소스 전압(DTS)이 상승하여 게이트 전압(DTG)이 부스팅(boosting)된다. 이어서, 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광 소자(OLED)가 발광된다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. 도 6은 도 4에 도시된 제n 스테이지의 제1 제어 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 5 및 도 6을 참조하면, 게이트 구동부(120)의 시프트 레지스터는 클럭 라인과 캐리 신호라인을 통해 종속적으로 연결된 스테이지들[ST(n-1)~ST(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받고 시프트 클럭(GCLK1~GCLK4)의 라이징 에지에 동기하여 스캔 신호[SCAN(n-1))~SCAN(n+2)]와 캐리 신호[CAR(n-1)~CAR(n+2)]를 출력한다. 시프트 클럭(GCLK1~GCLK4)은 클럭 라인들(51)을 통해 스테이지들[ST(n-1)~ST(n+2)]에 입력된다.
스테이지들[ST(n-1)~ST(n+2)] 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하는 제1 제어 노드(Q)와, 풀다운 트랜지스터(Pull-down transistor)를 제어하는 제2 제어 노드(QB)를 포함한다. 제1 제어 노드(Q)가 스타트 펄스(VST) 또는 이전 스테이지로부터의 캐리 신호[CAR(n-1)~CAR(n+2)]에 따라 충전된 상태에서 플로팅(floating)된다. 제1 제어 노드가 플로팅된 상태에서 시프트 클럭(GCLK1~GCLK4))이 풀업 트랜지스터에 인가될 때, 부트스트래핑(bootstrapping)에 의해 제1 제어 노드 전압이 게이트 온 전압(VGH) 보다 큰 전압(VGH+α)으로 부스팅되어 풀업 트랜지스터(Tup)가 턴-온된다. 이 때, 스캔 신호[SCAN(n-1))~SCAN(n+2)]의 전압이 게이트 온 전압(VGH)으로 상승한다. 풀다운 트랜지스터는 제2 제어 노드(QB)가 충전될 때 턴-온되어 스캔 신호[SCAN(n-1))~SCAN(n+2)]의 전압을 게이트 오프 전압(VGL)까지 방전시킨다. 리셋 신호는 다음 스테이지로부터 인가될 수 있다.
도 7은 제n 스테이지[ST(n)]의 구성을 개략적으로 보여 주는 블록도이다.
도 7을 참조하면, 제n 스테이지[ST(n)]는 제1 내지 제4 회로부(72~78)로 나뉘어질 수 있다.
제1 회로부(72)는 입력 신호(INPUT)의 전압으로 제1 제어 노드(Q)를 충전하고, 리셋 신호(RST)의 전압으로 제1 제어 노드를 방전시킨다.
입력 신호(INPUT)는 스타트 펄스 또는 이전 스테이지로부터의 캐리 신호[CAR(n-1)]일 수 있다. 리셋 신호(RST)는 다음 스테이지로부터 입력되는 캐리 신호[CAR(n+1)]일 수 있다.
제2 회로부(74)는 인버터(Inverter) 회로를 이용하여 제1 제어 노드(Q)의 전압이 충전될 때 제2 제어 노드(QB)를 방전시킨다. 제3 회로부(76)는 풀업 트랜지스터와 풀다운 트랜지스터를 이용하여 캐리 신호[CAR(n)]와 스캔 신호[SCAN(n)]를 출력한다. 제4 회로부(78)는 제1 제어 노드(Q)를 VSS 노드에 연결하여 제1 제어 노드(Q)가 플로팅되지 않도록 제어하고 입력 신호(INPUT)에 따라 제2 제어 노드(QB)를 VSS 노드에 연결한다.
도 8은 제n 스테이지[ST(n)]의 일 예를 상세히 보여 주는 회로도이다. 도 9는 제n 스테이지의 입출력 신호와 제어 노드 전압을 보여 주는 파형도이다. 게이트 구동부(120)는 도 8과 같은 회로에 한정되지 않는다는 것에 주의하여야 한다.
도 8 및 도 9를 참조하면, 제n 스테이지[ST(n)]에 GVDD, GVSS0~GVSS2 등의 직류 전원 전압이 공급된다. 제n 스테이지[ST(n)]에 입력 신호(INPUT), 리셋 신호(RST), 캐리 신호용 시프트 클럭[CRCLK(n)], 및 스캔 신호용 시프트 클럭[SCCLK(n)]이 입력된다. GVDD는 GVSS0~GVSS2 보다 높은 고전위 전원 전압이다. GVSS0~GVSSS2의 전압은 네가티브 바이어스(Negative Bias) 조건에서 제10 트랜지스터(T10)가 턴-오프(turn-off)될 수 있도록 GVSS2 < GVSS0으로 설정되고, 제2 제어 노드(QB)의 전압이 하이 전압으로 충전되어 있을 때 제4C 트랜지스터(T4C)가 완전히 오프될 수 있도록 GVSS2 < GVSS1으로 설정될 수 있다. GVSS1과 GVSS0의 전압은 GVSS1 = GVSS0으로 설정될 수 있다.
캐리 신호용 시프트 클럭[CRCLK(n)]과 스캔 신호용 시프트 클럭[SCCLK(n)]은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙하며 동일한 위상의 클럭으로 발생된다.
제1 회로부(72)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 전압일 때 입력 신호(INPUT)의 전압을 제1 제어 노드(Q)에 공급하여 제1 제어 노드(Q)를 충전(pre-charging)한다. 제1 회로부(72)는 제1A 및 제1B 트랜지스터들(T1A, T1B)와, 제2A 및 제2B 트랜지스터들(T2A, T2B)을 포함한다. 입력 신호는 도 9에 도시된 바와 같이 이전 스테이지로부터의 캐리 신호[CAR(n-1)]일 수 있다.
제1A 트랜지스터(T1A)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 입력 신호(INPUT)의 전압을 제1 노드(81)에 공급한다. 제1A 트랜지스터(T1A)는 입력 신호(INPUT)가 인가되는 게이트 및 제1 전극과, 제1 노드(81)에 연결된 제2 전극을 포함한다.
제1B 트랜지스터(T1B)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제1 노드(81)의 전압을 제1 제어 노드(Q(n))에 공급하여 제1 제어 노드(Q)를 충전한다. 제1B 트랜지스터(T1B)는 입력 신호(INPUT)가 인가되는 게이트, 제1 노드(81)에 연결된 제1 전극, 및 제1 제어 노드(Q(n))에 연결된 제2 전극을 포함한다.
제1 제어 노드(Q)의 전압이 충전된 상태에서 캐리 신호(C(n-1))의 전압이 게이트 로우 전압(VGL)일 때 제1A 및 제1B 트랜지스터들(T1A, T1B) 사이의 제1 노드(81)의 전압이 GVDD이다.
제2A 및 제2B 트랜지스터(T2A, T2B)는 리셋 신호(RST)가 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 제1 제어 노드(Q)를 GVSS2 노드에 연결하여 제1 제어 노드(Q)를 GVSS2까지 방전시킨다. 제2A 트랜지스터(T2A)는 리셋 신호(RST)가 인가되는 게이트, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다. 제2B 트랜지스터(T2B)는 리셋 신호(RST)가 인가되는 게이트, 제1 노드(81)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제1 회로부(72)는 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 제어 노드(Q(n))의 전압이 게이트 온 전압(VGH) 이상으로 충전될 때 턴-온되어 GVDD 노드를 제1 노드(81)에 연결하여 제1 노드(81)를 GVDD로 충전하여 제1 노드(81)의 누설 전류를 보충한다. 제3 트랜지스터(T3)는 제1 제어 노드(Q(n))에 연결된 게이트, GVDD 노드에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다.
제2 회로부(74)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압으로 부스팅되는 충전 기간에 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시키는 인버터 회로를 포함한다. 제2 회로부(72)는 제4A 내지 제4C 트랜지스터들(T4A, T4B, T4C)과, 제5 트랜지스터(T5)를 포함한다.
제4A 트랜지스터(T4A)는 제2 노드(82)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 GVDD 노드를 제2 제어 노드(QB)에 연결함으로써 제2 제어 노드(QB)를 GVDD로 충전시킨다. 제4A 트랜지스터(T4A)는 제2 노드(82)에 연결된 게이트, GVDD 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제1 커패시터(C1)는 제4A 트랜지스터(T4A)의 게이트와 제2 전극 사이에 연결된다. 제1 커패시터(C1)에 의해 제4A 트랜지스터(T4A)가 턴-온될 때 제2 노드(82)의 전압이 부스트될 수 있다.
제4B 트랜지스터(T4B)는 GVDD에 의해 턴-온되는 다이오드(Diode)로 동작한다. 제4B 트랜지스터(T4B)는 GVDD를 제2 노드(82)에 공급하여 제2 노드(82)를 충전한다. 제4B 트랜지스터(T4B)는 GVDD 노드에 연결된 게이트 및 제1 전극과, 제2 노드(82)에 연결된 제2 전극을 포함한다.
제4C 트랜지스터(T4C)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압으로 충전될 때 턴-온되어 제2 노드(82)를 GVSS1 노드에 연결하여, 제2 노드(82)를 GVSS1까지 방전시킨다. 이 때, 제2 제어 노드(QB)의 전압은 제5 트랜지스터(T5)에 의해 GVSS2로 유지된다. 제4C 트랜지스터(T4C)는 제1 제어 노드(Q)에 연결된 게이트, 제2 노드(82)에 연결된 제1 전극, 및 GVSS1 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 제1 제어 노드(Q)의 전압이 게이트 온 전압 이상의 하이 전압일 때 턴-온되어 제2 제어 노드(QB)를 GVSS2 노드에 연결하여 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시킨다. 제5 트랜지스터(T5)는 제1 제어 노드(Q)에 연결된 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제3 회로부(76)는 제1 및 제2 풀업 트랜지스터들(T8, T10)과, 제1 및 제2 풀다운 트랜지스터들(T9, T11)을 포함한다.
제1 풀업 트랜지스터(T8)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 시프트 클럭[CRCLK(n)]이 인가되는 제1 클럭 라인을 제1 출력 노드(83)에 연결한다. 이 때, 시프트 클럭[CRCLK(n)]의 게이트 온 전압(VGH)으로 제1 출력 노드(83)의 전압이 충전되어 캐리 신호[CAR(n)]의 펄스가 라이징(rising)된다. 제1 풀업 트랜지스터(T8)는 제1 제어 노드(Q(n))에 연결된 게이트, 제1 클럭 라인에 연결된 제1 전극, 및 제1 출력 노드(83)에 연결된 제2 전극을 포함한다.
제1 풀다운 트랜지스터(T9)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 제1 출력 노드(83)를 GVSS2 노드에 연결하여 제1 출력 노드(83)를 GVSS2까지 방전시킨다. 제1 풀다운 트랜지스터(T9)이 턴-온될 때 캐리 신호(CAR(n))의 전압이 게이트 오프 전압(VGL)로 낮아진다. 제1 풀다운 트랜지스터(T9)는 제2 제어 노드(QB)에 연결된 게이트, 제1 출력 노드(83)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제2 풀업 트랜지스터(T10)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 시프트 클럭[SCCLK(n)]이 인가되는 제2 클럭 라인을 제2 출력 노드(84)에 연결하여 제2 출력 노드(75)를 충전시킨다. 제2 풀업 트랜지스터(T10)이 턴-온될 때 스캔 신호[SCAN(n)]의 전압이 게이트 온 전압(VGH)으로 높아진다. 제2 풀업 트랜지스터(T10)는 제1 제어 노드(Q)에 연결된 게이트, 제2 클럭 라인에 연결된 제1 전극, 및 제2 출력 노드(84)에 연결된 제2 전극을 포함한다.
제3 회로부(76)는 제2 커패시터(C2)를 더 포함할 수 있다. 제2 커패시터(C2)는 제1 제어 노드(Q)와 제2 출력 노드(84) 사이에 연결될 수 있다. 제8 트랜지스터(T8)가 턴-온될 때 제2 출력 노드(84)의 전압이 상승하고, 제2 출력 노드(83)와 커패시터(C2)로 커플링된 제1 제어 노드(Q(n))의 전압이 부스팅될 수 있다.
제2 풀다운 트랜지스터(T11)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제2 출력 노드(84)를 GVSS0 노드에 연결하여 제2 출력 노드(84)의 전압을 GVSS0까지 방전시킨다. 제2 풀다운 트랜지스터(T11)이 턴-온될 때, 스캔 신호[SCAN(n)]의 폴링 에지에서 [SCAN(n)]의 전압이 GVSS0까지 낮아진다. 제2 풀다운 트랜지스터(T11)는 제2 제어 노드(QB)에 연결된 게이트, 제2 출력 노드(84)에 연결된 제1 전극, 및 GVSS0 노드에 연결된 제2 전극을 포함한다.
제4 회로부는 제6A 및 제6B 트랜지스터들(T6A, T6B)과, 제7 트랜지스터(T7)를 포함한다.
제6A 및 제6B 트랜지스터(T6A, T6B)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제1 제어 노드(Q)를 GVSS2 노드에 연결하여 제1 제어 노드(Q)를 GVSS2까지 방전시킨다. 제6A 트랜지스터(T6A)는 제1 제2 제어 노드(QB)에 연결된 게이트, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다. 제6B 트랜지스터(T6B)는 제2 제어 노드(QB)에 연결된 게이트, 제1 노드(81)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 입력 신호(INPUT)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제2 제어 노드(QB)를 GVSS2 노드에 연결하여 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시킨다. 제7 트랜지스터(T6)는 입력 신호(INPUT)가 인가되는 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
Oxide TFT는 NBTiS 조건에서 문턱 전압(Vth)이 부극성 방향으로 시프트된다. NBTiS 조건에서 제8 및 제9 트랜지스터들(T8, T9)의 게이트-소스간 전압(Vgs)에 아래의 예와 같이 음의 전압으로 인가될 수 있다. 이 경우, NBTiS에서 트랜지스터들(T8, T9)이 오프되어 구동 전원(GVDD, GVSS)의 drop/rising이 출력 신호(EM OUT(n))에 반영되지 않는다.
도 8에 도시된 회로를 구성하는 트랜지스터들(T1A ~ T11)은 Oxide TFT로 구현될 수 있다. Oxide TFT의 산화물 반조체가 수분(H20)에 노출될 때 음이온이 산화물 반도체에 침투되어 전자량이 증가될 수 있고, 이 경우, Oxide TFT의 문턱 전압(Vth)이 네가티브 시프트(negative shift)될 수 있다.
본 발명의 픽셀 어레이 기판은 영상이 표시되는 액티브 영역(AA)의 픽셀 어레이와, 픽셀 어레이의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부(120)와, 도 10 및 도 17에 도시된 바와 같이 픽셀 어레이와 게이트 구동부(120)에 형성된 평탄화층(OC)과, 평탄화층(OC)의 일부가 제거된 슬릿 라인(SL)을 포함한다. 슬릿 라인(SL)은 게이트 구동부(120) 위에서 게이트 구동부를 가로 지른다. 픽셀 어레이 기판은 발광 소자의 캐소드와 연결되고 절연층을 사이에 두고 게이트 구동부(120)와 중첩되는 금속층을 더 포함한다.
평탄화층(OC)은 게이트 구동부(120) 위에서 게이트 구동부(120)를 가로 지르는 슬릿 라인(SL)을 포함한다. 슬릿 라인(SL)에서 평탄화층이 제거된다.
도 10은 픽셀 어레이 기판 상에 형성된 TFT, 커패시터, 및 패드의 단면 구조의 일 예를 보여 주는 단면도이다. 도 10에서 TFT는 픽셀 회로의 구동 소자를 나타낸다. 도 10에 도시된 픽셀 어레이 기판의 픽셀 구조는 기판(GLS) 반대측 즉, 상부로 빛이 발산되는 상부 발광형(Top emission) 픽셀 구조의 일 예이다. 본 발명의 픽셀 구조는 도 10에 한정되지 않는다는 것에 주의하여야 한다.
도 10을 참조하면, 기판(GLS) 상에 제1 금속 패턴(LS)이 형성된다. 제1 금속 패턴(LS)은 TFT의 아래에 배치되어 TFT로 조사되는 빛을 차단한다. 버퍼층(BUF)은 무기 절연재료 예를 들어, SiO2, SiNx 등으로 형성되어 제1 금속 패턴(LS)을 덮는다. 액티브 패턴(ACT)은 TFT의 반도체 채널층을 포함한다. 액티브 패턴(ACT)의 일부는 커패시터(Cst)의 유전층으로 이용될 수 있다. TFT가 Oxide TFT로 구현된 경우, 액티브 패턴(ACT)은 IGZO(Indium gallium zinc oxide)를 포함할 수 있다.
액티브 패턴(ACT) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 무기 절연재료로 형성될 수 있다. 제1 및 제2 층간 절연층(ILD1, IDD2)는 제3 금속 패턴(GATE)과 제4 금속 패턴(SD) 사이에 배치되어 이 금속 패턴들 간을 절연한다.
커패시터(Cst)에서 제1 층간 절연층(ILD1) 상에 제2 금속 패턴(GATE2)이 형성된다. 제2 금속 패턴(GATE2)은 커패시터(Cst)의 하부 전극을 포함한다.
제3 금속 패턴(GATE)은 패드(PAD)와 TFT에 배치된다. 패드(PAD)에 배치된 제3 금속 패턴(GATE)은 하부 패드 전극을 포함한다. TFT에 배치된 제3 금속 패턴(GATE)은 TFT의 게이트 전극을 포함한다.
제4 금속 패턴(SD)은 패드(PAD), TFT, 및 커패시터(Cst)에 배치된다. 패드(PAD)에 배치된 제4 금속 패턴(SD)은 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 콘택홀(Contact hole)을 통해 제3 금속 패턴(GATE)과 접촉되는 상부 패드 전극을 포함한다. 상부 패드 전극은 ACF(Anisotropic Conductive Film)를 통해 FPC(Flexible Printed Circuit), COF(Chip On Film) 또는 소스 드라이브 IC의 출력 단자에 연결될 수 있다.
TFT에 배치된 제4 금속 패턴(SD)은 TFT의 소스 전극 및 드레인 전극을 포함한다. 커패시터(Cst)에 배치된 제4 금속 패턴(SD)은 커패시터(Cst)의 상부 전극을 포함한다. 소스 전극과 드레인 전극은 제1 및 제2 층간 절연층(ILD1, ILD2)를 관통하는 콘택홀들을 통해 액티브 패턴(ACT)에 접촉된다.
보호층(PAS)은 TFT와 커패시터(Cst)를 덮는다. 보호층(PAS)은 무기 절연재료로 형성될 수 있다. 평탄화층(OC)은 보호층(PAS)을 덮어 표면을 평탄하게 한다. 평탄화층(OC)은 유기 절연재료로 형성될 수 있다.
발광 소자(OLED)의 애노드 전극(ANO)은 평탄화층(OC) 상에 배치되어 보호층(PAS)과 평탄화층(OC)을 관통하는 콘택홀을 통해 TFT의 제4 금속 패턴에 접촉된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide)와 같은 투명 전극 물질을 포함할 수 있다. 뱅크 패턴(BANK)은 유기 절연재료로 형성되어 평탄화층(OC)과 애노드 전극(ANO) 상에 배치되어 발광 영역을 정의한다. 발광 소자(OLED)의 유기 화합물층(EL)은 뱅크 패턴(BANK)에 의해 정의된 애노드 전극의 노출 영역 상애 배치되고, 뱅크 패턴(BANK) 상에 배치된다. 발광 소자(OLED)의 캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극은 IZO(Indium Zinc Oxide)와 같은 투명 금속 전극 물질을 포함할 수 있다.
도 11은 픽셀 어레이 기판을 개략적으로 보여 주는 평면도이다. 도 11에서 SIC1~SIC4는 COF에 실장된 소스 드라이브 IC들을 나타낸다. COF들은 ACF를 통해 픽셀 어레이 기판 상에 접착되어 소스 드라이브 IC들(SIC1~SIC4)의 출력 단자들을 패드들(PAD)에 연결한다. 게이트 구동부(120)는 픽셀 어레이 기판의 좌측과 우측 배젤 영역 상에 배치될 수 있다.
도 12는 픽셀 어레이 기판 상에 배치된 전원 배선들을 보여 주는 평면도이다.
도 12를 참조하면, 전원 배선들은 소스 드라이브 IC들(SIC1~SIC4)의 VSS 출력 채널에 연결된 VSS 입력부(VSSIN), 소스 드라이브 IC들(SIC1~SIC4)의 VDD 출력 채널에 연결된 VDD 입력부(VDDIN), VSS 상단 전극(VSS), 상단 VDD 쇼팅바(shorting bar, VDDBU), 상단 VSS 쇼팅바(VSSBU), VSS 라우팅 라인(BVSS), 수직 VSS 라인(VVSS), 하단 VDD 쇼팅바(VDDBL), 수평 VDD 라인(HVDD), 수직 VDD 라인(VVDD) 등을 포함한다.
VSS 배선들(VSSIN, VSS, VSSBU, VSSBL, BVSS, VVSS)은 픽셀들의 EVVSS 노드에 연결되어 픽셀들에 저전위 전원 전압(ELVSS)을 공급한다. VDD 배선들(VDDIN, VDDBU, VDDBL, HVDD, VVDD)은 픽셀들의 ELVDD 노드에 연결되어 픽셀들에 픽셀 구동 전압(ELVSS)을 공급한다.
전원 입력부(VSSIN, VDDIN), VSS 상단 전극(VSS), 상단 VDD 쇼팅바(VDDBU) 및 상단 VSS 쇼팅바(VSSBU)은 픽셀 어레이 기판의 상단 베젤(BZ) 상에 배치될 수 있다. VSS 라우팅 라인(BVSS)은 픽셀 어레이 기판의 좌측 베젤(BZ), 우측 베젤(BZ) 및 하단 베젤(BZ) 상에 배치되는 전원 라인을 포함한다. VSS 라우팅 라인(BVSS)은 하단 쇼팅바(VSSBL)을 포함한다.
상단 VSS 쇼팅바(VSSBU)와 하단 쇼팅바(VSSBL)에 다수의 수직 VSS 라인들(VVSS)이 연결된다. 상단 VDD 쇼팅바(VDDBU)와 하단 VDD 쇼팅바(VDDBL) 사이에 다수의 수직 VDD 라인들(VVDD)이 연결된다.
수직 VSS 라인들(VVSS), 수평 VDD 라인들(HVDD), 및 수직 VDD 라인들(VVDD)은 입력 영상이 표시되는 액티브 영역(AA)에 배치되어 픽셀들에 ELVDD와 ELVSS를 공급한다.
VSS 입력부(VSSIN)는 제1 금속 패턴(LS)으로 형성될 수 있다. VSS 상단 전극(VSS)은 발광 소자(OLED)의 애노드 전극과 같은 전극 물질로 형성될 수 있다. VSS 상단 전극(VSS)은 상단 베젤(BZ) 상에서 넓게 면적으로 형성될 수 있다. VSS 입력부(VSSIN)는 제1 콘택홀들(CNT1)을 통해 VSS 상단 전극(VSS)에 연결될 수 있다. 제1 콘택홀들(CNT1)은 VSS 입력부(VSSIIN)와 VSS 상단 전극(VSS)의 교차부에서 VSS 입력부(VSSIIN)와 VSS 상단 전극(VSS) 사이의 절연층을 관통한다.
픽셀 어레이 기판의 상단 코너부에 형성된 VSS 입력부(VSSIN)와 VSS 라우팅 라인(BVSS)은 소스 드라이브 IC(SIC1, SIC4)의 VSS 출력 채널에 공통으로 연결될 수 있다. 상단 VSS 쇼팅바(VSSB)는 제2 콘택홀들(CNT2)을 통해 VSS 라우팅 라인(BVSS)과 수직 VSS 라인들(VVSS)에 연결된다. 상단 VSS 쇼팅바(VSSB)는 제4 금속 패턴(SD)으로 형성될 수 있다. VSS 라우팅 라인(BVSS), 하단 쇼팅바(VSSBL), 및 수직 VSS 라인들(VVSS)은 제1 금속 패턴(LS)으로 형성될 수 있다. 제2 콘택홀들(CNT2)은 제1 금속 패턴(LS)과 제4 금속 패턴(SD) 사이의 절연층을 관통한다.
VDD 입력부(VDDIN), 하단 VDD 쇼팅바(VDDBL), 및 수직 VDD 라인들(VVDD)은 제1 금속 패턴(LS)으로 형성될 수 있다. 상단 VDD 쇼팅바(VDDB)는 제4 금속 패턴(SD)으로 형성될 수 있다. VDD 입력부(VDDIN)와 수직 VDD 라인들(VVDD)은 제3 콘택홀들(CNT3)을 통해 상단 VDD 쇼팅바(VDDB)에 연결될 수 있다. 제3 콘택홀들(CNT3)은 제1 금속 패턴(LS)과 제4 금속 패턴(SD) 사이의 절연층을 관통한다.
수평 VDD 라인들(HVDD)은 제4 금속 패턴(SD)으로 형성될 수 있다. 수평 VDD 라인들(HVDD)은 제4 콘택홀들(CNT4)을 통해 수직 VDD 라인들(VVDD)에 연결될 수 있다. 제4 콘택홀들(CNT4)은 제1 금속 패턴(LS)과 제4 금속 패턴(SD) 사이의 절연층을 관통한다.
픽셀 어레이 기판은 게이트 구동부(120) 위에 배치된 금속층을 포함할 수 있다. 금속층은 발광 소자(OLED)의 캐소드에 연결될 수 있다. 이 금속층과 게이트 구동부(120)의 회로 사이에 절연층이 얇은 경우, 게이트 구동부(120)와 캐소드가 단락(short circuit)될 수 있다.
본 발명은 캐소드에 연결된 금속층과 게이트 구동부(120) 사이에 두꺼운 평탄화층(OC)을 배치하고, 평탄화층(OC)에 게이트 구동부(120)를 가로 지르는 슬릿 라인(slit)을 형성한다. 따라서, 본 발명은 절연막 두께를 두껍게 하여 게이트 구동부(120)와 캐소드간 단락 불량을 방지하고, 슬릿 라인을 이용하여 수분 침투 경로를 길게 하여 게이트 구동부(120)에 영향을 주는 수분을 최소화할 수 있다.
도 12에서 “LINK”는 소스 드라이브 IC들(SIC1~SIC4)와 픽셀 어레이 사이에 존재하는 링크 영역을 나타낸다. 소스 드라이브 IC들(SIC1~SIC4)의 전원 출력 채널들을 전원 배선들(VSSIN, VDDIN, VSSB, VDDB)과 연결하는 링크 라인들과, 소스 드라이브 IC들(SIC1~SIC4)의 데이터 전압 출력 채널들을 데이터 라인들(102)과 연결하는 링크 라인들이 링크 영역(LINK) 상에 배치된다.
도 13 및 도 14는 픽셀 어레이 기판의 베젤(BZ)에 형성된 평탄화층의 슬릿 라인(slit)을 보여 주는 평면도이다.
도 13 및 도 14를 참조하면, 픽셀 어레이 기판의 좌/우측 배젤에 게이트 구동부(120)가 배치될 수 있다. 게이트 구동부(120) 위에 평탄화층(OC)이 덮여진다.
평탄화층(OC)의 슬릿 라인(SL)은 게이트 구동부(120)를 가로 지르는 음각 라인 형태를 갖는다. 슬릿 라인(SL)에서 평탄화층(OC)의 유기 절연재료가 제거된다. 슬릿 라인(SL)은 도 13 및 도 14에 도시된 바와 같이 게이트 구동부(120)가 배치된 픽셀 어레이의 좌우측 베젤(BZ)에 형성될 수 있다. 또한, 슬릿 라인(SL)은 도 14에 도시된 바와 같이 픽셀 어레이 기판의 상단 베젤(BZ)과 하단 베젤(BZ) 중 하나 이상에 형성될 수 있다. 슬릿 라인(SL)이 도 14와 같이 픽셀 어레이 기판의 상하와, 좌우에서 폐루프 형태로 연결되면 수분 투습 경로로부터 픽셀 어레이를 아일랜드(Island) 형태로 보호해 줄 수 있다.
도 15는 게이트 구동부(120)를 가로 지르는 슬릿 라인의 일 예를 보여 주는 도면이다. 도 16은 게이트 구동부를 구성하는 트랜지스터의 네가티브 바이어스에 따른 출력 신호의 변화를 보여 주는 시뮬레이션 결과 도면이다.
도 15를 참조하면, 게이트 구동부(120)의 트랜지스터에 네가티브 바이어스가 인가될 때 출력 특성이 나빠질 수 있다. 특히, 제3 및 제4 회로부(76, 78)를 구성하는 트랜지스터들에 네가티브 바이어스가 인가되면 도 16과 같이 스캔 신호(SCAN)의 게이트 온 전압(VGH)이 낮아지고 파형이 왜곡될 수 있다. 이러한 트랜지스터들이 수분에 노출되면 그 문턱 전압(Vth)이 네가티브 시프트되어 네가티브 바이어스가 인가될 수 있다. 이에 비하여, 제1 및 제2 회로부(72, 74)를 구성하는 트랜지스터들은 네가티브 바이어스에서 출력 파형에 거의 영향을 주지 않는다. 도 16에서, 도면 부호 “161”은 정상적인 스캔 신호 파형이고, “162”는 제3 및 제4 회로부들(76, 78)이 수분에 노출될 때의 스캔 신호 파형이다.
슬릿 라인(SL)은 제1 회로부(72)와 제3 회로부(76) 사이를 지나 갈 수 있다. 또한, 슬릿 라인(SL)은 제2 회로부(74)와 제4 회로부(78) 사이를 지나 갈 수 있다.
도 15에 도시된 바와 같이 수분은 픽셀 어레이 기판의 가장자리부터 픽셀 어레이 기판에 침투될 수 있다. 따라서, 픽셀 어레이 기판의 가장자리에 수분에 대한 영향이 적은 제1 및 제2 회로부들(72, 74)이 배치되고, 수분에 영향을 많이 받는 제3 및 제4 회로부들(76, 78)이 픽셀 어레이 기판의 가장자리로부터 멀리 배치되는 것이 바람직하다. 제3 및 제4 회로부들(76, 78)은 슬릿 라인(SL)을 사이에 두고 제1 및 제2 회로부들(72, 74) 보다 픽셀 어레이 기판의 가장 자리로부터 먼 위치에 배치될 수 있다. 평탄화층(OC)의 슬릿 라인(SL)은 수분 침투 경로를 길게 하여 제3 및 제4 회로부(76, 78)으로 향하는 수분을 차단할 수 있다. 따라서, 본 발명은 게이트 구동부(120)에서 수분에 취약한 회로 부분을 수분으로부터 보호하여 게이트 구동부(120)의 신뢰성을 향상시킬 수 있다.
도 17은 도 11에서 선 “I-I'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
도 17을 참조하면, 픽셀 어레이 기판의 베젤(BZ)은 그라운드 배선이 형성된 그라운드 영역(GND), VSS 라우팅 라인(BVSS), 클럭 라인들이 배치된 클럭 배선 영역(CLKS), 게이트 구동부(120)가 배치되는 GIP 영역(GIP) 등을 포함한다. 게이트 구동부(GIP)에 인가되는 시프트 클럭은 클럭 라인들에 인가된다.
베젤(BZ) 상에서 절연층(PAS2)이 그라운드 영역(GND), 클럭 배선 영역(CLKS), 및 GIP 영역(GIP)을 덮는다. 절연층(PAS2)은 무기 절연재료로 형성될 수 있다.
평탄화층(OC)은 절연층(PAS2) 상에 형성된다. 평탄화층(OC)이 제거된 슬릿 라인(SL)은 GIP 영역(GIP) 상에 위치한다. 슬릿 라인(SL)의 폭은 30μm ~ 80 μm 사이의 폭으로 설정될 수 있으나, 이에 한정되지 않는다.
픽셀 어레이 기판의 베젤과 최외곽에 하나 이상의 댐 패턴(DAM)이 배치될 수 있다. 댐 패턴(DAM)은 뱅크 패턴(BANK)과 같은 유기 절연재료로 형성될 수 있다. 댐 패턴(DAM)은 잉크젯 공정에서 분사되는 용액의 흐름을 막는 역할을 한다. 댐 패턴(DAM)은 픽셀 어레이 기판의 최외곽에서 절연층(PAS2) 상에 형성된다. 또한, 댐 패턴(DAM)은 GIP 영역(GIP) 위에서 평탄화층(OC) 상에 형성될 수 있다.
금속층(ML)이 평탄화층(OC) 상에 형성될 수 있다. 금속층(ML)은 댐 패턴(DAM)과 뱅크 패턴(BANK)을 덮을 수 있다. 금속층(ML)은 발광 소자(OLED)의 캐소드에 연결되고 절연층을 사이에 두고 게이트 구동부(120)와 중첩된다. 금속층(ML)은 도 12에서 픽셀 어레이 기판의 좌우측 베젤을 따라 형성된 VSS 라우팅 라인(BVSS)일 수 있다. 금속층(ML)은 도 21 및 도 22에 도시된 바와 같이 슬릿 라인(SL) 내의 평탄화층 측면과 절연층 상면에도 형성될 수 있다.
베젤에 배치된 밀봉층(PAS3)이 평탄화층(OC), 금속층(ML), 댐 패턴(DAM), 및 뱅크 패턴(BANK)을 덮을 수 있다. 밀봉층(PAS3)은 무기 절연재료로 형성될 수 있다. 밀봉층(PAS3)은 인캡슐레이션층(Encapsulation Layer)일 수 있다.
도 18은 도 17에서 C 부분을 위에서 바라 본 평면도이다. 도 19는 도 18에서 선 “A-A'”을 따라 절취하여 슬릿 라인 내에서의 금속층 간 절연층 두께를 보여 주는 단면도이다. 도 20은 도 18에서 선 “B-B'”을 따라 절취하여 슬릿 라인 내에서의 금속층 간 절연층 두께를 보여 주는 단면도이다.
도 18 내지 도 20을 참조하면, 게이트 구동부(120)를 가로 지르는 슬릿 라인(SL) 내에서 금속층(ML)과 게이트 구동부(120)의 회로 사이의 절연층 두께를 두껍게 하여 금속층(ML)과 게이트 구동부(120) 사이의 단락을 방지하는 것이 바람직하다.
게이트 구동부(120)는 도 18에 도시된 바와 같이 슬릿 라인을 가로 지르는 금속 패턴들을 포함한다.
본 발명은 슬릿 라인(SL)에서 중첩되는 금속층(ML)과 슬릿 라인(SL) 사이의 절연층 두께를 8,000Å ~ 16,000Å 정도로 두껍게 한다. 이를 위하여, 본 발명은 슬릿 라인(SL)을 가로 지르는 게이트 구동부(120)의 금속 패턴들을 층간 절연층(ILD1, ILD2) 아래의 제1 및 제2 저층 금속 패턴으로 형성할 수 있다. 제1 저층 금속 패턴(LS)의 일 예로, 제1 금속 패턴(LS)과 동일층에 형성되는 금속 패턴일 수 있다. 제1 저층 금속 패턴의 일 예로, 제1 금속 패턴(LS)과 동일층에 형성되는 금속 패턴일 수 있다. 제2 저층 금속 패턴의 일 예로, 제2 금속 패턴(GATE2) 또는 제3 금속 패턴(GATE2)과 동일층에 형성되는 금속 패턴일 수 있다.
슬릿 라인(SL) 아래의 금속 패턴들은 제1 및 제2 회로부들(72, 74)과, 제3 및 제4 회로부들(76, 78)을 연결하는 저층 금속 배선들을 포함할 수 있다. 저층 금속 배선들은 게이트 구동부(120)는 슬릿 라인(SL) 아래에서 슬릿 라인(SL)을 가로 질러 소스-드레인 금속 패턴 즉, 제4 금속 패턴(SD)에 점핑(jumping) 연결 구조로 연결될 수 있다.
예를 들어, 도 18에 도시된 바와 같이 슬릿 라인(SL)을 가로 지르는 저층 금속 배선이 제1 저층 금속 패턴(LS) 또는 제3 저층 금속 패턴(GATE)으로 형성될 있다. 이러한 저층 금속 배선(LS 또는 GATE)은 콘택홀(CNT5)을 통해 슬릿 라인(SL) 바깥의 평탄화층(OC) 아래에서 게이트 구동부(120) 내의 제4 금속 패턴(SD)과 연결될 수 있다.
저층 금속 배선들은 도 19 및 도 20에 도시된 바와 같이 제1 금속 패턴(LS)으로 형성될 수 있다. 이 경우, 제1 금속 패턴(LS)과 금속층(ML) 사이에 층간 절연층(ILD), 및 보호층(PAS3) 등의 절연층들이 적층되어 있다. 픽셀 어레이 기판의 베젤에서 슬릿 라인(SL) 아래에서 금속층(ML)과 제1 금속 패턴(LS) 사이의 절연층들의 두께 합은 대략 14,000Å 정도로 두껍게 될 수 있다. 절연층 두께는 16,000Å 정도로 더 두껍게 될 수도 있다.
게이트 구동부(120)는 슬릿 라인(SL) 아래에서 슬릿 라인(SL)을 가로 지르는 저층 금속 배선들을 포함할 수 있다. 게이트 구동부(120)의 금속 배선들은 도 20에 도시된 바와 같이 제3 금속 패턴(GATE)으로 형성될 수 있다. 이 경우, 제3 금속 패턴(GATE)과 금속층(ML) 사이에 층간 절연층(ILD), 및 보호층(PAS3) 등의 절연층들이 적층되어 있다. 이 경우, 픽셀 어레이 기판의 베젤에서 슬릿 라인(SL) 아래에서 금속층(ML)과 제3 금속 패턴(GATE) 사이의 절연층들의 두께 합은 대략 10,000Å 정도로 두껍게 될 수 있다. 절연층 두께는 8,000Å 정도로 조정될 수도 있다.
슬릿 라인(SL)은 도 21에 도시된 바와 같이 픽셀 어레이 기판의 베젤에 하나 또는 다수의 슬릿 라인들(SL1, SL2)으로 배치될 수 있다.
슬릿 라인(SL)은 도 22 및 도 23에 도시된 바와 같이 픽셀 어레이의 상단과 하단 베젤에서 캐소드와 연결된 금속층(ML)과 VSS 배선을 연결하는 콘택홀을 형성할 수 있다. 금속층(ML)은 슬릿 라인을 통해 VSS 배선들 중 적어도 하나에 연결될 수 있다.
도 22는 도 11에서 선 “II-II'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
도 22를 참조하면, 픽셀 어레이 기판의 상단 베젤 코너부는 패드(PAN), 링크 영역(LINK), VSS 입력부(VSSIN), VDD 입력부(VDDIN), 상단 VDD 쇼팅바(VDDBU), 상단 VSS 쇼팅바(VSSBU), VSS 상단 전극(VSS), 디멀티플렉서(MUX) 등을 포함한다.
평탄화층(OC)은 링크 영역(LINK), VDD 입력부(VDDIN), 디멀티플렉서(MUX) 등을 덮을 수 있다. 또한, 평탄화층(OC)은 VSS 상단 전극(VSS)의 일부를 덮을 수 있다.
상단 VSS 쇼팅바(VSSBU)는 평탄화층(OC) 상에서 수평 방향(X)을 따라 형성되고, 슬릿 라인(SL)을 통해 VSS 상단 전극(VSS)에 연결된다. 캐소드에 연결된 금속층(ML)은 슬릿 라인(SL) 내의 상단 VSS 쇼팅바(VSSBU)에 접촉된다. 슬릿 라인(SL)에서 상단 VSS 전극(VSS), 상단 VSS 쇼팅바(VSSBU), 및 금속층(MC)이 적층된다.
도 23은 도 11에서 선 “III-III'”를 따라 절취한 픽셀 어레이 일부분의 단면 구조를 보여 주는 단면도이다.
도 23을 참조하면, 픽셀 어레이 기판의 하단 베젤 코너부는 그라운드 영역(GND), 하단 VDD 쇼팅바(VDDBL), 하단 VSS 쇼팅바(VSSBL), ESD(Electro Static Discharge) 라인 등을 포함한다. ESD 라인에 도시하지 않은 ESD 소자들이 연결된다. ESD 소자들은 데이터 라인과 게이트 라인 등의 픽셀 배선들과 연결되어 정전기를 ESD 라인으로 방전시켜 정전기로부터 픽셀 어레이를 보호한다.
평탄화층(OC)은 하단 VDD 쇼팅바(VDDBL), ESD 라인 등을 덮을 수 있다. 슬릿 라인(SL)은 하단 VSS 쇼팅바(VSSBL)를 노출하는 콘택홀을 형성한다.
제2 금속층(ANOM)은 발광 소자(OLED)의 애노드 전극과 같은 금속 패턴이다. 제2 금속층(ANOM)은 슬릿 라인(SL) 내의 하단 VSS 쇼팅바(VSSBL) 상에 형성되어 하단 VSS 쇼팅바(VSSBL)에 접촉된다. 캐소드에 연결된 금속층(ML)은 슬릿 라인(SL) 내의 제2 금속층(ANOM) 상에 형성되어 제2 금속층(ANOM)과 접촉된다. 슬릿 라인(SL)에서 하단 VSS 쇼팅바(VSSBL),제2 금속층(ANOM), 및 금속층(MC)이 적층된다.
본 발명의 픽셀 어레이 기판의 다양한 실시예들은 다음과 같이 설명될 수 있다.
실시예1: 픽셀 어레이 기판은 영상이 표시되는 픽셀 어레이(AA); 상기 픽셀 어레이의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부(120); 상기 픽셀 어레이와 상기 게이트 구동부에 형성된 평탄화층(OC); 및 상기 평탄화층의 일부가 제거된 슬릿 라인(SL)을 포함한다.
상기 슬릿 라인이 상기 게이트 구동부 위에서 상기 게이트 구동부를 가로 지른다.
실시예2: 상기 픽셀 어레이는 발광 소자와 트랜지스터를 각각 포함하는 다수의 픽셀들을 포함한다.
실시예3: 상기 픽셀 어레이 기판은 상기 발광 소자의 캐소드와 연결되고 절연층을 사이에 두고 상기 게이트 구동부와 중첩되는 금속층(ML)을 더 포함할 수 있다.
실시예4: 상기 게이트 구동부는 상기 슬릿 라인을 가로 지르는 금속 패턴을 포함할 수 있다.
실시예5: 상기 절연층의 두께는 8,000Å ~ 16,000Å 사이일 수 있다.
실시예6: 상기 픽셀 어레이는 기판 상에 배치되어 상기 트랜지스터 아래에 배치된 제1 저층 금속 패턴(LS); 상기 기판과 상기 제1 저층 금속 패턴을 덮는 제1 절연층(BUF); 상기 트랜지스터의 게이트 전극과 상기 게이트 라인을 포함한 제2 저층 금속 패턴(GATE); 상기 트랜지스터의 소스 전극과 드레인 전극을 포함한 소스-드레인 금속 패턴(SD); 및 상기 제2 저층 금속 패턴과 상기 소스-드레인 금속 패턴 사이에 배치된 제2 절연층(LID)을 포함할 수 있다.
실시예7: 상기 슬릿 라인을 가로 지르는 금속 패턴은 상기 제1 저층 금속 패턴(LS)과 동일층 상에 배치될 수 있다.
실시예8: 상기 슬릿 라인을 가로 지르는 금속 패턴과, 상기 발광 소자의 캐소드에 연결된 금속층 사이의 상기 절연층은 상기 제1 절연층(BUF), 상기 제2 절연층(ILD), 및 상기 제2 절연층과 상기 금속층 사이에 배치된 제3 절연층(PAS3)을 포함할 수 있다.
실시예9: 상기 슬릿 라인을 가로 지르는 금속 패턴은 상기 제2 저층 금속 패턴(GATE)과 동일층 상에 배치되는 픽셀 어레이 기판을 포함할 수 있다.
실시예10: 상기 슬릿 라인을 가로 지르는 금속 패턴과, 상기 발광 소자의 캐소드에 연결된 금속층 사이의 상기 절연층은 상기 제1 절연층(BUF)과 상기 제2 절연층(ILD)을 포함할 수 있다.
실시예11: 상기 게이트 구동부는 입력 신호(INPUT)의 전압으로 제1 제어 노드(Q)를 충전하고, 리셋 신호(RST)의 전압으로 제1 제어 노드를 방전시키는 제1 회로부(72); 인버터 회로를 이용하여 상기 제1 제어 노드의 전압이 충전될 때 제2 제어 노드(QB)를 방전시키는 제2 회로부(74); 풀업 트랜지스터와 풀다운 트랜지스터를 이용하여 캐리 신호와 상기 게이트 신호를 출력하는 제3 회로부(76); 및 상기 제1 제어 노드를 저전위 전원 전압 노드에 연결하고, 상기 입력 신호에 따라 상기 제2 제어 노드를 상기 저전위 전원 전압 노드에 연결하는 제4 회로부(78)를 포함할 수 있다.
실시예12: 상기 슬릿 라인은 상기 제1 회로부(72)와 상기 제3 회로부(76) 사이를 지날 수 있다.
실시예13: 상기 슬릿 라인은 상기 제2 회로부(74)와 상기 제4 회로부(78) 사이를 지날 수 있다.
실시예14: 상기 제1 및 제2 회로부들은 상기 픽셀 어레이 기판의 가장자리에 배치되고, 상기 제3 및 제4 회로부들은 상기 슬릿 라인을 사이에 두고 상기 제1 및 제2 회로부들 보다 상기 픽셀 어레이 기판의 가장 자리로부터 먼 위치에 배치될 수 있다.
실시예15: 상기 픽셀 어레이는 저전위 전원 전압이 공급되는 다수의 VSS 배선들; 및 픽셀 구동 전압이 공급되는 다수의 VDD 배선들을 포함할 수 있다. 상기 VSS 배선들을 통해 상기 픽셀들 각각에 배치된 상기 발광 소자의 캐소드에 상기 저전위 전원 전압이 인가되고, 상기 VDD 배선들을 통해 상기 픽셀들 각각에 배치된 상기 발광 소자의 애노드에 상기 저전위 전원 전압이 인가될 수 있다.
실시예16: 상기 금속층은 상기 슬릿 라인을 통해 상기 VSS 배선들 중 적어도 하나에 연결될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
72: 제1 회로부 74: 제2 회로부
76: 제3 회로부 78: 제4 회로부
100 : 표시패널 110 : 데이터 구동부
111 : 센싱부 120 : 게이트 구동부
130 : 타이밍 콘트롤러 LS: 제1 금속 패턴(제1 저층 금속패턴)
GATE2: 제2 금속 패턴 GATE: 제3 금속 패턴(제2 저층 금속패턴)
SD: 제4 금속 패턴 OC: 평탄화층
SL: 평탄화층의 슬릿 라인

Claims (20)

  1. 영상이 표시되는 픽셀 어레이;
    상기 픽셀 어레이의 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부;
    상기 픽셀 어레이와 상기 게이트 구동부에 형성된 평탄화층; 및
    상기 평탄화층의 일부가 제거된 슬릿 라인을 포함하고,
    상기 슬릿 라인이 상기 게이트 구동부 위에서 상기 게이트 구동부를 가로 지르는 픽셀 어레이 기판.
  2. 제 1 항에 있어서,
    상기 픽셀 어레이는,
    발광 소자와 트랜지스터를 각각 포함하는 다수의 픽셀들을 포함하는 픽셀 어레이 기판.
  3. 제 2 항에 있어서,
    상기 픽셀 어레이 기판은,
    상기 발광 소자의 캐소드와 연결되고 절연층을 사이에 두고 상기 게이트 구동부와 중첩되는 금속층을 더 포함하는 픽셀 어레이 기판.
  4. 제 3 항에 있어서,
    상기 게이트 구동부는,
    상기 슬릿 라인을 가로 지르는 금속 패턴을 포함하는 픽셀 어레이 기판.
  5. 제 4 항에 있어서,
    상기 절연층의 두께는
    8,000Å ~ 16,000Å 사이인 픽셀 어레이 기판.
  6. 제 4 항에 있어서,
    상기 픽셀 어레이는,
    기판 상에 배치되어 상기 트랜지스터 아래에 배치된 제1 저층 금속 패턴;
    상기 기판과 상기 제1 저층 금속 패턴을 덮는 제1 절연층;
    상기 트랜지스터의 게이트 전극과 상기 게이트 라인을 포함한 제2 저층 금속 패턴;
    상기 트랜지스터의 소스 전극과 드레인 전극을 포함한 소스-드레인 금속 패턴; 및
    상기 제2 저층 금속 패턴과 상기 소스-드레인 금속 패턴 사이에 배치된 제2 절연층을 포함하는 픽셀 어레이 기판.
  7. 제 6 항에 있어서,
    상기 슬릿 라인을 가로 지르는 금속 패턴은
    상기 제1 저층 금속 패턴과 동일층 상에 배치되는 픽셀 어레이 기판.
  8. 제 7 항에 있어서,
    상기 슬릿 라인을 가로 지르는 금속 패턴과, 상기 발광 소자의 캐소드에 연결된 금속층 사이의 상기 절연층은,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제2 절연층과 상기 금속층 사이에 배치된 제3 절연층을 포함하는 픽셀 어레이 기판.
  9. 제 6 항에 있어서,
    상기 슬릿 라인을 가로 지르는 금속 패턴은
    상기 제2 저층 금속 패턴과 동일층 상에 배치되는 픽셀 어레이 기판을 포함하는 픽셀 어레이 기판.
  10. 제 9 항에 있어서,
    상기 슬릿 라인을 가로 지르는 금속 패턴과, 상기 발광 소자의 캐소드에 연결된 금속층 사이의 상기 절연층은,
    상기 제1 절연층과 상기 제2 절연층을 포함하는 픽셀 어레이 기판.
  11. 제 1 항에 있어서,
    상기 게이트 구동부는,
    입력 신호의 전압으로 제1 제어 노드를 충전하고, 리셋 신호의 전압으로 제1 제어 노드를 방전시키는 제1 회로부;
    인버터 회로를 이용하여 상기 제1 제어 노드의 전압이 충전될 때 제2 제어 노드를 방전시키는 제2 회로부;
    풀업 트랜지스터와 풀다운 트랜지스터를 이용하여 캐리 신호와 상기 게이트 신호를 출력하는 제3 회로부; 및
    상기 제1 제어 노드를 저전위 전원 전압 노드에 연결하고, 상기 입력 신호에 따라 상기 제2 제어 노드를 상기 저전위 전원 전압 노드에 연결하는 제4 회로부를 포함하는 픽셀 어레이 기판.
  12. 제 11 항에 있어서,
    상기 슬릿 라인은,
    상기 제1 회로부와 상기 제3 회로부 사이를 지나는 픽셀 어레이 기판.
  13. 제 12 항에 있어서,
    상기 슬릿 라인은,
    상기 제2 회로부와 상기 제4 회로부 사이를 지나는 픽셀 어레이 기판.
  14. 제 11 항에 있어서,
    상기 제1 및 제2 회로부들은 상기 픽셀 어레이 기판의 가장자리에 배치되고,
    상기 제3 및 제4 회로부들은 상기 슬릿 라인을 사이에 두고 상기 제1 및 제2 회로부들 보다 상기 픽셀 어레이 기판의 가장 자리로부터 먼 위치에 배치되는 픽셀 어레이 기판.
  15. 제 2 항에 있어서,
    상기 픽셀 어레이는,
    저전위 전원 전압이 공급되는 다수의 VSS 배선들; 및
    픽셀 구동 전압이 공급되는 다수의 VDD 배선들을 포함하고,
    상기 VSS 배선들을 통해 상기 픽셀들 각각에 배치된 상기 발광 소자의 캐소드에 상기 저전위 전원 전압이 인가되고,
    상기 VDD 배선들을 통해 상기 픽셀들 각각에 배치된 상기 발광 소자의 애노드에 상기 저전위 전원 전압이 인가되는 픽셀 어레이 기판.
  16. 제 15 항에 있어서,
    상기 금속층이
    상기 슬릿 라인을 통해 상기 VSS 배선들 중 적어도 하나에 연결되는 픽셀 어레이 기판.
  17. 다수의 데이터 라인들, 다수의 게이트 라인들, 다수의 픽셀들, 상기 저전위 전원 전압을 인가하는 다수의 VSS 배선들, 및 상기 픽셀들에 픽셀 구동 전압을 인가하는 다수의 VDD 배선들을 포함하는 픽셀 어레이 기판;
    상기 데이터 라인들에 입력 영상의 데이터 신호를 공급하는 데이터 구동부;
    상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
    상기 픽셀 어레이 기판은,
    상기 게이트 구동부를 덮는 평탄화층; 및
    상기 평탄화층의 일부가 제거된 슬릿 라인을 더 포함하고,
    상기 슬릿 라인이 상기 게이트 구동부 위에서 상기 게이트 구동부를 가로 지르는 표시장치.
  18. 제 17 항에 있어서,
    상기 게이트 구동부는,
    입력 신호의 전압으로 제1 제어 노드 충전하고, 리셋 신호의 전압으로 제1 제어 노드를 방전시키는 제1 회로부;
    인버터 회로를 이용하여 상기 제1 제어 노드의 전압이 충전될 때 제2 제어 노드를 방전시키는 제2 회로부;
    풀업 트랜지스터와 풀다운 트랜지스터를 이용하여 캐리 신호와 상기 게이트 신호를 출력하는 제3 회로부; 및
    상기 제1 제어 노드를 저전위 전원 전압 노드에 연결하고, 상기 입력 신호에 따라 상기 제2 제어 노드를 상기 저전위 전원 전압 노드에 연결하는 제4 회로부를 포함하는 표시장치.
  19. 제 18 항에 있어서,
    상기 슬릿 라인은,
    상기 제1 회로부와 상기 제3 회로부 사이를 지나는 표시장치.
  20. 제 19 항에 있어서,
    상기 슬릿 라인은,
    상기 제2 회로부와 상기 제4 회로부 사이를 지나는 표시장치.
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