KR20220038948A - 표시패널 - Google Patents

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KR20220038948A
KR20220038948A KR1020200121388A KR20200121388A KR20220038948A KR 20220038948 A KR20220038948 A KR 20220038948A KR 1020200121388 A KR1020200121388 A KR 1020200121388A KR 20200121388 A KR20200121388 A KR 20200121388A KR 20220038948 A KR20220038948 A KR 20220038948A
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KR
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substrate
block substrates
gate
disposed
display area
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Application number
KR1020200121388A
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Inventor
백승한
양유철
박성우
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엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명의 일 실시예에 따른 표시패널은 주 표시영역이 배치된 제1 기판; 상기 주 표시영역 보다 작은 보조 표시영역이 배치된 적어도 하나의 제2 기판; 및 상기 제1 기판과 상기 제2 기판을 연결하는 유기막을 포함하고, 상기 제2 기판의 적어도 일부는, 서로 분리된 복수의 블록 기판들을 포함하고, 상기 블록 기판들은 상기 유기막에 의해 연결되고, 상기 블록 기판들 각각은 상기 보조 표시영역의 픽셀들을 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것이다. 보다 상세하게 본 발명은, 측면 및 코너 일부 또는 전부를 표시영역으로 구현한 표시패널에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
최근 모바일 단말기에 측면 및 코너 일부를 디스플레이 영역으로 활용하는 예가 있다. 이러한 종래 기술은 측면 디스플레이 영역의 해상도가 떨어지고 전면 디스플레이 영역과 측면 및 코너 디스플레이 영역의 색감 등에 차이가 난다는 문제가 있었다.
본 발명은 측면 및 코너 디스플레이 영역의 화질과 색감이 개선된 디스플레이용 표시패널과 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 베젤리스 디스플레이용 표시패널과 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시예에 따른 표시패널은 주 표시영역이 배치된 제1 기판; 상기 주 표시영역 보다 작은 보조 표시영역이 배치된 적어도 하나의 제2 기판; 및 상기 제1 기판과 상기 제2 기판을 연결하는 유기막을 포함하고, 상기 제2 기판의 적어도 일부는, 서로 분리된 복수의 블록 기판들을 포함하고, 상기 블록 기판들은 상기 유기막에 의해 연결되고, 상기 블록 기판들 각각은 상기 보조 표시영역의 픽셀들을 포함한다.
상기 제2 기판은, 상기 유기막으로 상기 제1 기판의 장변에 연결된 제2-1 기판; 상기 유기막으로 상기 제1 기판의 단변에 연결된 제2-2 기판; 및 상기 제1 기판의 장변과 단변이 만나는 코너부에 연결된 제2-3 기판을 포함하고, 상기 제2-1 기판은 상기 제1 기판으로부터 멀어지는 방향으로 이격 배치된 복수의 제2-1 블록 기판을 포함하고, 상기 제2-2 기판은 상기 제1 기판으로부터 멀어지는 방향으로 이격 배치된 복수의 제2-2 블록 기판을 포함하고, 상기 제2-3 기판은 동일한 중심을 가지는 링 모양으로 이격 배치된 복수의 제2-3 블록 기판을 포함할 수 있다.
상기 복수의 제2-3 블록 기판 각각은 방사상 형태로 분리될 수 있다.
상기 유기막은 상기 복수의 제2-1 블록 기판, 상기 복수의 제2-2 블록 기판, 및 상기 복수의 제2-3 블록 기판을 연결할 수 있다.
상기 제1 기판 상에 배치된 제1 픽셀들과 제2 기판 상에 배치된 제2 픽셀들을 더 포함하고, 상기 제1 픽셀들의 픽셀 밀도는 상기 제2 픽셀들의 픽셀 밀도보다 높을 수 있다.
상기 제1 기판의 ppi(pixel per inch)는 상기 제2 기판의 ppi 보다 높을 수 있다.
상기 제1 기판과 상기 복수의 제2-3 블록 기판이 동일 평면을 이룰 때, 상기 제1 기판으로부터 멀어질수록 상기 복수의 제2-3 블록 기판의 크기가 커질 수 있다.
상기 제1 기판과 상기 복수의 제2-3 블록 기판이 동일 평면을 이룰 때, 상기 제1 기판으로부터 멀어질수록 이웃한 상기 복수의 제2-3 블록 기판간의 간격이 멀어질 수 있다.
상기 복수의 제2-3 블록 기판 상에 배치된 픽셀 수는 상기 제1 기판으로부터 멀어질수록 증가할 수 있다.
구동 기판; 및 상기 구동 기판 상에 배치되는 게이트 구동 회로를 더 포함하고, 상기 구동 기판은 제2-1 기판과 제2-3 기판과 이웃하게 배치되고, 상기 유기막에 의해 연결될 수 있다.
상기 구동 기판은 상기 제2-1 기판과 이웃하는 제1 구동 기판; 및 상기 제2-3 기판과 이웃하는 제2 구동 기판을 포함하고, 상기 제1 구동 기판과 상기 제2 구동 기판은 상기 유기막으로 연결될 수 있다.
상기 제2 구동 기판은 방사상 형태로 분리될 수 있다.
본 발명의 다른 실시예에 따른 표시패널은 주 표시영역이 배치되는 몸체부, 및 부 표시영역이 배치되고 상기 몸체부의 각 측면으로부터 돌출되는 돌출부를 포함하는 제1 기판; 이웃하는 상기 돌출부 사이에 배치되고 제2 보조 표시영역이 배치되는 제2 기판; 상기 제1 기판과 상기 제2 기판을 연결하는 유기막을 포함하고, 상기 제2 기판의 적어도 일부는, 서로 분리된 복수의 블록 기판들을 포함하고, 상기 블록 기판들은 상기 유기막에 의해 연결되고, 상기 블록 기판들 각각은 상기 보조 표시영역의 픽셀들을 포함한다.
상기 제1 기판의 가장자리 측벽은 웨지(wedge) 형상의 테이퍼 면을 포함하여 상기 측벽의 끝단으로 갈수록 두께가 얇을 수 있다.
상기 테이퍼면은 테이퍼면은 상하로 대칭일 수 있다.
상기 테이퍼 면의 길이는 상기 글래스 기판의 두께에 대하여 반비례일 수 있다.
상기 블록 기판들은 동일한 중심을 가지는 링 모양으로 이격 배치될 수 있다.
이격된 상기 블록 기판들 각각은 방사상 형태로 분리될 수 있다.
상기 유기막은 상기 블록 기판들을 연결할 수 있다.
상기 제1 기판의 ppi(pixel per inch)는 상기 제2 기판의 ppi 보다 높을 수 있다.
실시예는 측면 및 코너 디스플레이 영역의 화질과 색감이 개선된 디스플레이용 표시패널과 이를 포함하는 표시장치를 제공할 수 있다.
실시예는 베젤리스 디스플레이용 표시패널과 이를 포함하는 표시장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 표시패널을 나타내는 도면이다.
도 3은 도 2에서 영역 A를 확대한 도면이다.
도 4는 도 3의 절취선 I-I'을 따라 절취한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시패널의 픽셀을 나타내는 도면이다.
도 6는 본 발명의 일 실시예에 따른 표시패널의 픽셀을 나타내는 도면이다.
도 7는 본 발명의 일 실시예에 따른 표시패널의 픽셀을 나타내는 도면이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 표시장치의 제조과정의 일부를 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 표시패널을 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시패널의 단면도이다.
도 12는 도 11에서 웨지 타입의 기판 측벽 부분(A)을 확대한 도면이다.
도 13은 글래스 기판의 웨지 타입 측벽의 다양한 예를 보여 주는 도면이다.
도 14는 글래스 기판의 웨지 타입 측벽의 다양한 예를 보여 주는 도면이다.
도 15는 글래스 기판의 웨지 타입 측벽의 다양한 예를 보여 주는 도면이다.
도 16은 글래스 기판의 웨지 타입 측벽을 제조 하는 과정을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 표시패널의 일 예를 보여 주는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 표시패널의 일 예를 보여 주는 블록도이다.
도 19는 드라이브 IC 구성을 개략적으로 보여 주는 블록도이다.
도 20은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 21은 29는 도 20에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 22는 본 발명의 일 실시예에 따른 표시패널의 단면을 상세히 보여 주는 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 1을 참조하면, 실시예에 따른 표시장치(1)는 주 표시영역(110a)과 보조 표시영역(110b)을 포함할 수 있다. 주 표시영역(110a)은 주 정보가 표시되는 영역으로서 사용자가 보고자 하는 주요 화면이 보여지는 메인 디스플레이일 수 있다. 주 표시영역(110a)은 표시장치(1)의 중앙에 위치할 수 있다. 주 표시영역(110a)은 보조 표시영역(110b) 보다 큰 영역일 수 있고, 보조 표시영역(110b)보다 더 많은 픽셀을 포함할 수 있다.
보조 표시영역(110b)은 부가적인 정보가 표시되는 영역으로서 서브 디스플레이일 수 있다. 보조 표시영역(110b)은 주 표시영역(110a)의 측면부와 코너부를 따라 배치될 수 있다. 보조 표시영역(110b)은 주 표시영역(110a) 보다 작은 영역일 수 있고, 주 표시영역(110a)보다 적은 픽셀을 포함할 수 있다.
주 표시영역(110a)은 평면 디스플레이일 수 있다. 보조 표시영역(110a)은 전부 또는 일부 영역이 밴딩(bending)된 곡면 디스플레이일 수 있다. 즉, 보조 표시영역(110b)은 전 영역이 곡면 디스플레이일 수도 있고, 일부 영역은 평면 디스플레이이고, 나머지 일부 영역은 곡면 디스플레일 수도 있다.
도 2는 본 발명의 일 실시예에 따른 표시패널을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시패널(100)은 글래스 기판(10)을 포함할 수 있다. 글래스 기판(10)은 판상의 알칼리 프리 글래스(Alkali-free glass) 또는 무알칼리(Non-Alkali glass) 글래스로 제작될 수 있다. 글래스 기판(10)은 제1 기판(11a)과 제2 기판(11b)를 포함할 수 있다. 제1 기판(11a) 상에는 주 표시영역(110a)이 형성될 수 있고, 제2 기판(11b) 상에는 보조 표시영역(110b)이 형성될 수 있다. 제1 기판(11a)은 표시패널(10)의 중앙에 위치하고, 제2 기판(11b)은 제1 기판(11a)의 주변부를 따라 배치될 수 있다. 즉, 제2 기판(11b)은 제1 기판(11a)의 측면부와 코너부에 배치될 수 있다. 제1 기판(11a)과 제2 기판(11b)은 소정 간격 이격되어 있다. 후술하는 바와 같이, 이격된 제1 기판(11a)과 제2 기판(11b)은 제1 기판(11a)과 제2 기판(11b) 상에 배치되는 유기막에 의해 연결될 수 있다.
글래스 기판(10)의 일측에는 데이터 구동부(110d)가 배치될 수 있다. 데이터 구동부(110d)는 드라이브 IC(D-IC) 형태로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 3은 도 2에서 영역 A를 확대한 도면이다.
도 3을 참조하면, 제1 기판(11a)은 장변과 단변 및 장변과 단변이 만나는 코너부를 포함할 수 있다. 제2 기판(11b)은 제2-1 기판(11b-1), 제2-2 기판(11b-2), 및 제2-3 기판(11b-3)을 포함할 수 있다. 제2-1 기판(11b-1)은 제1 기판(11a)의 장변과 이웃하게 배치될 수 있다. 제2-2 기판(11b-2)은 제1 기판(11a)의 단변과 이웃하게 배치될 수 있다. 제2-3 기판(11b-3)은 제1 기판(11a)의 코너부와 이웃하게 배치될 수 있다.
제2-1 기판(11b-1)은 제2-1 블록 기판들(11b-1-b)를 포함할 수 있다. 제2-1 블록 기판들(11b-1-b)는 이격 배치된 블록 기판들일 수 있다. 보다 구체적으로, 제2-1 블록 기판들(11b-1-b)은 제1 기판(11a)으로부터 멀어지는 방향으로 이격 배치된 블록 기판들일 수 있다. 이격 배치된 제2-1 블록 기판들(11b-1-b)은 후술하는 바와 같이 제2-1 블록 기판들(11b-1-b) 상에 배치되는 유기막에 의해 연결될 수 있다.
제2-1 블록 기판들(11b-1-b) 상에 픽셀들이 배치될 수 있다. 제2-1 블록 기판들(11b-1-b) 상에 배치된 픽셀들의 밀도는 제1 기판(11a) 상에 배치되는 픽셀들의 밀도보다 낮을 수 있다.
제2-2 기판(11b-2)은 제2-2 블록 기판들(11b-2-b)를 포함할 수 있다. 제2-2 블록 기판들(11b-2-b)는 이격 배치된 블록 기판들일 수 있다. 보다 구체적으로, 제2-2 블록 기판들(11b-1-b)은 제1 기판(11a)으로부터 멀어지는 방향으로 이격 배치된 블록 기판들일 수 있다. 이격 배치된 제2-2 블록 기판들(11b-2-b)은 후술하는 바와 같이 제2-2 블록 기판들(11b-2-b) 상에 배치되는 유기막에 의해 연결될 수 있다.
제2-2 블록 기판들(11b-2-b) 상에 픽셀들이 배치될 수 있다. 제2-2 블록 기판들(11b-2-b) 상에 배치된 픽셀들의 밀도는 제1 기판(11a) 상에 배치되는 픽셀들의 밀도보다 낮을 수 있다.
제2-3 기판(11b-3)은 제2-3 블록 기판들(11b-3-b)를 포함할 수 있다. 제2-3 블록 기판들(11b-3-b)는 이격 배치된 블록 기판들일 수 있다. 제2-3 블록 기판들(11b-3-b)은 제1 기판(11a)으로부터 멀어지는 방향으로 이격 배치된 블록 기판들일 수 있다. 보다 상세하게, 제2-3 블록 기판들(11b-3-b)은 동일한 중심(O)을 가지는 링(ring) 모양으로 이격 배치될 수 있다. 동시에 링 모양으로 이격 배치된 제2-3 블록 기판들(11b-3-b) 각각은 방사상 형태로 분리될 수 있다. 제2-3 블록 기판들(11b-3-b) 각각의 면적은 제1 기판(11a)과의 거리에 반비례할 수 있다. 보다 구체적으로, 제1 기판(11a)과 제2-3 블록 기판들(11b-3-b)가 동일 평면을 이룰 때, 제2-3 블록 기판들(11b-3-b)의 크기는 제1 기판(11a)으로부터 멀어질수록 커질 수 있다. 이격 배치된 제2-3 블록 기판들(11b-3-b)은 후술하는 바와 같이 제2-3 블록 기판들(11b-3-b) 상에 배치되는 유기막에 의해 연결될 수 있다.
제2-3 블록 기판들(11b-3-b) 상에 픽셀들이 배치될 수 있다. 제2-3 블록 기판들(11b-3-b) 상에 배치된 픽셀들의 밀도는 제1 기판(11a) 상에 배치되는 픽셀들의 밀도보다 낮을 수 있다.
글래스 기판(10)은 제2 기판(11b)의 외곽 테두리 영역에 배치되는 게이트 기판(11g)을 더 포함할 수 있다. 게이트 기판(11g)은 제2 기판(11b)과 이격되어 배치될 수 있으며, 후술하는 유기막에 의해 연결될 수 있다. 게이트 기판(11g)은 제2-3 기판(11b-3)과 인접한 영역에서 방사상 형태로 이격될 수 있다. 게이트 기판(11g) 상에는 게이트 구동회로를 포함하는 게이트 구동부(110g)가 배치될 수 있다.
도 4는 도 3의 절취선 I-I'을 따라 절취한 단면도이다.
이하에서, 설명의 편의를 위하여 제2-3 기판(11b-3) 및 제2-3 블록 기판들(11b-3-b)을 예로 들어 설명하지만, 이는 제2-1 기판(11b-1) 및 제2-1 블록 기판들(11b-1-b)과 제2-2 기판(11b-2) 및 제2-2 블록 기판들(11b-2-b)에도 동일하게 적용될 수 있는 내용이다.
도 4를 참조하면, 제1 기판(11a), 제2-3 블록 기판들(11b-3-b), 및 게이트 기판(11g) 상에 유기막(12)이 배치될 수 있다. 유기막(12)은 서로 이격된 기판들, 예를 들어, 제1 기판(11a), 제2-3 블록 기판들(11b-3-b), 및 게이트 기판(11g)을 연결할 수 있다. 도 4에 도시되지는 않았으나, 유기막(12)은 제2-1 블록 기판들(11b-1-b), 제2-2 블록 기판들(11b-2-b), 및 제1 기판(11a)을 연결할 수 있다. 유기막(12)은 폴리 이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 및 이들의 공중합체로 이루어진 군에서 선택된 하나를 포함하는 필름일 수 있다. 폴리이미드는 내산성과 내열성을 가지므로 회로층(14)과 발광 소자층(16)의 고온 공정에 적용될 수 있다.
유기막(12) 상에는 회로층(14)과 게이트 구동 회로(G)가 배치될 수 있다. 회로층(14)은 데이터 라인들, 게이트 라인들과 전원 라인들에 연결된 픽셀 회로를 포함할 수 있다. 게이트 구동 회로(G)는 게이트 라인들을 통해 픽셀 회로와 연결될 수 있다. 픽셀 회로와 게이트 구동 회로(G)는 TFT(Thin Film Transistor)와 커패시터 등의 회로 소자를 포함할 수 있다.
회로층(14) 상에는 발광 소자층(16)이 형성될 수 있다. 발광 소자층(16)은 픽셀 회로의 구동 소자에 의해 구동되는 OLED를 포함할 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)에서 가시광이 방출된다. 발광 소자층(16)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 컬러 필터 어레이를 더 포함할 수 있다.
도 4에 도시된 바와 같이, 제1 기판(11a) 상에 배치된 픽셀의 밀도는 제2 기판(11b) 즉, 제2-1 기판 내지 제2-3 기판(11b-1, 11b-2, 11b-3) 상에 배치된 픽셀의 밀도보다 높을 수 있다.
또한, 분리(또는 이격)된 기판과 기판 사이 영역에는 픽셀이 배치되지 않을 수 있다. 이는, 표시패널(100)이 밴딩되어 곡면 디스플레이를 형성하는 과정에서 유기막(12)의 수축이 일어나는 영역이기 때문이다. 보다 구체적으로, 수축되는 유기막(12) 영역에 픽셀이 배치는 경우 해당 부분이 사용자에 의해 시인될 수 있다. 따라서 이를 방지하기 위하여, 수축 영역에는 픽셀을 형성하지 아니하고, 수축이 일어나지 않는 영역 즉, 제1 기판(11a) 및 제2 기판(11b)을 포함하는 글래스 기판(10) 상에만 픽셀을 형성하는 것이다.
발광 소자층(16), 회로층(14), 및 게이트 구동 회로(G)는 도면에서 생략된 보호층 및 봉지층(18)에 의해 덮여질 수 있다. 보호층과 봉지층(18)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 겹으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(16)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.
봉지층(18) 상에는 편광판(20)이 배치될 수 있다. 편광판(20)은 봉지층(18) 상에 접착제(19)로 접착될 수 있다. 편광판(20)은 표시장치의 야외 시인성을 개선한다. 편광판(20)은 표시패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킨다. 편광판(20)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.
편광판(20) 상에는 투명한 커버 윈도우(22)가 배치될 수 있다.
도면에는 생략되었으나, 터치 센서들의 배선이 봉지층(18)과 편광판(20) 사이에 배치될 수 있다.
이하에서는 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시패널(100)의 픽셀 밀도에 대하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 표시패널의 픽셀의 일부를 나타낸 도면으로서, 주 표시영역(110a)의 픽셀을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 표시패널의 픽셀의 일부를 나타낸 도면으로서, 보조 표시영역(110b)의 픽셀을 나타낸 도면이다.
도 5와 도 6를 참조하면, 주 표시영역(110a)의 픽셀(P) 수는 보조 표시영역(110b)의 픽셀(P) 수보다 많을 수 있다. 즉, 주 표시영역(110a)의 ppi(pixel per inch)는 보조 표시영역(110b)의 ppi 보다 클 수 있다. 그 이유는, 보조 표시영역(110b)은 곡면 디스플레이일 수 있기 때문이다. 다시 말해, 사용자가 표시장치를 정면에서 바라본다고 가정할 때, 곡면 디스플레이 즉, 보조 표시영역(110b)은 비스듬히 보게 되는데, 이 경우 주 표시영역(110a)과 보조 표시영역(110b)에 같은 ppi를 할당하게 된다면 실제로 사용자가 인지하는 단위 영역 당 픽셀(P) 수는 보조 표시영역(110b)에서 더 많아지기 때문이다.
도 7는 본 발명의 일 실시예에 따른 표시패널의 픽셀을 나타내는 도면으로서 보조 표시영역(110b)의 픽셀을 나타내는 다른 도면이다.
도 7을 참조하면, 보조 표시영역(110b)의 픽셀(P)은 도 6과 달리 한 열에 픽셀(P)을 배열하고, 다음 열에는 픽셀(P)을 배치하지 않는 패턴을 반복하는 패턴으로 배열될 수 있다. 이는 이해를 돕기 위한 예시이고, 보조 표시영역(110b)의 픽셀(P) 배열은 도 6 및 도 7에 도시된 바에 한정되지 않음은 물론이다.
이하에서는 도 8a 내지 도 8c를 참조하여, 본 발명의 일 실시예에 따른 표시장치의 제조과정을 설명한다.
도 8a는 글래스 기판의 식각 공정을 나타낸 도면으로써, 도 3의 절취선 I-I'을 따라 절취한 단면을 보여주는 단면도이다.
도 8a를 참조하면, 아직 제1 및 제2 기판(11a, 11b) 등으로 이격 되지 않은 글래스 기판(10)상에 유기막(12)이 형성된다. 전술한 바와 같이 유기막(12) 상에는 회로층(14)이 형성되고, 회로층(14) 상에 발광소자층(16)이 형성된다. 도시된 바와 같이, 발광 소자층(16)에 배치되는 발광소자들의 밀도는 제1 기판(11a)이 될 영역에서의 밀도가 제2 기판(11b)이 될 영역에서의 밀도보다 높을 수 있다. 발광소자층 상에 봉지층(18)이 형성되고, 봉지층(18) 상에 편광판(20)이 형성된다. 여기에서, 편광판(20)은 코팅 방식으로 형성된 코티드(Coated) 편광판일 수 있지만, 이에 한정되는 것은 아니고 필름 타입의 편광판일 수도 있다. 편광판(20)과 봉지층(18) 사이에 접착제(19)가 도포될 수 있다.
글래스 기판(10)의 배면에 마스크(150)를 형성할 수 있다. 마스크는(150)는 표시패널(100)의 전면에도 형성될 수 있다. 글래스 기판(10) 식각 과정에서 발생할 수 있는 각종 레이어들의 손상을 방지하기 위해서이다. 마스크(150)는 글래스 기판(10) 일부를 노출할 수 있다. 보다 구체적으로, 마스크(150)는 글래스 기판(10)이 분리될 영역 즉, 제1 기판(11a)과 제2 기판(11b)이 이격되는 영역, 제2 기판(11b)의 제2-1 내지 제2-3 기판(11b-1, 11b-2, 11b-3)이 이격되는 영역, 제2-1 블록 기판 내지 제2-3 블록 기판(11b-1-b, 11b-2-b, 11b-3-b)이 이격되는 영역을 노출하는 개구공(OH)을 포함할 수 있다.
글래스 기판(10)의 배면에 형성된 마스크(150)에 형성된 개구공(OH)에 식각액을 공급하여 글래스 기판(10)을 습식 식각할 수 있다. 글래스 기판(10) 상에 배치된 유기막(12)은 식각액이 회로층(14)으로 침투하는 것을 방지한다. 즉, 유기막(12)은 에치 스토퍼(etch stopper) 역할을 할 수 있다. 식각액은 불산 계열의 식각액을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 8b는 마스크를 제거하는 공정을 나타낸 도면이다.
도 8b를 참조하면, 글래스 기판(10)을 식각하여 복수 개의 서브 기판들로 분리한 후 마스크(150)을 글래스 기판(10)으로부터 제거할 수 있다. 이후 편광판(20) 상에 커버윈도우(22)를 형성하면 표시패널(100)이 완성될 수 있다. 즉, 주 표시영역(110a)이 형성되는 제1 기판(11a), 보조 표시영역(110b)이 형성되는 블록 기판들(11b-3-b), 및 게이트 구동부(110g)가 형성될 게이트 기판(11g)을 포함하는 표시패널(100)이 완성될 수 있다.
도 8c는 표시패널을 구부리는 공정을 나타낸 도면이다.
마스크(150) 제거가 끝나면, 표시패널(100)을 밴딩(bending) 즉, 구부려서 원하는 모양으로 가공할 수 있다. 표시패널(100)에서 밴딩된 영역은 보조 표시영역(110b)을 이룰 수 있다.
본 발명의 실시예에 따른 표시패널의 글래스 기판(10)을 복수개의 서브 기판들로 분할 또는 이격시키는 이유는 밴딩을 용이하게 하기 위함이다. 밴딩 영역에 상대적으로 밴딩에 불리한 글래스 재질의 기판을 일부 제거하고, 상대적으로 밴딩에 유리한 유기막(12)을 이용하여 밴딩하는 것이다. 그러나 이러한 구조는 모든 밴딩영역에 필수적인 것은 아니다. 후술하는 실시예에서와 같이, 측면부의 밴딩영역은 글래스 기판 자체를 밴딩하고, 코너부의 밴딩영역은 이와 같은 구조를 이용할 수도 있다.
이하에서는 본 발명의 다른 실시예에 따른 표시패널에 대하여 설명한다. 전술한 실시예와 실질적으로 동일한 구성에 대해서는 동일한 도면 부호를 붙이고, 차이점을 중심으로 설명하기로 한다.
도 9는 본 발명의 다른 실시예에 따른 표시패널을 나타내는 도면이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시패널(100)은 글래스 기판(20)을 포함할 수 있다. 글래스 기판(20)은 판상의 알칼리 프리 글래스(Alkali-free glass) 또는 무알칼리(Non-Alkali glass) 글래스로 제작될 수 있다. 글래스 기판(20)은 제1 기판(21a)과 제2 기판(21b)를 포함할 수 있다. 제1 기판(21a) 상에는 주 표시영역(110a) 및 보조 표시영역(110b)의 일부가 형성될 수 있고, 제2 기판(21b) 상에는 보조 표시영역(110b)이 형성될 수 있다.
제1 기판(21a)은 주 표시영역(110a)이 배치되는 몸체부(21a-1)와 보조 표시영역(110b)이 배치되는 돌출부(21a-2)를 포함할 수 있다. 돌출부(21a-2)는 몸체부(21a-1)의 측면으로부터 돌출된 영역이다. 다시 말해, 제1 기판(21a)은 표시패널(20)의 중앙으로부터 사이드로 돌출된 형상 예를 들어, 십자가 모양을 포함할 수 있다. 전술한 실시예와 차이 점은, 제1 기판(21a)이 돌출부(21a-2)를 더 포함할 수 있고, 제1 기판(21a), 보다 구체적으로는 제1 기판(21a)의 돌출부(21a-2) 상에 보조 표시영역(110b)이 형성될 수 있다는 것이다.
제2 기판(21b)은 제1 기판(21a)의 돌출부(21a-2)가 서로 만나 형성하는 코너부에 형성될 수 있다. 제2 기판(21b)은 제1 기판(21a)과 이격된 기판일 수 있다. 이격된 제1 기판(21a)과 제2 기판(21b)은 후술하는 바와 같이, 제1 기판(21a)과 제2 기판(21b) 상에 배치되는 유기막에 의해 연결될 수 있다.
제2 기판(21b)의 구체적인 구조는 도 3에서 설명한 실시예의 제2-3 기판(11b-3)과 실질적으로 동일하다. 즉, 제2 기판(21b)은 이격 배치된 복수의 블록 기판들을 포함할 수 있다. 보다 구체적으로, 블록 기판들은 동일한 중심을 가지는 링(ring) 모양으로 이격 배치될 수 있다. 동시에 링 모양으로 이격 배치된 블록 기판들 각각은 방사상 형태로 분리될 수 있다. 이격 배치된 블록 기판들은 전술한 바와 같이 제2 기판(21b) 상에 배치 되는 유기막에 의해 연결될 수 있다.
블록 기판들상에 픽셀들이 배치될 수 있다. 블록 기판들 상에 배치된 픽셀들의 밀도는 제1 기판(21a) 상에 배치되는 픽셀들의 밀도보다 낮을 수 있다. 제1 기판(21a) 상에 배치되는 픽셀들도 주 표시영역(110a) 내의 픽셀 수를 보조 표시영역(110b) 내의 픽셀 수 보다 크게 할 수 있으나, 이에 한정되는 것은 아니다.
글래스 기판(20)의 일측에는 데이터 구동부(110d)가 배치될 수 있다. 데이터 구동부(110d)는 드라이브 IC(D-IC) 형태로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 10을 참조하면, 앞서 설명한 실시예에 따른 표시장치와 달리, 표시장치(1)의 측면부의 밴딩은 글래스 기판(20) 즉, 제1 기판(21a) 자체를 밴딩하여 보조 표시영역(110b)을 형성할 수 있다. 글래스 기판(20)을 충분히 얇게 제작한다면 글래스 재질의 기판도 밴딩이 가능하다. 이에 더하여, 글래스 기판(20)에 가해지는 스트레스를 최소화 하기 위해서 글래스 기판(20)의 모서리를 테이퍼면으로 가공할 수 있다. 이와 관련하여 도 11 내지 14를 참조하여 자세히 설명한다.
도 11은 도 9의 절취선 Ⅱ-Ⅱ'를 따라 절취한 단면도로서 본 발명의 다른 실시예에 따른 표시패널의 단면도이다.
도 12는 도 11에서 웨지 타입의 기판 측벽 부분(A)을 확대한 도면이다.
도 11 및 도 12를 참조하면, 표시패널(100)은 글래스 기판(20), 글래스 기판(20) 상에 적층된 유기막(12), 유기막(12) 상에 배치된 회로층(14) 및 발광 소자층(16)을 포함한다. 글래스 기판(20)은 제1 기판(21a)과 제2 기판(21b)를 포함할 수 있다. 표시패널(100)은 회로층(14)과 발광 소자층(16)을 덮는 봉지층(18), 편광판(20), 및 커버 윈도우(22)를 더 포함할 수 있다. 표시패널(100)은 봉지층(18)과 편광판(20) 사이에 배치된 터치 센서층(13)을 더 포함할 수 있다. 터치 센서층(13)에 터치 센서들과 터치 센서들을 터치 센서 구동부에 연결하는 터치 센서 배선들이 형성될 수 있다.
글래스 기판(20)은 유연하게 구부러질 수 있도록 얇은 두께 예를 들어 200μm 이하의 두께를 갖는 것이 바람직하다.
글래스 기판(20)에서 가장자리 측벽은 웨지 타입으로 가공될 수 있다. 글래스 기판(20)에서 두 변이 만나는 코너부의 측벽도 웨지 타입으로 가공될 수 있다. 웨지 타입은 글래스 기판(20)의 가장자리 단면에서 볼 때 도 12에 도시된 바와 같이 글래스 기판(20)의 두께 중심(REF)을 기준으로 글래스 기판(20)의 상부 1/2 두께 부분과, 하부 1/2 두께 부분 각각의 테이퍼 면이 대칭적인 형상을 의미할 수 있으나 이에 한정되는 것은 아니고, 도 13에 도시된 바와 같이 비대칭적인 형상을 가질 수도 있다. 따라서, 글래스 기판(20)은 가장자리에서 측벽으로 갈수록 상/하 대칭적인 테이퍼 면(10w)으로 인하여 두께가 점진적으로 얇아질 수 있다. 글래스 기판(20)에서 테이퍼진 부분은 회로층(14) 밖으로 돌출되고, 글래스 기판(20)의 측벽 끝단으로 갈수록 두께가 얇아질 수 있다.
도 13 내지 도 15는 글래스 기판의 웨지 타입 측벽의 다양한 예를 보여 주는 도면이다.
도 13을 참조하면, 글래스 기판(20)의 측벽은 테이퍼 면을 포함할 수 있다. 다시 말해, 실시예에 따른 글래스 기판(20) 가장자리 측벽의 두께는 기판 가장자리에서가 기판 중심부에서보다 작을 수 있다. 즉, 글래스 기판(20)의 가장자리 두께는 중심부에서의 거리에 반비례할 수 있다. 이러한 기판 가장자리 측벽의 형상은 도 13에 나타낸 실시예들과 같이 다양하게 나타날 수 있다. 도 13에 나타낸 실시예들은 글래스 기판(20)의 두께 중심을 기준으로 상하 비대칭의 테이퍼면을 가진다. 테이퍼 면의 형상은 이에 한정되지 않고, 도 14 및 15에 나타낸 바와 같이 글래스 기판(20)의 두께 중심을 기준으로 상하 대칭일 수 있다.
도 14 및 도 15를 참조하면, 글래스 기판(20)의 웨지 타입 측벽은 글래스 기판(20)의 두께 중심(REF)을 기준으로 상하 대칭의 테이퍼 면(10w)이 형성된다. 도 24의 사진과 같이 글래스 기판(20)의 두께가 얇을수록 테이퍼 면(10w)의 길이(L)가 길어질 수 있다. 다시 말해, 테이퍼 면(10w)의 길이(L)는 글래스 기판(20)의 두께에 대하여 반비례 관계일 수 있다.
이하에서는 글래스 기판에 테이퍼면을 형성하는 과정을 상세히 설명한다.
도 16는 글래스 기판의 식각 과정을 나타내는 도면으로서, 글래스 기판을 뒤집어 배면에서 바라본 도면이다.
도 16을 참조하면, 글래스 기판(20)의 일면에 마스크(150)가 배치되고, 글래스 기판(20)의 타면에 식각 스토퍼(etch stopper) 역할을 하는 유기막(12)이 배치될 수 있다. 유기막(12) 상에는 회로층 및 유기발광층 등이 배치되나 설명의 편의를 위해 생략하였다. 마스크(150)는 식각액에 글래스를 노출시키는 개구공(OH)을 포함할 수 있다. 개구공(OH)의 형상과 간격과 식각 공정 시간에 따라 글래스 패턴의 형상, 두께, 간격 등이 결정될 수 있다. 마스크(150)는 식각 공정 후에 제거될 수 있다.
실시예는 마스크(150)가 접합된 글래스 기판(20)에 식각액을 분사하거나 침지(deeping) 방법으로 글래스 기판(20)을 식각액이 담긴 수조에 넣어 글래스 기판(20)을 식각할 수 있다.
글래스 식각액이 마스크(150)의 개구공(OH)을 통해 글래스 기판(20)에 공급된다. 마스크(150)의 개구공(OH)에 노출된 글래스 기판(20)은 도 16의 (a)와 같이 글래스 식각액에 반응하여 식각되기 시작한다. 도 16의 (b)와 같이 식각액에 노출된 글래스가 식각되어 글래스 기판(20)에 홈이 형성되기 시작하고, 식각 공정 시간이 경과할수록 홈의 깊이가 도 16의 (c)와 같이 깊어진다. 식각 공정에서 식각 공정 시간이 더 길어지면, 도 16의 (d) 및 (e)에 도시된 바와 같이 식각액이 글래스 기판(20)과 유기막(12) 사이와, 글래스 기판(20)과 마스크(150) 사이로 침투되어 글래스 기판(20)의 측벽에 테이퍼면(tapered surface)이 형성될 수 있다.
식각 공정 시간이 길어짐에 따라, 식각액에 노출되는 글래스 기판(20)의 가장자리에 테이퍼 면이 형성되기 시작하고 공정 시간이 더 길어지면 테이퍼 면이 길어진다. 식각 공정에서 글래스 기판(20)의 하부 면이 식각액에 노출되면 글래스 기판(10)의 두께가 낮아지면서 테이퍼 면이 길어진다. 설계치의 글래스 기판 두께와 단면의 웨지 형상에 도달할 때 식각 공정이 중지된다.
도 17은 본 발명의 일 실시예에 따른 표시패널의 일 예를 보여 주는 블록도이다.
실시예는, 주 표시영역(110a)과 주 표시영역(110a) 보다 작은 보조 표시영역(110b)를 포함할 수 있다. 주 표시영역(110a) 및 보조 표시영역(110b)는 영상이 재현되는 화면의 픽셀 어레이를 포함한다. 게이트 구동부(110g)는 게이트 라인에 게이트 펄스를 공급하기 위한 게이트 구동회로(G)를 포함한다. 데이터 구동부(110d)는 데이터 라인에 데이터 펄스를 공급하기 위한 데이터 구동회로(D)를 포함한다. 주 표시영역(110a)은 메인 정보가 표시되는 메인 디스플레이이고, 보조 표시영역(110b)은 부가적인 정보가 표시되는 서브 디스플레이일 수 있다. 주 표시영역(110a)은 전면 중앙에 위치한 디스플레이이고, 보조 표시영역(110b)은 측면에 위치한 디스플레이로서 주 표시영역(110a)의 측면에 배치될 수 있다. 보조 표시영역(110b)은 곡면 디스플레이를 포함할 수 있다. 이에 더하여, 보조 표시영역(110b)은 주 표시영역(110b)의 모서리 즉, 코너에 위치하는 서브 디스플레이일 수 있다. 이 경우, 보조 표시영역(110b)은 곡면 디스플레이를 포함할 수 있고, 표시장치의 모서리의 모양에 맞게 구부려진 표시영역일 수 있다.
주 표시영역(110a)은 표시패널(100) 중앙에 위치하는 제1 기판(11a)에 형성될 수 있다. 보조 표시영역(110b)은 제1 기판(11a)의 주변부에 배치되고, 복수개의 서브 기판들을 포함하는 제2 기판(11b) 상에 형성될 수 있다. 보다 구체적으로 제2 기판(11b)은 서로 이격된 서브 기판인 제2-1 내지 제2-3 기판(11b-1, 11b-2, 11b-3)을 포함할 수 있고, 제2-1 내지 제2-3 기판(11b-1, 11b-2, 11b-3)은 각각 제2-1 내지 제2-3 블록 기판들(11b-1-b, 11b-2-b, 11b-3-b)을 포함할 수 있고, 이들 서브 기판들 상에 보조 표시영역(110b)이 형성될 수 있다.
제2 기판(11b)의 일 측면에는 게이트 구동부(110g)가 형성되는 게이트 기판(11g)이 배치될 수 있다. 게이트 기판(11g) 상에는 게이트 구동회로(G)가 형성될 수 있다.
제2 기판(11b)의 또 다른 일 측면에는 데이터 구동부(110d)가 형성될 수 있다. 데이터 구동부(110d)는 데이터 구동회로를 포함할 수 있고, 드라이브 IC(D-IC)형태로 구현될 수 있으나 이에 한정되는 것은 아니다.
표시패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인(GL)들에 의해 정의된 매트릭스 형태로 배열된 서브픽셀들(SP)을 포함할 수 있다. 서브 픽셀들(SP)은 데이터 라인들(DL)을 통해 데이터 구동부(110d)와 연결될 수 있고, 게이트 라인들(GL)을 통해 게이트 구동부(110g)와 연결될 수 있다. 이 표시패널(100)의 구조는 전술한 실시예들과 이 글래스 기판 상에 적층된 회로층과 발광 소자층을 포함한다. 발광 소자층은 픽셀 회로의 발광 소자를 포함한다.
도 18은 본 발명의 다른 실시예에 따른 표시패널의 일 예를 보여주는 블록도이다. 이와 관련하여, 전술한 실시예와 비교하여 차이점을 중심으로 설명한다.
전술한 바와 같이, 본 발명의 다른 실시예에 따른 표시패널(100)은 주 표시영역(110a)과 보조 표시영역(110b)의 일부가 배치되는 제1 기판(21a)과 코너부의 보조 표시영역(110b)이 배치되는 제2 기판(21b)를 포함할 수 있다. 전술한 실시예와 달리, 제1 기판(21a) 상에 형성되는 보조 표시영역(110b)은 글래스 기판(20) 자체가 밴딩됨으로써 구현되므로, 주 표시영역(110a)이 형성되는 기판과 보조 표시영역(110b)이 형성되는 기판이 이격된 구조를 가지지 않을 수 있다.
제2 기판(21b) 상에 형성된 보조 표시영역(110b)은 밴딩되어 곡면 디스플레이를 구현하기 위하여 분할된 복수의 블록 기판(21b-b)를 포함할 수 있다. 블록 기판들(21b-b)의 형태과, 블록 기판들(21b-b) 상에 배치되는 픽셀들의 패턴은 도 3의 제2-3 블록기판들(11b-3-b)의 그것과 실질적으로 동일하다.
제1 기판(21a)과 제2 기판(21b)의 일측 외곽에는 게이트 구동부(110g)가 형성되는 게이트 기판(11g)이 배치될 수 있다. 게이트 기판(11g) 상에는 게이트 구동회로(G)가 형성될 수 있다.
제1 기판(21a) 다른 일측 외곽에는 데이터 구동부(110d)가 형성될 수 있다. 데이터 구동부(110d)는 데이터 구동회로를 포함할 수 있고, 드라이브 IC(D-IC)형태로 구현될 수 있으나 이에 한정되는 것은 아니다.
표시패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인(GL)들에 의해 정의된 매트릭스 형태로 배열된 서브픽셀들(SP)을 포함할 수 있다. 서브 픽셀들(SP)은 데이터 라인들(DL)을 통해 데이터 구동부(110d)와 연결될 수 있고, 게이트 라인들(GL)을 통해 게이트 구동부(110g)와 연결될 수 있다.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 "R 서브 픽셀"이라 함), 녹색(Green, 이하 "G 서브 픽셀"이라 함), 및 청색(Blue, 이하 "B 서브 픽셀"이라 함)을 포함한다. 도시하지 않았으나 픽셀들(P) 각각은 백색 서브 픽셀이 더 포함될 수 있다. 이하에서 픽셀은 별도의 정의가 없으면 서브 픽셀로 해석될 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다.
픽셀 회로는 발광 소자, 발광 소자에 전류를 공급하는 구동 소자, 구동 소자의 도통 조건을 프로그래밍하고 구동 소자와 발광 소자의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(110d)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(110g)를 포함한다. 데이터 구동부(110d)는 드라이브 IC(D-IC)에 집적될 수 있다.
도 19은 드라이브 IC 구성을 개략적으로 보여 주는 블록도이다.
드라이브 IC(D-IC)는 표시패널(100) 상에 접착될 수 있다. 드라이브 IC(D-IC)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(110d)와 게이트 구동부(110g)를 동기시킨다.
드라이브 IC(D-IC)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들에 데이터 신호의 전압을 공급한다. 드라이브 IC(D-IC)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(110g)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다. 타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙한다. 레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(110g)에 인가되어 게이트 구동부(110g)의 시프트 동작을 제어한다.
게이트 구동부(110g)는 픽셀 어레이와 함께 표시패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(110g)의 시프트 레지스터는 타이밍 콘트롤러(30)의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 신호의 EM 펄스를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 19에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.
드라이브 IC(D-IC)는 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(D-IC)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.
데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(110g)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(110g)와 데이터 구동부(306)의 동작 타이밍을 제어한다.
데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터(디지털 신호)를 감마 보상 전압으로 변환하여 데이터 신호(DATA1~DATA6)의 전압(이하, "데이터 전압"이라 함)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(D-IC)의 데이터 채널에 연결된 출력 버퍼(Source AMP)를 통해 픽셀 어레이의 데이터 라인들(DL1~DL6)에 공급된다.
감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.
전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이, 게이트 구동부(110g), 및 드라이브 IC(D-IC)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(110g)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. 초기화 전압(Vini)은 픽셀 구동 전압(ELVDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 발광 소자(OLED)의 발광을 억제한다.
제2 메모리(302)는 드라이브 IC(D-IC)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 동작을 정의한다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(D-IC)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit) 를 통해 드라이브 IC(D-IC)에 연결될 수 있다.
본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
픽셀들 각각에서 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 내부 보상 회로와 외부 보상 회로를 포함할 수 있다. 내부 보상 회로는 서브 픽셀들 각각에서 픽셀 회로에 추가되어 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth) 및/또는 이동도(μ)를 샘플링하고 그 변화를 실시간 보상한다. 외부 보상 회로는 서브 픽셀들 각각에 연결된 센싱 라인을 통해 센싱된 구동 소자의 문턱 전압 및/또는 이동도를 외부의 보상부로 전송한다. 외부 보상 회로의 보상부는 센싱 결과를 반영하여 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다. 외부 보상 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상한다.
도 20은 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 21은 도 20에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다. 본 발명에 적용 가능한 픽셀 회로는 도 20 및 도 21에 한정되지 않는다.
도 20 및 도 21를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.
내부 보상 회로를 이용한 픽셀 회로의 구동 기간은 초기화 기간(Tini), 샘플링 기간(Tsam), 데이터 기입 기간(Twr), 및 발광 기간(Tem)으로 나뉘어질 수 있다.
초기화 기간(Tini) 동안, 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 스캔 신호[SCAN(N)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 샘플링 기간 동안(Tsam), 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 데이터 기입 기간(Twr) 동안, 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 발광 기간(Tem)의 적어도 일부 기간 동안 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 제N 스캔 신호[SCAN(N)] 각각의 전압이 게이트 오프 전압(VGH)으로 발생된다.
초기화 기간(Tin) 동안, 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되어 픽셀 회로를 초기화한다. 샘플링 기간(Tsam) 동안, 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst)에 저장된다. 데이터 기입 기간(Twr) 동안, 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M1, M2)이 턴-온되어 발광 소자(OLED)가 발광된다. 발광 기간(Tem)은 저 계조의 휘도를 정밀하게 발광 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, 발광 신호[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M1, M2)이 온/오프를 반복할 수 있다.
발광 소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광 소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 한다.
발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출된다.
발광 소자(OLED)의 애노드는 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극(PL3)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.
스토리지 커패시터(Cst)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 스토리지 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트는 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트는 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M3)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트는 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(M4)의 게이트는 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 제5 스위치 소자(M5)의 게이트는 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결된다.
제6 스위치 소자(M6)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트는 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 발광 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지한다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)가 턴-오프(turn-off)되기 때문에 게이트 노드 전압(DTG)이 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.
데이터 기입 기간(Twr) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전된다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지한다.
발광 기간(Tem) 동안, 발광 신호[EM(N)]가 게이트 오프 전압(VGH)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 발광 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, 발광 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.
발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 ELVDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 발광 신호(EM)의 전압 따라 온/오프를 반복한다. 발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = ELVDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.
도 22은 본 발명의 일 실시예에 따른 표시패널의 단면을 상세히 보여 주는 단면도이다. 도 22에 도시된 표시패널(100)의 단면 구조는 일 예일 뿐, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다.
도 22을 참조하면, 회로층, 발광 소자층, 봉지층 등이 전술한 바와 같이 글래스 기판(GLS) 상에 적층될 수 있다.
제1 버퍼층(BUF1)이 글래스 기판(GLS) 상에 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층(LC)이 형성될 수 있고, 제1 금속층(LS) 상에 제2 버퍼층(BUF2)이 형성될 수 있다. 제1 및 제2 버퍼층(BUF1, BUF2) 각각은 무기 절연재료로 형성되고 하나 이상의 절연층으로 이루어질 수 있다. 제1 금속층(LS)은 TFT의 아래에 배치되어 TFT의 반도체 채널층으로 조사되는 빛을 차단하는 금속 패턴을 포함할 수 있다.
액티브층(ACT)이 제1 버퍼층(BUF2) 상에 형성될 수 있다. 액티브층(ACT)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 반도체 패턴을 포함한다. TFT가 Oxide TFT로 구현된 경우, 반도체 패턴은 IGZO(Indium gallium zinc oxide)를 포함할 수 있다.
게이트 절연막(GI)이 액티브층(ACT) 상에 형성될 수 있다. 게이트 절연막(GI)은 무기 절연재료로 이루어진 절연층이다. 제2 금속층(GATE)이 제2 게이트 절연막(GI) 상에 형성될 수 있다. 제2 금속층(GATE)은 TFT의 게이트 전극, 게이트 전극에 연결된 게이트 라인을 포함할 수 있다.
제1 층간 절연막(ILD1)이 제2 금속층(GATE)을 덮을 수 있다. 제1 층간 절연막(ILD2) 상에 제3 금속층(TM)이 형성되고, 제2 층간 절연막(ILD2)이 제3 금속층(TM)을 덮을 수 있다. 픽셀 회로의 커패시터(Cst)는 제2 금속층(GATE), 제1 층간 절연막(ILD1), 및 제3 금속층(TM)이 중첩된 부분에 형성될 수 있다. 제1 및 제2 층간 절연막들(ILD1, ILD2)은 무기 절연재료를 포함할 수 있다.
제2 층간 절연막(ILD2) 상에 제4 금속층(SD1)이 형성되고, 그 위에 무기 절연막(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층(SD2)이 제1 평탄화층(PLN2) 상에 형성될 수 있다. 제5 금속층(SD2)의 일부 패턴은 제1 평탄화층(PLN1)과 무기 절연막(PAS1)을 관통하는 콘택홀(Contact hole)을 통해 제4 금속층(SD1)에 연결될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어진다.
제4 금속층(SD1)은 제2 층간 절연막(ILD2)을 관통하는 콘택홀(Contact hole)을 통해 TFT의 반도체 패턴에 연결되는 TFT의 제1 및 제2 전극을 포함할 수 있다. 데이터 라인(DL)과, 전원 배선(PL1, PL2)은 제4 금속층(SD1) 또는 제5 금속층(SD2)을 패터닝하여 구현될 수 있다.
발광 소자(OLED)의 애노드 전극(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 스위치 소자 또는 구동 소자로 이용되는 TFT의 전극에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.
픽셀 정의막(BNK)는 발광 소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성된다. 픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다. 픽셀 정의막(BNK)와 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 유기 화합물(EL)의 증착 공정에서 FMM(Fine Metal　Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보한다.
픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 유기 화합물(EL)이 형성된다. 발광 소자(OLED)의 캐소드 전극(CAT)이 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물(EL)을 덮도록 표시패널(100)의 전면에 형성된다. 캐소드 전극(CAT)은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 전극(PL3)에 연결될 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 덮을 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드 전극(CAT)을 보호한다. 무기 절연막(PAS2)이 캡핑층(CPL)을 덮고, 무기 절연막(PAS2) 상에 평탄화층(PCL)이 형성될 수 있다. 평탄화층(PCL)은 유기 절연 재료를 포함할 수 있다. 봉지층의 무기 절연막(PAS2)이 평탄화층(PCL) 상에 형성될 수 있다.
본 발명의 실시예들은 단독으로 적용되거나 실시예들의 조합이 가능하다는 것에 주의하여야 한다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1 : 표시장치 10 : 글래스 기판
100 : 표시패널 11a, 21a : 제1 기판
11b, 21b : 제2 기판 11g : 게이트 기판
11b-1 : 제2-1 기판 11b-2 : 제2-2 기판
11b-3 : 제2-3 기판 11b-1-b : 제2-1 블록 기판
11b-2-b : 제2-2 블록 기판 11b-3-b : 제2-3 블록 기판
21a-1 : 몸체부 21a-2 : 돌출부

Claims (20)

  1. 주 표시영역이 배치된 제1 기판;
    상기 주 표시영역 보다 작은 보조 표시영역이 배치된 적어도 하나의 제2 기판; 및
    상기 제1 기판과 상기 제2 기판을 연결하는 유기막을 포함하고,
    상기 제2 기판의 적어도 일부는,
    서로 분리된 복수의 블록 기판들을 포함하고,
    상기 블록 기판들은 상기 유기막에 의해 연결되고,
    상기 블록 기판들 각각은 상기 보조 표시영역의 픽셀들을 포함하는 표시패널.
  2. 제 1 항에 있어서,
    상기 제2 기판은,
    상기 유기막으로 상기 제1 기판의 장변에 연결된 제2-1 기판;
    상기 유기막으로 상기 제1 기판의 단변에 연결된 제2-2 기판; 및
    상기 제1 기판의 장변과 단변이 만나는 코너부에 연결된 제2-3 기판을 포함하고,
    상기 제2-1 기판은 상기 제1 기판으로부터 멀어지는 방향으로 이격 배치된 복수의 제2-1 블록 기판을 포함하고,
    상기 제2-2 기판은 상기 제1 기판으로부터 멀어지는 방향으로 이격 배치된 복수의 제2-2 블록 기판을 포함하고,
    상기 제2-3 기판은 동일한 중심을 가지는 링 모양으로 이격 배치된 복수의 제2-3 블록 기판을 포함하는 표시패널.
  3. 제 2 항에 있어서,
    상기 복수의 제2-3 블록 기판 각각은 방사상 형태로 분리된 표시패널.
  4. 제 3 항에 있어서,
    상기 유기막은 상기 복수의 제2-1 블록 기판, 상기 복수의 제2-2 블록 기판, 및 상기 복수의 제2-3 블록 기판을 연결하는 표시패널.
  5. 제 1 항에 있어서,
    상기 제1 기판 상에 배치된 제1 픽셀들과 제2 기판 상에 배치된 제2 픽셀들을 더 포함하고,
    상기 제1 픽셀들의 픽셀 밀도는 상기 제2 픽셀들의 픽셀 밀도보다 높은 표시패널.
  6. 제 1 항에 있어서,
    상기 제1 기판의 ppi(pixel per inch)는 상기 제2 기판의 ppi 보다 높은 표시패널.
  7. 제 3 항에 있어서,
    상기 제1 기판과 상기 복수의 제2-3 블록 기판이 동일 평면을 이룰 때,
    상기 제1 기판으로부터 멀어질수록 상기 복수의 제2-3 블록 기판의 크기가 커지는 표시패널.
  8. 제 3 항에 있어서,
    상기 제1 기판과 상기 복수의 제2-3 블록 기판이 동일 평면을 이룰 때,
    상기 제1 기판으로부터 멀어질수록 이웃한 상기 복수의 제2-3 블록 기판간의 간격이 멀어지는 표시패널.
  9. 제 7 항에 있어서,
    상기 복수의 제2-3 블록 기판 상에 배치된 픽셀 수는 상기 제1 기판으로부터 멀어질수록 증가하는 표시패널.
  10. 제 2 항에 있어서,
    구동 기판; 및
    상기 구동 기판 상에 배치되는 게이트 구동 회로를 더 포함하고,
    상기 구동 기판은 제2-1 기판과 제2-3 기판과 이웃하게 배치되고, 상기 유기막에 의해 연결된 표시패널.
  11. 제 10 항에 있어서,
    상기 구동 기판은
    상기 제2-1 기판과 이웃하는 제1 구동 기판; 및
    상기 제2-3 기판과 이웃하는 제2 구동 기판을 포함하고,
    상기 제1 구동 기판과 상기 제2 구동 기판은 상기 유기막으로 연결된 표시패널.
  12. 제 11 항에 있어서,
    상기 제2 구동 기판은 방사상 형태로 분리된 표시패널.
  13. 주 표시영역이 배치되는 몸체부, 및 부 표시영역이 배치되고 상기 몸체부의 각 측면으로부터 돌출되는 돌출부를 포함하는 제1 기판;
    이웃하는 상기 돌출부 사이에 배치되고 제2 보조 표시영역이 배치되는 제2 기판;
    상기 제1 기판과 상기 제2 기판을 연결하는 유기막을 포함하고,
    상기 제2 기판의 적어도 일부는,
    서로 분리된 복수의 블록 기판들을 포함하고,
    상기 블록 기판들은 상기 유기막에 의해 연결되고,
    상기 블록 기판들 각각은 상기 보조 표시영역의 픽셀들을 포함하는 표시패널.
  14. 제 13 항에 있어서,
    상기 제1 기판의 가장자리 측벽은 웨지(wedge) 형상의 테이퍼 면을 포함하여 상기 측벽의 끝단으로 갈수록 두께가 얇은 표시패널.
  15. 제 14 항에 있어서,
    상기 테이퍼면은 테이퍼면은 상하로 대칭인 표시패널.
  16. 제 14 항에 있어서,
    상기 테이퍼 면의 길이는 상기 글래스 기판의 두께에 대하여 반비례인 표시패널.
  17. 제 13 항에 있어서,
    상기 블록 기판들은 동일한 중심을 가지는 링 모양으로 이격 배치된 표시패널.
  18. 제 17 항에 있어서,
    이격된 상기 블록 기판들 각각은 방사상 형태로 분리된 표시패널.
  19. 제 18 항에 있어서,
    상기 유기막은 상기 블록 기판들을 연결하는 표시패널.
  20. 제 13 항에 있어서,
    상기 제1 기판의 ppi(pixel per inch)는 상기 제2 기판의 ppi 보다 높은 표시패널.
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