KR20230020478A - 집적 회로 - Google Patents

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KR20230020478A
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후이-종 주앙
리 충 수
성-옌 예
융-첸 치엔
중-찬 양
츠-잉 린
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Abstract

반도체 디바이스는, 제1 방향으로 연장되는 몇몇의 제1 셀 행 - 제1 셀 행의 각각은 제1 행 높이를 가짐 - ; 제1 방향으로 연장되는 몇몇의 제2 셀 행 - 제2 셀 행의 각각은 제1 행 높이보다 더 낮은 제2 행 높이를 가지되, 제1 셀 행 및 제2 셀 행은 인터레이스됨 - ; 제1 셀 행 중 제1 행에서 배열되는 제1 셀; 및 제2 셀 행 중 적어도 하나의 행에서 배열되는 적어도 하나의 제2 셀 - 적어도 하나의 제2 셀은 제1 방향과는 상이한 제2 방향으로 제1 셀에 인접함 - 을 포함하되, 적어도 하나의 제2 셀 및 제1 셀에 포함되는 적어도 하나의 회로 컴포넌트는 동일한 동작 구성을 갖는다.

Description

집적 회로{INTEGRATED CIRCUIT}
집적 회로는 다양한 종류의 애플리케이션에서 널리 사용되어 왔으며, 더 빠른 프로세싱 속도 및 더 낮은 전력 소비에 대한 요구가 증가하고 있다. 그러나, 게이트 산화물 절연 파괴(gate oxide breakdown)는 집적 회로의 성능 및 신뢰성에 크게 영향을 끼친다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a는 몇몇 실시형태에 따른, 반도체 디바이스의 일부의 상면도(top view)이다.
도 1b는 다양한 실시형태에 따른, 도 1a에서의 반도체 디바이스의 일부의 상면도이다.
도 2는 몇몇 실시형태에 따른, 도 1a에서의 단면 라인을 따른 몇몇 셀 행(cell row)의 구조체를 예시하는 단면도이다.
도 3a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 3b는 몇몇 실시형태에 따른, 도 3a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램(direct acyclic diagram)이다.
도 3c는 다양한 실시형태에 따른, 도 3a의 일부에 대응하는 집적 회로의 일부의 평면도(plan view)에서의 레이아웃 다이어그램이다.
도 3d는 다양한 실시형태에 따른, 도 3a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 다른 레이아웃 다이어그램이다.
도 4a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 4b는 몇몇 실시형태에 따른, 도 4a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 4c는 몇몇 실시형태에 따른, 도 4a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 5a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 5b는 몇몇 실시형태에 따른, 도 5a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 5c는 몇몇 실시형태에 따른, 도 5a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 6a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 6b는 몇몇 실시형태에 따른, 도 6a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 6c는 몇몇 실시형태에 따른, 도 6a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 7a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 7b는 몇몇 실시형태에 따른, 도 7a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 7c는 몇몇 실시형태에 따른, 도 7a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 8a는 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로의 일부의 등가 회로이다.
도 8b는 몇몇 실시형태에 따른, 도 8a에서의 집적 회로의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 8c는 몇몇 실시형태에 따른, 도 8a의 일부에 대응하는 집적 회로의 일부의 평면도에서의 레이아웃 다이어그램이다.
도 9는 본 개시의 몇몇 실시형태에 따른, 집적 회로의 레이아웃을 설계하고 집적 회로를 제조하기 위한 레이아웃 설계를 생성하는 방법의 플로우차트이다.
도 10은 본 개시의 몇몇 실시형태에 따른, 집적 회로 레이아웃 설계를 설계하기 위한 시스템의 블록도이다.
도 11은 몇몇 실시형태에 따른, 집적 회로 제조 시스템, 및 그와 관련되는 집적 회로 제조 플로우의 블록도이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 명세서에서 사용되는 용어는 일반적으로 기술 분야에서 그리고 각각의 용어가 사용되는 특정한 맥락에서 그들의 일반적인 의미를 갖는다. 본원에서 논의되는 임의의 용어의 예를 비롯한, 본 명세서에서의 예의 사용은 단지 예시적인 것이며, 본 개시의 또는 임의의 예시화된 용어의 범위 및 의미를 어떤 식으로든 제한하는 것은 아니다. 마찬가지로, 본 개시는 본 명세서에서 주어지는 다양한 실시형태로 제한되지 않는다.
본원에서 사용될 때, 용어 "포함하는(comprising)", "포함하는(including)", "갖는(having)", "함유하는(containing)", "수반하는(involving)", 및 등등은 확장 가능한 것으로, 즉, ~를 포함하지만 그러나 ~로 제한되지는 않는 것을 의미하는 것으로 이해되어야 한다.
명세서 전체에 걸친 "하나의 실시형태", "한 실시형태", 또는 "몇몇 실시형태"에 대한 언급은, 실시형태(들)와 관련하여 설명되는 특정한 피쳐, 구조체, 구현예, 또는 특성이 본 개시의 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 명세서 전체에 걸쳐 다양한 곳에서의 어구 "하나의 실시형태에서" 또는 "한 실시형태에서" 또는 "몇몇 실시형태에서"의 사용은 반드시 모두 동일한 실시형태를 가리키는 것은 아니다. 더구나, 특정한 피쳐, 구조체, 구현예, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 결합될 수도 있다.
게다가, 도면에 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 본원에 사용될 때, 용어 " 및/또는"은 관련되어 열거된 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다.
본원에서 사용될 때, "대략", "약", "대략적으로" 또는 "실질적으로"는, 일반적으로, 주어진 값 또는 범위의 임의의 대략적인 값을 지칭할 것인데, 그것은 그것이 속하는 다양한 기술에 따라 변하며, 그 범위는, 그러한 수정 및 유사한 구조체 모두를 포괄하도록, 그것이 속하는 기술 분야의 숙련된 자에 의해 이해되는 최광의의 해석과 일치해야 한다. 몇몇 실시형태에서, 그것은, 일반적으로, 주어진 값 또는 범위의 20 퍼센트 이내, 바람직하게는 10 퍼센트 이내, 더욱 바람직하게는 5 퍼센트 이내를 의미할 것이다. 본원에서 주어지는 수치적 양은 근사치인데, 용어 "대략", "약", "대략적으로" 또는 "실질적으로"는, 명시적으로 언급되지 않는 경우 추론될 수 있다는 것을 의미하거나, 또는 다른 근사값을 의미한다.
이제 도 1a에 대한 참조가 이루어진다. 도 1a는, 몇몇 실시형태에 따른, 반도체 디바이스의 일부의 상면도이다. 도 1a에서 예시적으로 도시되는 바와 같이, 반도체 디바이스(10)는 몇몇 셀 행(ROW1-ROW4) 및 셀(CELL1-CELL4)을 포함한다. 몇몇 실시형태에서, 셀(CELL1-CELL4)은 이들 셀 행(ROW1-ROW4)에서 배열되는 집적 회로에 의해 구현된다. 몇몇 실시형태에서, 셀(CELL1-CELL4)의 각각은 AND, OR, NAND, MUX, 플립플롭(Flip-flop), 래치(Latch), BUFF, 인버터, 이들의 조합, 또는 임의의 다른 타입의 로직 회로를 포함하는 로직 게이트 회로로서 구현된다. 도 1a의 반도체 디바이스(10)에서의 셀 행(ROW1-ROW4)의 수는 예시의 목적을 위해 주어진다. 다양한 수의 셀 행(ROW1-ROW4)이 본 개시의 고려되는 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 반도체 디바이스(10)에서의 셀 행의 수는 4보다 더 많다.
예시를 위해, 셀 행(ROW1-ROW4)은 x 방향을 따라 연장되며 서로 평행하다. 몇몇 실시형태에서, 셀 행(ROW1-ROW4)은, x 방향에 실질적으로 수직인 y 방향을 따라 배열된다.
몇몇 실시형태에서, 행(ROW1-ROW4) 중에는 그들의 행 높이와 관련하여 셀 행의 두 개의 그룹이 존재한다. 도 1a에서 예시적으로 도시되는 바와 같이, 셀 행(ROW1 및 ROW3)의 각각은 행 높이(H1)를 가지도록 구성되고, 셀 행(ROW2 및 ROW4)의 각각은, 행 높이(H1)보다 더 짧은 다른 행 높이(H2)를 가지도록 구성된다. 행 높이(H1)를 갖는 셀 행(ROW1 및 ROW3)은 셀 행(ROW1-ROW4)의 제1 그룹("A")으로 간주되고, 셀 행(ROW2 및 ROW4)은 셀 행(ROW1-ROW4)의 제2 그룹("B")으로 간주된다. 몇몇 실시형태에서, 도 1a에서 묘사되는 바와 같이, 셀 행의 제1 그룹(A) 및 셀 행의 제2 그룹(B)은 인터레이스된다(interlaced).
예시를 위해, 제1 그룹("A")에서 행 높이(H1)를 갖는 셀 행(ROW1)은 두 개의 활성 영역(210-220)을 포함하고, 제2 그룹("B")에서 행 높이(H2)를 갖는 셀 행(ROW2)은 두 개의 활성 영역(230-240)을 포함한다. 유사하게, 셀 행(ROW3)은 두 개의 활성 영역(250-260)을 포함하고, 셀 행(ROW4)은 두 개의 활성 영역(270-280)을 포함한다. 예시를 위해, 활성 영역(210-280)은 x 방향을 따라 연장되고 y 방향으로 서로 분리된다. 활성 영역(210-280)의 구성은 도 2와 함께 다음 단락에서 논의될 것이다.
몇몇 실시형태에서, 활성 영역(210 및 240)은 P 타입의 전도도를 가지며, 한편, 활성 영역(220 및 230)은 N 타입의 전도도를 갖는다. 활성 영역(250 및 280)의 구성은 활성 영역(210 및 240)과 유사하고, 활성 영역(260 및 270)의 구성은 활성 영역(220 및 230)과 유사하다. 대안적으로 언급하면, 셀 행(ROW1-ROW4)은 y 방향을 따라 주기적 순서로 인터레이스된다. 활성 영역(210-280)의 구성은 예시의 목적을 위해 주어진다. 활성 영역(210-280)의 다양한 구현예가 본 개시의 고려되는 범위에 포함된다. 예를 들면, 몇몇 실시형태에서, 활성 영역(210, 240, 250, 및 280)은 N 타입이고 활성 영역(220, 230, 260, 및 270)은 P 타입이다.
도 1a에서 예시적으로 도시되는 바와 같이, 셀(CELL1)은 서브 셀(110 및 120)을 포함한다. 서브 셀(110, 120)은 y 방향을 따라 서로 인접한다. 서브 셀(110 및 120)은 셀 행(ROW1 및 ROW2)에서 각각 배열된다. 서브 셀(110)은 활성 영역(210-220)을 포함하고, 서브 셀(120)은 활성 영역(230-240)을 포함한다.
몇몇 실시형태에서, 서브 셀(110)은 AND, OR, NAND, MUX, 플립플롭, 래치, BUFF, 인버터 또는 임의의 다른 타입의 로직 회로를 포함하는 로직 게이트 회로를 포함하고, 한편, 서브 셀(120)은 섀도우 로직 게이트 회로(shadow logic gate circuit)를 포함한다. 그러한 실시형태에서, 섀도우 로직 게이트 회로 및 서브 셀(110)에 포함되는 적어도 하나의 회로 컴포넌트는 동일한 동작 구성을 갖는다. 예를 들면, 몇몇 실시형태에서, 서브 셀(110)은 몇몇 N 타입 트랜지스터 및 P 타입 트랜지스터를 포함한다. 서브 셀(120)은 서브 셀(110)의 P 타입 트랜지스터 중 대응하는 하나에 병렬로 커플링되는 P 타입 트랜지스터, 및 서브 셀(110)의 N 타입 트랜지스터 중 대응하는 하나에 병렬로 커플링되는 N 타입 트랜지스터를 포함한다. 서브 셀(120)에서의 P 타입 트랜지스터 및 서브 셀(110)에서의 P 타입 트랜지스터 중 대응하는 하나는 그들의 게이트에서의 제1 신호에 응답하여 협력(cooperate)하도록 구성되고, 한편, 서브 셀(120)에서의 N 타입 트랜지스터 및 서브 셀(110)에서의 N 타입 트랜지스터 중 대응하는 하나는 그들의 게이트에서의 제2 신호에 응답하여 협력하도록 구성된다. 대안적으로 언급하면, 서브 셀(120)에서의 회로 컴포넌트(들)는 동일한 구성을 가지고 동작하도록 서브 셀(110)에서의 대응하는 회로(들) 컴포넌트의 복제물(들)로서 구성된다. 서브 셀(110-120)의 세부 사항은 예로서 도 3a 내지 도 3d 및 7a 내지 도 7d와 함께 논의될 것이다.
상기에서 논의되는 바와 같이, 셀(CELL1)은, 서브 셀(110)이 메인 로직 회로로서 구성되고 서브 셀(120)이 섀도우 로직 회로로서 구성되는 동안 동작한다. 일부 접근법에서, 반도체 디바이스는, 셀 수명을 연장시키기 위해, 서브 셀(110)에 대응하는 메인 로직 회로에 커플링되는, 트랜지스터를 갖는 서브 셀(120)에 대응하는 쉐도우 로직 회로를 포함한다. 그러나, 셀 기반 설계의 직사각형 형상의 성질 때문에, 몇몇 접근법의 섀도우 로직 회로 및 메인 로직 회로는 단일의 셀 행 높이 아키텍쳐(single cell row height architecture; SCRHA) 하에서 동일한 셀 행에서 배열되고 셀 행이 확장되는 방향으로 서로 인접한다. 그러한 배열에서, 그것은 큰 면적의 오버헤드로 나타날 뿐만 아니라 또한 더 큰 핀 캡에 기인하여 불량한 셀 성능으로 나타난다.
본 개시의 혼합 셀 행 높이의 구성을 통해, 서브 셀(120)에서의 섀도우 로직 회로는 감소된 높이 셀 행에서 배열되고, 한편, 서브 셀(110)에서의 메인 로직 회로는 정상 높이 셀 행에서 배열된다. 그러한 실시형태에서, 서브 셀(110) 트랜지스터에, 예를 들면, 트랜지스터의 게이트에서, 산화물 파괴가 발생하면, 서브 셀(110)의 그 트랜지스터에 커플링되는, 서브 셀(120)의 대응하는 리던던트(redundant) 트랜지스터가 회로 동작을 유지하도록 여전히 기능할 수 있다. 따라서, 서브 셀(120)의 섀도우 로직 회로에 의해 제공되는 개선된 신뢰성뿐만 아니라, 전술한 혼합 셀 행 높이 아키텍트(mix cell row height architect; MCRHA)의 구성은, 몇몇 접근법과 비교하여, 더 작은 면적 오버헤드 및 더 작은 핀 캡 오버헤드를 갖는다. 대안적으로 언급하면, 본 개시의 혼합 셀 행 아키텍쳐는, 단일의 셀 행 높이 아키텍쳐와 동일한 성능을 유지할 높은 가능성을 유지하면서, 더 작은 코어 영역에서 이점을 갖는다.
도 1a의 셀(CELL1)의 구성은 예시의 목적을 위해 주어진다. 셀(CELL1)의 다양한 실시형태는 본 개시의 고려되는 범위에 포함된다. 예를 들면, 다음 단락에서 논의되는 몇몇 실시형태에서, 서브 셀(120)에 대응하는 셀은 P 타입 트랜지스터 또는 N 타입 트랜지스터만을 포함한다.
도 1a를 계속 참조하면, 예시를 위해, 반도체 디바이스(10)는 셀(CELL2)을 포함한다. 셀(CELL1)과 비교하여, 동일한 셀 행(ROW2)에서 N 타입 활성 영역(230) 및 P 타입 활성 영역(240)을 포함하는 대신, 셀(CELL2)은 셀(ROW2)의 높이(H3)를 갖는 부분에서 활성 영역(240)을 그리고 셀 행(ROW4)의 높이(H3)를 갖는 부분에서 활성 영역(270)을 포함한다. 셀(CELL2)은 또한 셀 행(ROW2와 ROW4) 사이에서 개재되는 셀 행(ROW3)에서 활성 영역(250-260)을 포함한다.
도 1a에서 예시적으로 도시되는 바와 같이, 셀(CELL2)은 서브 셀(110), 및 또 다른 서브 셀(130-140)을 포함한다. 서브 셀(110)은 서브 셀(130과 140) 사이에서 개재되며 인접한다. 서브 셀(110)은 셀 행(ROW3)에서 배열된다. 서브 셀(130 및 140)은 셀 행(ROW2 및 ROW4)에서 각각 배열된다. 대안적으로 언급하면, 서브 셀(130-140)은 서브 셀(110)의 대향하는 측(opposite sides) 상에 배열된다.
서브 셀(110)은 활성 영역(250-260)을 포함한다. 서브 셀(130)은 활성 영역(240)을 포함하고, 서브 셀(140)은 활성 영역(270)을 포함한다. 상기에서 논의되는 바와 같이, 몇몇 실시형태에서, 활성 영역(240-250)은 P 타입이고 활성 영역(260-270)은 N 타입이다.
몇몇 실시형태에서, 서브 셀(130)은, 예를 들면, 서브 셀(110)에서의 P 타입 트랜지스터에 대응하는 하나 이상의 트랜지스터를 포함하는 섀도우 로직 P 타입 디바이스를 포함한다. 서브 셀(140)은, 예를 들면, 서브 셀(110)에서의 N 타입 트랜지스터에 대응하는 하나 이상의 트랜지스터를 포함하는 섀도우 로직 N 타입 디바이스를 포함한다. 대안적으로 언급하면, 셀(CELL1)과 비교하여, 서브 셀(120)은 서브 셀(110)의 대향하는 측 상에 배열되는 두 개의 서브 셀(130-140)에 의해 구현되는데, 서브 셀(130)은 서브 셀(120)의 P 타입 트랜지스터를 포함하고 서브 셀(140)은 서브 셀(120)의 N 타입 트랜지스터를 포함한다. 그러한 실시형태에서, 셀(CELL2)은, 서브 셀(110)이 메인 로직 회로로서 구성되고 서브 셀(130-140)이 분리된 섀도우 로직 회로로서 구성되는 동안 동작한다.
도 1a를 계속 참조하면, 예시를 위해, 반도체 디바이스(10)는 셀(CELL3)을 포함한다. 셀(CELL2)과 비교하여, 서브 셀(130-140) 둘 모두를 갖는 대신, 셀(CELL3)은 서브 셀(140)만을 포함한다. 몇몇 실시형태에서, 셀(CELL3)은, 서브 셀(110)이 메인 로직 회로로서 구성되고 서브 셀(140)이 N 타입 트랜지스터를 갖는 섀도우 로직 회로로서 구성되는 동안 동작한다.
더구나, 반도체 디바이스(10)는 셀(CELL4)을 포함한다. 셀(CELL2)과 비교하여, 서브 셀(130-140)을 둘 모두를 갖는 대신, 셀(CELL4)은 서브 셀(130)만을 포함한다. 몇몇 실시형태에서, 셀(CELL4)은 서브 셀(110)이 메인 로직 회로로서 구성되고 서브 셀(130)이 P 타입 트랜지스터를 갖는 섀도우 로직 회로로서 구성되는 동안 동작한다.
몇몇 실시형태에서, 가장 취약한 트랜지스터(들)를 식별하기 위해 시뮬레이션이 수행되고, 그에 따라, 취약한 트랜지스터(들)와 커플링하기 위해 리던던트 트랜지스터가 섀도우 로직 회로에(즉, 도 1a의 서브 셀(120-140)에) 삽입된다. 리던던트 트랜지스터의 수에 기초하여, 레이아웃 구성(즉, 셀(CELL1-CELL4) 또는 임의의 다른 적절한 레이아웃 구조체) 중 하나가 반도체 디바이스 상에 형성되는 집적 회로에 대해 결정된다. 트랜지스터를 식별하고 레이아웃 구성을 결정하는 방법(900)은 도 9와 함께 이후의 단락에서 상세하게 논의될 것이다.
이제 도 1b에 대한 참조가 이루어진다. 도 1b는, 다양한 실시형태에 따른, 도 1a의 반도체 디바이스(10)의 일부의 상면도이다. 도 1a의 실시형태와 관련하여, 도 1b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 1b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
예시를 위해, 반도체 디바이스(10)는 셀(CELL5-CELL8)을 더 포함한다. 몇몇 실시형태에서, 셀(CELL5-CELL8)의 각각은 AND, OR, NAND, MUX, 플립플롭, 래치, BUFF, 인버터, 이들의 조합, 또는 임의의 다른 타입의 로직 회로를 포함하는 로직 게이트 회로로서 구현된다. 몇몇 실시형태에서, 셀(CELL5-CELL8)은 서브 셀(110-140) 중 일부 및 서브 셀(150)을 y 방향을 따라 (assembling) 것에 의해 구현된다. 몇몇 실시형태에서, 서브 셀(110 및 150)은 동일한 구성을 갖는다. 몇몇 대안적인 실시형태에서, 서브 셀(110 및 150)은 상이한 구성을 갖는다.
구체적으로, 도 1a의 셀(CELL2)과 비교하여, 서브 셀(140)을 갖는 대신, 셀(CELL5)은 셀 행(ROW4)에서 배열되는 서브 셀(120)을 포함한다. 예시를 위해, 서브 셀(110)은 서브 셀(120-130) 사이에서 개재된다. 따라서, 셀(CELL5)에는 쉐도우 로직 회로에서 P 타입 트랜지스터를 형성할 P 타입 활성 영역이 N 타입 활성 영역보다 더 많이 존재한다.
셀(CELL5)과 비교하여, N 타입 활성 영역보다 더 많은 P 타입 활성 영역을 갖는 대신, 셀(CELL6)은 셀 행(ROW2)에서 배열되는 서브 셀(120) 및 셀 행(ROW4)에서 배열되는 서브 셀(140)을 포함한다. 따라서, 셀(CELL6)에는 쉐도우 로직 회로에서 N 타입 트랜지스터를 형성할 N 타입 활성 영역이 P 타입 활성 영역보다 더 많이 존재한다.
예시를 위해, 섀도우 로직 회로에서 비대칭인 개수의 N 타입 및 P 타입 활성 영역을 갖는 셀(CELL5 및 CELL6)과 비교하여, 셀(CELL7)은 서브 셀(110)의 대향하는 측 상에 배열되는 두 개의 서브 셀(120)을 포함한다. 그러한 실시형태에서, 셀(CELL7)은 도 1a의 셀(CELL1)과 관련하여 이중 섀도우 로직 회로를 갖는다. 따라서, 셀(CELL7)의 구성을 가지고 형성되는 회로의 신뢰성이 증가한다.
도 1a 및 도 1b의 구성은 예시의 목적을 위해 주어진다. 다양한 구현예가 본 개시의 고려되는 범위에 포함된다. 예를 들면, 반도체 디바이스(10)는 셀 행(ROW3)에서 배열되는 서브 셀(110)을 갖는 셀 및 서브 셀(110)과 y 방향을 따라 인접하며 x 방향으로 연장되는, 도 1a의 서브 셀(130)의 폭보다 더 넓은 폭을 갖는 셀을 더 포함한다. 따라서, 동작을 위해 서브 셀에서 더 많은 P 리던던트 트랜지스터가 형성되도록 허용된다.
이제 도 2에 대한 참조가 이루어진다. 도 2는, 몇몇 실시형태에 따른, 도 1a에서의 단면 라인 AA'를 따르는 셀 행(ROW1-ROW2)의 구조체 예시하는 단면 뷰 다이어그램이다. 도 1a의 실시형태와 관련하여, 도 2에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다.
도 2에서 예시적으로 도시되는 바와 같이, 제1 그룹("A")에서 행 높이(H1)를 갖는 셀 행(ROW1)은 기판(Sub) 상에서 활성 영역(210-220)을 포함한다. 셀 행(ROW1)의 활성 영역(210)은 두 개의 핀 형상의(fin-shaped) 구조체(211 및 212)를 포함하고, 셀 행(ROW1)의 활성 영역(220)은 다른 두 개의 핀 형상의 구조체(221 및 222)를 포함한다. 대안적으로 언급하면, 활성 영역(210-220)의 각각의 활성 영역은 211 및 212, 또는 221 및 222와 같은 두 개의 핀 형상의 구조체를 포함한다.
몇몇 실시형태에서, 핀 형상의 구조체(211 및 212)는 n 타입 핀 형상의 구조체이고, 핀 형상의 구조체(221 및 222)는 p 타입 핀 형상의 구조체이다. 몇몇 다른 실시형태에서, 핀 형상의 구조체(211 및 212)는 p 타입 핀 형상의 구조체이고, 핀 형상의 구조체(221 및 222)는 n 타입 핀 형상의 구조체이다.
도 2에서 예시적으로 도시되는 바와 같이, 제2 그룹("B")에서 행 높이(H2)를 갖는 셀 행(ROW2)은 기판(Sub) 상에서 두 개의 활성 영역(230-240)을 포함한다. 셀 행(ROW2)의 활성 영역(230)은 제1의 하나의 핀 형상의 구조체를 포함하고, 셀 행(ROW2)의 활성 영역(240)은 제2의 하나의 핀 형상의 구조체를 포함한다. 대안적으로 언급하면, 활성 영역(230-240)의 각각의 활성 영역은 하나의 핀 형상의 구조체를 포함한다.
상기에서 언급되는 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수도 있다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서는 핀을 패턴화하기 위해 사용될 수도 있다.
몇몇 실시형태에서, 그러한 활성 영역은 하나 이상의 삼차원 전계 효과 트랜지스터(field-effect-transistor)(예를 들면, FinFET, 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터)의 하나 이상의 핀 형상의 구조체, 또는 하나 이상의 평면 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)의 산화물 정의(oxide-definition; OD) 영역을 포함할 수도 있다. 활성 영역은 각각의 트랜지스터(들)의 소스 피쳐 또는 드레인 피쳐로서 역할을 할 수도 있다.
몇몇 실시형태에서, 셀 행(ROW1)의 활성 영역(210)은 집적 회로 컴포넌트(예컨대, 트랜지스터)를 형성하기 위한 활성 영역으로서 두 개의 핀 형상의 구조체(211 및 212)를 함께 포함하고, 그 결과, 활성 영역(210) 상에 배치되는 집적 회로 컴포넌트의 활성 영역의 등가의 폭은, 제1의 하나의 핀 형상의 구조체를 포함하는 활성 영역(230) 상에 배치되는 다른 집적 회로 컴포넌트의 폭보다 더 넓을 것이다. 대안적으로 언급하면, 몇몇 실시형태에서, 셀 행(ROW1) 상에 배치되는 집적 회로 컴포넌트는 셀 행(ROW2) 상에 배치되는 집적 회로 컴포넌트보다 더 우수한 성능을 갖는다.
이제 도 3a 및 도 3b에 대한 참조가 이루어진다. 도 3a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스(10)에 대응하는 구조체를 포함하는 집적 회로(30)의 일부의 등가 회로이다. 도 3b는, 몇몇 실시형태에 따른, 도 3a에서의 집적 회로(30)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다.
도 3a에서 예시적으로 도시되는 바와 같이, 집적 회로(30)는 트랜지스터(M1-M6)를 갖는 제1 회로 및 트랜지스터(S1-S6)를 갖는 제2 회로를 포함한다. 집적 회로(30)는 공급 전압(VDD)과 접지 사이에서 커플링된다. 몇몇 실시형태에서, 집적 회로(30)는 셀, 예를 들면, 도 1a의 셀(CELL1)에 포함되고, 한편, 제1 회로는 도 1a의 서브 셀(110)에 포함되고 메인 로직 회로로서 동작하며 제2 회로는 도 1a의 서브 셀(120)에 포함되고 섀도우 로직 회로로서 동작한다.
몇몇 실시형태에서, 트랜지스터(M1-M2, M5, S1-S2 및 S5)는 N 타입 트랜지스터이다. 트랜지스터(M3-M4, M6, S3-S4 및 S6)는 P 타입 트랜지스터이다.
구체적으로, 트랜지스터(M1, M4, S1 및 S2)는 신호(A)를 수신하기 위한 게이트를 포함한다. 트랜지스터(M2, M3, S2 및 S3)는 신호(B)를 수신하기 위한 게이트를 포함한다. 트랜지스터(M1-M2, M5, S1-S2, S5)는 접지에 커플링되는 제1 단자를 포함한다. 트랜지스터(M4, M6, S4 및 S6)는 공급 전압(VDD)에 커플링되는 제1 단자를 포함한다. 트랜지스터(M4)의 제2 단자는 트랜지스터(M3 및 S3)의 제1 단자에 커플링된다. 트랜지스터(M3)의 제2 단자는 트랜지스터(S3)의 제2 단자, 트랜지스터(M1-M2)의 제2 단자, 트랜지스터(S1-S2)의 제2 트랜지스터, 및 트랜지스터(M5-M6 및 S5-S6)의 게이트에 커플링된다. 트랜지스터(M5-M6 및 S5-S6)의 제2 단자는 출력 노드(Z)에서 함께 커플링된다.
상기에서 논의되는 것에 기초하여, 대안적으로 언급하면, 트랜지스터(S1)는 리던던트 트랜지스터로 있는 트랜지스터(M1)에 병렬로 커플링된다. 트랜지스터(S2-S6)와 트랜지스터(M2-M6) 사이의 관계는 트랜지스터(S1 및 M1)의 관계와 유사하다. 따라서, 반복되는 설명은 여기서는 생략된다.
도 3b를 참조하면, 도 3b에서 도시되는 직접 비순환 다이어그램은 도 3a에서 도시되는 집적 회로(30)의 넷리스트에 기초하여 묘화된다. 예시를 위해, "M1-M6"으로 마킹되는 정점(vertex)은 도 3a의 트랜지스터(M1-M6)에 개별적으로 대응하며 이해의 용이성을 위해 정점(M1-M6)으로 지칭된다. "S1-S6"으로 마킹되는 정점은 도 3a의 트랜지스터(S1-S6)에 개별적으로 대응하며 이해의 용이성을 위해 정점(S1-S6)으로 지칭된다. "A"로 마킹되는 정점은 신호(A)를 송신하는 핀에 대응하고 이해의 용이성을 위해 정점(A)으로 지칭되고, B로 마킹되는 정점은 신호(B)를 송신하는 핀에 대응하고 이해의 용이성을 위해 정점(B)으로 지칭된다. "Z"로 마킹되는 정점은 출력 노드에 커플링되는 핀에 대응하며 이해의 용이성을 위해 정점(Z)으로 지칭된다. 몇몇 실시형태에서, 정점(A 및 B)은 독립적인 정점이다. 도 3b에서 묘사되는 어레이는, 두 개의 정점(즉, 두 개의 트랜지스터 또는 핀과 트랜지스터) 사이의 출력 및 입력 관계를 나타낸다.
도 3b에서 도시되는 바와 같이, 정점(M1, S1, M4 및 S4)에 연결되어 있는 정점(A)은, 신호(A)가 트랜지스터(M1, S1, M4 및 S4)의 입력으로 출력된다는 것을 나타낸다. 정점(M3 및 S3)에 연결되어 있는 정점(M4 및 S4)은 트랜지스터(M4 및 S4)의 출력이 트랜지스터(M3 및 S3)의 입력이다는 것을 나타낸다. 더구나, 정점(M5 및 S5)에 연결되어 있는 정점(M3 및 S3)은, 트랜지스터(M3 및 S3)의 출력이 트랜지스터(M5 및 S5)의 입력이다는 것을 나타낸다. 정점(Z)에 연결되어 있는 정점(M4 및 S4)은 트랜지스터(M5 및 S5)의 출력이 핀(Z)에 대한 입력이다는 것을 나타낸다. 대안적으로 언급하면, 트랜지스터(M3-M4 및 S3-S4)는 트랜지스터(M5 및 S5)를 조작하기 위한 공급 전압(VDD)을 송신하는 동작에서 포함된다. 또한, 정점(A)에 연결된 이후, 정점(M6 및 S6)에 연결되어 있는 정점(M1 및 S1)은 트랜지스터(M1 및 S1)의 출력이 트랜지스터(M6 및 S6)의 입력이다는 것을 나타낸다. 정점(Z)에 연결되어 있는 정점(M6 및 S6)은 트랜지스터(M6 및 S6)의 출력이 핀(Z)에 대한 다른 입력이다는 것을 나타낸다. 대안적으로 언급하면, 트랜지스터(M1 및 S1)는 트랜지스터(M6 및 S6)를 조작하기 위한 접지 전압 레벨을 송신하는 동작에서 포함된다.
또한, 정점(M2 및 S2)에 연결되어 있는 정점(B)은 신호(B)가 트랜지스터(M2 및 S2)의 입력으로 출력된다는 것을 나타낸다. 정점(M6 및 S6)에 연결되어 있는 정점(M2 및 S2)은 트랜지스터(M2 및 S2)의 출력이 트랜지스터(M6 및 S6)의 입력이다는 것을 나타낸다. 상기에서 언급되는 바와 같이, 정점(Z)에 연결되어 있는 정점(M6 및 S6)은 트랜지스터(M6 및 S6)의 출력이 핀(Z)에 대한 다른 입력이다는 것을 나타낸다. 대안적으로 언급하면, 트랜지스터(M2 및 S2)는 트랜지스터(M6 및 S6)를 조작하기 위한 접지 전압 레벨을 송신하는 동작에서 더 포함된다.
도 3b를 계속 참조하면, 값(SPA-SPB)은 집적 회로(30)에 대한 신호(A 및 B)를 수신하는 핀에서의 엘리먼트 고장의 확률을 나타낸다. 몇몇 실시형태에서, 집적 회로(30)의 넷리스트의 시뮬레이션 동안, 핀은 어떠한 엘리먼트 고장 없이 렌더링된다.
값(SP1-SP6)은 트랜지스터(M1-M6)에서의 엘리먼트 고장의 확률을 개별적으로 나타낸다. 몇몇 실시형태에서, 트랜지스터(M1-M6)에서의 엘리먼트 고장은, 예를 들면, 게이트 산화물 절연 파괴를 포함한다. 게이트 산화물 절연 파괴는, 트랜지스터의 기판과 게이트 사이에서 전도성 경로가 생성되는 시점으로서 정의된다. 몇몇 경우에, 전도성 경로는 시간 종속적인 유전체 절연 파괴(time-dependent dielectric breakdown; TDDB)로 칭해지는 시간 경과에 따른 느린 파괴로부터 유래한다. 예를 들면, 트랜지스터의 동작에서, 전류 흐름 증가, 열 증가, 열 손상 발생, 게이트 산화물에서의 더 많은 전하 트랩, 및 전도 증가를 비롯한, 예를 들면, 이벤트의 체인에서. 결과적으로, 게이트 산화물 절연 파괴는 가속화되고 고장난 트랜지스터로 나타난다. 따라서, 몇몇 동작 파라미터 하에서의 집적 회로의 넷리스트의 시뮬레이팅된 결과에 기초하여, 값(SP1-SP6)이 획득되고 회로에서 가장 취약한 트랜지스터(들)가 식별된다. 상응하여, 앞서 언급되는 바와 같이, 메인 트랜지스터가 동작에서 실패하는 경우 하나 이상의 리던던트 트랜지스터가 회로에 추가된다. 트랜지스터를 식별하고 대응하는 레이아웃 구성을 결정하는 방법(900)은 도 9와 함께 이후의 단락에서 상세하게 논의될 것이다.
이제 도 3c에 대한 참조가 이루어진다. 도 3c는, 몇몇 실시형태에 따른, 도 3a의 일부에 대응하는 집적 회로(30)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 3b의 실시형태와 관련하여, 도 3c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 3c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
예시를 위해, 집적 회로(30)는 도 1a의 셀(CELL1)의 레이아웃 구성을 포함하는데, 여기서 서브 셀(110 및 120)은 y 방향을 따라 인접한다. 도 3c에서 도시되는 바와 같이, 집적 회로(30)는, 서브 셀(110 및 120)에서, 활성 영역(즉, 산화물 확산(oxide diffusion), OD)(210-240), 게이트(즉, Poly)(310-370), 전도성 패턴(즉, 금속 대 디바이스(metal-to-device), MD)(401-411), 전도성 라인(즉, 금속 제로 라인(metal-zero line), M0)(501-503, 504a-504b, 505-508, 509a-509b 및 510-512), 전도성 트레이스(즉, 금속 1 라인(metal-one line), M1)(601-604), 및 비아(VG1-VG3, VD1-VD9, 및 VM1-VM8)를 더 포함한다. 몇몇 실시형태에서, 활성 영역(210-240)은 도 2의 기판(Sub) 상의 제1 층에서 배열된다. 게이트(310-370) 및 전도성 패턴(401-411)은 제1 층 위의 제2 층에서 배열된다. 전도성 라인(501-503, 504a-504b, 505-508, 509a-509b 및 510-512)는 제2 층 위의 제3 층에서 배열된다. 전도성 트레이스(601-604)는 제3 층 위의 제4 층에서 배열된다. 비아(VD1-VD9)는 제1 층과 제2 층 사이에서 배열된다. 비아(VG1-VG3)는 제2 층과 제3 층 사이에서 배열된다. 비아(VM1-VM8)는 제3 층과 제4 층 사이에서 배열된다.
도 3a 및 도 3c를 참조하면, 활성 영역(210-220)은 트랜지스터(M1-M6)의 형성을 위해 구성되고, 활성 영역(230-240)은 트랜지스터(S1-S6)의 형성을 위해 구성된다.
전도성 패턴(401)은 트랜지스터(M3)의 제2 단자에 대응한다. 전도성 패턴(402)은 트랜지스터(M3)의 제1 단자 및 트랜지스터(M4)의 제2 단자에 대응한다. 전도성 패턴(403)은 트랜지스터(M4 및 M6)의 제1 단자에 대응한다. 전도성 패턴(404)은 트랜지스터(M5-M6)의 제2 단자에 대응한다. 전도성 패턴(405)은 트랜지스터(M2 및 S2)의 제1 단자에 대응한다. 전도성 패턴(406)은 트랜지스터(M1-M2 및 S1-S2)의 제2 단자에 대응한다. 전도성 패턴(407)은 트랜지스터(M1, M5, S1, 및 S5)의 제1 단자에 대응한다. 전도성 패턴(408)은 트랜지스터(S3)의 제2 단자에 대응한다. 전도성 패턴(409)은 트랜지스터(S3)의 제1 단자 및 트랜지스터(S4)의 제2 단자에 대응한다. 전도성 패턴(410)은 트랜지스터(S4 및 S6)의 제1 단자에 대응한다. 전도성 패턴(411)은 트랜지스터(S5-S6)의 제2 단자에 대응한다.
게이트(310, 350-360 및 370)는 더미 게이트로 지칭되는데, 몇몇 실시형태에서, "더미" 게이트는, 회로에서 기능이 없는, MOS 디바이스에 대한 게이트로서 전기적으로 연결되지 않는 것으로 지칭된다.
활성 영역(210) 위의 게이트(320)의 제1 부분은 트랜지스터(M3)의 게이트에 대응하고, 활성 영역(220) 위의 게이트(320)의 제2 부분은 트랜지스터(M2)의 게이트에 대응하고, 활성 영역(230) 위의 게이트(320)의 제3 부분은 트랜지스터(S2)의 게이트에 대응하고, 활성 영역(240) 위의 게이트(320)의 제4 부분은 트랜지스터(S3)의 게이트에 대응한다.
활성 영역(210) 위의 게이트(330)의 제1 부분은 트랜지스터(M4)의 게이트에 대응하고, 활성 영역(220) 위의 게이트(330)의 제2 부분은 트랜지스터(M1)의 게이트에 대응하고, 활성 영역(230) 위의 게이트(330)의 제3 부분은 트랜지스터(S1)의 게이트에 대응하고, 활성 영역(240) 위의 게이트(330)의 제4 부분은 트랜지스터(S4)의 게이트에 대응한다.
활성 영역(210) 위의 게이트(340)의 제1 부분은 트랜지스터(M6)의 게이트에 대응하고, 활성 영역(220) 위의 게이트(340)의 제2 부분은 트랜지스터(M5)의 게이트에 대응하고, 활성 영역(230) 위의 게이트(340)는 제3 부분은 트랜지스터(S5)의 게이트에 대응하고, 활성 영역(240) 위의 게이트(340)의 제4 부분은 트랜지스터(S6)의 게이트에 대응한다.
도 3c에서 예시적으로 도시되는 바와 같이, 활성 영역(210-240)은 x 방향으로 연장되고 y 방향으로 서로 분리된다. 상기에서 언급되는 바와 같이, 몇몇 실시형태에서, 활성 영역(210-220)의 각각은 도 2의 두 개의 핀 형상의 구조체(211 및 212)를 포함하고, 활성 영역(230-240)의 각각은 각각 제1 및 제2의 하나의 핀 형상의 구조체를 포함한다.
게이트(310-370)는 y 방향으로 연장되고 x 방향으로 서로 분리된다. 더구나, 게이트(320-340)는 서브 셀(110 및 120)을 통해 연장되고 활성 영역(210-240)을 가로지른다.
전도성 패턴(401-411)은 y 방향으로 연장된다. 전도성 패턴(401-403)은 활성 영역(210)을 가로지른다. 전도성 패턴(404)은 활성 영역(210-220) 둘 모두를 가로지른다. 전도성 패턴(401-403)은 활성 영역(220-230)을 가로지른다. 전도성 패턴(408-410)은 활성 영역(240)을 가로지른다. 전도성 패턴(401)은 활성 영역(230-240) 둘 모두를 가로지른다.
전도성 라인(501-503, 504a-504b, 505-508, 509a-509b, 및 510-512)는 x 방향으로 연장되고 y 방향으로 서로 분리된다. 전도성 라인(501)은 전도성 패턴(403)과 게이트(310-350)를 가로지른다. 전도성 라인(502-503)은 전도성 패턴(401-404) 및 게이트(320-340)를 가로지른다. 전도성 라인(504a)은 게이트(320)를 가로지르고, 전도성 라인(504b)은 전도성 패턴(404) 및 게이트(340)를 가로지른다. 전도성 라인(505-507)은 전도성 패턴(405-407) 및 게이트(320-340)를 가로지르고, 전도성 라인(505-506)은 전도성 패턴(404)을 또한 가로지른다. 전도성 라인(508)은 전도성 패턴(405-407 및 411)을 가로지른다. 전도성 라인(509a)은 게이트(320)를 가로지르고, 전도성 라인(509b)은 전도성 패턴(411) 및 게이트(340)를 가로지른다. 전도성 라인(510)은 전도성 패턴(411) 및 게이트(320-340)를 가로지른다. 전도성 라인(511)은 전도성 패턴(408-411) 및 게이트(320-340)를 가로지른다. 전도성 라인(512)은 전도성 패턴(410)을 가로지른다.
전도성 트레이스(601-604)는 서브 셀(110-120)을 통해 y 방향으로 연장되고 x 방향으로 서로 분리된다. 예시를 위해, 전도성 트레이스(601-602)는 전도성 라인(502-503, 504a, 505-508, 509a, 및 510-511)을 가로지르고, 전도성 라인(501 및 512)을 가로지른다. 전도성 트레이스(603-604)는 전도성 라인(502-503, 504b, 505-508, 509b 및 510-511)을 가로지르고 전도성 라인(501 및 512)을 가로지른다.
비아(VD2)는 전도성 패턴(403)을 전도성 라인(501)에 커플링하고, 비아(VD7)는 전도성 패턴(410)을 전도성 라인(512)에 커플링한다. 몇몇 실시형태에서, 전도성 라인(501 및 512)은 공급 전압(VDD)을 전도성 패턴(403 및 410)으로 각각 출력한다. 비아(VD4 및 VD9)는 전도성 패턴(405 및 407)을 전도성 라인(507)에 각각 커플링한다. 몇몇 실시형태에서, 전도성 라인(507)은 집적 회로(30)에 대한 공급 전압(VSS)(즉, 도 3a의 실시형태에서, 접지)을 수신한다.
더구나, 비아(VD1)는 전도성 패턴(401)을 전도성 라인(502)에 커플링한다. 비아(VM1)는 전도성 라인(502)을 전도성 트레이스(603)에 커플링한다. 첫째, 비아(VM4)는 전도성 트레이스(603)를 전도성 라인(506)에 커플링하고, 비아(VD3)는 전도성 라인(506)을 전도성 패턴(406)에 커플링한다. 따라서, 전도성 패턴(401)은 전도성 패턴(406)에 커플링된다. 다시 말하면, 트랜지스터(M3)의 제2 단자는 트랜지스터(M1-M2 및 S1-S2)의 제2 단자에 커플링된다. 둘째, 비아(VM7)는 전도성 트레이스(603)를 전도성 라인(511)에 커플링하고, 비아(VD6)는 전도성 라인(511)을 전도성 패턴(408)에 커플링한다. 따라서, 전도성 패턴(401)은 전도성 패턴(408)에 추가로 커플링된다. 다시 말하면, 트랜지스터(M3)의 제2 단자는 트랜지스터(S3)의 제2 단자에 커플링된다. 셋째, 비아(VM3)는 전도성 트레이스(603)를 전도성 라인(504b)에 커플링하고, 비아(VG3)는 전도성 라인(504b)을 게이트(340)에 커플링한다. 따라서, 전도성 패턴(401)은 게이트(340)에 커플링된다. 다시 말하면, 트랜지스터(M1-M3)의 제2 단자, 트랜지스터(S1-S3)의 제2 단자, 및 트랜지스터(M5-M6 및 S5-S6)의 게이트는 서로 커플링된다.
비아(VD5)는 전도성 패턴(404)을 전도성 라인(505)에 커플링한다. 비아(VM5)는 전도성 라인(505)을 전도성 트레이스(604)에 커플링한다. 비아(VM8)는 전도성 트레이스(604)를 전도성 라인(509a)에 커플링한다. 비아(VD8)는 전도성 트레이스(604)를 전도성 패턴(411)에 커플링한다. 따라서, 전도성 패턴(404)은 전도성 패턴(411)에 커플링된다. 다시 말하면, 트랜지스터(M5-M6 및 S5-S6)의 제2 단자는 서로 커플링된다.
몇몇 실시형태에서, 전도성 트레이스(604)는 도 3a의 출력 노드(Z)에 대한 트랜지스터(M5-M6 및 S5-S6)의 출력을 수신한다.
비아(VG1)는 게이트(330)를 전도성 라인(510)에 커플링한다. 비아(VM6)는 전도성 라인(510)을 전도성 트레이스(602)에 커플링한다. 몇몇 실시형태에서, 전도성 트레이스(602)는 게이트(330)에 대한 도 3a의 신호(A)를 수신한다. 따라서, 트랜지스터(M1, M4, S1, 및 S4)의 게이트는 신호(A)를 수신한다.
비아(VG2)는 게이트(320)를 전도성 라인(504a)에 커플링한다. 비아(VM1)는 전도성 라인(504a)을 전도성 트레이스(601)에 커플링한다. 몇몇 실시형태에서, 전도성 트레이스(601)는 게이트(320)에 대한 도 3a의 신호(B)를 수신한다. 따라서, 트랜지스터(M2, M3, S2, 및 S3)의 게이트는 신호(B)를 수신한다.
이제 도 3d에 대한 참조가 이루어진다. 도 3d는, 몇몇 실시형태에 따른, 도 3a의 일부에 대응하는 집적 회로(30)의 일부의 평면도의 다른 레이아웃 다이어그램이다. 도 1a 내지 도 3c의 실시형태와 관련하여, 도 3d에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 3d에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3c와 비교하여, 도 1a의 셀(CELL1)의 레이아웃 구성을 갖는 대신, 집적 회로(30')는 도 1a의 셀(CELL2)의 레이아웃 구성을 더 포함하는데, 여기서 집적 회로(30')는 서브 셀(110 및 130-140)을 포함한다. 도 3d에서 도시되는 바와 같이, 활성 영역(210-220)을 갖는 대신, 도 3d의 서브 셀(110)은 활성 영역(250-260)을 포함한다. 서브 셀(130)은 활성 영역(240)을 포함하고, 서브 셀(140)은 활성 영역(270)을 포함한다. 더구나, 집적 회로(30')는 전도성 라인(513-514) 및 비아(VG4 및 VM9)를 더 포함한다. 몇몇 실시형태에서, 전도성 라인(513-514)은, 예를 들면, 전도성 라인(510-511)에 대해 구성된다. 비아(VG4)는, 예를 들면, 도 3c의 비아(VG1)에 대해 구성된다. 비아(VM9)는, 예를 들면, 도 3c의 비아(VM6)에 대해 구성된다.
몇몇 실시형태에서, 도 3c의 활성 영역(210-220) 및 도 3d의 활성 영역(250-260)은 유사한 구성을 가지며, 도 3d의 서브 셀(110)의 구성은 도 3c의 것과 유사하다. 따라서, 반복되는 설명은 여기서는 생략된다.
몇몇 실시형태에서, 도 3c의 활성 영역(270) 및 활성 영역(230)은 유사한 구성을 가지며, 서브 셀(130)은 도 3c의 활성 영역(230)에 대해 동일한 구성의 금속 라우팅을 포함한다. 따라서, 트랜지스터(S1-S2, S5)와 도 3d의 레이아웃 구조체 사이의 관계는 도 3c의 것과 유사하다. 따라서, 반복되는 설명은 여기서는 생략된다.
도 3a 및 도 3d를 참조하면, 활성 영역(240)은 트랜지스터(S3-S4 및 S6)의 형성을 위해 구성된다. 전도성 패턴(401)은 또한 트랜지스터(S3)의 제2 단자에 대응한다. 전도성 패턴(402)은 또한 트랜지스터(S3)의 제1 단자 및 트랜지스터(S4)의 제2 단자에 대응한다. 전도성 패턴(403)은 또한 트랜지스터(S4 및 S6)의 제1 단자에 대응한다. 전도성 패턴(404)은 또한 트랜지스터(S6)의 제2 단자에 대응한다. 상기에서 언급되는 바와 같이, 활성 영역(240) 위의 게이트(320) 부분은 트랜지스터(S3)의 게이트에 대응한다. 활성 영역(240) 위의 게이트(330)의 제4 부분은 트랜지스터(S4)의 게이트에 대응한다. 활성 영역(240) 위의 게이트(340)의 제4 부분은 트랜지스터(S6)의 게이트에 대응한다.
예시를 위해, 서브 셀(130)에서, 게이트(320-340)는 활성 영역(240)을 가로지른다. 전도성 패턴(401-404)은 활성 영역(240)을 가로지르도록 서브 셀(110)로부터 추가로 연장된다. 전도성 라인(513)은 게이트(320-340)를 가로지른다. 전도성 라인(514)은 전도성 패턴(401-404) 및 게이트(320-340)를 가로지른다. 전도성 트레이스(601-604)는 또한 전도성 라인(513-514)을 가로지른다.
비아(VG4)는 게이트(330)를 전도성 라인(513)에 커플링한다. 비아(VM9)는 전도성 라인(513)을 전도성 트레이스(602)에 커플링한다. 따라서, 도 3d의 서브 셀(130)에서의 트랜지스터(S4)의 게이트는 또한 전도성 트레이스(602)로부터 신호(A)를 수신한다.
앞서 언급되는 바와 같이, 비아(VD5, VD8, VM5, 및 VM8), 전도성 라인(505, 509b), 및 전도성 트레이스(604)를 통해, 전도성 패턴(404)은 전도성 패턴(411)에 커플링된다. 따라서, 트랜지스터(M5-M6 및 S5-S6)의 제2 단자는 서로 커플링된다.
도 3a 내지 도 3d의 구성은 예시의 목적을 위해 주어진다. 도 3a 내지 도 3d의 다양한 구현예는 본 개시의 고려된 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 활성 영역(240-250)은 N 타입이고 활성 영역(260-270)은 P 타입이다.
이제 도 4a 및 도 4b에 대한 참조가 이루어진다. 도 4a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로(40)의 일부의 등가 회로이다. 도 4b는, 몇몇 실시형태에 따른, 도 4a에서의 집적 회로(40)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다. 도 1a 내지 도 3d의 실시형태와 관련하여, 도 4a 및 도 4b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 4a 및 도 4b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3a 및 도 3b와 비교하여, 리던던트 트랜지스터로서 P 및 N 타입 트랜지스터 둘 모두, 예를 들면, 트랜지스터(S1 내지 S6)를 갖는 대신, 집적 회로(40)는 리던던트 트랜지스터로서 트랜지스터(S1-S2 및 S5)와 같은 N 타입 트랜지스터만을 포함한다.
이제 도 4c에 대한 참조가 이루어진다. 도 4c는, 몇몇 실시형태에 따른, 도 4a의 일부에 대응하는 집적 회로(40)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 4b의 실시형태와 관련하여, 도 4c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 4c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3d와 비교하여, 도 1a의 셀(CELL2)의 레이아웃 구조체 대신, 집적 회로(40)는 도 1a의 셀(CELL3)의 레이아웃 구조체를 포함한다. 대안적으로 언급하면, 집적 회로(40)는 P 타입 트랜지스터(S3-S4 및 S6)를 포함하는 서브 셀(130)을 갖는 대신, 집적 회로(40)는 N 타입 트랜지스터(S1-S2 및 S5)에 대응하는 구조체를 갖는 서브 셀(140)만을 포함한다.
이제 도 5a 및 도 5b에 대한 참조가 이루어진다. 도 5a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로(50)의 일부의 등가 회로이다. 도 5b는, 몇몇 실시형태에 따른, 도 5a에서의 집적 회로(50)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다. 도 1a 내지 도 4c의 실시형태와 관련하여, 도 5a 및 도 5b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 5a 및 도 5b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3a 및 도 3b와 비교하여, 리던던트 트랜지스터로서 P 및 N 타입 트랜지스터 둘 모두, 예를 들면, 트랜지스터(S1-S6)를 갖는 대신, 집적 회로(50)는 리던던트 트랜지스터로서 트랜지스터(S3-S4 및 S6)와 같은 P 타입 트랜지스터만을 포함한다.
이제 도 5c에 대한 참조가 이루어진다. 도 5c는, 몇몇 실시형태에 따른, 도 5a의 일부에 대응하는 집적 회로(50)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 5b의 실시형태와 관련하여, 도 5c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 5c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3d와 비교하여, 도 1a의 셀(CELL2)의 레이아웃 구조체 대신, 집적 회로(50)는 도 1a의 셀(CELL4)의 레이아웃 구조체를 포함한다. 대안적으로 언급하면, N 타입 트랜지스터(S1-S2 및 S5)를 포함하는 서브 셀(140)을 갖는 대신, 집적 회로(50)는 P 타입 트랜지스터(S3-S4 및 S6)에 대응하는 구조체를 갖는 서브 셀(130)만을 포함한다.
이제 도 6a 및 도 6b에 대한 참조가 이루어진다. 도 6a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로(60)의 일부의 등가 회로이다. 도 6b는, 몇몇 실시형태에 따른, 도 6a에서의 집적 회로(60)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다. 도 1a 내지 도 5c의 실시형태와 관련하여, 도 6a 내지 도 6b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 6a 및 도 6b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 5a 및 도 5b와 비교하여, 메인 로직 회로의 모든 P 타입 트랜지스터(M3-M4 및 M6)에 대응하는 모든 P 타입 트랜지스터(S3-S4 및 S6)를 갖는 대신, 집적 회로(60)는, 리던던트 트랜지스터로서, 트랜지스터(S4 및 S6)와 같은, 메인 로직 회로의 P 타입 트랜지스터에 대응하는 P 타입 트랜지스터의 일부만을 포함한다.
이제 도 6c에 대한 참조가 이루어진다. 도 6c는, 몇몇 실시형태에 따른, 도 6a의 일부에 대응하는 집적 회로(60)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 6b의 실시형태와 관련하여, 도 6c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 6c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 5c와 비교하여, 트랜지스터(S3)에 대응하는 레이아웃 구조체는 조정된다. 구체적으로, 게이트(320)는 서브 셀(110)을 통해 서브 셀(130)까지 연장되지 않는다. 대신, 집적 회로(60)는 활성 영역(240)을 가로지르는 게이트(321)를 포함하고, 게이트(321)는 게이트(320)로부터 전기적으로 분리된다. 또한, 전도성 패턴(401)은 서브 셀(110)을 통해 서브 셀(130)까지 역시 연장되지 않는다. 대신, 집적 회로(60)는 활성 영역(240)을 가로지르는 전도성 패턴(412)을 포함하고, 전도성 패턴(412)은 전도성 패턴(401)으로부터 전기적으로 분리된다.
이제 도 7a 및 도 7b에 대한 참조가 이루어진다. 도 7a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로(70)의 일부의 등가 회로이다. 도 7b는, 몇몇 실시형태에 따른, 도 7a에서의 집적 회로(70)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다. 도 1a 내지 도 6c의 실시형태와 관련하여, 도 7a 및 도 7b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 7a 및 도 7b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 6a 및 도 6b와 비교하여, 단지 하나의 타입의 트랜지스터(S4 및 S6)만을 갖는 대신, 집적 회로(70)는, 리던던트 트랜지스터로서, 트랜지스터(S2 및 S4)와 같은 N 및 P 타입 트랜지스터를 포함한다.
더구나, 대안적으로 언급하면, 도 3a 및 도 3b와 비교하여, 모든 N 타입 및 P 타입 트랜지스터(S1 내지 S6)를 갖는 대신, 집적 회로(70)는, 트랜지스터(S4)와 같은, 메인 로직 회로의 P 타입 트랜지스터에 대응하는 P 타입 트랜지스터의 일부, 및 트랜지스터(S2)와 같은 메인 로직 회로의 N 타입 트랜지스터에 대응하는 N 타입 트랜지스터의 일부를 포함한다.
이제 도 7c에 대한 참조가 이루어진다. 도 7c는, 몇몇 실시형태에 따른, 도 7a의 일부에 대응하는 집적 회로(70)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 7b의 실시형태와 관련하여, 도 7c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 7c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 3d와 비교하여, 트랜지스터(S1, S3 및 S5-S6)에 대응하는 레이아웃 구조체가 조정된다. 구체적으로, 게이트(320)는 활성 영역(240)을 가로지르지 않는다. 대신, 집적 회로(70)는 활성 영역(240)을 가로지르는 게이트(321)를 포함하고, 게이트(321)는 게이트(320)로부터 전기적으로 분리된다. 게이트(330)는 활성 영역(270)을 가로지르지 않는다. 대신, 집적 회로(70)는 활성 영역(270)을 가로지르는 게이트(331)를 포함하고, 게이트(331)는 게이트(330)로부터 전기적으로 분리된다. 게이트(340)는 활성 영역(240 및 270)을 가로지르지 않는다. 대신, 집적 회로(70)는 활성 영역(270)을 가로지르는 게이트(341) 및 활성 영역(240)을 가로지르는 게이트(342)를 포함한다. 게이트(341-342)는 게이트(340)로부터 전기적으로 분리된다.
전도성 패턴(404)은 서브 셀(130) 안으로 연장되지 않는다. 대신, 집적 회로(70)는 활성 영역(240)을 가로지르는 전도성 패턴(414)을 더 포함하고, 전도성 패턴(414)은 전도성 패턴(404)으로부터 전기적으로 분리된다. 전도성 패턴(407)은 서브 셀(140) 안으로 연장되지 않는다. 대신, 집적 회로(70)는 활성 영역(270)을 가로지르는 전도성 패턴(413)을 더 포함하고, 전도성 패턴(413)은 전도성 패턴(407)으로부터 전기적으로 분리된다.
또한, 예시를 위해, 전도성 패턴(411)을 전도성 패턴(404)에 커플링하도록 구성되는 비아(VD8 및 VM8)는 도 7c의 실시형태에서 배제된다.
이제 도 8a 및 도 8b에 대한 참조가 이루어진다. 도 8a는, 몇몇 실시형태에 따른, 도 1a에서의 반도체 디바이스에 대응하는 구조체를 포함하는 집적 회로(80)의 일부의 등가 회로이다. 도 8b는, 몇몇 실시형태에 따른, 도 8a에서의 집적 회로(80)의 일부의 등가 회로에 대응하는 직접 비순환 다이어그램이다. 도 1a 내지 도 7c의 실시형태와 관련하여, 도 8a 및 도 8b에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 8a 및 도 8b에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 7a 및 도 7b와 비교하여, 집적 회로(80)는, 리던던트 트랜지스터로서, 트랜지스터(S4)와 같은 단지 하나의 P 타입 트랜지스터만을 포함한다.
이제 도 8c에 대한 참조가 이루어진다. 도 8c는, 몇몇 실시형태에 따른, 도 8a의 일부에 대응하는 집적 회로(80)의 일부의 평면도에서의 레이아웃 다이어그램이다. 도 1a 내지 도 8b의 실시형태와 관련하여, 도 8c에서의 유사한 엘리먼트는 이해의 용이성을 위해 동일한 참조 번호로 지정된다. 상기의 단락에서 이미 상세하게 논의된 유사한 엘리먼트의 특정한 동작은, 도 8c에서 도시되는 엘리먼트와의 협력 관계를 도입할 필요가 없는 한, 간결성을 위해 여기서는 생략된다.
도 7c와 비교하여, 집적 회로(80)는 서브 셀(140)을 포함하지 않으면서 서브 셀(130)을 포함한다.
도 3a 내지 도 8c의 구성은 예시의 목적을 위해 주어진다. 도 3a 내지 도 8c의 다양한 구현예는 본 개시의 고려된 범위 내에 있다. 예를 들면, 몇몇 실시형태에서, 리던던트 트랜지스터로서 단지 하나의 P 타입 트랜지스터만을 갖는 대신, 집적 회로는 리던던트 트랜지스터로서 단지 하나의 N 타입 트랜지스터, 예컨대 트랜지스터(M2)에 대응하는 트랜지스터(S2)를 포함한다.
이제 도 9에 대한 참조가 이루어진다. 도 9는, 본 개시의 몇몇 실시형태에 따른, 집적 회로의 레이아웃을 설계하고 집적 회로를 제조하기 위한 레이아웃 설계를 생성하는 방법(900)의 플로우차트이다. 도 9에 의해 도시되는 프로세스 이전, 동안, 및 이후에 추가적인 동작이 제공될 수 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 방법(900)은 도 1a 및 도 1b의 집적 회로(10) 및 도 3a 내지 도 8c의 집적 회로(30-80)를 참조하여 하기에서 설명되는 동작(910-960)을 포함한다.
동작(910)에서, 집적 회로(30)의 넷리스트가 획득된다.
동작(920)에서, 집적 회로(30)의 넷리스트는 집적 회로(30)의 몇몇 동작 파라미터를 가지고 시뮬레이팅되고, 시뮬레이션의 결과에 기초하여, 각각이 집적 회로(30)에 포함되는 트랜지스터(M1-M6) 중 하나에 대응하는 값(SP1-SP6)이 획득된다. 몇몇 실시형태에서, 집적 회로(30)는 여섯 개보다 더 많은 트랜지스터 또는 여섯 개 미만의 트랜지스터를 포함한다.
동작(930)에서, 값(SP1-SP6)의 각각은 임계 값(Ccrit)과 비교된다. 몇몇 실시형태에서, 임계 값(Ccrit)은 게이트 산화물 층의 두께와 같은 프로세스 파라미터에 크게 의존한다. 따라서, 임계 값(Ccrit)은 프로세스에 따라 변하고 실제 애플리케이션에 대응하여 정의된다.
몇몇 실시형태에서, P 타입 트랜지스터의 값(SP3-SP4 및 SP6)은 임계 값(Ccrit)과 비교되고, N 타입 트랜지스터의 값(SP1-SP2 및 SP5)은 값(1 - Ccrit)과 비교된다.
동작(940)에서, 비교에 기초하여, P 타입 트랜지스터에 대응하는 값이 임계 값(Ccrit)보다 더 작은 경우, 조정된 넷리스트를 생성하기 위해 대응하는 리던던트 p 타입 트랜지스터가 집적 회로(30)의 넷리스트에 추가된다. 예를 들면, 도 3a 및 도 3b의 실시형태에서, 값(SP3-SP4 및 SP6)은 모두 0.2와 동일한데, 이것은 0.3의 값을 갖는 임계 값(Ccrit)보다 더 작다. 따라서, 트랜지스터(S3-S4, S6)는 도 3b에서 도시되는 바와 같이 넷리스트에 추가된다. 마찬가지로, 값(SP1-SP2 및 SP5) 모두는 0.7(즉, 1 빼기 Ccrit)의 값보다 더 작은 0.2와 동일하다. 따라서, 트랜지스터(S1-S2 및 S5)는 도 3b에서 도시되는 바와 같이 넷리스트에 추가된다.
동작(950)에서, 리던던트 트랜지스터로서 구성되는 N 타입 트랜지스터의 수 및 P 타입 트랜지스터의 수에 기초하여, 회로에 대한 레이아웃 구성이 결정된다. 대안적으로 언급하면, 리던던트 트랜지스터를 갖는 레이아웃 구성은 조정된 넷리스트에 따라 변한다. 예를 들면, 도 4a 내지 도 4c의 실시형태에서, 어떠한 P 타입 트랜지스터도 리던던트 트랜지스터로서 추가되지 않고, 한편 세 개의 N 타입 트랜지스터가 추가된다. 따라서, 예를 들면, 도 1a의 셀(CELL3)과 관련하여 구성되는 레이아웃 구성은 집적 회로(40)에 할당된다.
도 5a 내지 도 6c 및 도 8a 내지 도 8c의 실시형태에서, 어떠한 N 타입 트랜지스터도 리던던트 트랜지스터로서 추가되지 않고, 한편, 하나 이상의 P 타입 트랜지스터가 추가된다. 따라서, 예를 들면, 도 1a의 셀(CELL4)과 관련하여 구성되는 레이아웃 구성은 집적 회로(50, 60, 및 80)에 할당된다.
몇몇 실시형태에서, 리던던트 트랜지스터로서 추가되는 N 트랜지스터 중 적어도 하나 및 P 트랜지스터 중 적어도 하나가 존재한다. 방법(900)은, 라우팅의 저항기 및 커패시터 값(resistor-and-capacitor value)에 기초하여, 회로에 대한 레이아웃 구성 중 하나를 결정하는 동작을 더 포함한다. 예를 들면, 몇몇 실시형태에서, 도 1a의 셀(CELL1)에 의해 도시되는 바와 같은 레이아웃 구성은, 라인 백엔드(back-end-of-line; BEOL)에 대해 작은 저항기 및 커패시터 값을 그리고 라인 미들 엔드(middle-end-of-line; MEOL)에 대해, BEOL과 비교하여, 더 큰 저항기 및 커패시터 값을 가지고 프로세싱되는 도 3c의 집적 회로(30)와 같은 집적 회로에 대해 결정된다. 대안적인 실시형태에서, 도 1a의 셀(CELL2)에 의해 도시된 바와 같은 레이아웃 구성은, BEOL에 대해 큰 저항기 및 커패시터 값을 그리고 MEOL에 대해, BEOL과 비교하여, 더 작은 저항기 및 커패시터 값을 가지고 프로세싱되는 도 3d의 집적 회로(30')와 같은 집적 회로에 대해 결정된다.
몇몇 실시형태에서, 집적 회로 제조 프로세스는 종종 라인 프론트 엔드(front-end-of-line; FEOL) 부분, 라인 미들 엔드(MEOL) 부분 - 라인 미들(Middle-Of-The-Line; MOL) 부분으로 또한 칭해짐 - , 및 라인 백엔드(BEOL) 부분을 포함하는 것으로 간주된다. FEOL은 집적 회로 제조의 제1 부분인데, 여기서, 개개의 능동 디바이스는 반도체 웨이퍼 상에 패턴화된다. FEOL 프로세스는 다음의 것을 포함한다: 사용될 반도체 웨이퍼의 타입을 선택하는 것; 웨이퍼의 화학적 기계적 평탄화 및 세정; 얕은 트렌치 분리(shallow trench isolation; STI); 웰(well) 형성, 게이트 모듈 형성, 및 소스 및 드레인 생성. FEOL은 금속 인터커넥트 층의 퇴적을 포함하지 않는다. MEOL 프로세스는 FEOL 프로세스 이후 발생하며 게이트 접촉 형성 및 언더 범프 금속화(under bump metallization; UBM) 프로세스를 포함한다. BEOL은 집적 회로 제조 프로세스의 최종 부분인데, 여기서, 개개의 디바이스(트랜지스터, 커패시터, 저항기, 등등)는 비아 및 전도성 트레이스, 예를 들면, 금속 라인을 사용하여 인터커넥트된다. BEOL은, 일반적으로, 제1 금속 층이 퇴적될 때 시작되며, 칩 대 패키지 연결(chip-to-package connection)을 위한 콘택, 절연 층(유전체), 금속 레벨, 및 본딩 사이트를 포함한다. 몇몇 실시형태에서, 열 개 이상의 금속 층이 BEOL 부분에서 추가된다.
몇몇 실시형태에서, 방법(900)은, 하나 이상의 특정한 전도성 타입의 리던던트 트랜지스터를 추가하기 위해, 셀(CELL5-CELL8)로 지칭되는 레이아웃 구성 중 하나를 집적 회로에 할당하는 것을 포함한다. 상기에서 언급되는 할당의 동작은, 몇몇 실시형태에서, 리던던트 트랜지스터로서 구성되는 N 타입 트랜지스터의 수 및 P 타입 트랜지스터의 수와 관련된다.
동작(960)에서, 집적 회로에 대한, 도 3c 내지 도 3d, 도 4c, 도 5c, 도 6c, 도 7c 및 도 8c와 같은 레이아웃이 생성된다.
이제 도 10에 대한 참조가 이루어진다. 도 10은, 본 개시의 몇몇 실시형태에 따른, 집적 회로 레이아웃 설계를 설계하기 위한 전자 설계 자동화(electronic design automation; EDA) 시스템(1000)의 블록도이다. EDA 시스템(1000)은 도 9에서 개시되는 방법(900)의 하나 이상의 동작을 구현하도록 구성되고, 도 1a 내지 도 8c와 연계하여 추가로 설명된다. 몇몇 실시형태에서, EDA 시스템(1000)은 APR 시스템을 포함한다.
몇몇 실시형태에서, EDA 시스템(1000)은 하드웨어 프로세서(1002) 및 비일시적 컴퓨터 판독 가능 저장 매체(1004)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(1004)는, 다른 것들 중에서도, 컴퓨터 프로그램 코드(명령어)(1006), 즉, 실행 가능 명령어의 세트를 사용하여 인코딩된다, 즉, 이들을 포함한다. 하드웨어 프로세서(1002)에 의한 명령어(1006)의 실행은, 예를 들면, 방법(900)의 일부 또는 모두를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(1002)는 버스(1008)를 통해 컴퓨터 판독 가능 저장 매체(1004)에 전기적으로 커플링된다. 프로세서(1002)는 또한 버스(1008)에 의해 I/O 인터페이스(1010) 및 제조 툴(1016)에 전기적으로 커플링된다. 네트워크 인터페이스(1012)가 또한 버스(1008)를 통해 프로세서(1002)에 전기적으로 연결된다. 네트워크 인터페이스(1012)는 네트워크(1014)에 연결되고, 그 결과, 프로세서(1002) 및 컴퓨터 판독 가능 저장 매체(1004)는 네트워크(1014)를 통해 외부 엘리먼트에 연결될 수 있다. 프로세서(1002)는, EDA 시스템(1000)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 데 사용 가능하게 하기 위해, 컴퓨터 판독 가능 저장 매체(1004)에 인코딩되는 컴퓨터 프로그램 코드(1006)를 실행하도록 구성된다. 하나 이상의 실시형태에서, 프로세서(1002)는 중앙 프로세싱 유닛(central processing unit; CPU), 멀티 프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1004)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1004)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식(removable) 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 리드 온리 메모리(read-only memory; ROM), 강성 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용하는 하나 이상의 실시형태에서, 컴퓨터 판독 가능 저장 매체(1004)는 컴팩트 디스크 리드 온리 메모리(compact disk-read only memory; CD-ROM), 컴팩트 디스크 리드/라이트(Compact Disk-Read/Write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시형태에서, 저장 매체(1004)는 (그러한 실행이 (적어도 부분적으로) EDA 툴을 나타내는 경우) EDA 시스템(1000)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 데 사용 가능하게 하도록 구성되는 컴퓨터 프로그램 코드(1006)를 저장한다. 하나 이상의 실시형태에서, 저장 매체(1004)는 언급된 프로세스 및/또는 방법의 일부 또는 모두를 수행하는 것을 용이하게 하는 정보를 또한 저장한다. 하나 이상의 실시형태에서, 저장 매체(1004)는 본원에서 개시되는 바와 같은 그러한 표준 셀, 예를 들면, 도 1a 내지 도 11과 관련하여 상기에서 논의되는 집적 회로(10 및/또는 70)를 포함하는 셀을 포함하는 표준 셀의 IC 레이아웃 다이어그램(1020)을 저장한다.
EDA 시스템(1000)은 I/O 인터페이스(1010)를 포함한다. I/O 인터페이스(1010)는 외부 회로부(circuitry)에 커플링된다. 하나 이상의 실시형태에서, I/O 인터페이스(1010)는 정보 및 커맨드를 프로세서(1002)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1000)은 프로세서(1002)에 커플링되는 네트워크 인터페이스(1012)를 또한 포함한다. 네트워크 인터페이스(1012)는 EDA 시스템(1000)이, 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(1014)와 통신하는 것을 허용한다. 네트워크 인터페이스(1012)는 BLUETOOTH(블루투스), WIFI(와이파이), WIMAX(와이맥스), GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET(이더넷), USB, 또는 IEEE-1064와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 두 개 이상의 시스템(1000)에서 구현된다.
EDA 시스템(1000)은 프로세서(1002)에 커플링되는 제조 툴(1016)을 또한 포함한다. 제조 툴(1016)은, 프로세서(1002)에 의해 프로세싱되는 설계 파일에 따라, 집적 회로, 예를 들면, 도 1a 내지 도 8c에서 예시되는 집적 회로(10, 30, 30', 40-80)를 제조하도록 구성된다.
EDA 시스템(1000)은 I/O 인터페이스(1010)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1010)를 통해 수신된 정보는 하나 이상의 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리, 및/또는 프로세서(1002)에 의한 프로세싱을 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1008)를 통해 프로세서(1002)로 전달된다. EDA 시스템(1000)은 I/O 인터페이스(1010)를 통해 UI에 관련되는 정보를 수신하도록 구성된다. 정보는 설계 명세(1022)로서 컴퓨터 판독 가능 매체(1004)에 저장된다.
몇몇 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 모두는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 일부 또는 모두는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 언급된 프로세스 및/또는 방법의 일부 또는 모두는 EDA 시스템(1000)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시형태에서, 표준 셀을 포함하는 레이아웃 다이어그램은 적절한 레이아웃 생성 툴을 사용하여 생성된다.
몇몇 실시형태에서, 프로세스는 비일시적 컴퓨터 판독 가능 기록 매체에 저장되는 프로그램의 함수로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는, 외부/착탈식 및/또는 내부/내장형 스토리지 또는 메모리 유닛, 예를 들면, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드와 같은 반도체 메모리, 및 등등 중 하나 이상을 포함하지만, 그러나 이들로 제한되지는 않는다.
도 11은, 몇몇 실시형태에 따른, IC 제조 시스템(1100), 및 그와 관련되는 IC 제조 플로우의 블록도이다. 몇몇 실시형태에서, 레이아웃 다이어그램에 기초하여, 반도체 집적 회로의 층에서의 (A) 하나 이상의 반도체 마스크 또는 (B) 적어도 하나의 컴포넌트 중 적어도 하나가 IC 제조 시스템(1100)을 사용하여 제조된다.
도 11에서, IC 제조 시스템(1100)은, IC 디바이스(1160)를 제조하는 것에 관련되는 설계, 개발, 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는, 설계 하우스(1120), 마스크 하우스(1130), 및 IC 제조사/제조 시설(fabricator; "팹(fab)")(1150)과 같은 엔티티를 포함한다. IC 제조 시스템(1100)의 엔티티는 통신 네트워크에 의해 연결된다. 몇몇 실시형태에서, 통신 네트워크는 단일의 네트워크이다. 몇몇 실시형태에서, 통신 네트워크는, 인트라넷 및 인터넷과 같은 여러 가지 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상으로 서비스를 제공하고 및/또는 다른 엔티티 중 하나 이상으로부터 서비스를 수신한다. 몇몇 실시형태에서, 설계 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1150) 중 두 개 이상이 단일의 엔티티에 의해 소유된다. 몇몇 실시형태에서, 디자인 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1150) 중 두 개 이상이 공통 시설 내에서 공존하고 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1120)는 IC 설계 레이아웃 다이어그램(1122)을 생성한다. IC 설계 레이아웃 다이어그램(1122)은, IC 디바이스(1160), 예를 들면, 도 1a 내지 도 8c에서 예시되는 집적 회로(10, 30, 30', 40-80)에 대해 설계되는 다양한 기하학적 패턴, 예를 들면, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 및/또는 도 8a에서 묘사되는 IC 레이아웃 설계를 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1160)의 다양한 컴포넌트를 구성하는 금속, 산화물, 또는 반도체 층의 패턴에 대응한다. 다양한 층은 결합되어 다양한 IC 피쳐를 형성한다. 예를 들면, IC 설계 레이아웃 다이어그램(1122)의 일부는, 반도체 기판(예컨대 실리콘 웨이퍼) 및 반도체 기판 상에 배치되는 다양한 재료 층에 형성될 다양한 IC 피쳐, 예컨대 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 배선(interlayer interconnection)의 전도성 세그먼트 또는 비아를 포함한다. 설계 하우스(1120)는 IC 설계 레이아웃 다이어그램(1122)을 형성하기 위한 적절한 설계 프로시져를 구현한다. 설계 프로시져는, 로직 설계, 물리적 설계 또는 배치 및 배선(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1122)은 기하학적 패턴의 정보를 구비하는 하나 이상의 데이터 파일에서 제시된다. 예를 들면, IC 설계 레이아웃 다이어그램(1122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1130)는 데이터 준비(data preparation; 1132) 및 마스크 제조(1144)를 포함한다. 마스크 하우스(1130)는, IC 설계 레이아웃 다이어그램(1122)에 따라 IC 디바이스(1160)의 다양한 층을 제조하기 위해 사용될 하나 이상의 마스크(1145)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1122)을 사용한다. 마스크 하우스(1130)는 마스크 데이터 준비(mask data preparation; 1132)를 수행하는데, 이 경우 IC 설계 레이아웃 다이어그램(1122)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1132)는 마스크 제조(1144)에 RDF를 제공한다. 마스크 제조(1144)는 마스크 노광기(mask writer)를 포함한다. 마스크 노광기는 RDF를, 마스크(레티클)(1145) 또는 반도체 웨이퍼(1153)와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃 다이어그램(1122)은, 마스크 노광기의 특정한 특성 및/또는 IC 팹(1150)의 요건을 준수하도록 마스크 데이터 준비(1132)에 의해 조작된다. 도 11에서, 데이터 준비(1132) 및 마스크 제조(1144)는 별개의 엘리먼트로서 예시된다. 몇몇 실시형태에서, 데이터 준비(1132) 및 마스크 제조(1144)는 집합적으로 마스크 데이터 준비로 칭해질 수 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1132)는, 회절, 간섭, 다른 프로세스 효과 및 등등으로부터 발생할 수 있는 것들과 같은 이미지 에러를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1122)을 조정한다. 몇몇 실시형태에서, 마스크 데이터 준비(1132)는, 축외 조명(off-axis illumination), 서브 해상도 지원 피쳐(sub-resolution assist feature), 위상 시프팅 마스크, 다른 적절한 기술, 및 등등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques; RET)을 포함한다. 몇몇 실시형태에서, OPC를 역 이미징 문제(inverse imaging problem)로 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
몇몇 실시형태에서, 마스크 데이터 준비(1132)는, 충분한 마진을 보장하기 위해, 반도체 제조 프로세스에서의 가변성을 고려하기 위해, 및 등등을 위해, 소정의 기하학적 및/또는 연결성 제약을 포함하는 마스크 생성 규칙의 세트를 가지고 OPC의 프로세스를 거친 IC 설계 레이아웃 다이어그램(1122)을 체크하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함한다. 몇몇 실시형태에서, MRC는 마스크 제조(1144) 동안의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(1122)을 수정하는데, 이것은 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행되는 수정의 일부를 되돌릴 수도 있다.
몇몇 실시형태에서, 마스크 데이터 준비(1132)는, IC 디바이스(1160)를 제조하기 위해 IC 팹(1150)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(1122)에 기초하여 이 프로세싱을 시뮬레이팅하여 IC 디바이스(1160)와 같은 시뮬레이팅되어 제조된 디바이스(simulated manufactured device)를 생성한다. LPC 시뮬레이션에서의 프로세싱 파라미터는, IC 제조 사이클의 다양한 프로세스와 관련되는 파라미터, IC를 제조하기 위해 사용되는 툴과 관련되는 파라미터, 및/또는 제조 프로세스의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오차 보강 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자, 및 등등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 몇몇 실시형태에서, 시뮬레이팅된 제조 디바이스가 LPC에 의해 생성된 이후, 시뮬레이팅된 디바이스가 형상에서 설계 규칙을 만족시킬 만큼 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1122)을 추가로 개선한다(refine).
마스크 데이터 준비(1132)의 상기 설명은 명확성의 목적을 위해 단순화되었다는 것이 이해되어야 한다. 몇몇 실시형태에서, 데이터 준비(1132)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1122)을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피쳐를 포함한다. 추가적으로, 데이터 준비(1132) 동안 IC 설계 레이아웃 다이어그램(1122)에 적용되는 프로세스는 여러 가지 상이한 순서로 실행될 수도 있다.
마스크 데이터 준비(1132) 이후 그리고 마스크 제조(1144) 동안, 수정된 IC 설계 레이아웃 다이어그램(1122)에 기초하여 마스크(1145) 또는 마스크(1145)의 그룹이 제조된다. 몇몇 실시형태에서, 마스크 제조(1144)는 IC 설계 레이아웃 다이어그램(1122)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 몇몇 실시형태에서, 수정된 IC 설계 레이아웃 다이어그램(1122)에 기초하여 마스크(포토 마스크 또는 레티클)(1145) 상에 패턴을 형성하기 위해 전자 빔(electron-beam; e 빔) 또는 다수의 e 빔의 메커니즘이 사용된다. 마스크(1145)는 다양한 기술에서 형성될 수 있다. 몇몇 실시형태에서, 마스크(1145)는 이진 기술을 사용하여 형성된다. 몇몇 실시형태에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료 층(예를 들면, 포토레지스트)을 노광하기 위해 사용되는 방사선 빔, 예컨대 자외선(UV) 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 하나의 예에서, 마스크(1145)의 바이너리 마스크 버전(binary mask version)은, 투명 기판(예를 들면, 용융된 석영) 및 바이너리 마스크의 불투명 영역에 코팅되는 불투명 재료(예를 들면, 크롬)를 포함한다. 다른 예에서, 마스크(1145)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1145)의 위상 시프트 마스크(phase shift mask; PSM) 버전에서, 위상 시프트 마스크 상에 형성되는 패턴의 다양한 피쳐는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교대하는 PSM일 수 있다. 마스크 제조(1144)에 의해 생성되는 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들면, 그러한 마스크(들)는, 반도체 웨이퍼(1153) 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(1153) 내에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1150)은 웨이퍼 제조(1152)를 포함한다. IC 팹(1150)은, 여러가지 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업장( IC fabrication business)이다. 몇몇 실시형태에서, IC 팹(1150)은 반도체 파운드리(semiconductor foundry)이다. 예를 들면, 복수의 IC 제품의 프론트 엔드 제조(라인 프론트 엔드(FEOL) 제조)를 위한 제조 설비가 있을 수도 있고, 한편, 제2 제조 설비가 IC 제품의 배선 및 패키징을 위한 백 엔드 제조(라인 백엔드(BEOL) 제조)를 제공할 수도 있고, 제3 제조 설비가 파운드리 비즈니스를 위한 다른 서비스를 제공할 수도 있다.
IC 팹(1150)은 IC 디바이스(1160)를 제조하기 위해 마스크 하우스(1130)에 의해 제조되는 마스크(들)(1145)를 사용한다. 따라서, IC 팹(1150)은 IC 디바이스(1160)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1122)을 적어도 간접적으로 사용한다. 몇몇 실시형태에서, 반도체 웨이퍼(1153)는 IC 디바이스(1160)를 형성하기 위해 마스크(들)(1145)를 사용하여 IC 팹(1150)에 의해 제조된다. 몇몇 실시형태에서, IC 제조는 IC 설계 레이아웃 다이어그램(1122)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1153)는 실리콘 기판 또는 재료 층이 상부에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1153)는 다양한 도핑 영역, 유전체 피쳐, 다중 레벨 인터커넥트, 및 등등(후속하는 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
상기에서 설명되는 바와 같이, 본 개시의 집적 회로 및 방법은, 셀 TDDB 수명을 연장시키면서, 섀도우화된 셀 영역, 타이밍 및 전력 오버헤드를 절반만큼 감소시킴에 있어서 하이브리드 행 아키텍쳐의 우수성을 활용한다.
몇몇 실시형태에서, 반도체 디바이스를 포함하는 집적 회로가 개시된다. 반도체 디바이스는, 제1 방향으로 연장되는 몇몇의 제1 셀 행 - 제1 셀 행의 각각은 제1 행 높이를 가짐 - ; 제1 방향으로 연장되는 몇몇의 제2 셀 행 - 제2 셀 행의 각각은 제1 행 높이보다 더 낮은 제2 행 높이를 가지되, 제1 셀 행 및 제2 셀 행은 인터레이스됨 - ; 제1 셀 행 중 제1 행에서 배열되는 제1 셀; 및 제2 셀 행 중 적어도 하나의 행에서 배열되는 적어도 하나의 제2 셀 - 적어도 하나의 제2 셀은 제1 방향과는 상이한 제2 방향으로 제1 셀에 인접함 - 을 포함하되, 적어도 하나의 제2 셀 및 제1 셀에 포함되는 적어도 하나의 회로 컴포넌트는 동일한 동작 구성을 갖는다. 몇몇 실시형태에서, 제2 셀 행의 적어도 하나의 행은: P 전도성 타입의 제1 활성 영역을 포함하는 제1 행; 및 N 전도성 타입의 제2 활성 영역을 포함하는 제2 행을 포함하되; 제2 셀 행 중 제1 및 제2 행은 제1 셀 행 중 제1 행의 대향하는 측에서 배열된다. 몇몇 실시형태에서, 제1 셀은 몇몇 제1 활성 영역을 포함하고, 적어도 하나의 제2 셀은 몇몇 제2 활성 영역을 포함하되; 반도체 디바이스는: 제2 방향으로 연장되며 제1 활성 영역 및 제2 활성 영역을 가로지르는 적어도 하나의 게이트를 더 포함한다. 몇몇 실시형태에서, 적어도 하나의 제2 셀은: 제1 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역 - 제1 활성 영역 및 제2 활성 영역은 상이한 전도성 타입을 가짐 - ; 및 제2 방향으로 연장되는 적어도 하나의 전도성 패턴을 포함하되; 제1 활성 영역은, 제2 활성 영역과 비교하여, 적어도 하나의 제2 셀에 인접하는 제1 셀에 더 가깝게 배열되고; 적어도 하나의 전도성 패턴은 제1 활성 영역을 가로지른다. 몇몇 실시형태에서, 적어도 하나의 전도성 패턴은 제1 셀에 포함되는 제1 트랜지스터 및 적어도 하나의 제2 셀에 포함되는 제2 트랜지스터의 단자로 되도록 구성되고; 제1 트랜지스터 및 제2 트랜지스터는 그들의 게이트 단자에서 신호를 수신하도록 구성되고, 서로 커플링되는 제1 단자 및 서로 커플링되는 제2 단자를 갖는다. 몇몇 실시형태에서, 적어도 하나의 제2 셀은 제1 활성 영역을 포함하고 제1 셀은 제2 활성 영역을 포함하되; 집적 회로는: 제2 방향으로 연장되며 제1 및 제2 활성 영역을 가로지르는 적어도 하나의 전도성 패턴을 더 포함한다. 몇몇 실시형태에서, 반도체는 적어도 하나의 제2 셀과 동일하게 되도록 구성되는 제3 셀 - 제3 셀은 제2 셀 행 중 제1 행에서 배열됨 - 을 더 포함하되; 제2 셀 행 중 제1 행 및 적어도 하나의 행은 제1 셀 행 중 제1 행의 대향하는 측에서 배열된다. 몇몇 실시형태에서, 적어도 하나의 제2 셀은 첫째 셀 및 둘째 셀을 포함하고, 첫째 셀은 제1 타입의 제1 활성 영역을 포함하고, 둘째 셀은 제1 타입과는 상이한 제2 타입의 제2 활성 영역을 포함하되; 적어도 하나의 제2 셀의 첫째 셀 및 둘째 셀은 제1 셀의 대향하는 측에서 배열된다. 몇몇 실시형태에서, 반도체는 제1 셀 및 적어도 하나의 제2 셀과는 상이한 제3 셀 - 적어도 하나의 제2 셀은 제1 셀과 제3 셀 사이에서 개재되어 배열됨 - 을 더 포함하되; 제1 셀, 적어도 하나의 제2 셀, 및 제3 셀은 로직 회로로서 협력하도록 구성된다.
집적 회로를 포함하는 집적 회로가 또한 개시된다. 집적 회로는, 2 핀 활성 영역 구조체(two-fins active area structure)를 각각 구비하는 몇몇 제1 트랜지스터를 포함하는 제1 회로; 및 1 핀 활성 영역 구조체(one-fin active area structure)를 구비하는 적어도 하나의 제2 트랜지스터를 포함하는 제2 회로를 포함하되; 적어도 하나의 제2 트랜지스터 및 제1 트랜지스터 중 적어도 하나는 서로 병렬로 커플링되고 적어도 하나의 제2 트랜지스터 및 제1 트랜지스터 중 적어도 하나의 게이트에서의 제1 신호에 응답하여 협력하도록 구성된다. 몇몇 실시형태에서, 적어도 하나의 제2 트랜지스터는 몇몇 제2 트랜지스터를 포함하되; 제1 트랜지스터 중의 각각의 제1 트랜지스터는 제2 트랜지스터 중의 대응하는 제2 트랜지스터에 병렬로 커플링되고, 제1 트랜지스터 중의 각각의 제1 트랜지스터 및 제2 트랜지스터 중의 대응하는 제2 트랜지스터는 그들의 게이트에서 동일한 신호를 수신하도록 구성된다. 몇몇 실시형태에서, 적어도 하나의 제2 트랜지스터 및 제1 트랜지스터 중 적어도 하나는 동일한 전도성 타입을 갖는다. 몇몇 실시형태에서, 적어도 하나의 제2 트랜지스터 및 제1 트랜지스터 중 적어도 하나는 그들의 게이트로 되도록 구성되는 게이트 구조체 및 그들의 커플링된 단자가 되도록 구성되는 몇몇 전도성 패턴을 공유하되; 게이트 구조체 및 전도성 패턴은 레이아웃 뷰에서 1 핀 활성 영역 구조체 및 2 핀 활성 영역 구조체를 가로지른다. 몇몇 실시형태에서, 제1 회로는 제2 회로와 비교하여 더 빠른 속도에서 동작한다. 몇몇 실시형태에서, 제1 회로는 제1 행 높이를 갖는 제1 셀 행에서 배열되고, 제2 회로는 제1 행 높이와는 상이한 제2 행 높이를 갖는 제2 셀 행에서 배열되되; 제1 셀 행 및 제2 셀 행은 레이아웃 뷰에서 서로 인접한다.
일 세트의 명령어로 인코딩되는 비일시적 저장 매체; 및 비일시적 저장 매체와 통신 가능하게 커플링되며 일 세트의 명령어를 실행하도록 구성되는 하드웨어 프로세서를 포함하는 시스템이 개시되는데, 일 세트의 명령어는 프로세서로 하여금: 회로의 넷리스트에 기초하여, 회로에 포함되는 몇몇 트랜지스터 중 하나에 각각 대응하는 몇몇 값을 획득하게 하도록; 그 값을 임계 값과 비교하게 하도록; 비교에 응답하여, 몇몇 리던던트 트랜지스터를 추가하는 것에 의해 회로의 조정된 넷리스트를 생성하게 하도록; 그리고, 조정된 넷리스트에 기초하여, 회로에 대한 몇몇 레이아웃 구성 - 레이아웃 구성은 제1 셀 높이를 각각 갖는 몇몇 제1 셀 행 및 제1 셀 높이와는 상이한 제2 셀 높이를 각각 갖는 몇몇 제2 셀 행을 포함함 - 중 하나를 결정하게 하도록 구성된다. 몇몇 실시형태에서, 리던던트 트랜지스터는 제1 타입의 몇몇 제1 리던던트 트랜지스터 및 제1 타입과는 상이한 제2 타입의 몇몇 제2 리던던트 트랜지스터를 포함하되; 일 세트의 명령어는 프로세서로 하여금 또한: 제1 리던던트 트랜지스터의 수 및 제2 리던던트 트랜지스터의 수에 기초하여 레이아웃 구성 중 하나를 결정하게 하도록 구성된다. 몇몇 실시형태에서, 레이아웃 구성은: 제1 리던던트 트랜지스터 중 적어도 하나 및 제2 리던던트 트랜지스터 중 적어도 하나가 제2 셀 행에서 배열되는 제1 레이아웃 구성; 제1 리던던트 트랜지스터 중 적어도 하나가 제2 셀 행 중 제1 행에서 배열되는 제2 레이아웃 구성; 및 제2 리던던트 트랜지스터 중 적어도 하나가 제2 셀 행 중 제2 행에서 배열되는 제3 레이아웃 구성을 포함한다. 몇몇 실시형태에서, 리던던트 트랜지스터는 제1 타입의 몇몇 제1 리던던트 트랜지스터 및 제1 타입과는 상이한 제2 타입의 몇몇 제2 리던던트 트랜지스터를 포함하되; 레이아웃 구성은, 제1 리던던트 트랜지스터 중 적어도 하나 및 제2 리던던트 트랜지스터 중 적어도 하나가 제2 셀 행의 상이한 행에서 배열되는 제1 레이아웃 구성을 포함한다. 몇몇 실시형태에서, 일 세트의 명령어는 프로세서로 하여금 또한: 라우팅의 저항기 및 커패시터 값에 기초하여, 회로에 대한 레이아웃 구성 중 하나를 결정하게 하도록 구성된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
<부 기>
1. 반도체 디바이스로서,
제1 방향으로 연장되는 복수의 제1 셀 행(cell row) - 상기 제1 셀 행의 각각은 제1 행 높이를 가짐 - ;
상기 제1 방향으로 연장되는 복수의 제2 셀 행 - 상기 제2 셀 행의 각각은 상기 제1 행 높이보다 더 낮은 제2 행 높이를 가지며, 상기 복수의 제1 셀 행 및 상기 복수의 제2 셀 행은 인터레이스됨(interlaced) - ;
상기 복수의 제1 셀 행 중 제1 행에 배열되는(arranged) 제1 셀; 및
상기 복수의 제2 셀 행 중 적어도 하나의 행에 배열되는 적어도 하나의 제2 셀 - 상기 적어도 하나의 제2 셀은 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 셀에 인접함 -
을 포함하며,
상기 적어도 하나의 제2 셀 및 상기 제1 셀에 포함되는 적어도 하나의 회로 컴포넌트는 동일한 동작 구성을 갖는 것인, 반도체 디바이스.
2. 제1항에 있어서,
상기 복수의 제2 셀 행 중 상기 적어도 하나의 행은:
P 전도성 타입의 제1 활성 영역을 포함하는 제1 행; 및
N 전도성 타입의 제2 활성 영역을 포함하는 제2 행을 포함하며,
상기 복수의 제2 셀 행 중 상기 제1 및 제2 행은, 상기 복수의 제1 셀 행 중 상기 제1 행의 대향하는 측(opposite side)에 배열되는 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 제1 셀은 복수의 제1 활성 영역을 포함하고, 상기 적어도 하나의 제2 셀은 복수의 제2 활성 영역을 포함하며,
상기 반도체 디바이스는:
상기 제2 방향으로 연장되며 상기 복수의 제1 활성 영역 및 상기 복수의 제2 활성 영역을 가로지르는(crossing) 적어도 하나의 게이트를 더 포함하는 것인, 반도체 디바이스.
4. 제1항에 있어서,
상기 적어도 하나의 제2 셀은:
상기 제1 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 상이한 전도성 타입을 가짐 - ; 및
상기 제2 방향으로 연장되는 적어도 하나의 전도성 패턴을 포함하며,
상기 제1 활성 영역은, 상기 제2 활성 영역과 비교하여, 상기 적어도 하나의 제2 셀에 인접하는 상기 제1 셀에 더 가깝게 배열되고,
상기 적어도 하나의 전도성 패턴은 상기 제1 활성 영역을 가로지르는 것인, 반도체 디바이스.
5. 제4항에 있어서,
상기 적어도 하나의 전도성 패턴은 상기 제1 셀에 포함되는 제1 트랜지스터 및 상기 적어도 하나의 제2 셀에 포함되는 제2 트랜지스터의 단자로 되도록 구성되되;
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 그들의 게이트 단자에서 신호를 수신하도록 구성되고, 서로 커플링되는 제1 단자 및 서로 커플링되는 제2 단자를 갖는 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 적어도 하나의 제2 셀은 제1 활성 영역을 포함하고 상기 제1 셀은 제2 활성 영역을 포함하며,
상기 집적 회로는:
상기 제2 방향으로 연장되며 상기 제1 활성 영역 및 상기 제2 활성 영역을 가로지르는 적어도 하나의 전도성 패턴을 더 포함하는 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 적어도 하나의 제2 셀과 동일하게 되도록 구성되는 제3 셀 - 상기 제3 셀은 상기 복수의 제2 셀 행 중 제1 행에 배열됨 - 을 더 포함하며,
상기 복수의 제2 셀 행 중 상기 제1 행 및 상기 적어도 하나의 행은 상기 복수의 제1 셀 행 중 상기 제1 행의 대향하는 측에 배열되는 것인, 반도체 디바이스.
8. 제1항에 있어서,
상기 적어도 하나의 제2 셀은 첫째 셀 및 둘째 셀을 포함하고, 상기 첫째 셀은 제1 타입의 제1 활성 영역을 포함하고, 상기 둘째 셀은 상기 제1 타입과는 상이한 제2 타입의 제2 활성 영역을 포함하며,
상기 적어도 하나의 제2 셀의 첫째 셀 및 둘째 셀은 상기 제1 셀의 대향하는 측에 배열되는 것인, 반도체 디바이스.
9. 제1항에 있어서,
상기 제1 셀 및 상기 적어도 하나의 제2 셀과는 상이한 제3 셀 - 상기 적어도 하나의 제2 셀은 상기 제1 셀과 상기 제3 셀 사이에 개재되어 배열됨 - 을 더 포함하며,
상기 제1 셀, 상기 적어도 하나의 제2 셀, 및 상기 제3 셀은 로직 회로로서 협력(cooperate)하도록 구성되는, 반도체 디바이스.
10. 집적 회로로서,
2 핀 활성 영역 구조체(two-fins active area structure)를 각각 갖는 복수의 제1 트랜지스터를 포함하는 제1 회로; 및
1 핀 활성 영역 구조체(one-fin active area structure)를 갖는 적어도 하나의 제2 트랜지스터를 포함하는 제2 회로를 포함하며,
상기 적어도 하나의 제2 트랜지스터 및 상기 복수의 제1 트랜지스터 중 적어도 하나의 제1 트랜지스터는 서로 병렬로 커플링되고, 상기 적어도 하나의 제2 트랜지스터 및 상기 복수의 제1 트랜지스터 중 상기 적어도 하나의 제1 트랜지스터의 게이트에서의 제1 신호에 응답하여 협력하도록 구성되는 것인, 집적 회로.
11. 제10항에 있어서,
상기 적어도 하나의 제2 트랜지스터는 복수의 제2 트랜지스터를 포함하고,
상기 복수의 제1 트랜지스터 중의 각각의 제1 트랜지스터는 상기 복수의 제2 트랜지스터 중의 대응하는 제2 트랜지스터에 병렬로 커플링되고,
상기 복수의 제1 트랜지스터 중의 각각의 제1 트랜지스터 및 상기 복수의 제2 트랜지스터 중의 상기 대응하는 제2 트랜지스터는 그들의 게이트에서 동일한 신호를 수신하도록 구성되는 것인, 집적 회로.
12. 제10항에 있어서,
상기 적어도 하나의 제2 트랜지스터 및 상기 복수의 제1 트랜지스터 중 상기 적어도 하나의 제1 트랜지스터는 동일한 전도성 타입을 갖는 것인, 집적 회로.
13. 제12항에 있어서,
상기 적어도 하나의 제2 트랜지스터 및 상기 복수의 제1 트랜지스터 중 상기 적어도 하나의 제1 트랜지스터는 그들의 상기 게이트로 되도록 구성되는 게이트 구조체 및 그들의 커플링된 단자가 되도록 구성되는 복수의 전도성 패턴을 공유하며,
상기 게이트 구조체 및 상기 복수의 전도성 패턴은 레이아웃 뷰에서 상기 1 핀 활성 영역 구조체 및 상기 2 핀 활성 영역 구조체를 가로지르는 것인, 집적 회로.
14. 제10항에 있어서,
상기 제1 회로는 상기 제2 회로와 비교하여 더 빠른 속도에서 동작하는 것인, 집적 회로.
15. 제10항에 있어서,
상기 제1 회로는 제1 행 높이를 갖는 제1 셀 행에서 배열되고, 상기 제2 회로는 상기 제1 행 높이와는 상이한 제2 행 높이를 갖는 제2 셀 행에서 배열되고,
상기 제1 셀 행 및 상기 제2 셀 행은 레이아웃 뷰에서 서로 인접하는 것인, 집적 회로.
16. 시스템으로서,
일 세트의 명령어로 인코딩되는 비일시적 저장 매체; 및
상기 비일시적 저장 매체와 통신 가능하게 커플링되며 상기 일 세트의 명령어를 실행하도록 구성되는 하드웨어 프로세서를 포함하며, 상기 일 세트의 명령어는 상기 프로세서로 하여금:
회로의 넷리스트(netlist)에 기초하여, 상기 회로에 포함되는 복수의 트랜지스터 중 하나에 각각 대응하는 복수의 값을 획득하게 하고,
상기 복수의 값을 임계 값과 비교하게 하고,
상기 비교에 응답하여, 복수의 리던던트(redundant) 트랜지스터를 추가함으로써 상기 회로의 조정된 넷리스트를 생성하게 하고,
상기 조정된 넷리스트에 기초하여, 상기 회로에 대한 복수의 레이아웃 구성 - 상기 복수의 레이아웃 구성은 제1 셀 높이를 각각 갖는 복수의 제1 셀 행 및 상기 제1 셀 높이와는 상이한 제2 셀 높이를 각각 갖는 복수의 제2 셀 행을 포함함 - 중 하나를 결정하게 하도록
구성되는 것인, 시스템.
17. 제16항에 있어서,
상기 복수의 리던던트 트랜지스터는 제1 타입의 복수의 제1 리던던트 트랜지스터 및 상기 제1 타입과는 상이한 제2 타입의 복수의 제2 리던던트 트랜지스터를 포함하며,
상기 일 세트의 명령어는 상기 프로세서로 하여금 또한:
상기 복수의 제1 리던던트 트랜지스터의 수 및 상기 복수의 제2 리던던트 트랜지스터의 수에 기초하여 상기 레이아웃 구성 중 하나를 결정하게 하도록 구성되는 것인, 시스템.
18. 제17항에 있어서,
상기 복수의 레이아웃 구성은:
상기 복수의 제1 리던던트 트랜지스터 중 적어도 하나 및 상기 복수의 제2 리던던트 트랜지스터 중 적어도 하나가 상기 복수의 제2 셀 행에 배열되는 제1 레이아웃 구성;
상기 복수의 제1 리던던트 트랜지스터 중 적어도 하나가 상기 복수의 제2 셀 행 중 제1 행에 배열되는 제2 레이아웃 구성; 및
상기 복수의 제2 리던던트 트랜지스터 중 적어도 하나가 상기 복수의 제2 셀 행 중 제2 행에 배열되는 제3 레이아웃 구성을 포함하는 것인, 시스템.
19. 제16항에 있어서,
상기 복수의 리던던트 트랜지스터는 제1 타입의 복수의 제1 리던던트 트랜지스터 및 상기 제1 타입과는 상이한 제2 타입의 복수의 제2 리던던트 트랜지스터를 포함하며,
상기 복수의 레이아웃 구성은, 상기 복수의 제1 리던던트 트랜지스터 중 적어도 하나 및 상기 복수의 제2 리던던트 트랜지스터 중 적어도 하나가 상기 복수의 제2 셀 행의 상이한 행에서 배열되는 제1 레이아웃 구성을 포함하는 것인, 시스템.
20. 제19항에 있어서,
상기 일 세트의 명령어는 상기 프로세서로 하여금 또한:
라우팅의 저항기 및 커패시터 값(resistor-and-capacitor value)에 기초하여, 상기 회로에 대한 상기 복수의 레이아웃 구성 중 하나를 결정하게 하도록 구성되는 것인, 시스템.

Claims (10)

  1. 반도체 디바이스로서,
    제1 방향으로 연장되는 복수의 제1 셀 행(cell row) - 상기 제1 셀 행의 각각은 제1 행 높이를 가짐 - ;
    상기 제1 방향으로 연장되는 복수의 제2 셀 행 - 상기 제2 셀 행의 각각은 상기 제1 행 높이보다 더 낮은 제2 행 높이를 가지며, 상기 복수의 제1 셀 행 및 상기 복수의 제2 셀 행은 인터레이스됨(interlaced) - ;
    상기 복수의 제1 셀 행 중 제1 행에 배열되는(arranged) 제1 셀 - 상기 제1 셀은 메인 로직 회로 내에 제1 도전 타입의 제1 트랜지스터를 포함함 - ; 및
    상기 복수의 제2 셀 행 중 적어도 하나의 행의 부분 - 상기 부분은 상기 제1 행 높이 및 상기 제2 행 높이보다 더 낮은 제3 행 높이를 가짐 - 에 배열되는 적어도 하나의 제2 셀 - 상기 적어도 하나의 제2 셀은 상기 제1 방향과는 상이한 제2 방향으로 상기 제1 셀에 인접하고, 상기 적어도 하나의 제2 셀은 섀도우 로직 회로 내에 상기 제1 도전 타입의 제2 트랜지스터를 포함함 -
    을 포함하며,
    상기 적어도 하나의 제2 셀은 상기 제1 셀에 포함되는 적어도 하나의 회로 컴포넌트의 복제물로서 구성되어, 동일한 구성을 가지고 동작하고,
    상기 제1 셀은, 상기 메인 로직 회로 내에, 상기 제1 도전 타입과는 상이한 제2 도전 타입의 제3 트랜지스터를 더 포함하고,
    상기 제1 및 제2 트랜지스터의 제1 단자가 서로 커플링되고, 상기 제1 내지 제3 트랜지스터의 제2 단자가 서로 커플링되며, 상기 제1 내지 제3 트랜지스터의 게이트 단자가 제1 신호를 수신하도록 구성되고,
    상기 제1 내지 제3 트랜지스터는 상기 제1 내지 제3 트랜지스터의 제2 단자에서 제2 신호를 생성하기 위해 상기 제1 신호를 인버팅하는 데에 협력(co-operate)하도록 구성되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 복수의 제2 셀 행 중 상기 적어도 하나의 행은:
    P 전도성 타입의 제1 활성 영역을 포함하는 제1 행; 및
    N 전도성 타입의 제2 활성 영역을 포함하는 제2 행을 포함하며,
    상기 복수의 제2 셀 행 중 상기 제1 및 제2 행은, 상기 복수의 제1 셀 행 중 상기 제1 행의 대향하는 측(opposite side)에 배열되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 셀은 복수의 제1 활성 영역을 포함하고, 상기 적어도 하나의 제2 셀은, 복수의 제2 활성 영역을 포함하는 복수의 제2 셀을 포함하며,
    상기 반도체 디바이스는:
    상기 제2 방향으로 연장되며 상기 복수의 제1 활성 영역 및 상기 복수의 제2 활성 영역을 가로지르는(crossing) 적어도 하나의 게이트를 더 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 적어도 하나의 제2 셀은:
    제1 활성 영역을 포함하는 제1 서브 셀 및 제2 활성 영역을 포함하는 제2 서브 셀을 포함하고,
    상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 방향으로 연장되고, 상기 제1 활성 영역 및 상기 제2 활성 영역은 상이한 전도성 타입을 가지며,
    상기 반도체 디바이스는,
    상기 제2 방향으로 연장되는 적어도 하나의 전도성 패턴을 더 포함하며,
    상기 제1 활성 영역은, 상기 제2 활성 영역과 비교하여, 상기 적어도 하나의 제2 셀에 인접하는 상기 제1 셀에 더 가깝게 배열되고,
    상기 적어도 하나의 전도성 패턴은 상기 제1 활성 영역을 가로지르는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 적어도 하나의 제2 셀은 제1 활성 영역을 포함하고 상기 제1 셀은 제2 활성 영역을 포함하며,
    상기 반도체 디바이스는:
    상기 제2 방향으로 연장되며 상기 제1 활성 영역 및 상기 제2 활성 영역을 가로지르는 적어도 하나의 전도성 패턴을 더 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 적어도 하나의 제2 셀과 동일하게 되도록 구성되는 제3 셀 - 상기 제3 셀은 상기 복수의 제2 셀 행 중 제1 행에 배열됨 - 을 더 포함하며,
    상기 복수의 제2 셀 행 중 상기 제1 행 및 상기 적어도 하나의 행은 상기 복수의 제1 셀 행 중 상기 제1 행의 대향하는 측에 배열되는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 적어도 하나의 제2 셀은 첫째 셀 및 둘째 셀을 포함하고, 상기 첫째 셀은 제1 타입의 제1 활성 영역을 포함하고, 상기 둘째 셀은 상기 제1 타입과는 상이한 제2 타입의 제2 활성 영역을 포함하며,
    상기 적어도 하나의 제2 셀의 첫째 셀 및 둘째 셀은, 상기 복수의 제1 셀 행 중 제1 행 내의 상기 제1 셀의 대향하는 측에 배열되는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 셀 및 상기 적어도 하나의 제2 셀과는 상이한 제3 셀 - 상기 적어도 하나의 제2 셀은 상기 제1 셀과 상기 제3 셀 사이에 개재되어 배열됨 - 을 더 포함하며,
    상기 제1 셀, 상기 적어도 하나의 제2 셀, 및 상기 제3 셀은 로직 회로로서 협력(cooperate)하도록 구성되는, 반도체 디바이스.
  9. 집적 회로로서,
    제1 행 높이를 갖는 제1 셀 행에 배열되고, 메인 로직 회로 내에 있는, 제1 도전 타입의 제1 트랜지스터;
    상기 제1 행 높이와는 상이한 제2 행 높이를 갖고 상기 제1 셀 행과 접해 있는 제2 셀 행에 배열되고, 섀도우 로직 회로 내에 있는, 상기 제1 도전 타입의 제2 트랜지스터; 및
    상기 제1 셀 행에 배열되고, 상기 메인 로직 회로 내에 있는, 상기 제1 도전 타입과는 상이한 제2 도전 타입의 제3 트랜지스터를 포함하고,
    상기 제1 및 제2 트랜지스터의 제1 단자가 서로 커플링되고, 상기 제1 내지 제3 트랜지스터의 제2 단자가 서로 커플링되고, 상기 제1 내지 제3 트랜지스터의 게이트 단자가 제1 신호를 수신하도록 구성되며,
    상기 제1 내지 제3 트랜지스터는, 상기 제1 내지 제3 트랜지스터의 상기 제2 단자에서 제2 신호를 생성하기 위해 상기 제1 신호를 인버팅하는 데에 협력하도록 구성되는 것인, 집적 회로.
  10. 시스템으로서,
    일 세트의 명령어로 인코딩되는 비일시적 저장 매체; 및
    상기 비일시적 저장 매체와 통신 가능하게 커플링되며 상기 일 세트의 명령어를 실행하도록 구성되는 하드웨어 프로세서를 포함하며, 상기 일 세트의 명령어는 상기 프로세서로 하여금:
    회로의 넷리스트(netlist)에 기초하여, 상기 회로에 포함되는 복수의 트랜지스터 중 하나에 각각 대응하는 복수의 값을 획득하게 하고,
    상기 복수의 값을 임계 값과 비교하게 하고,
    상기 비교에 응답하여, 복수의 리던던트(redundant) 트랜지스터를 추가함으로써 상기 회로의 조정된 넷리스트를 생성하게 하고, 상기 복수의 리던던트 트랜지스터는 상기 회로에 포함되는 적어도 하나의 회로 컴포넌트의 복제물로서 구성되어 동일한 구성을 가지고 동작하며,
    상기 조정된 넷리스트에 기초하여, 상기 회로에 대한 복수의 레이아웃 구성 - 상기 복수의 레이아웃 구성은 제1 행 높이를 각각 갖는 복수의 제1 셀 행, 상기 제1 행 높이와는 상이한 제2 행 높이를 각각 갖는 복수의 제2 셀 행, 상기 복수의 제1 셀 행 중 제1 행에 배열되는 제1 셀, 및 상기 복수의 제2 셀 행 중 적어도 하나의 행의 부분에 배열되는 적어도 하나의 제2 셀을 포함하고, 상기 부분은 상기 제1 행 높이 및 상기 제2 행 높이보다 더 낮은 제3 행 높이를 갖고, 상기 적어도 하나의 제2 셀은 상기 제1 셀에 인접하고, 상기 제1 셀은 메인 로직 회로 내에 제1 도전 타입의 제1 트랜지스터를 포함하고, 상기 적어도 하나의 제2 셀은 섀도우 로직 회로 내에 상기 제1 도전 타입의 제2 트랜지스터를 포함함 - 중 하나를 결정하게 하도록
    구성되고,
    상기 제1 셀은, 상기 메인 로직 회로 내에, 상기 제1 도전 타입과는 상이한 제2 도전 타입의 제3 트랜지스터를 더 포함하고,
    상기 제1 및 제2 트랜지스터의 제1 단자가 서로 커플링되고, 상기 제1 내지 제3 트랜지스터의 제2 단자가 서로 커플링되고, 상기 제1 내지 제3 트랜지스터의 게이트 단자가 제1 신호를 수신하도록 구성되며,
    상기 제1 내지 제3 트랜지스터는 상기 제1 내지 제3 트랜지스터의 제2 단자에서 제2 신호를 생성하기 위해 상기 제1 신호를 인버팅하는 데에 협력하도록 구성되는 것인, 시스템.
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