KR20230016765A - 표시 장치 및 표시 장치의 제조방법 - Google Patents

표시 장치 및 표시 장치의 제조방법 Download PDF

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정다운
정유광
조성원
차명근
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Abstract

본 발명의 일 실시예는, 제1화소영역을 포함하는 표시영역, 상기 표시영역과 인접하고 제2화소영역과 투과영역을 포함하는 컴포넌트영역, 및 상기 표시영역과 인접하며 벤딩영역을 포함하는 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며, 상기 투과영역에서 연속적으로 배치되고, 상기 벤딩영역과 중첩하는 하부개구부를 구비한 제1무기층; 상기 제1무기층 상에 배치되며 상기 투과영역과 중첩하는 차단층개구부 및 상기 하부개구부와 중첩하는 중간개구부를 구비하는 차단층; 및 상기 차단층 상에 배치되고, 상기 제1화소영역과 중첩하는 제1표시요소 및 상기 제2화소영역과 중첩하는 제2표시요소를 포함하는 표시요소층;을 포함하는, 표시 장치를 개시한다.

Description

표시 장치 및 표시 장치의 제조방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING OF THE DISPLAY DEVICE}
본 발명의 표시 장치 및 표시 장치의 제조방법에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치 중 표시영역이 차지하는 면적이 확대되면서, 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로, 이미지를 표시하면서 다양한 기능을 수행하는 컴포넌트영역을 갖는 표시 장치의 연구가 계속되고 있다.
본 발명의 실시예들은 컴포넌트영역에 포함된 투과영역의 광투과율 향상뿐만 아니라 신뢰성이 향상된 표시 장치 및 표시 장치의 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 제1화소영역을 포함하는 표시영역, 상기 표시영역과 인접하고 제2화소영역과 투과영역을 포함하는 컴포넌트영역, 및 상기 표시영역과 인접하며 벤딩영역을 포함하는 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며, 상기 투과영역에서 연속적으로 배치되고, 상기 벤딩영역과 중첩하는 하부개구부를 구비한 제1무기층; 상기 제1무기층 상에 배치되며 상기 투과영역과 중첩하는 차단층개구부 및 상기 하부개구부와 중첩하는 중간개구부를 구비하는 차단층; 및 상기 차단층 상에 배치되고, 상기 제1화소영역과 중첩하는 제1표시요소 및 상기 제2화소영역과 중첩하는 제2표시요소를 포함하는 표시요소층;을 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 차단층은 비정질실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 투과영역과 중첩하는 상기 제1무기층의 두께는 상기 제2화소영역과 중첩하는 상기 제1무기층의 두께보다 작을 수 있다.
일 실시예에 있어서, 상기 차단층 및 상기 표시요소층 사이에 배치된 화소회로층;을 더 포함하고, 상기 화소회로층은, 상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층, 상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및 상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 화소회로층은 상기 투과영역과 중첩하고 상기 차단층 및 상기 제1무기절연층 사이에 배치된 반도체패턴을 더 포함하고, 상기 반도체패턴 및 상기 제1반도체층은 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 화소회로층은 상기 투과영역과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 반도체패턴을 더 포함하고, 상기 반도체패턴 및 상기 제2반도체층은 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제2절연층개구부는 상부절연층개구부 및 상기 상부절연층개구부보다 상기 제1무기층에 가까운 하부절연층개구부를 포함하고, 상기 상부절연층개구부의 크기는 상기 하부절연층개구부의 크기보다 작을 수 있다.
일 실시예에 있어서, 상기 차단층 및 상기 표시요소층 사이에 배치된 화소회로층;을 더 포함하고, 상기 화소회로층은, 상기 제1화소영역과 중첩하며 제1두께를 가진 제1금속층, 상기 제2화소영역과 중첩하며 상기 제1두께와 상이한 제2두께를 가진 제2금속층, 상기 제2금속층 하부에 배치된 하부차단층, 및 상기 투과영역과 중첩하는 무기층개구부를 구비한 제2무기층을 포함하고, 상기 제1금속층 및 상기 제2금속층 중 어느 하나는 상기 차단층 및 상기 제2무기층 사이에 배치되고, 상기 제1금속층 및 상기 제2금속층 다른 하나는 상기 제2무기층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제1금속층은 상기 제2무기층 상에 배치되고, 상기 제2금속층은 상기 차단층 및 상기 제2무기층 사이에 배치되며, 상기 하부차단층 및 상기 차단층은 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 화소회로층은, 상기 하부차단층 및 상기 제2금속층 사이에 배치되며 투과영역과 중첩하는 하부무기층개구부를 구비한 하부무기층을 더 포함하고, 상기 하부무기층은 상기 제1화소영역에서 상기 차단층 및 상기 제2무기층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 컴포넌트영역과 중첩하는 컴포넌트;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 제1화소영역을 포함하는 표시영역 및 상기 표시영역과 인접하고 제2화소영역과 투과영역을 포함하는 컴포넌트영역을 포함하는 기판; 상기 기판 상에 배치되며, 상기 투과영역에서 연속적으로 배치된 제1무기층; 상기 제1무기층 상에 배치되며 상기 투과영역과 중첩하는 차단층개구부를 구비한 차단층; 및 상기 차단층 상에 배치되며 상기 투과영역과 중첩하는 반도체패턴을 포함하는 화소회로층; 및 상기 화소회로층 상에 배치되고, 상기 제1화소영역과 중첩하는 제1표시요소 및 상기 제2화소영역과 중첩하는 제2표시요소를 포함하는 표시요소층;을 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 화소회로층은, 상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층, 상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및 상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 더 포함하고, 상기 반도체패턴은 상기 차단층 및 상기 제1무기절연층 사이에 배치되며, 상기 반도체패턴 및 상기 제1반도체층은 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 화소회로층은, 상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층, 상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및 상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 더 포함하고, 상기 반도체패턴은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되며, 상기 반도체패턴 및 상기 제2반도체층은 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 실시예는, 제1화소영역을 포함하는 표시영역, 제2화소영역과 투과영역을 포함하는 컴포넌트영역, 및 벤딩영역을 포함하는 비표시영역을 포함하는 기판 및 상기 기판 상에 배치된 제1무기층을 포함하는 디스플레이 기판을 준비하는 단계; 상기 제1무기층 상에 차단층을 형성하는 단계; 및 상기 차단층에 상기 투과영역과 중첩하는 차단층개구부 및 상기 벤딩영역과 중첩하는 중간개구부를 형성하고 상기 제1무기층에 상기 중간개구부와 중첩하는 하부개구부를 형성하는 단계;를 포함하고, 상기 제1무기층은 상기 투과영역에 잔여하는, 표시 장치의 제조방법을 개시한다.
일 실시예에 있어서, 상기 차단층 상에 실리콘 반도체를 포함하는 제1반도체층을 형성하는 단계; 상기 제1반도체층 상에 제1무기절연층을 형성하는 단계; 상기 제1무기절연층 상에 산화물 반도체를 포함하는 제2반도체층을 형성하는 단계; 상기 제2반도체층 상에 제2무기절연층을 형성하는 단계; 상기 제2무기절연층 상에 층간절연층을 형성하는 단계; 및 상기 층간절연층에 상기 투과영역과 중첩하는 층간절연층개구부를 형성하는 단계;를 더 포함하고, 상기 층간절연층개구부를 형성하는 단계는, 상기 제1무기절연층, 상기 제2무기절연층, 및 상기 층간절연층을 각각 적어도 일부 제거하여 상기 제1반도체층을 적어도 일부 노출시키는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 차단층 상에 상기 투과영역과 중첩하는 반도체패턴을 형성하는 단계;를 더 포함하고, 상기 반도체패턴 및 상기 제1반도체층은 동일한 공정에서 형성되며, 상기 층간절연층개구부를 형성하는 단계는, 상기 제1무기절연층, 상기 제2무기절연층, 및 상기 층간절연층을 각각 적어도 일부 제거하여 상기 반도체패턴을 적어도 일부 노출시키는 단계를 더 포함하고, 상기 차단층에 상기 차단층개구부 및 상기 중간개구부를 형성하고 상기 제1무기층에 상기 하부개구부를 형성하는 단계는, 상기 반도체패턴을 적어도 일부 제거하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 차단층 상에 상기 투과영역과 중첩하는 반도체패턴을 형성하는 단계;를 더 포함하고, 상기 반도체패턴 및 상기 제2반도체층은 동일한 공정에서 형성될 수 있다.
일 실시예에 있어서, 상기 반도체패턴을 습식 식각하여 적어도 일부 제거하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 차단층에 상기 차단층개구부 및 상기 중간개구부를 형성하고 상기 제1무기층에 상기 하부개구부를 형성하는 단계는, 상기 층간절연층을 적어도 일부 제거하여 상기 제2반도체층을 적어도 일부 노출시키는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 차단층 상에 상기 제1화소영역과 중첩하는 제1금속층을 형성하는 단계; 상기 차단층 상에 상기 제2화소영역과 중첩하는 하부차단층을 형성하는 단계; 상기 하부차단층 상에 하부무기층을 형성하는 단계; 및 상기 하부무기층 상에 제2금속층을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2금속층을 덮는 제2무기층을 형성하는 단계;를 더 포함하고, 상기 제2무기층이 형성된 후 상기 제1금속층이 형성되고, 상기 차단층 및 상기 하부차단층은 동일한 공정에서 형성할 수 있다.
일 실시예에 있어서, 상기 제2금속층을 형성하는 단계는, 금속물질을 포함하는 층을 상기 하부무기층 상에 형성하는 단계 및 상기 금속물질을 포함하는 층을 적어도 일부 제거하는 단계를 포함하고, 상기 제2금속층이 형성된 후 상기 하부무기층의 상면은 적어도 일부 노출될 수 있다.
상기한 바와 같이, 본 발명의 실시예인 표시 장치는 투과영역에서 연속적으로 배치되고 벤딩영역과 중첩하는 하부개구부를 구비한 제1무기층과 제1무기층 상에 배치되며 투과영역과 중첩하는 차단층개구부 및 하부개구부와 중첩하는 중간개구부를 구비하는 차단층을 포함할 수 있다. 따라서, 표시 장치는 투과영역에서 수분 또는 이물질이 투습되는 것이 방지 또는 감소되면서, 투과영역에서 광투과율이 높아질 수 있고, 벤딩영역에서 유연할 수 있다.
본 발명의 실시예인 표시 장치의 제조방법은 차단층에 투과영역과 중첩하는 차단층개구부 및 벤딩영역과 중첩하는 중간개구부를 형성하고 제1무기층에 중간개구부와 중첩하는 하부개구부를 형성하는 단계를 포함할 수 있으며, 제1무기층은 투과영역에 잔여할 수 있다. 따라서, 공정 추가 없이 투과영역에서 수분 또는 이물질이 투습되는 것이 방지 또는 감소되면서 투과영역에서 광투과율이 높아질 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1b는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1b의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 5는 표시 패널의 어느 한 화소를 개략적으로 나타낸 등가회로도이다.
도 6은 도 4의 표시 패널의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 7a 내지 도 7l은 본 발명의 일 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다.
도 8a 및 도 8b는 도 5의 표시 패널의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 다양한 실시예의 표시 패널을 개략적으로 나타낸 단면도이다.
도 9a 내지 도 9g는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다.
도 11a 및 도 11b는 도 5의 표시 패널의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 다양한 실시예의 표시 패널을 개략적으로 나타낸 단면도이다.
도 12a 내지 도 12f는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 모바일 기기일 수 있다. 후술할 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다. 도 1b는 본 발명의 다른 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다.
도 1a를 참조하면, 표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다.
표시 장치(1)는 표시영역(DA)에서 이미지를 표시할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 제1화소영역(PA1)은 표시영역(DA)에 복수개로 구비될 수 있다. 제1화소영역(PA1)에는 표시요소가 배치될 수 있다. 일 실시예에서, 제1화소영역(PA1)에는 하나의 표시요소가 배치될 수 있다. 다른 실시예에서, 제1화소영역(PA1)에는 복수의 표시요소들이 배치될 수 있다.
표시 장치(1)는 컴포넌트(미도시)가 중첩하는 컴포넌트영역(CA)에서 이미지를 표시할 수 있다. 일 실시예에서, 컴포넌트영역(CA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있다. 이를 다시 말하면, 컴포넌트영역(CA)은 표시영역(DA)과 인접할 수 있다. 도 1a에서는 컴포넌트영역(CA)이 표시영역(DA)의 일측에 바(bar) 타입과 같이 배치된 것을 도시하고 있지만, 컴포넌트영역(CA)은 표시영역(DA)의 일측에 노치 타입으로 배치될 수 있다. 또 다른 실시예에서, 컴포넌트영역(CA)은 표시영역(DA)에 내부에서 다양하게 배치될 수 있다.
컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다. 컴포넌트는 후술할 바와 같이 표시 패널(10)의 하부에 배치되며 적외선, 가시광선, 또는 음향 등을 이용하는 센서 또는 카메라일 수 있다. 제2화소영역(PA2) 및 투과영역(TA)은 컴포넌트영역(CA)에서 복수개로 구비될 수 있다. 제2화소영역(PA2)에는 표시요소가 배치될 수 있다. 일 실시예에서, 제2화소영역(PA2)에는 하나의 표시요소가 배치될 수 있다. 다른 실시예에서, 제2화소영역(PA2)에는 복수의 표시요소들이 배치될 수 있다. 투과영역(TA)은 표시요소가 배치되지 않는 영역일 수 있다. 따라서, 컴포넌트영역(CA)에서 광투과율 또는 음향 투과율이 표시영역(DA)에서 광투과율 또는 음향 투과율보다 높을 수 있다.
표시 장치(1)는 표시영역(DA)에서 제1이미지를 표시할 수 있으며 컴포넌트영역(CA)에서 제2이미지를 표시할 수 있다. 이러한 경우, 상기 제1이미지 및 상기 제2이미지는 표시 장치(1)가 제공하는 어느 하나의 이미지의 일 부분들일 수 있다. 다른 실시예에서, 상기 제1이미지 및 상기 제2이미지는 서로 독립적인 이미지일 수 있다.
표시 장치(1)는 비표시영역(NDA)에서 이미지를 표시하지 않을 수 있다. 비표시영역(NDA)은 표시영역(DA) 및/또는 컴포넌트영역(CA)과 인접할 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA) 및 컴포넌트영역(CA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 표시요소에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄 회로 기판 등이 전기적으로 연결될 수 있는 영역인 패드영역을 포함할 수 있다.
도 1b를 참조하면, 컴포넌트영역(CA)은 표시영역(DA)에 의해 전체적으로 둘러싸일 수 있다. 일 실시예에서, 컴포넌트영역(CA)은 평면상 원 형상, 타원 형상일 수 있다. 다른 실시예에서, 컴포넌트영역(CA)은 평면상 사각 형상 등 다각형 형상일 수 있다. 또 다른 실시예에서, 컴포넌트영역(CA)은 곡률부를 포함할 수 있다. 또한, 컴포넌트영역(CA)은 위치 및 개수도 다양하게 변경될 수 있다. 예를 들어, 표시 패널(10)은 복수의 컴포넌트영역(CA)들을 포함할 수 있다.
도 2는 도 1b의 표시 장치(1)를 A-A'선에 따라 개략적으로 나타낸 단면도이다. 도 2에 있어서, 도 1b와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 커버 윈도우(20), 표시 구동부(30), 표시 회로 보드(40), 터치 센서 구동부(50), 및 컴포넌트(COMP)를 포함할 수 있다.
표시 패널(10)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA) 및 컴포넌트영역(CA)에서 이미지를 표시할 수 있다. 컴포넌트영역(CA)은 컴포넌트(COMP)와 중첩할 수 있다.
비표시영역(NDA)은 제1비표시영역(NDA1), 제2비표시영역(NDA2), 및 제3비표시영역(NDA3)을 포함할 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)과 인접할 수 있다. 제2비표시영역(NDA2)은 제1비표시영역(NDA1)과 인접할 수 있다. 제2비표시영역(NDA2)은 제1비표시영역(NDA1)으로부터 연장될 수 있다. 제2비표시영역(NDA2)은 벤딩영역일 수 있으며, 표시 패널(10)은 제2비표시영역(NDA2)에서 벤딩될 수 있다. 따라서, 표시 패널(10)의 일부는 표시 패널(10)의 다른 일부와 서로 마주볼 수 있다. 제3비표시영역(NDA3)은 표시 구동부(30) 및/또는 표시 회로 보드(40)가 배치되는 패드영역일 수 있다. 일부 실시예에서, 제2비표시영역(NDA2)은 생략될 수 있다. 표시 패널(10)은 벤딩영역을 포함하지 않을 수 있으며, 표시 패널(10)은 벤딩되지 않을 수 있다.
커버 윈도우(20)는 표시 패널(10) 상에 배치될 수 있다. 커버 윈도우(20)는 표시 패널(10)을 보호할 수 있다. 커버 윈도우(20)는 유리, 사파이어, 및 플라스틱 중 적어도 하나를 포함할 수 있다. 커버 윈도우(20)는 예를 들어, 초박형 강화 유리(Ultra Thin Glass, UTG), 투명폴리이미드(Colorless Polyimide, CPI)일 수 있다.
표시 구동부(30)는 제3비표시영역(NDA3)에 배치될 수 있다. 표시 구동부(30)는 제어 신호들과 전원전압들을 인가 받고, 표시 패널(10)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동부(30)는 집적회로(integrated circuit, IC)를 포함할 수 있다.
표시 회로 보드(40)는 표시 패널(10)에 전기적으로 연결될 수 있다. 예를 들어, 제3비표시영역(NDA3)에서 표시 회로 보드(40)는 표시 패널(10)과 이방성 도전필름(anisotropic conductive film)에 의해 전기적으로 연결될 수 있다. 표시 회로 보드(40)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board, FPCB) 또는 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board, PCB)일 수 있다. 또는, 경우에 따라 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 회로 보드(40) 상에는 터치 센서 구동부(50)가 배치될 수 있다. 터치 센서 구동부(50)는 집적회로를 포함할 수 있다. 터치 센서 구동부(50)는 표시 회로 보드(40) 상에 부착될 수 있다. 터치 센서 구동부(50)는 표시 회로 보드(40)를 통해 표시 패널(10)에 포함된 터치센서층의 센서전극들에 전기적으로 연결될 수 있다.
컴포넌트(COMP)는 컴포넌트영역(CA)에 중첩할 수 있다. 컴포넌트(COMP)는 전자요소를 포함할 수 있다. 예를 들어, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프, 및/또는 소리를 출력하는 스피커를 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 및/또는 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다.
일 실시예에서, 컴포넌트(COMP)는 발광부와 수광부와 같은 서브-컴포넌트들을 포함할 수 있다. 발광부와 수광부는 일체화된 구조이거나, 물리적으로 분리된 구조로 한 쌍의 발광부와 수광부가 하나의 컴포넌트(COMP)를 이룰 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시 장치(1)의 일부를 개략적으로 나타낸 단면도이다.
도 3a 내지 도 3d를 참조하면, 표시 장치(1)는 표시 패널(10) 및 컴포넌트(COMP)를 포함할 수 있다. 컴포넌트(COMP)는 표시 패널(10)과 중첩할 수 있다. 표시 패널(10)은 기판(100), 제1무기층(101), 차단층(103), 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 광학기능층(OFL), 및 하부 보호 필름(PB)을 포함할 수 있다. 표시층(DSL), 봉지층(ENL), 터치센서층(TSL), 및 광학기능층(OFL)은 기판(100) 상에 배치될 수 있다. 하부 보호 필름(PB)은 기판(100) 하부에 배치될 수 있다.
기판(100) 및/또는 다층막에 표시 패널(10)의 영역들이 정의될 수 있다. 예를 들어, 기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 이하에서는 기판(100)에 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)이 정의되는 경우를 중심으로 상세히 설명하기로 한다.
표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 표시영역(DA)과 인접할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다.
일 실시예에서, 기판(100)은 유기물질을 포함할 수 있다. 이를 다시 말하면, 기판(100)은 유기층을 포함할 수 있다. 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 다른 실시예에서, 기판(100)은 글라스를 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)에서 연속적으로 배치될 수 있다. 이를 다시 말하면, 제1무기층(101)은 투과영역(TA)에서 개구부를 구비하지 않을 수 있다. 따라서, 투과영역(TA)을 통해 제2화소영역(PA2)으로 수분 또는 이물질이 투습되는 것을 방지 또는 감소될 수 있다. 또한, 기판(100)이 유기물질을 포함하는 경우, 기판(100)의 아웃개싱(outgassing)으로 인해 제2표시요소(DPE2)가 열화되는 현상을 방지 또는 감소시킬 수 있다.
일 실시예에서, 투과영역(TA)과 중첩하는 제1무기층(101)의 두께(101t1)는 제2화소영역(PA2)과 중첩하는 제1무기층(101)의 두께(101t2)보다 작을 수 있다. 제1무기층(101)의 두께는 기판(100)과 대향하는 제1무기층(101)의 하면으로부터 제1무기층(101)의 하면과 반대되는 제1무기층(101)의 상면까지의 거리일 수 있다. 따라서, 투과영역(TA)에서 제1무기층(101)은 그루브를 구비할 수 있다. 제1무기층(101)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 300nm의 파장대 근방에서 90% 이상의 흡수율(또는 10% 이하의 투과율)을 구비한 물질을 포함할 수 있다. 차단층(103)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 화소회로층(PCL)에 포함된 박막트랜지스터(TFT)의 반도체층은 폴리실리콘을 포함할 수 있다. 상기 폴리실리콘은 비정질실리콘을 포함하는 층을 형성한 후 상기 비정질실리콘을 포함하는 층을 레이저 결정화 공정, 예를 들어, ELA(Excimer Laser Annealing) 공정을 통해 형성될 수 있다. 만약, 차단층(103)이 생략되고, 상기 비정질실리콘을 포함하는 층에 이물질이 배치되며, 상기 이물질에 자외선이 조사된 경우, 상기 비정질실리콘을 포함하는 층 하부에 배치된 기판(100)이 손상될 수 있다. 본 실시예에서, 차단층(103)이 기판(100) 상에 배치되기 때문에 상기 비정질실리콘을 포함하는 층에 이물질이 배치된 경우에도 자외선이 기판(100)까지 도달하는 것을 방지 또는 감소시킬 수 있다.
차단층(103)은 차단층개구부(103OP)를 구비할 수 있다. 차단층개구부(103OP)는 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 차단층개구부(103OP)는 제1무기층(101)의 그루브와 중첩할 수 있다. 만약, 차단층(103)이 차단층개구부(103OP)를 구비하지 않는 경우, 투과영역(TA)에서 표시 패널(10)의 광투과율은 낮아질 수 있다. 본 실시예에서, 차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비하므로 투과영역(TA)에서 표시 패널(10)의 광투과율이 높아질 수 있다.
표시층(DSL)은 차단층(103) 상에 배치될 수 있다. 표시층(DSL)은 복수의 화소회로들을 포함하는 화소회로층(PCL) 및 복수의 표시요소(DPE)들을 포함하는 표시요소층(DEL)을 포함할 수 있다. 화소회로는 적어도 하나의 박막트랜지스터(TFT)를 포함할 수 있다. 이 때, 복수의 화소회로들은 각각 복수의 표시요소(DPE)들과 연결될 수 있다.
화소회로층(PCL)은 차단층(103) 및 표시요소층(DEL) 사이에 배치될 수 있다. 화소회로층(PCL)은 제1금속층(BML1), 제2무기층(201), 제2금속층(BML2), 절연층(IL), 및 박막트랜지스터(TFT)를 포함할 수 있다.
제1금속층(BML1)은 제1화소영역(PA1)과 중첩할 수 있다. 제1금속층(BML1)은 제1두께(t1)를 가질 수 있다. 제1두께(t1)는 기판(100)을 대향하는 제1금속층(BML1)의 하면으로부터 제1금속층(BML1)의 하면과 반대되는 제1금속층(BML1)의 상면까지의 거리일 수 있다.
제1금속층(BML1)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제1금속층(BML1)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로가 손상되는 것을 방지 또는 감소시킬 수 있다. 제1금속층(BML1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제1금속층(BML1)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
제2금속층(BML2)은 제2화소영역(PA2)과 중첩할 수 있다. 제2금속층(BML2)은 제2두께(t2)를 가질 수 있다. 제2두께(t2)는 기판(100)을 대향하는 제2금속층(BML2)의 하면으로부터 제2금속층(BML2)의 하면과 반대되는 제2금속층(BML2)의 상면까지의 거리일 수 있다. 일 실시예에서, 제2두께(t2)는 제1두께(t1)와 상이할 수 있다. 예를 들어, 제2두께(t2)는 제1두께(t1)보다 클 수 있다. 다른 예로, 제2두께(t2)는 제1두께(t1)보다 작을 수 있다. 다른 실시예에서, 제2두께(t2)는 제1두께(t1)와 동일할 수 있다.
제2금속층(BML2)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제2금속층(BML2)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로가 손상되는 것을 방지 또는 감소시킬 수 있다. 제2금속층(BML2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제2금속층(BML2)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
제2무기층(201)은 차단층(103) 상에 배치될 수 있다. 제2무기층(201)은 제1화소영역(PA1) 및 제2화소영역(PA2)과 중첩할 수 있다. 일 실시예에서, 제2무기층(201)은 투과영역(TA)과 중첩하는 무기층개구부(201OP)를 구비할 수 있다. 무기층개구부(201OP)는 차단층개구부(103OP)와 중첩할 수 있다. 제2무기층(201)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
일 실시예에서, 제1금속층(BML1) 및 제2금속층(BML2) 중 어느 하나는 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 또한, 제1금속층(BML1) 및 제2금속층(BML2) 중 다른 하나는 제2무기층(201) 상에 배치될 수 있다. 예를 들어, 제1금속층(BML1)은 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 또한, 제2금속층(BML2)은 제2무기층(201) 상에 배치될 수 있다. 다른 예로, 제1금속층(BML1)은 제2무기층(201) 상에 배치될 수 있다. 또한, 제2금속층(BML2)은 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다.
일부 실시예에서, 제1금속층(BML1) 및 제2금속층(BML2)은 동일한 평면 상에 배치될 수 있다. 예를 들어, 제1금속층(BML1) 및 제2금속층(BML2)은 각각 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 다른 예로, 제1금속층(BML1) 및 제2금속층(BML2)은 각각 제2무기층(201) 상에 배치될 수 있다.
박막트랜지스터(TFT) 및 절연층(IL)은 제2무기층(201) 상에 배치될 수 있다. 일 실시예에서, 박막트랜지스터(TFT)는 복수개로 구비될 수 있으며, 복수의 박막트랜지스터(TFT)들은 각각 제1화소영역(PA1) 및 제2화소영역(PA2)과 중첩할 수 있다. 박막트랜지스터(TFT)는 투과영역(TA)과 중첩하지 않을 수 있다. 일 실시예에서, 절연층(IL)은 무기물질을 포함하는 무기절연층 및/또는 유기물질을 포함하는 유기절연층을 포함할 수 있다.
표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 일 실시예에서, 표시요소층(DEL)은 차단층(103) 상에 배치될 수 있다. 표시요소층(DEL)은 표시요소(DPE)를 포함할 수 있다. 표시요소(DPE)는 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 또는, 표시요소(DPE)는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예를 들어, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨나이트라이드(GaN)를 포함할 수 있다. 일 실시예에서, 나노로드 발광 다이오드 상에 색변환층을 배치할 수 있다. 상기 색변환층은 양자점을 포함할 수 있다. 또는, 표시요소(DPE)는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다. 또는, 표시요소(DPE)는 무기 반도체를 포함하는 무기 발광 다이오드일 수 있다. 이하에서는 표시요소(DPE)가 유기발광다이오드인 경우를 중심으로 상세히 설명하기로 한다.
표시요소층(DEL)은 제1화소영역(PA1)과 중첩하는 제1표시요소(DPE1) 및 제2화소영역(PA2)과 중첩하는 제2표시요소(DPE2)를 포함할 수 있다. 제1화소영역(PA1)에 배치된 박막트랜지스터(TFT) 및 제1표시요소(DPE1)는 제1화소(P1)를 구현할 수 있다. 제2화소영역(PA2)에 배치된 박막트랜지스터(TFT) 및 제2표시요소(DPE2)는 제2화소(P2)를 구현할 수 있다.
봉지층(ENL)은 표시층(DSL) 상에 배치될 수 있다. 봉지층(ENL)은 표시요소(DPE) 상에 배치될 수 있으며, 표시요소(DPE)를 덮을 수 있다.
도 3a를 참조하면, 봉지층(ENL)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예에서, 봉지층(ENL)은 차례로 적층된 제1무기봉지층(310), 유기봉지층(320), 및 제2무기봉지층(330)을 포함할 수 있다.
도 3b를 참조하면, 봉지층(ENL)은 밀봉기판(ENS)을 포함할 수 있다. 밀봉기판(ENS)은 표시요소층(DEL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉기판(ENS) 및 표시요소층(DEL) 사이에는 간격이 존재할 수 있다. 밀봉기판(ENS)은 글래스를 포함할 수 있다. 기판(100) 및 밀봉기판(ENS) 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치될 수 있다. 상기 실런트는 도 1a에 도시한 비표시영역(NDA)에 배치될 수 있다. 비표시영역(NDA)에 배치된 실런트는 표시영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다. 일부 실시예에서, 봉지층(ENL)은 도 3a의 제1무기봉지층(310), 유기봉지층(320), 제2무기봉지층(330), 및 도 3b의 밀봉기판(ENS)을 동시에 포함할 수 있다.
터치센서층(TSL)은 봉지층(ENL) 상에 배치될 수 있다. 터치센서층(TSL)은 외부의 입력, 예를 들어, 터치 이벤트에 따른 좌표정보를 센싱할 수 있다. 터치센서층(TSL)은 센서전극 및 센서전극과 연결된 터치배선들을 포함할 수 있다. 터치센서층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다. 터치센서층(TSL)은 봉지층(ENL) 상에 형성될 수 있다. 또는, 터치센서층(TSL)은 터치기판 상에 별도로 형성된 후, 광학 투명 접착제와 같은 점착층을 통해 봉지층(ENL) 상에 결합될 수 있다. 일 실시예에서, 터치센서층(TSL)은 봉지층(ENL) 바로 위에 직접 형성될 수 있으며, 이 경우, 점착층은 터치센서층(TSL)과 봉지층(ENL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 장치(1)를 향해 입사하는 빛(예를 들어, 외부광)의 반사율을 감소시킬 수 있다. 일 실시예에서, 광학기능층(OFL)은 편광 필름일 수 있다. 광학기능층(OFL)은 투과영역(TA)과 중첩하는 개구(OFL_OP)를 구비할 수 있다. 이에 따라, 투과영역(TA)의 광투과율이 현저히 향상될 수 있다. 투과영역(TA)과 중첩하는 개구(OFL_OP)에는 광투명수지(OCR, optically clear resin)와 같은 투명한 물질이 채워질 수 있다.
도 3c를 참조하면, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트(180)를 포함할 수 있다. 필터 플레이트(180)는 베이스층(181), 베이스층(181) 상의 컬러필터(182)들, 블랙매트릭스(183), 및 오버코트층(184)을 포함할 수 있다.
컬러필터(182)들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 예를 들어, 제1표시요소(DPE1) 및/또는 제2표시요소(DPE2)에서 방출되는 빛의 색상에 따라 컬러필터(182)는 적색, 녹색, 또는 청색을 가질 수 있다. 투과영역(TA)은 컬러필터(182) 및 블랙매트릭스(183)와 중첩하지 않을 수 있다. 예를 들어, 컬러필터(182) 및 블랙매트릭스(183)를 포함하는 층은 투과영역(TA)과 중첩하는 개구(183OP)를 포함할 수 있으며, 상기 개구(183OP)에는 오버코트층(184)의 일부가 적어도 부분적으로 채워질 수 있다. 오버코트층(184)은 수지와 같은 유기물을 포함할 수 있으며, 상기 유기물은 투명할 수 있다.
컴포넌트(COMP)는 컴포넌트영역(CA)과 중첩할 수 있다. 일 실시예에서, 컴포넌트(COMP)는 도 3a 내지 도 3c에 도시한 바와 같이, 표시 패널(10)과 이격되어 배치될 수 있다. 이러한 경우, 컴포넌트(COMP)는 표시 장치(1)의 하부 커버 등에 부착되어 고정될 수 있다.
도 3d를 참조하면, 컴포넌트(COMP)는 표시 패널(10)의 하부에 부착될 수 있다. 또한, 하부 보호 필름(PB)은 보호층(PY), 광차단층(LBY), 쿠션층(CY), 및 방열층(HSY)을 포함할 수 있다. 보호층(PY)은 기판(100)의 하면에 배치되며 외부로부터 기판(100)을 보호할 수 있다. 예를 들어, 보호층(PY)은 외부로부터 물리적 충격을 흡수하거나 이물질 또는 수분 등이 표시층(DSL)으로 침투하는 것을 차단할 수 있다. 보호층(PY)은 기판(100)의 하면에 코팅되거나 필름 형태로 부착될 수 있다.
일 실시예에서, 보호층(PY)은 자외선(Ultraviolet rays, UV)을 차단하는 물질을 포함할 수 있다. 예를 들어, 보호층(PY)은 베이스 수지, 자외선 흡수제 및 무기 입자를 포함할 수 있다. 자외선 흡수제 및 무기 입자는 베이스 수지에 분산되어 제공될 수 있다. 베이스 수지는 아크릴레이트계 수지일 수 있으며, 예를 들어, 우레탄 아크릴레이트(urethane acrylate)일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 광학적으로 투명하고 자외선 흡수제와 무기 입자를 분산시킬 수 있는 베이스 수지는 제한없이 보호층(PY)에 사용될 수 있다.
예를 들어, 보호층(PY)은 자외선 흡수제로 벤조트리아졸계(benzotriazol), 벤조페논계(benzophenone), 살리실산계(salicylic acid), 살리실레이트계(salicylate), 시아노아크릴레이트계(cyanoacrylate), 시너메이트계(cinnamate), 옥사닐라이드계(oxanilide), 폴리스틸렌계(polystyrene), 아조메틴계(azomethine), 트리아진계(triazine) 화합물 중 적어도 하나를 포함할 수 있다.
광차단층(LBY)은 보호층(PY) 하면에 배치되며, 쿠션층(CY)은 광차단층(LBY) 하면에 배치될 수 있다. 광차단층(LBY)은 보호층(PY) 및 쿠션층(CY) 사이에 배치된 양면 접착제일 수 있다. 또한, 광차단층(LBY)은 외부 광을 흡수하기 위해 블랙층으로 제공될 수 있다. 이와 같이, 광차단층(LBY)은 외부의 광을 흡수할 수 있는 다양한 물질을 포함할 수 있다.
쿠션층(CY)은 광차단층(LBY) 하면에 부착되어, 외부로부터 표시 패널(10)을 보호할 수 있다. 쿠션층(CY)은 탄성을 갖는 물질을 포함할 수 있으며, 예시적으로, 스폰지 또는 고무 등으로 제공될 수 있다.
방열층(HSY)은 쿠션층(CY)의 하부에 배치될 수 있다. 방열층(HSY)은 그라파이트나 탄소나노튜브 등을 포함하는 제1방열층과 전자기파를 차폐할 수 있고, 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2방열층을 포함할 수 있다.
하부 보호 필름(PB)은 컴포넌트영역(CA)과 중첩하는 개구(PB_OP)를 구비할 수 있으며, 컴포넌트(COMP)는 상기 개구(PB_OP) 내에 배치될 수 있다.
컴포넌트(COMP)는 패키지(COMPSP)에 실장되며, 패키지(COMPSP)는 접착부재(COMPRS)에 의해서 표시 패널(10)의 하면에 부착될 수 있다. 패키지(COMPSP)는 컴포넌트(COMP)에 전기적으로 연결된 제어회로를 포함할 수 있다.
일 실시예에서, 컴포넌트(COMP)와 표시 패널(10)의 하면 사이에는 광투명수지(OCR)가 채워질 수 있다. 광투명수지(OCR)는 광학투명성을 가져 컴포넌트(COMP)로 입사되는 광의 손실을 최소화할 수 있다.
접착부재(COMPRS)는 패키지(COMPSP)를 표시 패널(10)의 하면에 고정시킬 수 있다. 접착부재(COMPRS)는 레진(Resin)을 포함할 수 있다. 즉, 레진이 패키지(COMPSP) 및 표시 패널(10)의 하면에 각각 접촉하도록 배치된 후에, 자외선에 의한 경화 작업이 진행될 수 있다. 접착부재(COMPRS)는 광흡수물질을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타낸 평면도이다. 도 5는 표시 패널의 어느 한 화소(P)를 개략적으로 나타낸 등가회로도이다.
도 4 및 도 5를 참조하면, 표시 패널(10)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 이 때, 표시 패널(10)의 기판(100)에 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 정의할 수 있다. 이를 다시 말하면, 기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다.
표시 패널(10)은 표시영역(DA) 및 컴포넌트영역(CA)에 배치된 화소(P)를 포함할 수 있다. 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 표시요소(DPE)를 포함할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소(P)는 표시요소(DPE)를 통해 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔전압 또는 스캔신호(Sn)에 따라 데이터선(DL)으로부터 입력된 데이터전압 또는 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 표시요소(DPE)를 흐르는 구동 전류를 제어할 수 있다. 표시요소(DPE)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 표시요소(DPE)의 대향전극(예를 들어, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 5는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 도시하고 있으나, 화소회로(PC)는 3개 또는 그 이상의 박막트랜지스터를 포함할 수 있다.
표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있으며, 제1화소(P1)는 제1화소영역(PA1)에 배치될 수 있다. 제1화소(P1)는 표시영역(DA)에서 복수개로 구비될 수 있다.
컴포넌트영역(CA)은 표시영역(DA)과 인접할 수 있다. 일 실시예에서, 컴포넌트영역(CA)은 표시영역(DA)에 적어도 일부 둘러싸일 수 있다. 예를 들어, 컴포넌트영역(CA)은 표시영역(DA)에 전체적으로 둘러싸일 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있으며, 제2화소(P2)는 제2화소영역(PA2)에 배치될 수 있다. 컴포넌트영역(CA)에서 제2화소영역(PA2) 및 투과영역(TA)은 각각 복수개로 구비될 수 있다. 투과영역(TA)에는 제2화소(P2)가 배치되지 않을 수 있다. 제2화소(P2)는 컴포넌트영역(CA)에 복수개로 구비될 수 있다.
비표시영역(NDA)은 제1비표시영역(NDA1), 제2비표시영역(NDA2), 및 제3비표시영역(NDA3)을 포함할 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)과 인접할 수 있다. 제1비표시영역(NDA1)은 표시영역(DA) 및 컴포넌트영역(CA)을 적어도 일부 둘러쌀 수 있다. 제1비표시영역(NDA1)에는 각 화소(P)에 스캔신호(Sn)를 제공하는 스캔 드라이버(미도시), 각 화소(P)에 데이터신호(Dm)를 제공하는 데이터 드라이버(미도시), 제1전원전압(ELVDD) 및/또는 제2전원전압(ELVSS)을 제공하기 위한 메인 전원배선(미도시) 등이 배치될 수 있다.
제2비표시영역(NDA2)은 제1비표시영역(NDA1)과 인접할 수 있다. 제2비표시영역(NDA2)은 벤딩영역일 수 있다. 도 4는 제2비표시영역(NDA2)이 펴진(unbend) 형상을 도시하고 있다. 일부 실시예에서, 제2비표시영역(NDA2)은 생략될 수 있다. 이러한 경우, 표시 패널(10)은 벤딩되지 않을 수 있다.
제3비표시영역(NDA3)은 제2비표시영역(NDA2)과 인접할 수 있다. 제2비표시영역(NDA2)은 제1비표시영역(NDA1) 및 제3비표시영역(NDA3) 사이에 배치될 수 있다. 제3비표시영역(NDA3)은 패드영역일 수 있다. 제3비표시영역(NDA3)에는 표시 구동부(30, 도 2 참조) 및/또는 표시 회로 보드(40, 도 2 참조)가 배치될 수 있다. 제2비표시영역(NDA2)이 생략된 경우, 제3비표시영역(NDA3)은 제1비표시영역(NDA1)과 인접할 수 있다.
도 6은 도 4의 표시 패널(10)의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 일 실시예에 따른 표시 패널(10)을 개략적으로 나타낸 단면도이다. 도 6에 있어서, 도 3a와 동일한 참조부호는 동일부재를 나타내므로 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 표시 패널(10)은 기판(100), 제1무기층(101), 추가유기층(100L), 제1추가무기층(101L), 차단층(103), 화소회로층(PCL), 및 표시요소층(DEL)을 포함할 수 있다.
기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 표시영역(DA)과 인접할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)에서 연속적으로 배치될 수 있다. 이를 다시 말하면, 제1무기층(101)은 투과영역(TA)에서 개구부를 구비하지 않을 수 있다. 따라서, 투과영역(TA)을 통해 제2화소영역(PA2)으로 수분 또는 이물질이 투습되는 것이 방지 또는 감소될 수 있다.
투과영역(TA)과 중첩하는 제1무기층(101)의 두께(101t1)는 제2화소영역(PA2)과 중첩하는 제1무기층(101)의 두께(101t2)보다 작을 수 있다. 제1무기층(101)의 두께는 기판(100)과 대향하는 제1무기층(101)의 하면으로부터 제1무기층(101)의 하면과 반대되는 제1무기층(101)의 상면까지의 거리일 수 있다. 따라서, 투과영역(TA)에서 제1무기층(101)은 그루브를 구비할 수 있다.
일 실시예에서, 제1추가무기층(101L)은 기판(100) 하부에 배치될 수 있다. 이를 다시 말하면, 기판(100)은 제1무기층(101) 및 제1추가무기층(101L) 사이에 배치될 수 있다. 제1추가무기층(101L)은 제1무기층(101)과 동일 또는 유사한 무기물질을 포함할 수 있다.
추가유기층(100L)은 제1추가무기층(101L) 하부에 배치될 수 있다. 이를 다시 말하면, 제1추가무기층(101L)은 기판(100) 및 추가유기층(100L) 사이에 배치될 수 있다. 기판(100)이 유기물질을 포함하는 경우, 추가유기층(100L)은 기판(100)과 동일 또는 유사한 유기물질을 포함할 수 있다. 일부 실시예에서, 추가유기층(100L) 및 제1추가무기층(101L)은 생략될 수 있다. 일부 실시예에서, 이와 같이 유기물질을 포함하는 복수의 층들 및 무기물질을 포함하는 복수의 층들은 교대로 적층될 수 있다.
차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다. 차단층(103)은 자외선 등 광이 투과하는 것을 차단할 수 있다.
차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비할 수 있다. 일 실시예에서, 차단층개구부(103OP)는 제1무기층(101)의 그루브와 중첩할 수 있다. 차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비하므로 투과영역(TA)에서 표시 패널(10)의 광투과율이 높아질 수 있다.
화소회로층(PCL)은 차단층(103) 상에 배치될 수 있다. 일 실시예에서, 화소회로층(PCL)은 차단층(103) 및 표시요소층(DEL) 사이에 배치될 수 있다. 화소회로층(PCL)은 제1금속층(BML1), 제2무기층(201), 하부차단층(LBL), 하부무기층(LIL), 제2금속층(BML2), 화소회로(PC), 제1배선(WL1), 제2배선(WL2), 반도체패턴(ActP), 연결전극(CM), 및 복수의 절연층들을 포함할 수 있다. 화소회로(PC)는 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1박막트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2박막트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있다. 복수의 절연층들은 무기절연층(IIL), 제1유기절연층(OIL1), 및 제2유기절연층(OIL2)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(202), 제1무기절연층(203), 게이트절연층(204), 중간절연층(205), 제2무기절연층(206), 및 층간절연층(207)을 포함할 수 있다.
제1금속층(BML1)은 제1화소영역(PA1)에 중첩할 수 있다. 제1금속층(BML1)은 제1두께(t1)를 가질 수 있다. 제1두께(t1)는 기판(100)을 대향하는 제1금속층(BML1)의 하면으로부터 제1금속층(BML1)의 하면과 반대되는 제1금속층(BML1)의 상면까지의 거리일 수 있다. 도 6에서 제1금속층(BML1)은 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)와 중첩하는 것을 도시하고 있으나, 다른 실시예에서, 제1금속층(BML1)은 제1박막트랜지스터(TFT1)와 중첩하고 제2박막트랜지스터(TFT2)와 중첩하지 않을 수 있다.
제1금속층(BML1)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제1금속층(BML1)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로(PC)가 손상되는 것을 방지 또는 감소시킬 수 있다.
제2금속층(BML2)은 제2화소영역(PA2)에 중첩할 수 있다. 일 실시예에서, 투과영역(TA)은 컴포넌트영역(CA) 중 제2금속층(BML2)이 배치되지 않는 영역으로 정의될 수 있다. 제2금속층(BML2)은 제2두께(t2)를 가질 수 있다. 제2두께(t2)는 기판(100)을 대향하는 제2금속층(BML2)의 하면으로부터 제2금속층(BML2)의 하면과 반대되는 제2금속층(BML2)의 상면까지의 거리일 수 있다. 일 실시예에서, 제2두께(t2)는 제1두께(t1)와 상이할 수 있다. 예를 들어, 제2두께(t2)는 제1두께(t1)보다 클 수 있다. 다른 예로, 제2두께(t2)는 제1두께(t1)보다 작을 수 있다. 다른 실시예에서, 제2두께(t2)는 제1두께(t1)와 동일할 수 있다.
제2금속층(BML2)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제2금속층(BML2)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로(PC)가 손상되는 것을 방지 또는 감소시킬 수 있다.
제2무기층(201)은 차단층(103) 상에 배치될 수 있다. 제2무기층(201)은 제1화소영역(PA1) 및 제2화소영역(PA2)과 중첩할 수 있다. 일 실시예에서, 제2무기층(201)은 투과영역(TA)과 중첩하는 무기층개구부(201OP)를 구비할 수 있다. 무기층개구부(201OP)는 차단층개구부(103OP)와 중첩할 수 있다.
일 실시예에서, 제1금속층(BML1) 및 제2금속층(BML2) 중 어느 하나는 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 또한, 제1금속층(BML1) 및 제2금속층(BML2) 중 다른 하나는 제2무기층(201) 상에 배치될 수 있다. 예를 들어, 제1금속층(BML1)은 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 또한, 제2금속층(BML2)은 제2무기층(201) 상에 배치될 수 있다.
하부차단층(LBL)은 제2금속층(BML2) 하부에 배치될 수 있다. 하부차단층(LBL)은 제2화소영역(PA2)과 중첩하고 투과영역(TA)과 중첩하지 않을 수 있다. 하부차단층(LBL)은 광을 차단시킬 수 있는 물질을 포함할 수 있다. 하부차단층(LBL)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다.
하부무기층(LIL)은 하부차단층(LBL) 및 제2금속층(BML2) 사이에 배치될 수 있다. 일 실시예에서, 하부차단층(LBL)은 제2화소영역(PA2)과 중첩하고 투과영역(TA)과 중첩하지 않을 수 있다. 다른 실시예에서, 하부차단층(LBL)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)과 중첩할 수 있다. 하부무기층(LIL)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 동일한 공정에서 패터닝되어 형성될 수 있다. 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 컴포넌트영역(CA)에서 빛이 반사 또는 산란되는 현상을 방지 또는 감소시킬 수 있다.
버퍼층(202)은 제1금속층(BML1) 및 제2금속층(BML2) 상에 배치될 수 있다. 일 실시예에서, 버퍼층(202)은 제1화소영역(PA1)에서 제2무기층(201) 상에 배치될 수 있다. 버퍼층(202)은 제2화소영역(PA2)에서 제2금속층(BML2) 상에 배치될 수 있다. 일 실시예에서, 버퍼층(202)은 투과영역(TA)과 중첩하는 버퍼층개구부를 구비할 수 있다.
제1반도체층(Act1)은 차단층(103) 상에 배치될 수 있다. 일 실시예에서, 제1반도체층(Act1)은 버퍼층(202) 상에 배치될 수 있다. 제1반도체층(Act1)은 제1화소영역(PA1) 및 제2화소영역(PA2)에 각각 배치될 수 있다. 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 일 실시예에서, 제1반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 제1반도체층(Act1)은 채널영역 및 채널영역의 양측에 각각 배치된 드레인영역 및 소스영역을 포함할 수 있다.
제1반도체층(Act1)은 비정질실리콘을 포함하는 층을 형성한 후 상기 비정질실리콘을 포함하는 층을 레이저 결정화 공정, 예를 들어, ELA(Excimer Laser Annealing) 공정을 통해 형성될 수 있다. 만약, 차단층(103)이 생략되고, 상기 비정질실리콘을 포함하는 층에 이물질이 배치되며, 상기 이물질에 자외선이 조사된 경우, 상기 비정질실리콘을 포함하는 층 하부에 배치된 기판(100)이 손상될 수 있다. 본 실시예에서, 차단층(103)이 기판(100) 상에 배치되기 때문에 상기 비정질실리콘을 포함하는 층에 이물질이 배치된 경우에도 자외선이 기판(100)까지 도달하는 것을 방지 또는 감소시킬 수 있다. 따라서, 차단층(103)은 기판(100)을 보호할 수 있다.
제1무기절연층(203)은 제1반도체층(Act1) 상에 배치될 수 있다. 제1무기절연층(203)은 투과영역(TA)과 중첩하는 제1절연층개구부(203OP)를 구비할 수 있다. 제1절연층개구부(203OP)는 차단층개구부(103OP)와 중첩할 수 있다. 제1무기절연층(203)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제1게이트전극(GE1)은 제1무기절연층(203) 상에 배치될 수 있다. 제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 제1게이트전극(GE1)은 저저항 금속 물질을 포함할 수 있다. 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
게이트절연층(204)은 제1게이트전극(GE1) 상에 배치될 수 있다. 게이트절연층(204)은 투과영역(TA)과 중첩하는 게이트절연층개구부를 구비할 수 있다. 게이트절연층(204)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
제2전극(CE2)은 게이트절연층(204) 상에 배치될 수 있다. 일 실시예에서, 제2전극(CE2)은 제1게이트전극(GE1)과 중첩할 수 있다. 제2전극(CE2)은 게이트절연층(204)을 사이에 두고 중첩하는 제1게이트전극(GE1)과 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 제1전극(CE1)으로 기능할 수 있다. 이와 같이 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩될 수 있다. 다른 실시예에서, 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩하지 않을 수 있다. 제2전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
중간절연층(205)은 제2전극(CE2) 상에 배치될 수 있다. 중간절연층(205)은 투과영역(TA)과 중첩하는 중간절연층개구부를 구비할 수 있다. 중간절연층(205)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다.
제2반도체층(Act2)은 중간절연층(205) 상에 배치될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 제1무기절연층(203) 상에 배치될 수 있다. 제2반도체층(Act2)은 채널영역 및 채널영역 양측에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2반도체층(Act2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 제2반도체층(Act2)은 징크산화물(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
제2반도체층(Act2)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(Act2)의 소스영역 및 드레인영역은 산화물 반도체에 수소 계열 가스, 불소 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제2무기절연층(206)은 제2반도체층(Act2) 상에 배치될 수 있다. 제2무기절연층(206)은 투과영역(TA)과 중첩하는 제2절연층개구부(206OP)를 구비할 수 있다. 일 실시예에서, 제2절연층개구부(206OP)는 차단층개구부(103OP)와 중첩할 수 있다. 제2무기절연층(206)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제2게이트전극(GE2)은 제2무기절연층(206) 상에 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역과 중첩할 수 있다. 제2게이트전극(GE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(207)은 제2게이트전극(GE2) 상에 배치될 수 있다. 층간절연층(207)은 투과영역(TA)과 중첩하는 층간절연층개구부(207OP)를 구비할 수 있다. 층간절연층(207)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 층간절연층(207)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
버퍼층(202), 제1무기절연층(203), 게이트절연층(204), 중간절연층(205), 제2무기절연층(206), 및 층간절연층(207)은 각각 차단층개구부(103OP)와 중첩하는 개구부를 각각 구비할 수 있다. 이를 다시 말하면, 무기절연층(IIL)은 투과영역(TA)과 중첩하는 투과개구부(ILOP)를 구비할 수 있다. 일 실시예에서, 투과개구부(ILOP)는 단차를 구비하지 않을 수 있다. 다른 실시예에서, 투과개구부(ILOP)는 단차를 구비할 수 있다. 투과개구부(ILOP)는 차단층개구부(103OP) 및 무기층개구부(201OP)와 중첩할 수 있다. 따라서, 투과영역(TA)에서 광투과율 또는 음향 투과율이 높아질 수 있다.
일 실시예에서, 투과개구부(ILOP), 무기층개구부(201OP), 및 차단층개구부(103OP)는 단차를 구비하지 않을 수 있다. 다른 실시예에서, 투과개구부(ILOP), 무기층개구부(201OP), 및 차단층개구부(103OP) 중 어느 하나와 투과개구부(ILOP), 무기층개구부(201OP), 및 차단층개구부(103OP) 중 다른 하나는 단차를 구비할 수 있다.
제1소스전극(SE1) 및 제1드레인전극(DE1)은 층간절연층(207) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1반도체층(Act1)과 연결될 수 있다. 일 실시예에서, 제1소스전극(SE1) 및 제1드레인전극(DE1)은 각각 절연층들의 컨택홀을 통해 제1반도체층(Act1)과 연결될 수 있다. 예를 들어, 제1소스전극(SE1) 및 제1드레인전극(DE1)은 각각 제1무기절연층(203)의 컨택홀, 게이트절연층(204)의 컨택홀, 중간절연층(205)의 컨택홀, 제2무기절연층(206)의 컨택홀, 및 층간절연층(207)의 컨택홀을 통해 제1반도체층(Act1)과 연결될 수 있다. 제1무기절연층(203)의 컨택홀, 게이트절연층(204)의 컨택홀, 중간절연층(205)의 컨택홀, 제2무기절연층(206)의 컨택홀, 및 층간절연층(207)의 컨택홀은 서로 중첩될 수 있다.
제2소스전극(SE2) 및 제2드레인전극(DE2)은 층간절연층(207) 상에 배치될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2반도체층(Act2)과 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 각각 제2무기절연층(206)의 컨택홀 및 층간절연층(207)의 컨택홀을 통해 제2반도체층(Act2)에 연결될 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 전도성이 좋은 재료를 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
실리콘 반도체를 포함하는 제1반도체층(Act1)을 구비한 제1박막트랜지스터(TFT1)는 높은 신뢰성을 가지는 바, 구동 박막트랜지스터로 채용하여, 고품질의 표시 패널(10)을 구현할 수 있다.
산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터 이외의 다른 박막트랜지스터 중 적어도 하나에 산화물 반도체를 채용하여 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다. 예를 들어, 제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(Act2)을 구비할 수 있다.
제1배선(WL1)은 제1화소영역(PA1)에 배치될 수 있다. 제1배선(WL1)은 제1금속층(BML1)에 연결될 수 있으며 제1금속층(BML1)에 신호 또는 정전압을 인가할 수 있다. 일 실시예에서, 제1배선(WL1)은 제2무기층(201)의 컨택홀, 버퍼층(202)의 컨택홀, 제1무기절연층(203)의 컨택홀, 게이트절연층(204)의 컨택홀, 중간절연층(205)의 컨택홀, 제2무기절연층(206)의 컨택홀, 및 층간절연층(207)의 컨택홀을 통해 제1금속층(BML1)에 연결될 수 있다.
제2배선(WL2)은 제2화소영역(PA2)에 배치될 수 있다. 제2배선(WL2)은 제2금속층(BML2)에 연결될 수 있으며 제2금속층(BML2)에 신호 또는 정전압을 인가할 수 있다. 일 실시예에서, 제2배선(WL2)은 버퍼층(202)의 컨택홀, 제1무기절연층(203)의 컨택홀, 게이트절연층(204)의 컨택홀, 중간절연층(205)의 컨택홀, 제2무기절연층(206)의 컨택홀, 및 층간절연층(207)의 컨택홀을 통해 제2금속층(BML2)에 연결될 수 있다.
제1배선(WL1) 및 제2배선(WL2) 중 적어도 하나는 전도성이 좋은 재료를 포함할 수 있다. 제1배선(WL1) 및 제2배선(WL2) 중 적어도 하나는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1배선(WL1) 및 제2배선(WL2) 중 적어도 하나는 Ti/Al/Ti의 다층 구조를 가질 수 있다.
반도체패턴(ActP)은 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 반도체패턴(ActP)은 차단층(103) 및 제1무기절연층(203) 사이에 배치될 수 있다. 일 실시예에서, 반도체패턴(ActP)은 버퍼층(202) 및 제1무기절연층(203) 사이에 배치될 수 있다. 이를 다시 말하면, 반도체패턴(ActP) 및 제1반도체층(Act1)은 동일한 층에 배치될 수 있다.
일 실시예에서, 반도체패턴(ActP)은 반도체패턴개구부(ActOP)를 구비할 수 있다. 반도체패턴개구부(ActOP)는 차단층개구부(103OP)와 중첩할 수 있다.
반도체패턴(ActP) 및 제1반도체층(Act1)은 동일한 물질을 포함할 수 있다. 일 실시예에서, 반도체패턴(ActP)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 반도체패턴(ActP)은 폴리 실리콘을 포함할 수 있다. 반도체패턴(ActP) 및 제1반도체층(Act1)은 동일한 공정에서 형성될 수 있다. 투과영역(TA)에 배치된 무기절연층(IIL)에 투과개구부(ILOP)를 형성할 때, 차단층(103)이 식각되어 차단층개구부(103OP)가 형성되되 제1무기층(101)이 개구부를 구비하지 않도록, 반도체패턴(ActP)은 식각 속도를 감소시킬 수 있다.
제1유기절연층(OIL1)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮으며 배치될 수 있다. 제1유기절연층(OIL1)은 유기물질을 포함할 수 있다. 일 실시예에서, 제1유기절연층(OIL1)은 투과개구부(ILOP)를 채울 수 있다. 예를 들어, 제1유기절연층(OIL1)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
연결전극(CM)은 제1유기절연층(OIL1) 상에 배치될 수 있다. 연결전극(CM)은 제1유기절연층(OIL1)의 컨택홀을 통해 제1드레인전극(DE1) 또는 제1소스전극(SE1)에 연결될 수 있다.
연결전극(CM)은 전도성이 좋은 재료를 포함할 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 연결전극(CM)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2유기절연층(OIL2)은 연결전극(CM) 상에 배치될 수 있다. 제2유기절연층(OIL2)은 유기물질을 포함할 수 있다. 예를 들어, 제2유기절연층(OIL2)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 표시요소층(DEL)은 표시요소, 예를 들어, 유기발광다이오드를 포함할 수 있다. 표시요소층(DEL)은 제1화소영역(PA1)과 중첩하는 제1표시요소로서 제1유기발광다이오드(OLED1), 제2화소영역(PA2)과 중첩하는 제2표시요소로서 제2유기발광다이오드(OLED2), 및 화소정의막(PDL)을 포함할 수 있다. 제1유기발광다이오드(OLED1) 및 제2유기발광다이오드(OLED2)는 유사하므로 제1유기발광다이오드(OLED1)를 중심으로 상세히 설명하기로 한다. 제1유기발광다이오드(OLED1)는 화소전극(211), 발광층(212), 및 대향전극(213)을 포함할 수 있다.
화소전극(211)은 제2유기절연층(OIL2) 상에 배치될 수 있다. 화소전극(211)은 제2유기절연층(OIL2)의 컨택홀을 통해 연결전극(CM)과 연결될 수 있다. 화소전극(211)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(211)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(211)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소전극(211) 상에는 화소전극(211)의 중앙부를 노출하는 개구(PDLOP)를 갖는 화소정의막(PDL)이 배치될 수 있다. 화소정의막(PDL)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 화소정의막(PDL)의 개구(PDLOP)는 제1유기발광다이오드(OLED1)에서 방출되는 빛의 발광영역을 정의할 수 있다.
화소정의막(PDL)의 개구(PDLOP)에는 발광층(212)이 배치될 수 있다. 발광층(212)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
도시하지는 않았으나, 발광층(212)의 아래와 위에는 각각 제1기능층 및 제2기능층이 배치될 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층(212) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 후술할 대향전극(213)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
대향전극(213)은 발광층(212) 상에 배치될 수 있다. 일 실시예에서, 대향전극(213)은 투과영역(TA)과 중첩하는 대향전극개구부(213OP)를 구비할 수 있다. 대향전극(213)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(213)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(213)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일부 실시예에서, 대향전극(213) 상에는 캡핑층(미도시)이 더 배치될 수 있다. 캡핑층은 LiF, 무기물, 또는/및 유기물을 포함할 수 있다.
비표시영역(NDA)은 표시영역(DA)과 인접할 수 있다. 비표시영역(NDA)은 벤딩영역(BA)을 포함할 수 있다. 일 실시예에서, 기판(100)은 벤딩영역(BA)에서 벤딩그루브(100BGv)를 구비할 수 있다. 이를 다시 말하면, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 컴포넌트영역(CA)에서 기판(100)의 두께(100t1)보다 작을 수 있다. 또는, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 투과영역(TA)에서 기판(100)의 두께(100t1)보다 작을 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 벤딩영역(BA)과 중첩하는 하부개구부(101BP)를 구비할 수 있다. 하부개구부(101BP)는 벤딩그루브(100BGv)와 중첩할 수 있다. 따라서, 벤딩영역(BA)에서 표시 패널(10)은 유연할 수 있다.
차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 구비할 수 있다. 중간개구부(103BP)는 하부개구부(101BP)와 중첩할 수 있다.
제2무기층(201)은 벤딩영역(BA)과 중첩하는 상부개구부(201BP)를 구비할 수 있다. 상부개구부(201BP)는 중간개구부(103BP)와 중첩할 수 있다.
버퍼층(202), 제1무기절연층(203), 게이트절연층(204), 중간절연층(205), 제2무기절연층(206), 및 층간절연층(207)은 벤딩영역(BA)과 중첩하는 각각 개구부를 구비할 수 있다. 이를 다시 말하면, 무기절연층(IIL)은 벤딩영역(BA)과 중첩하는 벤딩개구부(BOP)를 구비할 수 있다. 일 실시예에서, 벤딩개구부(BOP)는 단차를 구비하지 않을 수 있다. 다른 실시예에서, 벤딩개구부(BOP)는 단차를 구비할 수 있다.
일 실시예에서, 하부개구부(101BP), 중간개구부(103BP), 상부개구부(201BP), 및 벤딩개구부(BOP)는 단차를 구비하지 않을 수 있다. 다른 실시예에서, 하부개구부(101BP), 중간개구부(103BP), 상부개구부(201BP), 및 벤딩개구부(BOP) 중 어느 하나와 하부개구부(101BP), 중간개구부(103BP), 상부개구부(201BP), 및 벤딩개구부(BOP) 중 다른 하나는 단차를 구비할 수 있다.
제1유기절연층(OIL1)은 층간절연층(207) 상에 배치될 수 있다. 제1유기절연층(OIL1)은 벤딩개구부(BOP)를 채울 수 있다.
연결배선(CL)은 신호 또는 전원전압을 표시영역(DA) 및/또는 컴포넌트영역(CA)으로 전달할 수 있다. 연결배선(CL)은 제1유기절연층(OIL1) 상에 배치될 수 있다. 이를 다시 말하면, 연결배선(CL)은 제1유기절연층(OIL1) 및 제2유기절연층(OIL2) 사이에 배치될 수 있다. 일부 실시예에서, 연결배선(CL)은 제2유기절연층(OIL2) 및 화소정의막(PDL) 사이에 배치될 수 있다.
본 실시예에서, 벤딩영역(BA)에서 제1무기층(101), 차단층(103), 제2무기층(201), 및 무기절연층(IIL)은 각각 개구부를 구비할 수 있다. 따라서, 표시 패널(10)은 벤딩영역(BA)에서 유연할 수 있다. 또한, 투과영역(TA)에서 제1무기층(101)은 연속적으로 배치되고, 차단층(103)은 차단층개구부(103OP)를 구비할 수 있다. 따라서, 투과영역(TA)으로 수분 또는 이물질이 투습되는 것이 방지 또는 감소되면서 투과영역(TA)에서 표시 패널(10)의 광투과율 또는 음향 투과율이 높아질 수 있다.
도 7a 내지 도 7l은 본 발명의 일 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다. 도 7a 내지 도 7l에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 7a를 참조하면, 디스플레이 기판(DS)을 준비할 수 있다. 디스플레이 기판(DS)은 기판(100), 제1무기층(101), 추가유기층(100L), 및 제1추가무기층(101L)을 포함할 수 있다. 일 실시예에서, 추가유기층(100L), 제1추가무기층(101L), 기판(100), 및 제1무기층(101)은 차례로 적층될 수 있다. 일부 실시예에서, 추가유기층(100L) 및 제1추가무기층(101L)은 생략될 수 있다.
기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다. 비표시영역(NDA)은 벤딩영역(BA)을 포함할 수 있다. 일 실시예에서, 기판(100)은 유기물질을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 배치될 수 있다. 제1무기층(101)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
도 7b를 참조하면, 제1무기층(101) 상에 차단층(103)을 형성할 수 있다. 차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 광을 차단시킬 수 있는 물질을 포함할 수 있다. 차단층(103)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다.
도 7c를 참조하면, 차단층(103) 상에 제1금속층(BML1)을 형성할 수 있다. 제1금속층(BML1)은 제1화소영역(PA1)과 중첩할 수 있다. 제1금속층(BML1)은 제1두께(t1)를 가질 수 있다. 제1금속층(BML1)은 금속 물질을 포함할 수 있다. 일 실시예에서, 금속물질을 포함하는 층을 디스플레이 기판(DS)에 전체적으로 형성한 후, 패터닝하여 제1금속층(BML1)을 형성할 수 있다. 도 7c에서 제1금속층(BML1)은 표시영역(DA)에 전체적으로 배치된 것을 도시하고 있으나, 다른 실시예에서, 제1금속층(BML1)은 표시영역(DA)의 일부에만 배치될 수 있다.
도 7d를 참조하면, 제2무기층(201)을 형성할 수 있다. 제2무기층(201)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 전체적으로 형성될 수 있다. 일 실시예에서, 제1금속층(BML1)이 형성된 후 제2무기층(201)이 형성될 수 있다. 따라서, 제2무기층(201)은 제1금속층(BML1)을 덮을 수 있다. 제2무기층(201)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
도 7e를 참조하면, 하부차단층(LBL)을 형성할 수 있다. 하부차단층(LBL)은 제2화소영역(PA2)과 중첩할 수 있다. 하부차단층(LBL)은 투과영역(TA)과 중첩하지 않을 수 있다. 하부차단층(LBL)은 광을 차단시킬 수 있는 물질을 포함할 수 있다. 하부차단층(LBL)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다.
하부무기층(LIL)은 하부차단층(LBL) 상에 형성될 수 있다. 하부무기층(LIL)은 제2화소영역(PA2)에 중첩할 수 있다. 하부무기층(LIL)은 투과영역(TA)에 중첩하지 않을 수 있다. 하부무기층(LIL)은 실리콘질화물(SiNX), 실리콘산질화물(SiON), 및/또는 실리콘산화물(SiO2)과 같은 무기물질을 포함할 수 있으며, 전술한 무기물질을 포함하는 단층 또는 다층일 수 있다.
제2금속층(BML2)은 하부무기층(LIL) 상에 형성될 수 있다. 일 실시예에서, 제2무기층(201)이 형성된 후 제2금속층(BML2)이 형성될 수 있다. 제2금속층(BML2)은 제2화소영역(PA2)과 중첩할 수 있다. 제2금속층(BML2)은 투과영역(TA)과 중첩하지 않을 수 있다. 제2금속층(BML2)은 제2두께(t2)를 가질 수 있다. 일 실시예에서, 제2두께(t2)는 제1두께(t1)와 상이할 수 있다. 예를 들어, 제2두께(t2)는 제1두께(t1)보다 클 수 있다. 다른 예로, 제2두께(t2)는 제1두께(t1)보다 작을 수 있다. 다른 실시예에서, 제2두께(t2)는 제1두께(t1)와 동일할 수 있다. 제2금속층(BML2)은 금속 물질을 포함할 수 있다. 일 실시예에서, 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 동일한 공정에서 패터닝될 수 있다. 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 컴포넌트영역(CA)에서 빛이 반사 또는 산란되는 현상을 방지 또는 감소시킬 수 있다.
도 7f를 참조하면, 버퍼층(202)을 형성할 수 있다. 버퍼층(202)은 제1금속층(BML1) 및 제2금속층(BML2) 상에 형성될 수 있다. 일 실시예에서, 버퍼층(202)은 제1화소영역(PA1)에서 제2무기층(201) 상에 형성될 수 있다. 버퍼층(202)은 제2화소영역(PA2)에서 제2금속층(BML2) 상에 형성될 수 있다. 버퍼층(202)은 투과영역(TA)에서 제2무기층(201) 상에 형성될 수 있다. 버퍼층(202)은 벤딩영역(BA)에서 제2무기층(201) 상에 형성될 수 있다.
그 다음, 제1반도체층(Act1)이 형성될 수 있다. 제1반도체층(Act1)은 차단층(103) 상에 형성될 수 있다. 일 실시예에서, 제1반도체층(Act1)은 버퍼층(202) 상에 형성될 수 있다. 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다.
제1반도체층(Act1)은 비정질실리콘을 포함하는 층을 형성한 후 상기 비정질실리콘을 포함하는 층을 레이저 결정화 공정, 예를 들어, ELA(Excimer Laser Annealing) 공정을 통해 형성될 수 있다. 만약, 차단층(103)이 생략되고, 상기 비정질실리콘을 포함하는 층에 이물질이 배치되며, 상기 이물질에 자외선이 조사된 경우, 상기 비정질실리콘을 포함하는 층 하부에 배치된 기판(100)이 손상될 수 있다. 본 실시예에서, 차단층(103)이 기판(100) 상에 배치되기 때문에 상기 비정질실리콘을 포함하는 층에 이물질이 배치된 경우에도 자외선이 기판(100)까지 도달하는 것을 방지 또는 감소시킬 수 있다. 따라서, 차단층(103)은 기판(100)을 보호할 수 있다.
반도체패턴(ActP)은 차단층(103) 상에 형성될 수 있다. 일 실시예에서, 반도체패턴(ActP)은 버퍼층(202) 상에 형성될 수 있다. 반도체패턴(ActP)은 투과영역(TA)과 중첩할 수 있다. 반도체패턴(ActP)은 제1반도체층(Act1)과 동일한 공정에서 형성될 수 있다. 따라서, 반도체패턴(ActP)을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 반도체패턴(ActP) 및 제1반도체층(Act1)은 동일한 물질을 포함할 수 있다. 반도체패턴(ActP)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 반도체패턴(ActP)은 폴리 실리콘을 포함할 수 있다.
도 7g를 참조하면, 제1반도체층(Act1) 상에 제1무기절연층(203)을 형성할 수 있다. 제1무기절연층(203)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다. 제1무기절연층(203)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제1게이트전극(GE1)은 제1무기절연층(203) 상에 형성될 수 있다. 제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 제1게이트전극(GE1)은 저저항 금속 물질을 포함할 수 있다. 제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
게이트절연층(204)은 제1게이트전극(GE1) 상에 형성될 수 있다. 게이트절연층(204)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다. 게이트절연층(204)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
제2전극(CE2)은 게이트절연층(204) 상에 형성될 수 있다. 제2전극(CE2)은 제1게이트전극(GE1)과 중첩할 수 있다. 제2전극(CE2)은 게이트절연층(204)을 사이에 두고 중첩하는 제1게이트전극(GE1)과 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 제1전극(CE1)으로 기능할 수 있다.
중간절연층(205)은 제2전극(CE2) 상에 형성될 수 있다. 중간절연층(205)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다. 중간절연층(205)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다.
도 7h를 참조하면, 제2반도체층(Act2)을 형성할 수 있다. 제2반도체층(Act2)은 제1무기절연층(203) 상에 형성될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 중간절연층(205) 상에 형성될 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2반도체층(Act2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 제2반도체층(Act2)은 징크산화물(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
도 7i를 참조하면, 제2반도체층(Act2) 상에 제2무기절연층(206)이 형성될 수 있다. 제2무기절연층(206)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다. 제2무기절연층(206)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 징크산화물(ZnO)등과 같은 무기 절연물을 포함할 수 있다.
제2게이트전극(GE2)은 제2무기절연층(206) 상에 형성될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 제2게이트전극(GE2)은 저저항 금속 물질을 포함할 수 있다. 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
도 7j를 참조하면, 층간절연층(207)을 형성할 수 있다. 층간절연층(207)은 제2무기절연층(206) 상에 형성될 수 있다. 층간절연층(207)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다. 층간절연층(207)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnO) 등을 포함할 수 있다. 층간절연층(207)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
도 7k를 참조하면, 층간절연층(207)에 투과영역(TA)과 중첩하는 층간절연층개구부(207OP)를 형성할 수 있다. 일 실시예에서, 층간절연층개구부(207OP)를 형성하는 공정은 건식 식각 공정일 수 있다.
또한, 제2무기절연층(206)에 투과영역(TA)과 중첩하는 제2절연층개구부(206OP), 중간절연층(205)에 투과영역(TA)과 중첩하는 중간절연층개구부, 게이트절연층(204)에 투과영역(TA)과 중첩하는 게이트절연층개구부, 및 제1무기절연층(203)에 투과영역(TA)과 중첩하는 제1절연층개구부(203OP)를 형성할 수 있다.
반도체패턴(ActP)은 적어도 일부 노출될 수 있다. 일 실시예에서, 층간절연층(207), 제2무기절연층(206), 중간절연층(205), 게이트절연층(204), 제1무기절연층(203)이 각각 적어도 일부 제거되어 반도체패턴(ActP)의 적어도 일부가 노출될 수 있다.
층간절연층개구부(207OP)가 형성될 때 제1반도체층(Act1)이 적어도 일부 노출될 수 있다. 일 실시예에서, 층간절연층(207), 제2무기절연층(206), 중간절연층(205), 게이트절연층(204), 제1무기절연층(203)이 각각 적어도 일부 제거되어 제1반도체층(Act1)의 적어도 일부가 노출될 수 있다.
층간절연층개구부(207OP)가 형성될 때 벤딩영역(BA)과 중첩하는 층간절연층(207)의 개구부, 벤딩영역(BA)과 중첩하는 제2무기절연층(206)의 개구부, 벤딩영역(BA)과 중첩하는 중간절연층(205)의 개구부, 벤딩영역(BA)과 중첩하는 게이트절연층(204)의 개구부, 벤딩영역(BA)과 중첩하는 제1무기절연층(203)의 개구부, 및 버퍼층(202)의 그루브가 형성될 수 있다.
반도체패턴(ActP)이 생략된 경우, 층간절연층개구부(207OP)가 형성될 때 벤딩영역(BA)과 유사하게 층간절연층개구부(207OP), 제2절연층개구부(206OP), 투과영역(TA)과 중첩하는 중간절연층(205)의 개구부, 투과영역(TA)과 중첩하는 게이트절연층(204)의 개구부, 제1절연층개구부(203OP), 및 투과영역(TA)과 중첩하는 버퍼층(202)의 그루브가 형성될 수 있다.
본 실시예에서, 반도체패턴(ActP)이 버퍼층(202) 및 제1무기절연층(203) 사이에 배치될 수 있으며, 반도체패턴(ActP)은 투과영역(TA)에서 버퍼층(202), 제2무기층(201), 차단층(103), 및 제1무기층(101)이 제거되는 것을 방지 또는 감소시킬 수 있다. 따라서, 투과영역(TA)에서 절연층들의 식각량은 벤딩영역(BA)에서 절연층들의 식각량보다 작을 수 있다.
일부 실시예에서, 제1반도체층(Act1)을 노출시킨 후, 제1반도체층(Act1)은 습식 식각될 수 있다. 예를 들어, 제1반도체층(Act1)은 염화암모늄(NH4F) 및 염화수소(HF)를 사용하여 습식 식각될 수 있다. 따라서, 건식 식각 공정으로 인해 제1반도체층(Act1)의 상면에 형성된 실리콘산화물(SiO2)을 제거할 수 있다.
도 7l를 참조하면, 반도체패턴(ActP)을 적어도 일부 제거할 수 있다. 반도체패턴(ActP)은 식각 공정으로 제거될 수 있다. 일 실시예에서, 상기 식각 공정은 건식 식각 공정일 수 있다. 일 실시예에서, 반도체패턴(ActP)에는 투과영역(TA)과 중첩하는 반도체패턴개구부(ActOP)가 형성될 수 있다.
버퍼층(202)에 투과영역(TA)과 중첩하는 버퍼층개구부가 형성될 수 있다. 따라서, 투과영역(TA)과 중첩하는 무기절연층(IIL)의 투과개구부(ILOP)가 형성될 수 있다. 제2무기층(201)에 투과영역(TA)과 중첩하는 무기층개구부(201OP)가 형성될 수 있다. 무기층개구부(201OP)는 투과개구부(ILOP)와 중첩할 수 있다. 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 형성할 수 있다. 차단층개구부(103OP)는 무기층개구부(201OP)와 중첩할 수 있다.
제1무기층(101)은 투과영역(TA)에서 잔여할 수 있다. 제1무기층(101)은 제2화소영역(PA2) 및 투과영역(TA)에서 연속적으로 배치될 수 있다. 일 실시예에서, 투과영역(TA)과 중첩하는 제1무기층(101)의 두께(101t1)는 제2화소영역(PA2)과 중첩하는 제1무기층(101)의 두께(101t2)보다 작을 수 있다. 이러한 경우, 투과영역(TA)에서 제1무기층(101)은 그루브를 구비할 수 있다.
버퍼층(202)에 벤딩영역(BA)과 중첩하는 개구부를 형성할 수 있다. 이를 다시 말하면, 벤딩영역(BA)과 중첩하는 무기절연층(IIL)의 벤딩개구부(BOP)가 형성될 수 있다. 제2무기층(201)에 벤딩영역(BA)과 중첩하는 상부개구부(201BP)를 형성할 수 있다. 상부개구부(201BP)는 벤딩개구부(BOP)와 중첩할 수 있다. 차단층(103)에 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성할 수 있다. 중간개구부(103BP)는 상부개구부(201BP)와 중첩할 수 있다. 제1무기층(101)에 벤딩영역(BA)과 중첩하는 하부개구부(101BP)를 형성할 수 있다. 하부개구부(101BP)는 중간개구부(103BP)와 중첩할 수 있다.
일 실시예에서, 기판(100)에 벤딩영역(BA)과 중첩하는 벤딩그루브(100BGv)가 형성될 수 있다. 이를 다시 말하면, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 컴포넌트영역(CA)에서 기판(100)의 두께(100t1)보다 작을 수 있다. 또는, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 투과영역(TA)에서 기판(100)의 두께(100t1)보다 작을 수 있다.
차단층개구부(103OP)를 형성할 때 제2반도체층(Act2)이 적어도 일부 노출될 수 있다. 이를 다시 말하면, 차단층(103)에 차단층개구부(103OP) 및 중간개구부(103BP)를 형성하고 제1무기층(101)에 하부개구부(101BP)를 형성할 때, 층간절연층(207)을 적어도 일부 제거하여 제2반도체층(Act2)을 적어도 일부 노출시킬 수 있다.
일 실시예에서, 차단층개구부(103OP)를 형성할 때 제1금속층(BML1) 및/또는 제2금속층(BML2)이 적어도 일부 노출될 수 있다.
본 실시예에서, 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP) 및 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성하고 제1무기층(101)에 중간개구부(103BP)와 중첩하는 하부개구부(101BP)를 형성할 수 있다. 이 때, 제1무기층(101)은 투과영역(TA)에 잔여할 수 있다.
차단층개구부(103OP)를 형성하기 위해서는 반도체패턴(ActP)을 먼저 제거해야할 수 있다. 따라서, 반도체패턴(ActP)은 투과영역(TA)에서 식각 공정을 지연시킬 수 있으며, 제1무기층(101)은 투과영역(TA)에 잔여할 수 있다. 이러한 경우, 투과영역(TA)으로 수분 또는 이물질이 투습되는 것이 방지 또는 감소되면서 투과영역(TA)에서 표시 패널(10)의 광투과율 또는 음향 투과율이 높아질 수 있다. 또한, 벤딩영역(BA)에서 제1무기층(101), 차단층(103), 제2무기층(201), 및 무기절연층(IIL)은 각각 개구부를 구비할 수 있으므로 제조된 표시 장치 및/또는 표시 패널은 벤딩영역(BA)에서 유연할 수 있다.
또한, 추가적인 공정없이 제1무기층(101)을 투과영역(TA)에 잔여시키면서, 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP) 및 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성하고 제1무기층(101)에 중간개구부(103BP)와 중첩하는 하부개구부(101BP)를 형성할 수 있다. 따라서, 신뢰성 높은 표시 장치를 효율적으로 제조할 수 있다.
도 8a 및 도 8b는 도 5의 표시 패널(10)의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 다양한 실시예의 표시 패널(10)을 개략적으로 나타낸 단면도이다. 도 8a 및 도 8b에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 8a 및 도 8b를 참조하면, 표시 패널(10)은 기판(100), 제1무기층(101), 추가유기층(100L), 제1추가무기층(101L), 화소회로층(PCL), 및 표시요소층(DEL)을 포함할 수 있다.
기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 표시영역(DA)과 인접할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)에서 연속적으로 배치될 수 있다.
차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다.
차단층(103)은 차단층개구부(103OP)를 구비할 수 있다. 차단층개구부(103OP)는 투과영역(TA)과 중첩할 수 있다. 차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비하므로 투과영역(TA)에서 표시 패널(10)의 광투과율이 높아질 수 있다.
화소회로층(PCL)은 차단층(103) 상에 배치될 수 있다. 일 실시예에서, 화소회로층(PCL)은 차단층(103) 및 표시요소층(DEL) 사이에 배치될 수 있다.
도 8a를 참조하면, 화소회로층(PCL)은 제1금속층(BML1), 제2무기층(201), 하부차단층(LBL), 하부무기층(LIL), 제2금속층(BML2), 화소회로(PC), 제1배선(WL1), 제2배선(WL2), 반도체패턴(ActP), 연결전극(CM), 및 복수의 절연층들을 포함할 수 있다. 복수의 절연층들은 무기절연층(IIL), 제1유기절연층(OIL1), 및 제2유기절연층(OIL2)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(202), 제1무기절연층(203), 게이트절연층(204), 중간절연층(205), 제2무기절연층(206), 및 층간절연층(207)을 포함할 수 있다.
반도체패턴(ActP)은 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 반도체패턴(ActP)은 제1무기절연층(203) 및 제2무기절연층(206) 사이에 배치될 수 있다. 일 실시예에서, 반도체패턴(ActP)은 중간절연층(205) 및 제2무기절연층(206) 사이에 배치될 수 있다. 이를 다시 말하면, 반도체패턴(ActP) 및 제2반도체층(Act2)은 동일한 층에 배치될 수 있다.
일 실시예에서, 반도체패턴(ActP)은 반도체패턴개구부(ActOP)를 구비할 수 있다. 반도체패턴개구부(ActOP)는 차단층개구부(103OP)와 중첩할 수 있다.
반도체패턴(ActP) 및 제2반도체층(Act2)은 동일한 물질을 포함할 수 있다. 반도체패턴(ActP)은 산화물 반도체를 포함할 수 있다. 예를 들어, 반도체패턴(ActP)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 반도체패턴(ActP)은 징크산화물(ZnO)에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다. 반도체패턴(ActP) 및 제2반도체층(Act2)은 동일한 공정에서 형성될 수 있다. 투과영역(TA)에 배치된 무기절연층(IIL)에 투과개구부(ILOP)를 형성할 때, 차단층(103)이 식각되어 차단층개구부(103OP)가 형성되되 제1무기층(101)이 개구부를 구비하지 않도록, 반도체패턴(ActP)은 식각 속도를 감소시킬 수 있다.
도 8b를 참조하면, 화소회로층(PCL)은 제1금속층(BML1), 제2무기층(201), 하부차단층(LBL), 하부무기층(LIL), 제2금속층(BML2), 화소회로(PC), 제1배선(WL1), 제2배선(WL2), 연결전극(CM), 및 복수의 절연층들을 포함할 수 있다. 복수의 절연층들은 무기절연층(IIL), 제1유기절연층(OIL1), 및 제2유기절연층(OIL2)을 포함할 수 있다. 무기절연층(IIL)은 버퍼층(202), 제1무기절연층(203), 게이트절연층(204), 중간절연층(205), 제2무기절연층(206), 및 층간절연층(207)을 포함할 수 있다.
제2무기절연층(206)은 투과영역(TA)과 중첩하는 제2절연층개구부(206OP)를 구비할 수 있다. 일 실시예에서, 제2절연층개구부(206OP)는 차단층개구부(103OP)와 중첩할 수 있다. 일 실시예에서, 제2절연층개구부(206OP)는 하부절연층개구부(206OP1) 및 상부절연층개구부(206OP2)를 포함할 수 있다. 하부절연층개구부(206OP1)는 상부절연층개구부(206OP2)보다 제1무기층(101)에 가까울 수 있다. 이러한 경우, 상부절연층개구부(206OP2)의 크기는 하부절연층개구부(206OP1)의 크기보다 작을 수 있다. 상부절연층개구부(206OP2)의 크기는 상부절연층개구부(206OP2)가 차지하는 면적일 수 있다. 하부절연층개구부(206OP1)의 크기는 하부절연층개구부(206OP1)가 차지하는 면적일 수 있다. 이를 다시 말하면, 제2무기절연층(206)은 투과영역(TA)과 중첩하는 언더컷(UC) 형상을 구비할 수 있다. 언더컷(UC) 형상은 산화물 반도체를 포함하며 투과영역(TA)과 중첩하는 절연층들의 식각을 지연시킨 반도체패턴이 제거된 후 제2무기절연층(206)에 구비된 형상일 수 있다.
일 실시예에서, 하부절연층개구부(206OP1) 및 상부절연층개구부(206OP2)는 제1유기절연층(OIL1)과 중첩할 수 있다. 이를 다시 말하면, 제1유기절연층(OIL1)은 하부절연층개구부(206OP1) 및 상부절연층개구부(206OP2)를 채울 수 있다.
도 9a 내지 도 9g는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다. 도 9a 내지 도 9g에 있어서, 도 7a 내지 도 7l과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 9a를 참조하면, 디스플레이 기판(DS)을 준비할 수 있다. 디스플레이 기판(DS)은 기판(100), 제1무기층(101), 추가유기층(100L), 및 제1추가무기층(101L)을 포함할 수 있다.
기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다. 비표시영역(NDA)은 벤딩영역(BA)을 포함할 수 있다. 일 실시예에서, 기판(100)은 유기물질을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 배치될 수 있다.
그 다음, 제1무기층(101) 상에 차단층(103)을 형성할 수 있다. 차단층(103)은 제1무기층(101) 상에 배치될 수 있다.
그 다음, 차단층(103) 상에 제1금속층(BML1)을 형성할 수 있다. 제1금속층(BML1)은 제1화소영역(PA1)과 중첩할 수 있다.
그 다음, 제2무기층(201)을 형성할 수 있다. 제2무기층(201)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 전체적으로 형성될 수 있다. 일 실시예에서, 제1금속층(BML1)이 형성된 후 제2무기층(201)이 형성될 수 있다.
그 다음, 제2무기층(201) 상에 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)을 형성할 수 있다. 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 제2화소영역(PA2)에 중첩할 수 있다. 제2금속층(BML2)은 제2두께(t2)를 가질 수 있다. 일 실시예에서, 제2두께(t2)는 제1두께(t1)와 상이할 수 있다.
그 다음, 버퍼층(202)을 형성할 수 있다. 버퍼층(202)은 제1금속층(BML1) 및 제2금속층(BML2) 상에 형성될 수 있다.
그 다음, 제1반도체층(Act1)이 형성될 수 있다. 제1반도체층(Act1)은 차단층(103) 상에 형성될 수 있다. 일 실시예에서, 제1반도체층(Act1)은 버퍼층(202) 상에 형성될 수 있다. 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다.
그 다음, 제1반도체층(Act1) 상에 제1무기절연층(203)을 형성할 수 있다. 제1무기절연층(203)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다.
그 다음, 제1게이트전극(GE1)은 제1무기절연층(203) 상에 형성될 수 있다.
그 다음, 게이트절연층(204)은 제1게이트전극(GE1) 상에 형성될 수 있다.
그 다음, 게이트절연층(204)은 제1게이트전극(GE1) 상에 형성될 수 있다. 게이트절연층(204)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다.
그 다음, 제2전극(CE2)은 게이트절연층(204) 상에 형성될 수 있다. 제2전극(CE2)은 제1게이트전극(GE1)과 중첩할 수 있다. 제2전극(CE2)은 게이트절연층(204)을 사이에 두고 중첩하는 제1게이트전극(GE1)과 스토리지 커패시터(Cst)를 형성할 수 있다.
그 다음, 중간절연층(205)은 제2전극(CE2) 상에 형성될 수 있다. 중간절연층(205)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다.
도 9b를 참조하면, 제2반도체층(Act2)을 형성할 수 있다. 제2반도체층(Act2)은 제1무기절연층(203) 상에 형성될 수 있다. 일 실시예에서, 제2반도체층(Act2)은 중간절연층(205) 상에 형성될 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다.
반도체패턴(ActP)은 차단층(103) 상에 형성될 수 있다. 일 실시예에서, 반도체패턴(ActP)은 중간절연층(205) 상에 형성될 수 있다. 반도체패턴(ActP)은 투과영역(TA)과 중첩할 수 있다. 반도체패턴(ActP)은 제2반도체층(Act2)과 동일한 공정에서 형성될 수 있다. 따라서, 반도체패턴(ActP)을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 반도체패턴(ActP) 및 제2반도체층(Act2)은 동일한 물질을 포함할 수 있다. 반도체패턴(ActP)은 산화물 반도체를 포함할 수 있다.
도 9c를 참조하면, 제2반도체층(Act2) 상에 제2무기절연층(206)이 형성될 수 있다. 일 실시예에서, 반도체패턴(ActP) 상에 제2무기절연층(206)이 형성될 수 있다. 제2무기절연층(206)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다.
그 다음, 제2게이트전극(GE2)은 제2무기절연층(206) 상에 형성될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다.
도 9d를 참조하면, 층간절연층(207)을 형성할 수 있다. 층간절연층(207)은 제2무기절연층(206) 상에 형성될 수 있다. 층간절연층(207)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 형성될 수 있다.
도 9e를 참조하면, 층간절연층(207)에 투과영역(TA)과 중첩하는 층간절연층개구부(207OP)를 형성할 수 있다. 일 실시예에서, 층간절연층개구부(207OP)를 형성하는 공정은 건식 식각 공정일 수 있다.
또한, 제2무기절연층(206)에 투과영역(TA)과 중첩하는 제2절연층개구부(206OP)를 형성할 수 있다.
일 실시예에서, 반도체패턴(ActP)은 적어도 일부 노출될 수 있다. 일 실시예에서, 층간절연층(207) 및 제2무기절연층(206)이 각각 적어도 일부 제거되어 반도체패턴(ActP)의 적어도 일부가 노출될 수 있다. 일 실시예에서, 반도체패턴(ActP)에 대한 층간절연층(207) 및 제2무기절연층(206) 중 적어도 하나의 선택비가 30 이상인 가스를 이용하면 반도체패턴(ActP)은 적어도 일부 노출될 수 있다.
다른 실시예에서, 반도체패턴(ActP)을 적어도 일부 제거할 수 있다. 일 실시예에서, 반도체패턴(ActP)에 대한 층간절연층(207) 및 제2무기절연층(206) 중 적어도 하나의 선택비가 30 미만인 가스를 이용하면 반도체패턴(ActP)에 반도체패턴개구부가 형성될 수 있다. 이하에서는 반도체패턴(ActP)이 적어도 일부 노출된 경우를 중심으로 상세히 설명하기로 한다.
층간절연층개구부(207OP)가 형성될 때 벤딩영역(BA)과 중첩하는 층간절연층(207)의 개구부, 벤딩영역(BA)과 중첩하는 제2무기절연층(206)의 개구부, 벤딩영역(BA)과 중첩하는 중간절연층(205)의 개구부, 벤딩영역(BA)과 중첩하는 게이트절연층(204)의 개구부, 벤딩영역(BA)과 중첩하는 제1무기절연층(203)의 개구부, 및 버퍼층(202)의 그루브가 형성될 수 있다.
반도체패턴(ActP)이 생략된 경우, 층간절연층개구부(207OP)가 형성될 때 벤딩영역(BA)과 유사하게 층간절연층개구부(207OP), 제2절연층개구부(206OP), 투과영역(TA)과 중첩하는 중간절연층(205)의 개구부, 투과영역(TA)과 중첩하는 게이트절연층(204)의 개구부, 제1절연층개구부(203OP), 및 투과영역(TA)과 중첩하는 버퍼층(202)의 그루브가 형성될 수 있다.
본 실시예에서, 반도체패턴(ActP)이 중간절연층(205) 및 제2무기절연층(206) 사이에 배치될 수 있으며, 반도체패턴(ActP)은 투과영역(TA)에서 중간절연층(205), 게이트절연층(204), 제1무기절연층(203), 버퍼층(202), 제2무기층(201), 차단층(103), 및 제1무기층(101)이 제거되는 것을 방지 또는 감소시킬 수 있다. 따라서, 투과영역(TA)에서 절연층들의 식각량은 벤딩영역(BA)에서 절연층들의 식각량보다 작을 수 있다.
도 9f를 참조하면, 반도체패턴(ActP)을 습식 식각하여 적어도 일부 제거할 수 있다. 예를 들어, 반도체패턴(ActP)은 염화암모늄(NH4F) 및 염화수소(HF)를 사용하여 습식 식각될 수 있다. 일 실시예에서, 반도체패턴(ActP)에는 투과영역(TA)과 중첩하는 반도체패턴개구부(ActOP)가 형성될 수 있다.
도 9g를 참조하면, 중간절연층(205)에 투과영역(TA)과 중첩하는 중간절연층개구부, 게이트절연층(204)에 투과영역(TA)과 중첩하는 게이트절연층개구부, 제1무기절연층(203)에 투과영역(TA)과 중첩하는 제1절연층개구부(203OP), 및 버퍼층(202)에 투과영역(TA)과 중첩하는 버퍼층개구부를 형성할 수 있다. 따라서, 투과영역(TA)과 중첩하는 무기절연층(IIL)의 투과개구부(ILOP)가 형성될 수 있다.
제2무기층(201)에 투과영역(TA)과 중첩하는 무기층개구부(201OP)가 형성될 수 있다. 무기층개구부(201OP)는 투과개구부(ILOP)와 중첩할 수 있다. 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 형성할 수 있다. 차단층개구부(103OP)는 무기층개구부(201OP)와 중첩할 수 있다.
제1무기층(101)은 투과영역(TA)에서 잔여할 수 있다. 제1무기층(101)은 제2화소영역(PA2) 및 투과영역(TA)에서 연속적으로 배치될 수 있다. 일 실시예에서, 투과영역(TA)과 중첩하는 제1무기층(101)의 두께(101t1)는 제2화소영역(PA2)과 중첩하는 제1무기층(101)의 두께(101t2)보다 작을 수 있다. 이러한 경우, 투과영역(TA)에서 제1무기층(101)은 그루브를 구비할 수 있다.
버퍼층(202)에 벤딩영역(BA)과 중첩하는 개구부를 형성할 수 있다. 이를 다시 말하면, 벤딩영역(BA)과 중첩하는 무기절연층(IIL)의 벤딩개구부(BOP)가 형성될 수 있다. 제2무기층(201)에 벤딩영역(BA)과 중첩하는 상부개구부(201BP)를 형성할 수 있다. 상부개구부(201BP)는 벤딩개구부(BOP)와 중첩할 수 있다. 차단층(103)에 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성할 수 있다. 중간개구부(103BP)는 상부개구부(201BP)와 중첩할 수 있다. 제1무기층(101)에 벤딩영역(BA)과 중첩하는 하부개구부(101BP)를 형성할 수 있다. 하부개구부(101BP)는 중간개구부(103BP)와 중첩할 수 있다.
일 실시예에서, 기판(100)에 벤딩영역(BA)과 중첩하는 벤딩그루브(100BGv)가 형성될 수 있다. 이를 다시 말하면, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 컴포넌트영역(CA)에서 기판(100)의 두께(100t1)보다 작을 수 있다. 또는, 벤딩영역(BA)에서 기판(100)의 두께(100t2)는 투과영역(TA)에서 기판(100)의 두께(100t1)보다 작을 수 있다.
차단층개구부(103OP)를 형성할 때 제2반도체층(Act2)이 적어도 일부 노출될 수 있다. 이를 다시 말하면, 차단층(103)에 차단층개구부(103OP) 및 중간개구부(103BP)를 형성하고 제1무기층(101)에 하부개구부(101BP)를 형성할 때, 층간절연층(207)을 적어도 일부 제거하여 제2반도체층(Act2)을 적어도 일부 노출시킬 수 있다.
일 실시예에서, 차단층개구부(103OP)를 형성할 때 제1금속층(BML1) 및/또는 제2금속층(BML2)이 적어도 일부 노출될 수 있다.
본 실시예에서, 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP) 및 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성하고 제1무기층(101)에 중간개구부(103BP)와 중첩하는 하부개구부(101BP)를 형성할 수 있다. 이 때, 제1무기층(101)은 투과영역(TA)에 잔여할 수 있다.
반도체패턴(ActP)은 투과영역(TA)에서 식각 공정을 지연시킬 수 있으며, 제1무기층(101)은 투과영역(TA)에 잔여할 수 있다. 이러한 경우, 투과영역(TA)으로 수분 또는 이물질이 투습되는 것이 방지 또는 감소되면서 투과영역(TA)에서 표시 패널(10)의 광투과율 또는 음향 투과율이 높아질 수 있다. 또한, 벤딩영역(BA)에서 제1무기층(101), 차단층(103), 제2무기층(201), 및 무기절연층(IIL)은 각각 개구부를 구비할 수 있으므로 제조된 표시 장치 및/또는 표시 패널은 벤딩영역(BA)에서 유연할 수 있다.
또한, 추가적인 공정없이 제1무기층(101)을 투과영역(TA)에 잔여시키면서 차단층(103)에 투과영역(TA)과 중첩하는 차단층개구부(103OP) 및 벤딩영역(BA)과 중첩하는 중간개구부(103BP)를 형성하고 제1무기층(101)에 중간개구부(103BP)와 중첩하는 하부개구부(101BP)를 형성할 수 있다. 따라서, 신뢰성 높은 표시 장치를 효율적으로 제조할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다. 도 10에 있어서, 도 9f와 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 10을 참조하면, 반도체패턴을 습식 식각하여 적어도 일부 제거할 수 있다. 예를 들어, 반도체패턴은 염화암모늄(NH4F) 및 염화수소(HF)를 사용하여 습식 식각될 수 있다. 이러한 경우, 반도체패턴은 전체적으로 제거될 수 있다.
제2무기절연층(206)은 투과영역(TA)과 중첩하는 제2절연층개구부(206OP)가 형성될 수 있다. 일 실시예에서, 제2절연층개구부(206OP)는 하부절연층개구부(206OP1) 및 상부절연층개구부(206OP2)를 포함할 수 있다. 하부절연층개구부(206OP1)는 상부절연층개구부(206OP2)보다 제1무기층(101)에 가까울 수 있다. 이러한 경우, 상부절연층개구부(206OP2)의 크기는 하부절연층개구부(206OP1)의 크기보다 작을 수 있다.
이를 다시 말하면, 제2무기절연층(206)에는 투과영역(TA)과 중첩하는 언더컷(UC) 형상이 형성될 수 있다. 언더컷(UC) 형상은 산화물 반도체를 포함하며 투과영역(TA)과 중첩하는 절연층들의 식각을 지연시킨 반도체패턴이 제거된 후 제2무기절연층(206)에 구비된 형상일 수 있다.
도 11a 및 도 11b는 도 5의 표시 패널(10)의 B-B'선, C-C'선, 및 D-D'선에 따라 본 발명의 다양한 실시예의 표시 패널(10)을 개략적으로 나타낸 단면도이다. 도 11a 및 도 11b에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 11a 및 도 11b를 참조하면, 표시 패널(10)은 기판(100), 제1무기층(101), 추가유기층(100L), 제1추가무기층(101L), 차단층(103), 화소회로층(PCL), 및 표시요소층(DEL)을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)과 중첩할 수 있다. 일 실시예에서, 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 및 투과영역(TA)에서 연속적으로 배치될 수 있다. 이를 다시 말하면, 제1무기층(101)은 투과영역(TA)에서 개구부를 구비하지 않을 수 있다. 따라서, 투과영역(TA)을 통해 제2화소영역(PA2)으로 수분 또는 이물질이 투습되는 것이 방지 또는 감소될 수 있다.
차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 비정질실리콘(a-Si), 폴리실리콘(Poly-Si), 결정질실리콘(Crystalline-Si), ZnO, 및 IZO 중 적어도 하나를 포함할 수 있다. 차단층(103)은 자외선 등 광이 투과하는 것을 차단할 수 있다.
차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비할 수 있다. 일 실시예에서, 차단층개구부(103OP)는 제1무기층(101)의 그루브와 중첩할 수 있다. 차단층(103)은 투과영역(TA)과 중첩하는 차단층개구부(103OP)를 구비하므로 투과영역(TA)에서 표시 패널(10)의 광투과율이 높아질 수 있다.
제1금속층(BML1)은 제1화소영역(PA1)에 중첩할 수 있다. 제1금속층(BML1)은 제1두께(t1)를 가질 수 있다. 제1금속층(BML1)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제1금속층(BML1)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로(PC)가 손상되는 것을 방지 또는 감소시킬 수 있다. 도 11a 및 도 11b에서 제1금속층(BML1)은 제1박막트랜지스터(TFT1) 및 제2박막트랜지스터(TFT2)와 중첩하는 것을 도시하고 있으나, 다른 실시예에서, 제1금속층(BML1)은 제1박막트랜지스터(TFT1)와 중첩하고 제2박막트랜지스터(TFT2)와 중첩하지 않을 수 있다.
제2금속층(BML2)은 제2화소영역(PA2)에 중첩할 수 있다. 일 실시에에서, 투과영역(TA)은 컴포넌트영역(CA) 중 제2금속층(BML2)이 배치되지 않는 영역으로 정의될 수 있다. 제2금속층(BML2)은 제2두께(t2)를 가질 수 있다. 일 실시예에서, 제2두께(t2)는 제1두께(t1)와 상이할 수 있다. 예를 들어, 제2두께(t2)는 제1두께(t1)보다 클 수 있다. 다른 예로, 제2두께(t2)는 제1두께(t1)보다 작을 수 있다. 다른 실시예에서, 제2두께(t2)는 제1두께(t1)와 동일할 수 있다. 제2금속층(BML2)은 외부 광이 박막트랜지스터(TFT)로 도달하는 것을 차단할 수 있다. 일부 실시예에서, 제2금속층(BML2)에는 정전압 또는 신호가 인가될 수 있으며, 정전기 방전에 의해 화소회로(PC)가 손상되는 것을 방지 또는 감소시킬 수 있다.
제2무기층(201)은 차단층(103) 상에 배치될 수 있다. 제2무기층(201)은 제1화소영역(PA1) 및 제2화소영역(PA2)과 중첩할 수 있다. 일 실시예에서, 제2무기층(201)은 투과영역(TA)과 중첩하는 무기층개구부(201OP)를 구비할 수 있다. 무기층개구부(201OP)는 차단층개구부(103OP)와 중첩할 수 있다.
제1금속층(BML1) 및 제2금속층(BML2) 중 어느 하나는 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다. 또한, 제1금속층(BML1) 및 제2금속층(BML2) 중 다른 하나는 제2무기층(201) 상에 배치될 수 있다. 예를 들어, 제1금속층(BML1)은 제2무기층(201) 상에 배치될 수 있다. 제2금속층(BML2)은 차단층(103) 및 제2무기층(201) 사이에 배치될 수 있다.
하부차단층(LBL)은 제2금속층(BML2) 하부에 배치될 수 있다. 일 실시예에서, 하부차단층(LBL) 및 차단층(103)은 일체로 구비될 수 있다. 이러한 경우, 차단층(103)은 하부차단층(LBL)으로 기능할 수 있으며, 별도로 하부차단층(LBL)을 형성할 필요가 없을 수 있다.
하부무기층(LIL)은 하부차단층(LBL) 및 제2금속층(BML2) 사이에 배치될 수 있다. 하부차단층(LBL), 하부무기층(LIL), 및 제2금속층(BML2)은 컴포넌트영역(CA)에서 빛이 반사 또는 산란되는 현상을 방지 또는 감소시킬 수 있다.
도 11a를 참조하면, 하부무기층(LIL)은 제2화소영역(PA2)과 중첩하고 투과영역(TA)과 중첩하지 않을 수 있다. 이러한 경우, 하부무기층(LIL) 및 제2금속층(BML2)은 동일한 공정에서 패터닝되어 형성될 수 있다.
도 11b를 참조하면, 하부무기층(LIL)은 제1화소영역(PA1) 및 제2화소영역(PA2)에서 연속적으로 배치될 수 있다. 하부무기층(LIL)은 투과영역(TA)과 중첩하는 하부무기층개구부(LILOP)를 구비할 수 있다. 하부무기층개구부(LILOP)는 차단층개구부(103OP)와 중첩할 수 있다. 하부무기층(LIL)은 벤딩영역(BA)과 중첩하는 하부무기층벤딩개구부(LILBP)를 구비할 수 있다. 하부무기층벤딩개구부(LILBP)는 하부개구부(101BP)와 중첩할 수 있다. 이러한 경우, 제2금속층(BML2)이 패터닝되는 공정에서 하부무기층(LIL)은 패터닝되지 않을 수 있으며, 효율적으로 표시 패널(10)을 제조할 수 있다.
도 12a 내지 도 12f는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다. 도 12a 내지 도 12e에 있어서, 도 7a 내지 도 7e와 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 12a를 참조하면, 디스플레이 기판(DS)을 준비할 수 있다. 디스플레이 기판(DS)은 기판(100), 제1무기층(101), 추가유기층(100L), 및 제1추가무기층(101L)을 포함할 수 있다. 일 실시예에서, 추가유기층(100L), 제1추가무기층(101L), 기판(100), 및 제1무기층(101)은 차례로 적층될 수 있다.
기판(100)은 표시영역(DA), 컴포넌트영역(CA), 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 제1화소영역(PA1)을 포함할 수 있다. 컴포넌트영역(CA)은 제2화소영역(PA2) 및 투과영역(TA)을 포함할 수 있다. 비표시영역(NDA)은 벤딩영역(BA)을 포함할 수 있다. 일 실시예에서, 기판(100)은 유기물질을 포함할 수 있다.
제1무기층(101)은 기판(100) 상에 배치될 수 있다. 제1무기층(101)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 연속적으로 배치될 수 있다.
그 다음, 제1무기층(101) 상에 차단층(103)을 형성할 수 있다. 차단층(103)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 형성될 수 있다. 차단층(103)은 제1무기층(101) 상에 배치될 수 있다. 차단층(103)은 광을 차단시킬 수 있는 물질을 포함할 수 있다.
하부차단층(LBL)은 제2화소영역(PA2)에 형성될 수 있다. 일 실시예에서, 하부차단층(LBL) 및 차단층(103)은 동시에 형성될 수 있다. 이를 다시 말하면, 하부차단층(LBL) 및 차단층(103)은 일체로 구비될 수 있다. 즉, 차단층(103)은 하부차단층(LBL)으로 기능할 수 있다. 이러한 경우, 하부차단층(LBL)을 별도로 형성하는 공정이 필요가 없을 수 있다.
도 12b를 참조하면, 차단층(103) 상에 하부무기층(LIL)을 형성할 수 있다. 하부무기층(LIL)은 하부차단층(LBL) 상에 형성될 수 있다. 일 실시예에서, 하부무기층(LIL)은 차단층(103) 및 하부차단층(LBL) 상에 형성될 수 있다. 하부무기층(LIL)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)과 중첩할 수 있다.
도 12c 및 도 12d를 참조하면, 제2금속층(BML2)을 하부무기층(LIL) 상에 형성할 수 있다. 일 실시예에서, 금속물질을 포함하는 층(BL)을 하부무기층(LIL) 상에 형성할 수 있다. 일 실시예에서, 금속물질은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다.
그 다음, 금속물질을 포함하는 층(BL)을 적어도 일부 제거할 수 있다. 일 실시예에서, 하부무기층(LIL)은 적어도 일부 제거될 수 있다. 이러한 경우, 차단층(103)의 상면이 적어도 일부 노출될 수 있다.
도 12e를 참조하면, 제2무기층(201)을 형성할 수 있다. 제2무기층(201)은 제1화소영역(PA1), 제2화소영역(PA2), 투과영역(TA), 및 벤딩영역(BA)에 전체적으로 형성될 수 있다. 일 실시예에서, 제2금속층(BML2)이 형성된 후 제2무기층(201)이 형성될 수 있다. 따라서, 제2무기층(201)은 제2금속층(BML2)을 덮을 수 있다.
도 12f를 참조하면, 제1금속층(BML1)을 형성할 수 있다. 제2무기층(201)이 형성된 후 제1금속층(BML1)이 형성될 수 있다. 따라서, 제1금속층(BML1)은 제2무기층(201) 상에 배치될 수 있다. 도 12f에서 제1금속층(BML1)은 표시영역(DA)에 전체적으로 배치된 것을 도시하고 있으나, 다른 실시예에서, 제1금속층(BML1)은 표시영역(DA)의 일부에만 배치될 수 있다.
도 13a 및 도 13b는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조방법으로 제조중인 표시 장치를 개략적으로 나타낸 단면도이다. 도 13a 및 도 13b에 있어서, 도 12c 및 도 12d와 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 13a 및 도 13b를 참조하면, 제2금속층(BML2)을 하부무기층(LIL) 상에 형성할 수 있다. 일 실시예에서, 금속물질을 포함하는 층(BL)을 하부무기층(LIL) 상에 형성할 수 있다.
그 다음, 금속물질을 포함하는 층(BL)을 적어도 일부 제거할 수 있다. 일 실시예에서, 제2금속층(BML2)이 형성된 후 하부무기층(LIL)의 상면(LILUS)이 적어도 일부 노출될 수 있다. 이러한 경우, 공정 시간이 줄어들 수 있으며, 효율적으로 표시 패널 및/또는 표시 장치를 제조할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치
100: 기판
101, 201: 제1무기층, 제2무기층
101BP, 103BP, 201BP: 하부개구부, 중간개구부, 상부개구부
103: 차단층
103OP: 차단층개구부
201OP: 무기층개구부
203, 206: 제1무기절연층, 제2무기절연층
203OP, 206OP: 제1절연층개구부, 제2절연층개구부
206OP1, 206OP2: 하부절연층개구부, 상부절연층개구부
207: 층간절연층
207OP: 층간절연층개구부
Act1, Act2, ActP: 제1반도체층, 제2반도체층, 반도체패턴
BML1, BML2: 제1금속층, 제2금속층
DPE1, DPE2: 제1표시요소, 제2표시요소
DA, CA, NDA: 표시영역, 컴포넌트영역, 비표시영역
PA1, PA2, TA, BA: 제1화소영역, 제2화소영역, 투과영역, 벤딩영역
t1, t2: 제1두께, 제2두께
BL: 금속물질을 포함하는 층
COMP: 컴포넌트
PCL, DEL: 화소회로층, 표시요소층
DS: 디스플레이 기판
LIL: 하부무기층
LILOP: 하부무기층개구부

Claims (23)

  1. 제1화소영역을 포함하는 표시영역, 상기 표시영역과 인접하고 제2화소영역과 투과영역을 포함하는 컴포넌트영역, 및 상기 표시영역과 인접하며 벤딩영역을 포함하는 비표시영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 투과영역에서 연속적으로 배치되고, 상기 벤딩영역과 중첩하는 하부개구부를 구비한 제1무기층;
    상기 제1무기층 상에 배치되며 상기 투과영역과 중첩하는 차단층개구부 및 상기 하부개구부와 중첩하는 중간개구부를 구비하는 차단층; 및
    상기 차단층 상에 배치되고, 상기 제1화소영역과 중첩하는 제1표시요소 및 상기 제2화소영역과 중첩하는 제2표시요소를 포함하는 표시요소층;을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 차단층은 비정질실리콘을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 투과영역과 중첩하는 상기 제1무기층의 두께는 상기 제2화소영역과 중첩하는 상기 제1무기층의 두께보다 작은, 표시 장치.
  4. 제1항에 있어서,
    상기 차단층 및 상기 표시요소층 사이에 배치된 화소회로층;을 더 포함하고,
    상기 화소회로층은,
    상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층,
    상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층,
    상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및
    상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 화소회로층은 상기 투과영역과 중첩하고 상기 차단층 및 상기 제1무기절연층 사이에 배치된 반도체패턴을 더 포함하고,
    상기 반도체패턴 및 상기 제1반도체층은 동일한 물질을 포함하는, 표시 장치.
  6. 제4항에 있어서,
    상기 화소회로층은 상기 투과영역과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 반도체패턴을 더 포함하고,
    상기 반도체패턴 및 상기 제2반도체층은 동일한 물질을 포함하는, 표시 장치.
  7. 제4항에 있어서,
    상기 제2절연층개구부는 상부절연층개구부 및 상기 상부절연층개구부보다 상기 제1무기층에 가까운 하부절연층개구부를 포함하고,
    상기 상부절연층개구부의 크기는 상기 하부절연층개구부의 크기보다 작은, 표시 장치.
  8. 제1항에 있어서,
    상기 차단층 및 상기 표시요소층 사이에 배치된 화소회로층;을 더 포함하고,
    상기 화소회로층은,
    상기 제1화소영역과 중첩하며 제1두께를 가진 제1금속층,
    상기 제2화소영역과 중첩하며 상기 제1두께와 상이한 제2두께를 가진 제2금속층,
    상기 제2금속층 하부에 배치된 하부차단층, 및
    상기 투과영역과 중첩하는 무기층개구부를 구비한 제2무기층을 포함하고,
    상기 제1금속층 및 상기 제2금속층 중 어느 하나는 상기 차단층 및 상기 제2무기층 사이에 배치되고,
    상기 제1금속층 및 상기 제2금속층 다른 하나는 상기 제2무기층 상에 배치된, 표시 장치.
  9. 제8항에 있어서,
    상기 제1금속층은 상기 제2무기층 상에 배치되고,
    상기 제2금속층은 상기 차단층 및 상기 제2무기층 사이에 배치되며,
    상기 하부차단층 및 상기 차단층은 일체로 구비된, 표시 장치.
  10. 제9항에 있어서,
    상기 화소회로층은,
    상기 하부차단층 및 상기 제2금속층 사이에 배치되며 투과영역과 중첩하는 하부무기층개구부를 구비한 하부무기층을 더 포함하고,
    상기 하부무기층은 상기 제1화소영역에서 상기 차단층 및 상기 제2무기층 사이에 배치된, 표시 장치.
  11. 제1항에 있어서,
    상기 컴포넌트영역과 중첩하는 컴포넌트;를 더 포함하는, 표시 장치.
  12. 제1화소영역을 포함하는 표시영역 및 상기 표시영역과 인접하고 제2화소영역과 투과영역을 포함하는 컴포넌트영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 투과영역에서 연속적으로 배치된 제1무기층;
    상기 제1무기층 상에 배치되며 상기 투과영역과 중첩하는 차단층개구부를 구비한 차단층;
    상기 차단층 상에 배치되며 상기 투과영역과 중첩하는 반도체패턴을 포함하는 화소회로층; 및
    상기 화소회로층 상에 배치되고, 상기 제1화소영역과 중첩하는 제1표시요소 및 상기 제2화소영역과 중첩하는 제2표시요소를 포함하는 표시요소층;을 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 화소회로층은,
    상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층,
    상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층,
    상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및
    상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 더 포함하고,
    상기 반도체패턴은 상기 차단층 및 상기 제1무기절연층 사이에 배치되며,
    상기 반도체패턴 및 상기 제1반도체층은 동일한 물질을 포함하는, 표시 장치.
  14. 제12항에 있어서,
    상기 화소회로층은,
    상기 차단층 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층,
    상기 제1반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제1절연층개구부를 구비한 제1무기절연층,
    상기 제1무기절연층 상에 배치되며 산화물 반도체를 포함하는 제2반도체층, 및
    상기 제2반도체층 상에 배치되며 상기 차단층개구부와 중첩하는 제2절연층개구부를 구비한 제2무기절연층을 더 포함하고,
    상기 반도체패턴은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되며,
    상기 반도체패턴 및 상기 제2반도체층은 동일한 물질을 포함하는, 표시 장치.
  15. 제1화소영역을 포함하는 표시영역, 제2화소영역과 투과영역을 포함하는 컴포넌트영역, 및 벤딩영역을 포함하는 비표시영역을 포함하는 기판 및 상기 기판 상에 배치된 제1무기층을 포함하는 디스플레이 기판을 준비하는 단계;
    상기 제1무기층 상에 차단층을 형성하는 단계; 및
    상기 차단층에 상기 투과영역과 중첩하는 차단층개구부 및 상기 벤딩영역과 중첩하는 중간개구부를 형성하고 상기 제1무기층에 상기 중간개구부와 중첩하는 하부개구부를 형성하는 단계;를 포함하고,
    상기 제1무기층은 상기 투과영역에 잔여하는, 표시 장치의 제조방법.
  16. 제15항에 있어서,
    상기 차단층 상에 실리콘 반도체를 포함하는 제1반도체층을 형성하는 단계;
    상기 제1반도체층 상에 제1무기절연층을 형성하는 단계;
    상기 제1무기절연층 상에 산화물 반도체를 포함하는 제2반도체층을 형성하는 단계;
    상기 제2반도체층 상에 제2무기절연층을 형성하는 단계;
    상기 제2무기절연층 상에 층간절연층을 형성하는 단계; 및
    상기 층간절연층에 상기 투과영역과 중첩하는 층간절연층개구부를 형성하는 단계;를 더 포함하고,
    상기 층간절연층개구부를 형성하는 단계는,
    상기 제1무기절연층, 상기 제2무기절연층, 및 상기 층간절연층을 각각 적어도 일부 제거하여 상기 제1반도체층을 적어도 일부 노출시키는 단계를 포함하는, 표시 장치의 제조방법.
  17. 제16항에 있어서,
    상기 차단층 상에 상기 투과영역과 중첩하는 반도체패턴을 형성하는 단계;를 더 포함하고,
    상기 반도체패턴 및 상기 제1반도체층은 동일한 공정에서 형성되며,
    상기 층간절연층개구부를 형성하는 단계는,
    상기 제1무기절연층, 상기 제2무기절연층, 및 상기 층간절연층을 각각 적어도 일부 제거하여 상기 반도체패턴을 적어도 일부 노출시키는 단계를 더 포함하고,
    상기 차단층에 상기 차단층개구부 및 상기 중간개구부를 형성하고 상기 제1무기층에 상기 하부개구부를 형성하는 단계는,
    상기 반도체패턴을 적어도 일부 제거하는 단계를 포함하는, 표시 장치의 제조방법.
  18. 제16항에 있어서,
    상기 차단층 상에 상기 투과영역과 중첩하는 반도체패턴을 형성하는 단계;를 더 포함하고,
    상기 반도체패턴 및 상기 제2반도체층은 동일한 공정에서 형성되는, 표시 장치의 제조방법.
  19. 제18항에 있어서,
    상기 반도체패턴을 습식 식각하여 적어도 일부 제거하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  20. 제16항에 있어서,
    상기 차단층에 상기 차단층개구부 및 상기 중간개구부를 형성하고 상기 제1무기층에 상기 하부개구부를 형성하는 단계는,
    상기 층간절연층을 적어도 일부 제거하여 상기 제2반도체층을 적어도 일부 노출시키는 단계를 포함하는, 표시 장치의 제조방법.
  21. 제15항에 있어서,
    상기 차단층 상에 상기 제1화소영역과 중첩하는 제1금속층을 형성하는 단계;
    상기 차단층 상에 상기 제2화소영역과 중첩하는 하부차단층을 형성하는 단계;
    상기 하부차단층 상에 하부무기층을 형성하는 단계; 및
    상기 하부무기층 상에 제2금속층을 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  22. 제21항에 있어서,
    상기 제2금속층을 덮는 제2무기층을 형성하는 단계;를 더 포함하고,
    상기 제2무기층이 형성된 후 상기 제1금속층이 형성되고,
    상기 차단층 및 상기 하부차단층은 동일한 공정에서 형성되는, 표시 장치의 제조방법.
  23. 제22항에 있어서,
    상기 제2금속층을 형성하는 단계는,
    금속물질을 포함하는 층을 상기 하부무기층 상에 형성하는 단계 및
    상기 금속물질을 포함하는 층을 적어도 일부 제거하는 단계를 포함하고,
    상기 제2금속층이 형성된 후 상기 하부무기층의 상면은 적어도 일부 노출된, 표시 장치의 제조방법.
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