KR20230009126A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

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최병균
김무성
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 위에 배치된 제1 회로 패턴층; 상기 절연층의 아래에 배치된 제2 회로 패턴층; 및 상기 절연층을 관통하며 상기 제1 회로 패턴층과 상기 제2 회로 패턴층을 연결하는 비아를 포함하고, 상기 비아는, 상면에서 제1 폭을 가지고, 상기 상면 및 하면 사이의 제1 영역에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 제1 영역은, 상기 비아의 전체 영역 중 최소의 폭을 가지는 영역이고, 상기 제2 폭은, 상기 제1 폭의 70% 내지 99%의 범위를 만족한다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다.
이때, 인쇄회로기판의 회로 패턴은 신호의 전송 손실을 최소화하여, 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능하도록 해야 한다.
이러한, 고주파 용도의 회로기판에 사용되는 절연층은 회로 패턴 설계 및 공정의 용이성을 위한 전기적 성질의 등방성, 금속배선 물질과의 낮은 반응성, 낮은 이온 전이성 및 화학적ㆍ기계적 연마(chemical mechanical polishing, CMP) 등의 공정에 견딜 수 있는 충분한 기계적 강도, 박리 또는 유전율 상승을 방지할 수 있는 낮은 흡습율, 공정 가공 온도를 견딜 수 있는 내열성, 온도 변화에 따른 균열을 없애기 위한 낮은 열팽창계수를 가져야 한다.
또한, 고주파 용도의 회로기판에 사용되는 절연층은 금속 박막층과의 계면에서 발생하는 각종 응력 및 박리를 최소화할 수 있는 접착력, 내크랙성, 낮은 스트레스 및 낮은 고온 기체 발생성 등 다양한 조건을 만족해야 하며, 이를 위해 동박부착수지(RCC)를 사용하고 있다.
그러나, 이러한 동박부착수지는 저유전율을 구현하기 위해 필러의 함량을 줄어들고 있으며, 상기 필러의 함량이 줄어들 수록 정상적인 비아 홀의 형상의 구현이 어려운 문제점이 있다. 예를 들어, 저유전율의 동박부착수지에 레이저 드릴 방법을 통해 비아 홀을 형성하는 경우, 목표하고자 하는 미세 사이즈(예를 들어, 50㎛ 이하)의 비아 홀을 형성하는데 제약이 있다.
이에 따라, 회로 집적화를 위하여, 회로 기판에 미세 비아 홀 및 미세 비아를 포함하는 새로운 회로 기판이 요구되고 있는 실정이다.
실시 예에서는 미세 비아를 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
또한, 실시 예에서는 최대 폭과 최소 폭의 차이가 최소화된 비아를 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 위에 배치된 제1 회로 패턴층; 상기 절연층의 아래에 배치된 제2 회로 패턴층; 및 상기 절연층을 관통하며 상기 제1 회로 패턴층과 상기 제2 회로 패턴층을 연결하는 비아를 포함하고, 상기 비아는, 상면에서 제1 폭을 가지고, 상기 상면 및 하면 사이의 제1 영역에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 제1 영역은, 상기 비아의 전체 영역 중 최소의 폭을 가지는 영역이고, 상기 제2 폭은, 상기 제1 폭의 70% 내지 99%의 범위를 만족한다.
또한, 상기 제1 폭은, 상기 비아의 상면의 최대 폭 및 평균 폭 중 어느 하나이다.
또한, 상기 비아의 상기 제1 폭과 상기 제2 폭의 차이 값의 1/2는, 상기 제1 폭의 0.1% 내지 20%의 범위를 만족한다.
또한, 상기 제1 회로 패턴층은, 상기 비아의 상면과 직접 연결되는 제1 패드를 포함하고, 상기 제2 회로 패턴층은, 상기 비아의 하면과 직접 연결되는 제2 패드를 포함한다.
또한, 상기 제1 패드는 제3 폭을 가지고, 상기 제1 패드의 제3 폭과 상기 비아의 제2 폭의 차이 값의 1/2은 4.0㎛ 이하이다.
또한, 상기 제1 패드는 제3 폭을 가지고, 상기 제1 패드의 제3 폭과 상기 비아의 제1 폭의 차이 값의 1/2은 0.75㎛ 내지 2.97㎛의 범위를 만족한다.
또한, 상기 제1 패드는, 상기 절연층의 상면에 배치되는 동박층과, 상기 동박층 상에 배치되는 제1 도금층과, 상기 제1 도금층 상에 배치되는 제2 도금층을 포함한다.
또한, 상기 제1 패드의 상기 제1 도금층은, 상기 절연층의 상면과 직접 접촉하지 않는다.
또한, 상기 제1 패드의 상기 동박층의 측면은 제1 경사각을 가지고, 상기 비아의 측면은 상기 제1 경사각과 다른 제2 경사각을 가진다.
또한, 상기 절연층은, RCC(Resin coated copper) 및 프리프레그 중 어느 하나를 포함한다.
또한, 상기 절연층은 2.0 내지 3.0 사이의 유전율(Dk)을 가진다.
한편, 실시 예에 따른 패키지 기판은 복수의 절연층; 상기 복수의 절연층에 배치되는 회로 패턴층; 상기 복수의 절연층을 관통하며, 서로 다른 절연층에 배치된 회로 패턴층을 연결하는 비아; 상기 복수의 절연층 중 최상측 절연층의 회로 패턴층 상에 배치되는 접속부; 상기 접속부 상에 배치되는 칩; 상기 최상측 절연층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 비아는, 상면에서 제1 폭을 가지고, 상기 상면 및 하면 사이의 제1 영역에서 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 제1 영역은, 상기 비아의 전체 영역 중 최소의 폭을 가지는 영역이고, 상기 제2 폭은, 상기 제1 폭의 70% 내지 99%의 범위를 만족한다.
또한, 상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
실시 예에서는 감광성 재료가 아닌 RCC나 프리프레그를 사용하여 회로 기판을 제조하도록 한다. 즉, 감광성 재료인 PID는 일반적으로 3.0을 초과하는 유전율(Dk)을 가지며, 이에 따라 5G용 이상의 기판에 적용이 어려움이 있다. 예를 들어, 5G용 기판에서는 기판의 유전율이 낮아야 한다. 그러나, 일반적인 PID의 유전율은 3.0을 초과하고 있다. 이에 따라, 상기 PID를 5G용 기판에 적용하는 경우, 대용량 신호 전송 시에 신호 전송 손실이 증가하는 문제가 있다. 또한, PID를 사용하여 회로 기판을 구현하는 경우, 상기 PID를 포함하는 회로 기판에는 회로 형성을 위한 도금 공정에서 증착용장비인 스퍼터를 사용해야 하며, 이로 인한 공정 비용이 증가하는 문제가 있다. 나아가, 상기 PID를 포함하는 회로 기판에서는 PID로 구성된 절연층과 회로 패턴 사이의 접착력이 낮은 문제점이 있으며, 이에 따라 상기 회로 패턴이 절연층으로부터 분리되는 문제가 있다. 예를 들어, PID를 포함하는 회로 기판에서는 회로 패턴 형성 공정이나 솔더링 과정에서 높은 공정 온도(예를 들어, 250도 이상)가 요구되며, 이와 같은 높은 공정 온도에 의해, 상기 PID와 회로 패턴 사이의 접착력이 저하되어, 상기 절연층으로부터 회로 패턴이 탈락되는 문제가 있다.
이에 따라, 실시 예에서의 절연층은 2.0 내지 3.0 사이의 유전율(Dk)을 가지는 RCC 또는 프리프레그로 형성될 수 있다. 이를 통해, 실시 예에서는 저유전율을 가지는 회로 기판을 제공함에 따라 5G용 제품에 적용이 가능하면서, 상기 PID가 가지는 신뢰성 문제를 해결하도록 한다.
한편, RCC나 프레프레그를 포함하는 절연층은 스몰 비아의 형성에 한계가 있다. 이때, 실시 예에서는 표면에 동박층이 적층된 절연층에 비아 홀을 형성할 때, 상기 동박층을 우선 제거하도록 한다. 예를 들어, 실시 예에서는 비아 홀이 형성된 위치에 대응하는 동박층의 일부 영역을 에칭으로 우선 제거한다. 그리고, 실시 예에서는 상기 동박층의 제거를 통해 노출된 절연층의 표면 상에, 레이저 가공 공정을 진행하여 원하는 사이즈의 비아 홀을 형성하는 공정을 진행한다. 이에 따라, 실시 예에서는 상기 비아 홀 형성 공정에서 상기 절연층만을 가공하면 되며, 이에 따라 레이저의 세기를 비교 예 대비 낮출 수 있다. 이를 통해, 실시 예에서는 비아 홀의 최대폭과 최소폭의 차이를 줄일 수 있고, 이에 따라 스몰 비아의 형성이 가능하다.
도 1a는 비교 예에 따른 비아 홀 형성 공정을 나타낸 도면이다.
도 1b는 비교 예에서 비아 홀 형성 공정에서 나타나는 가공 문제를 나타낸 도면이다.
도 1c는 비교 예에 따른 비아 홀의 사이즈를 나타낸 도면이다.
도 1d는 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 도 2의 회로 기판의 비아를 확대한 도면이다.
도 4는 실시 예에 따라 형성되는 비아 홀의 실제 형상을 보여주는 도면이다.
도 5는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6 내지 도 10은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본원의 실시 예의 설명에 앞서, 비교 예의 회로 기판에 대해 설명하기로 한다.
도 1a는 비교 예에 따른 비아 홀 형성 공정을 나타낸 도면이고, 도 1b는 비교 예에서 비아 홀 형성 공정에서 나타나는 가공 문제를 나타낸 도면이고, 도 1c는 비교 예에 따른 비아 홀의 사이즈를 나타낸 도면이며, 도 1d는 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1a 내지 도 1d를 참조하면, 비교 예에서는 비아 홀의 사이즈의 미세화가 어렵고, 나아가 비아 홀 내부를 채우는 비아의 사이즈를 미세화하는데 한계가 있다.
도 1a의 (a)에 도시된 바와 같이, 비교 예에서의 회로 기판은 기판(10), 금속층(20), 절연층(30) 및 동박층(40)을 포함하는 적층 구조를 가진다.
기판(10)은 회로 기판을 구성하는 복수의 절연층 중 일 절연층을 의미할 수 있고, 이와 다르게 코어리스 기판을 제조하기 위해 형성되는 지지기판일 수 있다.
금속층(20)은 기판(10)이 복수의 절연층 중 일 절연층을 의미하는 경우, 상기 일 절연층 상에 배치된 회로 패턴 중 비아와 연결되는 비아 패드를 의미할 수 있고, 상기 기판(10)이 지지기판일 경우, 상기 지지기판 상에 배치되는 동박층을 의미할 수 있다.
일반적으로, 회로 기판은 상기와 같은 기판(10)과 금속층(20) 위에 절연층(30) 및 동박층(40)을 적층하고, 상기 절연층(30) 및 동박층(40)을 이용하여 회로 패턴이나 비아를 형성하는 공정을 진행하게 된다.
상기 절연층(30)은 프리프레그나 RCC(Resin coated copper)로 구성된다.
이때, 비교 예에서는 도 1a의 (b)에서와 같이, 상기 절연층(30)과 상기 동박층(40) 상에 레이저(미도시)를 조사하여, 상기 절연층(30)과 상기 동박층(40)을 관통하면서, 상기 금속층(20)의 상면을 노출하는 비아 홀(VH)을 형성하게 된다. 이때, 상기 레이저는 이산화탄소(CO2) 레이저일 수 있고, 이를 이용하여 상기 절연층(30)과 상기 동박층(40)을 동시에 가공하여 상기 비아 홀(VH)을 형성하게 된다.
그러나, 상기 절연층(30)의 레이저 가공도나 상기 동박층(40)의 레이저 가공도(40)는 서로 다르게 나타난다. 예를 들어, 상기 절연층(30)의 강도와 상기 동박층(40)의 강도가 서로 다르고, 이에 따라 일정 강도의 레이저를 조사하는 경우, 상기 절연층(30)의 가공 정도와, 상기 동박층(40)의 가공 정도가 서로 다르게 나타난다.
이에 따라, 상기 레이저 조사 강도를 기준 값보다 낮게 하는 경우, 도 1b에서와 같이, 상기 비아 홀(VH)과 수직 방향으로 오버랩되는 영역에서의 동박층(40)이 완전히 제거되지 않는 버(burr)와 같은 잔해물(A)이 존재한다. 그리고, 상기 잔해물(A)은 서로 전기적으로 분리되어야 하는 회로 패턴이나 비아 사이를 서로 연결시킴에 따른 쇼트 문제를 발생시키고 있다.
따라서, 비교 예에서는 상기 레이저 조사 강도를 높여, 상기 동박층(40)에서의 버(burr)와 같은 잔해물(A)을 완전히 제거하고 있다. 그러나, 이와 같은 방법으로 비아 홀(VH)을 형성하는 경우, 상기 비아 홀(VH)의 사이즈가 목표 사이즈보다 커지는 문제가 있다. 나아가, 비교 예에서는 상기 동박층(40)과 인접한 절연층(30)의 상부 영역에서 상기 레이저가 집중 조사되는 문제가 있고, 이를 통해 상기 비아 홀(VH)의 상부 폭이 목표 사이즈보다 커지는 문제가 있다. 이를 통해, 비교 예에서는 상기 비아 홀(VH)의 최대 폭과 최소 폭의 차이가 커지는 문제가 있다.
구체적으로, 도 1c의 (a) 및 (b)에 도시된 바와 같이, 비교 예에서는 비아 홀의 형성 전에 비아 홀(VH)의 최대 폭이 제1 폭(w1)을 가지도록 하고, 상기 비아 홀(VH)의 최소 폭이 제2 폭(w2)을 가지는 것을 목표로 하여 비아 홀 형성 공정을 진행하게 된다.
그러나, 상기 절연층(30)과 상기 동박층(40)이 함께 가공되어 비아 홀(VH)이 형성되는 것에 의해, 상기 비아 홀(VH)의 최대 폭은 상기 제1 폭(w1)보다 큰 제1-1 폭(w1-1)을 가지는 문제가 있다. 즉, 비교 예에서의 비아 홀(VH)은 상부 영역에서, 상기 제1 폭(w1)보다 제1 차이 값(△-1)만큼 큰 제1-1 폭(w1-1)을 가지는 단차 영역이 존재하게 된다.
따라서, 비교 예에서의 비아 홀(VH)은 최대 폭이 제1-1 폭(w1-1)을 가지고, 최소폭이 제2 폭(w2)을 가짐에 따라, 상기 제2 폭(w2)이 제1-1 폭(w1-1)의 60% 이하의 값을 가진다. 또한, 비교 예에서의 회로 기판은 상기 비아 홀(VH)을 채우는 비아에서도, 최대 폭과 최소 폭의 차이가 큰 문제가 있고, 이에 따른 신호 전송 손실이 커지는 문제가 있다.
또한, 비교 예에서는 상기 비아 홀(VH)의 단차 영역에 의해 비아 홀의 사이즈를 정확하게 판단하기 어려움이 있고, 나아가 상기 비아 홀 내부를 채우는 비아의 사이즈를 정확하게 판단하기 어려운 문제가 있다.
예를 들어, 비교 예에서는 도 1c의 상기 제1 차이 값(△-1)에 대응하는 영역에서 단차 영역이 형성된다. 그리고, 일반적으로 절연층(20)의 상면에는 동박층(40) 및 제1 도금층(50)이 모두 존재하여야 한다. 그러나, 비교 예에서, 상기 단차 영역에서의 동박층(40)은 제거되고, 이에 따라 제1 도금층(50)만이 존재하게 된다.
구체적으로, 도 1d에 도시된 바와 같이, 비교 예에서는 비아를 형성하기 위해, 상기 비아 홀(VH)이 형성되면, 상기 비아 홀(VH)의 내벽과 동박층(40) 상에 제1 도금층(50)과 같은 시드층을 형성한다. 이후, 비교 예에서는 상기 제1 도금층(50)을 시드층으로 전해 도금을 진행하여 비아 홀(VH)의 내부를 채우면서, 이의 상부로 확장되는 제2 도금층(60, 70)을 형성하고 있다.
그러나, 비교 예에서는 상기 비아 홀(VH)의 형성 과정에서, 동박층(40)을 제거하기 위한 레이저 조사 조건을 적용함에 따라 단차 영역이 존재하며, 이에 따라 상기 절연층(30)의 상면에서, 상기 동박층(40)과 상기 제1 도금층(50) 사이에 단차 부분(B)이 존재하는 문제가 있다.
예를 들어, 상기 비아 홀(VH)의 형성 과정에서, 상기 비아 홀(VH)의 상부폭보다 더 큰 폭을 가지며 상기 동박층(40)이 제거되며, 이에 따라 상기 제1 도금층(50)은 상기 동박층(40)의 내벽과 상기 절연층(30)의 상면에도 배치된다. 이때, 상기 단차 부분(B)은 회로 패턴이나 비아를 통해 신호가 전달되는 상황에서 신호 손실을 발생시키게 된다.
이때, 비교 예에서는 상기 비아 홀(VH)을 형성하는 과정에서의 레이저 공정 조건이, 상기 동박층(40)을 제거하기 위한 조건으로 설정되며, 이에 따라 상기 단차 부분(B)의 수평 방향으로의 길이가 증가한다. 그리고, 상기 단차 부분(B)의 수평 방향으로의 길이의 증가에 따라 비아 홀의 사이즈, 나아가 비아의 사이즈가 커지는 문제가 있다.
구체적으로, 비교 예에서, 상기 단차 부분(B)의 수평 방향으로의 길이(C1)는 회로 패턴의 두께(C2)보다 크다. 예를 들어, 비교 예에서의 회로 패턴의 두께(C2)는, 동박층(40)의 두께, 제1 도금층(50)의 두께 및 제2 도금층(70)의 두께를 모두 합한 것에 대응한다. 그리고, 비교 예에서는 상기 단차 부분(B)의 수평 방향으로의 길이(C1)가 상기 회로 패턴의 두께(C2, 또는 회로 패턴의 수직 방향으로의 길이)보다 크다.
이에 따라, 실시 예에서는 비아 홀의 사이즈 및 비아의 사이즈를 줄이면서, 상기 단차 부분을 제거할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 3은 도 2의 회로 기판의 비아를 확대한 도면이고, 도 4는 실시 예에 따라 형성되는 비아 홀의 실제 형상을 보여주는 도면이다.
실시 예에서는 레이저 공정을 이용하여 형성된 비아 홀 내부를 충진하여 비아를 형성하는 것에 의해서도, 비아의 사이즈를 줄일 수 있고, 나아가 상기 비아의 최대폭과 최소폭의 차이를 최소화할 수 있도록 한다. 이하에서는 실시 예의 회로 기판에 대해 구체적으로 설명하기로 한다.
도 2 내지 도 4를 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 및 보호층을 포함한다.
절연층(110)은 복수의 층 구조를 가질 수 있다. 예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수도 있을 것이다.
예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외측에 배치된 제1 최외측 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조에서 제2 최외측에 배치된 제2 최외측 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나, 이와 다르게 2층 이상으로 구성될 수 있을 것이다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.
예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외측 또는 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외측 또는 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.
트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.
상기 제1 절연층(111)의 제1면 또는 상면 상에는 제1 보호층(160)의 배치될 수 있다. 상기 제1 보호층(160)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)의 패드(120P)를 노출하는 개구부를 포함할 수 있다.
이에 대응하게, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(170)이 배치될 수 있다. 상기 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(미도시)의 표면을 노출하는 개구부(미도시)를 포함할 수 있다.
한편, 실시 예의 회로 기판은 비아를 포함한다. 상기 비아는 서로 다른 층에 배치된 회로 패턴층을 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 비아 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예에서의 회로 패턴층과 비아는 복수의 층 구조를 가질 수 있다. 예를 들어, 비아(V1, V2, V3)는 2층 구조를 가질 수 있다. 예를 들어, 회로 패턴층(120, 130, 140, 150)은 3층 구조를 가질 수 있다.
이하에서는, 회로 기판의 복수의 층 중 최외곽층에 대응하는 상기 제1 회로 패턴층(120) 및 제1 비아(V1)의 층 구조를 중심으로 설명하기로 한다. 다만, 실시 예에서의 제2 비아(V2) 및 제3 비아(V3)는 이하에서 설명되는 제1 비아(V1)에 대응하는 구조를 가질 수 있을 것이다. 또한, 실시 예에서의 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)도 이하에서 설명되는 제1 회로 패턴층(120)에 대응하는 구조를 가질 수 있을 것이다.
회로 기판은 제1 절연층(111)을 관통하며 형성되는 제1 비아(V1)를 포함하고, 상기 제1 절연층(111)의 상면에 제1 회로 패턴층(120)이 배치되고, 하면에 제2 회로 패턴층(130)이 배치된다.
그리고, 상기 제1 회로 패턴층(120)은 상기 제1 비아(V1)의 수직 방향으로 오버랩되면서 상기 제1 비아(V1)의 상면과 직접 접촉하는 제1 패드(120P)와, 상기 제1 패드(120P)와 연결된 트레이스(120T)를 포함한다.
또한, 상기 제2 회로 패턴층(130)은 상기 제1 비아(V1)와 수직 방향으로 오버랩되면서, 상기 제1 비아(V1)의 하면과 직접 접촉하는 제2 패드(130P)를 포함할 수 있다.
제1 비아(V1)는 제1 도금층(V1-1) 및 제2 도금층(V1-2)을 포함할 수 있다. 상기 제1 도금층(V1-1)은 제1 절연층(111)을 관통하는 비아 홀의 내벽에 형성된 도금층일 수 있다. 일 예로, 상기 제1 도금층(V1-1)은 화학동도금층일 수 있다. 상기 제2 도금층(V1-2)은 상기 제1 도금층(V1-1)을 시드층으로 전해 도금을 진행하여 형성된 도금층일 수 있다. 예를 들어, 상기 제2 도금층(V1-2)은 상기 제1 도금층(V1-1)을 시드층으로 전해 도금을 진행하는 것에 의해, 상기 비아 홀 내부를 충진하며 형성될 수 있다.
제1 회로 패턴층(120)의 트레이스(120T)는 동박층(120T1), 제1 도금층(120T2) 및 제2 도금층(120T2)을 포함할 수 있다. 상기 동박층(120T1)은 상기 제1 절연층(111)을 적층하는 과정에서, 상기 제1 절연층(111)의 표면에 부착되어 있던 동박층일 수 있다. 일 예로, 회로 기판은 RCC로 구성될 수 있고, 이에 따라 상기 제1 절연층(111)과 상기 동박층(120T1)은 상기 RCC를 구성할 수 있다. 상기 트레이스(120T)의 제1 도금층(120T2)은 상기 제1 비아(V1)의 제1 도금층(V1-1)에 대응될 수 있다. 그리고, 상기 트레이스(120T)의 제2 도금층(120T3)은 상기 제1 비아(V1)의 제2 도금층(V1-2)에 대응될 수 있다.
상기 제1 회로 패턴층(120)의 제1 패드(120P)는 동박층(120P1), 제1 도금층(120P2) 및 제2 도금층(120P2)을 포함할 수 있다. 상기 제1 패드(120P)의 동박층(120P1)은 상기 제1 절연층(111)을 적층하는 과정에서, 상기 제1 절연층(111)의 표면에 부착되어 있던 동박층일 수 있다. 일 예로, 회로 기판은 RCC로 구성될 수 있고, 이에 따라 상기 제1 절연층(111)과 상기 동박층(120P1)은 상기 RCC를 구성할 수 있다. 상기 제1 패드(120P)의 동박층(120P1)은 상기 트레이스(120T)의 제1 동박층(120T1)에 대응될 수 있다. 상기 제1 패드(120P)의 제1 도금층(120P2)은 상기 제1 비아(V1)의 제1 도금층(V1-1) 및 상기 트레이스(120T)의 제1 도금층(120T2)에 대응될 수 있다. 그리고, 상기 제1 패드(120P)의 제2 도금층(120P3)은 상기 제1 비아(V1)의 제2 도금층(V1-2) 및 상기 트레이스(120T)의 제2 도금층(120T3)에 대응될 수 있다.
한편, 실시 예에서 상기 제1 패드(120P)의 제1 도금층(120P2)은 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 패드(120P)의 제1 도금층(120P2)은 상기 제1 절연층(111)의 표면과 직접 접촉하지 않을 수 있다. 예를 들어, 상기 제1 패드(120P)의 제1 도금층(120P2)은 상기 제1 절연층(111)의 상면과 직접 접촉하지 않을 수 있다. 다만, 공정 상의 오차 등을 감안할 때, 상기 제1 도금층(120P2)은 상기 제1 절연층(111)의 상면과 직접 접촉하는 부분이 존재할 수 있다. 예를 들어, 실시 예에서도 상기 제1 도금층(120P2)과 상기 제1 절연층(111)의 상면이 직접 접촉하는 단차 부분이 존재할 수도 있다. 다만, 실시 예에서는 상기 단차 부분의 수평 방향으로의 길이가 상기 트레이스(120T)의 두께 이하로 형성될 수 있다. 이에 따라, 실시 예에서는 비교 예 대비 상기 단차 부분의 길이를 최소화할 수 있고, 이를 통한 비아의 사이즈를 최소화할 수 있다.즉, 도 1d에서의 비교 예의 제1 도금층은 단차를 포함하였다. 예를 들어, 비교 예의 동박층은 절연층의 상면의 일부를 노출하는 구조를 가졌으며, 이에 따라 비교 예의 제1 도금층은 절연층의 상면과 직접 접촉하는 부분을 포함하였다.
이와 다르게, 실시 예에서의 상기 제1 패드(120P)의 동박층(120P1)은 상기 제1 절연층(111)의 상면을 노출하지 않는다. 이에 따라, 실시 예에서의 상기 제1 패드(120P)의 제1 도금층(120P2)은 상기 제1 절연층(111)의 상면과 직접 접촉하지 않는다. 예를 들어, 실시 예에서의 제1 패드(120P)의 제1 도금층(120P2)은 비교 예의 구조와는 다르게 단차를 가지지 않는다.
이에 따라, 실시 예에서는 비교 예의 단차를 포함하는 제1 도금층의 구조 대비, 상기 제1 패드에서 발생하는 신호 손실을 최소화할 수 있고, 이에 따른 통신 성능을 향상시킬 수 있다.
한편, 실시 예에서의 제1 비아(V1)의 제1 도금층(V1-1)과 상기 제1 패드(120P)의 제1 도금층(120P2)은 일체로 형성된 화학동도금층 또는 무전해 도금층이다.
이때, 상기 제1 비아(V1)의 제1 도금층(V1-1)의 표면 중 상기 제1 절연층(111)의 비아 홀과 접촉하는 표면의 거칠기는, 상기 제1 패드(120P)의 제1 도금층(120P2)의 표면 중 상기 동박층(120P1)의 측면과 접촉하는 표면의 거칠기와 다를 수 있다.
예를 들어, 비교 예에서는 비아 홀의 형성 과정에서, 레이저에 의해 동박층과 절연층이 동시에 제거되며, 이에 의해 상기 레이저에 의해 가공된 동박층의 측면의 표면 거칠기와, 절연층의 비아 홀의 내벽의 거칠기는 실질적으로 유사한 수준을 가졌다. 이와 다르게, 실시 예에서, 상기 비아 홀의 형성 과정에서, 상기 제1 패드(120P)의 동박층(120P1)은 에칭에 의해 제거되고, 상기 제1 절연층(111)은 레이저 가공에 의해 제거된다. 이에 따라, 실시 예에서의 상기 동박층(120P1)의 측면은 에칭 공정에 의한 표면 거칠기를 가지고, 상기 제1 절연층(111)의 비아 홀의 내벽은 레이저 공정에 의한 표면 거칠기를 가진다. 이에 따라, 실시 예에서, 상기 제1 절연층(111)의 비아 홀의 내벽과 접촉하는 제1 비아(V1)의 제1 도금층(V1-1)의 표면의 거칠기는, 상기 제1 패드(120P)의 동박층(120P1)의 측면과 접촉하는 제1 도금층(120P2)의 표면의 거칠기와 다를 수 있다.
바람직하게 상기 제1 절연층(111)의 비아 홀의 내벽과 접촉하는 제1 비아(V1)의 제1 도금층(V1-1)의 표면의 거칠기는, 상기 제1 패드(120P)의 동박층(120P1)의 측면과 접촉하는 제1 도금층(120P2)의 표면의 거칠기 보다 클 수 있다. 이를 통해 상기 제1 패드(120P)의 동박층(120P1)의 측면과 접촉하는 제1 도금층(120P2)의 표면의 거칠기를 줄일 수 있어 스킨 이펙트로 인한 신호 손실을 감소시킬 수 있다.
이에 대응하게, 실시 예에서, 상기 제1 패드(120P)의 동박층(120P1)의 측면의 경사각은 상기 제1 절연층(111)의 비아 홀의 내벽의 경사각과 다를 수 있다.
예를 들어, 상기 동박층(120P1)의 측면으로부터 연장되는 가상의 제1 라인(L1)과 기준 라인(BL) 사이의 제1 경사각(θ1)은 90도에 가까울 수 있다. 예를 들어, 상기 제1 경사각(θ1)은 85도 내지 95도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 경사각(θ1)은 87도 내지 93도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 경사각(θ1)은 88도 내지 92도 사이의 범위를 가질 수 있다. 여기에서, 상기 기준 라인(BL)은 제1 절연층(111)의 상면 또는 하면과 평행할 수 있다.
또한, 상기 비아 홀의 내벽으로부터 연장되는 가상의 제2 라인(L2)과 상기 기준 라인(BL) 사이의 제2 경사각(θ2)은 상기 제1 경사각(θ1)보다 클 수 있다. 예를 들어, 상기 제2 경사각(θ1)은 96도 내지 120도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 경사각(θ2)은 97도 내지 110도 사이의 범위를 가질 수 있다. 예를 들어, 상기 제2 경사각(θ2)은 98도 내지 105도 사이의 범위를 가질 수 있다. 이때, 상기 제2 경사각(θ2)은 상기 비아 홀의 내벽의 경사각의 평균 값을 의미할 수 있다. 이때, 상기 제1 패드(120P)의 동박층(120P1)은 에칭에 의해 제거되기 때문에, 측면의 제1 경사각(θ1)이 제1 절연층(111)의 표면(상면 또는 하면)에 대해 수직에 가까울 수 있다. 이와 다르게, 상기 제1 절연층(111)의 비아 홀은 레이저 가공에 의해 형성되기 때문에, 상기 제1 경사각(θ1)보다 큰 제2 경사각(θ2)을 가질 수 있다.
한편, 상기 비아 홀의 내벽에서, 제1 절연층(111)의 상면과 상기 비아 홀의 내벽의 상단 사이는 둔각(θ3)을 가질 수 있고, 상기 제1 절연층(111)의 하면과 상기 비아 홀의 내벽의 하단 사이는 예각(θ4)을 가질 수 있을 것이다. 다시 말해서, 실시 예에서의 상기 제1 패드(120P)의 동박층의 측면의 제1 경사각(θ1)은 상기 제1 절연층(111)의 비아 홀의 내벽의 경사각(θ2)과 다를 수 있다.
한편, 상기에서는 제1 절연층(111)에 형성되는 제1 비아(V1), 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)에 대해서만 설명하였지만, 이와 대응하는 구조를 가지며, 제2 비아(V2), 제3 비아(V3), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)이 형성될 수 있을 것이다.
한편, 이하에서는 실시 예에 따른 비아의 구조에 대해 보다 구체적으로 설명하기로 한다.
실시 예에서의 비아는 스몰 비아일 수 있다. 여기에서 스몰 비아라는 것은 비아의 전체 영역에서, 최대 폭을 가지는 부분의 제1 폭과 최소 폭을 가지는 부분의 제2 폭 사이의 차이 값이 거의 없다는 것을 의미할 수 있다.
이때, 일반적인 회로 기판에서, 스몰 비아를 형성하기 위하여 감광성 재료를 이용하여 절연층을 구성하고 있다. 예를 들어, 일반적인 회로 기판에서의 절연층은 스몰 비아 구현을 위하여 감광성 재료인 PID(Photo Imagable Dielectric)를 적용하여 비아를 형성하는 방법이 알려져 있다.
그러나, PID는 일반적으로 3.0을 초과하는 유전율(Dk)을 가지며, 이에 따라 5G용 이상의 기판에 적용이 어려움이 있다. 예를 들어, 5G용 기판에서는 기판의 유전율이 낮아야 한다. 그러나, 일반적인 PID의 유전율은 3.0을 초과하고 있다. 이에 따라, 상기 PID를 5G용 기판에 적용하는 경우, 대용량 신호 전송 시에 신호 전송 손실이 증가하는 문제가 있다.
또한, PID를 사용하여 회로 기판을 구현하는 경우, 상기 PID를 포함하는 회로 기판에는 회로 형성을 위한 도금 공정에서 증착용장비인 스퍼터를 사용해야 하며, 이로 인한 공정 비용이 증가하는 문제가 있다. 나아가, 상기 PID를 포함하는 회로 기판에서는 PID로 구성된 절연층과 회로 패턴 사이의 접착력이 낮은 문제점이 있으며, 이에 따라 상기 회로 패턴이 절연층으로부터 분리되는 문제가 있다. 예를 들어, PID를 포함하는 회로 기판에서는 회로 패턴 형성 공정이나 솔더링 과정에서 높은 공정 온도(예를 들어, 250도 이상)가 요구되며, 이와 같은 높은 공정 온도에 의해, 상기 PID와 회로 패턴 사이의 접착력이 저하되어, 상기 절연층으로부터 회로 패턴이 탈락되는 문제가 있다.
이에 따라, 실시 예에서는 RCC를 사용하여 절연층(110)을 구성하도록 한다. 상기 RCC는 절연층 상에 동박층이 부착된 구조를 가지며, 이에 따라 상기 절연층과 동박층 사이의 접착력이 PID를 사용하는 회로 기판 대비 높은 특성을 가진다. 나아가, RCC는 2.0 내지 3.0 사이의 범위의 낮은 유전율(Dk)을 가지며, 이에 따라 5G용의 고주파수 대역에서 신호를 전달하는 제품에 적용이 가능하다.
즉, 실시 예에서의 절연층(110)은 2.0 내지 3.0 사이의 유전율(Dk)을 가질 수 있다. 상기 절연층(111)의 유전율이 2.0 미만이면, 소재의 가공성이 저하되는 문제가 있다. 예를 들어, 상기 절연층(111)의 유전율이 2.0 미만이면, 강도가 약하여 비아나 회로 패턴의 형성 공정에서 휨 특성이 저하되는 문제가 있고, 이로 인해 공정성이 저하되는 문제가 있다. 또한, 상기 절연층(111)의 유전율(Dk)이 3.0을 초과하면, 신호 손실이 증가하는 문제가 있다.
이에 따라, 실시 예에서의 절연층(110)은 2.0 내지 3.0 사이의 유전율(Dk)을 가지도록 한다. 예를 들어, 실시 예에서의 절연층(110)은 2.0 내지 3.0 사이의 유전율(Dk)을 가지는 RCC 또는 프리프레그로 형성될 수 있다. 이를 통해, 실시 예에서는 저유전율을 가지는 회로 기판을 제공함에 따라 5G용 제품에 적용이 가능하면서, 상기 PID가 가지는 신뢰성 문제를 해결하도록 한다.
이때, 상기와 같은 RCC나 프리프레그는 동박층을 포함하는 구조를 가진다. 이에 따라 비교 예에서와 같이 동박층과 절연층을 레이저로 가공하여 비아 홀을 형성하는 공정에서의 어려움이 발생할 수 있다.
반면, 실시 예에서는 표면에 동박층이 적층된 절연층에 비아 홀을 형성할 때, 상기 동박층을 우선 제거하도록 한다. 예를 들어, 실시 예에서는 비아 홀이 형성된 위치에 대응하는 동박층의 일부 영역을 에칭으로 우선 제거한다. 그리고, 실시 예에서는 상기 동박층의 제거를 통해 노출된 절연층의 표면 상에, 레이저 가공 공정을 진행하여 원하는 사이즈의 비아 홀을 형성하는 공정을 진행한다. 이에 따라, 실시 예에서는 상기 비아 홀 형성 공정에서 상기 절연층만을 가공하면 되며, 이에 따라 레이저의 세기를 비교 예 대비 낮출 수 있다. 이를 통해, 실시 예에서는 비아 홀의 최대폭과 최소폭의 차이를 줄일 수 있고, 이에 따라 스몰 비아의 형성이 가능하다.
예를 들어, 실시 예에서의 비아(V1)는 상면에서 제1 폭(W1)을 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)의 상면은 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 비아(V1)의 상면에서의 최대 폭을 의미할 수 있다. 예를 들어, 상기 비아(V1)의 상면은 폭 방향으로의 폭, 길이 방향으로의 폭 및 이들 사이의 복수의 대각 방향으로의 폭이 서로 다를 수 있다. 그리고, 상기 제1 폭(W1)은 상기 각각의 방향으로의 폭 중 최대 폭(예를 들어, 가장 큰 폭을 가지는 방향으로의 폭)을 의미할 수 있다.
이와 다르게, 상기 제1 폭(W1)은 상기 비아(V1)의 상면의 각각의 방향으로의 폭의 평균 값을 의미할 수 있다.
한편, 실시 예에서의 비아(V1)는 제1 영역에서 제2 폭(W2)을 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)는 제1 영역에서 최소 폭이 제2 폭(W2)을 가질 수 있다.
이때, 레이저 공정을 통해 비아 홀이 형성되는 경우, 이상적인 비아 홀의 형상은 상면에서 하면으로 갈수록 폭이 점차 좁아지는 사다리꼴 형상을 가지게 된다. 이에 따라, 상기와 같은 비아 홀 내부를 채우는 비아는 상면에서 최대 폭을 가지고, 하면에서 최소폭을 가지게 된다. 그러나, 절연층의 물질 특성 및 레이저 공정에서의 가공 특성 등에 의해, 상기 비아 홀 및 비아는 사다리꼴 형상을 가지지 못한다. 예를 들어, 도 4에서와 같이, 비아 홀의 수직 단면은 두께 방향으로 폭이 점차 변하는 사다리꼴 형상이 아닌 불규칙적으로 폭이 변화하는 형상을 가지게 된다.
그리고, 상기 제2 폭(W2)은 실시 예의 비아(V1)의 전체 영역 중 가장 작은 폭을 가지는 영역의 폭을 의미할 수 있다. 다시 말해서, 상기 제1 영역은 상기 비아(V1)의 두께 방향으로의 전체 영역 중 최소폭을 가지는 영역을 의미할 수 있다.
한편, 비교 예에서의 비아의 최소폭은 최대폭의 60% 이하를 가졌다.
이에 반하여, 실시 예에서의 비아(V1)의 제2 폭(W2)은 상기 제1 폭(W1)의 70% 내지 99%의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)의 제2 폭(W2)은 제1 폭(W1)의 75% 내지 90%의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)의 제2 폭(W2)은 제1 폭(W1)의 80% 내지 85%의 범위를 가질 수 있다.
상기 비아(V1)의 제2 폭(W2)이 상기 제1 폭(W1)의 70%보다 작으면, 상기 비아의 사이즈의 소형화가 어려운 문제가 있다. 또한, 상기 비아(V1)의 제2 폭(W2)이 제1 폭(W1)의 70%보다 작으면, 상기 비아(V1)를 통해 전달되는 신호의 손실이 커지는 문제가 있다. 또한, 상기 비아(V1)의 제2 폭(W2)이 제1 폭(W1)의 99%보다 크면, 레이저 가공성이 저하되는 문제가 있다.
한편, 실시 예에서의 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이 값의 1/2 값(△은, 상기 제1 폭(W1)의 0.1% 내지 15% 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이 값의 1/2 값(△은 상기 제1 폭(W1)의 1% 내지 15% 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이 값의 1/2 값(△은 제1 폭(W1)의 2% 내지 10% 사이의 범위를 가질 수 있다.
실시 예에서의 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이 값의 1/2 값(△이 제1 폭(W1)의 15%보다 크면, 비아의 사이즈의 소형화가 어렵고, 상기 비아(V1)를 통해 전달되는 신호에서의 손실이 커지는 문제가 있다. 또한, 실시 예에서의 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이 값의 1/2 값(△이 0.1%보다 작으면, 레이저 가공성이 저하되는 문제가 있다.
상기와 같이, 실시 예에서는 비아(V1)의 상면의 제1 폭(W1)과, 상기 비아(V1)의 전체 영역 중 폭이 가장 작은 부분의 제2 폭(W2)의 차이를 최소화할 수 있도록 하고, 이에 따른 비아(V1)의 소형화가 가능하도록 한다. 나아가, 실시 예에서는 상기 비아의 제1 폭과 제2 폭의 차이를 최소화하고, 이를 통해 신호 전송 손실을 최소화하도록 한다.
한편, 실시 예에서는 상기와 같이 비아(V1)의 제1 폭(W1)과 제2 폭(W2)의 차이를 최소화함에 따라, 상기 비아(V1)의 상면에 배치되는 제1 패드(120P)의 폭을 줄일 수 있다.
예를 들어, 비교 예에서는 비아의 상면에 단차 영역이 존재하고, 상기 단차 영역에 대응하게, 상기 비아의 상면에 배치되는 패드의 폭도 커져야 했다. 예를 들어, 비교 예에서는 상기 단차 영역에서의 사이즈에 대응하게 패드의 폭이 결정되었다.
이에 반하여, 실시 예에서는 비아의 단차 영역을 제거할 수 있으며, 나아가 상기 비아의 제1 폭(W1)과 제2 폭(W2)의 차이 값을 최소화할 수 있다. 이를 통해, 실시 예에서는 상기 비아(V1)의 상면에 배치되는 제1 패드(120P)의 폭을 줄일 수 있다.
예를 들어, 실시 예에서의 제1 패드(120P)는 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제1 패드(120P)각 방향으로의 폭 중 최소 폭을 가지는 방향에서의 폭을 의미할 수 있다. 이와 다르게, 상기 제3 폭(W3)은 상기 제1 패드(120P)의 각 방향으로의 폭의 평균 값을 의미할 수 있다.
예를 들어, 상기 제1 패드(120P)의 상면은 폭 방향으로의 폭, 길이 방향으로의 폭 및 이들 사이의 복수의 대각 방향으로의 폭이 서로 다를 수 있다. 그리고, 상기 제3 폭(W3)은 상기 각각의 방향으로의 폭 중 최소 폭(예를 들어, 가장 작은 폭을 가지는 방향으로의 폭)을 의미할 수 있다. 이와 다르게, 상기 제3 폭(W3)은 상기 제1 패드(120P)의 각각의 방향으로의 폭의 평균 값을 의미할 수 있다.
그리고, 실시 예에서의 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제2 폭(W2)의 차이 값의 1/2은 0.01㎛를 초과하면서, 4.0㎛ 이하일 수 있다. 예를 들어, 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제2 폭(W2)의 차이 값의 1/2은 0.01㎛를 초과하면서, 3.0㎛ 이하일 수 있다. 예를 들어, 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제2 폭(W2)의 차이 값의 1/2은 0.01㎛를 초과하면서, 2.0㎛ 이하일 수 있다. 예를 들어, 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제2 폭(W2)의 차이 값의 1/2은 0.01㎛를 초과하면서, 1.0㎛ 이하일 수 있다.
즉, 비교 예에서는 상기 설명한 바와 같이, 비아의 최대 폭과 최소 폭 사이의 차이로 인해, 상기 제1 패드의 폭과 비아의 최소 폭의 차이 값의 1/2이 4.5㎛를 초과하였다.
이에 반하여, 실시 예에서는 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제2 폭(W2)의 차이 값의 1/2을 4.0㎛ 이하, 나아가 3.0㎛ 이하, 나아가 2.0㎛ 이하, 더 나아가 1.0㎛ 이하로 관리할 수 있으며, 이에 따른 상기 제1 패드(120P)의 미세화가 가능하여 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서의 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제1 폭(W1)의 차이 값의 1/2은 0.75㎛ 내지 2.97㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제1 폭(W1)의 차이 값의 1/2은 1.0㎛ 내지 2.2㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 상기 제1 패드(120P)의 제3 폭(W3)과 상기 비아(V1)의 제1 폭(W1)의 차이 값의 1/2은 1.2㎛ 내지 2.0㎛ 사이의 범위를 가질 수 있다. 이를 통해, 실시 예에서는 비아(V1)의 소형화를 통해 상기 제1 패드(120P)의 사이즈를 줄일 수 있고, 나아가 회로 집적도를 향상시킬 수 있다.
실시 예에서는 감광성 재료가 아닌 RCC나 프리프레그를 사용하여 회로 기판을 제조하도록 한다. 즉, 감광성 재료인 PID는 일반적으로 3.0을 초과하는 유전율(Dk)을 가지며, 이에 따라 5G용 기판에 적용이 어려움이 있다. 예를 들어, 5G용 기판에서는 기판의 유전율이 낮아야 한다. 그러나, 일반적인 PID의 유전율은 3.0을 초과하고 있다. 이에 따라, 상기 PID를 5G용 기판에 적용하는 경우, 대용량 신호 전송 시에 신호 전송 손실이 증가하는 문제가 있다. 또한, PID를 사용하여 회로 기판을 구현하는 경우, 상기 PID를 포함하는 회로 기판에는 회로 형성을 위한 도금 공정에서 증착용장비인 스퍼터를 사용해야 하며, 이로 인한 공정 비용이 증가하는 문제가 있다. 나아가, 상기 PID를 포함하는 회로 기판에서는 PID로 구성된 절연층과 회로 패턴 사이의 접착력이 낮은 문제점이 있으며, 이에 따라 상기 회로 패턴이 절연층으로부터 분리되는 문제가 있다. 예를 들어, PID를 포함하는 회로 기판에서는 회로 패턴 형성 공정이나 솔더링 과정에서 높은 공정 온도(예를 들어, 250도 이상)가 요구되며, 이와 같은 높은 공정 온도에 의해, 상기 PID와 회로 패턴 사이의 접착력이 저하되어, 상기 절연층으로부터 회로 패턴이 탈락되는 문제가 있다.
이에 따라, 실시 예에서의 절연층은 2.0 내지 3.0 사이의 유전율(Dk)을 가지는 RCC 또는 프리프레그로 형성될 수 있다. 이를 통해, 실시 예에서는 저유전율을 가지는 회로 기판을 제공함에 따라 5G용 제품에 적용이 가능하면서, 상기 PID가 가지는 신뢰성 문제를 해결하도록 한다.
한편, RCC나 프레프레그를 포함하는 절연층은 스몰 비아의 형성에 한계가 있다. 이때, 실시 예에서는 표면에 동박층이 적층된 절연층에 비아 홀을 형성할 때, 상기 동박층을 우선 제거하도록 한다. 예를 들어, 실시 예에서는 비아 홀이 형성된 위치에 대응하는 동박층의 일부 영역을 에칭으로 우선 제거한다. 그리고, 실시 예에서는 상기 동박층의 제거를 통해 노출된 절연층의 표면 상에, 레이저 가공 공정을 진행하여 원하는 사이즈의 비아 홀을 형성하는 공정을 진행한다. 이에 따라, 실시 예에서는 상기 비아 홀 형성 공정에서 상기 절연층만을 가공하면 되며, 이에 따라 레이저의 세기를 비교 예 대비 낮출 수 있다. 이를 통해, 실시 예에서는 비아 홀의 최대폭과 최소폭의 차이를 줄일 수 있고, 이에 따라 스몰 비아의 형성이 가능하다.
도 5는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
실시 예의 패키지 기판은 도 2의 회로 기판 상에 적어도 1개의 칩이 실장된 구조를 가질 수 있다.
예를 들어, 패키지 기판은 회로 기판의 제1 최외측에 배치된 제1 회로 패턴층(120)의 제1 패드(120P) 상에 배치된 접속부(210)를 포함할 수 있다.
상기 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 접속부(210)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
이와 다르게, 상기 접속부(210)는 육면체 형상을 가질 수 있다. 예를 들어, 접속부(210)의 단면은 사각형 형상을 포함할 수 있다. 상기 접속부(210)의 단면은 직사각형 또는 정사각형을 포함할 수 있다.
실시 예의 패키지 기판은 상기 접속부(210)에 배치되는 칩(220)을 포함할 수 있다. 상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(220)의 하면에는 단자(225)가 포함될 수 있고, 상기 단자(225)는 상기 접속부(210)를 통해 상기 회로 기판의 제1 회로 패턴층(120)과 전기적으로 연결될 수 있다.
한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(220)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.
그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.
바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.
상기 패키지 기판은 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 칩(220)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(230)은 상기 실장된 칩(220)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 몰딩층(230)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 하여, 상기 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 솔더 볼(240)을 포함할 수 있다. 상기 솔더 볼(240)은 상기 패키지 기판과 외부 기판(예를 들어, 외부 장치의 메인 보드) 사이의 접합을 위한 것일 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
이때, 실시 예의 회로 기판의 제조 방법에서, 실질적으로 비아를 형성하는 공정 이외는 종래 기술과 실질적으로 동일하며, 이에 따라 복수의 층 중 적어도 하나의 층에 비아를 형성하는 공정을 중심으로 설명하기로 한다.
도 6 내지 도 10은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여, 도 2에 도시된 회로 기판의 제조 방법을 구체적으로 설명하기로 한다.
도 6을 참조하면, 실시 예에서는 제2 절연층(112)을 준비한다. 그리고, 실시 예에서는 상기 제2 절연층(112)이 준비되면, 상기 제2 절연층(112)에 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제2 비아(V2)를 형성하는 공정을 진행할 수 있다. 이에 대해 간략히 설명하면, 상기 제2 절연층(112)이 준비되면, 상기 제2 절연층(112)의 일면 또는 양면의 표면에 시드층(미도시)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)은 CCL(Copper Clad Laminate)일 수 있고, 이에 따라 상기 시드층은 상기 CCL을 구성하는 동박층일 수 있다. 이와 다르게, 상기 시드층은 무전해 도금을 통해 상기 제2 절연층(112)의 제1면 및 제2면 중 적어도 하나에 각각 형성될 수 있다. 다음으로, 실시 예에서는 상기 시드층이 형성된 제2 절연층(112)에 제2 비아 홀을 형성하는 공정을 진행할 수 있다. 이후, 실시 예에서는 상기 제2 절연층(112)의 제1면 및 제2면 중 적어도 하나의 면 상에 개구부를 포함하는 마스크(미도시)를 형성하고, 상기 마스크의 개구부 내에 도금을 진행하여 제2 회로 패턴층(130) 및 제3 회로 패턴층(140) 중 적어도 하나의 회로 패턴층과, 제2 비아(V2)를 형성할 수 있다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 제2 절연층(112)의 제1면 또는 상면에 제1 절연층(111)을 적층하고, 상기 제2 절연층(112)의 제2면 또는 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.
이때, 상기 제1 절연층(111) 및 제3 절연층(113)은 RCC일 수 있다.
이에 따라, 상기 제1 절연층(111)의 제1면 및 상기 제3 절연층(113)의 제2면에는 각각 동박층(M1, M2)이 형성될 수 있다.
다음으로, 실시 예에서는 상기 제1 절연층(111) 및 제3 절연층(113)에 비아 홀을 형성하는 공정을 진행할 수 있다.
이때, 비교 예에서는 레이저 공정을 통해, 상기 제1 절연층(111)과 동박층(M1)을 동시에 개방하거나, 제3 절연층(113)과 동박층(M2)을 동시에 개방하여, 각각의 절연층을 관통하는 비아 홀을 형성하였다.
이와 다르게, 실시 예에서는 복수의 단계에 걸쳐 상기 비아 홀을 형성하도록 한다.
이를 위해, 도 8을 참조하면, 실시 예에서는 에칭 공정을 진행하여, 상기 동박층(M1, M2)에서, 비아 홀이 형성될 영역을 미리 제거하는 공정을 진행할 수 있다. 구체적으로, 실시 예에서는 상기 동박층(M1, M2)에 홀(MH1, MH2)을 형성하는 공정을 진행할 수 있다.
상기 동박층(M1, M2)에 홀(MH1, MH2)의 사이즈는 각각의 절연층에 형성될 비아 홀의 사이즈에 대응할 수 있다.
다음으로, 실시 예에서는 도 9에 도시된 바와 같이, 상기 동박층(M1, M2)에 홀(MH1, MH2)을 통해 노출된 절연층의 표면에 레이저를 조사하여 비아 홀을 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예에서는 동박층(M1)에 형성된 홀(MH1)을 통해 노출된 제1 절연층(111)의 상면에 레이저를 조사하여, 상기 제1 절연층(111)을 관통하는 제1 비아 홀(VH1)을 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예에서는 동박층(M2)에 형성된 홀(MH2)을 통해 노출된 제3 절연층(113)의 하면에 레이저를 조사하여, 상기 제3 절연층(113)을 관통하는 제3 비아 홀(VH3)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 10에 도시된 바와 같이, 상기 제1 비아 홀(VH1) 및 제3 비아 홀(VH3)을 채우는 제1 비아(V1) 및 제3 비아(V3)를 형성하는 공정과, 상기 제1 절연층(111)의 상면에 제1 회로 패턴층(120)을 형성하는 공정과, 상기 제3 절연층(113)의 하면에 제4 회로 패턴층(150)을 형성하는 공정과, 상기 제1 절연층(111)의 상면 및 상기 제3 절연층(113)의 하면에 각각 보호층(160, 170)을 형성하는 공정을 진행할 수 있다.
실시 예에서는 감광성 재료가 아닌 RCC나 프리프레그를 사용하여 회로 기판을 제조하도록 한다. 즉, 감광성 재료인 PID는 일반적으로 3.0을 초과하는 유전율(Dk)을 가지며, 이에 따라 5G용 기판에 적용이 어려움이 있다. 예를 들어, 5G용 이상의 기판에서는 기판의 유전율이 낮아야 한다. 그러나, 일반적인 PID의 유전율은 3.0을 초과하고 있다. 이에 따라, 상기 PID를 5G용 기판에 적용하는 경우, 대용량 신호 전송 시에 신호 전송 손실이 증가하는 문제가 있다. 또한, PID를 사용하여 회로 기판을 구현하는 경우, 상기 PID를 포함하는 회로 기판에는 회로 형성을 위한 도금 공정에서 증착용장비인 스퍼터를 사용해야 하며, 이로 인한 공정 비용이 증가하는 문제가 있다. 나아가, 상기 PID를 포함하는 회로 기판에서는 PID로 구성된 절연층과 회로 패턴 사이의 접착력이 낮은 문제점이 있으며, 이에 따라 상기 회로 패턴이 절연층으로부터 분리되는 문제가 있다. 예를 들어, PID를 포함하는 회로 기판에서는 회로 패턴 형성 공정이나 솔더링 과정에서 높은 공정 온도(예를 들어, 250도 이상)가 요구되며, 이와 같은 높은 공정 온도에 의해, 상기 PID와 회로 패턴 사이의 접착력이 저하되어, 상기 절연층으로부터 회로 패턴이 탈락되는 문제가 있다.
이에 따라, 실시 예에서의 절연층은 2.0 내지 3.0 사이의 유전율(Dk)을 가지는 RCC 또는 프리프레그로 형성될 수 있다. 이를 통해, 실시 예에서는 저유전율을 가지는 회로 기판을 제공함에 따라 5G용 제품에 적용이 가능하면서, 상기 PID가 가지는 신뢰성 문제를 해결하도록 한다.
한편, RCC나 프레프레그를 포함하는 절연층은 스몰 비아의 형성에 한계가 있다. 이때, 실시 예에서는 표면에 동박층이 적층된 절연층에 비아 홀을 형성할 때, 상기 동박층을 우선 제거하도록 한다. 예를 들어, 실시 예에서는 비아 홀이 형성된 위치에 대응하는 동박층의 일부 영역을 에칭으로 우선 제거한다. 그리고, 실시 예에서는 상기 동박층의 제거를 통해 노출된 절연층의 표면 상에, 레이저 가공 공정을 진행하여 원하는 사이즈의 비아 홀을 형성하는 공정을 진행한다. 이에 따라, 실시 예에서는 상기 비아 홀 형성 공정에서 상기 절연층만을 가공하면 되며, 이에 따라 레이저의 세기를 비교 예 대비 낮출 수 있다. 이를 통해, 실시 예에서는 비아 홀의 최대폭과 최소폭의 차이를 줄일 수 있고, 이에 따라 스몰 비아의 형성이 가능하다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 절연층;
    상기 절연층 위에 배치된 제1 회로 패턴층;
    상기 절연층의 아래에 배치된 제2 회로 패턴층; 및
    상기 절연층을 관통하며 상기 제1 회로 패턴층과 상기 제2 회로 패턴층을 연결하는 비아를 포함하고,
    상기 비아는,
    상면에서 제1 폭을 가지고,
    상기 상면 및 하면 사이의 제1 영역에서 상기 제1 폭보다 작은 제2 폭을 가지며,
    상기 제1 영역은, 상기 비아의 전체 영역 중 최소의 폭을 가지는 영역이고,
    상기 제2 폭은,
    상기 제1 폭의 70% 내지 99%의 범위를 만족하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 폭은,
    상기 비아의 상면의 최대 폭 및 평균 폭 중 어느 하나인,
    회로 기판.
  3. 제1항에 있어서,
    상기 비아의 상기 제1 폭과 상기 제2 폭의 차이 값의 1/2는,
    상기 제1 폭의 0.1% 내지 20%의 범위를 만족하는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 회로 패턴층은,
    상기 비아의 상면과 직접 연결되는 제1 패드를 포함하고,
    상기 제2 회로 패턴층은,
    상기 비아의 하면과 직접 연결되는 제2 패드를 포함하는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 패드는 제3 폭을 가지고,
    상기 제1 패드의 제3 폭과 상기 비아의 제2 폭의 차이 값의 1/2은 4.0㎛ 이하인,
    회로 기판.
  6. 제4항에 있어서,
    상기 제1 패드는 제3 폭을 가지고,
    상기 제1 패드의 제3 폭과 상기 비아의 제1 폭의 차이 값의 1/2은 0.75㎛ 내지 2.97㎛의 범위를 만족하는,
    회로 기판.
  7. 제4항에 있어서,
    상기 제1 패드는,
    상기 절연층의 상면에 배치되는 동박층과,
    상기 동박층 상에 배치되는 제1 도금층과,
    상기 제1 도금층 상에 배치되는 제2 도금층을 포함하는,
    회로 기판.
  8. 제7항에 있어서,
    상기 제1 패드의 상기 제1 도금층은,
    상기 절연층의 상면과 직접 접촉하지 않는,
    회로 기판.
  9. 제7항에 있어서,
    상기 제1 패드의 상기 동박층의 측면은 제1 경사각을 가지고,
    상기 비아의 측면은 상기 제1 경사각과 다른 제2 경사각을 가지는,
    회로 기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 절연층은,
    RCC(Resin coated copper) 및 프리프레그 중 어느 하나를 포함하는,
    회로 기판.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 절연층은
    2.0 내지 3.0 사이의 유전율(Dk)을 가지는,
    회로 기판.
  12. 복수의 절연층;
    상기 복수의 절연층에 배치되는 회로 패턴층;
    상기 복수의 절연층을 관통하며, 서로 다른 절연층에 배치된 회로 패턴층을 연결하는 비아;
    상기 복수의 절연층 중 최상측 절연층의 회로 패턴층 상에 배치되는 접속부;
    상기 접속부 상에 배치되는 칩;
    상기 최상측 절연층 상에 배치되고, 상기 칩을 몰딩하는 몰딩층을 포함하고,
    상기 비아는,
    상면에서 제1 폭을 가지고,
    상기 상면 및 하면 사이의 제1 영역에서 상기 제1 폭보다 작은 제2 폭을 가지며,
    상기 제1 영역은, 상기 비아의 전체 영역 중 최소의 폭을 가지는 영역이고,
    상기 제2 폭은,
    상기 제1 폭의 70% 내지 99%의 범위를 만족하는,
    패키지 기판.
  13. 제12항에 있어서,
    상기 칩은 폭 방향으로 상호 이격되어 배치되는 제1 칩 및 제2 칩을 포함하고,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
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