KR20230005754A - 반도체 디바이스의 제조 방법 - Google Patents
반도체 디바이스의 제조 방법 Download PDFInfo
- Publication number
- KR20230005754A KR20230005754A KR1020220075344A KR20220075344A KR20230005754A KR 20230005754 A KR20230005754 A KR 20230005754A KR 1020220075344 A KR1020220075344 A KR 1020220075344A KR 20220075344 A KR20220075344 A KR 20220075344A KR 20230005754 A KR20230005754 A KR 20230005754A
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- processing
- oxide semiconductor
- plasma
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 115
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000007789 gas Substances 0.000 claims description 138
- 229910052760 oxygen Inorganic materials 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 26
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 3
- 239000011787 zinc oxide Substances 0.000 claims description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 1
- 229910052733 gallium Inorganic materials 0.000 claims 1
- 229910052738 indium Inorganic materials 0.000 claims 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical group [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 30
- 239000000758 substrate Substances 0.000 description 29
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000000137 annealing Methods 0.000 description 9
- 238000001228 spectrum Methods 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000006698 induction Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 206010021143 Hypoxia Diseases 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000003507 refrigerant Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
반도체 디바이스의 특성을 향상시키는 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
Cl계 가스로 이루어지는 제1 처리 가스에 의해 형성된 플라스마에 의해, 산화물 반도체의 상층의 도전체층을 에칭하는 공정과, Ar 가스로 이루어지는 제2 처리 가스에 의해 형성된 플라스마에 의해, 상기 산화물 반도체의 채널 영역 중에 형성되는 대미지층을 제거하는 공정을 갖는, 반도체 디바이스의 제조 방법.
Cl계 가스로 이루어지는 제1 처리 가스에 의해 형성된 플라스마에 의해, 산화물 반도체의 상층의 도전체층을 에칭하는 공정과, Ar 가스로 이루어지는 제2 처리 가스에 의해 형성된 플라스마에 의해, 상기 산화물 반도체의 채널 영역 중에 형성되는 대미지층을 제거하는 공정을 갖는, 반도체 디바이스의 제조 방법.
Description
본 발명은, 반도체 디바이스의 제조 방법에 관한 것이다.
특허문헌 1에는, 게이트 전극과, 게이트 전극과 겹치는 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극과 겹치는 산화물 적층막과, 산화물 적층막 상에 접하는 소스 전극 및 드레인 전극과, 소스 전극 상 및 드레인 전극 상에 접하는 산화물 절연막을 갖는 반도체 장치가 개시되어 있다.
그런데, 특허문헌 1에 기재된 바와 같은 BCE(Back Channel Etching)형의 TFT(Thin Film Transistor)에 있어서, 산화물 반도체(산화물 적층막) 상에 도전체층을 형성한 후, 도전체층을 플라스마 처리에 의해 에칭하여 소스 전극 및 드레인 전극을 형성한다. 이 플라스마 처리에 의해, 산화물 반도체의 채널 영역에 대미지가 발생하여, TFT의 특성이 악화된다.
상기 과제에 대하여, 일 측면에서는, 반도체 디바이스의 특성을 향상시키는 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 하나의 양태에 의하면, Cl계 가스로 이루어지는 제1 처리 가스에 의해 형성된 플라스마에 의해, 산화물 반도체의 상층의 도전체층을 에칭하는 공정과, Ar 가스로 이루어지는 제2 처리 가스에 의해 형성된 플라스마에 의해, 상기 산화물 반도체의 채널 영역 중에 형성되는 대미지층을 제거하는 공정을 갖는, 반도체 디바이스의 제조 방법이 제공된다.
하나의 측면에 의하면, 반도체 디바이스의 특성을 향상시키는 반도체 디바이스의 제조 방법을 제공할 수 있다.
도 1은, 실시 형태에 따른 플라스마 처리 장치의 일례를 도시하는 단면 모식도.
도 2는, 반도체 디바이스를 제조하는 기판 처리의 일례를 도시하는 흐름도.
도 3은, 피처리 기판의 단면 모식도의 일례.
도 4는, 제1 처리 가스에 의해 형성된 플라스마에 노출된 산화물 반도체의 XPS 분석의 일례.
도 5는, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 6은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 7은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 8은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 9는, 반도체 디바이스의 I-V 특성의 결과의 일례를 나타내는 그래프.
도 2는, 반도체 디바이스를 제조하는 기판 처리의 일례를 도시하는 흐름도.
도 3은, 피처리 기판의 단면 모식도의 일례.
도 4는, 제1 처리 가스에 의해 형성된 플라스마에 노출된 산화물 반도체의 XPS 분석의 일례.
도 5는, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 6은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 7은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 8은, 산화물 반도체의 표면에 있어서의 OI와 OII의 피크비의 결과의 일례를 나타내는 그래프.
도 9는, 반도체 디바이스의 I-V 특성의 결과의 일례를 나타내는 그래프.
이하, 도면을 참조하여 본 개시를 실시하기 위한 형태에 대하여 설명한다. 각 도면에 있어서, 동일 구성 부분에는 동일 부호를 붙이고, 중복된 설명을 생략하는 경우가 있다.
[플라스마 처리 장치]
먼저, 실시 형태에 따른 플라스마 처리 장치(10)에 대해서, 도 1을 사용하여 설명한다. 도 1은, 실시 형태에 따른 플라스마 처리 장치(10)의 일례를 도시하는 단면 모식도이다. 실시 형태에 따른 플라스마 처리 장치(10)는, 처리실(4) 내에서 유도 결합에 의해 플라스마를 발생시켜, 피처리 기판(G)을 처리하는 장치이다. 실시 형태에 따른 플라스마 처리 장치(10)는, 예를 들어 FPD(Flat Panel Display)용 유리 기판 상에 박막 트랜지스터를 형성할 때의 메탈막, ITO막, 산화막 등의 에칭이나, 레지스트막의 애싱 처리 등에 사용된다. 여기서, FPD로서는, 액정 디스플레이(LCD), 일렉트로 루미네센스(Electro Luminescence: EL) 디스플레이, 플라스마 디스플레이 패널(PDP) 등이 예시된다.
플라스마 처리 장치(10)는, 도전성 재료, 예를 들어 내벽면이 양극 산화 처리(알루마이트 처리)된 알루미늄으로 이루어지는 각통 형상의 기밀한 처리 용기(1)를 갖는다. 처리 용기(1)는, 접지선(1a)에 의해 접지되어 있다. 처리 용기(1)는, 처리 용기(1)와 절연되어서 형성된 금속 창(2)에 의해 상부의 안테나실(3)과, 하부의 처리실(4)로 구획되어 있다. 금속 창(2)은, 본 예에서는 처리실(4)의 천장벽을 구성한다. 금속 창(2)은, 예를 들어 비자성체이며 도전성의 금속으로 구성된다. 비자성체이며 도전성의 금속의 예는, 알루미늄, 또는 알루미늄을 포함하는 합금이다. 금속 창(2)은, 처리 용기(1)의 측벽에 지지되어 있다.
안테나실(3)의 중앙에서 관통하고, 가스 유로(12)에 연통되도록 가스 공급관(20a)이 마련되어 있다. 가스 유로(12)는, 복수의 분기 배관으로 분기되고(도시하지 않음), 절연물(6)에 의해 복수로 분할된 금속 창(2)의 부분 창에 접속되어, 각각의 부분 창에 가스를 공급한다. 각각의 부분 창은, 내부에 가스 공간을 갖고(도시하지 않음), 처리실(4)에 면한 면에 복수의 가스 토출구를 갖고, 복수의 가스 토출 구멍으로부터 처리실(4) 내에 가스를 공급한다. 가스 공급관(20a)은, 처리 용기(1)의 천장으로부터 그 외측으로 관통하고, 처리 가스 공급원 및 밸브 시스템 등을 포함하는 처리 가스 공급부(20)에 접속되어 있다. 따라서, 플라스마 처리에 있어서는, 처리 가스 공급부(20)로부터 공급된 처리 가스가 가스 공급관(20a)을 통해 처리실(4) 내로 토출된다.
안테나실(3) 내에는 금속 창(2) 상에, 금속 창(2)에 면하도록 고주파(RF) 안테나(13)가 배치되어 있다. 고주파 안테나(13)는 절연 부재로 이루어지는 스페이서(17)에 의해 금속 창(2)으로부터 이격되어 있다. 고주파 안테나(13)는, 와권상의 안테나를 구성하고 있고(도시하지 않음), 금속 창(2)은, 와권상의 안테나의 하부에서, 예를 들어 24개의 부분 창으로 분할되어 있다. 고주파 안테나(13)는, 안테나실(3)에 있어서, 절연 부재인 스페이서(17)를 통해 금속 창(2)의 상부에 배치되고, 처리실(4)에 유도 결합 플라스마를 생성하는 유도 결합 안테나의 일례이다.
플라스마 처리 중, 제1 고주파 전원(소스 전원)(15)으로부터는, 유도 전계 형성용의, 예를 들어 주파수가 13.56MHz인 고주파 전력이 정합기(14) 및 급전 부재(16)를 통해 고주파 안테나(13)로 공급된다. 본 예의 고주파 안테나(13)는, 도시하지 않지만, 동심상으로 외측 환상 안테나, 중간 환상 안테나, 내측 환상 안테나로 구성되어 있고, 각각 급전 부재(16)에 접속되는 급전부(41, 42, 43)를 갖는다. 이들 각 급전부(41, 42, 43)로부터 안테나선이 둘레 방향으로 연장되어, 3환상의 고주파 안테나(13)가 구성된다. 각 안테나선의 종단에는 콘덴서(18)가 접속되고, 각 안테나선은 콘덴서(18)를 통해 고주파 안테나(13)의 측벽(3a)에 접속되고, 접지된다. 이렇게 고주파 안테나(13)에 공급된 고주파 전력에 의해, 금속 창(2)을 통해 처리실(4) 내에 유도 전계가 형성되고, 이 유도 전계에 의해 처리실(4) 내에 공급된 처리 가스가 플라스마화된다.
처리실(4) 내의 하방에는, 금속 창(2)을 사이에 두고 고주파 안테나(13)와 대향하도록, 피처리 기판(G), 예를 들어 유리 기판을 적재하기 위한 스테이지(ST)가 마련되어 있다. 스테이지(ST)는, 기대(23) 및 절연체 프레임(24)을 갖는다. 기대(23)는, 도전성 재료, 예를 들어 표면이 양극 산화 처리된 알루미늄으로 구성되어 있다.
기대(23)는 절연체 프레임(24) 내에 수납되고, 또한, 처리실(4)의 저면에 지지된다. 또한, 처리실(4)의 측벽(4a)에는, 피처리 기판(G)을 반입출하기 위한 반입출구(27a) 및 그것을 개폐하는 게이트 밸브(27)가 마련되어 있다.
기대(23)에는, 중공의 지주(25) 내에 마련된 급전선(25a)에 의해, 정합기(28)를 통해 제2 고주파 전원(바이어스 전원)(29)이 접속되어 있다. 제2 고주파 전원(29)은, 플라스마 처리 중에, 바이어스 전압용의 고주파 전력, 예를 들어 주파수가 3.2MHz인 고주파 전력을 기대(23)에 인가한다. 이 바이어스 전압용의 고주파 전력에 의해 피처리 기판(G) 상에 바이어스 전압을 생성하여, 처리실(4) 내에 생성된 플라스마 중의 이온이 피처리 기판(G)에 인입된다.
정전 척(26)은, 기대(23) 상에 마련되고, 피처리 기판(G)을 적재한다. 정전 척(26)은, 절연체 사이에 척 전극(26a)을 끼워 넣은 구조로 되어 있다. 척 전극(26a)에는 직류 전원(47)이 접속되어 있다. 직류 전원(47)으로부터 척 전극(26a)에 직류 전압이 인가됨으로써 쿨롱력이 발생하고, 피처리 기판(G)은, 정전 척(26)에 의해 흡착 유지된다.
또한, 기대(23) 내에는, 피처리 기판(G)의 온도를 제어하기 위해서, 세라믹 히터 등의 가열 수단이나 냉매 유로 등으로 이루어지는 온도 제어 기구와 온도 센서가 마련되어도 된다. 이들 기구나 부재에 대한 배관이나 배선은, 모두 중공의 지주(25)를 통하여 처리 용기(1) 밖으로 도출된다.
스테이지(ST)와 처리실(4)의 측벽(4a) 사이에는, 배플판(32)이 연속적 혹은 단속적으로 환상으로 스테이지(ST)를 둘러싸고 마련되고, 처리실(4)로부터 배기 공간으로 가스를 통과시킨다. 처리실(4)의 저부에는, 배기관(31)을 통해 진공 펌프 등을 포함하는 배기 장치(30)가 접속된다. 배기 장치(30)에 의해, 배플판(32) 아래의 배기 공간이 배기되고, 플라스마 처리 중, 처리실(4) 내가 소정의 진공 분위기(예를 들어 1.33Pa)로 설정 및 유지된다.
정전 척(26)과 피처리 기판(G) 사이에 열 전달용 가스로서 He 가스를 공급하기 위한 He 가스 유로(55)가 마련되어 있다. He 가스 유로(55)에는, He 가스 라인(56)이 접속되고, 압력 제어 밸브(57)를 통해 He원에 접속된다.
플라스마 처리 장치(10)의 각 구성부는, 컴퓨터로 이루어지는 제어부(50)에 접속되고, 제어부(50)에 의해 제어되는 구성으로 되어 있다. 또한, 제어부(50)에는, 공정 관리자가 플라스마 처리 장치(10)를 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드나, 플라스마 처리 장치(10)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다. 또한, 제어부(50)에는 기억부(52)가 접속되어 있다. 기억부(52)에는, 플라스마 처리 장치(10)에 있어서 실행되는 각종 처리를 제어부(50)의 제어에 의해 실현하기 위한 제어 프로그램 및 처리 조건에 따라서 플라스마 처리 장치(10)의 각 구성부에 처리를 실행시키기 위한 프로그램인 레시피가 저장되어 있다. 레시피는 하드 디스크나 반도체 메모리에 기억되어 있어도 되고, CD-ROM, DVD 등의 가반성의 기억 매체에 수용된 상태에서 기억부(52)의 소정 위치에 세트하도록 해도 된다. 또한, 다른 쪽의 장치로부터, 예를 들어 전용 회선을 통해 레시피를 적절히 전송시키도록 해도 된다. 그리고, 필요에 따라, 유저 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출하여 제어부(50)에 실행시킴으로써, 플라스마 처리 장치(10)의 처리실(4) 내에서 피처리 기판(G)에 원하는 처리가 행하여진다.
이러한 구성의 플라스마 처리 장치(10)에서는, 고주파 안테나(13)에 공급된 고주파 전력에 의해, 금속 창(2)을 통해 처리실(4) 내에 유도 전계가 형성된다. 이 유도 전계에 의해 처리실(4) 내에 공급된 처리 가스가 플라스마화되어, 유도 결합 플라스마를 사용하여 피처리 기판(G)에 원하는 처리가 행하여진다.
다음으로, 반도체 디바이스의 제조 방법에 대해서, 도 2 및 도 3을 사용하여 설명한다. 도 2는, 반도체 디바이스를 제조하는 기판 처리의 일례를 도시하는 흐름도이다. 도 3은, 피처리 기판(G)의 단면 모식도의 일례이다. 여기에서는, 반도체 디바이스로서, BCE(Back Channel Etching)형의 TFT(Thin Film Transistor)를 형성한다.
스텝 S101에 있어서, 피처리 기판(G)을 준비한다. 도 3의 (a)는, 스텝 S101에 있어서 준비되는 피처리 기판(G)의 단면 모식도의 일례이다. 피처리 기판(G)은, 기체(210)와, 게이트 전극(220)과, 게이트 절연막(230)과, 산화물 반도체(240)와, 도전체층(250)을 갖는다.
기체(210)는, 예를 들어 실리콘 산화막, 실리콘 질화막 등의 절연막으로 형성된다. 게이트 전극(220)은, 예를 들어 몰리브덴, 텅스텐 등의 도전체로 형성되고, 기체(210) 상에 형성된다. 게이트 절연막(230)은, 예를 들어 실리콘 산화막, 실리콘 질화막 등의 절연체로 형성되고, 기체(210) 및 게이트 전극(220) 상에 형성된다. 산화물 반도체(240)는, 예를 들어 인듐-갈륨-아연 산화물 반도체(이하, IGZO라고도 칭함)로 형성되고, 게이트 절연막(230) 상에 형성된다. 도전체층(250)은, 예를 들어 티타늄, 알루미늄, 텅스텐 등의 도전체로 형성되고, 산화물 반도체(240) 및 게이트 절연막(230) 상에 형성된다.
스텝 S102에 있어서, 도전체층(250)을 에칭하여 소스 전극(251) 및 드레인 전극(252)을 형성한다. 먼저, 도전체층(250) 상에 포토레지스트 마스크(도시하지 않음)를 형성한다. 다음으로, 포토레지스트 마스크를 사용하여 도전체층(250)을 에칭하여, 소스 전극(251) 및 드레인 전극(252)을 형성한다. 여기에서는, 플라스마 처리 장치(10)(도 1 참조)를 사용하여, 처리 가스 공급부(20)로부터 처리실(4) 내에 에칭 가스(제1 처리 가스)를 공급하여, 처리실(4) 내에서 유도 결합에 의해 플라스마를 발생시킴으로써, 도전체층(250)에 에칭 처리를 실시한다. 에칭 가스로서는, Cl을 포함하는 가스(Cl계 가스), 예를 들어 Cl2 가스, Cl2에 BCl3을 첨가한 가스 등을 사용할 수 있다. 그 후, 포토레지스트 마스크를 제거한다.
도 3의 (b)는, 스텝 S102에 있어서 에칭 처리가 실시된 피처리 기판(G)의 단면 모식도의 일례이다. 도전체층(250)이 에칭 처리됨으로써, 소스 전극(251) 및 드레인 전극(252)이 형성된다.
또한, 도전체층(250)을 에칭하는 플라스마에 의해, 산화물 반도체(240)에 대미지가 발생하여, 대미지층(산소 결손층)(245)이 형성된다. 도 3의 (b)에 도시하는 바와 같이, 대미지층(245)은, 소스 전극(251)과 드레인 전극(252) 사이의 채널 영역에 형성된다. 대미지층(245)에서는, 산화물 반도체(240)가 플라스마에 노출됨으로써, 산소(O)의 결손(결함)이 발생하여, 산화물 반도체(240)가 도체화된다.
스텝 S103에 있어서, 산화물 반도체(240)의 대미지층(산소 결손층)(245)을 제거한다. 여기에서는, 플라스마 처리 장치(10)(도 1 참조)를 사용하여, 처리 가스 공급부(20)로부터 처리실(4) 내에 Ar 가스(제2 처리 가스)를 공급하여, 처리실(4) 내에서 유도 결합에 의해 플라스마를 발생시킨다. 예를 들어, Ar 가스 10mT로 압력 조절하고, 제1 고주파 전원(소스 전원)(15)의 소스 전력을 4kW로 하고 제2 고주파 전원(바이어스 전원)(29)의 바이어스 전력을 2kW로 하여, 120초간 방전 처리한다. 이 처리에 의해, 아르곤(Ar)은 소스 전력에 의해 이온화되고, 이온화된 아르곤(Ar)은 바이어스 전력에 의해 운동 에너지를 갖고 피처리 기판(G)의 표면에 충돌한다. 이온화된 아르곤(Ar)을 산화물 반도체(240)의 대미지층(245)에 충돌시킴으로써, 대미지층(245)을 물리적으로 에칭하여, 대미지층(245)을 제거한다.
도 3의 (c)는, 스텝 S103에 있어서 처리가 실시된 피처리 기판(G)의 단면 모식도의 일례이다. 이온화된 아르곤(Ar)이 충돌함으로써, 대미지층(245)(도 3의 (b) 참조)이 제거된다.
스텝 S104에 있어서, 산화물 반도체(240), 소스 전극(251) 및 드레인 전극(252) 상에, 절연막(260)을 형성한다. 절연막(260)은, 예를 들어 실리콘 산화막, 실리콘 질화막 등의 절연체로 형성된다. 절연막(260)은, 예를 들어 CVD(Chemical Vapor Deposition) 장치에서 성막된다.
도 3의 (d)는, 스텝 S104에 있어서 처리가 실시된 피처리 기판(G)의 단면 모식도의 일례이다. 산화물 반도체(240), 소스 전극(251) 및 드레인 전극(252) 상에 절연막(260)이 형성된다.
스텝 S105에 있어서, 피처리 기판(G)에 어닐 처리가 실시된다. 어닐 처리에 의해, 반도체 디바이스를 활성화한다. 이에 의해, 피처리 기판(G)에 반도체 디바이스로서의 TFT가 형성된다.
다음으로, 산화물 반도체(240)의 대미지에 대해서, 도 4 내지 도 7을 사용하여 설명한다.
도 4는, 제1 처리 가스에 의해 형성된 플라스마에 노출된 산화물 반도체(240)의 XPS 분석의 일례이다. 여기에서는, 스텝 S102의 도전체층(250)의 에칭 처리에 있어서의 산화물 반도체(240)의 대미지를 모의하여, 산화물 반도체(240)(IGZO)에 대하여 제1 처리 가스(Cl2 가스)로 플라스마 에칭 처리를 실시하고, 산화물 반도체(240)의 표면에 대미지층(245)을 형성하였다. 그리고, 표면에 대미지층(245)이 형성된 산화물 반도체(240)에 대하여 XPS 분석을 하였다.
도 4의 (a)는, 횡축은 결합 에너지(Binding Energy)(eV)를 나타내고, 종축은 강도(intensity)(a.u.)를 나타낸다. 또한, 스펙트럼(301)은, 산화물 반도체(240)의 표면에 있어서의 XPS 분석의 결과를 나타낸다. 또한, 스펙트럼(302 내지 312)은, 산화물 반도체(240)의 표면으로부터 1.3nm씩 깊이 방향으로 파고든 위치에 있어서의 XPS 분석의 결과를 나타낸다. 도 4의 (b)는, 산화물 반도체(240)의 표면에 있어서의 XPS 분석의 결과를 나타낸다. 도 4의 (c)는, 산화물 반도체(240)의 표면으로부터 1.3nm 깊이 방향으로 파고든 위치에 있어서의 XPS 분석의 결과를 나타낸다.
여기서, O1s 궤도의 스펙트럼(실선으로 나타냄)은 OI 스펙트럼(일점 쇄선으로 나타냄)과 OII 스펙트럼(파선으로 나타냄)으로 분리할 수 있다. OI 스펙트럼은, 산소 원자와 금속 원자의 결합에 기초한다. OII 스펙트럼은, 산소 결손에 기초한다. 따라서, OI 스펙트럼의 피크 강도(화살표로 나타냄)와 OII 스펙트럼의 피크 강도(화살표로 나타냄)의 비(OI와 OII의 피크비, OI/OII)를 산소 결손의 지표로서 사용한다. 산소 결손이 많을수록 OI와 OII의 피크비(OI/OII)는 작아지고, 산소 결손이 적을수록 OI와 OII의 피크비(OI/OII)는 커진다.
도 4의 (b)에 있어서 OI와 OII의 피크비(OI/OII)는 0.31이 되고, 도 4의 (c)에 있어서 OI와 OII의 피크비(OI/OII)는 35.6이 되었다. 즉, OI와 OII의 피크비(OI/OII)는, 도 4의 (b)에 나타내는 산화물 반도체(240)의 표면과 비교하여, 도 4의 (c)에 나타내는 산화물 반도체(240)의 표면으로부터 깊이 방향 1.3nm의 위치에서 급격하게 커진다. 즉, 산화물 반도체(240)의 대미지층(245)은, 산화물 반도체(240)의 표면으로부터 1.5nm 이내에 국재하고 있다.
도 5는, 산화물 반도체(240)의 표면에 있어서의 OI와 OII의 피크비(OI/OII)의 결과의 일례를 나타내는 그래프이다. 여기에서는, 제1 처리 가스 및 제2 처리 가스의 가스종에 의한 산화물 반도체(240)의 대미지 및 대미지의 개선의 영향을 설명한다.
도 5의 (a)는, 미처리(Initial)의 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 5의 (b)는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 5의 (c)는, 제1 처리 가스로서 Cl2 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다.
도 5의 (a)에 나타내는 미처리의 산화물 반도체(240)의 표면과 비교하여, 도 5의 (b), (c)에 나타내는 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면은, OI와 OII의 피크비(OI/OII)가 감소한다. 즉, 제1 처리 가스에 의해 형성된 플라스마에 의해, 산화물 반도체(240)에 대미지가 발생하고 있다. 또한, BCl3 가스를 첨가한 도 5의 (b)는, BCl3 가스를 첨가하지 않은 도 5의 (c)와 비교하여, 산화물 반도체(240)의 대미지가 크게 되어 있다.
도 5의 (d) 내지 (g)는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하여, 제1 처리 가스에 의해 형성된 플라스마로 산화물 반도체(240)에 처리를 실시하였다. 도 5의 (d)는, 제2 처리 가스로서 O2 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 5의 (e)는, 제2 처리 가스로서 CF4 가스와 O2 가스의 혼합 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 5의 (f)는, 제2 처리 가스로서 Ar 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 5의 (g)는, 제2 처리 가스로서 O2 가스를 사용하고, 또한 바이어스 전력을 인가하여 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다.
O2 가스의 플라스마 처리(도 5의 (d) 참조) 및 CF4 가스와 O2 가스의 혼합 가스의 플라스마 처리(도 5의 (e) 참조)에서는, 산화물 반도체(240)의 대미지의 개선은 보이지 않았다. 한편, Ar 가스의 플라스마 처리(도 5의 (f) 참조)에서는, 산화물 반도체(240)의 대미지가 개선되었다. 또한, 바이어스 전력을 인가한 O2 가스의 플라스마 처리(도 5의 (g) 참조)에서는, 산화물 반도체(240)의 대미지가 진행되었다.
도 6은, 산화물 반도체(240)의 표면에 있어서의 OI와 OII의 피크비(OI/OII)의 결과의 일례를 나타내는 그래프이다. 여기에서는, 플라스마 처리 시의 소스 전력과 바이어스 전력의 비에 의한 산화물 반도체(240)의 대미지의 개선의 영향을 설명한다.
도 6에서는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 산화물 반도체(240)에 처리를 실시한 후, 제2 처리 가스로서 Ar 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 또한, Ar 가스 공급량 1000sccm, 처리실(4)의 압력 10mT, 소스 전력을 4kW, 처리 시간 120초로 하였다. 바이어스 전력을 0kW, 2kW, 4kW로 한 경우의 결과를 각각 나타낸다. 또한, Ref는, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다.
도 6에 나타내는 바와 같이, 바이어스 전력 2kW 및 4kW에 있어서, OI와 OII의 피크비(OI/OII)가 크게 개선되었다. 바꾸어 말하면, 「소스 전력:바이어스 전력」의 비가 2:1 이상 1:1 이하의 범위 내에 있어서, 산화물 반도체(240)의 대미지를 적합하게 개선할 수 있다.
도 7은, 산화물 반도체(240)의 표면에 있어서의 OI와 OII의 피크비(OI/OII)의 결과의 일례를 나타내는 그래프이다. 여기에서는, 처리 시간에 의한 산화물 반도체(240)의 대미지의 개선의 영향을 설명한다.
도 7에서는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 산화물 반도체(240)에 처리를 실시한 후, 제2 처리 가스로서 Ar 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 또한, 제2 처리 가스에 의한 플라스마 처리에서는, Ar 가스 공급량 1000sccm, 처리실(4)의 압력 10mT, 소스 전력을 4kW, 바이어스 전력을 2kW로 하였다. 도 7의 (b)는, 제2 처리 가스에 의한 처리 시간을 120초로 한 경우의 결과를 나타낸다. 도 7의 (c)는, 제2 처리 가스에 의한 처리 시간을 240초로 한 경우의 결과를 나타낸다. 또한, 도 7의 (a)는, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다.
도 7에 나타내는 바와 같이, 처리 시간 120초에 있어서, 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)가 크게 개선되었다. 또한, 처리 시간 240초에 있어서의 결과로 나타내는 바와 같이, OI와 OII의 피크비(OI/OII)는, 처리 시간에 대하여 포화되는 것을 확인할 수 있었다.
다음으로, 산화물 반도체(240)의 대미지 및 반도체 디바이스의 특성에 대해서, 도 8 및 도 9를 사용하여 설명한다.
도 8은, 산화물 반도체(240)의 표면에 있어서의 OI와 OII의 피크비(OI/OII)의 결과의 일례를 나타내는 그래프이다.
도 8의 (a)는, 미처리(Initial)의 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 8의 (b)는, 제1 처리 가스로서 Cl2 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 8의 (c)는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 도 8의 (d)는, 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 제1 처리 가스에 의해 형성된 플라스마로 산화물 반도체(240)에 처리를 실시한 후, 제2 처리 가스로서 Ar 가스를 사용하고, 제2 처리 가스에 의해 형성된 플라스마로 처리가 실시된 산화물 반도체(240)의 표면에 대한 OI와 OII의 피크비(OI/OII)를 나타낸다. 또한, 도 8에 있어서, OI와 OII의 피크비(OI/OII)는, (a)가 1이 되도록 정규화되어 있다.
도 9는, 도 8의 (b) 내지 (d)에 있어서의 반도체 디바이스의 I-V 특성의 결과의 일례를 나타내는 그래프이다. 각 그래프의 횡축은 게이트-소스 간 전압 Vgs를 나타내고, 각 그래프의 종축은 드레인 전류 Id를 나타낸다. 또한, 드레인 전압 Vd가 5.1V인 경우의 결과를 실선으로 나타내고, 드레인 전압 Vd가 0.1V인 경우의 결과를 파선으로 나타낸다. 또한, 도 9의 「Etching」은, 스텝 S102에 있어서 도전체층(250)을 에칭하여 소스 전극(251) 및 드레인 전극(252)를 형성한 상태(도 3의 (b) 참조)에 있어서의 각 반도체 디바이스의 I-V 특성을 나타낸다. 도 9의 「Ar Treat」는, 스텝 S103에 있어서 산화물 반도체(240)의 대미지층(245)을 제거한 상태(도 3의 (c) 참조)에 있어서의 각 반도체 디바이스의 I-V 특성을 나타낸다. 도 9의 「CVD」는, 스텝 S104에 있어서 절연막(260)을 형성한 상태(도 3의 (d) 참조)에 있어서의 각 반도체 디바이스의 I-V 특성을 나타낸다. 도 9의 「Post Anneal」은, 스텝 S105의 어닐 처리 후에 있어서의 각 반도체 디바이스의 I-V 특성을 나타낸다.
도 9의 (b)에서는, 스텝 S102에 있어서 제1 처리 가스로서 Cl2 가스를 사용하고, 스텝 S103을 스킵하고, 스텝 S104에 있어서 절연막(260)의 성막, 스텝 S105에 있어서 어닐 처리를 행하여, 반도체 디바이스를 형성하였다. 어닐 처리 후의 I-V 특성에는, 히스테리시스가 발생하고 있다. 또한, 드레인 전류 Id는, 게이트-소스 간 전압 Vgs가 0V보다도 큰 전압에서 상승한다.
도 9의 (c)에서는, 스텝 S102에 있어서 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 스텝 S103을 스킵하고, 스텝 S104에 있어서 절연막(260)의 성막, 스텝 S105에 있어서 어닐 처리를 행하여, 반도체 디바이스를 형성하였다. 어닐 처리 후의 I-V 특성에는, 절연화되어 있다.
도 9의 (d)에서는, 스텝 S102에 있어서 제1 처리 가스로서 Cl2 가스에 BCl3 가스를 첨가한 가스를 사용하고, 스텝 S103에 있어서 제2 처리 가스로서 Ar 가스를 사용하고, 스텝 S104에 있어서 절연막(260)의 성막, 스텝 S105에 있어서 어닐 처리를 행하여, 반도체 디바이스를 형성하였다. 어닐 처리 후의 I-V 특성에는, 히스테리시스가 개선되어 있다. 또한, 드레인 전류 Id는, 게이트-소스 간 전압 Vgs가 대략 0V에서 상승한다. 즉, 반도체 디바이스의 I-V 특성을 개선할 수 있다.
이상에 설명한 바와 같이, 본 실시 형태에 따른 반도체 디바이스의 제조 방법에 의하면, 산화물 반도체(240)의 대미지를 개선하여, 반도체 디바이스의 특성을 향상시킬 수 있다.
금회 개시된 실시 형태에 따른 반도체 디바이스의 제조 방법은, 모든 점에 있어서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 실시 형태는, 첨부의 청구범위 및 그 주지를 일탈하지 않고, 다양한 형태로 변형 및 개량이 가능하다. 상기 복수의 실시 형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있고, 또한, 모순되지 않는 범위에서 조합할 수 있다.
Claims (4)
- Cl계 가스로 이루어지는 제1 처리 가스에 의해 형성된 플라스마에 의해, 산화물 반도체의 상층의 도전체층을 에칭하는 공정과,
Ar 가스로 이루어지는 제2 처리 가스에 의해 형성된 플라스마에 의해, 상기 산화물 반도체의 채널 영역 중에 형성되는 대미지층을 제거하는 공정을 갖는,
반도체 디바이스의 제조 방법. - 제1항에 있어서, 상기 대미지층은, 상기 산화물 반도체 중에서 형성되는 산소 결손층인,
반도체 디바이스의 제조 방법. - 제1항 또는 제2항에 있어서, 상기 산화물 반도체는, 인듐갈륨아연 산화물 반도체인,
반도체 디바이스의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 대미지층을 에칭하는 공정은, 소스 전력과 바이어스 전력의 비율이, 2:1 이상, 1:1 이하인,
반도체 디바이스의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2021-110341 | 2021-07-01 | ||
| JP2021110341A JP2023007231A (ja) | 2021-07-01 | 2021-07-01 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230005754A true KR20230005754A (ko) | 2023-01-10 |
Family
ID=84737170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220075344A KR20230005754A (ko) | 2021-07-01 | 2022-06-21 | 반도체 디바이스의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2023007231A (ko) |
| KR (1) | KR20230005754A (ko) |
| CN (1) | CN115565872A (ko) |
| TW (1) | TW202310044A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018078339A (ja) | 2012-11-30 | 2018-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2021
- 2021-07-01 JP JP2021110341A patent/JP2023007231A/ja active Pending
-
2022
- 2022-06-21 KR KR1020220075344A patent/KR20230005754A/ko not_active Application Discontinuation
- 2022-06-21 CN CN202210702924.0A patent/CN115565872A/zh active Pending
- 2022-06-22 TW TW111123166A patent/TW202310044A/zh unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018078339A (ja) | 2012-11-30 | 2018-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2023007231A (ja) | 2023-01-18 |
| TW202310044A (zh) | 2023-03-01 |
| CN115565872A (zh) | 2023-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10854492B2 (en) | Edge ring assembly for improving feature profile tilting at extreme edge of wafer | |
| US9396962B2 (en) | Etching method | |
| CN108504996B (zh) | 成膜方法和等离子体处理装置 | |
| US7416677B2 (en) | Exhaust assembly for plasma processing system and method | |
| KR102535095B1 (ko) | 처리 방법 및 플라즈마 처리 장치 | |
| JP2003234331A (ja) | プラズマエッチング方法およびプラズマエッチング装置 | |
| JPH11162958A (ja) | プラズマ処理装置及びその方法 | |
| US9312105B2 (en) | Method for etching insulation film | |
| Okumura | Inductively coupled plasma sources and applications | |
| WO2016047184A1 (ja) | 成膜方法およびスパッタリング装置 | |
| US20140299576A1 (en) | Plasma processing method and plasma processing apparatus | |
| TW201630068A (zh) | 電漿蝕刻方法 | |
| KR101080116B1 (ko) | 반도체 디바이스의 제조 방법 및 기판 처리 장치 | |
| KR102264005B1 (ko) | 플라즈마 처리 장치 | |
| KR20230005754A (ko) | 반도체 디바이스의 제조 방법 | |
| CN110808228B (zh) | 蚀刻方法和半导体器件的制造方法 | |
| TWI497586B (zh) | Plasma etching method | |
| JPWO2019146267A1 (ja) | 反応性イオンエッチング装置 | |
| US11955319B2 (en) | Processing chamber with multiple plasma units | |
| JP2004128210A (ja) | プラズマドーピング方法及び装置 | |
| JP2011040593A (ja) | 半導体装置ならびに半導体装置の製造方法 | |
| JP2024069058A (ja) | 成膜方法及び成膜装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |