KR20230002424A - 광 검출기 및 전자 기기 - Google Patents

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유스케 오타케
토시후미 와카노
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

근적외광에 대한 감도의 향상 및 타이밍 지터 특성의 열화를 억제한다. 광 검출기는, 광전 변환부를 가지는 화소가 행렬 형상으로 복수 배치된 화소 영역을 구비하고, 광전 변환부는, 분리부로 구획된 제1 반도체부와, 제1 반도체부의 서로 반대측에 위치하는 제1 면 및 제2 면 중 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부와, 제2 반도체부에 설치되고, 또한 제2 반도체부에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부와, 제1 반도체부에 설치되고, 또한 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부를 구비하고 있다.

Description

광 검출기 및 전자 기기
본 기술(본 개시에 관한 기술)은, 광 검출기 및 전자 기기에 관한 것으로, 특히, 애벌런치 포토 다이오드(APD: Avalanche Photo Diode)를 가지는 광 검출기 및 전자 기기에 적용하는 유효한 기술에 관한 것이다.
광 검출기로서, 최근, ToF(Time of Flight)법에 의해 거리 계측을 행하는 거리 화상 센서가 주목받고 있다. 이 거리 화소 센서는, 복수의 화소가 행렬 형상으로 배치된 화소 어레이부를 구비하고 있다. 그리고, 화소의 치수나 화소 구조에 의해 디바이스 전체의 효율이 결정된다.
특허문헌 1에는, 광전 변환 소자로서 APD 소자가 구성된 광전 변환부를 가지는 화소가 개시되어 있다. 광전 변환부는, 반도체층에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부와, 이 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부를 가진다.
일본특허공개 2018-088488호 공보
그런데, 광전 변환부(APD 소자)의 근적외광에 대한 감도를 높이기 위해서는, 애벌런치 영역이 형성되는 반도체층의 두께를 두껍게 하는 것이 유효하다. 그러나, 반도체층의 두께를 두껍게 하면, ToF로서 중요한 타이밍 지터(Timing Jitter)특성이 열화하게 된다.
본 기술의 목적은, 근적외광에 대한 감도의 향상 및 타이밍 지터 특성의 열화를 억제하는 것이 가능한 광 검출기 및 그것을 구비한 전자 기기를 제공하는 것에 있다.
본 기술의 일 양태에 관한 광 검출기는, 광전 변환부를 가지는 화소가 행렬 형상으로 복수 배치된 화소 영역을 구비하고, 상기 광전 변환부는, 분리부로 구획된 제1 반도체부와, 상기 제1 반도체부의 서로 반대측에 위치하는 제1 면 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부와, 상기 제2 반도체부에 설치되고, 또한 상기 제2 반도체부에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부와, 상기 제1 반도체부에 설치되고, 또한 상기 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부를 구비하고 있다.
본 기술의 다른 양태에 관한 전자 기기는, 광전 변환부를 가지는 화소가 행렬 형상으로 복수 배치된 화소 영역을 구비하고, 상기 광전 변환부는, 분리부로 구획된 제1 반도체부, 상기 제1 반도체부의 서로 반대측에 위치하는 제1 면 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부, 상기 제2 반도체부에 설치되고, 또한 상기 제2 반도체부에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부, 및 상기 제1 반도체부에 설치되고, 또한 상기 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부를 구비한 광 검출기와, 상기 제1 반도체부의 상기 제1 면에 피사체로부터의 상광(image light)을 결상시키는 광학계를 구비하고 있다.
도 1은 본 기술의 제1 실시 형태에 관한 거리 화상 센서의 일 구성예를 나타내는 칩 레이아웃이다.
도 2는 본 기술의 제1 실시 형태에 관한 거리 화상 센서의 일 구성예를 나타내는 블록도이다.
도 3은 화소의 일 구성예를 나타내는 등가 회로도이다.
도 4는 화소의 일 구성예를 나타내는 주요부 평면도이다.
도 5는 도 4의 II-II 절단선을 따른 단면 구조를 나타내는 주요부 단면도이다.
도 6은 도 5의 일부를 확대한 주요부 확대 단면도이다.
도 7은 화소 영역 및 주변 영역의 단면 구조를 나타내는 주요부 단면도이다.
도 8은 본 기술의 제2 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 9는 본 기술의 제3 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 10은 본 기술의 제4 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 11은 본 기술의 제5 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 12는 본 기술의 제6 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 13a는 본 기술의 제6 실시 형태에 관한 거리 화상 센서의 제1 변형예를 나타내는 주요부 단면도이다.
도 13b는 본 기술의 제6 실시 형태에 관한 거리 화상 센서의 제2 변형예를 나타내는 주요부 단면도이다.
도 14는 본 기술의 제6 실시 형태에 관한 거리 화상 센서의 제3 변형예를 나타내는 주요부 단면도이다.
도 15는 본 기술의 제7 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 16은 본 기술의 제8 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 17은 본 기술의 제9 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 18은 본 기술의 제10 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 19는 본 기술의 제11 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 20a는 본 기술의 제12 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 20b는 도 20a의 일부를 확대한 주요부 확대 단면도이다.
도 21은 본 기술의 제13 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 22는 본 기술의 제14 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 23은 본 기술의 제15 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 24는 본 기술의 제16 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 25는 본 기술의 제17 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 26은 본 기술의 제18 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 27은 본 기술의 제19 실시 형태에 관한 거리 화상 센서의 화소의 일 구성예를 나타내는 주요부 단면도이다.
도 28은 본 기술의 센서 칩을 이용한 거리 화상 기기의 일 구성예를 나타내는 블록도이다.
이하, 도면을 참조하여 본 기술의 실시 형태를 상세하게 설명한다.
한편, 본 기술의 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙이고, 그 반복적인 설명은 생략한다.
또한, 각 도면은 모식적인 것으로서, 현실의 것과는 다른 경우가 있다. 또한, 이하의 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 구성을 하기의 것에 특정하는 것이 아니다. 즉, 본 발명의 기술적 사상은, 특허청구의 범위에 기재된 기술적 범위 내에서, 여러가지 변경을 가할 수 있다.
또한, 이하의 실시 형태에서는, 공간 내에서 서로 직교하는 3방향에 있어서, 동일 평면 내에서 서로 직교하는 제1 방향 및 제2 방향을 각각 X방향, Y방향이라고 하고, 제1 방향 및 제2 방향의 각각과 직교하는 제3 방향을 Z방향이라 한다. 그리고, 이하의 실시 형태에서는, 반도체층의 두께 방향을 Z방향으로서 설명한다.
〔제1 실시 형태〕
이 실시 형태 1에서는, 광 검출기로서, 이면 조사형의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서인 거리 화상 센서에 본 기술을 적용한 일 예에 대해서 설명한다.
≪거리 화상 센서의 전체 구성≫
도 1에 나타낸 바와 같이, 본 기술의 제1 실시 형태에 관한 거리 화상 센서(1)는, 평면으로부터 보았을 때의 2차원 평면 형상이 사각형인 센서 칩(2)을 주체로 구성되어 있다. 즉, 거리 화상 센서(1)는, 센서 칩(2)에 탑재되어 있다. 센서 칩(2)은, 2차원 평면에서, 중앙부에 배치된 사각형상의 화소 영역(2A)과, 이 화소 영역(2A)의 외측에 화소 영역(2A)을 둘러싸도록 하여 배치된 주변 영역(2B)을 구비하고 있다.
화소 영역(2A)은, 도시하지 않는 광학계에 의해 집광되는 광을 수광하는 수광면이다. 그리고, 화소 영역(2A)에는, X방향 및 Y방향을 포함하는 2차원 평면에서, 복수의 화소(3)가 행렬 형상으로 배치되어 있다.
주변 영역(2B)에는, 복수의 전극 패드(4)가 배치되어 있다. 복수의 전극 패드(4)의 각각은, 예를 들면, 센서 칩(2)의 2차원 평면에서의 4개의 변을 따라 배열되어 있다. 복수의 전극 패드(4)의 각각은, 센서 칩(2)을 도시하지 않는 외부 장치와 전기적으로 접속할 때에 사용되는 입출력 단자이다.
도 2에 나타낸 바와 같이, 센서 칩(2)은, 화소 영역(2A)과 함께 바이어스 전압 인가부(5)를 구비하고 있다. 바이어스 전압 인가부(5)는, 화소 영역(2A)에 배치된 복수의 화소(3)의 각각에 대해 바이어스 전압을 인가한다.
도 3에 나타낸 바와 같이, 복수의 화소(3)의 각각의 화소(3)는, 광전 변환 소자로서 예를 들면 APD(애벌런치 포토 다이오드) 소자(6)와, 예를 들면 p형MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 이루어지는 퀀칭 저항 소자(quenching resistive element; 7)와, 예를 들면 상보형 MOSFET(Conplementary MOS)로 이루어지는 인버터(8)를 구비하고 있다.
APD 소자(6)는, 애노드가 바이어스 전압 인가부(5)(도 2 참조)와 접속되고, 캐소드가 퀀칭 저항 소자(7)의 소스 단자와 접속되어 있다. APD 소자(6)의 애노드에는, 바이어스 전압 인가부(5)로부터 바이어스 전압(VB)이 인가된다. APD 소자(6)는, 캐소드에 큰 부(負)전압이 인가됨으로써 애벌런치 증배 영역(공핍층)을 형성하고, 1광자의 입사에서 발생하는 전자를 애벌런치 증배시킬 수 있는 광전 변환 소자이다.
퀀칭 저항 소자(7)는, APD 소자(6)와 직렬로 접속되고, 소스 단자가 APD 소자(6)의 캐소드와 접속되고, 드레인 단자가 도시하지 않는 전원과 접속되어 있다. 퀀칭 저항 소자(7)의 드레인 단자에는, 전원으로부터 여기 전압(VE)이 인가된다. 퀀칭 저항 소자(7)는, APD 소자(6)에서 애벌런치 증배된 전자에 의한 전압이 부전압(VBD)에 달하면, APD 소자(6)에서 증배된 전자를 방출하여, 해당 전압을 초기 전압으로 되돌리는 퀀칭(quenting)을 행한다.
도 3에 나타낸 바와 같이, 인버터(8)는, 입력 단자가 APD 소자(6)의 캐소드 및 퀀칭 저항 소자(7)의 소스 단자와 접속되고, 출력 단자가 도시하지 않는 후단의 연산 처리부와 접속되어 있다. 인버터(8)는, APD 소자(6)에서 증배된 전자에 기초하여 수광 신호를 출력한다. 보다 구체적으로는, 인버터(8)는, APD 소자(6)에서 증배된 전자에 의해 발생하는 전압을 정형한다. 그리고, 인버터(8)는, 1광자의 도래 시각을 시점으로 하여 예를 들면 도 3에 나타내는 펄스 파형이 발생하는 수광 신호(APD OUT)를 연산 처리부에 출력한다. 예를 들면, 연산 처리부는, 각각의 수광 신호에서 1광자의 도래 시각을 나타내는 펄스가 발생한 타이밍에 기초하여, 피사체까지의 거리를 구하는 연산 처리를 행하여, 화소(3) 마다 거리를 구한다. 그리고, 이들 거리에 기초하여, 복수의 화소(3)에 의해 검출된 피사체까지의 거리를 평면적으로 배열한 거리 화상이 생성된다.
<센서 칩의 구성>
도 5에 나타낸 바와 같이, 센서 칩(2)은, 서로 마주 보고 적층된 제1 반도체 기체(基體; base)(센서측 반도체 기체)(10) 및 제2 반도체 기체(로직측 반도체 기체)(40)를 구비하고 있다. 제1 반도체 기체(10)에는, 상술한 화소 영역(2A)이 구성되어 있다. 제2 반도체 기체(40)에는, 상술한 바이어스 전압 인가부(5) 및 전극 패드(4)나, 화소 영역(2A)의 화소(3)로부터 출력된 전하에 기초하는 화소 신호를 출력하는 판독 회로나, 수직 구동 회로, 컬럼 신호 처리 회로, 수평 구동 회로 및 출력 회로 등을 포함하는 로직 회로가 구성되어 있다.
도 5에 나타낸 바와 같이, 제1 반도체 기체(10)는, 반도체층(11)과, 이 반도체층(11)의 두께 방향(Z방향)에서 서로 반대측에 위치하는 제1 면(S1) 및 제2 면(S2) 중 제1 면(S1)측에 배치된 다층 배선층(센서측 다층 배선층)(31)을 구비하고 있다. 또한, 제1 반도체 기체(10)는, 반도체층(11)의 제2 면(S2)측에, 이 제2 면(S2)측으로부터 순차 적층된 차광막(61), 평탄화막(62) 및 마이크로 렌즈층(63)을 더 구비하고 있다.
제2 반도체 기체(40)는, 반도체 기판(41)과, 이 반도체 기판(41)의 제1 및 제2 면 중 제1 면측에 배치된 다층 배선층(로직측 다층 배선층)(51)을 구비하고 있다. 그리고, 제1 반도체 기체(10) 및 제2 반도체 기체(40)는, 각각의 다층 배선층(31, 51)이 서로 마주 보는 상태로 적층되고, 또한 각각의 다층 배선층(31, 51)이 전기적 및 기계적으로 접속되어 있다.
<제1 반도체 기체의 구성>
도 4 내지 도 6에 나타낸 바와 같이, 제1 반도체 기체(10)의 반도체층(11)은, 분리부(13)와, 이 분리부(13)로 구획된 제1 반도체부(14)를 가지고 있다. 그리고, 제1 반도체부(14)의 서로 반대측에 위치하는 제1 면 및 제2 면 중 제1 면측에, 제1 반도체부(14)와 중첩하여 제2 반도체부(24)가 설치되어 있다. 여기서, 제1 반도체부(14)의 제1 면은 반도체층(11)의 제1 면(S1)과 동일면이며, 또한, 제1 반도체부(14)의 제2 면은 반도체층(11)의 제2 면(S2)과 동일면이기 때문에, 제1 반도체부(14)의 제1 면 및 제2 면을 제1 면(S1) 및 제2 면(S2)이라고 부르는 경우도 있다. 또한, 제1 면(S1)을 주면, 제2 면(S2)을 광 입사면 또는 이면이라고 부르는 경우도 있다.
반도체층(11)은, 제1 반도체부(14)가 분리부(13)를 통해 X방향 및 Y방향의 각각의 방향에 반복 배치된 도트 형상 패턴으로 구성되어 있다. 이 반도체층(11)은, X방향 및 Y방향을 포함하는 2차원 평면에서, 복수의 제1 반도체부(14)가 분리부(13)를 통해 점재(點在)하는 도트 형상 패턴의 반도체 점재층으로서 정의할 수 있다. 또한, 이 반도체층(11)은, 분리부(13)로 구획된 제1 반도체부(14)가 X방향 및 Y방향의 각각의 방향에 점재하는 도트 형상 패턴의 반도체 점재층으로서 정의할 수도 있다. 또한, 이 반도체층(11)은, 서로 이웃하는 제1 반도체부(14)가 분리부(13)를 통해 연결된 반도체 연결층으로서 정의할 수도 있다. 반도체층(11)은, 이것에 한정되지 않지만, 예를 들면, 반도체 기판에, 이 반도체 기판의 서로 반대측에 위치하는 제1 및 제2 면 중 제1 면측으로부터 제2 면측을 향해 연장되는 분리부를 형성하고, 그리고, 반도체 기판의 제2 면측에 분리부가 노출될 때까지 절삭 가공을 실시하여 반도체 기판의 두께를 얇게 함으로써 형성할 수 있다. 제1 반도체부(14)는, 화소(3)마다 대응하여 배치되어 있다. 분리부(13)는, 제1 반도체부(14)의 제1 면(S1)측으로부터 제2 면(S2)측에 걸쳐서 연장되어 있다.
도 4 내지 도 6에 나타낸 바와 같이, 복수의 제1 반도체부(14)의 각각의 제1 반도체부(14)는, 화소 영역(2A)에서, 복수의 화소(3)의 각각의 화소(3)에 대응하여 배치되어 있다. 그리고, 복수의 제1 반도체부(14)의 각각의 제1 반도체부(14)는, 반도체층(11)의 제1 면(S1)을 향해 평면으로부터 보았을 때의 평면 형상이 정사각형상인 평면 패턴으로 되어 있다.
도 4 내지 도 6에 나타낸 바와 같이, 제2 반도체부(24)는, 복수의 제1 반도체부(14)의 각각에 설치되어 있다. 제2 반도체부(24)는, 제1 면(S1)을 향해 평면으로부터 보았을 때의 평면 형상이 정사각형상인 평면 패턴이 되어 있다(도 4 참조). 그리고, 제2 반도체부(24)는, 제1 면(S1)을 향하는 평면으로부터 보았을 때의 외형 사이즈가 제1 반도체부(14)의 외형 사이즈보다 작은 구성으로 되어 있다. 즉, 제2 반도체부(24)는, 평면으로부터 보았을 때의 윤곽(24a)이 제1 반도체부(14)의 윤곽(14a)보다 내측(분리부(13)의 외측)에 위치하고 있다.
도 4에 나타낸 바와 같이, 1개의 화소(3)에 대응하는 분리부(13)는, 평면으로부터 보았을 때의 평면 패턴이 사각형인 환상 평면 패턴으로 되어 있다. 그리고, 화소 영역(2A)에 대응하는 분리부(13)는, 도 4에는 상세하게 도시하고 있지 않지만, 평면으로부터 보았을 때의 평면 패턴이 사각형인 환상 평면 패턴 중에 격자 형상 평면 패턴을 가지는 복합 평면 패턴으로 되어 있다. 분리부(13)는, 서로 이웃하는 제1 반도체부(14)와 제1 반도체부(14)를 전기적 및 광학적으로 분리하고 있다.
도 6에 나타낸 바와 같이, 분리부(13)는, 제1 반도체부(14)의 두께 방향(Z방향)으로 연장되는 분리용 도전체(13a)와, 이 분리용 도전체(13a)의 양측의 측면을 덮는 분리용 절연체(13b)를 가지고 있다. 즉, 분리부(13)는, 제1 반도체부(14)의 두께 방향과 직교하는 방향에서, 분리용 도전체(13a)의 양측을 분리용 절연체(13b)로 사이에 끼운 3층 구조가 되어 있다. 그리고, 분리부(13)는, 제1 반도체부(14)의 제1 면(S1) 및 제2 면(S2)에 걸쳐서 연장되어 있다. 분리용 도전체(13a)는, 광반사성 및 도전성이 뛰어난 금속막, 예를 들면 텅스텐(W)막으로 형성되어 있다. 분리용 절연체(13b)는, 절연성이 뛰어난 절연막, 예를 들면 산화실리콘(SiO2)막으로 형성되어 있다.
도 7에 나타낸 바와 같이, 차광막(61)은, 평면으로부터 보았을 때에 화소 영역(2A)에 배치되어 있다. 차광막(61)은, 상세하게 도시하고 있지 않지만, 소정의 화소(3)의 광이 이웃 화소(3)로 누출되어 들어가지 않도록, 평면으로부터 보았을 때의 평면 패턴이 후술하는 광전 변환부(29)의 수광면측을 개구하는 격자 형상 평면 패턴으로 되어 있다. 차광막(61)은, 이것에 한정되지 않지만, 예를 들면, 반도체층(11)측으로부터 티탄(Ti)막 및 텅스텐(W)막을 이 순서로 순차 적층한 복합막으로 구성되어 있다. Ti막 및 W막은, 차광성 및 도전성을 겸비하고 있다. 이 차광막(61)은, 후에 설명하지만, 중계 전극으로서의 기능도 겸비하고 있다.
(광전 변환부의 구성)
도 6에 나타낸 바와 같이, 복수의 화소(3)의 각각의 화소(3)는, 상술한 APD 소자(6)가 구성된 광전 변환부(29)를 구비하고 있다. 광전 변환부(29)는, 제1 반도체부(14)에 설치된 증배부(15)와, 제2 반도체부(24)에 설치된 광 흡수부(25)를 구비하고 있다.
제1 반도체부(14)는, 예를 들면 단결정 실리콘(Si)으로 구성되어 있다. 제2 반도체부(24)는, 게르마늄(Ge)을 포함하고, 또한 제1 반도체부(14)보다 밴드갭이 좁은 재료로 구성되어 있다. 예를 들면, 이 제1 실시 형태에서는, 제2 반도체부(24)는, 제1 반도체부(14)측부터, 실리콘(Si) 및 게르마늄(Ge)의 화합물로 이루어지는 진성 반도체(i-SiGe)층(26)과, Si 및 Ge의 화합물로 이루어지고, 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 동일 도전형인 p형의 외인성 반도체(p-SiGe)층(27)을 순차 배치한 복합층으로 구성되어 있다.
광 흡수부(25)는, 주로 제2 반도체부(24)로 구성되고, 제1 반도체부(14)의 제2 면(S2)인 광 입사면측으로부터 입사한 광을 흡수하여 전하(전자)를 생성하는 광전 변환 기능을 가진다. 그리고, 광 흡수부(25)에서 광전 변환에 의해 생성된 전하는 포텐셜 구배에 의해 증배부(15)로 유입된다.
증배부(15)는, 광 흡수부(25)로부터 유입된 전하를 애벌런치 증배한다. 증배부(15)는, 제1 반도체부(14)의 제1 면(S1)측에 설치된 p형의 제1 반도체 영역(16)과, 제1 반도체부(14)의 제1 면(S1)측으로부터 p형의 제1 반도체 영역(16)보다 깊은 위치에 p형의 제1 반도체 영역(16)의 저부와 pn 접합부(18)를 형성하여 설치된 n형의 제2 반도체 영역(17)을 가지고 있다. 그리고, 이 pn 접합부(18)에 애벌런치 증배 영역이 형성된다. 애벌런치 증배 영역은, n형의 제2 반도체 영역(17)에 인가되는 큰 부전압에 의해, pn 접합부(18)에 형성되는 고전계 영역(공핍층)이며, 광전 변환부(29)(APD 소자(6))에 입사하는 1광자에서 생성된 전자(e-)를 증배한다.
제2 반도체부(24)는, 진성 반도체층(26)이 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 공유 결합되어 있다. 진성 반도체층(26) 상의 외인성 반도체층(27)은, 진성 반도체층(26)이 공유 결합하는 제1 반도체 영역(16)과 동일 도전형으로 구성하는 것이 바람직하다.
제2 반도체부(24)의 진성 반도체층(26)은, 제1 반도체부(14)의 제1 면(S1) 상에 예를 들면 에피택셜 성장법에 의해 선택적으로 형성한 에피택셜층으로 구성되어 있다. p형의 외인성 반도체층(27)은, 예를 들면 진성 반도체층(26)의 상부에 p형을 나타내는 불순물로서 보론(B) 이온이나 2불화보론(BF2) 이온 등을 주입하여 형성한 p형 반도체 영역으로 구성되어 있다. p형의 외인성 반도체층(27)으로서는, 진성 반도체층(26) 상에 에피택셜 성장법에 의해 불순물을 더 첨가하면서 형성한 p형 에피택셜층으로 구성해도 된다.
여기서, Ge의 단원소 반도체나 Ge를 포함하는 화합물 반도체는, Si의 단원소 반도체보다 밴드갭이 좁고, 근적외광에 대한 감도가 높다. 따라서, SiGe의 화합물로 이루어지는 제2 반도체부(24)에 광 흡수부(25)를 구성하고, Si로 이루어지는 제1 반도체부(14)에 증배부(15)를 구성한 광전 변환부(29)에서는, 근적외광을 효율적으로 광전 변환할 수 있다.
또한, Ge의 단원소 반도체나 Ge를 포함하는 화합물 반도체는, Si의 단원소 반도체와 친화성이 높기 때문에, SiGe의 화합물로 이루어지는 제2 반도체부(24)와 Si로 이루어지는 제1 반도체부(14)를 용이하게 공유 결합할 수 있다.
도 6에 나타낸 바와 같이, 제1 반도체부(14)의 제1 면(S1)측에는, 제2 반도체부(24)를 선택적으로 형성하기 위한 선택용 절연막(21)이 설치되어 있다. 이 제1 실시 형태에 있어서, 선택용 절연막(21)은, 분리부(13) 및 제1 반도체부(14)의 표면을 덮는 표면형 절연막이다. 선택용 절연막(21)으로서는, 제1 반도체부(14)의 제1 면(S1)측에 예를 들면 CVD법 등에 의해 퇴적이 가능한 산화실리콘(SiO2)막, 질화실리콘(SiN)막, 산화알루미늄(Al2O3)막 등의 절연막을 사용할 수 있다.
선택용 절연막(21)은, 제2 반도체부(24)의 바로 아래의 제1 반도체부(14)를 제외하고 제2 반도체부(24)의 외측에 선택적으로 설치되어 있다. 선택용 절연막(21)은, 제1 반도체부(14)의 일부를 노출하는 개구부를 가지고, 이 개구부를 통해 제2 반도체부(24)가 예를 들면 에피택셜 성장법에 의해 선택적으로 형성된다. 즉, 제2 반도체부(24)는, 제1 반도체부(14) 상의 선택용 절연막(21)에 설치된 개구부를 통해 에피택셜 성장법에 의해 선택적으로 형성된 에피택셜층이다. 따라서, 제2 반도체부(24)는, 선택용 절연막(21)에 대해 자기 정합으로 제1 반도체부(14)의 제1 면(S1)측에 제1 반도체부(14)와 공유 결합을 이루어 형성되어 있다.
도 4 및 도 6에 나타낸 바와 같이, 제1 반도체부(14)의 p형의 제1 반도체 영역(16) 및 n형의 제2 반도체 영역(17)의 각각은, 제1 반도체부(14)의 외주에 걸쳐서 분리부(13)의 분리용 절연체(13b)와 접촉하고 있다. 그리고, n형의 제2 반도체 영역(17)은, 제1 반도체부(14)의 제2 면(S2)측에 설치된 차광막(61)을 통해 분리용 도전체(13a)와 전기적으로 접속되어 있다.
도 6에 나타낸 바와 같이, 차광막(61)은, Z방향에서 분리부(13)와 겹쳐 있다. 차광막(61)은, 폭이 분리부(13)의 폭보다 넓은 폭으로 되어 있고, 분리부(13)를 통해 서로 이웃하는 2개의 제1 반도체부(14)의 각각의 주변 영역과도 겹쳐 있다. 차광막(61)은, 제2 면(S2)을 향해 평면으로부터 보았을 때의 평면 패턴이 사각형의 환상 평면 패턴으로 되어 있고, 환상 평면 패턴의 전체 둘레에 걸쳐서 분리부(13)의 분리용 도전체(13a)와 전기적 및 기계적으로 접속되어 있고, 분리부(13)를 통해 서로 이웃하는 2개의 제1 반도체부(14)의 각각의 n형의 제2 반도체 영역(17)과 접촉하여 전기적 및 기계적으로 접속되어 있다.
차광막(61)은, 제1 반도체부(14)의 n형의 제2 반도체 영역(17)과 분리부(13)의 분리용 도전체(13a)의 전기적인 접속을 중계하고 있다. 그리고, 차광막(61)은, 상술한 바와 같이, 소정의 화소(3)에 입사한 광이 이웃 화소(3)로 누출되어 들어가지 않도록 억제하고 있다. 따라서, 차광막(61)은, 중계 전극으로서의 기능과 차광 기능을 겸비하고 있다.
한편, 도시하고 있지 않지만, n형의 제2 반도체 영역(17)은, 차광막(61)과의 오믹 컨택트 저항을 저감시킬 목적으로, 중계 전극(61)이 접속되는 부분에, n형의 제2 반도체 영역(17)보다 고불순물 농도의 반도체 영역으로 이루어지는 컨택트 영역이 설치되어 있다.
(다층 배선층의 구성)
도 6에 나타낸 바와 같이, 제1 반도체 기체(10)의 다층 배선층(31)은, 층간 절연막(32)을 통해 배선층이 예를 들면 2단으로 적층된 2층 배선 구조로 되어 있다. 반도체층(11)측부터 세어 1층째의 배선층에는, 제1 메탈 배선(35a) 및 제2 메탈 배선(35b)이 설치되어 있다. 반도체층(11)측부터 세어 2층째의 배선층에는, 메탈 패드(37a 및 37b)가 설치되어 있다. 그리고, 1층째의 배선층과 반도체층(11)의 사이의 층간 절연막(32)에는, 컨택트 전극(34a 및 34b)이 매립되어 있다. 또한, 1층째의 배선층과 2층째의 배선층의 사이의 층간 절연막(32)에는, 컨택트 전극(36a 및 36b)이 매립되어 있다.
컨택트 전극(34a)은, 제2 반도체부(24)의 p형의 외인성 반도체층(27)과 제1 메탈 배선(35a)을 전기적으로 접속하고 있다. 컨택트 전극(34b)은, 분리부(13)의 분리용 도전체(13a)와 제2 메탈 배선(35b)을 전기적으로 접속하고 있다. 컨택트 전극(36a)은, 제1 메탈 배선(35a)과 메탈 패드(37a)를 전기적으로 접속하고 있다. 컨택트 전극(36b)은, 제2 메탈 배선(35b)과 메탈 패드(37b)를 전기적으로 접속하고 있다. 메탈 패드(37a 및 37b)는, 후술하는 제2 반도체 기체(40)의 다층 배선층(51)에 설치된 메탈 패드(57a 및 57b)와, 각각의 금속간 접합에 의해 전기적 및 기계적으로 접속되어 있다.
<제2 반도체 기체의 구성>
도 6에 나타낸 바와 같이, 제2 반도체 기체(40)의 반도체 기판(41)에는, 바이어스 전압 인가부(5), 판독 회로, 및 로직 회로 등의 회로를 구성하는 전계 효과 트랜지스터로서, 예를 들면 복수의 MOSFET가 구성되어 있다. 도 5 및 도 6에서는, 복수의 MOSFET의 게이트 전극(42)을 나타내고 있다. 반도체 기판(41)으로서는, 예를 들면 단결정 실리콘으로 이루어지는 반도체 기판을 사용하고 있다.
(다층 배선층의 구성)
도 6에 나타낸 바와 같이, 제2 반도체 기체(40)의 다층 배선층(51)은, 층간 절연막(52)을 통해 배선층이 예를 들면 7단으로 적층된 7층 배선 구조로 되어 있다. 반도체 기판(41)측부터 세어 1층째∼5층째의 배선층의 각각에는, 배선(53)이 설치되어 있다. 이 1층째∼5층째의 각 배선층의 배선(53)은, 층간 절연막(52)에 매립된 컨택트 전극을 통해, 다른 배선층의 배선(53)과 전기적으로 접속되어 있다. 그리고, 1층째의 배선층의 배선(53)은, 층간 절연막(52)에 매립된 컨택트 전극을 통해 반도체 기판의 MOSFET와 전기적으로 접속되어 있다. 도 6에서는, 1층째의 배선층의 배선(53)이 컨택트 전극을 통해 MOSFET의 게이트 전극(42)과 전기적으로 접속된 구성을 일 예로서 나타내고 있다.
반도체 기판(41)측부터 세어 6층째의 배선층에는, 전극 패드(55a 및 55b)가 설치되어 있다. 반도체 기판(41)측부터 세어 7층째의 배선층에는, 메탈 패드(57a 및 57b)가 설치되어 있다. 그리고, 6층째의 배선층과 7층째의 배선층의 사이의 층간 절연막(52)에는, 컨택트 전극(56a 및 56b)이 설치되어 있다. 컨택트 전극(56a)은, 전극 패드(55a)와 메탈 패드(57a)를 전기적으로 접속하고 있다. 컨택트 전극(56b)은, 전극 패드(55b)와 메탈 패드(57b)를 전기적으로 접속하고 있다. 전극 패드(55a 및 55b)는, 하층의 배선층의 배선(53)과 전기적으로 접속되어 있다. 메탈 패드(57a)는 제1 반도체 기체(10)측의 메탈 패드(37a)와 접합되고, 메탈 패드(57b)는 제1 반도체 기체(10)측의 메탈 패드(37b)와 접합되어 있다.
(도전 경로의 구성)
도 6에 나타낸 바와 같이, 제2 반도체 기체(40)에서는, 전극 패드(55a)가 각 배선층의 배선(53) 및 각 층간 절연막(52)의 컨택트 전극을 통해 반도체 기판(41)의 MOSFET와 전기적으로 접속되고, 또한 컨택트 전극(56a) 및 메탈 패드(57a)와 전기적으로 접속되어 있다. 그리고, 제1 반도체 기체(10)에서는, 메탈 패드(37a)가, 컨택트 전극(36a), 제1 메탈 배선(35a) 및 컨택트 전극(34a)을 통해, 제2 반도체부(24)의 p형의 외인성 반도체층(27)과 전기적으로 접속되어 있다. 그리고, 제2 반도체 기체(40)의 메탈 패드(57a)는, 제1 반도체 기체(10)의 메탈 패드(37a)와 전기적 및 기계적으로 접합되어 있다.
따라서, 화소(3)는, 제2 반도체 기체(40)에 구성된 바이어스 전압 인가부(5)로부터 바이어스 전압(VB)을, 제1 반도체 기체(10)에 구성된 제2 반도체부(24)(광 흡수부(25))에 공급할 수 있다.
또한, 도 6에 나타낸 바와 같이, 제2 반도체 기체(40)에서는, 전극 패드(55b)가 각 배선층의 배선(53) 및 각 층간 절연막(52)의 컨택트 전극을 통해 반도체 기판(41)의 MOSFET와 전기적으로 접속되고, 또한 컨택트 전극(56b) 및 메탈 패드(57b)와 전기적으로 접속되어 있다. 그리고, 제1 반도체 기체(10)에서는, 메탈 패드(37a)가, 컨택트 전극(36b), 제2 메탈 배선(35b), 컨택트 전극(34b), 분리부(13)의 분리용 도전체(13a) 및 중계 전극(61)을 통해, 제1 반도체부(14)의 n형의 제2 반도체 영역(17)과 전기적으로 접속되어 있다.
따라서, 화소(3)는, 제2 반도체 기체(40)에 구성된 퀀칭 저항 소자(7)의 소스 단자 및 인버터(8)의 입력 단자를, 제1 반도체 기체(10)에 구성된 제1 반도체부(14)의 n형의 제2 반도체 영역(17)에 전기적으로 접속할 수 있기 때문에, n형의 제2 반도체 영역(17)(APD 소자(6)의 캐소드)에 대한 바이어스 조정을 가능하게 할 수 있다.
또한, 분리부(13)의 분리용 도전체(13a)는, 퀀칭 소자(7)의 소스 단자 및 인버터(8)의 입력 단자와, 제1 반도체부(14)의 n형의 제2 반도체 영역(17)을 전기적으로 접속하는 도전로로서 사용되고 있다. 따라서, 화소(3)에서는, 분리부(13)의 분리용 도전체(13a)를 바이어스 전압으로 전위 고정할 수 있다.
여기서, 에피택셜 성장법으로 선택적으로 형성된 제2 반도체부(24)에서는, 중앙 영역보다 주변 영역에서 조성에 편차가 생기기 쉽다. 따라서, 제2 반도체부(24)에서 조성이 균일하게 형성되기 쉬운 중앙 영역에 컨택트 전극(34a)을 접속하는 것이 바람직하다.
(주변 영역의 구성)
도 7에 나타낸 바와 같이, 반도체층(11)은, 분리부(13) 및 제1 반도체부(14)를 구비하고 있고 주변 영역(2B)에 배치된 주변 반도체부(19)를 더 구비하고 있다.
주변 반도체부(19)는, 제1 반도체부(14)과 동일층으로 구성되고, 제1 반도체부(14)와 마찬가지의 단결정 실리콘으로 구성되어 있다. 이 주변 반도체부(19)는, 상세하게 도시하고 있지 않지만, 평면으로부터 보았을 때의 평면 패턴이 화소 영역(2A)을 둘러싸는 환상 평면 패턴으로 구성되어 있다.
주변 반도체부(19)는, 화소 영역(2A)과 서로 이웃하고, 또한 화소 영역(2A)에 공급되는 전위를 공유하는 제1 주변 영역(19a)과, 이 제1 주변 영역(19a)의 외측에 제1 주변 영역(19a)과 전기적으로 분리된 제2 주변 영역(19b)을 구비하고 있다. 또한, 주변 반도체부(19)는, 제1 주변 영역(19a)과 제2 주변 영역(19b)을 전기적으로 분리하는 분리부(20)를 더 구비하고 있다. 이 제1 실시 형태에서는, 이것에 한정되지 않지만, 2개의 분리부(20A 및 20B)를 구비하고 있다.
2개의 분리부(20A 및 20B)의 각각은, 상세하게 도시하고 있지 않지만, 평면으로부터 보았을 때의 평면 패턴이 화소 영역(2A)을 둘러싸도록 하여 연장되는 환상 평면 패턴으로 되어 있다. 그리고, X방향 및 Y방향을 포함하는 2차원 평면에서, 2개의 분리부(20A 및 20B)의 각각은, 도 7에 나타낸 바와 같이, 화소 영역(2A)의 최외주에 배치된 분리부(13)로부터 이격하여 배치되어 있다. 그리고, 2개의 분리부(20A 및 20B)도, 서로 이격하여 배치되어 있다.
제1 주변 영역(19a)은, 화소 영역(2A)의 외측에 화소 영역(2A)을 둘러싸도록 하여 배치되어 있다. 또한, 제2 주변 영역(19b)은, 제1 주변 영역(19a)의 외측에, 제1 주변 영역(19a)을 둘러싸도록 하여 배치되어 있다. 즉, 제1 주변 영역(19a) 및 제2 주변 영역(19b)은, 평면으로부터 보았을 때의 평면 패턴이 화소 영역(2A)을 둘러싸는 환상 패턴이 되어 있다. 여기서, 주변 반도체부(19)에서도, 반도체층(11)의 두께 방향에서 서로 반대측에 위치하는 제1 면 및 제2 면 중, 제1 면을 제1 면(S1), 제2 면을 제2 면(S2)이라고 부르는 경우도 있다.
제1 주변 영역(19a)은, 예를 들면 n형의 제2 반도체 영역으로 구성되어 있다. 제2 주변 영역(19b)은, 예를 들면 p형의 반도체 영역으로 구성되어 있다. 2개의 분리부(20A와 20B)의 사이의 주변 반도체부(19)는, 예를 들면 제2 주변 영역(19b)과 마찬가지로 p형의 반도체 영역으로 구성되어 있다.
도 7에 나타낸 바와 같이, 2개의 분리부(20A 및 20B)의 각각은, 주변 반도체부(19)의 제1 면(S1)측으로부터 제2 면(S2)측에 걸쳐서 연장되어 있다. 그리고, 2개의 분리부(20A 및 20B)의 각각은, 분리부(13)와 마찬가지로, 주변 반도체부(19)의 두께 방향(Z방향)으로 연장되는 분리용 도전체(13a)와, 이 분리용 도전체(13a)의 양측의 측면을 덮는 분리용 절연체(13b)를 가지고 있다. 즉, 2개의 분리부(20A 및 20B)의 각각에서도, 주변 반도체부(19)의 두께 방향(Z방향)과 직교하는 방향에서, 분리용 도전체(13a)의 양측을 분리용 절연체(13b)로 사이에 끼운 3층 구조로 되어 있다. 2개의 분리부(20A 및 20B)의 각각의 분리용 도전체(13a) 및 분리용 절연체(13b)는, 상술한 분리부(13)의 분리용 도전체(13a) 및 분리용 절연체(13b)와, 각각 동일 공정으로 형성되어 있다.
2개의 분리부(20A 및 20B)의 각각에는, 주변 반도체부(19)의 제2 면(S2)측에 설치된 차광막(61a)이 각각 개별로 전기적 및 기계적으로 접속되어 있다. 이 차광막(61a)은, 상술한 차광막(61)과 동일 공정으로 형성되어 있다. 차광막(61a)은, 평면으로부터 보았을 때에, 2개의 분리부(20A 및 20B)의 각각과 개별로 중첩하여 배치되어 있다.
도 7에 나타낸 바와 같이, 화소 영역(2A)의 최외주에 위치하는 차광막(61)은, 분리부(13)의 화소 영역(2A)측에서 제1 반도체부(14)의 n형의 제2 반도체 영역(17)과 접촉하여 전기적 및 기계적으로 접속되어 있고, 분리부(13)의 주변 영역(2B)측에서 주변 반도체부(19)의 제1 주변 영역(19a)과 전기적 및 기계적으로 접속되어 있다. 즉, 화소 영역(2A)의 최외주의 화소(3)와 분리부(13)를 통해 서로 이웃하는 주변 반도체부(19)의 제1 주변 영역(19a)에는, 화소 영역(2A)의 각 화소(3)에 공통 전위로서 공급되는 바이어스 전압이 인가된다. 이 제1 실시 형태에서는, 제2 반도체부(24)의 p형의 외인성 반도체층(27)과 전기적으로 접속된 컨택트 전극(34a)을 APD 소자(6)의 애노드측, 제1 반도체부(14)의 n형의 제2 반도체 영역(17)과 전기적으로 접속된 컨택트 전극(34b)을 APD 소자(6)의 캐소드측으로 하는 구성으로 되어 있기 때문에, 주변 반도체부(19)의 제1 주변 영역(19a)은 각 화소(3)의 광전 변환부(29)에 공통 전위로서 공급되는 캐소드 전위가 공유된다.
차광막(61a)은, 상술한 차광막(61)과는 달리, 폭이 분리부(20A 및 20B)의 폭보다 좁은 폭으로 되어 있다. 그리고, 분리부(20A)와 중첩하는 차광막(61a)은, 주변 반도체부(19)의 제1 주변 영역(19a)과 전기적으로 분리되고, 분리부(20B)와 중첩하는 차광막(61a)은, 주변 반도체부(19)의 제2 주변 영역(19b)과 전기적으로 분리되어 있다. 그리고, 분리부(20A)와 중첩하는 차광막(61a) 및 분리부(20B)와 중첩하는 차광막(61a)은, 분리부(20A와 20B)와의 사이의 주변 반도체부(19)와도 전기적으로 분리되어 있다.
따라서, 주변 반도체부(19)의 제2 주변 영역(19b)은, 주변 반도체부(19)의 제1 주변 영역(19a)에 공급되는 전위와는 다른 전위가 인가되는 인가 영역으로서 공유할 수 있다. 이 제1 실시 형태에서는, 제2 주변 영역(19b)을 p형의 반도체 영역으로 구성하고 있기 때문에, 제2 주변 영역(19b)을 제1 기준 전위로서 예를 들면 그라운드 전위에 공유할 수 있다. 제2 주변 영역(19b)을 n형의 반도체 영역으로 구성했을 경우에는, 제2 주변 영역(19b)을, 제1 기준 전위보다 높은 제2 기준 전위로서 예를 들면 Vdd에 공유할 수 있다.
한편, 이 제1 실시 형태에서는, 2개의 분리부(20A 및 20B)로 주변 반도체부(19)의 제1 주변 영역(19a)과 제2 주변 영역(19b)을 전기적으로 분리했을 경우에 대해 설명했지만, 분리부(20)는 1개여도 되고, 또한, 3개 이상 설치해도 된다. 분리부(20)를 가드 링으로서 기능시키는 경우에는, 신뢰성의 관점에서 2개 이상 설치하는 것이 바람직하다.
(그 밖의 구성)
도 5 내지 도 7에 나타낸 바와 같이, 평탄화막(62)은, 평면으로부터 보았을 때에 화소 영역(2A) 및 주변 영역(2B)에 걸쳐서 설치되고, 반도체층(10)의 광 입사면(제2 면(S2))측이 요철이 없는 평탄면이 되도록, 차광막(61 및 61a)을 포함하여 반도체층(10)의 제2 면(S2)측의 전체를 덮고 있다. 평탄화막(62)으로서는, 예를 들면 산화실리콘막이 사용되고 있다.
도 5 내지 도 7에 나타낸 바와 같이, 마이크로 렌즈층(63)은, 화소 영역(2A)에 배치된 복수의 마이크로 렌즈부(63a)와, 주변 영역(2B)에 배치된 평탄부(63b)를 가지고 있다. 복수의 마이크로 렌즈부(63a)의 각각의 마이크로 렌즈부(63a)는, 화소 영역(2A)에서, 복수의 화소(3)의 각각의 화소(3), 즉 복수의 광전 변환부(29)의 각각의 광전 변환부(29)에 대응하여 행렬 형상으로 배치되어 있다. 마이크로 렌즈부(63a)는, 조사광을 집광하고, 집광한 광을, 화소(3)의 광전 변환부(29)에 효율적으로 입사시킨다. 복수의 마이크로 렌즈부(63a)는, 반도체층(11)의 제2 면(S2)측에서, 마이크로 렌즈 어레이를 구성하고 있다. 마이크로 렌즈층(63)은, 예를 들면 STSR 또는 CSiL 등의 수지계 재료로 형성되어 있다.
도 7에 나타낸 바와 같이, 선택용 절연막(21)은, 화소 영역(2A) 및 주변 영역(2B)에 걸쳐서 설치되고, 주변 반도체부(19)의 제1 면(S1)측의 전체를 덮고 있다. 따라서, 제2 반도체부(24)는 화소 영역(2A)의 제1 반도체부(14)에 선택적으로 설치되어 있지만, 주변 영역(2B)에는 설치되어 있지 않다.
≪ 제1 실시 형태의 효과≫
다음으로, 이 제1 실시 형태의 주된 효과에 대해 설명한다.
종래의 광전 변환부에서는, 반도체부(반도체층)의 두께를 두껍게 함으로써, 근적외광에 대한 감도를 높이는 것이 가능하다. 그러나, 1개의 반도체부에 광 흡수부 및 증배부를 구성하고 있기 때문에, 반도체부의 두께를 두껍게 하면, ToF로서 중요한 타이밍 지터(Timing Jitter) 특성이 열화하게 된다. 즉, 종래의 거리 화상 센서에서는, 근적외광에 대한 감도와, 타이밍 지터 특성이 트레이드 오프의 관계에 있었다.
이에 대해, 이 제1 실시 형태의 광전 변환부(29)에서는, 도 6에 나타낸 바와 같이, Si로 이루어지는 제1 반도체부(14)에 증배부(15)를 구성하고, 제1 반도체부(14)보다 밴드갭이 좁고, 근적외광에 대한 감도가 높은(양호한) 게르마늄계의 재료(SiGe)로 이루어지는 제2 반도체부(24)에 광 흡수부(25)를 구성하고 있다. 이 때문에, 제1 반도체부(14) 및 제2 반도체부(24)를 포함하는 반도체부 전체의 두께를 두껍게 하지 않고, 근적외광에 대한 감도의 향상을 도모하는 것이 가능하다. 또한, 반도체부 전체의 두께를 두껍게 하지 않고, 근적외광에 대한 감도의 향상을 도모하는 것이 가능하기 때문에, 반도체부의 두께의 증가에 따른 타이밍 지터 특성의 열화를 억제하는 것이 가능하다. 따라서, 이 제1 실시 형태에 관한 거리 화상 센서(1)에 의하면, 근적외광에 대한 감도의 향상 및 타이밍 지터의 열화 억제를 도모할 수 있다.
또한, 이 제1 실시 형태에 관한 거리 화상 센서(1)는, 주변 반도체부(19)의 제1 면(S1)이, 제1 반도체부(14)의 제1 면(S1)에 제2 반도체부(24)를 선택적으로 형성하는 선택용 절연막(21)으로 덮여 있다. 따라서, 이 제1 실시 형태에 관한 거리 화상 센서(1)에 의하면, 주변 반도체부(19)에 제2 반도체부(24)를 형성하지 않고, 제1 반도체부(14)의 제1 면(S1)측에 제2 반도체부(24)를 선택적으로 형성할 수 있다.
또한, 이 제1 실시 형태에 관한 거리 화상 센서(1)는, 제1 반도체부(14)의 제1 면(S1)측에 설치된 컨택트 전극(34b)과, 제1 반도체부(14)의 제2 면(S2)측에 설치된 n형의 제2 반도체 영역(17)을 전기적으로 접속하는 도전 경로로서 분리부(13) 및 차광막(61)을 사용하고 있다. 따라서, 이 제1 실시 형태에 관한 거리 화상 센서(1)에 의하면, 1개의 화소(3)에서의 광전 변환부(29)의 점유 면적을 축소하지 않고, 제1 반도체부(14)의 제1 면(S1)측에 설치된 컨택트 전극(34b)과, 제1 반도체부(14)의 제1 면(S1)측과는 반대측의 제2 면(S2)측에 설치된 n형의 제2 반도체 영역(17)을 전기적으로 접속하는 도전 경로를 구축할 수 있다.
또한, 이 제1 실시 형태에 관한 거리 화상 센서(1)는, 제1 반도체 기체(10)의 다층 배선층(31)과 제2 반도체 기체(40)의 다층 배선층(51)을 각각의 메탈 패드(메탈 패드(37a와 57a), 메탈 패드(37b와 57b))로 전기적으로 접속하고 있다. 따라서, 이 제1 실시 형태에 관한 거리 화상 센서(1)는, 광전 변환부(29)가 설치된 제1 반도체 기체(10)와는 다른 제2 반도체 기체(40)에 판독 회로를 구성할 수 있고, 제1 반도체 기체(10)에 판독 회로를 구성할 필요가 없기 때문에, 1개의 화소(3)에서의 광전 변환부(29)의 점유 면적을 넓게 할 수 있고, 감도의 향상을 도모할 수 있다.
한편, 상술한 제1 실시 형태에서는, 제1 반도체부(14)측으로부터, Si 및 Ge의 화합물로 이루어지는 진성 반도체층(26)과, Si 및 Ge의 화합물로 이루어지는 p형의 외인성 반도체층(27)을 순차 배치한 2층 구조로 제2 반도체부(24)를 구성했을 경우에 대해 설명하였다. 그러나, 본 기술은, 이 SiGe의 화합물에 한정되는 것이 아니다. 예를 들면, 제2 반도체부(24)는, 제1 반도체부(14)측부터, Ge로 이루어지는 진성 반도체층과, Ge로 이루어지고, 또한 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 동일 도전형인 p형의 외인성 반도체층을 순차 배치한 2층 구조로 구성해도 된다. 이 경우에도, 상술한 제1 실시 형태와 마찬가지의 효과가 얻어진다. Ge로 이루어지는 진성 반도체층은, 상술한 진성 반도체층(26)과 마찬가지로, 에피택셜 성장법으로 선택적으로 형성할 수 있다. 또한, Ge로 이루어지는 외인성 반도체층은, 상술한 외인성 반도체층(27)과 마찬가지로, 에피택셜 성장법, 또는 이온 주입법으로 형성할 수 있다.
또한, 상술한 제1 실시 형태에서는, 사각형의 평면 패턴의 제2 반도체부(24)에 대해 설명했지만 제2 반도체부(24)는 원형의 평면 패턴으로 구성해도 된다. 이 경우에도, 상술한 제1 실시 형태의 거리 화상 센서(1)와 마찬가지의 효과가 얻어진다.
〔제2 실시 형태〕
본 기술의 제2 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 8에 나타낸 바와 같이, 이 제2 실시 형태의 광전 변환부(29A)는, 도 6에 나타내는 광전 변환부(29)의 제2 반도체부(24) 대신에 제2 반도체부(24A)를 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
도 8에 나타낸 바와 같이, 이 제2 실시 형태의 제2 반도체부(24A)는, SiGe의 화합물로 이루어지고, 또한 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 동일 도전형인 p형의 외인성 반도체층(27)의 단층으로 구성되어 있다. 제2 반도체부(24A)는, 상술한 제1 실시 형태의 제2 반도체부(24)와 마찬가지로, 평면으로부터 보았을 때의 윤곽(24A1)이 제1 반도체부(14)의 윤곽(14a)보다 내측에 위치하고 있다.
또한, 제2 반도체부(24A)는, 선택용 절연막(21)에 대해 자기 정합으로 제1 반도체부(14)의 제1 면(S1)측에 형성되어 있고, 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 공유 결합되어 있다. 그리고, 광 흡수부(25)는 제2 반도체부(24A)에 설치되어 있다.
이와 같이 구성된 제2 반도체부(24A)는, Si로 이루어지는 제1 반도체부(14)보다 밴드갭이 좁고, 근적외광에 대한 감도가 높다. 따라서, 이 제2 실시 형태의 광전 변환부(29A)에서도, 제1 반도체부(14) 및 제2 반도체부(24)를 포함하는 반도체부 전체의 두께를 두껍게 하지 않고, 근적외광에 대한 감도의 향상을 도모하는 것이 가능하다. 또한, 반도체부 전체의 두께를 두껍게 하지 않고, 근적외광에 대한 감도의 향상을 도모하는 것이 가능하기 때문에, 반도체부의 두께의 증가에 따른 타이밍 지터 특성의 열화를 억제하는 것이 가능하다. 따라서, 이 제2 실시 형태에 관한 거리 화상 센서에서도, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어진다.
한편, 제2 반도체부(24A)는, Ge로 이루어지는 p형의 외인성 반도체층의 단층으로 구성해도 된다. 이 경우에도, 상술한 제1 실시 형태의 거리 화상 센서(1)와 마찬가지의 효과가 얻어진다.
〔제3 실시 형태〕
본 기술의 제3 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 9에 나타낸 바와 같이, 이 제3 실시 형태의 화소(3)는, 도 6에 나타내는 제1 메탈 배선(35a) 대신에 제1 메탈 배선(35B)을 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
도 9에 나타낸 바와 같이, 이 제3 실시 형태의 제1 메탈 배선(35B)은, 제2 반도체부(24)의 제1 반도체부(14)측과는 반대측(제1 반도체부(14)의 제1 면(S1)측)에 평면으로부터 보았을 때에 제2 반도체부(24)와 중첩하여 설치되고, 또한 평면으로부터 보았을 때의 윤곽(35B1)이 제2 반도체부(24)의 윤곽(24a)보다 외측에 위치하고 있다. 그리고, 제1 메탈 배선(35B)은, 컨택트 전극(34a)을 통해 제2 반도체부(24)의 p형의 외인성 반도체층(27)과 전기적으로 접속되어 있고, 컨택트 전극(36a)을 통해 메탈 패드(37a)와 전기적으로 접속되어 있다.
이 제3 실시 형태의 화소(3)에서는, 제1 반도체부(14)의 제2 면(S2)측인 광입사면측으로부터 입사하여 광전 변환부(29)를 통과한 광은 제1 메탈 배선(35B)에서 반사되어 광전 변환부(29)로 돌아가기 때문에, 이 제1 메탈 배선(35B)의 반사 효과에 의해 광전 변환부(29)(APD 소자(6))의 양자 효율의 향상을 도모할 수 있다. 따라서, 이 제3 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태의 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 광전 변환부(29)의 양자 효율의 향상을 더 도모할 수 있다.
한편, 제1 메탈 배선(35B)과 제2 메탈 배선(35b)의 절연 내성을 확보하기 위해서, 제1 메탈 배선(35B)은 평면으로부터 보았을 때의 윤곽(35B1)이 제1 반도체부(14)의 윤곽(14a)보다 내측에 위치하는 평면 패턴으로 구성하는 것이 바람직하다.
〔제4 실시 형태〕
본 기술의 제4 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 10에 나타낸 바와 같이, 이 제4 실시 형태의 광전 변환부(29C)는, 제1 반도체부(14)의 제2 면(S2)측에 설치된 요철 형상의 광 반사부(28)를 더 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
이 광 반사부(28)는, 제1 반도체부(14)의 제2 면(S2)측으로부터 입사한 광을 제1 반도체부(14)의 제1 면(S1)측에 난반사시킬 수 있기 때문에, 제2 반도체부(24)에 입사하는 광량을 2차원 평면에서 균일화할 수 있고, 감도의 향상을 도모할 수 있다. 따라서, 이 제4 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 감도의 향상을 도모할 수 있다.
〔제5 실시 형태〕
본 기술의 제5 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 11에 나타낸 바와 같이, 이 제5 실시 형태의 광전 변환부(29D)는, 도 6에 나타내는 광전 변환부(29)의 제2 반도체부(24) 대신에 제2 반도체부(24D)를 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
도 11에 나타낸 바와 같이, 이 제5 실시 형태의 제2 반도체부(24D)는, 상면(24D1)과 측면(24D2)에서 이루는 내각(θ)이 둔각이 되는 방향으로 측면(24D2)이 경사져 있다. 바꾸어 말하면, 제2 반도체부(24D)의 측면(24D2)은, 제2 반도체부(24D)의 상면(24D1)의 면적이 하면(24D3)의 면적보다 작아지는 방향으로 경사져 있다.
이 제5 실시 형태의 광전 변환부(29D)에서는, 제1 반도체부(14)의 광입사면측 (제2 면(S2)측)으로부터 입사한 광은 제1 반도체부(14)를 통과하여 제2 반도체부(24D)에 입사한다. 그리고, 제2 반도체부(24D)에 입사한 광은, 제2 반도체부(24D)의 측면(24D2)에 의해 내측으로 반사되기 때문에, 광 흡수부(25)(제2 반도체부(24))에서의 광 흡수율의 향상을 도모할 수 있다. 따라서, 이 제5 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 광 흡수부(25)에서의 광 흡수율의 향상을 도모할 수 있다.
한편, 제2 반도체부(24D)의 측면(24D2)은, 제1 반도체부(14) 상에 제2 반도체부(24D)를 에피택셜 성장법으로 선택적으로 성장시킴으로써 용이하게 경사시킬 수 있다.
〔제6 실시 형태〕
본 기술의 제6 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 12에 나타낸 바와 같이, 이 제6 실시 형태에 관한 광전 변환부(29E)는, 제1 반도체부(14)에, 제1 반도체부(14)의 제1 면(S1)측으로부터 제2 면(S2)측을 향해 연장되는 홈부(14E)가 설치되어 있다. 그리고, p형의 제1 반도체 영역(16) 및 n형의 제2 반도체 영역(17)이 홈부(14E)보다 제1 반도체부(14)의 제2 면(S2)측으로 홈부(14E)와 중첩하여 설치되어 있다. 그리고, 제2 반도체부(24)가 홈부(14E) 중에 배치되고, 홈부(14E)의 저부에서 진성 반도체층(26)이 제1 반도체부(14)의 p형의 제1 반도체 영역(16)과 공유 결합되어 있다. 그리고, 홈부(14E)를 제외하고 제1 반도체부(14) 및 주변 반도체부(19)를 포함하는 반도체층(11)의 제1 면(S1)측이 선택용 절연막(21)으로 덮여 있다. 그리고, 제1 반도체부(14) 및 주변 반도체부(19)의 두께가 상술한 제1 실시 형태와 비교하여 두껍게 되어 있다. 그리고, 이에 수반하여 분리부(13) 및 분리부(20)도 반도체층(11)의 두께 방향으로 길게 연장되어 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
이 제6 실시 형태에 관한 거리 화상 센서에 의하면, 제1 실시 형태와 같이 반도체층(11) 전체를 얇게 했을 경우와 비교하여 제1 반도체부(14) 및 주변 반도체부(19)의 기계적 강도, 바꾸어 말하면 반도체층(11)의 기계적 강도를 높일 수 있다.
또한, 제1 반도체부(14) 및 주변 반도체부(19)의 기계적 강도를 확보한 상태에서 광전 변환부(29E)에서의 제1 반도체부(14) 및 제2 반도체부(24)를 포함하는 반도체부 전체의 두께를 얇게 할 수 있다.
또한, 이 제6 실시 형태에 관한 거리 화상 센서에 의하면, 주변 반도체부(19)에 제2 반도체부(24)를 형성하지 않고, 홈부(14E) 중에서, 제1 반도체부(14)의 제1 면(S1)측에 제2 반도체부(24)를 선택적으로 형성할 수 있다.
한편, 제6 실시 형태의 제1 변형예로서, 도 13a에 나타낸 바와 같이, 홈부(14E)의 측벽에 선택용 절연막(21)을 형성해도 된다.
또한, 제6 실시 형태의 제2 변형예로서, 도 13b에 나타낸 바와 같이, 홈부(14E)로부터 노출되도록 홈부(14E) 중에 제2 반도체부(24)를 매립해도 된다.
또한, 제6 실시 형태의 제3 변형예로서, 도 14에 나타낸 바와 같이, 제2 반도체부(24) 대신에 제5 실시 형태의 제2 반도체부(24D)를 홈부(14E) 중에 설치해도 된다.
〔제7 실시 형태〕
본 기술의 제7 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 15에 나타낸 바와 같이, 이 제7 실시 형태의 광전 변환부(29F)는, 도 6에 나타내는 p형의 제1 반도체 영역(16) 대신에 p형의 제1 반도체 영역(16F)을 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
도 15에 나타낸 바와 같이, 이 제7 실시 형태의 p형의 제1 반도체 영역(16F)은, 분리부(13)로부터 이격되어 있다. 그리고, p형의 제1 반도체 영역(16F)이 분리부(13)로부터 이격됨으로써, 애벌런치 증배 영역이 형성되는 pn 접합부(18)도 분리부(13)로부터 이격되어 있다. 그리고, 분리부(13)의 분리용 도전체(13a)에는 컨택트 전극(34b)이 접속되어 있다.
이와 같이, p형의 제1 반도체 영역(16F)이 분리부(13)로부터 이격됨으로써, 애벌런치 증배 영역이 형성되는 pn 접합부(18)도 분리부(13)로부터 이격되기 때문에, 제1 반도체부(14)와 분리부(13)의 계면에서 발생하는 암전류에 의한 애벌런치 증배를 억제할 수 있다.
따라서, 이 제7 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 암전류에 의한 애벌런치 증배를 억제할 수 있다.
〔제8 실시 형태〕
본 기술의 제8 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제7 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 16에 나타낸 바와 같이, 이 제8 실시 형태의 광전 변환부(29G)는, 도 15에 나타내는 제7 실시 형태의 n형의 제2 반도체 영역(17) 대신에 n형의 제2 반도체 영역(17G)을 구비하고 있다. 그 밖의 구성은, 상술한 제7 실시 형태와 마찬가지이다.
도 16에 나타낸 바와 같이, 이 제8 실시 형태의 n형의 제2 반도체 영역(17G)은, 제1 반도체부(14)의 제1 면(S1)측으로부터 p형의 제1 반도체 영역(16F)보다 깊은 위치에 p형의 제1 반도체 영역(16F)의 저부와 pn 접합부(18)를 형성하여 설치되고, 또한 평면으로부터 보았을 때의 윤곽(17G11)이 p형의 제1 반도체 영역(16F)의 윤곽(16F1)보다 내측에 위치하는 제1 부분(17G1)을 가진다. 또한, n형의 제2 반도체 영역(17G)은, 제1 반도체부(14)의 제1 면(S1)측으로부터 제1 부분(17G1)보다 깊은 위치에 설치되고, 또한 평면으로부터 보았을 때의 윤곽(17G21)이 p형의 제1 반도체 영역(16F)의 윤곽(16F1)보다 외측에 위치하는 제2 부분(17G2)을 가진다. 제2 부분(17G2)은, 최외주(윤곽(17G21))가 분리부(13)에 접하고 있다. 그리고, 제1 부분(17G1)의 윤곽(17G11)이 p형의 제1 반도체 영역(16F)의 윤곽(16F1)보다 내측에 위치함으로써, pn 접합부(18)도 p형의 반도체 영역(16F)의 윤곽(16F1)보다 내측에 위치한다.
이와 같이, p형의 제1 반도체 영역(16F)과 pn 접합부(18)를 형성하는 제1 부분(17G1)이 평면으로부터 보았을 때에 p형의 제1 반도체 영역(16F)의 윤곽(16F1)보다 내측에 위치하도록 n형의 제2 반도체 영역(17G)을 구성함으로써, pn 접합부(18)가 p형의 제1 반도체 영역(16F)의 윤곽(16F1)보다 내측에 위치하기 때문에, p형의 제1 반도체 영역(16F)의 에지부(윤곽(16F1))에서의 고전계를 회피할 수 있다. 이에 의해, p형의 제1 반도체 영역(16F)의 에지부에 치우친 애벌런치 증배를 억제할 수 있고, pn 접합부(18)의 전체에 걸쳐 애벌런치 증배를 균일화할 수 있기 때문에, 광검출 효율을 높일 수 있다.
따라서, 이 제8 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제7 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어지고, 광검출 효율을 높일 수 있다.
〔제9 실시 형태〕
본 기술의 제9 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 17에 나타낸 바와 같이, 이 제9 실시 형태의 화소(3)는, 도 6에 나타내는 제1 실시 형태의 선택용 절연막(21) 대신에 선택용 절연막(22)을 구비하고 있다. 그 밖의 구성은, 제1 실시 형태와 마찬가지이다.
도 17에 나타낸 바와 같이, 이 제9 실시 형태의 선택용 절연막(22)은, 제1 반도체부(14)에 제1 반도체부(14)의 제1 면(S1)으로부터 노출되도록 하여 매립된 매립형으로 구성되어 있다. 이 선택용 절연막(22)은, 예를 들면, 제1 반도체부(14)에 홈부를 형성한 후, 이 홈부를 매립하도록 하여 제1 반도체부(14) 상에 절연막을 형성하고, 그 후, 홈부 내에 절연막이 잔존하도록 제1 반도체부(14) 상의 절연막을 선택적으로 제거함으로써 형성할 수 있다. 이와 같이 하여 홈부 내에 선택적으로 형성되는 절연막은 STI(Shallow Trench Isolation) 구조라고 불리고 있다.
선택용 절연막(22)은, 제2 반도체부(24)의 바로 아래의 제1 반도체부(14)를 제외하고 제2 반도체부(24)의 외측의 제1 반도체부(14)에 선택적으로 설치되어 있다. 그리고, 선택용 절연막(22)은, 도시하고 있지 않지만, 제1 실시 형태의 선택용 절연막(21)과 마찬가지로, 화소 영역(2A) 및 주변 영역(2B)에 걸쳐서 설치되고, 주변 반도체부(19)의 제1 면(S1)측의 전체를 덮고 있다. 따라서, 이 제9 실시 형태에 관한 거리 화상 센서에서도, 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지로, 주변 반도체부(19)에 제2 반도체부(24)를 형성하지 않고, 제1 반도체부(14)의 제1 면(S1)측에 제2 반도체부(24)를 선택적으로 형성할 수 있다.
〔제10 실시 형태〕
본 기술의 제10 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제9 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 18에 나타낸 바와 같이, 이 제10 실시 형태의 광전 변환부(29H)는, 도 17에 나타내는 제9 실시 형태의 p형의 제1 반도체 영역(16) 대신에 p형의 제1 반도체 영역(16H)을 구비하고 있다. 그 밖의 구성은, 상술한 제9 실시 형태와 마찬가지이다.
도 18에 나타낸 바와 같이, 이 제10 실시 형태의 p형의 제1 반도체 영역(16H)은, 선택용 절연막(22)으로부터 이격되어 있다. 그리고, p형의 제1 반도체 영역(16H)은, 평면으로부터 보았을 때의 윤곽(16H1)이 제2 반도체부(24)의 윤곽(24a)보다 내측에 위치하고 있다. 그리고, p형의 제1 반도체 영역(16H)이 선택용 절연막(22)으로부터 이격됨으로써, 애벌런치 증배 영역이 형성되는 pn 접합부(18)도 선택용 절연막(22)으로부터 이격되어 있다.
이와 같이, p형의 제1 반도체 영역(16H)이 선택용 절연막(22)으로부터 이격됨으로써, 애벌런치 증배 영역이 형성되는 pn 접합부(18)도 선택용 절연막(22)으로부터 이격되기 때문에, 제1 반도체부(14)와 선택용 절연막(22)의 계면에서 발생하는 암전류에 의한 애벌런치 증배를 억제할 수 있다.
따라서, 이 제10 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 암전류에 의한 애벌런치 증배를 억제할 수 있다.
〔제11 실시 형태〕
본 기술의 제11 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제10 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 광전 변환부의 구성이 다르다.
즉, 도 19에 나타낸 바와 같이, 이 제11 실시 형태의 광전 변환부(29J)는, 도 18에 나타내는 제10 실시 형태의 n형의 제2 반도체 영역(17) 대신에 도 16에 나타내는 제8 실시 형태의 n형의 반도체 영역(17G)을 구비하고 있다. 그 밖의 구성은, 제10 실시 형태와 마찬가지이다.
이 광전 변환부(29J)에서도, pn 접합부(18)가 p형의 제1 반도체 영역(16H)의 윤곽(16H1)보다 내측에 위치하기 때문에, p형의 제1 반도체 영역(16H)의 에지부 (윤곽(16H1))에서의 고전계를 회피할 수 있다. 이에 의해, p형의 제1 반도체 영역(16H)의 에지부에 치우친 애벌런치 증배를 억제할 수 있고, pn 접합부(18)의 전체에 걸쳐서 애벌런치 증배를 균일화할 수 있다. 이에 의해, 광검출 효율을 높일 수 있다.
따라서, 이 제11 실시 형태에 관한 거리 화상 센서에서도, 상술한 제10 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어지고, 광검출 효율을 높일 수 있다.
〔제12 실시 형태〕
본 기술의 제12 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제9 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 20a에 나타낸 바와 같이, 이 제12 실시 형태의 화소(3)는, 도 17에 나타내는 제9 실시 형태의 분리부(13) 및 차광막(61) 대신에 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그리고, n형의 제2 반도체 영역(17)과 분리부(13K)를 전기적으로 접속하는 접속 형태가 다르다.
도 20a에 나타낸 바와 같이, 분리부(13K)는, 제1 반도체층(11)의 제1 면(S1)측에 설치된 제1 부분(13K1)과, 이 제1 부분(13K1)보다 깊은 위치에 제1 부분(13K1)과 직렬 접속으로 설치되고, 또한 제1 부분(13K1)의 폭보다 좁은 폭으로 구성된 제2 부분(13K2)을 가진다.
도 20b에 나타낸 바와 같이, 제1 부분(13K1)은, 상술한 분리부(13)와 마찬가지로, 제1 반도체부(14)의 두께 방향(Z방향)으로 연장되는 분리용 도전체(13a1)와, 이 분리용 도전체(13a1)의 양측의 측면을 덮는 분리용 절연체(13b1)를 가지고 있다. 또한, 제2 부분(13K2)도, 상술한 분리부(13)와 마찬가지로, 제1 반도체부(14)의 두께 방향(Z방향)으로 연장되는 분리용 도전체(13a2)와, 이 분리용 도전체(13a2)의 양측의 측면을 덮는 분리용 절연체(13b2)를 가지고 있다. 그리고, 제1 부분(13K1)의 분리용 도전체(13a1)는, 제2 부분(13K2)의 분리용 도전체(13a2)보다 폭이 넓게 되어 있다. 그리고, 이 제1 부분(13K1) 및 제2 부분(13K2)을 가지는 분리부(13K)는, 제1 반도체부(14)의 제1 면(S1) 및 제2 면(S2)에 걸쳐서 연장되어 있다. 분리용 도전체(13a1 및 13a2)는, 광반사성 및 도전성이 뛰어난 금속막, 예를 들면 텅스텐(W)막으로 형성되어 있다. 분리용 절연체(13b1 및 13b2)는, 절연성이 뛰어난 절연막, 예를 들면 산화실리콘(SiO2)막으로 형성되어 있다.
분리부(13K)는, 제1 부분(13K1)의 분리용 도전체(13a1)의 폭과 제2 부분(13K2)의 분리용 도전체(13a2)의 폭의 차이에 의한 단차부(13c)를 가지고 있다. 그리고, 이 단차부(13c)에 n형의 제2 반도체 영역(17)의 주변부가 전기적 및 기계적으로 접속되어 있다. 즉, n형의 제2 반도체 영역(17)은, 제1 반도체부(14)의 제2 면(S2)보다 제1 면(S1)측에서 분리부(13K)의 분리용 도전체(13a1, 13a2)와 전기적 및 기계적으로 접속되어 있다. 바꾸어 말하면, n형의 제2 반도체 영역(17)은, 분리부(13K)의 일단측과 타단측의 사이의 중간에서 분리부(13K)의 분리용 도전체 (13a1, 13a2)와 전기적 및 기계적으로 접속되어 있다.
도 20a 및 도 20b에 나타낸 바와 같이, 차광막(61K)은, 상술한 차광막(61)과 마찬가지로, 소정의 화소(3)의 광이 이웃 화소(3)로 누출되어 들어가지 않도록, 평면으로부터 보았을 때의 평면 패턴이 광전 변환부(29)의 수광면측을 개구하는 격자 형상 평면 패턴으로 되어 있다. 그리고, 차광막(61K)은, 상술한 차광막(61)과는 달리, 폭이 분리부(13K)의 폭보다 좁은 폭으로 되어 있다. 즉, 이 제12 실시 형태의 차광막(61K)은, 차광 기능을 갖추고 있지만, 상술한 차광막(61)과는 달리, 중계 전극으로서의 기능은 구비하고 있지 않다. 차광막(61K)은, 예를 들면, 반도체층(10)측으로부터 티탄(Ti)막 및 텅스텐(W)막을 이 순서로 순차 적층한 복합막으로 구성되어 있다.
이와 같이 구성된 제12 실시 형태에 관한 거리 화상 센서에서도, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제12 실시 형태에 관한 거리 화상 센서는, n형의 제2 반도체 영역(17)이 제1 반도체부(14)의 제2 면(S2)보다 제1 면(S1)측에서 분리부(13K)의 분리용 도전체(13a1, 13a2)와 전기적 및 기계적으로 접속되어 있기 때문에, 차광막(61K)을 상술한 실시 형태의 차광막(61)보다 좁은 폭으로 할 수 있다. 이에 의해, 광전 변환부(29)에서의 개구 면적을 넓게 할 수 있고, 광전 변환부(29)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제13 실시 형태〕
본 기술의 제13 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제10 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 21에 나타낸 바와 같이, 이 제13 실시 형태의 화소(3)는, 도 18의 제10 실시 형태의 분리부(13) 및 차광막(61) 대신에 도 20a 및 도 20b에 나타내는 제12 실시 형태의 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그 밖의 구성은, 상술한 제10 실시 형태와 마찬가지이다.
이 제13 실시 형태에 관한 거리 화상 센서에 따르면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 암전류에 의한 애벌런치 증배를 억제할 수 있다. 또한, 광전 변환부(29H)에서의 개구 면적을 넓게 할 수 있고, 광전 변환부(29H)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제14 실시 형태〕
본 기술의 제14 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제11 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 22에 나타낸 바와 같이, 이 제14 실시 형태의 화소(3)는, 도 19의 제11 실시 형태의 분리부(13) 및 차광막(61) 대신에 도 20a 및 도 20b에 나타내는 제12 실시 형태의 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그 밖의 구성은, 상술한 제11 실시 형태와 마찬가지이다.
이 제14 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제11 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어지고, 광전 변환부(29J)에서의 개구 면적을 넓게 할 수 있기 때문에, 광전 변환부(29J)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제15 실시 형태〕
본 기술의 제15 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 23에 나타낸 바와 같이, 이 제15 실시 형태의 화소(3)는, 도 6의 제1 실시 형태의 분리부(13) 및 차광막(61) 대신에 도 20a 및 도 20b에 나타내는 제12 실시 형태의 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그 밖의 구성은, 상술한 제1 실시 형태와 마찬가지이다.
이 제15 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어지고, 광전 변환부(29)에서의 개구 면적을 넓게 할 수 있고, 광전 변환부(29)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제16 실시 형태〕
본 기술의 제16 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제7 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 24에 나타낸 바와 같이, 이 제16 실시 형태의 화소(3)는, 도 15의 제7 실시 형태의 분리부(13) 및 차광막(61) 대신에 도 20a 및 도 20b에 나타내는 제12 실시 형태의 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그 밖의 구성은, 상술한 제7 실시 형태와 마찬가지이다.
이 제16 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제7 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어지고, 광전 변환부(29F)에서의 개구 면적을 넓게 할 수 있기 때문에, 광전 변환부(29F)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제17 실시 형태〕
본 기술의 제17 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제8 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 25에 나타낸 바와 같이, 이 제17 실시 형태의 화소(3)는, 도 16의 제8 실시 형태의 분리부(13) 및 차광막(61) 대신에 도 20a 및 도 20b에 나타내는 제12 실시 형태의 분리부(13K) 및 차광막(61K)을 구비하고 있다. 그 밖의 구성은, 상술한 제8 실시 형태와 마찬가지이다.
이 제17 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제8 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어지고, 광전 변환부(29G)에서의 개구 면적을 넓게 할 수 있기 때문에, 광전 변환부(29G)의 양자 효율(수광 감도)의 향상을 도모할 수 있다.
〔제18 실시 형태〕
본 기술의 제18 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제7 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 26에 나타낸 바와 같이, 이 제18 실시 형태의 화소(3)는, 도 15의 제7 실시 형태의 n형의 제2 반도체 영역(17) 및 차광막(61) 대신에 n형의 제2 반도체 영역(17L) 및 차광막(61L)을 구비하고 있다. 그리고, n형의 제2 반도체 영역(17L)과 컨택트 전극(34b)을 전기적으로 접속하는 접속 형태가 다르다. 그 밖의 구성은, 상술한 제7 실시 형태와 마찬가지이다.
도 26에 나타낸 바와 같이, 이 제18 실시 형태의 n형의 제2 반도체 영역(17L)은, 제1 반도체부(14)의 제1 면(S1)측으로부터 p형의 제1 반도체 영역(16F)보다 깊은 위치에 p형의 제1 반도체 영역(16F)의 저부와 pn 접합부(18)를 형성하여 설치되고, 또한 평면으로부터 보았을 때의 윤곽이 p형의 제1 반도체 영역(16F)의 윤곽보다 외측에 위치하는 제1 부분(17L1)과, 이 제1 부분(17L1)으로부터 제1 반도체부(14)의 제1 면(S1)측에 분리부(13)를 따라 돌출되는 제2 부분(17L2)을 가진다. 그리고, 컨택트 전극(34b)은, 선택용 절연막(21)을 관통하여 제2 부분(17L2)과 전기적 및 기계적으로 접속되어 있다. 제2 부분(17L2)은, 분리부(13)와 p형의 제1 반도체 영역(16F)의 사이에 배치되어 있다. 그리고, p형의 제1 반도체 영역(16F) 및 pn 접합부(18)는, 제2 부분(17L2)으로부터 이격되어 있다. 즉, p형의 제1 반도체 영역(16F)은, n형의 제2 반도체 영역(17L)의 제2 부분(17L2)과 컨택트 전극(34b)의 접속부로부터 이격되어 있다.
한편, 도시하고 있지 않지만, n형의 제2 반도체 영역(17L)의 제2 부분(17L2)에는, 컨택트 전극과의 오믹 저항을 저감시킬 목적으로, n형의 제2 반도체 영역(17L)보다 고불순물 농도의 n형의 반도체 영역으로 이루어지는 컨택트 영역이 설치되어 있다.
차광막(61L)은, 상술한 차광막(61a)과 마찬가지로, 폭이 분리부(13)의 폭보다 좁은 폭으로 되어 있다. 그리고, 차광막(61L)은, n형의 제2 반도체 영역(17L)과 전기적으로 분리되어 있다. 즉, 차광막(61L)은 차광 기능을 가지지만, 차광막(61)과는 달리, 중계 전극으로서의 기능은 가지지 않는다.
이 제18 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제1 실시 형태에 관한 거리 화상 센서(1)와 마찬가지의 효과가 얻어진다. 또한, p형의 제1 반도체 영역(16F)이 n형의 제2 반도체 영역(17L)과 컨택트 전극(34b)의 접속부로부터 이격되어 있기 때문에, p형의 제1 반도체 영역(16F)의 에지부에서의 애벌런치 증배를 억제할 수 있다.
〔제19 실시 형태〕
본 기술의 제19 실시 형태에 관한 거리 화상 센서는, 기본적으로 상술한 제18 실시 형태에 관한 거리 화상 센서와 마찬가지의 구성으로 되어 있고, 화소의 구성이 다르다.
즉, 도 27에 나타낸 바와 같이, 이 제18 실시 형태의 화소(3)는, 도 26의 제18 실시 형태의 n형의 제2 반도체 영역(17L) 대신에 n형의 제2 반도체 영역(17M)을 구비하고 있다. 그 밖의 구성은, 상술한 제18 실시 형태와 마찬가지이다.
도 27에 나타낸 바와 같이, 이 제19 실시 형태의 n형의 제2 반도체 영역(17M)은, 제1 반도체부(14)의 제1 면(S1)측으로부터 p형의 제1 반도체 영역(16F)보다 깊은 위치에 p형의 제1 반도체 영역(16F)의 저부와 pn 접합부(18)를 형성하여 설치되고, 또한 평면으로부터 보았을 때의 윤곽이 p형의 제1 반도체 영역(16F)의 윤곽보다 내측에 위치하는 제1 부분(17M1)을 가진다. 또한, n형의 제2 반도체 영역(17M)은, 제1 반도체부(14)의 제1 면(S1)측으로부터 제1 부분(17M1)보다 깊은 위치에 설치되고, 또한 평면으로부터 보았을 때의 윤곽이 p형의 제1 반도체 영역(16F)의 윤곽보다 외측에 위치하는 제2 부분(17M2)과, 이 제2 부분(17M2)으로부터 제1 반도체부(14)의 제1 면(S1)측에 분리부(13)를 따라 돌출되는 제3 부분(17M3)을 가진다. 그리고, 컨택트 전극(34b)은, 선택용 절연막(21)을 관통하여 제3 부분(17M3)과 전기적 및 기계적으로 접속되어 있다. 제3 부분(17M3)은, 분리부(13)와 p형의 제1 반도체 영역(16F)의 사이에 배치되어 있다. 그리고, p형의 제1 반도체 영역(16F) 및 pn 접합부(18)는, 제3 부분(17M3)으로부터 이격되어 있다. 즉, p형의 제1 반도체 영역(16F)은, n형의 제2 반도체 영역(17M)의 제3 부분(17M3)과 컨택트 전극(34b)의 접속부로부터 이격되어 있다. 그리고, 제1 부분(17M1)의 윤곽이 p형의 제1 반도체 영역(16F)의 윤곽보다 내측에 위치함으로써, pn 접합부(18)도 p형의 제1 반도체 영역(16F)의 윤곽보다 내측에 위치한다.
한편, 도시하고 있지 않지만, n형의 제2 반도체 영역(17M)의 제3 부분(17M3)에는, 컨택트 전극과의 오믹 저항을 저감시킬 목적으로, n형의 제2 반도체 영역(17M)보다 고불순물 농도의 반도체 영역으로 이루어지는 컨택트 영역이 설치되어 있다.
이 제19 실시 형태에 관한 거리 화상 센서에 의하면, 상술한 제12 실시 형태에 관한 거리 화상 센서와 마찬가지의 효과가 얻어진다. 또한, pn 접합부(18)가 p형의 제1 반도체 영역(16F)의 윤곽보다 내측에 위치하기 때문에, p형의 제1 반도체 영역(16F)의 에지부(윤곽(16F1))에서의 고전계를 회피할 수 있다. 이에 의해, p형의 제1 반도체 영역(16F)의 에지부에 치우친 애벌런치 증배를 억제할 수 있고, pn 접합부(18)의 전체에 걸쳐서 애벌런치 증배를 균일화할 수 있기 때문에, 광검출 효율을 높일 수 있다.
〔제20 실시 형태〕
상술한 제1 실시 형태 내지 제19 실시 형태에서는, 제1 반도체 영역(16, 16F, 16H) 및 외인성 반도체층(27)을 p형의 반도체로 구성하고, n형의 제2 반도체 영역(17, 17G, 17L, 17M)을 n형의 반도체로 구성했을 경우에 대해서 설명했지만, 본 기술은, p형 반도체와 n형 반도체를 바꾼 구성에서도 적용할 수 있다. 이를 바꾼 경우에는, 정공을 검출하는 구성으로 되는 것 외에, 애노드에는 정(正)의 전압을 인가하여 동작시킨다.
한편, 상술한 제1 실시 형태 내지 제20 실시 형태에 나타낸 APD(애벌런치 포토다이오드) 소자에는, 브레이크다운 전압보다 높은 바이어스 전압으로 동작시키는 가이거 모드와, 브레이크다운 전압 근방의 조금 높은 바이어스 전압으로 동작시키는 리니어 모드가 있다. 가이거 모드의 APD 소자는, 단일 광자 애벌런치 다이오드(SPAD) 소자라고도 불리고 있다.
〔전자 기기의 구성예〕
도 28에 나타낸 바와 같이, 전자 기기로서의 거리 화상 기기(201)는, 광학계(202), 센서 칩(2), 화상 처리 회로(203), 모니터(204), 및 메모리(205)를 구비하여 구성된다. 거리 화상 기기(201)는, 광원 장치(211)로부터 피사체를 향해 투광되고, 피사체의 표면에서 반사된 광(변조 광이나 펄스 광)을 수광함으로써, 피사체까지의 거리에 따른 거리 화상을 취득할 수 있다.
광학계(201)는, 1장 또는 복수장의 렌즈를 가져 구성되고, 피사체로부터의 상광(입사광)을 센서 칩(2)에 가이드하여, 센서 칩(2)의 수광면(센서부)에 결상시킨다.
센서 칩(2)으로서는, 상술한 각 실시 형태의 거리 화상 센서를 탑재한 센서 칩(2)(10)이 적용되고, 센서 칩(2)으로부터 출력되는 수광 신호(APD OUT)로부터 구해지는 거리를 나타내는 거리 신호가 화상 처리 회로(203)에 공급된다.
화상 처리 회로(203)는, 센서 칩(2)으로부터 공급된 거리 신호에 기초하여 거리 화상을 구축하는 화상 처리를 행하고, 그 화상 처리에 의해 얻어진 거리 화상(화상 데이터)은, 모니터(204)에 공급되어 표시되거나, 메모리(205)에 공급되어 기억(기록)되거나 한다.
이와 같이 구성된 거리 화상 기기(200)에서는, 상술한 센서 칩(2)을 적용함으로써, 안정성이 높은 화소(3)로부터의 수광 신호에만 기초하여 피사체까지의 거리를 연산하여, 정밀도가 높은 거리 화상을 생성하는 것이 가능하게 된다. 즉, 거리 화상 기기(200)는, 보다 정확한 거리 화상을 취득할 수 있다.
〔이미지 센서의 사용예〕
상술한 센서 칩(2)(이미지 센서)은, 예를 들면, 다음과 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱하는 여러가지 케이스에 사용할 수 있다.
디지털 카메라나, 카메라 기능이 부착된 휴대 기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치
자동 정지 등의 안전 운전이나, 운전자의 상태의 인식 등을 위해서, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차량용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량간 등의 측거를 행하는 측거 센서 등의, 교통용으로 제공되는 장치
사용자의 제스처를 촬영하여, 그 제스처에 따른 기기 조작을 행하기 위해서, 텔레비전이나, 냉장고, 에어 컨디셔너 등의 가전에 제공되는 장치
내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스케어용으로 제공되는 장치
방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 보안용으로 제공되는 장치
피부를 촬영하는 피부 측정기나, 두피를 촬영하는 마이크로스코프 등의, 미용용으로 제공되는 장치
스포츠 용도 등에 적합한 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치
밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
한편, 본 기술은, 이하와 같은 구성으로 해도 된다.
(1)
광전 변환부를 가지는 화소가 행렬 형상으로 복수 배치된 화소 영역을 구비하고,
상기 광전 변환부는,
분리부로 구획된 제1 반도체부와,
상기 제1 반도체부의 서로 반대측에 위치하는 제1 면 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부와,
상기 제2 반도체부에 설치되고, 또한 상기 제2 반도체부에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부와,
상기 제1 반도체부에 설치되고, 또한 상기 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부,
를 구비하고 있는, 광 검출기.
(2)
상기 제2 반도체부는, 상기 제1 반도체부보다 밴드갭이 좁은, 상기 (1)에 기재된 광 검출기.
(3)
상기 제2 반도체부는, 상기 제1 반도체부와 공유 결합되어 있는, 상기 (1) 또는 (2)에 기재된 광 검출기.
(4)
상기 제1 반도체부는 실리콘으로 이루어지는, 상기 (1) 내지 (3) 중 어느 하나에 기재된 광 검출기.
(5)
상기 제2 반도체부는, 평면으로부터 보았을 때의 윤곽이 상기 제1 반도체부의 윤곽보다 내측에 위치하고 있는, 상기 (1) 내지 (4) 중 어느 하나에 기재된 광 검출기.
(6)
상기 증배부는, 상기 제1 반도체부의 상기 제1 면측에 설치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체부의 상기 제1 면측으로부터 상기 제1 반도체 영역보다 깊은 위치에 상기 제1 반도체 영역과 pn 접합부를 형성하여 설치된 제2도전형의 제2 반도체 영역을 가지고, 상기 pn 접합부에 애벌런치 증배 영역이 형성되는, 상기 (1) 내지 (5) 중 어느 하나에 기재된 광 검출기.
(7)
상기 제2 반도체부는, 게르마늄으로 이루어지고, 또한 상기 제1 반도체 영역과 동일 도전형의 반도체층, 또는 실리콘 및 게르마늄의 화합물로 이루어지고, 또한 상기 제1 반도체 영역과 동일 도전형의 외인성 반도체층으로 구성되어 있는, 상기 (6)에 기재된 광 검출기.
(8)
상기 제2 반도체부는, 상기 제1 반도체부측부터, 실리콘 및 게르마늄의 화합물로 이루어지는 진성 반도체층과, 실리콘 및 게르마늄의 화합물로 이루어지고, 상기 제1 반도체 영역과 동일 도전형의 외인성 반도체층을 순서대로 배치한 복합층, 또는, 상기 제1 반도체부측부터, 게르마늄으로 이루어지는 진성 반도체층과, 게르마늄으로 이루어지고, 상기 제1 반도체층과 동일 도전형의 외인성 반도체층을 순서대로 배치한 복합층으로 구성되어 있는, 상기 (6)에 기재된 광 검출기.
(9)
상기 제1 반도체부의 상기 제1 면측에 상기 제2 반도체부를 선택적으로 형성하는 선택용 절연막을 더 구비하고,
상기 제2 반도체부는, 상기 선택 절연막에 대해 자기 정합으로 선택적으로 형성되어 있는, 상기 (1) 내지 (8) 중 어느 하나에 기재된 광 검출기.
(10)
상기 선택용 절연막은, 상기 제1 반도체부의 상기 제1 면측을 덮는 표면형 절연막, 또는, 상기 제1 반도체부에 상기 제1 면으로부터 노출되도록 하여 매립된 매립형 절연막인, 상기 (9)에 기재된 광 검출기.
(11)
상기 분리부는, 상기 제1 반도체부의 두께 방향으로 연장되는 분리용 도전체와, 상기 분리 도전체의 양측의 측면을 각각 덮는 분리용 절연체를 가지고,
상기 제2 반도체 영역은, 상기 분리용 도전체와 전기적으로 접속되어 있는, 상기 (1) 내지 (10) 중 어느 하나에 기재된 광 검출기.
(12)
상기 제2 반도체 영역은, 상기 제1 반도체부의 상기 제2 면측에 설치된 중계 전극을 통해 상기 분리용 도전체와 전기적으로 접속되어 있는, 상기 (11)에 기재된 광 검출기.
(13)
상기 제2 반도체 영역은, 상기 제1 반도체부의 상기 제2 면보다 상기 제1 면측에서 상기 분리용 도전체와 접속되어 있는, 상기 (11)에 기재된 광 검출기.
(14)
상기 제2 반도체부의 상기 제1 반도체부측과 반대측에 평면으로부터 보았을 때에 상기 제2 반도체부와 중첩하여 설치되고, 또한 윤곽이 상기 제2 반도체부의 윤곽보다 외측에 위치하는 제1 메탈 배선을 더 구비하고 있는, 상기 (1) 내지 (13) 중 어느 하나에 기재된 광 검출기.
(15)
상기 제1 반도체부는, 상기 제2 면측에 요철 형상의 광 반사부를 가지는, 상기 (1) 내지 (14) 중 어느 하나에 기재된 광 검출기.
(16)
상기 제2 반도체부는, 상면과 측면에서 이루는 내각이 둔각이 되는 방향으로 상기 측면이 경사져 있는, 상기 (1) 내지 (15) 중 어느 하나에 기재된 광 검출기.
(17)
상기 제1 반도체부는, 상기 제1 면측으로부터 상기 제2 면측을 향해 연장되는 홈부를 가지고,
상기 제1 및 제2 반도체 영역은, 상기 홈부보다 상기 제1 반도체부의 상기 제2 면측에 상기 홈부와 중첩하여 설치되고,
상기 제2 반도체부는, 상기 홈부 중에 설치되어 있는, 상기 (1) 내지 (16) 중 어느 하나에 기재된 광 검출기.
(18)
상기 화소 영역의 외측에 배치된 주변 영역과, 상기 주변 영역에 상기 제1 반도체부와 동일층으로 형성되고, 또한 상기 선택용 절연막으로 덮인 주변 반도체부를 더 구비하고 있는, 상기 (9)에 기재된 광 검출기.
(19)
상기 제1 반도체 영역은, 상기 분리부로부터 이격되어 있는, 상기 (6)에 기재된 광 검출기.
(20)
상기 제2 반도체 영역은, 상기 제1 반도체 영역과 상기 pn 접합부를 형성하는 부분이 평면으로부터 보았을 때에 상기 제1 반도체 영역의 윤곽보다 내측에 위치하고 있는, 상기 (19)에 기재된 광 검출기.
(21)
상기 제1 반도체부의 상기 제2 면측에 설치된 마이크로 렌즈층을 더 구비하고 있는, 상기 (1) 내지 (20) 중 어느 하나에 기재된 광 검출기.
(22)
분리부로 구획된 제1 반도체부를 가지는 반도체층, 상기 제1 반도체부에 설치되고, 또한 애벌런치 증배 영역이 형성되는 pn 접합부를 가지는 증배부, 및 상기 제1 반도체부의 서로 반대측에 위치하는 제1 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부를 구비한 광 검출기와, 상기 제1 반도체부의 상기 제1 면에 피사체로부터의 상광을 결상시키는 광학계,
를 구비하고 있는 전자 기기.
본 기술의 범위는, 도시되고 기재된 예시적인 실시 형태에 한정되는 것이 아니고, 본 기술이 목적으로 하는 것과 균등한 효과를 가져오는 모든 실시 형태도 포함한다. 또한, 본 기술의 범위는, 청구항에 의해 정의되는 발명의 특징의 조합에 한정되는 것이 아니고, 모든 개시된 각각의 특징 중 특정한 특징의 모든 원하는 조합에 의해 정의될 수 있다.
1 ; 거리 화상 센서(광 검출기)
2 ; 센서 칩
2A ; 화소 영역
2B ; 주변 영역
3 ; 화소
4 ; 전극 패드
5 ; 바이어스 전압 인가부
6 ; APD 소자(애벌런치 포토 다이오드 소자)
7 ; 퀀칭 저항 소자
8 ; 인버터
10 ; 제1 반도체 기체(센서측 반도체 기체)
11 ; 반도체층
13, 13K ; 분리부
13a ; 분리용 도전체
13b ; 분리용 절연체
14 ; 제1 반도체부
14E ; 홈부
15 ; 증배부
16, 16F, 16H ; p형의 제1 반도체 영역
17, 17G, 17L, 17M ; n형의 제2 반도체 영역
18 ; pn 접합부
19 ; 주변 반도체부
19a ; 제1 주변 영역
19b ; 제2 주변 영역
20 ; 분리부
21 ; 표면형의 선택용 절연막
22 ; 매립형의 선택용 절연막
24, 24D ; 제2 반도체부
25 ; 광 흡수부
26 ; 진성 반도체층(i-SiGe)
27 ; p형의 외인성 반도체층(p-SiGe)
29, 29C, 29D, 29E, 29G, 29H, 29J ; 광전 변환부
31 ; 다층 배선층(센서측 다층 배선층)
32 ; 층간 절연막
34a, 34b ; 컨택트 전극
35a, 35B ; 제1 메탈 배선
35b ; 제2 메탈 배선
36a, 36b ; 컨택트 전극
37a, 37b ; 메탈 패드
40 ; 제2 반도체 기체(로직측 반도체 기체)
41 ; 반도체 기판
42 ; 게이트 전극
51 ; 다층 배선층(로직측 다층 배선층)
52 ; 층간 절연막
53 ; 배선
55a, 55b ; 전극 패드
56a, 56b ; 컨택트 전극
57a, 57b ; 메탈 패드
61, 61K ; 차광막(중계 전극)
61a ; 차광막
62 ; 평탄화막
63 ; 마이크로 렌즈층
63a ; 마이크로 렌즈부
63b ; 평탄부

Claims (22)

  1. 광전 변환부를 가지는 화소가 행렬 형상으로 복수 배치된 화소 영역을 구비하고,
    상기 광전 변환부는,
    분리부로 구획된 제1 반도체부와,
    상기 제1 반도체부의 서로 반대측에 위치하는 제1 면 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부와,
    상기 제2 반도체부에 설치되고, 또한 상기 제2 반도체부에 입사한 광을 흡수하여 캐리어를 생성하는 광 흡수부와,
    상기 제1 반도체부에 설치되고, 또한 상기 광 흡수부에서 생성된 캐리어를 애벌런치 증배하는 증배부,
    를 구비하고 있는, 광 검출기.
  2. 제1항에 있어서,
    상기 제2 반도체부는, 상기 제1 반도체부보다 밴드갭이 좁은, 광 검출기.
  3. 제1항에 있어서,
    상기 제2 반도체부는, 상기 제1 반도체부와 공유 결합되어 있는, 광 검출기.
  4. 제1항에 있어서,
    상기 제1 반도체부는 실리콘으로 이루어지는, 광 검출기.
  5. 제1항에 있어서,
    상기 제2 반도체부는, 평면으로부터 보았을 때의 윤곽이 상기 제1 반도체부의 윤곽보다 내측에 위치하고 있는, 광 검출기.
  6. 제1항에 있어서,
    상기 증배부는, 상기 제1 반도체부의 상기 제1 면측에 설치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체부의 상기 제1 면측으로부터 상기 제1 반도체 영역보다 깊은 위치에 상기 제1 반도체 영역과 pn 접합부를 형성하여 설치된 제2도전형의 제2 반도체 영역을 가지고, 상기 pn 접합부에 애벌런치 증배 영역이 형성되는, 광 검출기.
  7. 제6항에 있어서,
    상기 제2 반도체부는, 게르마늄으로 이루어지고, 또한 상기 제1 반도체 영역과 동일 도전형의 반도체층, 또는 실리콘 및 게르마늄의 화합물로 이루어지고, 또한 상기 제1 반도체 영역과 동일 도전형의 외인성 반도체층으로 구성되어 있는, 광 검출기.
  8. 제6항에 있어서,
    상기 제2 반도체부는, 상기 제1 반도체부측으로부터, 실리콘 및 게르마늄의 화합물로 이루어지는 진성 반도체층과, 실리콘 및 게르마늄의 화합물로 이루어지고 상기 제1 반도체 영역과 동일 도전형의 외인성 반도체층을 순서대로 배치한 복합층, 또는, 상기 제1 반도체부측으로부터, 게르마늄으로 이루어지는 진성 반도체층과, 게르마늄으로 이루어지고 상기 제1 반도체층과 동일 도전형의 외인성 반도체층을 순서대로 배치한 복합층으로 구성되어 있는, 광 검출기.
  9. 제1항에 있어서,
    상기 제1 반도체부의 상기 제1 면측에 상기 제2 반도체부를 선택적으로 형성하는 선택용 절연막을 더 구비하고,
    상기 제2 반도체부는, 상기 선택 절연막에 대해 자기 정합으로 선택적으로 형성되어 있는, 광 검출기.
  10. 제9항에 있어서,
    상기 선택용 절연막은, 상기 제1 반도체부의 상기 제1 면측을 덮는 표면형 절연막, 또는, 상기 제1 반도체부에 상기 제1 면으로부터 노출되도록 하여 매립된 매립형 절연막인, 광 검출기.
  11. 제1항에 있어서,
    상기 분리부는, 상기 제1 반도체부의 두께 방향으로 연장되는 분리용 도전체와, 상기 분리 도전체의 양측의 측면을 각각 덮는 분리용 절연체를 가지고,
    상기 제2 반도체 영역은, 상기 분리용 도전체와 전기적으로 접속되어 있는, 광 검출기.
  12. 제11항에 있어서,
    상기 제2 반도체 영역은, 상기 제1 반도체부의 상기 제2 면측에 설치된 중계 전극을 통해 상기 분리용 도전체와 전기적으로 접속되어 있는, 광 검출기.
  13. 제11항에 있어서,
    상기 제2 반도체 영역은, 상기 제1 반도체부의 상기 제2 면보다 상기 제1 면측에서 상기 분리용 도전체와 접속되어 있는, 광 검출기.
  14. 제1항에 있어서,
    상기 제2 반도체부의 상기 제1 반도체부측과 반대측에 평면으로부터 보았을 때에 상기 제2 반도체부와 중첩하여 설치되고, 또한 윤곽이 상기 제2 반도체부의 윤곽보다 외측에 위치하는 제1 메탈 배선을 더 구비하고 있는, 광 검출기.
  15. 제1항에 있어서,
    상기 제1 반도체부는, 상기 제2 면측에 요철 형상의 광반사부를 가지는, 광 검출기.
  16. 제1항에 있어서,
    상기 제2 반도체부는, 상면과 측면에서 이루는 내각이 둔각이 되는 방향으로 상기 측면이 경사져 있는, 광 검출기.
  17. 제1항에 있어서,
    상기 제1 반도체부는, 상기 제1 면측으로부터 상기 제2 면측을 향해 연장되는 홈부를 가지고,
    상기 제1 및 제2 반도체 영역은, 상기 홈부보다 상기 제1 반도체부의 상기 제2 면측에 상기 홈부와 중첩하여 설치되고,
    상기 제2 반도체부는, 상기 홈부 중에 설치되어 있는, 광 검출기.
  18. 제9항에 있어서,
    상기 화소 영역의 외측에 배치된 주변 영역과, 상기 주변 영역에 상기 제1 반도체부와 동일층으로 형성되고, 또한 상기 선택용 절연막으로 덮인 주변 반도체부를 더 구비하고 있는, 광 검출기.
  19. 제6항에 있어서,
    상기 제1 반도체 영역은, 상기 분리부로부터 이격되어 있는, 광 검출기.
  20. 제19항에 있어서,
    상기 제2 반도체 영역은, 상기 제1 반도체 영역과 상기 pn 접합부를 형성하는 부분이 평면으로부터 보았을 때에 상기 제1 반도체 영역의 윤곽보다 내측에 위치하고 있는, 광 검출기.
  21. 제1항에 있어서,
    상기 제1 반도체부의 상기 제2 면측에 설치된 마이크로 렌즈층을 더 구비하고 있는, 광 검출기.
  22. 분리부로 구획된 제1 반도체부를 가지는 반도체층, 상기 제1 반도체부에 설치되고, 또한 애벌런치 증배 영역이 형성되는 pn 접합부를 가지는 증배부, 및 상기 제1 반도체부의 서로 반대측에 위치하는 제1 및 제2 면 중 상기 제1 면측에 설치되고, 또한 게르마늄을 포함하는 제2 반도체부를 구비한 광 검출기와,
    상기 제1 반도체부의 상기 제1 면에 피사체로부터의 상광(image light)을 결상시키는 광학계,
    를 구비하고 있는 전자 기기.
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