KR20220169999A - 접합 강화 층을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

접합 강화 층을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자는 제1 유전층 및 상기 제1 유전층 내의 제1 도전성 패턴을 갖는 제1 구조체를 포함한다. 상기 제1 도전성 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 포함한다. 제2 유전층 및 상기 제2 유전층 내의 제2 도전성 패턴을 갖는 제2 구조체가 제공된다. 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉된다. 상기 제2 도전성 패턴은 상기 제1 도전성 패턴 상에 직접적으로 접촉된다. 상기 제1 도전성 패턴과 상기 제2 유전층 사이에 제1 접합 강화 층이 배치된다. 상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다.

Description

접합 강화 층을 갖는 반도체 소자 및 그 형성 방법 {SEMICONDUCTOR DEVICE INCLUDING BONDING ENHANCEMENT LAYER AND METHOD OF FORMING THE SAME}
접합 강화 층을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 제1 기판 상에 제2 기판을 접합하는 기술이 연구되고 있다. 상기 제1 기판 및 상기 제2 기판의 각각은 다수의 능동/수동 소자들을 포함할 수 있다. 상기 다수의 능동/수동 소자들의 물리적 화학적 구성에 기인하여 상기 제1 기판 및 상기 제2 기판 사이의 접합 강도는 변동될 수 있다.
본 발명 기술적 사상의 실시예들에 따른 과제는 구조체들 사이의 접합 강도를 증가시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 유전층 및 상기 제1 유전층 내의 제1 도전성 패턴을 갖는 제1 구조체를 포함한다. 상기 제1 도전성 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 포함한다. 제2 유전층 및 상기 제2 유전층 내의 제2 도전성 패턴을 갖는 제2 구조체가 제공된다. 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉된다. 상기 제2 도전성 패턴은 상기 제1 도전성 패턴 상에 직접적으로 접촉된다. 상기 제1 도전성 패턴과 상기 제2 유전층 사이에 제1 접합 강화 층이 배치된다. 상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 기판 상에 배치되고, 제1 유전층 및 상기 제1 유전층 내의 제1 도전성 패턴을 갖는 제1 구조체를 포함한다. 상기 제1 도전성 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 포함한다. 상기 제1 구조체 상에 제2 기판이 배치된다. 상기 제1 구조체 및 상기 제2 기판 사이에 배치되고, 제2 유전층 및 상기 제2 유전층 내의 제2 도전성 패턴을 갖는 제2 구조체가 제공된다. 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉된다. 상기 제2 도전성 패턴은 상기 제1 도전성 패턴 상에 직접적으로 접촉된다. 상기 제2 도전성 패턴은 제2 도전성 물질 및 제2 접합 강화 물질을 포함한다. 상기 제1 도전성 패턴과 상기 제2 유전층 사이에 제1 접합 강화 층이 배치된다. 상기 제2 도전성 패턴과 상기 제1 유전층 사이에 제2 접합 강화 층이 배치된다. 상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제2 접합 강화 층은 상기 제1 유전층에 포함된 물질 중 적어도 하나 및 상기 제2 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다. 상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 상기 제1 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 기판 상에 배치되고, 제1 유전층 및 상기 제1 유전층 내의 제1 차폐 패턴을 갖는 제1 구조체를 포함한다. 상기 제1 차폐 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 포함한다. 상기 제1 구조체 상에 제2 기판이 배치된다. 상기 제2 기판 내에 다수의 포토다이오드가 배치된다. 상기 제1 구조체 및 상기 제2 기판 사이에 배치되고, 제2 유전층 및 상기 제2 유전층 내의 제2 차폐 패턴을 갖는 제2 구조체가 제공된다. 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉된다. 상기 제2 차폐 패턴은 상기 제1 차폐 패턴 상에 직접적으로 접촉된다. 상기 제2 차폐 패턴은 제2 도전성 물질 및 제2 접합 강화 물질을 포함한다. 상기 제1 차폐 패턴과 상기 제2 유전층 사이에 제1 접합 강화 층이 배치된다. 상기 제2 차폐 패턴과 상기 제1 유전층 사이에 제2 접합 강화 층이 배치된다. 상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제2 접합 강화 층은 상기 제1 유전층에 포함된 물질 중 적어도 하나 및 상기 제2 접합 강화 물질 중 적어도 하나를 포함한다. 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다. 상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 상기 제1 유전층에 포함된 물질과의 결합력이 큰 물질을 포함한다.
본 발명 기술적 사상의 실시예들에 따르면, 제1 구조체 및 제2 구조체 사이에 제1 접합 강화 층 및 제2 접합 강화 층이 제공될 수 있다. 상기 제1 접합 강화 층 및 상기 제2 접합 강화 층에 기인하여 상기 제1 구조체 및 상기 제2 구조체 사이의 접합 강도는 증가할 수 있다. 다수의 구조체 사이에 우수한 접합 강도를 갖는 반도체 소자를 구현할 수 있다.
도 1 내지 도 8은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 9는 도 8의 일부분을 보여주는 확대도이다.
도 10은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기 위한 레이아웃이다.
도 11 내지 도 17은 도 3은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위한 단면도들이다.
도 1 내지 도 8은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이고, 도 9는 도 8의 일부분(150)을 보여주는 확대도이다. 도 10은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기 위한 레이아웃이다. 일 실시예에서, 도 1 내지 도 7은 도 10의 절단선 I-I' 및 II-II'에 따라 취해진 단면도일 수 있다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 후면 조사형 시모스 이미지 센서(CMOS Image Sensor; CIS)를 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 기판(21), 상기 제1 기판(21) 상의 제1 구조체(32), 제1 접합 강화 층(54), 제2 접합 강화 층(55), 제2 기판(61), 및 상기 제2 기판(61) 상의 제2 구조체(72)를 포함할 수 있다. 상기 제2 구조체(72)는 상기 제1 구조체(32) 상에 접합될 수 있다. 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)은 상기 제1 구조체(32) 및 상기 제2 구조체(72) 사이에 배치될 수 있다. 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)은 상기 제1 구조체(32) 및 상기 제2 구조체(72) 사이의 접합 강도를 증가시키는 역할을 할 수 있다.
상기 제1 구조체(32)는 제1 유전층(33) 및 상기 제1 유전층(33) 내의 제1 도전성 패턴(35)을 포함할 수 있다. 상기 제1 도전성 패턴(35)은 제1 배리어 층(Barrier Layer; 36), 상기 제1 배리어 층(36) 상의 제1 시드 층(Seed Layer; 37), 및 상기 제1 시드 층(37) 상의 제1 도전 층(38)을 포함할 수 있다. 상기 제2 구조체(72)는 제2 유전층(73) 및 상기 제2 유전층(73) 내의 제2 도전성 패턴(75)을 포함할 수 있다. 상기 제2 도전성 패턴(75)은 제2 배리어 층(76), 상기 제2 배리어 층(76) 상의 제2 시드 층(77), 및 상기 제2 시드 층(77) 상의 제2 도전 층(78)을 포함할 수 있다.
상기 제1 유전층(33)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제1 유전층(33)은 로우-K 유전물(Low-K Dielectrics), 하이-K 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 제1 유전층(33)은 Si, O, N, B, 및 C로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 예를들면, 상기 제1 유전층(33)은 실리콘 산화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(Silicon Oxycarbonitride; SiOCN), 또는 이들의 조합을 포함할 수 있다. 상기 제2 유전층(73)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제2 유전층(73)은 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 유전층(73)은 Si, O, N, B, 및 C로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 예를들면, 상기 제2 유전층(73)은 실리콘 산화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 유전층(73)은 상기 제1 유전층(33)과 동일한 물질을 포함할 수 있다.
상기 제1 배리어 층(36)은 상기 제1 도전 층(38)의 측면들 및 하면을 둘러쌀 수 있다. 상기 제1 배리어 층(36)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제1 시드 층(37)은 상기 제1 도전 층(38)의 측면들 및 하면을 둘러쌀 수 있다. 상기 제1 시드 층(37)은 상기 제1 배리어 층(36) 및 상기 제1 도전 층(38) 사이에 배치될 수 있다. 상기 제1 시드 층(37) 및 상기 제1 도전 층(38)의 각각은 제1 도전성 물질 및 제1 접합 강화 물질을 포함할 수 있다. 상기 제1 시드 층(37) 내에서 상기 제1 접합 강화 물질의 중량비(wt%)는 상기 제1 도전성 물질의 중량비(wt%)보다 작을 수 있다. 상기 제1 도전 층(38) 내에서 상기 제1 접합 강화 물질의 중량비(wt%)는 상기 제1 도전성 물질의 중량비(wt%)보다 작을 수 있다.
상기 제1 도전성 물질은 상기 제1 접합 강화 물질 보다 비저항(resistivity)이 낮은 물질을 포함할 수 있다. 상기 제1 도전성 물질은 상기 제1 접합 강화 물질 보다 우수한 전류 구동 능력을 갖는 물질을 포함할 수 있다. 상기 제1 접합 강화 물질은 상기 제2 유전층(73)에 포함된 물질과의 결합력이 물질을 포함할 수 있다. 상기 제1 접합 강화 물질은 산소(O)와의 결합력이 큰 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층(73)에 포함된 물질과의 결합력이 큰 물질을 포함할 수 있다. 상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 산소(O)와의 결합력이 큰 물질을 포함할 수 있다. 예를들면, 상기 제1 도전성 물질은 Cu를 포함할 수 있으며, 상기 제1 접합 강화 물질은 Mn을 포함할 수 있다.
일 실시예에서, 상기 제1 시드 층(37)은 CuMn을 포함할 수 있다. 상기 제1 시드 층(37) 내에서 Mn의 중량비(wt%)는 Cu의 중량비보다 작을 수 있다. 상기 제1 시드 층(37) 내에서 Mn의 중량비는 0보다 크고 5wt% 이하일 수 있다. 예를들면, 상기 제1 시드 층(37) 내에서 Mn의 중량비는 약2wt% 일 수 있다. 상기 제1 도전 층(38)은 CuMn을 포함할 수 있다. 상기 제1 도전 층(38) 내에서 Mn의 중량비는 Cu의 중량비보다 작을 수 있다. 상기 제1 도전 층(38) 내에서 Mn의 중량비는 0보다 크고 5wt% 이하일 수 있다. 예를들면, 상기 제1 도전 층(38) 내에서 Mn의 중량비는 약2wt% 일 수 있다.
상기 제2 배리어 층(76)은 상기 제2 도전 층(78)의 측면들 및 상면을 둘러쌀 수 있다. 상기 제2 배리어 층(76)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제2 시드 층(77)은 상기 제2 도전 층(78)의 측면들 및 상면을 둘러쌀 수 있다. 상기 제2 시드 층(77)은 상기 제2 배리어 층(76) 및 상기 제2 도전 층(78) 사이에 배치될 수 있다. 상기 제2 시드 층(77) 및 상기 제2 도전 층(78)의 각각은 제2 도전성 물질 및 제2 접합 강화 물질을 포함할 수 있다. 상기 제2 시드 층(77) 내에서 상기 제2 접합 강화 물질의 중량비는 상기 제2 도전성 물질의 중량비보다 작을 수 있다. 상기 제2 도전 층(78) 내에서 상기 제2 접합 강화 물질의 중량비는 상기 제2 도전성 물질의 중량비보다 작을 수 있다.
상기 제2 도전성 물질은 상기 제2 접합 강화 물질 보다 비저항(resistivity)이 낮은 물질을 포함할 수 있다. 상기 제2 도전성 물질은 상기 제2 접합 강화 물질 보다 우수한 전류 구동 능력을 갖는 물질을 포함할 수 있다. 상기 제2 접합 강화 물질은 상기 제1 유전층(33)에 포함된 물질과의 결합력이 큰 물질을 포함할 수 있다. 상기 제2 접합 강화 물질은 산소(O)와의 결합력이 큰 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 상기 제1 유전층(33)에 포함된 물질과의 결합력이 큰 물질을 포함할 수 있다. 상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 산소(O)와의 결합력이 큰 물질을 포함할 수 있다. 예를들면, 상기 제2 도전성 물질은 Cu를 포함할 수 있으며, 상기 제2 접합 강화 물질은 Mn을 포함할 수 있다.
일 실시예에서, 상기 제2 시드 층(77)은 CuMn을 포함할 수 있다. 상기 제2 시드 층(77) 내에서 Mn의 중량비는 Cu의 중량비보다 작을 수 있다. 상기 제2 시드 층(77) 내에서 Mn의 중량비는 0보다 크고 5wt% 이하일 수 있다. 예를들면, 상기 제2 시드 층(77) 내에서 Mn의 중량비는 약2wt% 일 수 있다. 상기 제2 도전 층(78)은 CuMn을 포함할 수 있다. 상기 제2 도전 층(78) 내에서 Mn의 중량비는 Cu의 중량비보다 작을 수 있다. 상기 제2 도전 층(78) 내에서 Mn의 중량비는 0보다 크고 5wt% 이하일 수 있다. 예를들면, 상기 제2 도전 층(78) 내에서 Mn의 중량비는 약2wt% 일 수 있다.
상기 제2 유전층(73)은 상기 제1 유전층(33) 상에 직접적으로 접촉될 수 있다. 상기 제1 유전층(33) 및 상기 제2 유전층(73) 사이에 제1 계면(S1)이 형성될 수 있다. 상기 제2 도전성 패턴(75)은 상기 제1 도전성 패턴(35) 상에 중첩될 수 있다. 상기 제2 도전성 패턴(75)은 상기 제1 도전성 패턴(35) 상에 직접적으로 접촉될 수 있다. 상기 제1 도전성 패턴(35) 및 상기 제2 도전성 패턴(75) 사이에 제2 계면(S2)이 형성될 수 있다. 상기 제1 계면(S1) 및 상기 제2 계면(S2)은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제1 도전성 패턴(35)의 적어도 일부분은 상기 제2 유전층(73)과 중첩될 수 있다. 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73) 사이에 상기 제1 접합 강화 층(54)이 배치될 수 있다. 상기 제1 접합 강화 층(54)은 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 상기 제1 접합 강화 층(54)의 상면은 상기 제1 계면(S1) 및 상기 제2 계면(S2)보다 높은 레벨에 배치될 수 있다. 상기 제1 접합 강화 층(54)의 하면은 상기 제1 계면(S1) 및 상기 제2 계면(S2)보다 낮은 레벨에 배치될 수 있다. 상기 제1 접합 강화 층(54)은 상기 제2 유전층(73) 및 상기 제1 도전 층(38) 사이와 상기 제2 유전층(73) 및 상기 제1 시드 층(37) 사이에 배치될 수 있다.
상기 제1 접합 강화 층(54)은 상기 제1 시드 층(37), 상기 제1 도전 층(38), 및 상기 제2 유전층(73)에 포함된 물질 중 적어도 두 개를 포함할 수 있다. 상기 제1 접합 강화 층(54)은 상기 제2 유전층(73)에 포함된 물질 및 상기 제1 접합 강화 물질 중 적어도 두 개를 포함할 수 있다. 상기 제1 접합 강화 층(54)은 상기 제2 유전층(73)에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함할 수 있다. 상기 제1 접합 강화 층(54)은 상기 제1 접합 강화 물질의 산화물, 상기 제1 접합 강화 물질의 실리케이트(Silicate), 또는 이들의 조합을 포함할 수 있다. 상기 제1 접합 강화 층(54)은 MnSiO, MnO, CuMnO, CuMnSiO, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 접합 강화 층(54)은 MnSiO를 포함할 수 있다. 상기 제1 접합 강화 층(54)의 두께는 0보다 크고 1 나노미터(nm)이하 일 수 있다. 일 실시예에서, 상기 제1 접합 강화 층(54)의 두께는 약0.5 나노미터(nm)일 수 있다.
상기 제2 도전성 패턴(75)의 적어도 일부분은 상기 제1 유전층(33)과 중첩될 수 있다. 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33) 사이에 상기 제2 접합 강화 층(55)이 배치될 수 있다. 상기 제2 접합 강화 층(55)은 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33)에 직접적으로 접촉될 수 있다. 상기 제2 접합 강화 층(55)의 상면은 상기 제1 계면(S1) 및 상기 제2 계면(S2)보다 높은 레벨에 배치될 수 있다. 상기 제2 접합 강화 층(55)의 하면은 상기 제1 계면(S1) 및 상기 제2 계면(S2)보다 낮은 레벨에 배치될 수 있다. 상기 제2 접합 강화 층(55)은 상기 제1 유전층(33) 및 상기 제2 도전 층(78) 사이와 상기 제1 유전층(33) 및 상기 제2 시드 층(77) 사이에 배치될 수 있다.
상기 제2 접합 강화 층(55)은 상기 제2 시드 층(77), 상기 제2 도전 층(78), 및 상기 제1 유전층(33)에 포함된 물질 중 적어도 두 개를 포함할 수 있다. 상기 제2 접합 강화 층(55)은 상기 제1 유전층(33)에 포함된 물질 및 상기 제2 접합 강화 물질 중 적어도 두 개를 포함할 수 있다. 상기 제2 접합 강화 층(55)은 상기 제1 유전층(33)에 포함된 물질 중 적어도 하나 및 상기 제2 접합 강화 물질 중 적어도 하나를 포함할 수 있다. 상기 제2 접합 강화 층(55)은 상기 제2 접합 강화 물질의 산화물, 상기 제2 접합 강화 물질의 실리케이트(Silicate), 또는 이들의 조합을 포함할 수 있다. 상기 제2 접합 강화 층(55)은 MnSiO, MnO, CuMnO, CuMnSiO, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 접합 강화 층(55)은 MnSiO를 포함할 수 있다. 상기 제2 접합 강화 층(55)의 두께는 0보다 크고 1nm이하 일 수 있다. 일 실시예에서, 상기 제2 접합 강화 층(55)의 두께는 약0.5nm 일 수 있다.
도 2를 참조하면, 제1 시드 층(37)은 제1 도전성 물질을 포함할 수 있다. 제1 도전 층(38)은 상기 제1 도전성 물질 및 제1 접합 강화 물질을 포함할 수 있다. 제2 시드 층(77)은 제2 도전성 물질을 포함할 수 있다. 제2 도전 층(78)은 상기 제2 도전성 물질 및 제2 접합 강화 물질을 포함할 수 있다. 제1 접합 강화 층(54)은 제2 유전층(73) 및 상기 제1 도전 층(38) 사이에 배치될 수 있다. 상기 제1 시드 층(37)은 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 제2 접합 강화 층(55)은 제1 유전층(33) 및 상기 제2 도전 층(78) 사이에 배치될 수 있다. 상기 제2 시드 층(77)은 상기 제1 유전층(33)에 직접적으로 접촉될 수 있다.
도 3을 참조하면, 제1 시드 층(37) 및 제1 도전 층(38)의 각각은 제1 도전성 물질 및 제1 접합 강화 물질을 포함할 수 있다. 제2 시드 층(77) 및 제2 도전 층(78)의 각각은 제2 도전성 물질을 포함할 수 있다. 제1 접합 강화 층(54)은 제2 유전층(73) 및 상기 제1 도전 층(38) 사이와 상기 제2 유전층(73) 및 상기 제1 시드 층(37) 사이에 배치될 수 있다. 제2 도전성 패턴(75)의 적어도 일부분은 제1 유전층(33)과 중첩될 수 있다. 제2 배리어 층(76), 상기 제2 시드 층(77), 및 상기 제2 도전 층(78)의 각각은 상기 제1 유전층(33)에 직접적으로 접촉될 수 있다.
도 4를 참조하면, 제1 시드 층(37) 및 제1 도전 층(38)의 각각은 제1 도전성 물질을 포함할 수 있다. 제2 시드 층(77) 및 제2 도전 층(78)의 각각은 제2 도전성 물질 및 제2 접합 강화 물질을 포함할 수 있다. 제2 접합 강화 층(55)은 제1 유전층(33) 및 상기 제2 도전 층(78) 사이와 상기 제1 유전층(33) 및 상기 제2 시드 층(77) 사이에 배치될 수 있다. 제1 도전성 패턴(35)의 적어도 일부분은 제2 유전층(73)과 중첩될 수 있다. 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)의 각각은 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다.
도 5를 참조하면, 제1 도전성 패턴(35)은 제1 도전성 물질 및 제1 접합 강화 물질을 포함할 수 있다. 제2 도전성 패턴(75)은 제2 도전성 물질 및 제2 접합 강화 물질을 포함할 수 있다. 상기 제1 도전성 패턴(35)의 적어도 일부분은 제2 유전층(73)과 중첩될 수 있다. 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73) 사이에 제1 접합 강화 층(54)이 배치될 수 있다. 상기 제1 접합 강화 층(54)은 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 상기 제2 도전성 패턴(75)의 적어도 일부분은 제1 유전층(33)과 중첩될 수 있다. 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33) 사이에 제2 접합 강화 층(55)이 배치될 수 있다. 상기 제2 접합 강화 층(55)은 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33)에 직접적으로 접촉될 수 있다.
도 6을 참조하면, 제1 도전성 패턴(35)은 제1 도전성 물질 및 제1 접합 강화 물질을 포함할 수 있다. 제2 시드 층(77) 및 제2 도전 층(78)의 각각은 제2 도전성 물질을 포함할 수 있다. 상기 제1 도전성 패턴(35) 및 제2 유전층(73) 사이에 제1 접합 강화 층(54)이 배치될 수 있다. 상기 제1 접합 강화 층(54)은 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 제2 배리어 층(76), 상기 제2 시드 층(77), 및 상기 제2 도전 층(78)의 각각은 제1 유전층(33)에 직접적으로 접촉될 수 있다.
도 7을 참조하면, 제1 시드 층(37) 및 제1 도전 층(38)의 각각은 제1 도전성 물질을 포함할 수 있다. 제2 도전성 패턴(75)은 제2 도전성 물질 및 제2 접합 강화 물질을 포함할 수 있다. 제2 접합 강화 층(55)은 제1 유전층(33) 및 상기 제2 도전성 패턴(75) 사이에 배치될 수 있다. 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)의 각각은 제2 유전층(73)에 직접적으로 접촉될 수 있다.
도 8을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 제1 기판(121), 하부 소자분리층(123), 다수의 하부 트랜지스터(125), 하부 절연층(127), 하부 배선 구조체들(129), 제1 구조체(132), 제2 기판(151), 상부 소자분리층(153), 다수의 상부 트랜지스터(155), 상부 절연층(157), 상부 배선 구조체들(159), 제2 구조체(172), 다수의 포토다이오드(163), 상부 캐핑층(165), 차광 패턴(167), 다수의 칼라 필터(168), 및 다수의 마이크로렌즈(169)를 포함할 수 있다. 상기 다수의 포토다이오드(163), 상기 다수의 칼라 필터(168), 및 상기 다수의 마이크로렌즈(169)는 다수의 픽셀을 구성할 수 있다.
일 실시예에서, 상기 제2 기판(151)은 상기 제1 기판(121) 상에 배치될 수 있다. 상기 제1 기판(121) 내에 상기 하부 소자분리층(123)이 형성될 수 있다. 상기 제1 기판(121) 상에 상기 다수의 하부 트랜지스터(125)가 형성될 수 있다. 상기 제1 기판(121) 및 상기 제2 기판(151) 사이에 상기 하부 절연층(127)이 배치될 수 있다. 상기 하부 절연층(127) 내에 상기 다수의 하부 배선 구조체(129)가 형성될 수 있다. 상기 하부 절연층(127) 및 상기 제2 기판(151) 사이에 상기 제1 구조체(132)가 배치될 수 있다.
상기 제1 구조체(132) 및 상기 제2 기판(151) 사이에 상기 제2 구조체(172)가 배치될 수 있다. 상기 제2 구조체(172) 및 상기 제2 기판(151) 사이에 상기 상부 절연층(157)이 배치될 수 있다. 상기 상부 절연층(157) 내에 상기 다수의 상부 트랜지스터(155) 및 상기 상부 배선 구조체들(159)이 형성될 수 있다. 상기 다수의 상부 트랜지스터(155)는 전달 트랜지스터(Transfer Transistor)에 해당될 수 있다. 상기 제2 기판(151) 내에 상기 다수의 포토다이오드(163)가 형성될 수 있다. 상기 다수의 포토다이오드(163) 사이에 상기 제2 기판(151)을 관통하는 상기 상부 소자분리층(153)이 형성될 수 있다.
상기 제2 기판(151) 및 상기 상부 소자분리층(153)을 덮는 상기 상부 캐핑층(165)이 형성될 수 있다. 상기 상부 캐핑층(165) 상에 상기 차광 패턴(167) 및 상기 다수의 칼라 필터(168)가 형성될 수 있다. 상기 다수의 칼라 필터(168) 상에 상기 다수의 마이크로렌즈(169)가 형성될 수 있다.
상기 제1 구조체(132) 및 상기 제2 구조체(172)는 도 1 내지 도 7을 참조하여 설명된 상기 제1 구조체(32) 및 상기 제2 구조체(72)와 유사한 구성을 포함할 수 있다. 상기 제1 구조체(132) 및 상기 제2 구조체(172) 사이에 도 1 내지 도 7을 참조하여 설명된 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)과 유사한 구성이 배치될 수 있다.
상기 제1 기판(121) 및 상기 제2 기판(151)의 각각은 실리콘 웨이퍼 또는 에스오아이(SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 하부 소자분리층(123), 상기 하부 절연층(127), 상기 상부 소자분리층(153), 및 상기 상부 절연층(157)의 각각은 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 하부 소자분리층(123), 상기 하부 절연층(127), 상기 상부 소자분리층(153), 및 상기 상부 절연층(157)의 각각은 Si, O, N, B, 및 C로 이루어진 일군에서 선택된 적어도 두 개를 포함할 수 있다. 예를들면, 상기 하부 소자분리층(123), 상기 하부 절연층(127), 상기 상부 소자분리층(153), 및 상기 상부 절연층(157)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 또는 이들의 조합을 포함할 수 있다.
상기 다수의 하부 트랜지스터(125) 및 상기 다수의 상부 트랜지스터(155)의 각각은 핀펫(fin Field Effect Transistor; finFET), MBCFET®와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다. 상기 하부 배선 구조체들(129) 및 상기 상부 배선 구조체들(159)의 각각은 다수의 도전층들 및 상기 도전층들 사이의 연결층들을 포함할 수 있다. 상기 하부 배선 구조체들(129) 및 상기 상부 배선 구조체들(159)의 각각은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 다수의 포토다이오드(163)의 각각은 N형 불순물 영역 및 P형 불순물 영역을 포함할 수 있다. 상기 상부 캐핑층(165)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 상부 캐핑층(165)은 Hf, Zr, Al, Ta, Ti, Y, 및 란타노이드(Lanthanoids)로 이루어진 일군에서 선택된 적어도 하나의 금속을 포함하는 금속산화물(Metal Oxide) 또는 금속 불화물(Metal Fluoride)을 포함할 수 있다. 예를 들면, 상기 상부 캐핑층(65)은 하프늄 산화물(HfO), 알루미늄 불화물(AlF), 또는 이들의 조합을 포함할 수 있다. 상기 차광 패턴(167)은 금속, 금속 산화물, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 9를 참조하면, 일 실시예에서, 상기 제1 구조체(132)는 상기 제1 유전층(33) 및 상기 제1 도전성 패턴(35)을 포함할 수 있다. 상기 제1 도전성 패턴(35)은 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)을 포함할 수 있다. 상기 제2 구조체(172)는 상기 제2 유전층(73) 및 상기 제2 도전성 패턴(75)을 포함할 수 있다. 상기 제2 도전성 패턴(75)은 상기 제2 배리어 층(76), 상기 제2 시드 층(77), 및 상기 제2 도전 층(78)을 포함할 수 있다. 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33) 사이에 상기 제2 접합 강화 층(55)이 배치될 수 있다.
일 실시예에서, 상기 제1 도전성 패턴(35) 및 상기 제2 도전성 패턴(75)은 차폐 층(Shielding Layer)의 역할을 수행할 수 있다. 상기 제1 도전성 패턴(35) 및 상기 제2 도전성 패턴(75)은 상기 다수의 포토다이오드(163)에 영향을 주는 빛(또는 산란 광)을 차단하거나 상기 다수의 포토다이오드(163)에 영향을 주는 전기적 신호를 차단하는 역할을 할 수 있다. 상기 제1 도전성 패턴(35) 및 상기 제2 도전성 패턴(75)은 접지될 수 있다.
도 10을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 다수의 제1 도전성 패턴(35) 및 다수의 제2 도전성 패턴(75)을 포함할 수 있다. 상기 다수의 제1 도전성 패턴(35)은 서로 평행하게 배치될 수 있다. 상기 다수의 제2 도전성 패턴(75)은 서로 평행하게 배치될 수 있다. 상기 다수의 제2 도전성 패턴(75)은 상기 다수의 제1 도전성 패턴(35)과 교차할 수 있다. 일 실시예에서, 상기 다수의 제1 도전성 패턴(35) 및 상기 다수의 제2 도전성 패턴(75)은 격자(Grid)모양을 이룰 수 있다.
일 실시예에서, 상기 다수의 제1 도전성 패턴(35)의 각각은 바아(Bar), 사각형, 원형, 다각형, 아메바형, 격자(Grid), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 제2 도전성 패턴(75)의 각각은 바아, 사각형, 원형, 다각형, 아메바형, 격자, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 다수의 제1 도전성 패턴(35) 및 상기 다수의 제2 도전성 패턴(75)은 차폐 층(Shielding Layer)의 역할을 수행할 수 있다. 상기 다수의 제1 도전성 패턴(35)은 제1 차폐 층 또는 제1 차폐 패턴에 해당될 수 있으며, 상기 다수의 제2 도전성 패턴(75)은 제2 차폐 층 또는 제2 차폐 패턴에 해당될 수 있다.
도 11 내지 도 17은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위하여 도 10의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들이다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들은 웨이퍼 본딩(Wafer Bonding) 방법을 포함할 수 있다.
도 11을 참조하면, 제1 기판(21) 상에 제1 유전층(33)이 형성될 수 있다. 상기 제1 유전층(33) 상에 제1 배리어 층(Barrier Layer; 36) 및 제1 시드 층(Seed Layer; 37)이 차례로 적층될 수 있다. 상기 제1 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 제1 기판(21)의 내부 및/또는 상기 제1 기판(21) 상에 다수의 능동/수동 소자들, 휘발성 메모리 소자, 비-휘발성 메모리 소자, 또는 이들의 조합과 같이 다양한 종류의 반도체 소자들이 추가적으로(또는 독립적으로) 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제1 유전층(33)은 상기 제1 기판(21) 상을 덮을 수 있다. 일 실시예에서, 상기 제1 유전층(33)의 상부 영역에는 다수의 트렌치, 다수의 그루브, 다수의 홀, 또는 이들의 조합과 같은 다양한 구조가 형성될 수 있다. 상기 제1 유전층(33)의 상면은 요철을 포함할 수 있다. 상기 제1 배리어 층(36) 및 상기 제1 시드 층(37)은 상기 제1 유전층(33) 상을 컨포말하게 덮을 수 있다. 상기 제1 배리어 층(36) 및 상기 제1 시드 층(37)의 각각은 화학 기상 증착(Chemical Vapor Deposition; CVD)방법, 물리 기상 증착(Physical Vapor Deposition; PVD)방법, 원자층 증착(Atomic Layer Deposition; ALD)방법, 사이클릭 증착(Cyclic Deposition)방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 일 실시예에서, 상기 제1 시드 층(37)은 제1 도전성 물질, 제1 접합 강화 물질, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 시드 층(37)은 상기 제1 도전성 물질 및 상기 제1 접합 강화 물질을 포함할 수 있다.
도 12를 참조하면, 상기 제1 시드 층(37) 상에 제1 도전 층(38)이 형성될 수 있다. 상기 제1 도전 층(38)은 전기도금(Electroplating)방법, 화학 기상 증착(CVD)방법, 물리 기상 증착(PVD)방법, 원자층 증착(ALD)방법, 사이클릭 증착(Cyclic Deposition)방법, 또는 이들의 조합을 이용하여 형성될 수 있다. 일 실시예에서, 상기 제1 도전 층(38)은 상기 제1 도전성 물질, 상기 제1 접합 강화 물질, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 도전 층(38)은 상기 제1 도전성 물질 및 상기 제1 접합 강화 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 도전 층(38)은 전기도금(Electroplating)방법에 의한 CuMn 층을 포함할 수 있다.
도 13을 참조하면, 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)을 부분적으로 제거하여 상기 제1 유전층(33)의 상면이 노출될 수 있다. 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)을 부분적으로 제거하는 것은 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합과 같은 평탄화 공정을 포함할 수 있다. 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)은 상기 제1 유전층(33) 내에 잔존될 수 있다. 상기 제1 유전층(33), 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다. 상기 제1 배리어 층(36), 상기 제1 시드 층(37), 및 상기 제1 도전 층(38)은 제1 도전성 패턴(35)을 구성할 수 있다. 상기 제1 유전층(33) 및 상기 제1 도전성 패턴(35)은 제1 구조체(32)를 구성할 수 있다.
도 14를 참조하면, 도 1 내지 도 13을 참조하여 설명한 것과 유사한 방법으로 제2 기판(61) 상에 제2 구조체(72)가 형성될 수 있다. 상기 제2 구조체(72)는 제2 유전층(73) 및 제2 도전성 패턴(75)을 포함할 수 있다. 상기 제2 도전성 패턴(75)은 제2 배리어 층(76), 제2 시드 층(77), 및 제2 도전 층(78)을 포함할 수 있다. 상기 제2 유전층(73), 상기 제2 배리어 층(76), 상기 제2 시드 층(77), 및 상기 제2 도전 층(78)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.
도 15를 참조하면, 상기 제1 기판(21) 상에 상기 제2 기판(61)이 접합될 수 있다. 상기 제1 구조체(32) 및 상기 제2 구조체(72)는 상기 제1 기판(21) 및 상기 제2 기판(61) 사이에 위치할 수 있다.
도 16을 참조하면, 상기 제2 구조체(72)는 상기 제1 구조체(32) 상에 접합될 수 있다. 상기 제2 유전층(73)은 상기 제1 유전층(33) 상에 직접적으로 접촉될 수 있다. 상기 제2 도전성 패턴(75)의 적어도 일부분은 상기 제1 도전성 패턴(35) 상에 중첩될 수 있다. 상기 제2 도전성 패턴(75)은 상기 제1 도전성 패턴(35) 상에 직접적으로 접촉될 수 있다. 상기 제1 도전성 패턴(35)의 적어도 일부분은 상기 제2 유전층(73)과 중첩될 수 있다. 상기 제1 도전성 패턴(35)의 적어도 일부분은 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 상기 제2 도전성 패턴(75)의 적어도 일부분은 상기 제1 유전층(33)과 중첩될 수 있다. 상기 제2 도전성 패턴(75)의 적어도 일부분은 상기 제1 유전층(33) 상에 직접적으로 접촉될 수 있다.
도 17을 참조하면, 열처리 공정 또는 산화 공정을 이용하여 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73) 사이에 제1 접합 강화 층(54)이 형성될 수 있으며, 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33) 사이에 제2 접합 강화 층(55)이 형성될 수 있다. 일 실시예에서, 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)을 형성하기 위한 열처리 공정은 200℃ 내지 600℃ 분위기에서 수행될 수 있다. 예를들면, 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)을 형성하기 위한 열처리 공정은 약250
Figure pat00001
분위기에서 수행될 수 있다.
상기 제1 접합 강화 층(54)은 상기 제1 도전성 패턴(35) 및 상기 제2 유전층(73)에 직접적으로 접촉될 수 있다. 상기 제1 접합 강화 층(54)은 상기 제2 유전층(73) 및 상기 제1 도전 층(38) 사이와 상기 제2 유전층(73) 및 상기 제1 시드 층(37) 사이에 형성될 수 있다. 상기 제2 접합 강화 층(55)은 상기 제2 도전성 패턴(75) 및 상기 제1 유전층(33)에 직접적으로 접촉될 수 있다. 상기 제2 접합 강화 층(55)은 상기 제1 유전층(33) 및 상기 제2 도전 층(78) 사이와 상기 제1 유전층(33) 및 상기 제2 시드 층(77) 사이에 형성될 수 있다. 상기 제1 접합 강화 층(54) 및 상기 제2 접합 강화 층(55)의 각각은 도 1 내지 도 16을 통하여 설명된 것과 유사한 구성을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21, 61, 121, 151: 기판
32: 제1 구조체 33: 제1 유전층
35: 제1 도전성 패턴 36: 제1 배리어 층
37: 제1 시드 층 38: 제1 도전 층
54: 제1 접합 강화 층 55: 제2 접합 강화 층
72: 제2 구조체 73: 제2 유전층
75: 제2 도전성 패턴 76: 제2 배리어 층
77: 제2 시드 층 78: 제2 도전 층
123: 하부 소자분리층 125: 하부 트랜지스터
127: 하부 절연층 129: 하부 배선 구조체
132: 제1 구조체 153: 상부 소자분리층
155: 상부 트랜지스터 157: 상부 절연층
159: 상부 배선 구조체들 172: 제2 구조체
163: 포토다이오드 165: 상부 캐핑층
167: 차광 패턴 168: 칼라 필터
169: 마이크로렌즈

Claims (10)

  1. 제1 유전층 및 상기 제1 유전층 내의 제1 도전성 패턴을 갖는 제1 구조체, 상기 제1 도전성 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 가지고;
    제2 유전층 및 상기 제2 유전층 내의 제2 도전성 패턴을 갖는 제2 구조체, 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉되며, 상기 제2 도전성 패턴은 상기 제1 도전성 패턴 상에 직접적으로 접촉되고; 그리고
    상기 제1 도전성 패턴과 상기 제2 유전층 사이의 제1 접합 강화 층을 포함하되,
    상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함하고,
    상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 산소(O) 와의 결합력이 큰 물질을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 도전성 패턴 내에서 상기 제1 접합 강화 물질의 중량비(wt%)는 상기 제1 도전성 물질의 중량비(wt%)보다 작은 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 도전성 물질은 Cu를 포함하고, 상기 제1 접합 강화 물질은 Mn을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제1 도전성 패턴 내에서 Mn의 중량비는 0보다 크고 5wt% 이하인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 접합 강화 층은 상기 제1 접합 강화 물질의 산화물, 상기 제1 접합 강화 물질의 실리케이트(Silicate), 또는 이들의 조합을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 접합 강화 층은 MnSiO, MnO, CuMnO, CuMnSiO, 또는 이들의 조합을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 도전성 패턴은
    배리어 층(Barrier Layer); 및
    상기 배리어 층 상의 도전 층을 포함하되,
    상기 도전 층은 상기 제1 도전성 물질 및 상기 제1 접합 강화 물질을 포함하고,
    상기 제1 도전성 물질은 상기 제1 접합 강화 물질 보다 비저항(resistivity)이 낮은 물질을 포함하는 반도체 소자.
  9. 제1 기판;
    상기 제1 기판 상에 배치되고, 제1 유전층 및 상기 제1 유전층 내의 제1 도전성 패턴을 갖는 제1 구조체, 상기 제1 도전성 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 가지고;
    상기 제1 구조체 상의 제2 기판;
    상기 제1 구조체 및 상기 제2 기판 사이에 배치되고, 제2 유전층 및 상기 제2 유전층 내의 제2 도전성 패턴을 갖는 제2 구조체, 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉되며, 상기 제2 도전성 패턴은 상기 제1 도전성 패턴 상에 직접적으로 접촉되고, 상기 제2 도전성 패턴은 제2 도전성 물질 및 제2 접합 강화 물질을 가지고;
    상기 제1 도전성 패턴과 상기 제2 유전층 사이의 제1 접합 강화 층; 및
    상기 제2 도전성 패턴과 상기 제1 유전층 사이의 제2 접합 강화 층을 포함하되,
    상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함하며,
    상기 제2 접합 강화 층은 상기 제1 유전층에 포함된 물질 중 적어도 하나 및 상기 제2 접합 강화 물질 중 적어도 하나를 포함하고,
    상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함하며,
    상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 상기 제1 유전층에 포함된 물질과의 결합력이 큰 물질을 포함하는 반도체 소자.
  10. 제1 기판;
    상기 제1 기판 상에 배치되고, 제1 유전층 및 상기 제1 유전층 내의 제1 차폐 패턴을 갖는 제1 구조체, 상기 제1 차폐 패턴은 제1 도전성 물질 및 제1 접합 강화 물질을 가지고;
    상기 제1 구조체 상의 제2 기판;
    상기 제2 기판 내의 다수의 포토다이오드;
    상기 제1 구조체 및 상기 제2 기판 사이에 배치되고, 제2 유전층 및 상기 제2 유전층 내의 제2 차폐 패턴을 갖는 제2 구조체, 상기 제2 유전층은 상기 제1 유전층 상에 직접적으로 접촉되며, 상기 제2 차폐 패턴은 상기 제1 차폐 패턴 상에 직접적으로 접촉되고, 상기 제2 차폐 패턴은 제2 도전성 물질 및 제2 접합 강화 물질을 가지고;
    상기 제1 차폐 패턴과 상기 제2 유전층 사이의 제1 접합 강화 층; 및
    상기 제2 차폐 패턴과 상기 제1 유전층 사이의 제2 접합 강화 층을 포함하되,
    상기 제1 접합 강화 층은 상기 제2 유전층에 포함된 물질 중 적어도 하나 및 상기 제1 접합 강화 물질 중 적어도 하나를 포함하며,
    상기 제2 접합 강화 층은 상기 제1 유전층에 포함된 물질 중 적어도 하나 및 상기 제2 접합 강화 물질 중 적어도 하나를 포함하고,
    상기 제1 접합 강화 물질은 상기 제1 도전성 물질 보다 상기 제2 유전층에 포함된 물질과의 결합력이 큰 물질을 포함하며,
    상기 제2 접합 강화 물질은 상기 제2 도전성 물질 보다 상기 제1 유전층에 포함된 물질과의 결합력이 큰 물질을 포함하는 반도체 소자.
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