CN109801877A - 半导体装置结构的形成方法 - Google Patents

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Abstract

本公开涉及一种半导体装置结构的结构和形成方法，包括在半导体基底上形成鳍结构以在鳍结构上形成栅极堆叠。此方法也包括在鳍结构上形成外延结构。此方法还包括在外延结构上形成介电层以及在介电层中形成开口以暴露出外延结构。另外，方法包括在外延结构中形成改质区。改质区的结晶度比外延结构的内部低，且沿着外延结构的整个暴露表面延伸。此方法也包括在外延结构上形成半导体‑金属化合物区。全部或部分的改质区被转变为半导体‑金属化合物区。

Description

半导体装置结构的形成方法
技术领域
本公开涉及一种半导体集成电路的制造方法，特别涉及改质区结构及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)行业历经了快速成长。IC材料和设计的技术演进已经产生了好几代IC。每一代的电路都比前一代更小、更复杂。
在IC演变过程中，功能性密度(例如：每芯片面积的互连装置数目)通常增加，而几何尺寸(例如：可使用制造流程生产的最小元件(或线路))则减小。这种微缩过程通常通过提高生产效率和降低相关成本来提供益处。
然而，这些演进增加了处理和制造IC的复杂性。由于部件尺寸持续减小，制造过程持续变得更难以执行。因此，在越来越小的尺寸下形成可靠的半导体装置是一个挑战。
发明内容
本公开包括一种半导体装置结构的形成方法。上述方法包括：在半导体基底上形成鳍结构；在鳍结构上形成栅极堆叠；在鳍结构上形成外延(磊晶)结构，其中外延结构邻近于栅极堆叠；在外延层和栅极堆叠上形成介电层；在介电层中形成开口以暴露外延结构；在外延结构中形成改质区，其中改质区的结晶度比外延结构的内部低，且改质区沿着外延结构的整个暴露表面延伸；在外延结构上形成半导体-金属化合物区，其中改质区的至少一部分被转变为半导体-金属化合物区；以及在半导体-金属化合物区上形成导电结构，其中导电结构直接接触半导体-金属化合物区。
本公开包括一种半导体装置结构的形成方法。上述方法包括：在半导体基底上形成鳍结构；在鳍结构上形成栅极堆叠；在鳍结构上形成源极/漏极结构，其中源极/漏极结构邻近于栅极堆叠；在源极/漏极结构上施加等离子体以在源极/漏极结构中形成改质区，其中改质区的结晶度比外延结构的内部低，且改质区沿着源极/漏极结构的整个暴露表面延伸；在源极/漏极结构的暴露表面上形成金属层；以及加热金属层和改质区以形成金属-半导体化合物区，其中金属-半导体化合物区沿着源极/漏极结构的暴露表面延伸。
本公开包括一种半导体装置结构。上述半导体装置结构包括：在半导体基底上的鳍结构；在鳍结构上的栅极堆叠；在鳍结构上的外延结构，其中外延结构邻近于栅极堆叠，且外延结构具有面朝上的第一倾斜侧壁表面和面朝下的第二倾斜侧壁表面；导电接触件电性连接至外延结构；以及沿着第一倾斜侧壁表面和第二倾斜侧壁表面延伸且物理性隔开导电接触件和外延结构的金属-半导体化合物层。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A至图1G是根据本公开一些实施例，显示用于形成半导体装置结构的制程的各种阶段的立体图。
图2A至图2F是根据本公开一些实施例，显示用于形成半导体装置结构的制程的各种阶段的剖面图。
图3是根据本公开一些实施例，显示用于形成半导体装置结构的改质区的植入机台的示意图。
图4A和图4B是根据本公开一些实施例，显示用于形成半导体装置结构的制程的各种阶段的剖面图。
图5是根据本公开一些实施例，显示用于形成半导体装置结构的制程的中间阶段的立体图。
图6是根据本公开一些实施例，显示用于形成半导体装置结构的制程的中间阶段的剖面图。
附图标记说明：
100～半导体基底
102～沟槽
104～沟槽
106～鳍片
106A～第一部分
106B～第二部分
106B1～鳍结构
106B2～鳍结构
106B3～鳍结构
108～隔离结构
110～隔离结构
110A～第一部分
110B～第二部分
111～顶表面
112～冠状结构
114～连续半导体区
116～栅极堆叠
118～栅极介电层
120～栅极电极
122～间隔元件
123～底表面
124～源极/漏极结构
124a～外延结构
124b～外延结构
124c～外延结构
125～顶表面
125p～尖峰部分
125r～凹蚀的表面部分
126～蚀刻终止层
128～介电层
130～接触开口
132～改质区
134～金属层
136～保护层
138～半导体-金属化合物层
140～导电结构
200～植入制程
300～植入机台
301～等离子体室
302～基底载具
304～等离子体产生器
306～等离子体
402a～倾斜侧壁表面
402b～倾斜侧壁表面
402c～倾斜侧壁表面
402d～倾斜侧壁表面
408～间隔元件
606～上部
V～孔洞
G～凹沟
P～顶平面
T1～厚度
T2～厚度
T3～厚度
T4～厚度
T5～厚度
T6～厚度
T7～厚度
T8～厚度
T1/T2～厚度比
T5/T8～厚度比
具体实施方式
以下公开许多不同的实施方法或是例子来实行本公开的不同部件，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，元件的尺寸并不限定于所公开的范围或数值，而可依制程条件及/或预期的装置性质调整。在说明书中提到第一部件形成于第二部件之上，其包括第一部件与第二部件是直接接触的实施例，另外也包括于第一部件与第二部件之间另外有其他部件的实施例，亦即，第一部件与第二部件并非直接接触。此外，本公开实施例可能重复各种示例中的附图标记及/或字母。上述重复是为了达到简化及明确的目的，而非用来限定所讨论的各种实施例及/或配置之间的关系。
此外，其中可能用到与空间相关用词，例如“在……下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或部件与另一个(些)元件或部件之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
本公开描述了一些实施例。可以在这些实施例中所描述的阶段之前、期间、及/或之后提供附加操作。对于不同的实施例，可以替换或消除所描述的一些阶段。其他部件可以被添加到半导体装置结构中。对于不同的实施例，可以替换或删除以下所描述的一些部件。尽管一些实施例的步骤以特定顺序执行，但是这些步骤也可以用其他符合逻辑的顺序来执行。
本公开的实施例可涉及具有鳍片的FinFET结构。可通过任何适当的方法将鳍片图案化。例如，鳍片的图案化可使用一或多道光刻制程，其包括双重图案化或多重图案化。一般而言，双重图案化或多重图案化制程结合微影技术和自对准(self-aligned)制程，使得将产生的图案，例如其节距(pitch)小于使用单一且直接微影制程所得到的图案。举例而言，在一实施例中，在基底之上形成牺牲层，且使用微影制程将牺牲层图案化。使用自对准制程沿着图案化牺牲层侧边形成间隔物。接着移除牺牲层，并且之后剩余的间隔物可用于将鳍片图案化。然而，可以使用一或多道其他适当的制程来形成鳍片。
根据本公开的一些实施例，图1A至图1G显示半导体装置结构形成的制程的各种阶段的立体图。如图1A所显示，得到或提供一种半导体基底100。在一些实施例中，半导体基底100是块状半导体基底，如半导体晶圆。例如，半导体基底100包括硅或如锗的其他元素半导体材料。半导体基底100可为未掺杂的或掺杂的(例如：p型、n型、或上述的组合)。在一些其他实施例中，半导体基底100包括化合物半导体。化合物半导体可包括碳化硅、砷化镓、砷化铟、磷化铟、一或多种其他适当的化合物半导体、或上述的组合。在一些实施例中，半导体基底100是绝缘层上半导体(semiconductor-on-insulator，SOI)基底的主动层。可以使用注氧隔离(separation by implantation of oxygen，SIMOX)制程、晶圆接合制程、另外的可适用方法、或上述的组合来制造SOI基底。在一些其他实施例中，半导体基底100包括多层结构。例如，半导体基底100包括在体硅层上形成的硅-锗层。
图1A是根据一些实施例中，显示在半导体基底100中形成两或更多个沟槽102。可以使用遮罩元件(未显示)和一或多个适当的蚀刻制程来形成沟槽102。例如，遮罩元件是硬遮罩，其包括由氮化硅、氧化硅、氮氧化硅、碳化硅、一或多种其他适当材料、或上述的组合形成的一或多层。或者，遮罩元件可以由光刻胶(光阻)材料形成。遮罩元件的形成可包括一或多道沉积制程和一或多道图案化制程。通过图案化制程，遮罩元件可以定义多个开口。开口暴露即将形成沟槽102的位置。然后，以遮罩元件作为蚀刻遮罩，使用一或多道的蚀刻制程以部分地移除由遮罩元件的开口暴露的半导体基底100，例如反应式离子蚀刻(reactiveion etching，RIE)制程。结果，图1A显示在半导体基底100中形成沟槽102。图1B是根据以下来说明在沟槽102之间的半导体基底100的区域随后被图案化以形成个别的半导体鳍片。
参考图1B。为了简化，半导体基底100邻近于沟槽102的部分未显示在图1B中。因此，沟槽102的内部如图1B所显示。图1B根据一些实施例，显示在沟槽102之间形成一或多个沟槽104，且沟槽102加深。图1B显示在沟槽104形成之后，定义出多个半导体鳍片106。沟槽104可作为分开的半导体鳍片106之间的隔离区。半导体鳍片106可共享共同的(或类似)栅极及/或共同的(或类似)源极和漏极部件。比沟槽104更深入延伸到半导体基底100中的沟槽102，可作为在不共享(或类似)栅极、源极、及/或漏极部件的半导体鳍片之间的隔离区。
类似于图1A中所显示的沟槽102，可通过适当的遮罩和光刻制程，后续进行蚀刻制程来形成沟槽104。在一些实施例中，用于形成沟槽104的蚀刻制程也用来加深图1A的沟槽102，使得图1B中的沟槽102延伸到半导体基底100中更深的距离。因此，图1B显示沟槽102比沟槽104深。在一些实施例中，在蚀刻制程中遮罩元件(未显示)被用于形成沟槽104并加深沟槽102。遮罩元件具有暴露沟槽102和被设计将形成沟槽104的半导体基底100的区域的开口。
图1B根据一些实施例中，显示沟槽102和104具有尖角。然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，沟槽102和104具有圆角。可以调整蚀刻条件以调整沟槽102和104的轮廓。
然而，上述用于形成沟槽102和104的制程是一个潜在的制程，并不意味着受这方面的限制。或是，可利用其他适当的制程来形成沟槽102和104，使得沟槽102比沟槽104更深入延伸到半导体基底100中。例如，沟槽102可在单一个蚀刻步骤中形成，然后在沟槽104的形成中受到保护。可使用其他适当的制程，包括任意次数的遮罩和移除制程交替使用。
图1B所显示在沟槽104形成后，半导体基底100未被移除的部分形成半导体鳍片106。可使用这些半导体鳍片106来形成半导体装置的通道区，如下所述。虽然图1B显示半导体基底100形成三个半导体鳍片106，但可形成任何大于一的数目的半导体鳍片106。在一些实施例中，半导体鳍片106可形成分开的通道区而仍足够接近以共享共同的栅极(以下图1D中讨论其形成)。
图1C根据一些实施例中，显示隔离结构108和110各自在沟槽102和104中形成。在一些实施例中，沟槽102和104以介电材料填充。之后，在沟槽102和104内凹蚀介电材料以各自形成隔离结构108(称为第二隔离结构或装置间隔离结构)和108(称为第一隔离结构或装置内隔离结构)。在一些实施例中，隔离结构108比隔离结构110更深入延伸半导体基底100中。
图1C显示隔离结构108在半导体基底100中定义出冠状结构112(或冠状主动区)。隔离结构110在冠状结构112中定义出多个半导体鳍片106。冠状结构112(或冠状主动区)包括半导体鳍片106、隔离结构110、和连续半导体区114。连续半导体区114在半导体鳍片106和隔离结构110下面。在一些实施例中，半导体鳍片106从连续半导体区114向上延伸。
用于形成隔离结构108和110的介电材料可是氧化物材料、高密度等离子体(high-density plasma，HDP)氧化物材料，或类似的材料。在进行完沟槽102和104可选的清洗和内衬之后，可使用CVD方法(例如：高深宽比制程(high aspect ratio process，HARP))、高密度等离子体CVD方法、原子层沉积(atomic layer deposition，ALD)、一或多个其他适用的制程、或上述的组合来形成介电材料。
可通过过填充介电材料于沟槽102和104以及半导体基底100来填充沟槽102和104，然后移除沟槽102和104以及半导体基底100外部的多余材料。例如，可使用化学机械研磨(chemical mechanical polishing，CMP)制程、蚀刻制程、机械研磨制程、干式抛光制程、一或多种其他适用的制程、或上述的组合来部分地移除介电材料。在一些实施例中，移除制程也移除了在半导体基底100上方的任何介电材料，使得介电材料的移除将半导体基底100的表面暴露以继续后续制程。
在以介电材料填充沟槽102和104之后，接着可凹蚀介电材料低于半导体基底100的表面。执行凹蚀以暴露半导体鳍片106的一部分侧壁。可使用湿式蚀刻制程、干式蚀刻制程、或上述的组合来凹蚀介电材料。凹蚀也可移除在半导体基底100上的任何剩余的介电材料，以确保暴露半导体基底100以便进一步处理。
然而，应注意的是上述用于填充和凹蚀介电材料的步骤可仅是整个制程流程的一部分。例如，也可利用内衬步骤、清洗步骤、退火步骤、间隙填充步骤、一或多道其他适用的步骤、或上述的组合来以介电材料形成和填充沟槽102和104。本公开的实施例也包括潜在的制程步骤。
图1D是根据一些实施例中，显示在半导体鳍片106的一部分上形成栅极堆叠116。栅极堆叠116沿着半导体鳍片106的侧壁和顶表面延伸。栅极堆叠116也可在隔离结构108和110上延伸。栅极堆叠116定义出半导体鳍式106的多个通道区(例如：第一部分106A)。通道区在栅极介电层118下面。栅极堆叠层116包括栅极介电质118和栅极电极120。
在一些实施例中，栅极介电质118由氧化硅、氮氧化硅、一或多种其他适当的材料、或上述的组合形成。在一些其他实施例中，栅极介电层118由或包括高介电常数(high-k)材料形成。高介电常数材料可具有大于约5的相对介电常数。高介电常数材料可包括氧化镧、氧化铝、氧化铪、氧氮化铪、氧化锆、一或多种其他适当的材料、或上述的组合。在一些其他实施例中，氧化硅、氮氧化硅、及/或高介电常数材料的组合用于栅极介电层118。
可使用CVD制程、ALD制程、PVD制程、热氧化制程、旋涂制程、一或多种其他适当的制程、或上述的组合来沉积栅极介电层118。取决于使用形成栅极介电层118的技术，在半导体鳍片106的顶部上的栅极介电质118厚度可与在半导体鳍片106的侧壁上的栅极介电质118厚度不同。
图1D显示在栅极介电层118上形成栅极电极120。栅极电极120可包括导电材料。在一些实施例中，栅极电极120由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属，一或多种其他适当的材料、或上述的组合形成。金属氮化物的例子包括氮化钨、氮化钼、氮化钛、和氮化钽、一或多种其他适当的材料，或上述的组合。金属硅化物的例子包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、一或多种其他适当的材料、或上述的组合。金属氧化物的例子包括氧化钌、氧化铟锡、一或多种其他适当的材料、或上述的组合。金属的例子包括钨、钛、铝、铜、钼、镍、铂、一或多种其他适当的材料、或上述的组合。
可使用CVD制程、ALD制程、PVD制程、电镀制程、无电镀制程、一或多种其他适当的制程、或上述的组合来沉积栅极电极120。在一些实施例中，将离子导入栅极电极120中。例如可通过离子植入技术导入离子。
图案化栅极介电层118和栅极电极120以形成栅极堆叠116。在一些实施例中，栅极堆叠116是闲置栅极堆叠，其将在后续制程被另一个栅极堆叠取代(例如：金属栅极堆叠)。在这些情况下，栅极介电层118可由氧化硅及/或氮氧化硅所形成的闲置栅极介电层。栅极电极120可由多晶硅所形成的闲置栅极电极。
之后，图1D根据一些实施例中，显示出形成间隔元件122。可在栅极堆叠116的相对侧壁上形成间隔元件122。在一些实施例中，通过在先前形成的结构上毯覆性地沉积间隔层(未显示)来形成间隔元件122。间隔层可由氮化硅、碳化硅、氮氧化硅、碳氧化硅、一或多种其他适当的材料、或上述的组合形成。可使用CVD制程、ALD制程、旋涂制程、一或多种其他适当的制程、或上述的组合来形成间隔层。之后，可使用蚀刻制程来部分地移除间隔层，以形成间隔元件122。可调整蚀刻条件以形成具有期望轮廓的间隔元件122。
图1D显示栅极堆叠116和间隔元件122覆盖半导体鳍片106的第一部分106A，而半导体鳍片106的第二部分106B未被覆盖。也就是说，暴露出第二部分106B而未被栅极堆叠116和间隔元件122覆盖。
图1D显示每个隔离结构110具有第一部分110A和第二部分110B。栅极堆叠116和间隔元件122覆盖隔离结构110的第一部分110A，而第二部分110B未被覆盖。也就是说，暴露出隔离结构110的第二部分110B而未被栅极堆叠116和间隔元件122覆盖。
图1E根据一些实施例中，显示部分地移除半导体鳍片106。部分的半导体鳍片106的第二部分106B从那些未被栅极堆叠116和间隔元件122保护的区域中移除。在一些实施例中，剩余的半导体鳍片106的第二部分106B的顶表面107在隔离结构110的第二部分110B的顶表面111下方。使用栅极堆叠116和间隔元件122作为蚀刻遮罩，可通过蚀刻制程(例如：反应式离子蚀刻)来执行移除。针对剩余的(或凹蚀的)半导体鳍片106的第二部分106B，可调整蚀刻制程中使用的蚀刻条件以得到蚀刻方向的良好控制以达到期望的轮廓。应注意的是，尽管在图1E中剩余的第二部分108具有尖角，本公开的实施例则不限于此。在一些其他实施例中，剩余的第二部分106B具有圆角。
图1F根据一些实施例中，显示在剩余的半导体鳍片106的第二部分106B上形成源极/漏极结构124。图2A至图2F根据本公开的一些实施例，显示用于形成半导体装置结构制程的各种阶段的剖面图。在一些实施例中，图2A显示沿着图1F显示的结构的线2-2的剖面图。
图1F和图2A根据一些实施例中，显示源极/漏极结构124在隔离结构110的第二部分110B上延伸。在一些实施例中，源极/漏极结构124是外延结构。在一些实施例中，源极/漏极结构124和隔离结构110的第二部分110B一起围绕多个孔洞V。
例如，图1F和图2显示源极/漏极结构124各自在隔离结构110的第二部分110B上留下两个孔洞V。由于源极/漏极结构124的晶格常数与半导体基底100的晶格常数不同，半导体鳍片106的通道区(106A)受到应变或应力以改善装置的载子迁移率和增强装置性能。
在一些实施例中，源极/漏极结构124由硅锗、硅、一或多种其他适当的材料、或上述的组合形成。在这些情况下，源极/漏极结构124可用为p型半导体装置的源极/漏极区，例如p型FinFET。在一些其他实施例中，源极/漏极结构124由硅、硅磷、碳化硅、一或多种其他适当的材料、或上述的组合形成。在这些情况下，源极/漏极结构124可用为n型半导体装置的源极/漏极区，例如n型FinFET。在一些实施例中，源极/漏极结构124是通过LPCVD制程、ALD制程、一或多个其他适当的制程、或上述的组合来外延生长。
图1F和图2A显示每个源极/漏极结构124具有顶表面125。凹蚀源极/漏极结构124的顶表面125的一部分。源极/漏极结构124的顶表面125具有至少一个凹蚀的表面部分125r。顶表面125也具有至少一个尖峰部分125p。凹蚀的表面部分125r是顶表面125的局部最小值，且尖峰部分125p是顶表面125的局部最大值。在一些实施例中，凹蚀的表面部分125r个别位于隔离结构110的第二部分110B上方以在源极/漏极结构124上各自形成凹沟G。在一些实施例中，顶表面125是波状的表面。
图1F和图2A显示每个源极/漏极结构124具有底表面123邻近于孔洞V。凹蚀源极/漏极结构124的底表面123的至少一部分以形成孔洞V。在一些实施例中，底表面123是波状表面。
在一些实施例中，尽管源极/漏极结构124与隔离结构110间形成孔洞V，但本公开的实施例不限于此。可对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，未形成孔洞。在一些实施例中，通过调整源极/漏极结构124的生长条件，没有或大致上没有孔洞形成于源极/漏极结构124与隔离结构110之间。
图2B根据一些实施例中，显示蚀刻终止层126沉积于图1F和图2A所显示的结构上。图1G和图2B根据一些实施例中，显示之后在蚀刻终止层126上沉积介电层128。介电层128在图1G中由虚线显示。为了简化，因此在图1G中仍显示由介电层128覆盖的一些元件。在图1G中未显示介电层128下方的蚀刻终止层126。介电层128围绕于栅极堆叠116和源极/漏极结构124。
图2B根据一些实施例中，显示蚀刻终止层126顺应性覆盖源极/漏极结构124的侧壁和顶表面125。蚀刻终止层126也可以覆盖栅极堆叠116的侧壁和顶表面。蚀刻终止层126可以在后续接触开口形成步骤期间作为接触蚀刻终止层。蚀刻终止层126也可以作为保护层以防止源极/漏极结构124被氧化。例如，来自介电层128的氧离子被阻挡而达不到源极/漏极结构124。
蚀刻终止层126可以由氮化硅、碳化硅、氮氧化硅、一或多种其他适当的材料、或上述的组合所形成。可以使用CVD制程、ALD制程、旋涂制程、一或多种其他适当的制程、或上述的组合来沉积蚀刻终止层126。
介电层128可以由氧化硅、氧氮化硅、原硅酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅、非晶氟化碳、低介电常数介电材料、一或多种其他适当的材料、或上述的组合所形成。低介电常数介电材料可具有小于约3.9或小于约2.8的介电常数(k值)。
在一些实施例中，在蚀刻终止层126上方沉积介电材料层。可以使用CVD制程、ALD制程、旋涂制程、喷涂制程、PVD制程、一或多个其他适当的制程、或上述的组合来沉积介电材料层。在一些实施例中，对介电材料层进行平坦化制程。结果，形成了大致上平坦的顶表面的介电层128。平坦化制程可包括CMP制程、研磨制程、干式抛光制程、蚀刻制程、一或多个其他适当的制程、或上述的组合。
图1G根据一些实施例中，显示执行平坦化制程直到暴露出栅极堆叠116的顶表面。在平坦化制程之后，暴露出栅极堆叠116的栅极电极120。在一些实施例中，栅极堆叠116是闲置栅极堆叠。可使用栅极替换制程以形成金属栅极堆叠来替换闲置栅极堆叠。
在一些实施例中，移除栅极电极120和栅极介电层118以在间隔元件408之间留下凹槽。然后，在凹槽中形成栅极介电层、一或多个功函数层、及/或金属填充层以形成金属栅极堆叠。在一些实施例中，平坦化制程用于移除凹槽外部的沉积材料层。在一些实施例中，金属栅极堆叠的顶表面与介电层128的顶表面大致上共平面。在一些其他实施例中，金属栅极堆叠填充凹槽的下部。可以在金属栅极堆叠上形成保护遮罩元件以填充凹槽。在一些实施例中，硬遮罩元件的顶表面与介电层128的顶表面大致上共平面。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，栅极堆叠116不被另一栅极堆叠所替换。
图2C根据一些实施例中，显示在介电层128中形成接触开口130以暴露出源极/漏极结构124。在一些实施例中，使用微影制程和蚀刻制程来部分地移除介电层128直到暴露出蚀刻终止层126。之后，可使用另一蚀刻制程以移除蚀刻终止层126的暴露部分。结果，暴露出源极/漏极结构124并形成接触开口130。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，在介电层128上形成一或多个其他介电层。之后，形成接触开口130以穿透这些介电层和暴露出源极/漏极124。
图2C根据一些实施例中，显示之后在源极/漏极结构124中形成改质区132。在一些实施例中，改质区132沿着源极/漏极结构124的整个暴露表面延伸。改质区132的结晶度比源极/漏极结构124的内部低，这可以促进随后金属半导体区的形成。金属-半导体区可包括金属硅化物层，其有助于减小源极/漏极结构124与将在源极/漏极结构124上形成的导电接触件之间的电阻。在一些实施例中，改质区132包括非晶区、多晶区、或上述的组合。在一些实施例中，源极/漏极结构124的内部是单晶结构。在这些情况下，改质区132的平均晶粒尺寸小于源极/漏极结构124的内部的平均晶粒尺寸。
在一些实施例中，使用植入制程200形成改质区132。植入制程200可为离子植入制程。在一些实施例中，植入制程200是等离子体掺杂(plasma doping，PLAD)制程。可将等离子体导入接触开口130中以形成改质区132。在一些实施例中，在植入制程200中使用的反应气体包括含硅气体、含锗气体、含氩气体、含氦气体、一或更多其他适当的气体、或上述的组合。
图3根据一些实施例中，显示用于形成改质区132的植入机台300的示意图。植入机台300包括等离子体室301，其包含基底载具302。半导体基底100可放置在等离子体室301中的基底载具302上以通过植入制程200来进行处理。植入机台300也包括等离子体产生器304。等离子体产生器304可包括RF线圈。等离子体产生器304可用于将导入的反应气体转换成等离子体306。在一些实施例中，等离子体306包括含有不同电荷的离子。例如，等离子体306可以包括具有不同电荷的含硅离子及/或含硅自由基。等离子体306的类型可取决于等离子体室301中使用的反应气体。
因为等离子体306包括含有不同电荷的离子，所以等离子体306可以在等离子体室301中沿各种方向行进。在一些实施例中，所产生的等离子体306直接施加在源极/漏极结构124上而不被滤除。可从各种方向植入源极/漏极结构124。源极/漏极结构124的侧壁表面可具有大致上相同的植入机会。因此，改质区132沿着源极/漏极结构124侧壁表面上可具有大致上均匀的厚度。
图4A和图4B根据一些实施例中，显示用于形成半导体装置结构流程的各种阶段的剖面图。在一些实施例中，图4A显示图2C显示的结构一部分的放大视图。
图4A在一些实施例中，显示包括106B1、106B2、和106B3的多个鳍结构被隔离结构108和110B围绕。在一些实施例中，外延结构124a、124b、和124c分别在鳍结构106B1、106B2、和106B3上形成。外延结构124a、124b、和124c可一起作为源极/漏极结构124。在一些实施例中，外延结构124a、124b、和124c中的一或每个具有多个晶面(或倾斜的侧壁表面)。图4A显示外延结构124a具有面朝上的倾斜侧壁表面402a和面朝下的倾斜侧壁表面402b。外延结构124a也具有面朝上的倾斜侧壁表面402c和面朝下的倾斜侧壁表面402d。外延结构124a也具有连接倾斜侧壁表面402a和402c的顶平面P(或尖峰部分)。
在一些实施例中，因为使用等离子体掺杂(plasma doping，PLAD)制程形成改质区132，所以在外延结构124a、124b、和124c中形成的改质区132在沿侧壁表面上具有大致上均匀的厚度。图4A显示改质区132的不同部分具有如T1、T2、和T3的厚度。在一些实施例中，T1、T2、和T3的厚度大致上相同或相似。如上所述，等离子体306可在各种方向上行进以植入外延结构124a、124b、和124c。每个暴露的侧壁表面具有类似的植入机会。结果，沿着侧壁表面上的改质区132可具有相似或大致上相同的厚度。顶平面P可能比侧壁表面具有更多的植入机会。因此，顶平面P附近的改质区132的厚度T4可大于厚度T1、T2、或T3。厚度比(T1/T2)可在约55％至约65％的范围内。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，不以含有不同电荷离子的等离子体来执行植入制程200。可使用具有单一种电荷离子来执行植入制程200。在这些情况下，可以多个入射植入角度来多次执行植入制程200。沿着侧壁表面上的改质区132仍可形成具有相似或大致上相同的厚度。
在一些实施例中，孔洞V是由倾斜侧壁表面和隔离结构110围绕的封闭空间。在一些实施例中，等离子体306可能不容易到达和改质围绕于孔洞V的倾斜侧壁表面。因此，改质区132可不沿着围绕孔洞V的倾斜侧壁表面延伸。在一些其他实施例中，孔洞V不是完全闭合的。在这些情况下，等离子体306可能仍然不容易到达和改质围绕孔洞V的倾斜侧壁表面。
参考图2D。在一些实施例中，金属层134沉积在图2C显示的结构上。在一些实施例中，金属层134沿着源极/漏极结构124的暴露表面顺应性延伸。在一些实施例中，金属层134直接接触改质区132。金属层134可由钛、镍、钽、钴、钨、铂、一或多种其他适当的材料、或上述的组合所形成。可使用CVD制程、PVD制程、ALD制程、无电镀制程、电镀制程、一或多种其他适当的制程、或上述的组合来沉积金属层134。
图2D根据一些实施例中，显示之后在金属层134上沉积保护层136。保护层136可用于保护其下的金属层134。因此，可以防止金属层134在后续制程(例如：金属硅化制程)之前被氧化或损坏。保护层136可在形成金属层134的相同制程腔室中原位沉积。在形成保护层136之前，金属层134不暴露于外部环境。因此金属层134得到良好的保护。
保护层136可由或包括金属氮化物材料或是其他能够防止金属层134氧化的适当的材料所形成。金属氮化物材料可包括氮化钛、氮化钴、氮化钽、氮化铂、一或多种其他适当的材料、或上述的组合。可使用CVD制程、ALD制程、PVD制程、一或多种其他适用的制程、或上述的组合来沉积保护层136。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，未形成保护层136。
图2E根据一些实施例中，显示在源极/漏极结构124上形成半导体-金属化合物层138。可使用热操作来加热金属层134和改质区132。可在源极/漏极结构124中的金属层134和改质区132之间引发反应。结果，形成半导体-金属化合物层138。可将改质区132的全部或部分转变为半导体-金属化合物层138。半导体金属化合物层138可由或包括硅金属化合物材料(例如：金属硅化物)、锗金属化合物材料、一或多种其他适当的半导体金属化合物材料、或上述的组合所形成。
热操作可以是热浸泡制程、突发式退火制程、闪光灯退火制程、激光退火制程、一或多种其他适用的制程、或上述的组合。在一些实施例中，热操作在约500℃至约700℃的范围操作。热操作时间可在约10秒至约90秒的范围。在一些实施例中，在大致上不含氧的大气中执行热操作。
图2E显示在形成半导体-金属化合物层138之后，移除金属层134的剩余部分和保护层136。在一些实施例中，使用一或多道蚀刻制程来移除金属层134的剩余部分和保护层136。
可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，氮化金属层134的剩余部分以变成金属氮化物层。金属氮化物层和保护层136可一起作为阻障层。阻障层可防止随后形成的导电接触件的金属离子扩散到介电层128中。在一些实施例中，金属层134及/或金属氮化物层可部分地移除以变得更薄以便减少接触开口130的深宽比。因此，可更容易执行随后接触形成。
在一些实施例中，图4B显示图2E中显示的结构的一部分的放大视图。在形成半导体-金属化合物层138之后，外延结构124a具有面朝上的倾斜侧壁表面404a和面朝下的倾斜侧壁表面404b。外延结构124a也具有面朝上的倾斜侧壁表面404c和面朝下的倾斜侧壁表面404d。外延结构124a也具有连接倾斜侧壁表面404a和404c的顶平面P'(或尖峰部分)。
如上所述，在外延结构124a、124b、和124c中形成的改质区132沿着侧壁表面具有大致上均匀的厚度。因此，沿着外延结构124a、124b、和124c侧壁表面的半导体-金属化合物层138也具有大致上均匀的厚度。
图4B显示半导体-金属化合物层138的不同部分具有如T5、T6、和T7的厚度。在一些实施例中，厚度T5、T6、和T7大致上相同或相似。在一些实施例中，顶平面P附近的半导体-金属化合物层138的T8厚度可大于T5、T6、和T7厚度。厚度比(T5/T8)可在约55％至约65％的范围内。T8厚度可在约2nm至约10nm的范围内。
图4B根据一些实施例中，显示外延结构124a和124b连接在一起以围绕如孔洞V的空间。外延结构124b也具有面朝上的倾斜侧壁表面。半导体-金属化合物层138也沿着这些倾斜的侧壁表面延伸。图4B在一些实施例中，显示半导体-金属化合物层138不沿着围绕孔洞的倾斜侧壁表面延伸。
图2F根据一些实施例中，显示形成导电结构140在半导体-金属化合物层138上。导电结构140可作为导电接触件。在一些实施例中，导电结构140电性连接至源极/漏极结构124。在一些实施例中，半导体-金属化合物层138隔开导电结构140与源极/漏极结构124。
导电结构140可由或包括钨、钴、铂、金、铜、铝、一或多种其他适当的材料、或上述的组合所形成。在一些实施例中，形成导电材料以填充接触开口130。之后，可使用平坦化制程来移除接触开口130外部的导电材料。结果，形成导电结构140。
图2F和图4B在一些实施例中，显示半导体-金属化合物层138以大致上顺应性的方式沿着源极/漏极结构124的倾斜侧壁表面(例如：倾斜侧壁表面404a、404b、和404c)延伸。大部分的半导体-金属化合物层138具有足够的厚度。在一些实施例中，最初由接触开口130暴露的源极/漏极结构124的整个表面被半导体-金属化合物层138覆盖。因此，导电结构130和半导体-金属化合物层138之间的接触表面很大。因此，导电结构140和源极/漏极结构124之间的电阻显着减小。半导体装置结构的性能和可靠度获得改善。
可以对本公开的实施例进行许多变化及/或修改。图5根据一些实施例中，显示用于形成半导体装置结构制程的中间阶段的立体图。图5显示的结构与图1G显示的结构类似。在一些实施例中，半导体鳍片106具有非冠状结构。在一些实施例中，半导体鳍片106位于闲置鳍片之间(未显示)。每个闲置鳍片的高度可小于半导体鳍片106的高度。
可以对本公开的实施例进行许多变化及/或修改。图6根据一些实施例中，显示用于形成半导体装置结构制程的中间阶段的剖面图。图6显示的结构与图4B显示的结构类似。在一些实施例中，未完全移除鳍结构106B1、106B2、和106B3的上部606。部分地移除鳍结构106B1、106B2、和106B3的上部606以变得更薄。鳍结构106B1、106B2、和106B3的上部606可促进外延结构124a、124b、和124c的生长。
本公开的实施例形成具有FinFET装置的半导体装置结构。外延结构在半导体鳍片上形成且位置邻近栅极堆叠。使用植入制程以在外延结构中形成改质区。植入制程可涉及等离子体。使用的等离子体可包括含有不同电荷的离子。改质区具有较低的结晶度并沿着外延结构的整个暴露表面延伸。之后形成的半导体-金属化合物层也沿着外延结构的整个暴露表面延伸且具有足够的厚度。因此显着减小了外延结构和随后形成的导电接触件之间的电阻。半导体装置结构的性能和可靠度大幅改善。
根据一些实施例中，提供一种用于形成半导体装置结构的方法。此方法包括在半导体基底上形成鳍结构并在鳍结构上形成栅极堆叠。此方法也包括在鳍结构上形成外延结构，且外延结构邻近于栅极堆叠。此方法还包括在外延结构和栅极堆叠上形成介电层，且在介电层中形成开口以暴露外延结构。另外，方法包括在外延结构中形成改质区。改质区的结晶度比外延结构的内部低且沿着外延结构的整个暴露表面延伸。此方法也包括在外延结构上形成半导体-金属化合物区。将改质区的部分或全部转变为半导体-金属化合物区。此方法还包括在半导体-金属化合物区上形成导电结构，且导电结构直接接触半导体-金属化合物区。在一些实施例中，使用植入制程来形成改质区。在一些实施例中，将等离子体导入开口中来执行植入制程。在一些实施例中，等离子体包括含有不同电荷的离子。在一些实施例中，用于植入制程中的反应气体包括含硅气体、含锗气体、含氩气体、含氦气体、或上述的组合。在一些实施例中，改质区包括非晶区、多晶区、或上述的组合。在一些实施例中，此装置结构的形成方法还包括直接在改质区上形成金属层，加热金属层和改质区以引发金属层和改质区之间的反应以形成半导体-金属化合物区。在一些实施例中，此装置结构的形成方法还包括在加热金属层和改质区之前在金属层上形成保护层。在一些实施例中，此装置结构的形成方法还包括在导电结构形成之前和半导体-金属化合物区形成之后移除保护层。在一些实施例中，此装置结构的形成方法还包括在外延结构形成之前部分地移除鳍结构。
根据一些实施例中，提供一种用于形成半导体装置结构的方法。此方法包括在半导体基底上形成鳍结构且在鳍结构上形成栅极堆叠。此方法也包括在鳍结构上形成源极/漏极结构，且源极/漏极结构邻近于栅极堆叠。此方法还包括在源极/漏极结构上施加等离子体以在源极/漏极结构中形成改质区。改质区的结晶度比外延结构的内部低，且改质区沿着源极/漏极结构的暴露表面延伸。另外，方法包括在源极/漏极结构的暴露表面上形成金属层。此方法也包括加热金属层和改质区以形成金属-半导体化合物区。金属-半导体化合物区沿着源极/漏极结构的暴露表面延伸。在一些实施例中，等离子体包括含有不同电荷的离子。在一些实施例中，此装置结构的形成方法还包括在源极/漏极结构形成之前部分地移除鳍结构。在一些实施例中，此装置结构的形成方法还包括在加热金属层和改质区之前在金属层上形成金属氮化物层。在一些实施例中，改质区沿着源极/漏极结构的整个暴露表面延伸。
根据一些实施例中，提供了一种半导体装置结构。半导体装置结构包括在半导体基底上的鳍结构和在鳍结构上的栅极堆叠。半导体装置结构也包括在鳍结构上的外延结构。外延结构邻近于栅极堆叠，且外延结构具有面朝上的第一倾斜侧壁表面和面朝下的第二倾斜侧壁表面。半导体装置结构还包括电性连接至外延结构的导电接触件。另外，半导体装置结构包括沿着第一倾斜侧壁表面和第二倾斜侧壁表面延伸的金属-半导体化合物层，且物理性隔开导电接触件和外延结构。在一些实施例中，金属-半导体化合物层以大致上顺应性的方式沿着外延结构的第一倾斜侧壁表面和第二倾斜侧壁表面延伸。在一些实施例中，此装置结构还包括第二鳍结构位于半导体基底上，以及第二外延结构位于第二鳍结构上，其中第二外延结构和外延结构连接一起以围绕空间，第二外延结构具有面朝上的第三倾斜侧壁表面和面朝上的第四倾斜侧壁表面，且金属-半导体化合物层沿着第三倾斜侧壁表面和第四倾斜侧壁表面延伸。在一些实施例中，外延结构和第二外延结构具有围绕空间的内部倾斜侧壁表面，且金属-半导体化合物层没有在内部倾斜侧壁表面上延伸。在一些实施例中，金属-半导体化合物层是金属硅化物层。
上述内容概述许多实施例的部件，因此任何所属技术领域中技术人员，可更加理解本公开的各面向。任何所属技术领域中技术人员，可能无困难地以本公开为基础，设计或修改其他制程及结构，以达到与本公开实施例相同的目的及/或得到相同的优点。任何所属技术领域中技术人员也应了解，在不脱离本公开的精神和范围内做各种改变、代替及修改，如此等效的创造并没有超出本公开的精神及范围。

Claims (1)

1.一种半导体装置结构的形成方法，包括：
在一半导体基底上形成一鳍结构；
在该鳍结构上形成一栅极堆叠；
在该鳍结构上形成一外延结构，其中该外延结构邻近于该栅极堆叠；
在该外延结构和该栅极堆叠上形成一介电层；
在该介电层中形成一开口以暴露该外延结构；
在该外延结构中形成一改质区，其中该改质区的结晶度比该外延结构的一内部低，且该改质区沿着该外延结构的整个暴露表面延伸；
在该外延结构上形成一半导体-金属化合物区，其中该改质区的至少一部分转变为该半导体-金属化合物区；以及
在该半导体-金属化合物区上形成一导电结构，其中该导电结构直接接触该半导体-金属化合物区。
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