KR20220160939A - 모놀리식 3차원 집적 회로 및 이의 제조 방법 - Google Patents

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Abstract

본 개시의 기술적 사상에 의한 일 양태에 따르면, 반도체 기판과, 반도체 기판에 형성된 제1 반도체 소자와, 반도체 기판 및 제1 반도체 소자를 덮는 유전체층과, 유전체층 내에 형성되는 배선 구조, 및 유전체층 상에 형성되고, 이차원 반도체 물질을 포함하는 씨드층 및 씨드층 상의 결정화된 반도체층을 포함하는 제2 반도체 소자를 포함하는, 모놀리식 3차원 집적 회로가 개시된다.

Description

모놀리식 3차원 집적 회로 및 이의 제조 방법 {MONOLITHIC 3D INTEGRATED CIRCUIT AND METHOD OF FABRICATING THEREOF}
본 개시(disclosure)의 기술적 사상은 모놀리식 3차원 집적 회로 및 이의 제조 방법에 관한 것이다.
반도체 제조 산업은 집적 회로(Integrated Circuit, IC)의 프로세싱 능력 및 전력 소비를 개선하기 위해 계속해서 노력하고 있다. 전통적으로, 이것은 최소 피처 사이즈를 축소시킴으로써 달성되었다. 그러나, 최근에는 공정적 한계로 최소 피처 사이즈를 계속해서 줄이는 것이 어려워지고 있다. 이에, 다수의 소자층을 3차원(3D) IC로 적층하는 기술이 IC의 프로세싱 능력 및 전력 소비를 개선하기 위한 접근법으로 대두되고 있다.
3D IC 기술로는 각 스택 대상에 대해 독립적으로 FEOL(Front-End-Of-Line) 공정(또는 전 공정)을 마친 후 집적하고 관통 실리콘 비아(Through Silicon Via, TSV)를 통해 상호 전기적으로 연결하는 멀티리식(multilithic) 기술과, 순차적으로 다수의 스택 대상들을 단일의 반도체 기판(예, 웨이퍼) 상에 직접 형성하는 모놀리식(monolithic) 기술이 있다.
멀티리식 기술의 경우 각 층의 반도체 공정이 독립적으로 진행되기 때문에 공정 제약이 없다는 장점이 있지만 수직 배선 밀도가 낮고 웨이퍼 본딩으로 인한 경박화의 한계 등과 같은 단점이 있다. 이로 인해, 이상적인 수직 배선 밀도를 구현할 수 있고, 배선의 길이를 줄일 수 있으며, 얇은 층간 유전체층(Inter Layer Dielectric, ILD)을 사용하여 경박화가 가능한 모놀리식 기술에 대한 연구와 투자가 활발히 이루어지고 있다.
그러나, 모놀리식 기술은 단일의 웨이퍼 상에 소자들과 배선 구조를 형성한 후 그 상부에 다른 소자들을 적층, 형성하는 과정에서 요구되는 고온 공정 조건으로 인한 한계가 있다. 예를 들어, 고온 공정 조건 하에서 상부 소자들을 형성함에 따라 고성능 Si CMOS와 같은 하부 소자의 특성과 신뢰성이 저하되는 문제가 있다. 나아가, 상호 접속 금속 배선들로 사용 가능한 소재의 제약과, 특성 저하 문제도 있다.
대안으로 저온에서 상부 스택 집적이 가능한 반도체 물질로 결정질 실리콘계, 저온 산화물 반도체를 사용하는 방안 등이 제시되고 있다. 그러나, 이들은 전하 이동도의 한계 등에 기인한 성능 저하를 수반하기 때문에, 3D IC를 통해 달성하고자 하는 고성능화, 에너지 효율 개선의 근본적인 목적은 해결하지 못한다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는, 낮은 열 버짓(thermal budget) 하에서도 사용 가능하며 결정질 실리콘의 전하 이동 특성 한계를 뛰어 넘을 수 있는 소재로 고이동도 반도체 소자를 형성 및 집적하여 모놀리식 기술의 한계를 극복할 수 있는 3차원 집적 회로 및 이의 제조 방법을 제공하는데 있다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 의한 일 양태(aspect)에 따르면, 반도체 기판; 상기 반도체 기판에 형성된 제1 반도체 소자; 상기 반도체 기판 및 상기 제1 반도체 소자를 덮는 유전체층; 상기 유전체층 내에 형성되는 배선 구조; 및 상기 유전체층 상에 형성되고, 이차원 반도체 물질을 포함하는 씨드층 및 상기 씨드층 상의 결정화된 반도체층을 포함하는 제2 반도체 소자;를 포함하는, 모놀리식 3차원 집적 회로가 개시된다.
예시적인 실시예에 따르면, 상기 이차원 반도체 물질은, 금속 칼코게나이드계 물질, 탄소 함유 물질 및 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 반도체층은, 상기 반도체 기판을 이루는 반도체 물질보다 높은 전하 이동도를 갖는 반도체 물질을 포함할 수 있다.
예시적인 실시예에 따르면, 상기 반도체층은, 게르마늄, 상기 게르마늄을 포함하는 화합물 반도체 물질, 및 칼코겐 물질 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 반도체 기판은, 실리콘을 포함할 수 있다.
본 개시의 기술적 사상에 의한 다른 양태에 따르면, 반도체 기판에 제1 반도체 소자를 형성하는 단계; 상기 반도체 기판 및 상기 제1 반도체 소자를 덮는 유전체층과 상기 유전체층 내의 배선 구조를 형성하는 단계; 상기 유전체층 상에 이차원 반도체 물질을 포함하는 씨드 구조를 형성하는 단계; 상기 씨드 구조 상에 결정화된 반도체층을 형성하는 단계;를 포함하는 모놀리식 3차원 집적 회로의 제조 방법이 개시된다.
예시적인 실시예에 따르면, 상기 씨드 구조를 형성하는 단계는, 성장 기판 상에 형성된 상기 씨드 구조를 상기 유전체층 상에 전사하거나 상기 유전체층 상에 상기 씨드 구조를 직접 형성할 수 있다.
예시적인 실시예에 따르면, 상기 씨드 구조는, 상기 이차원 반도체 물질로 이루어진 복수의 아일랜드형 구조물들을 포함하거나 상기 이차원 반도체 물질로 이루어진 필름 형상을 가질 수 있다.
예시적인 실시예에 따르면, 상기 이차원 반도체 물질은, 금속 칼코게나이드계 물질, 탄소 함유 물질 및 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 예비 반도체층은, 상기 반도체 기판을 이루는 반도체 물질보다 높은 전하 이동도를 갖는 반도체 물질을 포함할 수 있다.
예시적인 실시예에 따르면, 상기 예비 반도체층은, 게르마늄, 상기 게르마늄을 포함하는 화합물 반도체 물질, 및 칼코겐 물질 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 반도체층을 형성하는 단계는, 450℃ 이하의 온도에서 이루어지는 열처리를 통해 실시될 수 있다.
예시적인 실시예에 따르면, 상기 반도체 기판은, 실리콘을 포함할 수 있다.
본 개시의 기술적 사상에 의한 실시예들에 따르면, BEOL(Back-End-of-Line) 공정(또는 후 공정) 후 저온 환경에서 유전체층 상에 이차원 반도체 물질과 결정질 반도체 물질(예를 들면, 게르마늄(Ge))을 포함하는 고이동도 채널 소재로 반도체 소자를 형성함으로써 모놀리식 3차원 집적 회로를 구현할 수 있다.
이에 따라, 모놀리식 3차원 집적 회로의 하부 고성능 반도체 소자들, 상호 접속 금속 배선 등의 특성, 신뢰성 저하를 방지할 수 있어 성능이 향상될 수 있고, 배선 구조의 간소화, 소형화를 통해 RC 지연 시간 증가와 전력 소모 증가 문제를 개선할 수 있으며, 집적도도 향상시킬 수 있는 효과가 있다.
또한, 모놀리식 3차원 집적 회로에 요구되는 초미세화 공정을 위해 고가의 극자외선(EUV) 장비를 도입하지 않아도 되므로, 제조 비용을 크게 줄일 수 있다.
본 개시의 기술적 사상에 의한 실시예들이 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 개시에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 개시의 예시적 실시예에 따른 모놀리식 3차원 집적 회로의 일부 실시 형태를 나타내는 단면도이다.
도 2는 도 1의 모놀리식 3차원 집적 회로의 몇몇 더 상세한 실시 형태를 나타내는 단면도이다.
도 3 및 도 4a 내지 도 4g는 본 개시의 예시적 실시예에 따른 모놀리식 3차원 집적 회로의 제조 방법을 설명하기 위한 도면들이다.
본 개시의 기술적 사상에 따른 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 개시의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 기술적 사상의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 개시에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 개시의 기술적 사상의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들면, 본 개시의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들면, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부한 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 개시의 기술적 사상에 의한 실시예들은 본 개시에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니되며, 예를 들면, 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
여기에서 사용된 '및/또는' 용어는 언급된 부재들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하, 첨부한 도면들을 참조하여 본 개시의 기술적 사상에 의한 실시예들에 대해 더 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 모놀리식 3차원 집적 회로(10)의 일부 실시 형태를 나타내는 단면도이고, 도 2는 도 1의 모놀리식 3차원 집적 회로(10)의 몇몇 더 상세한 실시 형태를 나타내는 단면도로 상부와 하부에 CMOS 소자들이 집적된 실시 형태를 예시적으로 나타낸다.
도 1 및 도 2를 참조하면, 모놀리식 3차원 집적 회로(10)는 FEOL 구조(S1, 이하 제1 구조라 칭함), 제1 구조(S1) 상의 BEOL 구조(이하, 제2 구조라 칭함), 및 제2 구조(S2) 상의 스택 구조(S3, 이하 제3 구조라 칭함)를 포함한다.
제1 구조(S1)는 반도체 기판(110)과 제1 소자부(120)를 포함할 수 있다.
반도체 기판(110)은 실리콘 기판일 수 있다. 이와 달리, 반도체 기판(110)은 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나일 수 있다. 또는, 반도체 기판(110)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있다. 한편, 반도체 기판(110)은 도전 영역, 예를 들면, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있고, 또한, 반도체 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다(도 2 참조).
제1 소자부(120)는 반도체 기판(110) 위에 그리고 그 내부에 배치될 수 있다.
제1 소자부(120)는, 예를 들면, 트랜지스터, 메모리 셀, 픽셀 센서, 기타 유형의 반도체 소자, 또는 이들의 조합과 같은 복수의 제1 반도체 소자들을 포함할 수 있다.
도 2에 도시된 제1 소자부(120)의 일 실시 형태를 더 자세히 설명하면, 제1 소자부(120)는 반도체 기판(110)에 NMOS 트랜지스터(123)와 PMOS 트랜지스터(125)가 상보적으로 동작하도록 형성된 CMOS(complementary metal oxide semiconductor) 소자를 포함할 수 있다.
상기 CMOS 소자는, P형 실리콘으로 이루어진 반도체 기판(110) 내에 형성되는 N형 웰(well)(121), 소자 분리막(122)들에 의해 정의되는 N형 웰(121) 내의 활성 영역에 형성되는 PMOS 트랜지스터(125), N형 웰(121) 외의 활성 영역에 형성되는 NMOS 트랜지스터(123)를 포함할 수 있다.
NMOS 트랜지스터(123)는 반도체 기판(110) 내에 고농도 N형 불순물이 도핑된 소스/드레인 영역(123a), 소스/드레인 영역(123a) 사이의 반도체 기판(110) 상에 순차 형성된 게이트 유전체층(123b), 및 게이트 전극(123c)을 포함할 수 있다. PMOS 트랜지스터(125)는 NMOS 트랜지스터(123)와 대응되는 구성을 가질 수 있다.
제2 구조(S2)는 제1 소자부(120)의 상기 제1 반도체 소자들 상호 간을 전기적으로 연결하기 위한 제1 배선 구조(130)와, 반도체 기판(110)과 제1 소자부(120)를 덮고 제1 배선 구조(130)를 상호 절연시키기 위한 제1 유전체층(140)을 포함할 수 있다.
제1 배선 구조(130)는, 수평 방향(x 방향)으로 연장되는 배선층(130a)과, 배선층(130a)과 제1 소자부(120)의 상기 제1 반도체 소자들을 연결하며 수직 방향(y 방향)으로 연장되는 콘택 플러그(130b)를 포함할 수 있다. 편의상, 제1 배선 구조(130)의 일부에만 도면 부호를 표시하였다. 배선층(130a) 및 콘택 플러그(130b)는, 예를 들면, 알루미늄 구리, 구리, 텅스텐, 기타 금속, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 실시예에 따라서, 배선층(130a) 및 콘택 플러그(130b)는, 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막을 포함할 수 있다. 예를 들면, 상기 금속층은 구리, 텅스텐, 탄탈륨, 티타늄, 코발트, 망간, 알루미늄, 및 이들의 조합으로 이루어질 수 있고, 상기 도전성 배리어막은 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 한편, 제1 배선 구조(130)에서 수직 방향(y 방향)을 따라 차례로 적층되는 배선층(130a)의 적층 수는 특별히 제한되지 않고 다양하게 선택될 수 있다.
제1 유전체층(140)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 제1 유전체층(140)은 알루미늄 산화물, 하프늄 산화물과 같은 금속 산화물, 또는 금속 산질화물 등을 포함할 수 있다. 제1 유전체층(140)은 층간 절연막, 금속 층간 절연막이라 칭할 수도 있다. 그리고 도 1 및 도 2에서는 편의상 제1 유전체층(140)이 단일층인 것으로 도시하였으나, 이에 한정되는 것은 아니며, 제1 유전체층(140)은 다중층으로 구성될 수 있다.
제3 구조(S3)는, 제2 소자부(150)와, 제2 소자부(150)의 제2 반도체 소자들 상호 간 및/또는 상기 제2 반도체 소자들과 제1 소자부(120)의 상기 제1 반도체 소자들을 전기적으로 연결하기 위한 제2 배선 구조(160), 제2 소자부(150)를 덮고 제2 배선 구조(160)를 상호 절연시키기 위한 제2 유전체층(170)을 포함할 수 있다.
제2 소자부(150)는, 제1 유전체층(140) 상에 배치될 수 있다.
제2 소자부(150)도, 제1 소자부(120)의 상기 제1 반도체 소자들과 유사하게, 트랜지스터, 메모리 셀, 픽셀 센서, 기타 유형의 반도체 소자, 또는 이들의 조합과 같은 복수의 제2 반도체 소자들을 포함할 수 있다.
다만, 제2 소자부(150)의 상기 제2 반도체 소자들은 제1 및 제2 구조(S1, S2)의 손상 없이 저온, 예를 들면, 대략 450℃ 이하의 온도에서 제조 가능하고, 상기 제1 반도체 소자들 대비 높은 전하 이동도를 가지는 소재로 이루어질 수 있다.
이를 위해, 본 개시의 기술적 사상에 의하면, 상기 제2 반도체 소자들은, 씨드층과 상기 씨드층 상에서 결정화된 반도체층을 포함할 수 있다.
상기 씨드층은, 통상 비정질 특성을 갖는 제1 유전체층(140) 상에서 상기 반도체층을 성장시키는 경우 대비 상기 반도체층의 결정성 향상에 직간접적으로 도움을 주는 층일 수 있다. 예를 들면, 상기 씨드층은 상기 반도체층의 결정 방향을 결정할 수 있고, 상기 반도체층이 상기 결정된 결정 방향으로 성장되도록 할 수 있다. 그러나, 이에 제한되는 것은 아니며, 상기 씨드층은 상기 반도체층에 아무런 힘을 가하지 않고 상기 반도체층의 결정 방향이 스스로 결정되어 성장되도록 할 수 있다.
상기 씨드층은, 이차원 반도체 물질, 예를 들면, 금속 칼코게나이드계 물질(metal chalcogenide based material), 탄소 함유 물질, 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 금속 칼코게나이드계 물질은, 전이 금속(transition metal)과 칼코겐(chalcogen) 물질을 포함하는 TMDC(transition metal dichalcogenide) 물질일 수 있다. 상기 전이 금속은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 적어도 하나일 수 있으며, 상기 칼코겐 물질은 S, Se, Te 중 적어도 하나일 수 있다.
상기 금속 칼코게나이드계 물질은, 비전이 금속(non-transition metal)을 포함하는 금속 칼코게나이드 물질을 포함하여 형성될 수 있으며, 상기 비전이금속은, 예를 들어, Ga, In, Sn, Ge, Pb 등일 수 있다.
상기 탄소 함유 물질은, 그래핀(graphene)과 같은 탄소 함유 물질일 수 있으며, 상기 씨드층이 그래핀을 포함하는 경우 그래핀은 적어도 하나 이상이 포함될 수 있다.
상기 산화물 반도체 물질은, Ga 산화물 반도체, Zn 산화물 반도체, 또는 In 산화물 반도체를 포함하는 물질일 수 있다.
상기 반도체층은, 예를 들면, 게르마늄(Ge)을 포함할 수 있다. 실시예에 따라서, 게르마늄(Ge)은 (110) 또는 (111)의 결정 배향(crystal orientation)을 갖는 단결정 게르마늄(Ge)일 수 있다.
또한, 상기 반도체층은, SiGe, GeSn 등과 같은 IV족 화합물 반도체 물질, S, Se, Te 등과 같은 칼코겐 물질 또는 이들의 조합을 포함할 수 있으며, 이에 제한되는 것은 아니다.
또한, 상기 반도체층은 P형 또는 N형의 불순물이 도핑될 수 있다.
도 2에 도시된 제2 소자부(150)의 일 실시 형태를 더 자세히 설명하면, 제2 소자부(150)는 게르마늄(Ge)을 채널 소재로 갖되, 제1 유전체층(140) 상에서 PMOS 트랜지스터(151)와 NMOS 트랜지스터(153)가 상보적으로 동작하도록 형성된 CMOS 소자를 포함할 수 있다.
PMOS 트랜지스터(151)는 제1 유전체층(140) 상의 이차원 반도체 물질 씨드층(151a), 이차원 반도체 물질 씨드층(151a) 상의 P형 게르마늄층(151b), P형 게르마늄층(151b) 상의 소스/드레인(151c), 소스/드레인(151c) 사이의 채널 영역 상부의 게이트 유전체층(151d), 게이트 유전체층(151d) 상의 게이트 전극(151e)을 포함할 수 있다. NMOS 트랜지스터(153)는 PMOS 트랜지스터(151)와 대응되는 구성을 가질 수 있다.
한편, 도 2에서는 상기 CMOS 소자를 구성하는 PMOS 트랜지스터(151)와 NMOS 트랜지스터(153)가 플래너(planar) 채널을 갖는 실시 형태를 예시하고 있으나, 이에 한정되는 것은 아니다. PMOS 트랜지스터(151), NMOS 트랜지스터(153) 중 적어도 하나는 리세스(recessed) 채널을 가질 수도 있다.
제2 배선 구조(160)는, 제1 배선 구조(130)와 유사하게, 배선층(160a)과, 배선층(160a)과 제2 소자부(150)의 상기 제2 반도체 소자들을 연결하는 콘택 플러그(160b)를 포함할 수 있다. 제2 배선 구조(160)는 제1 및 제2 유전체층(140, 170)을 수직 방향(y 방향)을 따라 관통하여 배선층(160a)과 제1 배선 구조(130)의 배선층(130b)을 전기적으로 연결하는 관통 비아(160c)를 더 포함할 수 있다. 편의상, 제2 배선 구조(160)의 일부에만 도면 부호를 표시하였으며, 배선층(160a)과 콘택 플러그(160b), 그리고 관통 비아(160c)를 이루는 물질과 구조는 앞서 배선층(130a)과 콘택 플러그(130b)를 설명하면서 예시한 물질, 구조와 유사할 수 있다.
제2 유전체층(170)도, 제1 유전체층(140)과 유사하게, 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질, 금속 산화물, 또는 금속 산질화물 중 적어도 하나를 포함할 수 있다. 그리고 편의상 도 1 및 도 2에서 제2 유전체층(170)도 단일층인 것으로 도시하였으나, 이에 한정되는 것은 아니며, 제2 유전체층(170)도 다중층으로 구성될 수 있다.
도 3 및 도 4a 내지 도 4g는 본 개시의 예시적 실시예에 따른 모놀리식 3차원 집적 회로의 제조 방법을 설명하기 위한 도면들이다. 도 4a 내지 도 4g는 도 1 및 도 2에 도시된 모놀리식 3차원 집적 회로(10)의 다양한 제조 공정들 중 일 실시예에 따른 제조 공정의 순서에 따른 단면도들을 나타낸다. 도 3 및 도 4a 내지 도 4g를 설명함에 있어서, 도 1 및 도 2에서와 동일하거나 상응하는 도면 부호는 동일 부재를 나타내며, 이하에서는 설명의 간략화를 위해 중복 설명은 생략한다.
먼저, 도 3 및 도 4a를 참조하면, 단계 S301에서, 반도체 기판(110)에 제1 반도체 소자들을 형성한다. 반도체 기판(110)은 P형 실리콘 기판일 수 있고, 상기 제1 반도체 소자들은 CMOS 소자를 구성하는 NMOS 트랜지스터(123)와 PMOS 트랜지스터(125)일 수 있다.
일부 실시 형태에 있어서, 상기 제1 반도체 소자들을 형성하는 공정은, 반도체 기판(110) 전면에 N형 불순물을 주입하여 N형 웰(121)을 형성하는 단계와, N형 웰(121) 내에 복수의 소자 분리막(122)들을 형성하는 단계와, 반도체 기판(110)을 덮는 유전체층을 형성하는 단계와, 후속하여 유전체층을 덮는 전도성층을 형성하는 단계를 포함할 수 있다. 또한, 일부 실시 형태에 있어서, 이 공정은 유전체층과 전도성층을 선택적으로 에칭하여, 반도체 기판(110) 위에 적층된 게이트 유전체층(123b 참조)과 게이트 전극(123c 참조)을 형성하는 단계를 포함할 수 있다. 또, 일부 실시 형태에 있어서, 이 공정은 게이트 유전체층(123b)과 게이트 전극(123c)이 배치되는 반도체 기판(110)에 이온 주입을 선택적으로 수행하여 소스/드레인(123a)을 규정하는 단계를 포함할 수 있다. 또한, 이 공정은 후속하여 반도체 기판(110)을 어닐링하여 이온 주입에 의한 반도체 기판(110)의 결정 격자에 대한 손상을 복구하는 단계를 포함할 수 있다. 일부 실시 형태에 있어서, 어닐링은 예를 들면 약 600, 800, 1000, 또는 1200℃보다 고온에서 그리고/또는 예를 들면, 약 600-1200℃, 약 800-1000℃, 약 750-1200℃, 또는 약 700-1100℃ 사이의 고온에서 행해질 수 있다.
상술한 단계 S301의 수행에 따라 FEOL 구조가 규정될 수 있다.
도 3 및 도 4b를 참조하면, 단계 S303에서, 반도체 기판(110)과 상기 제1 반도체 소자들을 덮는 제1 유전체층(140)과 제1 배선 구조(130)를 형성한다.
일부 실시 형태에 있어서, 제1 유전체층(140)과 제1 배선 구조(130)를 형성하는 공정은, 반도체 기판(110) 위에 서브층을 반복해서 형성하는 단계와, 상기 서브층의 상부 표면 또는 상면에 평탄화를 수행하는 단계와, 상기 서브층을 선택적으로 에칭하여 수평 개구부 및/또는 수직 개구부를 형성하는 단계와, 수평 개구부 및/또는 수직 개구부를 전도성 재료로 충전하여 배선층(130a)과 콘택 플러그(130b)를 형성하는 단계를 포함할 수 있다. 평탄화는 예컨대 화학적 기계 연마(CMP)에 의해 수행될 수 있고, 에칭은 예컨대 포토리소그래피를 이용하여 수행될 수 있다.
상술한 단계 S303의 수행에 따라 BEOL 구조가 규정될 수 있다.
도 3 및 도 4c를 참조하면, 단계 S305에서, 제1 유전체층(140) 상에 이차원 반도체 물질을 포함하는 씨드 구조(151ap)와 예비 반도체층(151bp)을 형성한다. 씨드 구조(151ap)와 예비 반도체층(151bp)은 후술되는 제2 반도체 소자가 형성되는 영역 상에 형성될 수 있다. 편의 상, PMOS 트랜지스터(151)를 중심으로 도면 부호를 표시하였다.
씨드 구조(151ap)는 복수의 아일랜드 형상의 구조물을 포함할 수 있으며, 예비 반도체층(151bp)도 씨드 구조(151ap)에 대응하는 형상을 가질 수 있다.
일부 실시 형태에 있어서, 씨드 구조(151ap)와 예비 반도체층(151bp)을 형성하는 공정은, 제1 유전체층(140) 상에 직접 이차원 반도체 물질층을 형성하거나 별도의 성장 기판(혹은 캐리어 기판) 상에 이차원 반도체 물질층을 형성한 후 기계적, 화학적 박리 공정 등을 통해 제1 유전체층(140) 상으로 전사하는 단계와, 상기 박리 공정 과정을 통해서 또는 패터닝 등을 통해 이차원 반도체 물질층을 복수의 아일랜드 형상의 구조물들을 갖는 씨드 구조(151ap)로 형성하는 단계와, 씨드 구조(151ap) 상에, 예를 들어, 게르마늄을 포함하는 예비 반도체층(151bp)을 형성하는 단계를 포함할 수 있다. 이차원 반도체 물질층과 예비 반도체층(151bp)의 형성은, MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), CBE(Chemical Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy), ALD 공정 등을 이용하여 수행될 수 있다.
도 3, 도 4d 및 도 4e를 참조하면, 단계 S307에서 씨드 구조(151ap) 상의 예비 반도체층(151bp)을 결정화시켜 반도체층(151b)을 형성한다. 편의 상, PMOS 트랜지스터(151)를 중심으로 도면 부호를 표시하였다.
일부 실시 형태에 있어서, 반도체층(151b)을 형성하는 공정은, 씨드 구조(151ap) 및 예비 반도체층(151bp)에 열을 가하여 예비 반도체층(151bp)의 결정립을 최대화함으로써 단결정 게르마늄을 포함하는 반도체층(151b)을 형성하는 단계를 포함할 수 있다. 상기 열처리 공정은, 예를 들면, 약 450℃ 이하의 저온에서 행해질 수 있다. 한편, 상술한 열처리 공정의 수행 시 씨드 구조(151ap)를 이루는 복수의 아일랜드 구조물들이 합쳐져 씨드층(151a)이 형성될 수 있다.
한편, 도 4c 내지 도 4e에 도시된 실시예에서와 달리, 본 개시의 기술적 사상에 의하면, 씨드 구조(151ap)와 예비 반도체층(151bp)은 필름 형상을 가질 수 있다.
이 경우, 씨드층(151a)과 반도체층(151b)을 형성하는 공정은, 제1 유전체층(140)의 상면을 덮도록 제1 유전체층(140) 상에 이차원 반도체 물질층을 형성(혹은 상술한 바와 같이 별도의 성장 기판 상에 형성한 후 전사)하여 씨드 구조(151ap)를 형성하는 단계와, 대략 450℃ 이하의 저온에서 씨드 구조(151ap)의 상면을 덮도록 게르마늄을 포함하는 예비 반도체층(151bp)을 형성하는 단계와, 후술되는 제2 반도체 소자를 형성하기 위한 영역을 제외한 영역의 씨드 구조(151ap)와 예비 반도체층(151bp)을 선택적으로 제거하여 씨드층(151a)과 반도체층(151b)을 형성하는 단계를 형성될 수 있다. 실시 형태에 따라서는, 결정성 향상을 위해 반도체층(151b)을 형성한 후 대략 450℃ 이하의 저온에서 반도체층(151b)을 어닐링하는 단계를 포함할 수도 있다.
본 개시의 기술적 사상에 의하면, 모놀리식 3차원 집적 회로(10)를 제조함에 있어서, 하부의 실리콘 기반의 제1 반도체 소자들 및/또는 제1 배선 구조(130)의 특성과 신뢰성이 저하되지 않는 저온 환경에서, BEOL 구조의 제1 유전체층(140) 상에 실리콘 대비 높은 전하 이동도를 갖는 반도체 물질, 예를 들어, 게르마늄을 포함하는 반도체층을 형성할 수 있다. 이에 따라, 기존 모놀리식 기술의 집적도 한계를 극복하고 높은 성능과 에너지 효율을 보장할 수 있게 된다.
도 3 및 도 4f를 참조하면, 단계 S309에서, 반도체층(151b)을 기초로 제2 반도체 소자들을 형성한다. 상기 제2 반도체 소자들은 CMOS 소자를 구성하는 PMOS 트랜지스터(151)와 NMOS 트랜지스터(153)일 수 있다. 편의 상, PMOS 트랜지스터(151)를 중심으로 도면 부호를 표시하였다.
일부 실시 형태에 있어서, 상기 제2 반도체 소자들을 형성하는 공정은, 패터닝을 통해 반도체층(151b) 상에 소스/드레인(151c)을 형성하는 단계와, 소스/드레인(151c) 사이의 채널 영역 상부에 게이트 유전체층(151d)을 형성하는 단계와, 패터닝을 통해 게이트 유전체층(151d) 상에 게이트 전극(151e)을 형성하는 단계를 포함할 수 있다.
도 3 및 도 4g를 참조하면, 단계 S310에서 제1 유전체층(140)과 상기 제2 반도체 소자들을 덮는 제2 유전체층(170)과 제2 배선 구조(160)를 형성한다.
제2 유전체층(170)과 제2 배선 구조(160)를 형성하는 공정은 도 3 및 도 4b를 참조하여 설명한 단계 S303의 제1 유전체층(140)과 제1 배선 구조(130)를 형성하는 공정과 유사하므로, 상세한 설명은 생략한다.
상기한 실시예들의 설명은 본 개시의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것들에 불과하므로, 본 개시의 기술적 사상을 한정하는 의미로 해석되어서는 안될 것이다.
또한, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
10: 모놀리식 3차원 집적 회로;
110: 반도체 기판;
120: 제1 소자부;
130: 제1 배선 구조;
140: 제1 유전체층;
150: 제2 소자부;
160: 제2 배선 구조;
170: 제2 유전체층;

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 제1 반도체 소자;
    상기 반도체 기판 및 상기 제1 반도체 소자를 덮는 유전체층;
    상기 유전체층 내에 형성되는 배선 구조; 및
    상기 유전체층 상에 형성되고, 이차원 반도체 물질을 포함하는 씨드층 및 상기 씨드층 상의 결정화된 반도체층을 포함하는 제2 반도체 소자;
    를 포함하는, 모놀리식 3차원 집적 회로.
  2. 제1 항에 있어서,
    상기 이차원 반도체 물질은, 금속 칼코게나이드계 물질, 탄소 함유 물질 및 산화물 반도체 물질 중 적어도 하나를 포함하는, 모놀리식 3차원 집적 회로.
  3. 제1 항에 있어서,
    상기 반도체층은, 상기 반도체 기판을 이루는 반도체 물질보다 높은 전하 이동도를 갖는 반도체 물질을 포함하는, 모놀리식 3차원 집적 회로.
  4. 제1 항에 있어서,
    상기 반도체층은, 게르마늄, 상기 게르마늄을 포함하는 화합물 반도체 물질, 및 칼코겐 물질 중 적어도 하나를 포함하는, 모놀리식 3차원 집적 회로.
  5. 제1 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하는, 모놀리식 3차원 집적 회로.
  6. 반도체 기판에 제1 반도체 소자를 형성하는 단계;
    상기 반도체 기판 및 상기 제1 반도체 소자를 덮는 유전체층과 상기 유전체층 내의 배선 구조를 형성하는 단계;
    상기 유전체층 상에 이차원 반도체 물질을 포함하는 씨드 구조를 형성하는 단계; 및
    상기 씨드 구조 상에 결정화된 반도체층을 형성하는 단계;
    를 포함하는, 모놀리식 3차원 집적 회로의 제조 방법.
  7. 제6 항에 있어서,
    상기 씨드 구조를 형성하는 단계는,
    성장 기판 상에 형성된 상기 씨드 구조를 상기 유전체층 상에 전사하거나 상기 유전체층 상에 상기 씨드 구조를 직접 형성하는, 모놀리식 3차원 집적 회로의 제조 방법.
  8. 제6 항에 있어서,
    상기 씨드 구조는, 상기 이차원 반도체 물질로 이루어진 복수의 아일랜드형 구조물들을 포함하거나 상기 이차원 반도체 물질로 이루어진 필름 형상을 갖는, 모놀리식 3차원 집적 회로의 제조 방법.
  9. 제6 항에 있어서,
    상기 이차원 반도체 물질은, 금속 칼코게나이드계 물질, 탄소 함유 물질 및 산화물 반도체 물질 중 적어도 하나를 포함하는, 모놀리식 3차원 집적 회로의 제조 방법.
  10. 제6 항에 있어서,
    상기 결정화된 반도체층은, 상기 반도체 기판을 이루는 반도체 물질보다 높은 전하 이동도를 갖는 반도체 물질을 포함하는, 모놀리식 3차원 집적 회로의 제조 방법.
  11. 제6 항에 있어서,
    상기 결정화된 반도체층은, 게르마늄, 상기 게르마늄을 포함하는 화합물 반도체 물질, 및 칼코겐 물질 중 적어도 하나를 포함하는, 모놀리식 3차원 집적 회로의 제조 방법.
  12. 제6 항에 있어서,
    상기 결정화된 반도체층을 형성하는 단계는,
    450℃ 이하의 온도에서 이루어지는 열처리를 통해 실시되는, 모놀리식 3차원 집적 회로의 제조 방법.
  13. 제6 항에 있어서,
    상기 반도체 기판은, 실리콘을 포함하는, 모놀리식 3차원 집적 회로의 제조 방법.
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