KR101456793B1 - 활성 영역의 자기-정렬된 패시베이션 - Google Patents

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Abstract

방법은 반도체 핀을 형성하는 단계, 제1패시베이션 종을 사용하여 반도체 핀의 상부 표면상에 제1패시베이션 단계를 수행하는 단계, 및 상기 제1패시베이션 종과는 상이한 제2패시베이션 종을 사용하여 반도체 핀의 측벽상에 제2패시베이션 단계를 수행하는 단계를 포함한다. 게이트 스택이 반도체 핀의 중앙 부분상에 형성된다. 소스 또는 드레인 영역이 게이트 스택의 측부상에 형성되며, 소스 또는 드레인 영역 및 게이트 스택이 핀 전계-효과 트랜지스터(FinFET)를 형성한다.

Description

활성 영역의 자기-정렬된 패시베이션{SELF-ALIGNED PASSIVATION OF ACTIVE REGIONS}
본 발명은 활성 영역의 자기-정렬된(self-aligned) 패시베이션(passivation)에 관한 것이다.
집적 회로의 증가하는 규모 축소(down-scaling)와 집적 회로의 속도에 대한 갈수록 요구하는 필요에 의해, 트랜지스터는 더 작은 치수로 더 큰 구동 전류를 가질 필요가 있다. 따라서, 핀 전계-효과 트랜지스터(Fin Field-Effect Transistors)(FinFETs)가 개발되었다. 채널 폭의 증가는 반도체 핀의 측벽상의 부분 및 반도체 핀의 상부 표면상의 부분을 포함하는 채널을 형성함으로써 달성된다. 트랜지스터의 구동 전류가 채널 폭에 비례하기 때문에, FinFETs 의 구동 전류가 증가된다.
현존의 FinFET 형성 프로세스에 있어서, 쉘로우 트렌치 격리(Shallow Trench Isolation)(STI) 영역이 실리콘 기판에 먼저 형성된다. STI 영역들 사이의 실리콘 기판의 부분은 실리콘 게르마늄, Ⅲ-Ⅴ족 화합물 반도체 등과 같은 반도체 물질로 대체될 수 있다. 그 후, STI 영역은 반도체 핀을 형성하도록 리세스(recess)되며, 이것은 리세스된 STI 영역 위에 있는 반도체 물질의 부분을 포함한다. 이어서, 게이트 유전체, 게이트 전극, 및 소스 및 드레인 영역이 형성되어 FinFET 의 형성을 완료한다.
반도체 핀의 형성은 복수의 에칭 및 클리닝(cleaning) 프로세스를 포함한다. 그 결과, 불포화 결합(dangling bond)이 반도체 핀의 표면상에 발생된다. 불포화 결합은 계면 상태의 밀도(Density of Interfacial States)(Dit)의 증가로 나타나며, 또한 다시 결과적인(resulting) FinFETs 의 캐리어 이동도(mobility) 및 구동 전류의 악화로 나타난다.
실시예 및 그 장점의 더욱 완벽한 이해를 위하여, 첨부된 도면과 함께 한 하기의 설명을 참조한다.
도 1 내지 도 13은 일부 예시적인 실시예에 따른 핀 전계-효과 트랜지스터(FinFET)의 제조 시 중간 단계의 횡단면도 및 사시도들이다.
발명의 실시예의 제조 및 사용이 하기에 상세히 논의된다. 그러나, 실시예는 폭넓은 여러가지의 특정한 내용으로 구현될 수 있는 많은 적용 가능한 개념을 제공한다. 논의된 특정한 실시예는 예시적이며, 또한 발명의 범위를 제한하지 않는다.
핀 전계-효과 트랜지스터(FinFET)를 형성하는 방법이 다양한 실시예에 따라 제공된다. FinFET 을 형성하는 중간 단계가 도시되어 있다. 실시예의 변형이 논의된다. 다양한 관점(view) 및 예시적인 실시예를 통해, 유사한 도면부호는 유사한 요소를 나타내도록 사용된다.
도 1 내지 13은 FinFET 의 제조 시 중간 단계의 횡단면도 및 사시도들을 도시하고 있다. 도 1에 있어서, 반도체 웨이퍼(100)의 일부인 기판(10)이 제공된다. 기판(10)은 실리콘 기판일 수 있지만, 게르마늄, SiC, SiGe, GaAs, 사파이어, 등과 같은 다른 물질들로 형성될 수 있다. 쉘로우 트렌치 격리(STI) 영역(14)과 같은 절연(insulation) 영역이 기판(10)에 형성될 수 있다. 따라서, 기판(10)은 STI 영역(14)과 수평인 부분, 및 STI 영역(14) 아래의 부분을 포함한다. STI 영역(14)의 형성 프로세스는 리세스를 형성하기 위해 기판(10)을 에칭하는 단계, 리세스를 유전체 물질(들)로 채우는 단계, 및 과잉(excess) 유전체 물질을 제거하기 위해 평탄화(planarization)를 수행하는 단계를 포함할 수 있다. 유전체 물질의 나머지 부분은 STI 영역(14)을 형성한다.
이어서, 도 2에 도시된 바와 같이, STI 영역(14)의 대향하는 측벽들 사이의 기판(10)의 부분이 트렌치를 형성하도록 에칭된다. 트렌치(16)의 깊이(D1)는 실질적으로 STI 영역(14)의 두께(D2)와 동일하거나 또는 작다. 깊이(D1)는 예를 들어 약 50 nm 내지 약 400 nm 일 수 있다. 설명을 통해 열거되는 값들은 단순히 예이며, 또한 상이한 값들로 바뀔 수 있다.
도 3에 있어서, 반도체 영역(18)은 에피택셜(epitaxial) 성장을 통해 트렌치(16)(도 2)에서 성장된다. 반도체 영역(18)의 형성은 트렌치(16)에서 반도체 물질을 에피택셜 성장시키는 단계, 및 그 후 STI 영역(14) 및 반도체 물질의 상부 표면들과 수평이 되도록 화학적 기계적 폴리시(Chemical Mechanical Polish)(CMP)를 수행하는 단계를 포함할 수 있다. 일부 실시예에 있어서, 버퍼층(도시되지 않음)이 기판(10)의 노출된 표면상에서 성장될 수 있으며, 이어서 반도체 영역(18)의 나머지 부분의 성장이 이어진다. 버퍼층은 기판(10)의 격자 상수(lattice constant)와 반도체 영역(18)의 위에 있는 부분의 격자 상수 사이의 격자 상수를 가질 수 있다. 일부 실시예에 있어서, 반도체 영역(18)은 실리콘 게르마늄 또는 순수 게르마늄을 포함하는, 게르마늄-포함(germanium-comprising) 영역이다. 또한, 반도체 영역(18)은 하부 부분이 상부 부분 보다 낮은 게르마늄 농도를 갖는 등급일 수도 있다. 대안적인 실시예에 있어서, 반도체 영역(18)은 Ⅲ-Ⅴ족 화합물 반도체를 포함한다. CMP 후, 클리닝 단계는 예를 들어 희석된 수소 불화물(diluted hydrogen fluoride)(DHF)을 포함하는 용액, 표준 클린 1(Standard Clean 1)(SC1, NH4OH/H2O2/H2O 를 포함하는) 용액, 표준 클린 2(SC2, HCl/H2O2/H2O 를 포함하는) 용액을 사용하여 수행될 수 있으며, 따라서 반도체 영역(18) 및 STI 영역(14)의 표면상의 잔류물(residue) 및 입자가 제거된다.
일부 실시예에 있어서, 웰(well) 도핑은 예를 들어 주입(implantation) 단계를 통해 수행되며, 또한 웰 영역(19)이 형성된다. 웰 영역(19)은 반도체 핀(22) 및 반도체 영역(18)의 적어도 상부 부분 내로 연장한다. 또한, 웰 영역(19)은 STI 영역(14)의 바닥 표면 아래에 있는 기판(10)의 부분 내로 연장할 수 있다. n-타입 FinFET 이 형성되면, 웰 영역(19)은 붕소, 인듐, 등과 같은 p-타입 불산물을 포함하는 p-웰 영역일 수 있다. 그러나, p-타입 FinFET 이 형성되면, 웰 영역(19)은 인, 비소, 안티몬, 등과 같은 n-타입 불순물을 포함하는 n-웰 영역일 수 있다. 명확함을 위해, 후속의 도면에 있어서, 웰 영역(19)은 도시되지 않는다.
도 4는 제1패시베이션 단계를 도시하고 있다. 패시베이션 단계 전에, 불포화 결합이 반도체 영역의 표면상에 존재하며, 이 불포화 결합은 예를 들어 반도체 영역(18)의 물질에 따라 게르마늄의 불포화 결합일 수 있다. 패시베이션 단계 중, 불포화 결합은 패시베이션을 위해 사용된 요소[이하, 패시베이션 종(species)으로 지칭되는]의 원자에 연결되며, 따라서 불포화 결합이 제거된다. 패시베이션 종은 화살표(21)로 도시되어 있다.
일부 실시예에 있어서, 반도체 영역(18)의 상부 표면은 (001)[(100) 으로도 지칭되는] 표면 평면(surface plane)을 갖는다. 따라서, 각각의 표면은 (001) 또는 (100) 표면이다. 따라서, (001) 표면 평면의 패시베이션에 적합한 패시베이션 종이 선택된다. 일부 실시예에 있어서, 패시베이션 종은 황(S), 셀레늄(Se), 또는 그 조합물을 포함한다. 불포화 결합과 패시베이션 종 사이에 형성된 결합은 이하에 패시베이션 결합(20)으로 지칭된다. 또한, 패시베이션 결합(20)은 후속의 문단에서 상세히 논의되는 바와 같이 (001) 표면 평면을 선호하는 또는 이에 의해 선호되는 패시베이션 종들 사이에 형성된 결합을 나타낸다.
패시베이션 단계는 패시베이션을 위해 사용된 방법에 따라 약 1초 내지 수십 초 사이의 주기로 실행될 수 있다. 일부 실시예에 있어서, 패시베이션 단계는 이온 주입을 포함하며, 거기에서 패시베이션 종(21)이 예를 들어 약 10 keV 보다 낮은 에너지를 사용하여 주입되므로, 패시베이션 종(21)은 얕게 주입되거나 또는 반도체 물질(18)의 상부 표면상에 증착될 수 있다. 주입 후, 패시베이션 효율을 강화시키기 위해 어닐링(annealing)이 실행될 수 있으며, 또한 어쩌면 주입 시 손상된 격자를 복구시킬 수도 있다. 일부 실시예에 있어서, 어닐링은 약 400℃ 내지 약 1,300℃ 의 온도에서 예를 들어 약 0.1 초 내지 수십 초의 시간 주기로 수행된다.
대안적인 실시예에 있어서, 패시베이션 단계는 플라즈마 도핑을 포함하며, 패시베이션 종(21)이 반도체 영역(18)의 표면상에 도핑된다. 플라즈마 도핑에 있어서, 패시베이션 종(21)의 플라즈마가 발생된다. 패시베이션이 주입 또는 플라즈마 도핑을 통해 수행될 때, 패시베이션은 실온(약 21℃) 또는 상승한 온도, 예를 들어 약 100℃ 내지 약 500℃ 에서 수행될 수 있다.
또 다른 실시예에 있어서, 패시베이션 단계는 가스 상(phase)을 포함하며, 패시베이션 종(21)을 포함하는 프로세스 가스는 도 4에 도시된 구조물이 위치되는 챔버 내로 도입된다. 따라서, 불포화 결합이 패시베이션 종(21)에 연결된다. 일부 예시적인 실시예에 있어서, 가스 상에 있어서, H2S 가 프로세스 가스로서 사용될 수 있다. 또 다른 실시예에 있어서, 패시베이션 단계는 액체 상을 포함하며, 패시베이션 종(21)을 포함하는 액체가 도 3에 도시된 구조물상에 적용된다. 예를 들어, 가스 상에 있어서, (NH4)2S 가 패시베이션을 위한 액체로서 사용될 수 있다.
패시베이션 단계의 결과로서, 패시베이션 결합(20)이 형성되며, 거기에서 불포화 결합 및 패시베이션 결합(20)이 반도체 영역(18)의 상부 표면에 있다. STI 영역(14)의 존재로 인해, 패시베이션 결합은 반도체 영역(18)의 측벽상에 형성되지 않는다. 이어서, 도 5에 도시된 바와 같이, STI 영역(14)이 리세스된다. 따라서, 반도체 영역(18)의 부분은 STI 영역(14)의 나머지 부분의 상부 표면 보다 높다. 반도체 영역(18)의 이들 부분은 이하에 반도체 핀(22)으로서 지칭된다. 리세싱(recessing) 중, 패시베이션 결합(20)이 보존된다.
도 6a에 있어서, 제2패시베이션 단계는 반도체 핀(22)의 측벽을 패시베이션하는 패시베이션 종(21)을 사용하여 수행되며, 이것은 STI 영역(14)의 리세스로 인해 노출된다. 반도체 핀(22)의 측벽은 (110) 표면 평면을 갖는 (110) 표면을 포함할 수 있다. (110) 표면 평면을 갖는 측벽의 부분은 설명을 통해서는 측벽(22A)으로서 지칭된다. 또한, 반도체 핀(22)의 측벽은 (111) 평면을 갖는 (111) 표면을 포함할 수 있으며, 측벽의 그 부분은 측벽(22B)으로서 지칭된다. 일부 실시예에 있어서, (110) 표면의 영역은 (111) 표면의 영역 보다 크다. 제2패시베이션 단계에 있어서, (110) 평면의 패시베이션에 적합한 패시베이션 종이 포함되며, 이 종은 안티몬(Sb), S, 비소(As), 및 그 조합물을 포함할 수 있다.
일부 실시예에 있어서, (110) 평면의 패시베이션에 적합한 종과 함께, (111) 평면의 패시베이션에 적합한 종도 패시베이션 종에 포함된다. 각각의 종은 염소(Cl), As, 및 그 조합물을 포함한다. As 및/또는 Cl 이 사용된 실시예에 있어서, 황이 추가될 수도 있다. 황의 추가는 전도대(conduction band)에서의 피닝(pinning)에 유익하다. 제2패시베이션을 수행하기 위한 방법은 제1패시베이션 단계를 위해 사용될 수 있는 방법의 동일한 집단으로부터 선택될 수 있다. 따라서, 제2패시베이션 단계의 상세한 내용은 여기에 반복되지 않는다.
패시베이션 종은 패시베이션을 위한 그 바람직한 표면 평면을 가질 수 있으며, 또한 각각의 패시베이션 종은 어떤 표면 평면상에서 불포화 결합과 결합하는 것을 선호하며, 또한 일부 다른 표면 평면상에서 불포화 결합과 결합하는 것을 선호하지 않는다. 예를 들어, S 및 Se 를 선호하며 또한 (001)[또는(100)]표면 평면에 의해 선호되며, Sb, S, 및 As 를 선호하며 또한 (110) 표면 평면에 의해 선호되며, 또한 As 및 Cl 을 선호하며 또한 (111) 표면 평면에 의해 선호된다. 따라서, 복수의 상이한 패시베이션 종이 패시베이션 단계에 동시에 제공되더라도, 종은 그 선호되는 평면의 불포화 결합과의 패시베이션 결합을 선택적으로 형성할 것이며, 선호되지 않는 평면과의 패시베이션 결합의 개수는, 만일 있다면, 더욱 적다. 따라서, 예시적인 실시예에 따라, 제2패시베이션 단계에 있어서, (110) 평면 및 (111) 평면을 선호하는 종을 동시에 제공함으로써, (110) 평면 및 (111) 평면은 그 선호되는 결합 종을 얻을 수 있으며, 또한 도 6a에 도시된 바와 같이 각각의 패시베이션 결합(24, 26)을 형성한다. 이들 실시예에 있어서, 결합(24)은 (110) 표면을 선호하는 패시베이션 종(Sb, S, 및 As 와 같은)으로 형성된 패시베이션 결합을 나타내며, 결합(26)은 (111) 표면을 선호하는 패시베이션 종(As 및 Cl 과 같은)으로 형성된 패시베이션 결합을 나타낸다.
대안적인 실시예에 있어서, 도 6b에 도시된 바와 같이, 제2패시베이션 단계에 있어서, (111) 평면의 패시베이션에 적합한 종이 사용되지 않으며, 패시베이션 종은 (110) 평면의 패시베이션에 적합한 것을 포함한다. 따라서, 반도체 핀(22)의 측벽이 (111) 표면 평면을 포함하면, (111) 평면은 (110) 평면을 선호하는 종에 의해 종료될 수 있으며, 그 종은 패시베이션 결합(26)이 형성되지는 않지만 패시베이션 결합(24)을 형성하기 위해 Sb 및/또는 As 를 포함할 수 있다.
도 7은 대안적인 실시예에 따라 형성된 구조물을 도시하고 있다. 이들 실시예에 있어서, 도 4에 도시된 제1패시베이션 단계가 생략된다. 대신에, 핀(22)이 형성된 후, 핀(22)의 상부 표면 및 측벽이 동시에 패시베이션된다. 따라서, 각각의 패시베이션 종은 (001) 평면의 패시베이션에 적합한 종 및 (110) 평면의 패시베이션에 적합한 종을 포함한다. 패시베이션 종은 (111) 평면의 패시베이션에 적합한 종을 포함하거나 또는 포함하지 않을 수 있다. (111) 평면의 패시베이션에 적합한 종이 포함될 때, 각각의 패시베이션 결합은 도 6a에 도시된 것과 유사하며, 패시베이션 결합(20, 24, 26)이 (001) 표면, (110) 표면, 및 (111) 표면상에 각각 형성된다. 그러나, (111) 평면의 패시베이션에 적합한 종이 포함되지 않을 때, 각각의 패시베이션 결합은 도 7에 도시된 것과 유사하며, 패시베이션 결합(20, 24)이 (001) 표면 및 (110) 표면상에 각각 형성된다. 그러나, (111) 표면(22B)은 그 위에 형성된 패시베이션 결합(20 또는 24) 중 하나 또는 모두를 가질 수 있다.
도 8은 도 6a, 6b, 및 7의 구조물의 사시도들을 도시하고 있다. 이전의 프로세스 단계에서 형성된 패시베이션 결합은 도시되지 않았으며, 또한 도 6a, 6b, 및 7을 참조하여 발견될 수 있다. 이어서, 도 9에 도시된 바와 같이, 게이트 스택(stack)(30)이 형성된다. 게이트 스택(30)은 반도체 핀(22)의 중앙 부분을 덮으며, 또한 반도체 핀(22)의 단부 부분을 덮이지 않은 채로 남긴다. 또한, 게이트 스택(30)은 반도체 핀(22)의 중앙 부분의 측벽 및 상부 표면상에 형성된다.
일부 실시예에 있어서, 게이트 스택(30)은 후속의 단계에서 대체 게이트(replacement gate)에 의해 대체될 더미(dummy) 게이트 스택을 형성한다. 따라서, 게이트 스택(30)은 더미 게이트 전극(도면부호 34 로도 도시되는)을 포함할 수 있으며, 이것은 예를 들어 폴리실리콘을 포함할 수 있다. 더미 게이트 유전체(32)는 더미 게이트 전극(34)과 반도체 핀(22) 사이에 형성되거나 또는 형성되지 않을 수 있다. 게이트 스페이서(spacer)(도시되지 않음)는 이들 실시예에서 게이트 스택(30)의 부분으로서 형성될 수 있다. 대안적인 실시예에 있어서, 게이트 스페이서는 형성되지 않는다.
대안적인 실시예에서, 게이트 스택(30)은 최종 FinFET 으로 남아있으며, 또한 최종 FinFET 의 게이트 스택을 형성한다. 게이트 유전체(32)는 실리콘 산화물, 실리콘 질화물, 갈륨 산화물, 알루미늄 산화물, 스칸듐 산화물, 지르코늄 산화물, 란타늄 산화물, 하프늄 산화물, 그 조합물, 및 그 다층(multi-layer)으로부터 선택될 수 있다. 게이트 전극(34)은 폴리실리콘, 내화 금속(refratory metal) 또는 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 및 텅스텐(W)을 포함하는 각각의 화합물을 포함하는 전도성 물질을 포함할 수 있다. 다른 실시예에 있어서, 게이트 전극(34)은 니켈(Ni), 금(Au), 구리(Cu), 또는 그 합금을 포함한다.
도10은 층간 유전체(Inter-Layer Dielectric)(ILD)(35)가 형성된 후 구조물의 사시도를 도시하고 있다. ILD(35)는 인-규산염 유리(Phospho-Silicate Glass)(PSG), 붕소-규산염 유리(Boro-Silicate Glass)(BSG), 붕소-도핑된 인-규산염 유리(Boron-Doped Phospho-Silicate Glass)(BPSG), 등과 같은 유전체 물질로 형성된다. CMP 는 게이트 스택(30)의 상부 표면과 ILD(35)의 상부 표면이 수평이 되도록 수행될 수 있다. 따라서, 반도체 핀(22)의 단부 부분이 ILD(35) 아래에 매립(bury)된다. 도시되지는 않았지만, ILD(35)의 형성 전에, 스페이서가 게이트 스택(30)의 대향하는 측벽상에 형성될 수 있으며, 상기 스페이서는 ILD(35) 및 게이트 스택(30)의 물질과는 상이한 물질로 형성될 수 있다.
이어서, 도 11a에 있어서, 더미 게이트 스택(30)이 에칭 단계에서 제거되므로, 리세스(36)가 ILD(35)에 형성된다. 일부 실시예에 있어서, 추가적인 패시베이션 단계가 도 11b에 도시된 바와 같이 반도체 핀(22)의 노출된 부분상에서 수행된다. 대안적인 실시예에 있어서, 추가적인 패시베이션 단계는 수행되지 않는다. 도 11a는 사시도를 도시하고 있으며, 도 11b는 도 11a의 선(11B-11B)을 가로지르는 평면으로부터 얻은 횡단면도를 도시하고 있다. 도 11b에 도시된 바와 같이, 패시베이션 종(21)이 반도체 핀(22)의 중앙 부분의 상부 표면 및 측벽을 패시베이트하도록 도입된다. 이들 실시예에 있어서, 반도체 핀(22)의 단부 부분은 ILD(35)에 의해 덮이며, 따라서 패시베이트되지 않는다. 패시베이션 종(21)은 (001) 평면의 패시베이션에 적합한 종, 및/또는 (110) 평면의 패시베이션에 적합한 종을 포함한다. 패시베이션 종(21)은 (111) 평면의 패시베이션에 적합한 종을 포함하거나 또는 포함하지 않을 수 있다. 패시베이션은 제1패시베이션 단계를 위해 사용될 수 있는 방법의 동일한 집단으로부터 선택된 방법을 사용하여 수행될 수 있으며, 따라서 여기에서는 반복되지 않는다.
도 12a 및 12b는 게이트 유전체 층(40) 및 게이트 전극(42)의 형성을 도시하고 있으며, 이것은 결과적인 FinFET 의 대체 게이트를 형성한다. 도 12a 및 12b 는 접촉 개구(54)의 형성을 추가로 도시하고 있으며, 이것을 통해 반도체 핀(22)의 일부 단부 부분(22C)이 노출된다. 도 12a 및 12b는 단부 부분(22C)의 추가적인 패시베이션을 추가로 도시하고 있다. 도 12b의 횡단면도는 도 12a의 선(12B-12B)을 가로지르는 동일한 평면으로부터 얻어진다. 대체 게이트의 형성에 있어서, 게이트 유전체 층(40)이 블랭킷(blanket) 층으로서 리세스(36)(도11a)에 형성된다. 게이트 유전체 층(40)은 반도체 핀(22)의 중앙 부분의 상부 표면 및 측벽상에도 있다. 일부 실시예에 따라, 게이트 유전체 층(40)은 실리콘 산화물, 실리콘 질화물, 또는 그 다층들을 포함한다. 대안적인 실시예에 있어서, 게이트 유전체 층(40)은 하이(high)-k 유전체 물질을 포함하며, 따라서 설명을 통해 하이-k 게이트 유전체 층(40)으로서 대안적으로 지칭된다. 하이-k 게이트 유전체 층(40)은 7.0 보다 큰 k 값을 가질 수 있으며, 또한 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 그 조합물의 금속 산화물을 포함할 수 있다. 게이트 유전체 층(40)의 형성 방법은 분자선 증착(Molecular-Beam Deposition)(MBD), 원자층 증착(Atomic Layer Deposition)(ALD), 물리적 기상 증착(PVD), 등을 포함할 수 있다.
이어서, 전도성 물질(42)이 게이트 유전체 층(40) 위에 형성되며, 또한 나머지 리세스(36)(도11a)를 채운다. 전도성 물질(42)은 TiN, TaN, TaC, Co, Ru, Al, 그 조합물, 및 그 다층들과 같은 금속-함유 물질을 포함할 수 있다. 전도성 물질(42)의 채움 후, ILD(35)의 상부 표면 위의 게이트 유전체 층(40) 및 전도성 물질(42)의 과잉 부분을 제거하도록 CMP 가 수행된다. 따라서, 전도성 물질 및 게이트 유전체 층(40)의 결과적인 나머지 부분이 대체 게이트를 형성하며, 이것은 게이트 전극(42) 및 게이트 유전체 층(40)을 각각 포함한다.
도 12b에 도시된 바와 같이, 패시베이션 종(21)이 반도체 핀(22)의 단부 부분(22C)의 상부 표면 및 측벽을 패시베이트하도록 도입된다. 이들 실시예에 있어서, 반도체 핀(22)의 중앙 부분은 대체 게이트에 의해 덮이며, 따라서 패시베이트되지 않는다. 패시베이션 종(21)은 (001) 평면의 패시베이션에 적합한 종 및/또는 (110) 평면의 패시베이션에 적합한 종을 포함한다. 패시베이션 종(21)은 (111) 평면의 패시베이션에 적합한 종을 포함하거나 또는 포함하지 않을 수 있다. 패시베이션을 수행하기 위한 방법은 제1패시베이션 단계를 위해 사용될 수 있는 방법의 동일한 집단으로부터 선택될 수 있으며, 따라서 여기에서는 반복되지 않는다. 패시베이션의 결과로, 사용된 패시베이션 종에 따라 패시베이션 결합(20, 24, 및/또는 26)이 형성된다.
도 13은 소스 및 드레인 규소화물 영역(60)과 접촉 플러그(58)의 형성을 도시하고 있으며, 이것은 도12a의 접촉 개구(54)에 형성된다. 따라서, FinFET(62)의 형성이 완료된다.
설명을 통하여, 복수의 패시베이션 단계는 FinFET(62)의 형성 시 상이한 단계로 수행된다. 그러나, FinFET(62)의 형성은 하나 또는 둘 이상의, 그러나 전부는 아닌, 설명된 패시베이션 단계를 임의의 조합으로 포함할 수 있다.
실시예에 있어서, 반도체 핀의 패시베이션을 통해, 반도체 핀의 표면에서의 계면 상태의 밀도(Dit)가 감소되며, 또한 결과적인 FinFET(62)의 성능이 개선된다. 상이한 평면들의 불포화 결합을 제거하기 위해 상이한 패시베이션 종을 사용함으로써, 패시베이션 프로세스의 효율이 개선된다.
일부 실시예에 따라, 방법은 반도체 핀을 형성하는 단계, 제1패시베이션 종을 사용하여 반도체 핀의 상부 표면상에 제1패시베이션 단계를 수행하는 단계, 및 상기 제1패시베이션 종과는 상이한 제2패시베이션 종을 사용하여 반도체 핀의 측벽상에 제2패시베이션 단계를 수행하는 단계를 포함한다. 게이트 스택이 반도체 핀의 중앙 부분상에 형성된다. 소스 또는 드레인 영역이 게이트 스택의 측부상에 형성되며, 상기 소스 또는 드레인 영역 및 게이트 스택이 FinFET 을 형성한다.
다른 실시예에 따라, 방법은 제1패시베이션 종을 사용하여 반도체 영역의 상부 표면상에 제1패시베이션 단계를 수행하는 단계를 포함한다. 반도체 영역은 격리 영역들 사이에 있으며, 반도체 영역의 상부 표면은 격리 영역의 상부 표면과 수평이다. 제1패시베이션 단계 후, 격리 영역이 리세스되며, 격리 영역의 나머지 부분의 상부 표면 보다 높은 반도체 영역의 상부 부분이 반도체 핀을 형성한다. 리세싱의 단계 후, 제2패시베이션 단계는 제1패시베이션 종과는 상이한 제2패시베이션 종을 사용하여 반도체 핀상에 수행된다. 게이트 스택이 반도체 핀의 중앙 부분상에 형성된다. 소스 또는 드레인 영역은 FinFET 을 형성하도록 게이트 스택의 측부상에 형성된다.
또 다른 실시예에 따라, 방법은 반도체 핀을 형성하는 단계, 및 패시베이션 종을 사용하여 반도체 핀의 상부 표면 및 측벽상에 패시베이션 단계를 수행하는 단계를 포함한다. 패시베이션 종은 제1요소 및 제2요소를 포함하며, 상기 제1요소는 반도체 핀의 측벽에 의해서 보다는 반도체 핀의 상부 표면에 의해 더욱 선호되며, 또한 제2요소는 반도체 핀의 상부 표면에 의해서 보다는 반도체 핀의 측벽에 의해 더욱 선호된다. 상기 방법은 반도체 핀의 중앙 부분상에 게이트 스택을 형성하는 단계, 및 FinFET 을 형성하도록 게이트 스택의 측부상에 소스 또는 드레인 영역을 형성하는 단계를 추가로 포함한다.
실시예 및 그 장점이 상세히 설명되었지만, 첨부된 청구범위에 의해 한정되는 바와 같이 실시예의 정신 및 범위로부터의 일탈 없이 여기에 다양한 변화, 대체 및 변경이 이루어질 수 있음을 인식해야 한다. 더욱이, 본 발명의 범위는 명세서에 설명된 프로세스, 장치, 제조, 및 물질의 조성물, 수단, 방법 및 단계의 특정한 실시예에 제한되는 것으로 의도되지 않는다. 본 기술분야의 숙련자라면 서술한 바로부터 여기에 설명된 대응하는 실시예와 실질적으로 동일한 기능을 실행하거나 또는 실질적으로 동일한 결과를 달성하는, 이미 존재하거나 나중에 개발되는 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계가 서술한 바에 따라 이용될 수 있음을 용이하게 인식할 것이다. 따라서, 첨부된 청구범위는 그 범위 내에서 이런 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계를 포함하는 것으로 의도된다. 또한, 각각의 청구범위는 별도의 실시예를 구성하며, 또한 다양한 청구범위와 실시예의 조합은 본 발명의 범위 내에 있다.
10: 기판 14: STI 영역
16: 트렌치 18: 반도체 영역
19: 웰 영역 21: 패시베이션 종
22: 반도체 핀 30: 게이트 스택
36: 리세스 54: 접촉 개구

Claims (10)

  1. 반도체 핀을 형성하는 단계;
    제1패시베이션 종(passivation species)을 사용하여 상기 반도체 핀의 상부 표면상에 제1패시베이션 단계를 수행하는 단계;
    상기 제1패시베이션 종과는 상이한 제2패시베이션 종을 사용하여 상기 반도체 핀의 측벽상에 제2패시베이션 단계를 수행하는 단계;
    상기 반도체 핀의 중앙 부분상에 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택의 일측 상에 소스 또는 드레인 영역을 형성하는 단계를
    포함하며,
    상기 소스 또는 드레인 영역 및 상기 게이트 스택은 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하는 것인, FinFET을 형성하는 방법.
  2. 제1항에 있어서,
    반도체 영역의 대향하는 측부들 상에 격리 영역을 리세싱하는 단계를 더 포함하며, 상기 격리 영역의 상부 표면 보다 높은 상기 반도체 영역의 상부 부분이 상기 반도체 핀을 형성하고, 상기 제1패시베이션 단계는 상기 격리 영역을 리세싱하는 단계 전에 수행되며, 상기 제2패시베이션 단계는 상기 격리 영역을 리세싱하는 단계 후에 수행되는 것인, FinFET을 형성하는 방법.
  3. 제1항에 있어서,
    반도체 영역의 대향하는 측부들 상에 격리 영역을 리세싱하는 단계를 더 포함하고, 상기 격리 영역의 상부 표면 보다 높은 상기 반도체 영역의 상부 부분이 상기 반도체 핀을 형성하며, 상기 제1패시베이션 단계 및 상기 제2패시베이션 단계는 상기 격리 영역을 리세싱하는 단계 후에 수행되는 것인, FinFET을 형성하는 방법.
  4. 제3항에 있어서,
    상기 제1패시베이션 단계 및 제2패시베이션 단계는 동시에 수행되는 것인, FinFET을 형성하는 방법.
  5. 제1항에 있어서,
    상기 반도체 핀의 중앙 부분을 덮기 위해 더미 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 단부 부분을 덮기 위해 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계; 및
    상기 반도체 핀의 중앙 부분을 노출시키기 위해 더미 게이트 스택을 제거하는 단계를
    더 포함하며,
    상기 제1패시베이션 단계와 제2패시베이션 단계 중 적어도 하나는 상기 더미 게이트 스택을 제거하는 단계 후에 수행되는 것인, FinFET을 형성하는 방법.
  6. 제1항에 있어서,
    상기 반도체 핀의 중앙 부분을 덮기 위해 더미 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 단부 부분을 덮기 위해 층간 유전체(ILD)를 형성하는 단계; 및
    상기 반도체 핀의 상기 단부 부분을 노출시키기 위해 상기 ILD 내에 접촉 개구를 형성하는 단계를
    더 포함하며,
    상기 제1패시베이션 단계와 제2패시베이션 단계 중 적어도 하나는 상기 접촉 개구를 형성하는 단계 후에 수행되는 것인, FinFET을 형성하는 방법.
  7. 제1패시베이션 종을 사용하여 반도체 영역 - 상기 반도체 영역은, 상기 반도체 영역의 상부 표면이 격리 영역들의 상부 표면과 수평인 상태로 상기 격리 영역들 사이에 있음 - 의 상부 표면상에 제1패시베이션 단계를 수행하는 단계;
    상기 제1패시베이션 단계 후, 상기 격리 영역들을 리세싱 - 상기 격리 영역들의 남아 있는 부분의 상부 표면 보다 높은 상기 반도체 영역의 상부 부분이 반도체 핀을 형성함 - 하는 단계;
    상기 리세싱하는 단계 후, 상기 제1패시베이션 종과는 상이한 제2패시베이션 종을 사용하여 상기 반도체 핀상에 제2패시베이션 단계를 수행하는 단계;
    상기 반도체 핀의 중앙 부분상에 게이트 스택을 형성하는 단계; 및
    핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하기 위해 게이트 스택의 일측 상에 소스 또는 드레인 영역을 형성하는 단계를
    포함하는, FinFET을 형성하는 방법.
  8. 반도체 핀을 형성하는 단계;
    제1패시베이션 종을 사용하여 상기 반도체 핀의 상부 표면 및 측벽상에 제1패시베이션 단계를 수행하는 단계 - 상기 제1패시베이션 종은 제1요소 및 제2요소를 포함하며, 상기 제1요소는 상기 반도체 핀의 상기 측벽에 의해서 보다는 상기 반도체 핀의 상기 상부 표면에 의해 더 선호되며, 상기 제2요소는 상기 반도체 핀의 상기 상부 표면에 의해서 보다는 상기 반도체 핀의 상기 측벽에 의해 더 선호되는 것임 -;
    상기 반도체 핀의 중앙 부분상에 게이트 스택을 형성하는 단계; 및
    핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하기 위해 상기 게이트 스택의 일측 상에 소스 또는 드레인 영역을 형성하는 단계를
    포함하는, FinFET을 형성하는 방법.
  9. 제8항에 있어서,
    상기 제1요소는 황, 셀레늄, 및 이러한 물질들의 조합물로 이루어진 그룹으로부터 선택되며, 상기 제2요소는 안티몬, 황, 비소, 및 이러한 물질들의 조합물로 이루어진 그룹으로부터 선택되는 것인, FinFET을 형성하는 방법.
  10. 제8항에 있어서,
    상기 제1패시베이션 종은 제3요소를 더 포함하며, 상기 제3요소는 상기 반도체 핀의 상기 상부 표면 및 상기 측벽에 의해서 보다는 상기 반도체 핀의 (111) 평면에 의해 더 선호되는 것인, FinFET을 형성하는 방법.
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