KR20220159444A - Led 프리커서 - Google Patents

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led
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안드레아 피노스
웨이 신 탄
김준연
시앙 유
사이먼 애쉬튼
사밀 미주어리
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플레세이 세미컨덕터스 리미티드
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Abstract

LED 프리커서를 제조하는 방법 및 LED 프리커서가 제공된다. LED 프리커서는, 성장면을 갖는 모노리식 성장 스택을 형성하고 성장면 상에 모노리식 LED 스택을 형성함으로써 제조된다. 모노리식 성장 스택은, Ⅲ족 질화물을 포함하는 제1 반도체층, 제2 반도체층, 및 제3 반도체층을 포함한다. 제2 반도체층은, 상기 제2 반도체층이 적어도 5×1018 cm-3의 도너 밀도를 갖도록 도너 도펀트를 포함하는 제1 Ⅲ족 질화물을 포함한다. 제2 반도체층은 15% 이상의 면적 다공성 및 제1 면내 격자 상수를 갖는다. 제3 반도체층은 제1 Ⅲ족 질화물과는 다른 제2 Ⅲ족 질화물을 포함한다. 모노리식 성장 스택은, 성장면이 제3 반도체층의 메사면 및 메사면을 둘러싸는 제3 반도체층의 측벽면을 포함하도록 제3 반도체층을 포함하는 메사 구조를 포함한다. 제3 반도체층의 측벽면은 메사면에 대하여 경사진다. 제3 반도체층의 메사면은 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는다.

Description

LED 프리커서
본 개시내용은 발광 다이오드(LED)에 관한 것이다. 특히, 본 개시내용은 Ⅲ족 질화물을 포함하는 LED에 관한 것이다.
마이크로 LED 어레이는 일반적으로 크기가 100×100 ㎛2 이하인 LED로서 정의된다. 마이크로 LED는 2차원 마이크로 LED 어레이를 형성하도록 조립될 수 있다. 마이크로 LED 어레이는, 스마트워치, 헤드 웨어링 디스플레이, 헤드업 디스플레이, 캠코더, 뷰파인더, 멀티사이트 여기 소스, 및 피코 프로젝터와 같은 다양한 장치에서 사용하기에 적합할 수 있는 자체 발광 디스플레이 또는 프로젝터를 형성할 수 있다.
많은 응용분야에서는, 다양한 파장을 갖는 광을 출력할 수 있는 마이크로 디스플레이/프로젝터를 제공하는 것이 바람직하다. 예를 들어, 많은 컬러 디스플레이에서는, 적색 광, 녹색 광, 및 청색 광의 조합을 출력할 수 있는 기능을 각 픽셀에 제공하는 것이 일반적이다.
마이크로 LED 어레이의 공지된 한 형태는 Ⅲ족 질화물로 형성된 복수의 LED를 포함한다. Ⅲ족 질화물 LED는 활성 발광 영역에서 GaN 및 이의 InN 및 AlN과의 합금을 포함하는 무기 반도체 LED이다. Ⅲ족 질화물 LED는, 종래의 대면적 LED, 예를 들어, 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도로 구동될 수 있고 더 높은 광 출력 밀도를 방출할 수 있다. 그 결과, 주어진 방향으로 광원의 단위 면적당 방출되는 광량으로서 정의되는 밝기(휘도)가 더 높은 것은 마이크로 LED를 고휘도를 필요로 하거나 이러한 밝기의 혜택을 받는 응용분야에 적합하게 한다. 예를 들어, 고휘도의 이점을 얻는 응용분야는 고휘도 환경의 디스플레이 또는 프로젝터를 포함할 수 있다. 또한, Ⅲ족 질화물 마이크로 LED는, 종래의 다른 광원에 비해 와트당 루멘(lm/W)으로 표현되는 발광 효율을 비교적 높게 갖는 것으로 알려져 있다. Ⅲ족 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은, 다른 광원에 비해 전력 사용량을 감소시키고 마이크로 LED를 특히 휴대용 장치에 적합하게 한다.
한 가지 알려진 유형의 Ⅲ족 질화물 LED는 In-Ga-N 합금계를 이용하여 LED의 활성 영역에 다중 양자 우물을 정의한다. 통상적으로, 양자 우물을 정의하기 위해 GaN과 InxGa1 - xN의 교번 층들이 제공된다. 청색 LED의 경우, 인듐 몰 분율 X는 통상적으로 <0.2이다. InxGa1 - xN 층에 통합된 인듐의 양을 증가시키면, 전위 우물의 깊이가 증가하여 LED에 의해 방출되는 광의 파장이 증가한다.
예를 들어, 천연 녹색 및 적색 LED를 제공하기 위해 인듐 몰 분율 X를 0.2 초과로 증가시키면 LED의 효율이 상당히 감소하는 것으로 알려져 있다. 근본적인 문제점들 중 하나는, 인듐이 완화되거나 압축적으로 변형된 GaN에 증착되는 경우 인듐의 통합 효율이 낮다는 점이다. In 함량이 높은 InxGa1 - xN 층(즉, X>0.2)은, 일반적으로 낮은 성장 온도를 사용하여 형성되며, IQE에 악영항을 주는 상 분리를 겪기 쉽다(예를 들어, JOURNAL OF APPLIED PHYSICS 123, 160901 (2018)).
특히, 천연 적색 LED(즉, 600 nm 내지 680 nm 범위의 피크 방출 파장을 갖는 LED)를 형성하기 위해, LED의 활성 영역은 통상적으로 X≥0.3인 InxGa1 - xN 층을 포함한다. 이러한 In 함량의 InxGa1 - xN 층으로 인한 변형은 결함의 형성을 초래할 수 있으며, 이는 결국 LED의 효율을 감소시킨다.
"InGaN lattice constant engineering via growth on (In, Ga)N/GaN nanostripe arrays", Keller S. et al., Semicond. Sci. Technol., vol. 30, (2015)에서는, InGaN/GaN 다중 양자 우물로 구성된 나노스트라이프 층 상에 성장된 평면형 (In, Ga)N 층을 개시한다. 나노스트라이프 어레이는, 패턴 제작 후 스트라이프 방향에 수직인 탄성 완화를 나타내었으며, 스트라이프 방향에 수직인 a⊥격자 상수가 GaN 베이스 층의 것보다 큰 결과를 가져온다.
본 발명의 목적은, LED 프리커서(precursor)를 형성하기 위한 개선된 방법, 및 종래 기술의 방법과 어레이와 연관된 문제점들 중 적어도 하나를 해결하거나 적어도 상업적으로 유용한 대안을 제공하는 개선된 LED 프리커서를 제공하는 것이다.
본 발명자들은, Ⅲ족 질화물을 포함하는 LED의 효율을 개선하기 위해서는, 활성층과 활성층이 증착되는 LED 프리커서의 층 간의 변형으로 인한 결함의 형성이 감소되어야 한다는 점을 인식하였다. 본 발명자들은, 활성층의 (변형되지 않은) 면내 격자 상수(in-plane lattice constant)와 보다 근접하게 일치하는 면내 격자 상수를 갖는 활성층에 대한 변형 완화된 성장면을 제공함으로써, 계면에서의 변형이 감소될 수 있다는 점을 인식하였다. 이는 다시 차례로 계면에서의 결함의 형성을 감소시킬 수 있고 따라서 LED 프리커서의 효율을 개선할 수 있다.
본 개시내용의 제1 양태에 따르면, LED 프리커서를 제공한다. 방법은, a) 성장면을 갖는 모놀리식 성장 스택을 형성하는 단계, 및 b) 모놀리식 성장 스택의 성장면 상에 모놀리식 LED 스택을 형성하는 단계를 포함한다.
모놀리식 성장 스택을 형성하는 단계는, Ⅲ족 질화물을 포함하는 제1 반도체층을 형성하는 단계, 제1 반도체층 상에 제2 반도체층을 형성하는 단계로서, 제2 반도체층은 제2 반도체층이 적어도 5×1018 cm-3의 도너 밀도를 갖도록 도너 도펀트를 포함하는 제1 Ⅲ족 질화물을 포함하는, 단계, 및 제2 반도체층에서 제1 반도체층과 반대측 상에 제3 반도체층을 형성하는 단계를 포함한다. 제3 반도체층의 일부는 성장면으로부터 선택적으로 제거된다. 제3 반도체층은, 모놀리식 성장 스택의 성장면이 제3 반도체층의 메사면 및 메사면을 둘러싸는 제3 반도체층의 측벽면을 포함하도록 제3 반도체층의 두께를 통해 선택적으로 제거된다. 제3 반도체층은 모놀리식 성장 스택의 성장면을 제공하며, 제3 반도체층은, 제3 반도체층이 압축 변형 하에 제2 반도체층 상에 형성되도록 제1 Ⅲ족 질화물과는 다른 제2 Ⅲ족 질화물을 포함한다. 제3 반도체층의 형성에 이어서, 제2 반도체층은 제2 반도체층의 면적 다공성을 15% 이상으로 증가시키기 위해 다공성 처리를 거치고, 제3 반도체층은, 제3 반도체층이 완화되어 메사면의 면내 격자 상수가 증가하도록 변형 완화 온도로 가열된다.
모놀리식 LED 스택을 형성하는 단계는, 모노리식 성장 스택의 성장면 상에 Ⅲ족 질화물을 포함하는 제4 반도체층을 형성하는 단계로서, 제4 반도체층이 제3 반도체층의 메사면을 덮는, 단계, 제4 반도체층 상에 활성층을 형성하는 단계로서, 활성층은 복수의 양자 우물 층을 포함하고, 각 양자 우물 층은 Ⅲ족 질화물을 포함하는, 단계 및 활성층 상에 Ⅲ족 질화물을 포함하는 p형 반도체층을 형성하는 단계를 포함한다.
본 청구 발명에 따른 LED 프리커서는 성장면을 갖는 모놀리식 성장 스택을 제공한다. 성장 스택은 복수의 Ⅲ족 질화물 층을 포함한다. 성장면은, 이의 표면 상에 복수의 Ⅲ족 질화물 층을 포함하는 모놀리식 LED 스택의 형성에 적합하다. 특히, 성장면은 천연 적색 또는 녹색 LED를 위한 모놀리식 LED 스택의 형성에 적합하다. 성장 스택은 3개의 반도체층, 즉, 제1 반도체층, 제2 반도체층, 및 제3 반도체층을 포함한다. 제3 반도체층은 제2 반도체층에 형성되는 조성과는 다른 조성을 갖는다. 그 결과, 제3 반도체층은 압축 응력 하에서 제2 반도체층 상에 형성된다. 즉, 제3 반도체층의 격자 구조는 제2 반도체층의 격자 구조로부터 압축 변형을 받는다.
제3 반도체층의 선택적 제거는 메사면을 포함하는 성장면을 제공한다. 이와 같이, 모놀리식 성장 스택은 모놀리식 LED 스택이 과도하게 성장할 수 있는 메사 구조로 패터닝된다. 모놀리식 성장 스택의 메사 구조 상에 모놀리식 LED 스택을 과도하게 성장시킴으로써, LED 접합부의 에칭을 필요로 하지 않는 방법을 사용하여 LED 프리커서가 형성될 수 있다. LED 접합부의 측벽면을 에칭하는 것을 피하는 LED 프리커서를 형성하는 방법은, LED 접합부의 측벽면 상에 형성되는 결함을 감소 또는 제거할 수 있고, 이에 따라 LED의 EQE를 개선할 수 있다.
열처리 공정은, 제3 반도체층이 다공성 반도체층의 소성 변형에 의해 이의 압축 변형을 완화할 수 있게 하여, 제3 반도체층의 면내 격자 상수가 (증착시(as-deposited) 제3 반도체층의 면내 격자 상수에 비해) 증가한다. 다공성 반도체층의 소성 변형(부정합 전위(misfit dislocation)의 형성과 이동)은 다공성 반도체층과 반도체층 간의 계면 근처에서 발생한다. 공극(void)의 존재와 댕글링 본드(dangling bond)의 풍부함은 부정합 전위의 형성과 이동을 돕는 다공성 반도체층의 기계적 인성을 감소시킨다. 따라서, 제3 반도체층은 제3 반도체층 상의 변형을 보다 쉽게 완화할 수 있다. 모놀리식 성장 스택의 성장면에 증가된 면내 격자 상수를 제공함으로써, 성장면의 면내 격자 상수는 모놀리식 성장 스택과 모놀리식 LED 스택 간의 계면에서 변형을 감소 및/또는 제거할 수 있다. 따라서, 계면에서의 결함 형성이 감소 및/또는 제거될 수 있어서, LED 프리커서의 효율을 개선할 수 있다.
열처리 단계는 압축 변형 하에 형성된 제3 반도체층의 변형을 완화시키도록 제공된다. 그러나, 압축 변형된 층의 과도한 변형 완화는, 제2 반도체층과 제3 반도체층의 변형되지 않은 면내 격자 상수의 차이로 인해 압축 변형된 층의 좌굴(buckling) 및/또는 박리를 초래할 수 있다. 이와 같이, 제1 양태에 따른 방법은, 제2 반도체층과 제3 반도체층 간의 계면에서 좌굴 및/또는 박리의 발생을 감소 또는 제거하면서 증가된 변형 완화를 제공하는 특징을 제공한다.
하나의 중요한 특징은 제2 반도체층에 적어도 15%의 면적 다공성을 제공하기 위해 제2 반도체층이 에칭 처리된다는 점이다. 이와 같이, 제2 반도체층은 상대적으로 다공성 층이다. 제2 반도체층의 다공성은, 제2 반도체층과 제3 반도체층 간의 계면에서 제3 반도체층의 변형이 감소될 수 있는 국부화된 영역을 제공한다. 중요한 점은, 다공성 반도체층(14')을 제공함으로써, 다공성 반도체층(14')에서 부정합 전위가 하프 루프 전위(half loop dislocation)로서 전파될 수 있다. 이와 같이, 다공성 반도체층(14')은 열처리 단계 동안 소성 변형을 겪을 수 있으며, 이는 제3 반도체층(16)에서의 스레딩 전위의 전파보다 다공성 반도체층(14')에서의 하프 루프 전위의 우선적인 전파를 초래한다. 다공성 반도체층(14')에서의 하프 루프 전위의 형성은 제3 반도체층(16)이 변형-완화되어 모놀리식 LED 스택을 위한 개선된 성장면을 제공하게 할 수 있다.
본 발명자들은, 또한, 제2 반도체층과 제3 반도체층이 대략 연속적인 층들, 예를 들어, 적어도 30×30 ㎛의 면적에 걸쳐 연장되는 층으로서 형성될 수 있으므로, 제3 반도체층이 완화될 충분한 공간을 갖는 것이 중요하다는 점을 깨달았다. 완화(확장)될 수 있는 충분한 (측방향) 부피 없이 변형을 완화하려는 층은 좌굴되기 쉬울 수 있다. 제3 반도체층의 일부를 선택적으로 제거함으로써, 제3 반도체층의 나머지 부분이 선택적 제거 공정으로부터 발생하는 여유 공간으로 완화될 수 있다. 즉, 제3 반도체층의 측벽면은 (측방향으로) 변형이 완화될 공간을 갖는다.
일부 실시예에서, 제2 반도체층은 GaN을 포함한다. 예를 들어, 일부 실시예에서, 제2 반도체층은 실질적으로 도핑되지 않은 GaN(즉, 의도적으로 도핑되지 않은 GaN)을 포함할 수 있다. 일부 실시예에서, 제3 반도체층은 InxGa1 - xN을 포함하며, 여기서 O<X≤1이다. 이에 따라, 일부 실시예에서, 제2 반도체층과 제3 반도체층은, 제3 반도체층이 압축 변형 하에 제2 반도체층 상에 형성되도록 제공될 수 있다. 압축 변형 하에 제3 반도체층을 형성함으로써, 변형 완화된 성장면이 모노리식 LED 스택의 형성을 위해 제공되도록 변형 완화를 위해 모놀리식 성장 스택이 후속 처리될 수 있다. 변형 완화된 성장면은, 활성층, 특히, 적어도 525 nm의 파장을 갖는 광(즉, 녹색 또는 적색 가시광)을 방출하도록 구성된 활성층의 변형되지 않은 격자 상수와 더욱 밀접하게 일치하는 면내 격자 상수를 가질 수 있다.
예를 들어, 일부 실시예에서, 활성층의 각 양자 우물층은 InZGa1 - ZN을 포함하며, 여기서 0.2≤Z≤0.5이다. 이와 같이, 활성층은 적어도 525 nm의 피크 방출 파장을 갖는 광을 방출하도록 구성될 수 있다. 일부 실시예에서, 활성층의 각 양자 우물층은 InZGa1 - ZN을 포함하며, 여기서 0.3≤Z≤0.5이다. 이와 같이, 활성층은 600 nm 이상의 피크 방출 파장을 갖는 광을 방출하도록 구성될 수 있다.
일부 실시예에서, 모놀리식 성장 스택의 성장면에 수직인 방향으로의 제3 반도체층의 두께는 적어도 200 nm이다.
일부 실시예에서, 제2 반도체층은 성장면으로부터 제3 반도체층의 일부를 선택적으로 제거하기 전에 다공도 처리를 받는다. 이와 같이, 다공성 처리 공정은 모놀리식 성장 스택을 형성하는 층의 임의의 패터닝 전에 수행될 수 있다.
일부 실시예에서, 제3 반도체층은 모놀리식 성장 스택의 성장면이 제2 반도체층의 표면을 포함하도록 선택적으로 제거된다. 예를 들어, 일부 실시예에서, 모놀리식 성장 스택은 제3 반도체층의 메사면에 대략 평행한 제2 반도체층의 표면을 포함할 수 있다. 일부 실시예에서, 제3 반도체층을 선택적으로 제거하는 것은 메사 구조의 형성을 허용할 수 있고, 여기서 제3 반도체층은 측벽면에 의해 둘러싸인 메사면을 포함한다. 메사 구조의 측벽면은 제2 반도체층의 벌크 반도체 표면에 의해 둘러싸일 수 있다. 이와 같이, 제3 반도체층의 메사면과 측벽면 및 제2 반도체층의 벌크 반도체 표면은 모놀리식 LED 스택이 형성될 수 있는 성장면을 제공한다.
일부 실시예에서, 모놀리식 성장 스택을 형성하는 단계는, 모놀리식 성장 스택의 성장면이 제2 반도체층의 측벽면을 포함하도록 제거되는 제3 반도체층의 일부와 정렬된 제2 반도체층의 일부를 선택적으로 제거하는 단계를 더 포함한다. 이와 같이, 제1 반도체층의 표면으로부터 제1 반도체층의 표면에 대략 수직인 방향으로 연장되는 메사 구조가 형성될 수 있다.
일부 실시예에서, 제2 반도체층은, 제2 반도체층의 측벽면이 제3 반도체층의 측벽면과 정렬되도록 선택적으로 제거된다. 이와 같이, 제3 반도체층의 측벽면과 제2 반도체층의 측벽면은 대략 동일 평면 방향으로 연장된다. 예를 들어, 일부 실시예에서, 제2 반도체층의 측벽면과 제3 반도체층의 측벽면은 제3 반도체층의 메사면에 대략 수직인 방향으로 연장될 수 있다.
일부 실시예에서, 제2 반도체층은 성장면이 제1 반도체층의 표면의 일부를 포함하도록 선택적으로 제거된다.
일부 실시예에서, 제4 반도체층은 GaN을 포함한다. 일부 실시예에서, 제4 반도체층은 또한 n형 도펀트를 포함할 수 있어서, 제4 반도체층은 n형 반도체이다. 다른 실시예에서, 제4 반도체층은 도핑되지 않은 반도체층(즉, 의도적으로 도핑되지 않음)일 수 있다.
일부 실시예에서, 제4 반도체층은, 제3 반도체층의 메사면 상의 제4 반도체층의 제1 부분으로부터 제2 반도체층을 향하여 연장되는 경사진 측벽 부분을 제공하도록 성장면 상에 형성된다. 이와 같이, 제4 반도체층은 대략 사다리꼴 단면을 형성할 수 있다.
일부 실시예에서, 모놀리식 성장 스택을 형성하는 단계는 모놀리식 성장 스택의 성장면 상에 마스킹층을 선택적으로 형성하는 단계를 더 포함한다. 마스킹층은 모놀리식 성장 스택의 메사면과 정렬된 애퍼처를 포함할 수 있다. 이에 따라, 성장면의 일부 상에 마스킹층을 제공함으로써, 성장면의 메사면 이외의 영역 상의 모놀리식 LED 스택의 성장을 방지하거나 감소시킬 수 있다. 이에 따라, 마스킹층의 제공은 LED 접합을 패터닝하기 위해 모놀리식 LED 스택의 에칭 사용을 피하면서 모놀리식 LED 스택을 형성하는 방법을 제공할 수 있다.
일부 실시예에서, 모놀리식 LED 스택은 마스킹층에 의해 덮인 성장면이 아니라 모놀리식 성장 스택의 메사면 상에 선택적으로 형성된다.
본 개시내용의 제2 양태에 따르면, LED 프리커서를 제공한다. LED 프리커서는, 성장면을 갖는 모놀리식 성장 스택 및 모놀리식 성장 스택의 성장면 상에 제공된 모놀리식 LED 스택을 포함한다. 모놀리식 성장 스택은 제1 반도체층, 제2 반도체층, 및 제3 반도체층을 포함한다. 제1 반도체층은 Ⅲ족 질화물을 포함한다. 제2 반도체층은 제1 반도체층 상에 제공된다. 제2 반도체층은, 제2 반도체층이 적어도 5×1018 cm-3의 도너 밀도를 갖도록 도너 도펀트를 포함하는 제1 Ⅲ족 질화물을 포함한다. 제2 반도체층은 적어도 15%의 면적 다공성 및 제1 면내 격자 상수를 갖는다. 제3 반도체층은 제2 반도체층에서 제1 반도체층과 반대측에 제공된다. 제3 반도체층은 제1 Ⅲ족 질화물과는 다른 제2 Ⅲ족 질화물을 포함한다. 모놀리식 성장 스택은, 성장면이 제3 반도체층의 메사면 및 메사면을 둘러싸는 제3 반도체층의 측벽면을 포함하도록 제3 반도체층을 포함하는 메사 구조를 포함하고, 제3 반도체층의 측벽면은 메사면에 대하여 경사져 있다. 제3 반도체층의 메사면은 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖는다. 모놀리식 LED 스택은 제4 반도체층, 활성층, 및 p형 반도체층을 포함한다. 제4 반도체층은, 제4 반도체층이 제3 반도체층의 메사면과 제3 반도체층의 측벽면을 덮도록 모놀리식 성장 스택의 성장면 상에 제공된다. 활성층은 복수의 양자 우물층을 포함한다. 각 양자 우물 층은 Ⅲ족 질화물을 포함한다. p형 반도체층은 활성층 상에 제공된 Ⅲ족 질화물을 포함한다.
이와 같이, 본 발명의 제2 양태에 따른 LED 프리커서는 제1 양태의 방법을 사용하여 형성될 수 있다. 이에 따라, 본 발명의 제2 양태에 따른 LED 프리커서는 전술한 제1 양태의 장점과 선택적 기능부를 모두 포함할 수 있다.
특히, 모놀리식 LED 스택은 모놀리식 성장 스택의 메사 구조 상에 모놀리식 LED 스택을 과도하게 성장시킴으로써 형성될 수 있다. 이에 따라, LED 접합부의 측벽면을 에칭할 필요가 없는 방법을 사용하여 LED 프리커서를 형성할 수 있다. LED 접합의 측벽면을 에칭하는 것을 피하는 LED 프리커서를 형성하는 방법은 LED 접합의 측벽면에 형성된 결함을 감소 또는 제거함으로써, LED의 EQE를 개선할 수 있다.
일부 실시예에서, 제2 반도체층은 GaN을 포함한다. 일부 실시예에서, 제3 반도체층은 InXGa1 - XN을 포함하며, 여기서 0<X≤1이다. 이와 같이, 일부 실시예에서, 열처리 공정에 후속하여 제3 반도체층에 대해 원하는 면내 격자 상수를 제공하기 위해 제3 반도체층의 In 함량(X)이 제어될 수 있다. 특히, 일부 실시예에서, 제3 반도체층은 InXGa1 - XN을 포함하며, 여기서 0.2≤X≤0.5이고, 제3 반도체층은, 녹색 또는 적색 가시광선 스펙트럼의 피크 방출 파장(예를 들어, 적어도 525 nm의 피크 방출 파장)이 있는 활성층의 형성에 특히 적합한 성장면을 제공한다.
예를 들어, 일부 실시예에서, 활성층의 각 양자 우물층은 InZGa1 - ZN을 포함하며, 여기서 0.2≤Z≤0.5이다. 이와 같이, 활성층은 적어도 525 nm의 피크 방출 파장을 갖는 광을 방출하도록 구성될 수 있다. 일부 실시예에서, 활성층의 각 양자 우물 층은 InZGa1 - ZN을 포함하며, 여기서 0.3≤Z≤0.5이다. 이와 같이, 활성층은 적어도 600 nm의 피크 방출 파장을 갖는 광을 방출하도록 구성될 수 있다.
일부 실시예에서, 제3 반도체층의 측벽면은 메사면을 횡단하는 방향으로 경사진다. 이와 같이, 제3 반도체층의 측벽면은 제1 반도체층에 대략 수직인 방향으로 연장될 수 있다.
일부 실시예에서, 메사 구조는 성장면이 다공성 반도체층을 포함하도록 다공성 반도체층으로부터 연장된다.
일부 실시예에서, 모놀리식 성장 스택의 성장면은 제3 반도체층의 측벽면과 정렬된 다공성 반도체층의 측벽면을 포함한다.
일부 실시예에서, 메사 구조는 성장면이 제1 반도체층의 표면의 일부를 포함하도록 제1 반도체층으로부터 연장된다.
일부 실시예에서, 제4 반도체층은 GaN을 포함한다.
일부 실시예에서, 제4 반도체층은, 제3 반도체층의 메사면 상의 제4 반도체층의 메사 부분으로부터 제2 반도체층을 향하여 연장되는 경사진 측벽 부분을 제공하도록 성장면 상에 제공된다.
일부 실시예에서, 모놀리식 성장 스택은 모놀리식 성장 스택의 성장면 상에 제공된 마스킹층을 더 포함하고, 마스킹층은 모놀리식 성장 스택의 메사면과 정렬된 애퍼처를 포함한다.
일부 실시예에서, 모놀리식 LED 스택은 모놀리식 성장 스택의 메사면 상에만 선택적으로 제공된다.
본 개시내용의 제1 양태 및 제2 양태에 따른 LED 프리커서 및 LED 프리커서의 형성 방법은, 일부 실시예에서 복수의 LED 프리커서를 포함하는 LED 어레이 프리커서 및 이의 형성 방법을 제공할 수 있다. 복수의 LED 프리커서는 각 LED 프리커서가 다른 LED 프리커서와 이격되어 있는 2차원 어레이로 배열될 수 있다.
본 개시내용의 제1 양태 및 제2 양태에 따른 LED 프리커서, LED 어레이 프리커서, 및 LED 프리커서 및 LED 어레이 프리커서의 형성 방법은, 일부 실시예에서 마이크로 LED 프리커서 및 마이크로 LED 어레이 프리커서를 제공할 수 있다. 마이크로 LED 어레이 프리커서는 마이크로 LED 프리커서들의 어레이이다. 마이크로 LED 프리커서는, 제1 반도체층과 정렬된 평면에서 100 ㎛×100 ㎛ 미만의 표면적 치수를 갖는 모놀리식 LED 스택을 포함할 수 있다. 예를 들어, 일부 실시예에서, 마이크로 LED 프리커서는 10-8 m2 미만의 표면적을 가질 수 있다.
이제, 본 개시내용을 다음의 비제한적인 도면과 관련하여 설명한다. 본 개시내용의 추가 이점은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다.
도 1은 본 개시내용의 제1 실시예에 따른 모놀리식 성장 스택을 형성하는 중간 단계의 다이어그램을 도시한다.
도 2는 본 개시내용의 제1 실시예에 따른 모놀리식 성장 스택을 형성하는 중간 단계의 다이어그램을 도시한다.
도 3은 본 개시내용의 제1 실시예에 따른 모놀리식 성장 스택을 형성하는 중간 단계의 다이어그램을 도시한다.
도 4는 본 개시내용의 실시예에 따른 복수의 모놀리식 성장 스택의 다이어그램을 도시한다.
도 5는 본 개시내용의 제1 실시예에 따른 복수의 LED 프리커서의 다이어그램을 도시한다.
도 6은 본 개시내용의 제2 실시예에 따른 복수의 모놀리식 성장 스택의 다이어그램을 도시한다.
도 7은 본 개시내용의 제2 실시예에 따른 복수의 LED 프리커서의 다이어그램을 도시한다.
도 8은 본 개시내용의 제3 실시예에 따른 복수의 모놀리식 성장 스택의 다이어그램을 도시한다.
도 9는 본 개시내용의 제3 실시예에 따른 복수의 LED 프리커서의 다이어그램을 도시한다.
제1 실시예에 따르면, LED 프리커서(1)를 형성하기 위한 방법을 제공한다.
LED 프리커서에서의 "프리커서"라는 용어에 의해, 설명된 LED 프리커서는 광의 방출을 허용하는 것과 같은 LED에 대한 전기 접점, 또는 연관된 회로를 반드시 포함하는 것은 아니라는 점에 주목한다. 물론, 제1 실시예의 LED 프리커서를 형성하는 방법은 추가 전기 접점 및 연관된 회로의 추가를 배제하지 않는다. 이와 같이, 본 개시내용에서 프리커서라는 용어의 사용은 최종 제품(즉, LED, LED 어레이 등)을 포함하도록 의도된 것이다.
도 1 내지 도 5는 제1 실시예의 방법에 따라 형성되는 LED 프리커서의 다이어그램을 도시한다. 제1 실시예에 따른 방법은 모놀리식 성장 스택(10) 및 모놀리식 LED 스택(20)을 형성하는 단계를 포함한다. 모놀리식 LED 스택(20)은 모놀리식 성장 스택(10)의 성장면(11) 상에 형성된다. 제1 실시예의 방법에 따르면, 모놀리식 성장 스택(10)은 제1 반도체층(12), 제2 반도체층(14), 및 제3 반도체층(16)을 포함한다.
모놀리식 성장 스택은 단편으로서 형성된 LED용 성장면을 형성하는 층들의 스택의 제공을 의미한다. 즉, 모놀리식 성장 스택(10)은 단편으로서 형성된다.
모놀리식 LED 스택은 단편으로서 형성되는 LED를 형성하는 층들의 스택의 제공을 나타낸다. 즉, 모놀리식 LED 스택은 모놀리식 성장 스택(10)의 성장면(11) 상에 단편으로서 형성된다.
제1 실시예의 방법에서, 복수의 LED 프리커서(1)는 단일 형성 공정으로 형성된다. 복수의 LED 프리커서(1)는 LED 프리커서들의 어레이로서 형성된다. 이와 같이, 제1 실시예에 따른 방법은 복수의 LED 프리커서를 포함하는 LED 어레이 프리커서를 형성하는 방법을 제공한다.
도 1에 도시된 바와 같이, 모놀리식 성장 스택(10)을 형성하는 단계는 제1 반도체층(12)을 형성하는 단계를 포함한다. 도 1의 실시예에서, 제1 반도체층(12)은 Ⅲ족 질화물을 포함한다. 예를 들어, 제1 반도체층은 GaN을 포함할 수 있다. 일부 실시예에서, 제1 반도체층은 도핑되지 않은 반도체층(즉, 의도적으로 도핑되지 않음)일 수 있다. 다른 실시예에서, 제1 반도체층(12)은 도핑된 반도체층(예를 들어, Si와 같은 n형 도펀트를 포함함)일 수 있다.
제1 반도체층(12)은 기판(도 1에 도시되지 않음) 상에 형성될 수 있다. 기판은 제1 반도체층(12)을 위한 성장면을 제공할 수 있다. 기판은 실질적으로 평면 기판일 수 있다. 기판은, 격자 부정합을 감소시키기 위해 제1 반도체층(12)의 면내 격자 상수에 대응하도록 구성된 면내 격자 상수를 가질 수 있다. Ⅲ족 질화물을 포함하는 제1 반도체층(12)의 성장에 적합한 다양한 기판이 통상의 기술자에게 공지되어 있다. 예를 들어, 기판은 사파이어 기판 또는 실리콘 기판일 수 있다. 기판은 Ⅲ족 질화물 층의 형성에 적합한 기판면을 제공하도록 구성된 하나 이상의 버퍼 층을 포함할 수 있다. 기판은, 제1 반도체층(12)이 기판 상에 성장되어 제1 반도체층(12)의 (0001) 결정면이 기판면과 정렬되도록 제공될 수 있다. 이와 같이, 제1 반도체층(12)은 (0001) 결정면 배향을 가질 수 있다.
제1 반도체층은 Ⅲ족 질화물 반도체층의 제조를 위한 임의의 적절한 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 반도체층(12)은 금속 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition: MOCVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy; MBE) 공정을 이용하여 형성될 수 있다.
도 1에 도시된 바와 같이, 제2 반도체층(14)이 제1 반도체층(12) 상에 형성된다. 제2 반도체층(14)은 제1 반도체층(12)의 제1 면(13) 상에 형성된다. 반도전성 제1 면(13)은 제1 반도체층(12)에서 기판과 반대측에 제공되는 제1 반도체층(12)의 면이다. 이와 같이, 제1 반도체층(12)은 제2 반도체층(14)과 기판 사이에 제공된다.
제2 반도체층(14)은 Ⅲ족 질화물을 포함한다. 제2 반도체층(14)은 도너 도펀트를 포함하는 제1 조성을 가져, 제2 반도체층은 적어도 5×1018 cm-3의 도너 밀도를 갖는다. 일부 실시예에서, 제2 반도체층의 도너 밀도는 적어도 1×1019 cm-3, 3×1019 cm-3, 5×1019 cm-3, 7×1019 cm-3, 또는 1×1020 cm-3일 수 있다. 이와 같이, 제2 반도체층(14)은 n형 반도체층이다. 특히, 제2 반도체층(14)은 제1 반도체층(12)보다 높은 도너 도펀트 밀도를 갖는다. 제2 반도체층(14)은 임의의 적합한 도너 도펀트를 포함할 수 있다. 예를 들어, 제2 반도체층(14)은 Si와 Ge 중 적어도 하나를 포함하는 도너 도펀트를 포함할 수 있다. 제2 반도체층(14)에는 후술하는 다공성 처리 단계에서 기공의 표적 형성을 허용하기 위해 상대적으로 높은 도너 밀도가 제공된다. 상대적으로 높은 도너 도펀트 밀도를 갖는 제2 반도체층(14)을 제공함으로써, 다공성 처리가 제2 반도체층(14)을 선택적으로 표적화한다.
제2 반도체층(14)은 제1 반도체층(12)의 주면(major surface)에 걸쳐 실질적으로 연속적인 층에 형성될 수 있다. 이와 같이, 제1 및 제2 반도체층(12, 14)은 기판에 걸쳐 실질적으로 연속적으로 제공될 수 있다. 제2 반도체층(14)은 제2 반도체층(14)에서 제1 반도체층(12)과 반대측에 제2 면(15)을 갖는다.
제2 반도체층(14)의 제2 면(15)은 제1 면내 격자 상수를 갖는다. 제2 반도체층(14)은 우르츠광 결정 구조를 가질 수 있다. 일부 실시예에서, 제2 반도체층(14)은 제1 면(13)과 평행하게 제공된 (0001) 결정면을 갖는 제1 반도체층(12) 상에 형성될 수 있다. 따라서, (0001) 결정면과 정렬된 제2 면을 갖는 제2 반도체층(14)의 경우, 면내 격자 상수는 a(또는 b) 격자 상수를 반영하는 상수일 수 있다.
일부 실시예에서. 제2 반도체층(14)은 기판에 수직인 방향으로 또는 적어도 50 nm의 두께를 가질 수 있다. 일부 실시예에서, 제2 반도체층(14)은 2000 nm 이하의 두께를 가질 수 있다.
일부 실시예에서, 제1 반도체층(12)은 적어도 100 nm의 두께를 가질 수 있다. 일부 실시예에서, 제1 반도체층(12)은 2000 nm 이하의 두께를 가질 수 있다.
제2 반도체층(14)은 Ⅲ족 질화물 반도체층의 제조를 위한 임의의 적절한 공정을 이용하여 형성될 수 있다. 예를 들어, MOCVD 공정 또는 MBE 공정이 있다. 이와 같이, 제2 반도체층(14)은 제1 반도체층(12)과 유사한 방식 및 유사한 장비를 사용하여 형성될 수 있다.
도 2에 도시된 바와 같이, 제2 반도체층(14)의 형성에 이어서, 제3 반도체층(16)이 제2 반도체층(14)의 주면 상에 형성된다. 이와 같이, 제3 반도체층(16)은 제2 반도체층(14)에서 제1 반도체층(12)과 반대측에 형성된다. 제3 반도체층(16)은 모놀리식 성장 스택(10)의 성장면(11)을 제공한다.
제3 반도체층(16)은 Ⅲ족 질화물을 포함한다. 제3 반도체층(16)은 제2 반도체층(14)의 제1 조성과는 다른 제2 조성을 갖는다. 제2 반도체층(14)과 제3 반도체층(16) 간의 조성 차이는 압축 변형 하에서 제3 반도체층(16)의 형성을 초래한다. 즉, 제2 및 제3 반도체층의 면내 격자 상수의 차이로 인해, 제3 반도체층(16)은 형성시 압축 변형 하에 있게 된다. 이와 같이, (제3 반도체층(16)의) 제2 조성을 갖는 변형되지 않은 박막의 면내 격자 상수는 (제2 반도체층(14)의) 제1 조성을 갖는 변형되지 않은 박막의 면내 격자 상수보다 크다.
제3 반도체층(16)은 제2 반도체층(14)과 결맞는 결정 구조로 형성된다. 이와 같이, 제3 반도체층(16)과 제2 반도체층(14) 사이의 계면은 결맞음 계면일 수 있다. 열처리 공정(아래에서 더 자세히 설명됨)에 이어서, 제3 반도체층(16)은 완화되어 변형 완화된 제3 반도체층(16)을 형성하게 된다. 변형 완화된 제3 반도체층(16)은 제2 면내 격자 상수를 갖는 모놀리식 성장 스택(10)의 성장면(11)의 일부를 형성하는 변형 완화된 면을 갖는다. 제2 면내 격자 상수는 제2 반도체층(14)의 제1 면내 격자 상수보다 크다. 일부 실시예에서, 변형 완화된 제3 반도체층(16)은 제1 및 제2 반도체층(12, 14)과 유사한 우르츠광 결정 구조를 가질 수 있다. 일부 실시예에서, 제3 반도체층(16)은 제1 및 제2 면(13, 15)에 평행하게 제공된 (0001) 결정면으로 제1 및 제2 반도체층(12, 14) 상에 형성될 수 있다.
예를 들어, 도 2의 실시예에서, 제3 반도체층(16)은 InXGa1 - XN을 포함할 수 있으며, 여기서 O<X≤1이다. 특히, 일부 실시예에서, 제3 반도체층(16)은 InXGa1 - XN을 포함할 수 있으며, 여기서 0.03<X≤0.2이다. 이에 따라, 제3 반도체층(16)의 In 함량은 원하는 면내 격자 상수를 갖는 메사면을 제공하도록 선택될 수 있다.
도 2의 실시예에서, 제2 반도체층(14)의 제1 조성은 GaN을 포함한다. 제3 반도체층(16)의 제2 조성은 InXGa1 - XN을 포함할 수 있으며, 여기서 0<X≤1이다. 이에 따라, 제2 조성을 갖는 제3 반도체층(16) 및 제1 조성을 갖는 제2 반도체층(14)의 형성으로 인해, 제3 반도체층(16)이 압축 변형 하에서 제2 반도체층(12) 상에 형성된다.
일부 실시예에서, 제3 반도체층(16)은 실질적으로 도핑되지 않은 층일 수 있다. 즉, 어떠한 의도적인 도핑 없이 제3 반도체층(16)이 형성될 수 있다. 예를 들어, 제1 실시예를 형성하는 방법에서, 제3 반도체층(16)은 실질적으로 도핑되지 않은 층이다. 일부 실시예에서, 제3 반도체층(16)은 도펀트, 예를 들어, 도너 도펀트를 포함할 수 있다. 제3 반도체층이 도펀트를 포함하는 실시예에서, 제3 반도체층은 제2 반도체층(14)의 도너 밀도 이하의 도너 밀도로 도핑될 수 있다. 예를 들어, 일부 실시예에서, 제3 반도체층(15)의 도너 밀도는 제2 반도체층(14)의 도너 밀도의 50%, 25%, 10%, 5%, 1%, 또는 0.1% 이하일 수 있다.
일부 실시예에서, 제3 반도체층(16)은 적어도 200 nm의 두께를 가질 수 있다. 일부 실시예에서, 제3 반도체층(16)은 10 ㎛ 이하의 두께를 가질 수 있다. 예를 들어, 도 2의 제3 반도체층(16)은 1 ㎛ 이상의 두께 및 10 μm 이하의 두께를 가질 수 있다.
도 2에 도시된 바와 같이, 제3 반도체층(16)은 Ⅲ족 질화물 반도체의 실질적으로 연속적인 층으로부터 형성된 벌크 반도체층이다. 제3 반도체층(16)은 모놀리식 LED 스택(20)의 형성을 위한 변형 완화된 면(성장면(11))을 형성하기 위해 제공된다는 점을 이해할 것이다. 다른 실시예에서, 제3 반도체층(16)은 초격자 구조를 형성하는 복수의 Ⅲ족 질화물 층을 포함할 수 있다. 예를 들어, 제3 반도체층(16)은 교번 스택으로 배열된 복수의 제1 및 제2 제Ⅲ족 질화물 층을 포함할 수 있으며, 여기서 제1 및 제2 Ⅲ족 질화물 층은 상이한 격자 상수를 갖는다. 예를 들어, 초격자 구조의 일례는 0<Y≤1인 InYGa1 - YN 층과 GaN 층의 교번 스택이다.
제3 반도체층(16)의 형성에 이어서, 제2 반도체층(14)은 제2 반도체층(14)의 면적 다공성을 적어도 15%로 증가시키기 위해 다공성 처리 공정을 거친다. Ⅲ족 질화물 층의 다공성을 증가시키는 방법은 통상의 기술자에게 알려져 있다. 예를 들어, "In-plane bandgap control in porous GaN through electroless wet chemical etching", Xiuling Li, Young Woon-Kim et al., Applied Physics Letters, Vol. 8, no. 6, 11 February 2002에서는, n형 도핑된 Ⅲ족 질화물 층의 다공성을 증가시키는 여러 공정을 설명하고 있다.
본 개시내용에 따른 방법에서, 적어도 5×1018 cm3의 도너 밀도를 갖는 제2 반도체층(14)은 제2 반도체층의 면적 다공성을 증가시키기 위해 선택적으로 다공성 처리를 받을 수 있다. 제2 반도체 층의 도너 밀도는 다공성 처리 공정이 제2 반도체층(14)의 다공성을 선택적으로 증가시킬 수 있게 한다.
예를 들어, 다공성 처리는 모놀리식 성장 스택의 층에 전기화학적 처리 공정을 적용하는 것을 포함할 수 있다. 전기화학적 처리 공정은 모노리식 성장 스택을 옥살산 조(bath)에 담그는 것을 포함할 수 있다. 옥살산 조와 모놀리식 성장 스택(10) 간에는 전기적 연결이 이루어진다. 제2 반도체층(14) 내에 기공을 전기화학적으로 형성하기 위해 옥살산 조의 전기 접점과 모놀리식 성장 스택 사이에 전류가 흐른다. 일부 실시예에서, 옥살산 조는 0.03 M 내지 0.3 M의 농도를 갖는 옥살산 용액을 포함한다. 다른 실시예에서 옥살산 조는 KOH 또는 HCl과 같은 기타 전해질로 대체될 수 있다. 전기화학적 공정에 적용되는 전기 바이어스의 수준은 사용되는 전기화학적 용액 및 조와 모놀리식 성장 스택(10)의 상대적 치수에 따라 달라진다. 다공성 처리의 추가 예는 ACS Applied Nano Materials, 2020, 3, 399-402 and US 2017/0237234에 설명되어 있다.
다공성 처리 공정은 제2 반도체층(14)에 존재하는 기공의 형성 또는 크기의 증가를 초래한다. 제2 반도체층(14)의 다공성은 면적 다공성을 특징으로 할 수 있다. 면적 다공성은 재료를 통한(즉, 제2 반도체층(14)을 통한) 단면에 존재하는 기공의 면적 분율이다. 일부 실시예에서, 다공성 반도체층(14')은 적어도 15%의 면적 다공성을 갖는다. 일부 실시예에서, 다공성 반도체층(14')은 적어도 30%의 면적 다공성을 갖는다. 다공성 반도체층(14')에 이러한 면적 다공성을 제공함으로써, 제3 반도체층은 후속 열처리 공정 동안 더 큰 정도로 변형 완화될 수 있다. 중요하게는, 다공성 반도체층(14')의 제공은 하프 루프 전위로서의 다공성 반도체층(14')에서의 부정합 전위의 전파를 허용한다. 이와 같이, 제3 반도체층(16)의 변형 완화는 제3 반도체층(16)에서의 스레딩 전위의 전파보다 다공성 반도체층(14')에서의 하프 루프 전위의 우선적인 전파를 초래한다. 따라서, 다공성 반도체층(14')의 제공에 의해 제3 반도체층(16)의 결함 밀도가 감소될 수 있다.
일부 실시예에서, 다공성 반도체층(14')은 80% 이하의 면적 다공성을 갖는다. 일부 실시예에서, 다공성 반도체층(14')은 50% 이하의 면적 다공성을 갖는다. 이에 따라, 다공성 반도체층(14')의 구조적 무결성은 다공성 처리 공정 후에 유지될 수 있다.
도 3에 도시된 바와 같이, 다공성 처리 공정 후에, 제2 반도체층(14)은 다공성 반도체층(14')이다. 따라서, 모놀리식 성장 스택(10)은 제1 반도체층(12)과 제3 반도체층(16)으로부터 형성되며, 이때 다공성 반도체층(14')은 제1 및 제3 반도체층(12, 16) 사이에 제공된다.
제1 실시예에 따른 방법에서, 제3 반도체층(16)은 LED 어레이 프리커서의 각 LED 프리커서(1)에 대한 메사 구조를 정의하기 위해 추가로 처리된다. 제1 실시예의 형성 방법에서, 메사 구조는 다공성 처리 공정 후에 형성된다. 물론, 다른 실시예에서, 메사 구조의 형성 후에 다공성 처리 공정이 수행될 수 있다. 도 4에 도시된 바와 같이, 복수의 모놀리식 성장 스택(10)이 따라서 제공되며, LED 어레이 프리커서의 각 LED 프리커서(1)에 대해 하나의 모놀리식 성장 스택(10)이 제공된다.
도 4에 도시된 바와 같이, 복수의 모놀리식 성장 스택(10)이 형성된다(도 4에서 파선으로 표시된다). 복수의 모놀리식 성장 스택(10)은 모놀리식 성장 스택(10)의 어레이를 형성하기 위해 서로 이격되어 있다. 모놀리식 성장 스택(10)의 어레이는 2차원 어레이에서 제1 반도체층(12)을 가로질러 이격될 수 있다. 복수의 모놀리식 성장 스택(10)은, 예를 들어, 정사각형 패킹 배열, 또는 대안으로 육각형 패킹 배열을 갖는 2차원 어레이로 이격될 수 있다. 모놀리식 성장 스택(10)의 어레이는 LED 어레이 프리커서에 있는 LED 프리커서들의 배열을 정의한다. 이와 같이, 제1 실시예에 따른 방법은 제1 반도체층(12)을 가로지르는 어레이로서 배열된 복수의 LED 프리커서를 제조하는 데 사용될 수 있다는 점을 이해할 것이다.
도 4에 도시된 바와 같이, 제1 실시예의 모놀리식 성장 스택(10)은, 제3 반도체층(16)의 두께를 통해 성장면(11)으로부터 제3 반도체층(16)의 일부를 선택적으로 제거함으로써 형성된다. 이에 따라, 각 모놀리식 성장 스택(10)의 성장면(11)은 제3 반도체층(16)의 메사면(30) 및 메사면(30)을 둘러싸는 제3 반도체층(16)의 측벽면(32)을 포함한다. 도 4에서, 제3 반도체층(16)은, 모놀리식 성장 스택(10)의 성장면(11)이 다공성 반도체층(14')의 면을 포함하도록 (성장면(11)에 수직인 두께 방향으로) 전체 두께를 통해 선택적으로 제거된다. 이와 같이, 모놀리식 성장 스택(10)의 성장면(11)은 제3 반도체층(16)을 포함하는 메사 구조를 정의하도록 성형(shape)된다.
제1 실시예의 방법에 따르면, 열처리 공정 전에 선택적 제거 공정이 수행된다. 열처리 공정 전에 선택적 제거 공정을 수행함으로써, 각 메사 구조에는, 열처리 공정 동안 제3 반도체층(16)이 변형될 수 있는 각 메사 구조 사이에 추가 체적의 공간이 제공된다. 제3 반도체층이 변형 완화될 수 있는 추가 체적을 제3 반도체층(16)에 제공함으로써, 메사면의 면내 격자 상수의 증가가 더욱 증가될 수 있다. 이는 다시 소자의 활성층을 형성할 때 형성되는 변형을 감소시켜 LED 효율을 개선할 수 있다.
제3 반도체층(16)의 메사 구조는 선택적 제거 공정을 사용하여 형성될 수 있다. 이와 같이, 제3 반도체층(16)의 일부를 선택적으로 제거하여 도 4에 도시된 메사 구조를 형성할 수 있다. 예를 들어, 도 4에서, 성장면(11)은 에칭 공정을 사용하여 성형될 수 있다. 에칭 공정에서, 제3 반도체층(16)의 면 상에 메사 정의 마스크 층(도시하지 않음)이 증착될 수 있다. 메사 정의 마스크 층은, 모놀리식 성장 스택(10)의 메사면(30)을 형성하도록 의도된 제3 반도체층(16)의 일부를 마스킹하도록 구성될 수 있다. 이어서, 제3 반도체층(16)의 마스킹되지 않은 부분은 에천트를 사용하여 선택적으로 제거될 수 있다. 에천트는 제3 반도체층(16)의 일부를 에칭하여 다공성 반도체층(14')의 면을 노출시킬 수 있다. 물론, 다른 실시예에서, 에천트는 아래의 다공성 반도체층(14')을 노출시키는 데 제3 반도체층의 두께 전체를 에칭하지 않을 수도 있다. 이어서, 메사 정의 마스크 층은 제3 반도체층(16)으로부터 제거될 수 있다. 전술한 공정을 따름으로써, 제3 반도체층(16)은 제3 반도체층(16)에 의해 형성된 메사면(30)과 측벽면(32)을 포함하는 성장면(11)을 제공하도록 성형될 수 있다.
각 모놀리식 성장 스택의 메사면(30)은 임의의 원하는 형상을 가질 수 있다. 각 메사면(30)의 형상은 메사 정의 마스크 층의 형상에 의해 결정될 수 있다. 예를 들어, 메사면(30)은 타원 형상, 삼각 형상, 직사각 형상, 또는 육각 형상, 또는 실제로 임의의 정다각형 또는 불규칙 다각형을 가질 수 있다: 일부 실시예에서, LED 어레이 프리커서의 각 메사면(30)은 동일한 형상을 가질 수 있고, 이에 따라 모놀리식 성장 스택의 비교적 균일한 어레이를 제공할 수 있다. 물론, 다른 실시예에서, 메사면(30)은 상이한 형상을 가질 수 있다.
메사면(30)의 형상(즉, 메사면(30)의 둘레)은 제3 반도체층(16)의 측벽면(32)의 형상에 영향을 미친다. 예를 들어, 메사면(30)이 타원 형상인 경우, 측벽면(32)은 단일 연속면으로서 제공될 수 있다. 다른 실시예에서, 예를 들어, 메사면(30)이 정다각형이거나 불규칙한 다각형 형상을 갖는 경우, 하나의 면이 메사면(30)의 정다각형 또는 불규칙한 다각형 형상의 각 측면에 대응하는 복수의 측벽면(32)이 있을 수 있다.
도 4에서는, 제3. 반도체층(16)의 메사면(30)에 대략 수직으로 연장되는 측벽면(32)을 갖는 모놀리식 성장 스택(10)이 도시되어 있다. 다른 실시예에서, 메사 구조의 측벽면은 메사면(30)에 대한 다른 각도 경사로 형성될 수 있다. 즉, 측벽면(30)은 경사질 수 있다. 이와 같이, 제3 반도체층(16)에 의해 형성된 메사 구조는 메사면(30)에 수직인 평면에서 사다리꼴 단면을 가질 수 있다.
도 4의 다이어그램에서, 메사 구조는 다공성 반도체층(14')으로부터 100 ㎛ 이하의 거리만큼 연장될 수 있다. 이와 같이, 일부 실시예에서, 제3 반도체층(16)은 메사면에 수직인 방향으로 10 ㎛ 이하의 두께를 가질 수 있다. 특히, 일부 실시예에서, 메사 구조는 다공성 반도체층(14')으로부터 1 ㎛ 내지 5 ㎛의 거리만큼 연장될 수 있다. 이에 따라, 일부 실시예에서, 제3 반도체층(16)은 메사면에 수직인 방향으로 약 1 ㎛ 내지 5 ㎛의 두께를 가질 수 있다.
본 개시내용의 일부 실시예에서, 메사면들(30)은 각각 적어도 1 ㎛×1 ㎛의 면적 치수를 가질 수 있다. 이에 따라, 메사면이 완전히 완화되기 위해서는, 탄성 변형 메커니즘이 충분하지 않다. 즉, 부정합 전위의 전파는 메사면이 원하는 격자 상수로 변형 완화될 수 있게 하는 메커니즘을 제공할 수 있다. 중요하게는, 다공성 반도체층(14')의 존재는, 부정합 전위가 하프 루프 전위로서 우선적으로 전파되는 영역을 제공하며, 이에 따라 결함 밀도가 감소된 메사 구조를 제공한다. Ⅲ족 질화물 이종계면에서의 부정합 전위에 대한 추가 정보는, 적어도 Basal-plane Slip in InGaN/GaN Hetero Structures in the Presence of Threading Dislocations, Applied Physics Letters, vol. 90, 2007에서 찾을 수 있다.
일부 실시예에서, 메사면(30)은 각각 100 ㎛×100 ㎛ 이하의 면적 치수를 가질 수 있다.
제3 반도체층(16)에 메사 구조를 형성한 후, 모놀리식 성장 스택(10)의 성장면의 면내 격자 상수를 증가시키기 위해 모놀리식 성장 스택의 층을 열처리 공정으로 처리한다.
열처리 공정은 모놀리식 성장 스택(10)의 제3 반도체층(16)을 변형 완화 온도로 가열하는 것을 포함한다. 변형 완화 온도는 제3 반도체층(16)이 다공성 반도체층(14') 상에서 변형 완화되게 한다. 이에 따라, 열처리 공정 후에 제3 반도체층(16)의 성장면(11)의 면내 격자 상수는 증가한다.
열처리 공정은 제3 반도체층(16)이 변형 완화되게 할 수 있어서, 제3 반도체층(16)의 면내 격자 상수가 제3 반도체층(16)의 증착시 면내 격자 상수에 비해 증가한다.
일부 실시예에서, 열처리 공정은 제3 반도체층(16)을 실온으로부터 변형 완화 온도까지 가열하는 단계를 포함한다. 변형 완화 온도는 압축 변형된 제3 반도체층(16)의 변형을 야기하기에 충분한 온도이다. 예를 들어, 일부 실시예에서, 변형 완화 온도는 적어도 500℃의 온도일 수 있다. 이와 같이, 제3 반도체층은, 제3 반도체층이 압축됨으로써 발생하는 기계적 포텐셜 에너지를 방출하는 온도로 가열될 수 있다.
제3 반도체층(16)의 변형 완화는 제3 반도체층(16)과 제2 반도체층(14) 사이의 계면을 향한 (부정합) 전위의 형성을 초래할 수 있다. 열처리 공정의 결과로, 계면을 향하여 다공성 반도체층(14')의 c-평면을 실질적으로 가로지르는 부정합 전위의 전파를 통해 또는 c-평면을 가로지르는 방향이 아니라 다공성 반도체층(14')과 제3 반도체 층(16) 사이의 계면에서 부정합 전위의 전파를 통해(즉, c-평면에서 부정합 전위가 활주할 수 있음)，변형 완화가 발생할 수 있다. 전위의 전파는, 제3 반도체층(16) 변형이 완화되도록 형성시의 제3 반도체층(16)의 변형의 적어도 일부를 완화한다. 이와 같이, 제3 반도체층(16) 변형은 스레딩 전위의 전파를 통하는 것이 아니라 부정합 전위의 전파를 통해 완화된다. 결과적으로, 열처리 공정은, 전위가 전파되는 협대역 위의 제3 반도체층(16) 영역의 변형을 감소시킬 수 있다. 다공성 반도체층(14')에 공극 및 댕글링 본드가 존재함으로써, 다공성 반도체층(14')에서의 부정합 전위의 전파를 개선한다. 이와 같이, 제3 반도체층(16)은 다공성 반도체층(14')의 상부에서 효과적으로 변형 완화(즉, 활주)된다. 부정합 전위의 전파에 대한 추가 설명은, 적어도 Mei et al., Basal-plane Slip in InGaN/GaN Hetero Structures in the Presence of Threading Dislocations, Applied Physics Letters, vol. 90, 2007, and Floro J.A. et al., Misfit Dislocation Formation in the AlGaN/GaN Heterointerface, Journal of Applied Physics, vol. 96, 2004에서 찾을 수 있다.
제3 반도체층(16)이 제2 반도체층(14)과의 결맞음 계면을 형성하는 실시예에서, 열처리 공정은 제2 및 제3 반도체층(14, 16) 사이의 계면이 더는 결맞음 계면이 되지 않게 한다는 점을 이해할 것이다.
열처리 공정은 재료를 어닐링하기 위한 임의의 적절한 방법에 의해 제공될 수 있다. 예를 들어, 열처리 단계는 제3 반도체층(16)을 실온으로부터 제1 변형 완화 온도까지 가열함으로써 제공될 수 있다. 제3 반도체층(16)은 제1 기간 동안 제1 변형 완화 온도에서 유지될 수 있다. 이어서, 제3 반도체층(16)은 실온으로 다시 냉각될 수 있다. 열처리 단계는, 공기 중에서, 예를 들어, 핫플레이트 상에서 또는 오븐에서 수행될 수 있다. 열처리 공정은, 또한, 피제어 분위기에서 수행될 수 있다. 피제어 분위기에서, 산소와 물과 같은 대기 화합물은 크게 감소될 수 있거나 완전히 배제될 수 있다. 예를 들어, 피제어 분위기는 NH3, Ar 또는 N2 분위기일 수 있다. 일부 실시예에서, 열처리 공정은 N2와 NH3를 포함하는 피제어 분위기 하에 형성될 수 있다. 피제어 분위기에서 열처리 공정을 수행하는 것은, 열처리 공정 동안 제3 반도체층(16)의 면에서 발생하는 임의의 바람직하지 않은 화학 반응을 감소시키거나 제거할 수 있다. 예를 들어, 일부 실시예에서, 열처리 공정은 모놀리식 LED 스택을 형성하기 위한 공정 직전에(즉, MOCVD 반응기에서 현장에서) 수행될 수 있다.
일부 실시예에서, 열처리 공정은 제3 반도체층을 적어도 500℃의 제1 변형 완화 온도로 가열할 수 있다. 일부 실시예에서, 제1 변형 완화 온도는 적어도 800℃, 950℃, 또는 1050℃일 수 있다. 제1 기간은 적어도 5분일 수 있다. 일부 실시예에서, 제1 기간은 적어도 10분, 20분, 30분 또는 1시간일 수 있다. 예를 들어, 일부 실시예에서, 열처리 단계는, 제3 반도체층(16)을 800℃로 가열하고 제3 반도체층을 이 온도에서 1시간 동안 유지한 후 실온으로 냉각하는 것을 포함할 수 있다. 더 높은 제1 변형 완화 온도에서, 제1 기간은 감소될 수 있다.
다공성 처리 공정 이후에 열처리 단계를 수행함으로써, 제3 반도체층(16)과 제2 반도체층(14) 사이의 계면에서 전파되는 부정합 전위는 제2 반도체층(14) 내의 기공의 존재로 인해 더욱 쉽게 전파될 수 있다.
다음으로, 모놀리식 성장 스택(10)의 각 성장면(11) 상에 모놀리식 LED 스택(20)이 형성될 수 있다.
모놀리식 LED 스택(20)은 각 LED 프리커서(1)에 대해 성장면(11) 상에 형성된다. 도 5에 도시된 바와 같이, 모놀리식 LED 스택(20)은 메사면(30)과 측벽면(32)을 덮는다. 모놀리식 LED 스택(20)은 복수의 층을 포함하고, 각 층은 Ⅲ족 질화물을 포함한다. 일부 실시예에서, Ⅲ족 질화물 층은 AllnGaN, AlGaN, InGaN, 및 GaN 중 하나 이상을 포함한다. 도 5에 도시된 바와 같은 제1 실시예에서, 모놀리식 LED 스택(20)은 제4 반도체층(40), 활성층(22), 및 p형 반도체층(24)을 포함한다.
도 5에 도시된 바와 같이, 모놀리식 성장 스택(10)의 성장면(11) 상에는 제4 반도체층(40)이 형성된다. 이에 따라, 제4 반도체층(40)은 제3 반도체층(16)의 메사면(30) 및 제3 반도체층(16)의 측벽면(32)을 덮는다. 이와 같이, 제4 반도체층(40)은 제3 반도체층(16) 상에 제3 반도체층(16)에서 다공성 반도체층(14')과 반대측에 형성된다.
제4 반도체층(40)은 Ⅲ족 질화물의 성장을 위한 임의의 적절한 방법에 의해 성장면(11) 상에 형성될 수 있다. 도 5의 실시예에서, 제4 반도체층(40)은 성장면(11) 위에 모놀리식으로 형성된다(즉, 과성장 방법으로 형성된다). 도 5에 도시된 바와 같이, 제4 반도체층(40)은 실질적으로 전체 성장면(11)을 덮는 대략 연속적인 층으로서 형성될 순 있다.
도 5에 도시된 바와 같이, 제4 반도체층(40)은, 다공성 반도체층(14')을 향하여 제3 반도체층(16)의 메사면(30) 상의 제4 반도체층(40)의 메사 부분(44)으로부터 연장되는 대략 경사진 측벽 부분(42)을 형성하도록 성장면(11) 상에 형성된다. 제4 반도체층(40)은, 또한, 각 모놀리식 LED 프리커서(1)의 경사진 측벽 부분들(42) 사이의 다공성 반도체층(14')의 면 위로 연장되는 벌크 부분(46)을 포함한다.
이에 따라, 제4 반도체층(40)은, 제3 반도체층(16)의 메사 구조 상에 과성장되어, 경사진 측벽면(42)에 의해 둘러싸인 제4 반도체층 메사면(44)을 포함하는 Ⅲ족 질화물 반도체층을 제공할 수 있다. 이와 같이, 제4 반도체층(40)은, 제3 반도체층(16)의 메사 구조 상에 과성장되어 메사면(30)에 수직인 평면에서 등변 사다리꼴 단면을 갖는 기둥을 형성할 수 있으며, 여기서 제4 반도체층 메사면(44)은 사다리꼴 단면의 실질적으로 평평한 상측면을 형성한다. 등변 사다리꼴 단면이라는 것은, 기둥이 하부보다 상부에서 더 좁고 측면에 경사가 있는 실질적으로 평평한 상측면을 갖는다는 것을 의미한다. 이는 절두원추 형상 또는 3개 이상의 면, 통상적으로 6개의 면을 갖는 절두원추 형상을 초래할 수 있다.
일부 실시예에서, 예를 들어, 도 5에 도시된 바와 같이, 제4 반도체층(40)의 측벽 부분(42)은 성장면(11)의 메사면(30)에 평행한 평면에 대해 실질적으로 일정한 각도(α)를 갖는다. 즉, 제4 반도체층(42)의 측벽면과 메사면(30)에 평행한 평면 사이의 각도(α)는 크게 변하지 않는다. 예를 들어, 일부 실시예에서, 각도 (α)는 50도 이상 70도 이하일 수 있고, 일부 실시예에서, 각도(α)는 58도 내지 64도일 수 있다.
이에 따라, 일부 실시예에서 제4 반도체층(42)의 측벽 부분은 제3 반도체층(16)의 결정 구조의 (0001) 평면에 대해 경사질 수 있다. 경사진 측벽은, 우르츠광 결정의
Figure pct00001
또는
Figure pct00002
평면을 따라 대략 배향될 수 있고, c-면 표면(반 극성 표면)에 비해 감소된 편광 필드를 나타낼 수 있다.
대안으로, 예를 들어 제2 실시예와 관련하여 설명한 바와 같이, 제4 반도체층(40)은, 각 모놀리식 성장 스택(10)의 메사면(30)과 측벽면(32)을 덮고 제3 반도체층(16)의 메사 구조를 둘러싸는 다공성 반도체층(14')의 영 역 위로 연장되는 대략 불연속적인 층으로서 형성될 수 있다. 제4 반도체층(40)은, Ⅲ족 질화물 막의 제조를 위한 임의의 적절한 공정, 예를 들어, MOCVD 또는 MBE를 사용하여 증착될 수 있다.
제4 반도체층(40)은 Ⅲ족 질화물을 포함한다. 도 5의 실시예에서, 제4 반도체층(40)은 GaN을 포함한다. 일부 실시예에서, 제4 반도체층(40)은 n형 도핑될 수 있다. 제4 반도체층(40)은 적절한 도펀트, 예를 들어, Si 또는 Ge를 사용하여 n형 도핑될 수 있다. 도 5의 실시예에서, 제4 반도체층(40)은 의도적으로 도핑되지 않는다. 이와 같이, 제4 반도체층(40)은 (실질적으로) 도핑되지 않은 층일 수 있다. 실질적으로 도핑되지 않음으로써, Ⅲ족 질화물이 상당한 양의 도펀트 원소를 포함하지 않는 반면, 제조 공정의 결과로 약간의 불순물이 존재할 수 있음을 이해할 수 있다. 도핑되지 않은 반도체로부터 제4 반도체층(40)을 형성함으로써, LED 프리커서를 통한 전하 캐리어의 흐름은 메사 구조에서 보다 효율적으로 제한될 수 있다.
제3 반도체층(16)에 의해 제공되는 성장면 상에 제4 반도체층(40)을 성장시킴으로써, 제4 반도체층(40)은 제3 반도체층(16)의 결정 구조와 결맞는 결정 구조를 가질 수 있다. 예를 들어, 제3 반도체층(16)의 메사면(30)이 Ⅲ족 질화물의 (0001) 평면과 정렬되는 경우, 메사면(30) 상에 형성된 제4 반도체층(40)은 결맞음 계면을 형성할 수 있고 유사한 (0001) 결정 배향을 가질 수 있다. 이와 같이, 메사면(30) 상의 제4 반도체층(40)의 면내 격자 상수는 메사면(30)에서의 제3 반도체층(16)의 면내 격자 상수에 대응할 수 있다.
도 5에 도시된 바와 같이, 활성층(22)은 제4 반도체층(40) 상에 형성될 수 있다. 활성층(22)은 모놀리식 LED 스택(20)의 일부로서 제1 파장의 광을 생성하도록 구성된다.
활성층(22)은 모놀리식 LED 스택(20)의 일부로서 제1 파장의 광을 생성하도록 구성된다. 도 5의 실시예에서, 활성층(22)은 하나 이상의 양자 우물층(도시하지 않음)을 포함할 수 있다. 이와 같이 활성층(22)은 다중 양자 우물층일 수 있다. 활성층(22) 내의 양자 우물층들 각각은 Ⅲ족 질화물 반도체, 예를 들어, In을 포함하는 Ⅲ족 질화물 합금을 포함할 수 있다. 도 5의 실시예에서, 활성층(22)은 GaN과 InZGa1-ZZ의 교번 층을 포함하며, 여기서 O<Z≤1이다. 특히, 일부 실시예에서, 활성층은 0.2≤Z≤0.5인 InZGa1 - ZZ 층을 포함할 수 있다. 이와 같이, 모놀리식 LED 스택의 활성층(22)은 적어도 525 nm의 파장을 갖는 광을 출력하도록 구성될 수 있다. 양자 우물층의 두께와 In 함량은, 활성층(22)에 의해 생성되는 광의 파장을 제어하도록 제어될 수 있다. 활성층(22)은 노출된 성장면의 상당 부분을 덮는 연속층으로서 형성될 수 있다. 활성층(22)은, 예를 들어, MOCVD 또는 MBE와 같이 Ⅲ족 질화물 박막의 제조를 위한 임의의 적절한 공정을 사용하여 증착될 수 있다.
일부 실시예에서, 활성층(22)은 변형 계면층(도시하지 않음)을 포함할 수 있다. 변형 계면층은 당업계에 공지된 바와 같이 성장면(11)과 다중 양자 우물 구조 사이에 형성될 수 있다.
제4 반도체층(40) 상의 활성층(22)의 증착은, 제4 반도체층(44)의 메사 부분에서 비교적 높은 증착 속도로 발생할 수 있고, 제4 반도체층(42)의 경사진 측벽 부분에서 상당히 낮은 증착 속도로 일어날 수 있다. 이러한 효과는 다양한 표면의 상이한 결정 평면 정렬로부터 기인하며, 그 결과 활성층(22)은 경사진 측벽 부분(42)보다 메사면(30) 위에서 더 두껍다. 이 효과는 GB1811190.6에 자세히 설명되어 있다.
이에 따라, 활성층(22)은 제4 반도체층(40)의 메사 부분(44) 위로 연장된 활성층 메사 부분(23)을 포함할 수 있다. 활성층(22)은, 또한, 제4 반도체층(40)의 측벽 부분(42) 위로 연장되는 활성층 측벽 부분(28)을 포함할 수 있다. 활성층 측벽 부분(28)은 활성층 메사 부분(23)을 둘러싸고 활성층 메사 부분(23)으로부터 다공성 반도체층(14')을 향하여 연장된다. 이와 같이, 활성층 측벽 부분(28)은 제4 반도체층(42)의 경사진 측벽 부분과 대략 정렬된다.
활성층(22)은, 또한, 각 모놀리식 LED 프리커서(1)의 활성층 측벽 부분들(28) 사이에서 제4 반도체층(40)의 벌크 부분(46) 위로 연장되는 활성층 벌크 부분(29)을 포함할 수 있다.
활성층(22)을 포함하는 모놀리식 LED 스택(20)을 형성하기 위한 다양한 방법론이 통상의 기술자에게 알려져 있음을 이해할 것이다. 이에 따라, 도 1 내지 도 5와 관련하여 설명된 방법론은 모놀리식 LED 스택(20)을 형성하는 가능한 방법론의 일례일 뿐이라는 점을 이해할 것이다. 예를 들어, 도 5의 실시예에서, 활성층(22)은 성장면에 대략 수직인 방향으로 30 nm 이상 150 nm 이하의 두께를 가질 수 있다. 일부 실시예에서, 활성층(22)은 두께 방향으로 40 nm 이상 60 nm 이하의 두께를 가질 수 있다.
이어서, 모놀리식 LED 스택(20)의 추가 층이 활성층(22)에서 모놀리식 성장 스택(10)과 반대측에 있는 활성층(22) 상에 증착될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, p형 반도체층(24)은 활성층(22) 상에 후속 형성된다.
도 5에 도시된 바와 같이, p형 반도체층(24)이 활성층(22) 상에 제공된다. p형 반도체층(24)은 Ⅲ족 질화물을 포함한다. p형 반도체층(24)은 적절한 전자 수용체(acceptor), 예를 들어, Mg로 도핑된다. p형 반도체층(24)은, 활성층(24)의 노출된 면의 상당 부분(예를 들어, 전체)을 덮는 실질적으로 연속적인 층으로서 형성될 수 있다. p형 반도체층은, Ⅲ족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어, MOCVD 또는 MBE를 사용하여 형성될 수 있다.
도 5에 도시된 바와 같이, p형 반도체층(24)이 활성층(22)의 노출된 면에 형성된다. 이와 같이, 도 5의 실시예에서, p형 반도체층(24)은 대략 연속적인 층이다. 물론, 다른 실시예에서, p형 반도체층(24)은 불연속적 층으로서 형성될 수 있다.
p형 반도체층(24)은 (메사면(30)에 수직인 두께 방향으로) 적어도 50 nm, 60 nm, 70 nm, 80 nm 또는 100 nm의 두께를 가질 수 있다. 또한, p형 반도체층(24)은 300 nm, 250 nm 또는 200 nm 이하의 두께를 가질 수 있다. 예를 들어, 도 5의 실시예에서, p형 반도체층(24)은 약 100 nm의 두께를 가질 수 있다.
각 LED 프리커서에 대한 p형 반도체층(24)은 p형 메사 부분(25) 및 하나 이상의 p형 측벽 부분(26)을 포함할 수 있다. p형 메사 부분(25)은 모놀리식 성장 스택(10)의 메사면(30)과 실질적으로 정렬될 수 있다. p형 측벽 부분(26)은 p형 메사 부분(25)을 둘러싸고 다공성 반도체층(14')을 향해 p형 메사 부분(25)으로부터 연장된다. 이와 같이, p형 측벽 부분(26)은 제4 반도체층(42)의 경사진 측벽 부분과 대략 정렬된다. p형 반도체층(24)은, 각 모놀리식 LED 프리커서(1)의 p형 측벽 부분들(26) 사이에서 활성층 벌크 부분(29) 위로 연장되는 p형 벌크 부분(27)도 포함할 수 있다.
이에 따라, 도 5는 본 개시내용에 따른 LED 어레이 프리커서의 실시예를 도시한다. LED 어레이 프리커서는 전술한 방법에 따라 제조될 수 있다. 본 개시내용에서 프리커서라는 용어의 정의에 따르면, 도 5의 LED 어레이 프리커서가 각 LED 프리커서에 대한 전기적 접점을 형성하기 위해 추가 제조 단계를 거칠 수 있음을 이해할 것이다. 이에 따라, LED 어레이 프리커서는 LED 및/또는 LED 어레이를 제공하기 위해 추가 제조 단계를 거칠 수 있다는 점을 이해할 것이다.
예를 들어, 제1 실시예에 따른 모놀리식 LED 프리커서들 중 하나의 독립적인 제어를 제공하기 위해, 적어도 p형 메사 부분(25)의 일부, 또는 메사면(30)을 둘러싸는 p형 측벽 부분(26)이 선택적으로 제거될 수 있다. 따라서, 각 모놀리식 LED 프리커서(1)의 p형 메사 부분(25)에는 다른 p형 메사 부분(25)과는 독립적으로 전력(즉, 전류/전압)이 제공될 수 있다. 이러한 선택적 제거 공정은 모놀리식 LED 프리커서(1)에 대한 전기 접점을 형성하는 공정의 일부로서 수행될 수 있다.
특히, 일부 실시예에서, 모놀리식 성장 스택(10)의 크기는 마이크로 LED 프리커서 및/또는 마이크로 LED 어레이 프리커서를 제공하도록 정해질 수 있다. 예를 들어, 일부 실시예에서, 각 마이크로 LED 프리커서의 모놀리식 LED 스택(20)은 제1 반도체층(12) 상에 100 ㎛×100 ㎛ 미만의 풋프린트를 가질 수 있다. 이와 같이, 각 LED 프리커서는, 모놀리식 LED 스택(20)이 제1 반도체층(12)과 정렬된 평면에서 100 ㎛×100 ㎛ 미만의 면적 치수를 갖는 마이크로 LED 프리커서일 수 있다.
도 1 내지 도 5를 참조하여 제시된 방법론에 따르면, LED 프리커서(1)를 제공한다. 이와 같이, 본 개시에 따른 LED 프리커서(1)의 실시예가 도 5에 도시되어 있다. 도 5의 LED 프리커서(1)는 모놀리식 성장 스택(10) 및 모놀리식 LED 스택(20)을 포함한다. 모놀리식 성장 스택(10)은 제1 반도체층(12), 제2 반도체층(14) 및 제3 반도체층(16)을 포함한다. 모놀리식 LED 스택은 활성층(22) 및 p형 반도체층(24)을 포함한다. 모놀리식 성장 스택(10)의 각 층과 모놀리식 LED 스택(20)은 전술한 LED 프리커서(1)를 형성하는 방법의 설명에 따른 특성을 가질 수 있다.
본 개시내용의 제2 실시예에 따르면, LED 프리커서(1)를 제공한다. 일부 실시예에서, LED 어레이 프리커서를 형성하도록 배열된 복수의 LED 프리커서(1)가 제공될 수 있다. 예를 들어, 제2 실시예에 따른 복수의 LED 프리커서를 포함하는 LED 어레이 프리커서는 도 3, 도 6, 및 도 7에 도시된 바와 같은 방법론을 사용하여 형성될 수 있다.
본 개시내용의 제2 실시예에 따른 방법은 각 LED 프리커서(1)에 대해 모놀리식 성장 스택(10) 및 모놀리식 LED 스택(20)을 형성하는 단계를 포함한다. 제1 실시예와 유사하게, 모놀리식 LED 스택(20)은 각 모놀리식 성장 스택(10)의 성장면(11) 상에 형성된다. 제1 실시예의 기능부와 마찬가지로, 제2 실시예는 대응하는 참조 번호를 갖는다. 도 3은 제2 실시예의 모놀리식 성장 스택(10)을 형성하는 데 사용되는 층의 다이어그램을 도시한다. 도 3에 도시된 바와 같이, 모놀리식 성장 스택(10)은 제1 반도체층(12), 다공성 반도체층(14') 및 제3 반도체층(16)으로부터 형성된다. 전술한 바와 같이, 도 3의 다공성 반도체층(14')은 다공성 처리 공정을 거친 제2 반도체층(14)으로부터 형성되었다.
제1 실시예의 방법과 유사하게, 제3 반도체층(16)은 복수의 메사 구조를 형성하기 위해 열처리 공정 전에 선택적 제거 공정을 거친다. 선택적 제거 단계를 사용하여 형성된 각 메사 구조는 LED 어레이 프리커서의 LED 프리커서를 정의하는 데 사용될 수 있다. 메사 구조는 제1 실시예에 대해 전술한 바와 같이 2차원 어레이로 배치될 수 있다. 제2 실시예의 방법은, 선택적 제거 단계가 각 메사 구조를 둘러싸는 다공성 반도체층(14')의 일부 및 제3 반도체층(16)의 일부를 제거한다는 점에서 제1 실시예의 방법과 상이하다.
예를 들어, 도 6에 도시된 바와 같이, 선택적 제거 공정은, 제3 반도체층(16)의 (메사면(30)에 수직인 두께 방향으로의) 두께 및 다공성 반도체층(14')의 두께를 통해 성장면(11)으로부터 제3 반도체층(16)의 일부를 선택적으로 제거하였다. 이에 따라, 각 모놀리식 성장 스택(10)의 성장면(11)은, 제3 반도체층(16)의 메사면, 제3 반도체층(16)의 측벽면(32), 및 다공성 반도체층(14')의 다공성 측벽면(34)을 포함한다. 이에 따라, 도 6에 도시된 바와 같이, 제3 반도체층(16) 및 다공성 반도체층(14')은, 제1 반도체층(12)의 제1 면(13)이 각 메사 구조 사이에 노출되도록 이들의 전체 두께를 통해 선택적으로 제거된다. 선택적 제거 공정은 제1 실시예에 대해 전술한 선택적 제거 공정과 유사한 방식으로 에천트를 사용하여 수행될 수 있다. 일부 실시예에서, 선택적 제거 공정은, 또한, 제1 반도체층(12)의 일부를 선택적으로 제거할 수 있다. 이와 같이, 메사 구조는 모놀리식 성장 스택(10)(도 6에서 점선으로 표시됨)에 의해 정의될 수 있다.
제1 실시예와 유사하게, 제3 실시예의 메사면(30)의 형상은 임의의 적절한 형상을 가질 수 있다. 또한, 측벽면(32) 및 다공성 측벽면(34)은 메사면(30)에 대해 임의의 경사각으로 형성될 수 있다. 이와 같이, 제3 반도체층(16) 및 다공성 반도체층(14')에 의해 형성된 메사 구조는 메사면(30)에 수직인 평면에서 사다리꼴 단면을 가질 수 있다
메사 구조의 형성 후, 열처리 공정이 수행된다. 열처리 공정은 실질적으로 제1 실시예에서 설명한 바와 같이 수행될 수 있다. 열처리 공정은 제3 반도체층(16)이 변형 완화될 수 있게 하며, 이때 성장면의 면내 격자 상수가 증가한다. 변형 완화 후, 제3 반도체층(16)과 다공성 반도체층(14') 사이의 계면은 더는 결맞음이 없다.
다음으로, 각 모놀리식 성장 스택(10)의 성장면(11) 상에 모놀리식 LED 스택(20)이 형성될 수 있다.
일부 실시예에서, 모놀리식 LED 스택(20)은, 예를 들어, 제1 실시예와 관련하여 전술한 바와 같이 실질적으로 연속적인 층으로서 성장될 수 있다.
다른 실시예에서, 예를 들어, 제2 실시예에 도시된 바와 같이, 모놀리식 성장 스택(20)은 대략 불연속적인 층으로서 형성될 수 있다.
도 6에 도시된 바와 같이, 모놀리식 성장 스택(10)의 형성에 이어서, 다공성 반도체층(14')의 노출된 면 위에 마스킹층(50)이 제공된다. 마스킹층(50)은, 마스킹층(50) 상에서 핵형성이 발생하는(즉, 핵형성이 시작되는) 제4 반도체층(40)의 성장을 방지하거나 상당히 감소시키도록 구성된다. 마스킹층은, 각 모놀리식 성장 스택(10)의 성장면(11)을 메사면(30) 및 모놀리식 성장 스택(10)의 측벽면으로 제한하도록 구성된다. 이와 같이, 제2 실시예의 마스킹층(50)은 제4 반도체층(40)의 벌크 부분(46)의 형성을 감소시키거나 방지하도록 구성된다. 이에 따라, 마스킹층(50)의 사용은 불연속적인 모놀리식 LED 스택(20)을 형성하는 방법의 일례이다.
일부 실시예에서, 마스킹층(50)은 SiO2, SiNX, 또는 유전체 재료(즉, 유전체층)와 같은 다른 임의의 적절한 마스킹 재료로부터 형성될 수 있다. 일부 실시예에서, 마스킹층(50)은 메사면(30)에 수직인 방향으로 적어도 50 nm의 두께를 가질 수 있다. 일부 실시예에서, 마스킹층(50)의 메사면(30)에 수직인 방향의 두께는 500 nm 이하일 수 있다.
다음으로, 모놀리식 LED 스택(20)은 모놀리식 성장 스택(10)의 어레이의 (불연속적인) 성장면(11) 상에 형성될 수 있다. 이렇게 형성되는 구조가 도 7에 도시되어 있다. 제4 반도체층(40)은, 성장면(11) 상에 형성되어, 다공성 반도체층(14')을 향하여 제3 반도체층(16)의 메사면(30) 상의 제4 반도체층(40)의 메사 부분(44)으로부터 연장되는 대략 경사진 측벽 부분(42)을 형성한다. 제4 반도체층(40)은 마스킹층(50) 상에서 성장하지 않거나 현저히 감소된 속도로 성장한다. 마스킹층(50)과 중첩하는 제4 반도체층(40)의 영역은 메사 구조의 측벽면(32)으로부터 연장되는 제4 반도체층(40)의 성장에 기인한다는 점을 이해할 것이다.
이에 따라, 제4 반도체층(40)은, 제3 반도체층(16)의 메사 구조 상에서 과성장되어 경사진 측벽면(42)에 의해 둘러싸인 제4 반도체층 메사면(44)을 포함하는 Ⅲ족 질화물 반도체층을 제공할 수 있다. 이와 같이, 제4 반도체층(40)은, 제3 반도체층(16)의 메사 구조 상에서 과성장되어 메사면(30)에 수직인 평면에서 등변 사다리꼴 단면을 갖는 기둥을 형성할 수 있으며, 여기서 제4 반도체층 메사면(44)은 실질적으로 평평한 상측면을 형성한다. 등변 사다리꼴 단면이라는 것은, 기둥이 하부보다 상부에서 더 좁고 측면에 경사가 있는 실질적으로 평평한 상측면을 갖는다는 것을 의미한다. 이는 절두원추 형상 또는 3개 이상의 면, 통상적으로 6개의 면을 갖는 절두원추 형상을 초래할 수 있다.
제4 반도체층(40)은 제1 실시예에서 사용된 것과 유사한 재료로 형성될 수 있고, 전술한 바와 유사한 공정을 사용하여 형성될 수 있다.
이어서, 활성층(22) 및 p형 반도체층(25)이 제4 반도체층(40) 상에 형성될 수 있다.
도 7에 도시된 바와 같이, 활성층(22)은 각 모놀리식 LED 프리커서(1)에 대한 활성층 메사 부분(23)과 활성층 측벽 부분(28)을 포함한다. 활성층(22)은 제1 실시예에 대해 설명된 것과 유사한 공정을 사용하여 형성될 수 있다.
도 7에 도시된 바와 같이, p형 반도체층(24)은 p형 메사 부분(25) 및 p형 측벽 부분(26)을 포함한다. p형 반도체층(24)은 제1 실시예에 대해 설명된 것과 유사한 공정을 사용하여 형성될 수 있다.
이에 따라, 본 발명의 제2 실시예에 따른 복수의 LED 프리커서(1)를 포함하는 LED 어레이 프리커서가 전술한 방법에 의해 형성될 수 있다.
본 개시내용의 제3 실시예에 따르면, 복수의 LED 프리커서(1)를 포함하는 LED 어레이 프리커서를 형성하는 방법을 제공한다. 도 3, 도 8, 및 도 9는 제3 실시예에 따른 LED 어레이 프리커서를 형성하는 공정을 설명하기 위한 다이어그램을 도시한다. 제3 실시예에 따른 방법은 각 LED 프리커서에 대해 모놀리식 성장 스택(10) 및 모놀리식 LED 스택(20)을 형성하는 단계를 포함한다. 제1 실시예 및 제2 실시예와 유사하게, 모놀리식 LED 스택(20)은 각 모놀리식 성장 스택(10)의 성장면(11) 상에 형성된다. 제1, 제2, 및 제3 실시예의 유사한 기능부들은 대응하는 참조 번호들을 갖는다. 전술한 바와 같이, 도 3은 모놀리식 성장 스택(10)을 형성하는 데 사용되는 층의 다이어그램을 도시한다. 도 3에 도시된 바와 같이, 제2 반도체층(14)은, 제2 반도체층(14)이 다공성 반도체층(14')으로 되도록 다공성 처리 공정을 거쳤다.
제3 실시예에 따른 방법에서, 제3 반도체층(16)은 각 LED 프리커서에 대한 메사 구조를 정의하기 위해 추가로 처리된다. 제3 실시예의 방법에 따르면, 선택적 제거 공정은, 실질적으로 도 4 및 제1 실시예와 관련하여 설명된 바와 같이 또는 실질적으로 도 6 및 본 개시내용의 제2 실시예와 관련하여 설명된 바와 같이 수행될 수 있다. 하기 설명은 도 4에 도시된 바와 같이 제1 실시예에 따라 수행되는 선택적 제거 공정에 중점을 두지만, 통상의 기술자는 제4 실시예의 방법이 제3 실시예와 관련하여 설명된 선택적 제거 공정에 동일하게 적용될 수 있음을 이해할 것이다.
선택적 제거 단계에 이어서, 모놀리식 성장 스택(10)은 제3 반도체층(16)을 변형 완화시키기 위해 열처리 공정을 거친다. 열처리 공정은 실질적으로 본 개시내용의 다른 실시예와 관련하여 전술한 바와 같이 수행될 수 있다.
열처리 단계에 이어서, 마스킹층이 모놀리식 성장 스택(10)의 성장면(11) 상에 선택적으로 형성될 수 있고, 여기서 마스킹층(50)은 각 모놀리식 성장 스택(10)의 메사면(30)과 정렬된 애퍼처를 포함한다. 이와 같이, 마스킹층(50)은, 각 메사 구조의 측벽면(32)을 덮지만, 제3 반도체층(16)의 메사면(30)을 덮지 않도록 제공된다. 효과적으로, 마스킹층은 모놀리식 LED 스택의 성장을 각 모놀리식 성장 스택(10)의 노출된 메사면(30)으로 제한하는 역할을 한다.
예를 들어, 도 8에 도시된 바와 같이, 마스킹층(50)은 제3 반도체층(32)의 측벽면과 다공성 반도체층(14')의 다공성 면(15) 상에 형성된다. 이와 같이, 마스킹층(50)은, 제3 반도체층(16)의 측벽 부분을 덮는 측벽 부분(52) 및 다공성 반도체 면(15)의 이전에 노출된 면을 가로질러 연장되는 충전 부분(54)을 포함한다. 도 10의 실시예에서, 마스킹층(50)은 메사 구조의 메사면(30) 각각에 대한 복수의 애퍼처를 포함하는 단일 연속 층일 수 있다는 점을 이해할 것이다. 메사면(30) 각각에 대한 애퍼처는, 마스크 층을 사용하여 메사면(30) 상에 마스킹층(50)의 형성을 방지함으로써 형성될 수 있다. 예를 들어, 일부 실시예에서, 각 메사 구조를 정의하는 데 사용되는 메사 정의 마스크 층(도시되지 않음)은 마스킹층(50)의 애퍼처를 정의하는 데에도 사용될 수 있다. 즉, 메사 정의 마스크층을 제거하기 전에 메사 구조를 형성하기 위한 선택적 제거 공정과 마스킹층(50)의 형성이 모두 수행될 수 있다. 대안으로, 별도의 메사 정의 마스크 층이 선택적 제거 공정 및 마스킹층(50)의 형성을 위해 사용될 수 있다.
일부 실시예에서, 마스킹층(50)은, SiO2, SiNX, 또는 유전체 재료(즉, 유전체층)와 같은 다른 임의의 적절한 마스킹 재료로부터 형성될 수 있다. 일부 실시예에서, 마스킹층(50)의 충전 부분(54)은 메사면에 수직인 방향으로 적어도 50 nm의 두께를 가질 수 있다. 일부 실시예에서, 마스킹층(50)의 충전 부분의 메사면(30)에 수직인 방향의 두께는 500 nm 이하일 수 있다. 마스킹층(50)의 측벽 부분(52)은, 이러한 측벽 부분이 충전 부분(54)에 대하여 형성되는 면에 수직인 유사한 두께를 가질 수 있다는 점을 이해할 것이다. 물론, 측벽 부분들(54)의 상이한 배향으로 인해, 마스킹층(50) 층의 측벽 부분들(54)의 두께가 충전 부분들(52)보다 두껍거나 얇아서 약간 상이할 수 있다는 점을 이해할 것이다.
다음으로, 모놀리식 성장 스택(10)의 성장면 상에 모놀리식 LED 스택(20)이 형성될 수 있다. 도 9에 도시된 바와 같이, 각 모놀리식 성장 스택(10)에 대한 성장면(11)은 메사면(30)으로 제한된다. 마스킹층(50)이 존재함으로써, 마스킹층(50) 상의 모놀리식 LED 스택(20)의 성장을 방지하거나 상당히 감소시킨다.
이에 따라, 도 9에 도시된 바와 같이, 모놀리식 성장 스택(10)의 각 성장면(11) 상에 모놀리식 성장 스택(20)이 형성된다. 도 9에 도시된 바와 같이, 모놀리식 LED 스택(20)은 각 메사면(30)을 덮는다. 제2 실시예 및 제3 실시예와는 대조적으로, 모놀리식 LED 스택(20)은 제3 반도체층(16)의 측벽면(32) 위로 연장되지 않는다. 제1, 제2 및 제3 실시예와 유사하게, 모놀리식 LED 스택(20)은 복수의 층을 포함한다. 모놀리식 LED 스택(20)의 각 층은 Ⅲ족 질화물을 포함한다. Ⅲ족 질화물 층의 일부 실시예는 AllnGaN, AIGaN, InGaN, 및 GaN 중 하나 이상을 포함한다. 도 9에 도시된 제4 실시예에서, 모놀리식 LED 스택(20)은 활성층(20) 및 p형 반도체층(24)을 포함한다.
활성층(22)은 제1, 제2 및 제3 실시예와 관련하여 설명된 방법과 유사한 방법을 사용하여 형성될 수 있다.
p형 반도체층(24)은 제1, 제2 및 제3 실시예에 대해 설명된 바와 같이 p형 층(24)과 유사한 방식으로 형성될 수 있다.
이에 따라, 복수의 LED 프리커서를 포함하는 LED 어레이 프리커서는 제4 실시예의 방법에 따라 형성될 수 있다. 제4 실시예의 방법에 따르면, 모놀리식 LED 스택은, 모놀리식 성장 스택(10)의 메사면(30) 상에 선택적으로 형성되며 마스킹층(50)에 의해 덮인 성장면(11)의 영역 상에는 형성되지 않는다.

Claims (25)

  1. LED 프리커서(precursor)를 제조하는 방법으로서,
    성장면을 갖는 모노리식(monolithic) 성장 스택(stack)을 형성하는 단계; 및
    상기 모노리식 성장 스택의 성장면 상에 모노리식 LED 스택을 형성하는 단계를 포함하고,
    a) 상기 모노리식 성장 스택을 형성하는 단계는,
    Ⅲ족 질화물을 포함하는 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계로서, 상기 제2 반도체층은 상기 제2 반도체층이 적어도 5×1018 cm-3의 도너 밀도를 갖도록 도너 도펀트를 포함하는 제1 Ⅲ족 질화물을 포함하는, 단계;
    상기 제2 반도체층에서 제1 반도체층과 반대측 상에 제3 반도체층을 형성하는 단계로서, 상기 제3 반도체층은 상기 모노리식 성장 스택의 성장면을 제공하고, 상기 제3 반도체층은, 압축 변형 하에 상기 제2 반도체층 상에 상기 제3 반도체층이 형성되도록 상기 제1 Ⅲ족 질화물과는 다른 제2 Ⅲ족 질화물을 포함하는, 단계; 및
    상기 모노리식 성장 스택의 성장면이 상기 제3 반도체층의 메사면 및 상기 메사면을 둘러싸는 상기 제3 반도체층의 측벽면을 포함하도록 상기 제3 반도체층의 두께를 통해 상기 성장면으로부터 상기 제3 반도체층의 일부를 선택적으로 제거하는 단계를 포함하고,
    상기 제3 반도체층의 형성에 이어서,
    상기 제2 반도체층은 상기 제2 반도체층의 면적 다공성을 15% 이상으로 증가시키기 위해 다공성 처리를 거치고,
    상기 제3 반도체층은 상기 제3 반도체층이 완화되어 상기 메사면의 면내 격자 상수(in-plane lattice constant)가 증가하도록 변형 완화 온도로 가열되고,
    b) 상기 모노리식 LED 스택을 형성하는 단계는,
    상기 모노리식 성장 스택의 성장면 상에 Ⅲ족 질화물을 포함하는 제4 반도체층을 형성하는 단계로서, 상기 제4 반도체층이 상기 제3 반도체층의 메사면을 덮는, 단계;
    상기 제4 반도체층 상에 활성층을 형성하는 단계로서, 상기 활성층은 복수의 양자 우물 층을 포함하고, 각 양자 우물 층은 Ⅲ족 질화물을 포함하는, 단계; 및
    상기 활성층 상에 Ⅲ족 질화물을 포함하는 p형 반도체층을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2 반도체층은 GaN을 포함하고/포함하거나 상기 제3 반도체층은 InxGa1-xN을 포함하고, 0<X≤1인, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 활성층의 각 양자 우물 층은 InzGa1 - zN을 포함하고, 0.2<Z≤0.5인, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 반도체층은, 상기 성장면으로부터 상기 제3 반도체층의 일부를 선택적으로 제거하기 전에 다공성 처리를 거치는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제3 반도체층은, 상기 모노리식 성장 스택의 성장면이 상기 제2 반도체층의 표면을 포함하도록 선택적으로 제거되는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 모노리식 성장 스택을 형성하는 단계는, 상기 모노리식 성장 스택의 성장면이 상기 제2 반도체층의 측벽면을 포함하도록 선택적으로 제거된 상기 제3 반도체층의 일부와 정렬된 상기 제2 반도체층의 일부를 선택적으로 제거하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 제2 반도체층은, 상기 제2 반도체층의 측벽면이 상기 제3 반도체층의 측벽면과 정렬되도록 선택적으로 제거되는, 방법.
  8. 제6항 또는 제7항에 있어서, 상기 제2 반도체층은, 상기 성장면이 상기 제1 반도체층의 표면의 일부를 포함하도록 선택적으로 제거되는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제4 반도체층은 GaN을 포함하는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제4 반도체층은, 상기 제2 반도체층을 향하여 상기 제3 반도체층의 메사면 상의 상기 제4 반도체층의 메사부로부터 연장되는 경사진 측벽부를 제공하도록 상기 성장면 상에 형성되는, 방법.
  11. 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 모노리식 성장 스택을 형성하는 단계는 상기 모노리식 성장 스택의 성장면 상에 마스킹층을 선택적으로 형성하는 단계를 더 포함하고, 상기 마스킹층은 상기 모노리식 성장 스택의 메사면과 정렬된 애퍼처를 포함하는, 방법.
  12. 제11항에 있어서, 상기 모노리식 LED 스택은, 상기 모노리식 성장 스택의 메사면 상에 선택적으로 형성되고 상기 마스킹층에 의해 덮인 상기 성장면 상에는 형성되지 않는, 방법.
  13. LED 프리커서로서,
    성장면을 갖는 모노리식 성장 스택; 및
    상기 모노리식 성장 스택의 성장면 상에 제공된 모노리식 LED 스택을 포함하고,
    a) 상기 모노리식 성장 스택은,
    Ⅲ족 질화물을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 제공된 제2 반도체층으로서, 상기 제2 반도체층은 상기 제2 반도체층이 적어도 5×1018 cm-3의 도너 밀도를 갖도록 도너 도펀트를 포함하는 제1 Ⅲ족 질화물을 포함하고, 상기 제2 반도체층은 15% 이상의 면적 다공성 및 제1 면내 격자 상수를 갖는, 제2 반도체층; 및
    상기 제2 반도체층에서 상기 제1 반도체층과 반대측 상에 제공된 제3 반도체층으로서, 상기 제3 반도체층은 상기 제1 Ⅲ족 질화물과는 다른 제2 Ⅲ족 질화물을 포함하는, 제3 반도체층을 포함하고,
    상기 모노리식 성장 스택은, 상기 성장면이 상기 제3 반도체층의 메사면 및 상기 메사면을 둘러싸는 상기 제3 반도체층의 측벽면을 포함하도록 상기 제3 반도체층을 포함하는 메사 구조를 포함하고, 상기 제3 반도체층의 측벽면은 상기 메사면에 대하여 경사지고,
    상기 제3 반도체층의 메사면은 상기 제1 면내 격자 상수보다 큰 제2 면내 격자 상수를 갖고,
    b) 상기 모노리식 LED 스택은,
    상기 모노리식 성장 스택의 성장면 상에 제공된 제4 반도체 층으로서, 상기 제4 반도체 층이 상기 제3 반도체층의 메사면과 상기 제3 반도체층의 측벽면을 덮는, 제4 반도체층;
    상기 제4 반도체층 상에 제공된 활성층으로서, 상기 활성층이 복수의 양자 우물 층을 포함하고, 각 양자 우물 층이 Ⅲ족 질화물을 포함하는, 활성층; 및
    상기 활성층 상에 제공된 Ⅲ족 질화물을 포함하는 p형 반도체층을 포함하는, LED 프리커서.
  14. 제13항에 있어서, 상기 제2 반도체층은 GaN을 포함하고/포함하거나 상기 제3 반도체층은 InxGa1-xN을 포함하고, 0<X≤1인, LED 프리커서.
  15. 제13항 또는 제14항에 있어서, 상기 활성층의 각 양자 우물 층은 InzGa1 - zN을 포함하고, 0.2<Z≤0.5인, LED 프리 커서.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 제3 반도체층의 측벽면은 상기 메사면을 횡단하는 방향으로 경사진, LED 프리커서.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 메사 구조는, 상기 성장면이 다공성 반도체층을 포함하도록 상기 다공성 반도체층으로부터 연장되는, LED 프리커서.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 모노리식 성장 스택의 성장면은, 상기 제3 반도체층의 측벽면과 정렬된 상기 다공성 반도체층의 측벽면을 포함하는, LED 프리커서.
  19. 제18항에 있어서, 상기 메사 구조는, 상기 성장면이 상기 제1 반도체층의 표면의 일부를 포함하도록 상기 제1 반도체층으로부터 연장되는, LED 프리커서.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서, 상기 제4 반도체층은 GaN을 포함하는, LED 프리커서.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서, 상기 제4 반도체층은, 상기 제2 반도체층을 향하여 상기 제3 반도체층의 메사면 상의 상기 제4 반도체층의 메사부로부터 연장되는 경사진 측벽부를 제공하도록 상기 성장면 상에 제공된, LED 프리커서.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서, 상기 모노리식 성장 스택은 상기 모노리식 성장 스택의 성장면 상에 제공된 마스킹층을 더 포함하고, 상기 마스킹층은 상기 모노리식 성장 스택의 메사면과 정렬된 애퍼처를 포함하는, LED 프리커서.
  23. 제22항에 있어서, 상기 모노리식 LED 스택은 상기 모노리식 성장 스택의 메사면 상에만 선택적으로 제공된, LED 프리커서.
  24. 제13항 내지 제23항 중 어느 한 항에 있어서, 상기 LED 프리커서는 마이크로 LED 프리커서이고, 상기 모노리식 LED 스택은 상기 제1 반도체층과 정렬된 평면에 100 ㎛×100 ㎛ 미만의 표면적 치수를 갖는, LED 프리커서.
  25. LED 어레이 프리커서로서,
    제13항 내지 제24항 중 어느 한 항에 따른 LED 프리커서를 복수로 포함하고,
    상기 복수의 LED 프리커서는 2차원 어레이로 배열된, LED 어레이 프리커서.
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