KR20220157711A - 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법 - Google Patents

3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법 Download PDF

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Abstract

3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 구조 메모리는, 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되는 상부 전극층들을 포함할 수 있다.

Description

3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법{3D MEMORY, OPERATING METHOD OF THE SAME AND MANUFACTURING METHOD OF THE SAME}
아래의 실시예들은 3차원 구조 메모리에 대한 것으로, 보다 상세하게는 메모리 동작 속도, 메모리 신뢰성 및 내구성을 개선하고, 넓은 메모리 윈도우를 구현한 3차원 구조 메모리에 관한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
기존의 3차원 구조 메모리는 채널 패턴과 접촉하며 수직 방향으로 연장 형성되는 ONO(blocking Oxide-Nitride-tunneling Oxide)를 데이터 저장층으로 사용함으로써, ONO내 터널링 옥사이드에 인가되는 강한 전기장으로 F-N 터널링을 유도하여 전자를 나이트라이드에 트랩시키는 방식으로 데이터의 입출력을 제어하는 바, ONO 내 터널링 옥사이드를 통해 전자의 이동이 빈번히 발생하여 동작 속도가 느리고 내구성이 열화되는 문제를 갖는다.
상기 문제를 해결하기 위한 기술로 데이터 저장층인 ONO를 강유전체층으로 대체하는 기술이 제안되었으나, 상기 기술은 수직 방향으로 연장 형성되는 강유전체층의 구조적 한계로 인해, 강유전체층의 커패시턴스(CFE)가 채널 패턴의 측면에 형성된 유전체 패턴의 커패시턴스(CDE)보다 커져(CFE>CDE) 인가 전압의 대부분이 유전체 패턴에서의 전압 강하를 야기하여 메모리의 내구성을 열화시키는 문제를 발생시킬 수 있다.
따라서, 설명된 문제들을 해결하기 위한 새로운 3차원 구조 메모리가 제안될 필요가 있다.
일 실시예들은 집적도를 개선하는 가운데 동작 속도 및 내구성을 향상시키고자, 물리적 구조를 변경한 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 강유전체층의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키도록 강유전체층이 하부 전극층과 일부분이 맞닿는 구조를 갖는 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 구조 메모리는, 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되는 상부 전극층들을 포함할 수 있다.
일 측에 따르면, 상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 강유전체층들이 상기 하부 전극층들과 맞닿는 각각의 일부분의 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이하로 작게 조절되는 것은 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 하는 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층들 각각은, 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 3차원 구조 메모리는, 상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 인가되는 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜, 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 프로그램 동작 방법은, 상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 프로그램 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 접지 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각을 플로팅시키는 단계; 상기 비트 라인에 인가되는 상기 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL에 인가되는 상기 전원 전압 사이의 차이로 GIDL을 발생시켜, 상기 선택된 수직 채널 구조체의 상기 채널 패턴에 홀을 주입 및 확산시키는 단계; 및 상기 선택된 수직 채널 구조체의 상기 채널 패턴에 상기 홀이 주입 및 확산되고 상기 선택된 워드 라인에만 접지 전압이 인가됨에 응답하여, 상기 강유전체층들 중 상기 대상 메모리 셀에 대응하는 강유전체층에 분극 현상을 발생시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 3차원 구조 메모리의 프로그램 동작 방법은, 상기 수직 채널 구조체들 중 상기 선택된 수직 채널 구조체를 제외한 비선택된 수직 채널 구조체들에 대해 상기 GIDL을 발생시키지 않음에 응답하여 상기 비선택된 수직 채널 구조체들 각각의 상기 채널 패턴에 상기 홀을 주입 및 확산시키지 않는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 소거 동작 방법은, 상기 수직 채널 구조체들 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수직 채널 구조체들의 비트 라인들 각각에 접지 전압을 인가하는 단계; 상기 일부 수직 채널 구조체들에 연결된 SSL(String Selection Line)들 각각에 전원 전압을 인가하는 단계; 상기 일부 수직 채널 구조체들에 대응하는 워드 라인들 각각에 소거 전압을 인가하는 단계; 및 상기 일부 수직 채널 구조체들의 상기 비트 라인들 각각에 상기 접지 전압이 인가되고 상기 일부 수직 채널 구조체들에 연결된 상기 SSL들 각각에 상기 전원 전압이 인가되며 상기 일부 수직 채널 구조체들에 대응하는 상기 워드 라인들 각각에 상기 소거 전압이 인가됨에 응답하여, 상기 일부 수직 채널 구조체들에 포함되는 메모리 셀들에 대한 소거 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 판독 동작 방법은, 상기 수직 채널 구조체들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 판독 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각에 패스 전압을 인가하는 단계; 및 상기 선택된 수직 채널 구조체의 상기 비트 라인에 상기 제1 전압이 인가되고 상기 선택된 수직 채널 구조체에 연결된 상기 SSL에 상기 전원 전압이 인가되며 상기 선택된 워드 라인에 상기 판독 전압이 인가되고 상기 비선택된 워드 라인들 각각에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 구조 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계; 상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계; 상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계; 상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계; 상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계; 상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계; 상기 채널 홀들을 통해 상기 강유전체층들의 수직 부분들을 제거하는 단계; 상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계; 및 상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 구조 메모리의 제조 방법은, 기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계; 상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계; 상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계; 상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계; 상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계; 상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계; 상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계; 및 상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 구조 메모리는, 일 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 채널 구조체들; 상기 채널 구조체들 각각에 대해 직교하며 접촉되는 하부 전극층들; 상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및 상기 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하고, 상기 채널 구조체들 각각의 상기 게이트 유전체 패턴, 상기 강유전체층들 및 상기 하부 전극층들은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 구조 메모리는, 일 방향으로 연장 형성된 채 채널 패턴을 각각 포함하는 채널 구조체들; 상기 채널 구조체들 각각의 채널 패턴에 접촉되는 게이트 유전체층들; 상기 게이트 유전체층들과 각각 접촉되는 하부 전극층들; 상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및 상기 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하고, 상기 게이트 유전체층들, 상기 강유전체층들 및 상기 하부 전극층들은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다.
일 실시예들은 물리적 구조를 변경한 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 강유전체층의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키도록 강유전체층이 하부 전극층과 일부분이 맞닿는 구조를 갖는 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.
따라서, 일 실시예들에 따른 3차원 구조 메모리는 집적도를 개선하는 가운데 동작 속도 및 내구성을 향상시키는 기술적 효과를 도모할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 구조 메모리의 어레이를 도시한 간략 회도로이다.
도 2a는 일 실시예에 따른 3차원 구조 메모리를 도시한 평면도이다.
도 2b는 일 실시예에 따른 3차원 구조 메모리를 도시한 정면 단면도로, 도 2a를 A-A'선으로 자른 단면에 해당된다.
도 2c는 다른 실시예에 따른 3차원 구조 메모리를 도시한 평면도이다.
도 2d 내지 2e는 실시예들에 따른 3차원 구조 메모리를 설명하기 위한 개념도이다.
도 3a 내지 3c는 일 실시예에 따른 3차원 구조 메모리에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 구조 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 3차원 구조 메모리의 프로그램 동작 방법을 설명하기 위한 간략 회로도이다.
도 6은 일 실시예에 따른 3차원 구조 메모리의 소거 동작 방법을 나타낸 플로우 차트이다.
도 7은 도 6에 도시된 3차원 구조 메모리의 소거 동작 방법을 설명하기 위한 간략 회로도이다.
도 8a 내지 8b는 일 실시예에 따른 3차원 구조 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9 내지 30은 도 8a 내지 8b에 도시된 3차원 구조 메모리의 제조 방법을 설명하기 위한 평면도 및 정면 단면도이다.
도 31a 내지 31b는 다른 실시예에 따른 3차원 구조 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 32 내지 48은 도 31a 내지 31b에 도시된 3차원 구조 메모리의 제조 방법을 설명하기 위한 평면도 및 정면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 구조 메모리, 이의 동작 방법 및 이의 제조 방법에 대하여 상세히 설명한다. 이하 설명되는 3차원 구조 메모리는 MFM(Metal-Ferroelectric-Metal) 구조를 기반으로 집적도를 개선하는 가운데, 강유전체층의 커패시턴스가 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조(강유전체층이 하부 전극층과 일부분이 맞닿는 구조)를 통해 동작 속도 및 내구성을 향상시키는 것을 특징으로 한다.
도 1은 일 실시예에 따른 3차원 구조 메모리의 어레이를 도시한 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 구조 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)을 통해 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL0, SSL1, SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터(SST)는 메모리 셀 어레이의 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작) 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다.
이상 설명된 셀 스트링들(CSTR)은 후술되는 수직 채널 구조체들(VS)에 해당되며, 메모리 셀 트랜지스터들(MCT)은 수직 채널 구조체들(VS) 각각에 포함되는 채널 패턴(CP) 및 후술되는 강유전체층들(FE) 각각이 구성하는 메모리 셀에 해당된다. 또한, 이상 설명된 메모리 셀 트랜지스터들(MCT)의 게이트 전극들인 워드 라인들(WL0-WLn)은 후술되는 상부 전극층들(TM)에 해당된다.
도 2a는 일 실시예에 따른 3차원 구조 메모리를 도시한 평면도이고, 도 2b는 일 실시예에 따른 3차원 구조 메모리를 도시한 정면 단면도로, 도 2a를 A-A'선으로 자른 단면에 해당되며, 도 2c는 다른 실시예에 따른 3차원 구조 메모리를 도시한 평면도이고, 도 2d 내지 2e는 실시예들에 따른 3차원 구조 메모리를 설명하기 위한 개념도이며, 도 3a 내지 3c는 일 실시예에 따른 3차원 구조 메모리에서 구조가 변경되는 조건들을 설명하기 위한 도면이다.
도 2a 내지 2b를 참조하면, 3차원 구조 메모리는 기판(SUB), 기판(SUB) 상에 배치되는 수직 채널 구조체들(VS) 및 수평 구조체들(HS)을 포함할 수 있다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 이러한 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있으며, 기판(SUB) 내에 공통 소스 라인(CSL)이 제2 도전형 불순물(예컨대, N형의 불순물)으로 도핑된 반도체 물질로 제1 방향(예컨대, 제1 방향(D1))을 따라 연장 형성될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대, 제3 방향(D3))으로 교대로 적층된 제1 산화물층(OX1), 제2 산화물층(OX2) 및 제3 산화물층(OX3)을 포함할 수 있다. 제1 산화물층(OX1), 제2 산화물층(OX2) 및 제3 산화물층(OX3) 각각은, 후술되는 수직 채널 구조체들(VS)에서의 돌출부(210)와 수평 구조체들(HS)을 형성함에 있어 식각 공정이 이용되도록 서로 다른 식각비를 갖는 물질로 형성될 수 있다.
수직 채널 구조체들(VS)은 적층 구조체들(ST)을 수직 방향(예컨대 제3 방향(D3))으로 관통하는 채널 홀들(CH)에 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 행 또는 열들은 복수로 제공될 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 행 또는 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 행 또는 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 에칭될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 채널 패턴(CP), 채널 패턴(CP)의 외측면에 형성되는 게이트 유전체 패턴(DE) 및 반도체 패턴(SP)을 포함할 수 있다.
게이트 유전체 패턴(DE)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가지며, 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다. 그러나 게이트 유전체 패턴(DE)은 이에 제한되거나 한정되지 않고 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다.
채널 패턴(CP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가지며, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 채널 패턴(CP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 채널 패턴(CP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 채널 패턴(CP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 채널 패턴(CP)은 워드 라인들 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 워드 라인들 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 구조 메모리의 전기적 특성을 향상시킬 수 있다.
반도체 패턴(SP)은 채널 패턴(CP)이 형성하는 내부 공간을 채우며, 채널 패턴(CP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 반도체 패턴(SP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 반도체 패턴(SP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 반도체 패턴(SP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 이에, 반도체 패턴(SP)은 3차원 구조 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
이상 수직 채널 구조체들(VS)에 반도체 패턴(SP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 반도체 패턴(SP)이 생략될 수도 있다.
이와 같은 수직 채널 구조체들(VS)은 도 1에 도시된 소거 제어 트랜지스터(ECT), 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
특히, 수직 채널 구조체들(VS)은 수평 방향(예컨대, 제1 방향(D1) 및 제2 방향(D2)가 형성하는 평면과 평행한 방향)으로 돌출된 돌출부들(210)을 포함할 수 있다. 설명된 구조로 인해, 돌출부들(210) 각각에는 게이트 유전체 패턴(DE)의 일부, 채널 패턴(CP)의 일부 및 반도체 패턴(SP)의 일부가 포함될 수 있다.
수직 채널 구조체들(VS)의 돌출부들(210)은 하부 전극층들(BM)에 의해 각각 감싸질 수 있다. 즉, 하부 전극층들(BM)은 수직 채널 구조체들(VS)의 돌출부들(210)을 각각 감싸도록 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 하부 전극층들(BM) 각각은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
수직 채널 구조체(VS)의 상단(보다 정확하게는 채널 패턴(CP)의 상단)에는 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 채널 패턴(CP)의 상단 일부분에 불순물이 주입되어 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 반도체 패턴(SP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 채널 패턴(CP)(또는 반도체 패턴(SP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 채널 패턴(CP)과 간접적으로 전기적으로 연결되는 대신에, 채널 패턴(CP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는 비트 라인들(BL)과 수직 채널 구조체들(VS)을 각각 전기적으로 연결할 수 있으며, 도면에 도시되지 않은 캡핑 절연막(적층 구조체들(ST) 및 수직 채널 구조체들(VS) 상에 형성됨)에 의해 감싸지며 보호될 수 있다.
비트 라인들(BL) 각각은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 하부 전극층들(BM) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
수평 구조체들(HS) 각각은, 수직 채널 구조체들(VS) 각각에 대해 직교하며 수직 방향(예컨대, 제3 방향(D3))을 따라 이격되어 배치되는 강유전체층들(FE) 및 상부 전극층들(TM)을 포함할 수 있다.
강유전체층들(FE) 각각은 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 수평 방향(예컨대, 제1 방향(D1)을 따라 연장 형성될 수 있다. 그러나 강유전체층들(FE) 각각은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 분극 현상이 발생되는 다양한 강유전성 물질로 형성될 수 있다.
보다 상세하게 강유전체층들(FE) 각각은 상부 전극층들(TM) 각각 및 돌출부들(210) 각각(보다 정확하게는 수직 채널 구조체들(VS) 각각의 채널 패턴(CP))과 함께, 상부 전극층들(TM) 및 채널 패턴(CP)에 연결된 비트 라인(BL)을 통해 인가되는 전압들에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 강유전체층들(FE) 각각은 상부 전극층들(TM) 및 채널 패턴(CP)에 연결된 비트 라인(BL)을 통해 인가되는 전압들에 의해 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 구조 메모리에서 데이터 저장소의 역할을 할 수 있다. 이와 같은 강유전체층들(FE) 각각은, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
특히, 강유전체층들(FE)은 하부 전극층들(BM)과 일부분이 각각 맞닿음을 특징으로 한다. 보다 상세하게, 강유전체층들(FE) 각각은 하부 전극층들(BM) 각각과 맞닿는 면적(α)을 최소화함으로써, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시킬 수 있다. 이에 따라, 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건이 충족되어 인가 전압으로 인한 게이트 유전체 패턴(DE)에서의 전압 강하를 방지하여 메모리 내구성을 향상시킬 수 있다.
이와 관련하여 도 3a를 참조하면, 강유전체층들(FE)이 하부 전극층들(BM)과 각각 맞닿는 일부분의 면적(α)은, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDEF)보다 작도록 조절될 수 있다. 예를 들어, 게이트 유전체 패턴(DE)의 커패시턴스(CDE) 및 강유전체층들(FE) 각각의 커패시턴스(CFE) 사이의 비율(CDE/CFE)은 강유전체층들(FE)이 하부 전극층들(BM)과 각각 맞닿는 일부분의 면적(α)에 반비례하는 특성을 보인다. 따라서, 강유전체층들(FE)이 하부 전극층들(BM)과 각각 맞닿는 일부분의 면적(α)은 설명된 반비례 특성을 고려하여 기 설정된 값 이하로 작게 조절됨으로써, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시킬 수 있다.
강유전체층들(FE)은 설명된 바와 같이 하부 전극층들(BM) 각각과 맞닿는 면적(α)을 최소화하기 위하여, 적층 구조체들(ST) 각각에서 하부 전극층들(BM)과 서로 다른 높이에 형성됨을 특징으로 한다. 즉, 강유전체층들(FE) 및 하부 전극층들(BM)은 적층 구조체들(ST) 각각에서 서로 다른 산화물층에 형성됨으로써, 접촉 면적이 조절될 수 있다. 예를 들어, 강유전체층들(FE)은 하부 전극층들(BM)이 형성되는 제1 산화물층(OX1)이 아닌 제2 산화물층(OX2)에 형성될 수 있다.
강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)은 강유전체층들(FE)이 하부 전극층들(BM)과 각각 맞닿는 일부분의 면적(α) 이외에도, 돌출부들(210) 각각에서 채널 패턴(VP)이 반도체 패턴(SP)의 중심으로부터 수평 방향(예컨대, 제2 방향(D2))으로 돌출되는 길이(a1)에도 영향을 받는다. 이와 관련하여 도 3b를 참조하면, 돌출부들(210) 각각에서 채널 패턴(VP)이 반도체 패턴(SP)의 중심으로부터 수평 방향(예컨대, 제2 방향(D2))으로 돌출되는 길이(a1)는, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작도록 조절될 수 있다. 예를 들어, 게이트 유전체 패턴(DE)의 커패시턴스(CDE) 및 강유전체층들(FE) 각각의 커패시턴스(CFE) 사이의 비율(CDE/CFE)은 돌출부들(210) 각각에서 채널 패턴(VP)이 반도체 패턴(SP)의 중심으로부터 수평 방향(예컨대, 제2 방향(D2))으로 돌출되는 길이(a1)에 비례하는 특성을 보인다. 따라서, 돌출부들(210) 각각에서 채널 패턴(VP)이 반도체 패턴(SP)의 중심으로부터 수평 방향(예컨대, 제2 방향(D2))으로 돌출되는 길이(a1)는 설명된 비례 특성을 고려하여 기 설정된 값 이상으로 크게 조절됨으로써, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시킬 수 있다.
또한, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)은 돌출부들(210) 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)에도 영향을 받는다. 이와 관련하여 도 3c를 참조하면, 돌출부들(210) 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)는, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작도록 조절될 수 있다. 예를 들어, 게이트 유전체 패턴(DE)의 커패시턴스(CDE) 및 강유전체층들(FE) 각각의 커패시턴스(CFE) 사이의 비율(CDE/CFE)은 돌출부들(210) 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)에 비례하는 특성을 보인다. 따라서, 돌출부들(210) 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)는 설명된 비례 특성을 고려하여 기 설정된 값 이상으로 크게 조절됨으로써, 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시킬 수 있다.
상부 전극층들(TM)은 강유전체층들(FE)의 상부에 각각 적층되며 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 상부 전극층들(TM) 각각은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
이러한 상부 전극층들(TM)은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)의 게이트 전극들인 워드 라인들(WL0-WLn)에 해당될 수 있다. 따라서, 강유전체층들(FE) 각각은, 상부 전극층들(TM) 각각 및 돌출부들(210) 각각(보다 정확하게는 수직 채널 구조체들(VS) 각각의 채널 패턴(CP))과 함께 메모리 셀을 구성할 수 있다.
또한, 상부 전극층들(TM)은 도 1에 도시된 워드 라인들(WL0-WLn)뿐만 아니라, 도 1을 참조하여 도시된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2) 또는 스트링 선택 라인들(SSL0, SSL1, SSL2) 중 어느 하나일 수 있다. 이러한 경우, 상부 전극층들(TM) 중 최상위에 위치하는 상부 전극층이 스트링 선택 라인에 해당되며, 상부 전극층들(TM) 중 최하단에 위치하는 상부 전극층이 접지 선택 라인에 해당될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 도 1을 참조하여 도시된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)은 상부 전극층들(TM)과 별도로 구비될 수 있다.
또한, 도면으로 도시되지는 않았으나, 상부 전극층들(TM) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 상부 전극층들(TM) 각각은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다.
이상, 수평 구조체들(HS) 각각에는, 데이터 저장 요소로 사용되는 강유전체층들(FE) 이외의 더미 강유전체층들(DFE)이 더 포함될 수 있다. 더미 강유전체층들(DFE)은 데이터 저장 요소로 사용되는 강유전체층들(FE)의 제조 공정을 단순화시키기 위해, 데이터 저장 요소로 사용되는 강유전체층들(FE)이 형성되는 과정에서 함께 형성되는 것으로, 3차원 구조 메모리의 동작에 어떠한 영향도 주지 않으므로 구현 예시에 따라 적절하게 생략될 수 있다.
또한, 이상, 수평 구조체들(HS)이 수평 방향(예컨대, 제1 방향(D1))을 따라 연장되는 트렌치(TR)들 각각 내에 제공되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS) 각각을 중심으로 하는 튜브 형태의 홀들 각각 내에 제공될 수도 있다.
보다 상세하게, 도 2c에 도시된 바와 같이 수직 채널 구초제들(VS) 각각을 둘러싸는 튜브 형태의 홀들(Tube hole) 각각 내에 수평 구조체들(HS)이 형성될 수 있다. 이러한 경우에서 A-A'선으로 자른 단면은 도 2b와 동일하게 나타나나, 수직 채널 구조체들(VS)사이에서 상부 전극층들(TM)이 서로 연결되는 구조를 보일 수 있다. 예를 들어, 상부 전극층들(TM)이 제1 방향으로 연장 형성됨으로써 도 2c에 도시된 수직 채널 구조체(VS)와 인접 수직 채널 구조체(VS)(도 2c에 도시된 수직 채널 구조체(VS)의 상부에 위치하는 수직 채널 구조체)를 연결할 수 있다.
또한, 도면으로 도시되지는 않았으나, 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(미도시)가 제공될 수도 있다. 이러한 경우 분리 트렌치(미도시) 내에는 공통 소스 플러그(CSP)가 제공될 수 있다.
일 실시예에 따른 3차원 구조 메모리는 상술된 구조에 제한되거나 한정되지 않고, 도 2d에 도시된 2차원 FeFET이 복수 개 구비되어 도 2e와 같이 3차원으로 연결되는 것을 기반으로 다양한 구조로 구현될 수 있다.
보다 상세하게, 일 실시예에 따른 3차원 구조 메모리는, 강유전체층들 각각의 커패시턴스(CFE)가 게이트 유전체 패턴의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 것을 전제로 하며, 도 2d 및 2e에 도시된 개념에 따른 다양한 3차원 구조로 구현될 수 있다.
예를 들어, 3차원 구조 메모리는, 일 방향으로 연장 형성된 채 채널 패턴 및 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 채널 구조체들; 채널 구조체들 각각에 대해 직교하며 접촉되는 하부 전극층들; 하부 전극층들과 각각 접촉되는 강유전체층들; 및 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하는 가운데, 채널 구조체들 각각의 게이트 유전체 패턴, 강유전체층들 및 하부 전극층들이, 강유전체층들 각각의 커패시턴스(CFE)가 게이트 유전체 패턴의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다. 설명된 예시는 수직 채널 구조체들 각각이, 도 2a 내지 2c를 참조하여 설명된 돌출부(210)를 포함하는 구조가 아닌, 수직 기둥 형상으로 구현되는 경우에 해당된다.
다른 예를 들면, 3차원 구조 메모리는, 일 방향으로 연장 형성된 채 채널 패턴을 각각 포함하는 채널 구조체들; 채널 구조체들 각각의 채널 패턴에 접촉되는 게이트 유전체층들; 게이트 유전체층들과 각각 접촉되는 하부 전극층들; 하부 전극층들과 각각 접촉되는 강유전체층들; 및 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하는 가운데, 게이트 유전체층들, 강유전체층들 및 하부 전극층들이, 강유전체층들 각각의 커패시턴스(CFE)가 게이트 유전체층들 각각의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다. 설명된 예시는 수직 채널 구조체들 각각이 수직 기둥 형상으로 구현되는 가운데, 연장 형성되는 게이트 유전체 패턴이 아닌, 서로 분리된 게이트 유전체층들(게이트 유전체층들은 연장 형성되는 채널 패턴 상에 이격되며 배치되어 서로 분리됨)을 포함하는 경우에 해당된다.
3차원 구조 메모리는 이와 같은 다양한 구조 내에서 강유전체층들 각각의 커패시턴스(CFE)가 게이트 유전체 패턴의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키기 위하여, 강유전체층들이 하부 전극층들을 통해 게이트 유전체 패턴과 접촉되는 면적(또는 강유전체층들이 하부 전극층들을 통해 게이트 유전체층들과 각각 접촉되는 면적)을 최소화할 수 있다. 즉, 3차원 구조 메모리는 강유전체층들이 하부 전극층들을 통해 게이트 유전체 패턴과 접촉되는 면적(또는 강유전체층들이 하부 전극층들을 통해 게이트 유전체층들과 각각 접촉되는 면적)을 최소화하는 구조적 해결 원리를 통해, 강유전체층들 각각의 커패시턴스(CFE)가 게이트 유전체 패턴의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족시키며 다양한 구조로 구현될 수 있다.
이 때, 강유전체층들이 하부 전극층들을 통해 게이트 유전체 패턴과 접촉되는 면적(또는 강유전체층들이 하부 전극층들을 통해 게이트 유전체층들과 각각 접촉되는 면적)은, 게이트 유전체층들, 강유전체층들 및 하부 전극층들 각각의 형성 크기와 배치 형태에 영향을 받게 된다. 따라서, 3차원 구조 메모리는 강유전체층들이 하부 전극층들을 통해 게이트 유전체 패턴과 접촉되는 면적(또는 강유전체층들이 하부 전극층들을 통해 게이트 유전체층들과 각각 접촉되는 면적)을 최소화하기 위한, 게이트 유전체층들, 강유전체층들 및 하부 전극층들 각각의 형성 크기와 배치 형태가 조절된 구조를 가질 수 있다.
이와 같은 구조의 3차원 구조 메모리는, 수직 채널 구조체들(VS) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(Target memory cell)에 대응하는 선택된 수직 채널 구조체(sel VS)의 비트 라인(sel BL)에 인가되는 프로그램 전압(Vpgm)과 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)(sel SSL)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜 프로그램 동작을 수행함을 특징으로 한다. 소거 동작 및 판독 동작 역시 프로그램 동작과 동일한 원리로 수행될 수 있다.
일 실시예에 따른 3차원 구조 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 강유전체층들(FE)이 하부 전극층들(BM)과 일부분이 각각 맞닿는 구조를 전제로 다양한 구조로 구현될 수 있다.
도 4는 일 실시예에 따른 3차원 구조 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 5는 도 4에 도시된 3차원 구조 메모리의 프로그램 동작 방법을 설명하기 위한 간략 회로도이다. 이하, 프로그램 동작 방법을 수행하는 주체는 도 1, 2a 및 2b를 참조하여 설명된 3차원 구조 메모리일 수 있다.
도 4 및 5를 참조하면, 단계(S410)에서 3차원 구조 메모리는, 수직 채널 구조체들(VS) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(Target memory cell)에 대응하는 선택된 수직 채널 구조체(sel VS)의 비트 라인(sel BL)에 프로그램 전압(Vpgm; 예컨대 15V)을 인가할 수 있다. 프로그램 전압(Vpgm)인 15V는 예시에 지나지 않으며, 후술되는 SSL(sel SSL)에 인가되는 전원 전압(Vcc)과의 차이로 GIDL 현상을 발생시킬 수 있는 값으로 조절될 수 있다.
단계(S420)에서 3차원 구조 메모리는, 선택된 수직 채널 구조체(sel VS)에 연결된 SSL(String Selection Line; sel SSL)에 전원 전압(Vcc; 예컨대 2V)을 인가할 수 있다. 여기서, SSL(sel SSL)에 인가되는 전원 전압(Vcc)은 GIDL을 발생시키기 위한 전압으로서, GIDL 전압으로 지칭될 수 있다. 또한, 전원 전압(Vcc)인 2V는 예시에 지나지 않으며, 비트 라인(sel BL)에 인가되는 프로그램 전압(Vpgm)과의 차이로 GIDL 현상을 발생시킬 수 있는 값으로 조절될 수 있다.
단계(S430)에서 3차원 구조 메모리는, 선택된 수직 채널 구조체(sel VS)에 대응하는 워드 라인들 중 대상 메모리 셀(Target memory cell)에 대응하는 선택된 워드 라인(sel WL)에 접지 전압(GND; 0V)을 인가할 수 있다.
단계(S440)에서 3차원 구조 메모리는, 선택된 수직 채널 구조체(sel VS)에 대응하는 워드 라인들 중 선택된 워드 라인(sel WL) 외의 비선택된 워드 라인들(unsel WLs) 각각을 플로팅(Floating)시킬 수 있다.
단계(S450)에서 3차원 구조 메모리는, 비트 라인(sel BL)에 인가되는 프로그램 전압(Vpgm)과 선택된 수직 채널 구조체(sel VS)에 연결된 SSL(sel SSL)에 인가되는 전원 전압(Vcc) 사이의 차이로 GIDL을 발생시켜, 선택된 수직 채널 구조체(sel VS)의 채널 패턴(CP)에 홀을 주입 및 확산시킬 수 있다.
단계(S460)에서 3차원 구조 메모리는, 선택된 수직 채널 구조체(sel VS)의 채널 패턴(CP)에 홀이 주입 및 확산되고 선택된 워드 라인(sel WL)에만 접지 전압(GND)이 인가됨에 응답하여, 강유전체층들(FE) 중 대상 메모리 셀(Target memory cell)에 대응하는 강유전체층(Target FE)에 분극 현상을 발생시켜 대상 메모리 셀(Target memory cell)에 대한 프로그램 동작을 수행할 수 있다.
또한, 이와 같은 프로그램 동작 시 GSL 및 CSL는 각각 플로팅될 수 있다.
이상 설명된 프로그램 동작은 선택된 수직 채널 구조체(sel VS)를 중심으로 설명된 것으로, 3차원 구조 메모리는 수직 채널 구조체들(VS) 중 대상 메모리 셀(Target memory cell)에 대응하지 않는 비선택된 수직 채널 구조체들(unsel VS)(510, 520)에 대해 GIDL을 발생시키지 않음에 응답하여 비선택된 수직 채널 구조체들(unsel VS)(510, 520) 각각의 채널 패턴(CP)에 홀을 주입 및 확산시키지 않을 수 있다. 따라서, 비선택된 수직 채널 구조체들(unsel VS)(510, 520)에 포함되는 메모리 셀들이 프로그램되는 것이 방지될 수 있다.
예를 들어, 3차원 구조 메모리는, 수직 채널 구조체들(VS) 중 선택된 수직 채널 구조체(sel VS)와 비트 라인(sel BL)을 공유하는 비선택된 수직 채널 구조체(unsel VS)(510)에 연결된 SSL(unsel SSL)에 프로그램 전압(Vpgm; 예컨대 15V)을 인가함으로써, 비트 라인(sel BL)에 인가되는 프로그램 전압(Vpgm)과 비선택된 수직 채널 구조체(unsel VS)(510)에 연결된 SSL(unsel SSL)에 인가되는 프로그램 전압(Vpgm) 사이의 차이가 GIDL을 발생시키지 않음에 따라, 비선택된 수직 채널 구조체(unsel VS)(510)의 채널 패턴(CP)에 홀을 주입 및 확산시키지 않을 수 있다. SSL(unsel SSL)에 프로그램 전압(Vpgm)이 인가되는 것으로 설명 및 도시되었으나 이에 제한되거나 한정되지 않고, 선택된 수직 채널 구조체(sel VS)의 비트 라인(sel BL)에 인가되는 프로그램 전압(Vpgm; 예컨대 15V)과 선택된 수직 채널 구조체(sel VS)에 연결된 SSL(sel SSL)에 인가되는 전원 전압(Vcc; 예컨대 2V) 사이의 차이에 해당되는 값(Vpgm-Vcc)의 전압이 인가될 수 있다.
다른 예를 들면, 3차원 구조 메모리는, 수직 채널 구조체들(VS) 중 선택된 수직 채널 구조체(sel VS)와 SSL(sel SSL)을 공유하는 비선택된 수직 채널 구조체(unsel VS)(520)의 비트 라인(unsel BL)에 접지 전압(GND; 0V)을 인가함으로써, 비선택된 수직 채널 구조체(unsel VS)(520)의 비트 라인(unsel BL)에 인가되는 접지 전압(GND)과 SSL(sel SSL)에 인가되는 전원 전압(Vcc; 예컨대 2V) 사이의 차이가 GIDL을 발생시키지 않음에 따라, 비선택된 수직 채널 구조체(unsel VS)(520)의 채널 패턴(CP)에 홀을 주입 및 확산시키지 않을 수 있다.
수직 채널 구조체들(VS) 중 선택된 수직 채널 구조체(sel VS)와 비트 라인(sel BL)을 공유하지 않고 SSL(sel SSL)을 공유하지 않는 비선택된 수직 채널 구조체(unsel VS)(530)은 전기적으로 분리되었기 때문에, 선택된 수직 채널 구조체(sel VS)에서의 프로그램 동작과 무관할 수 있다.
도 6은 일 실시예에 따른 3차원 구조 메모리의 소거 동작 방법을 나타낸 플로우 차트이고, 도 7은 도 6에 도시된 3차원 구조 메모리의 소거 동작 방법을 설명하기 위한 간략 회로도이다. 이하, 프로그램 동작 방법을 수행하는 주체는 도 1, 2a 및 2b를 참조하여 설명된 3차원 구조 메모리일 수 있다.
도 6 및 7을 참조하면, 단계(S610)에서 3차원 구조 메모리는, 수직 채널 구조체들(VS) 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수직 채널 구조체들(VS)의 비트 라인(sel BL)들 각각에 접지 전압(GND; 0V)을 인가할 수 있다.
단계(S620)에서 3차원 구조 메모리는, 일부 수직 채널 구조체들(VS)에 연결된 SSL(String Selection Line)(sel SSL)들 각각에 전원 전압(Vcc; 2V)을 인가할 수 있다.
단계(S630)에서 3차원 구조 메모리는, 일부 수직 채널 구조체들(VS)에 대응하는 워드 라인들(sel WL) 각각에 소거 전압(Verase; 예컨대 15V)을 인가할 수 있다.
단계(S640)에서 3차원 구조 메모리는, 일부 수직 채널 구조체들(VS)의 비트 라인들(sel BL) 각각에 접지 전압(GND)이 인가되고 일부 수직 채널 구조체들(VS)에 연결된 SSL들(sel SSL) 각각에 전원 전압(Vcc)이 인가되며 일부 수직 채널 구조체들(VS)에 대응하는 워드 라인들(sel WL) 각각에 소거 전압(Verase)이 인가됨에 응답하여, 일부 수직 채널 구조체들(VS)에 포함되는 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
또한, 이와 같은 소거 동작 시 GSL 및 CSL는 각각 플로팅될 수 있다.
이상 설명된 프로그램 동작 및 소거 동작에서 인가되는 전압들은 아래의 표 1과 같이 조절될 수 있다.
Program Erase Read
sel BL Vpgm GND Vbl
unsel BL GND GND GND
sel SSL Vcc Vcc Vcc
unsel SSL Vpgm - GND
sel WL GND Verase Vread
unsel WL Floating - Vpass
GSL Floating Floating Vcc
CSL Floating Floating GND
표 1은 프로그램 동작 및 소거 동작에서 인가되는 전압들뿐만 아니라, 판독 동작에서 인가되는 전압들에 대해서도 설명한다. 이에, 별도의 도면으로 도시되지는 않았으나, 3차원 구조 메모리의 판독 동작은, 수직 채널 구조체들(VS) 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)에 대응하는 선택된 수직 채널 구조체(sel VS)의 비트 라인(sel BL)에 접지 전압(GND; 0V)보다 높은 제1 전압(Vbl; 예컨대 1V)을 인가하는 제1 단계; 선택된 수직 채널 구조체(sel VS)에 연결된 SSL(String Selection Line)(sel SSL)에 전원 전압(Vcc; 예컨대 2V)을 인가하는 제2 단계; 선택된 수직 채널 구조체(sel VS)에 대응하는 워드 라인들 중 대상 메모리 셀(Target memory cell)에 대응하는 선택된 워드 라인(sel WL)에 판독 전압(Vread; 예컨대 15V)을 인가하는 제3 단계; 선택된 수직 채널 구조체(sel VS)에 대응하는 워드 라인들 중 선택된 워드 라인(sel WL) 외의 비선택된 워드 라인들(unsel WL) 각각에 패스 전압(Vpass; 예컨대, 6V)을 인가하는 제4 단계; 및 선택된 수직 채널 구조체(sel VS)의 비트 라인(sel BL)에 제1 전압(Vbl)이 인가되고 선택된 수직 채널 구조체(sel VS)에 연결된 SSL(sel SSL)에 전원 전압(Vcc)이 인가되며 선택된 워드 라인(sel WL)에 판독 전압(Vread)이 인가되고 비선택된 워드 라인들(unsel WL) 각각에 패스 전압(Vpass)이 인가됨에 응답하여, 대상 메모리 셀(Target memory cell)에 대한 판독 동작을 수행하는 제5 단계를 포함할 수 있다.
도 8a 내지 8b는 일 실시예에 따른 3차원 구조 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9 내지 30은 도 8a 내지 8b에 도시된 3차원 구조 메모리의 제조 방법을 설명하기 위한 정면 단면도이다. 이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1, 2a 및 2b를 참조하여 설명된 3차원 구조 메모리일 수 있다.
단계(S805)에서 제조 시스템은 도 9에 도시된 바와 같이, 기판(SUB) 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들(OX1), 제2 산화물층들(OX2) 및 제3 산화물층들(OX3)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있으며, 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
또한, 기판(SUB)에는 공통 소스 라인(CSL)이 제2 도전형 불순물(예컨대, N형의 불순물)으로 도핑된 반도체 물질로 제1 방향(예컨대, 제1 방향(D1))을 따라 연장 형성될 수 있다.
또한, 기판(SUB) 상에 적층된 제1 산화물층(OX1), 제2 산화물층(OX2) 및 제3 산화물층(OX3)은 적층 구조체들(ST)을 이루며, 후술되는 수직 채널 구조체들(VS)에서의 돌출부와 수평 구조체들(HS)을 형성함에 있어 식각 공정이 이용되도록 서로 다른 식각비를 갖는 물질로 각각 형성될 수 있다.
이 때, 제1 산화물층들(OX) 각각의 두께는, 후술되는 돌출부들 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)를 고려하여 조절될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 두께(h)의 값을 고려하여, 제1 산화물층들(OX) 각각의 두께가 조절될 수 있다.
단계(S810)에서 제조 시스템은 도 10에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 채널 홀들(CH)을 수직 방향으로 연장 형성할 수 있다. 채널 홀들(CH)을 형성하는 단계(S810)는, 반도체 구조체(SEMI-STR) 상에 마스크 패턴(MASK)을 형성하는 제1 단계; 및 마스크 패턴(MASK)을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 제2 단계로 세분화되어 수행될 수 있다. 그러나 이는 예시에 지나지 않으며 단계(S810)에는 다양한 식각 공정이 활용될 수 있다.
단계(S815)에서 제조 시스템은 도 11에 도시된 바와 같이, 채널 홀들(CH)을 통해 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정을 수행할 수 있다. 식각 공정이 수행된 결과 공간들(1110)이 형성될 수 있다. 마찬가지로, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정으로는 다양한 식각 공정이 활용될 수 있다.
여기서, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정은, 공간들(1110)에 형성될 돌출부들 각각에서 채널 패턴(CP)이 수평 방향으로 돌출되는 길이(a1)를 고려하여 수행될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 길이(a1)의 값을 고려하여, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정이 수행될 수 있다. 결정된 길이(a1)의 값을 고려하여 식각 공정이 수행된다는 것은, 결정된 길이(a1)의 값을 고려하여 식각 정도가 조절되는 것 또는 결정된 길이(a1)의 값을 고려하여 식각 방식이 결정되는 것을 의미할 수 있다.
단계(S820)에서 제조 시스템은 도 12 내지 16에 도시된 바와 같이, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정이 수행되어 형성된 공간들(1110)의 상면, 하면 및 측벽을 덮도록 하부 전극층들(BM)을 형성할 수 있다.
보다 상세하게, 단계(S820)는 도 12에 도시된 바와 같이 공간들(1110)의 상면, 하면 및 측벽과 채널 홀들(CH)의 측벽 및 하면을 덮도록 하부 전극 패턴(BP)을 형성하는 제1 단계; 도 13에 도시된 바와 같이 하부 전극 패턴(BP) 중 돌출부에 대응하는 영역이 형성하는 공간들(1210)에 제4 산화물층(OX4)을 형성하는 제2 단계; 도 14에 도시된 바와 같이 채널 홀들(CH)의 측벽 및 하면에 형성된 하부 전극 패턴(BP)을 제거하여 하부 전극층들(BM)을 형성하는 제3 단계; 도 15에 도시된 바와 같이 하부 전극층들(BM)이 형성하는 공간들(1510)에 형성된 제4 산화물층(OX4)을 제거하는 제4 단계; 및 도 16에 도시된 바와 같이 하부 전극층들(BM)이 형성하는 공간들(1510)과 채널 홀들(CH)에 제5 산화물층들(OX5)을 채우는 제5 단계로 세분화되어 수행될 수 있다.
단계(S825)에서 제조 시스템은 도 17에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 트렌치(Trench)들(TR)을 형성할 수 있다. 트렌치들(TR)의 식각 공정 역시 다양한 식각 공정이 활용될 수 있다. 이하, 트렌치들(TR) 내에 후술되는 수평 구조체들(HS)이 제공되는 것으로 설명되나, 이에 제한되거나 한정되지 않고 단계(S825)에서 채널 홀들(CH) 각각을 중심으로 하는 튜브 형태의 홀들이 형성됨으로써, 형성된 홀들 내에 후술되는 수평 구조체들(HS)이 제공될 수도 있다.
단계(S830)에서 제조 시스템은 도 18에 도시된 바와 같이, 트렌치들(TR)을 통해 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정을 수행할 수 있다. 식각 공정이 수행된 결과 공간들(1810)이 형성될 수 있다. 마찬가지로, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정으로는 다양한 식각 공정이 활용될 수 있다.
이 때, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정은, 공간들(1810)에 형성될 강유전체층들(FE)이 하부 전극층들(BM)과 맞닿는 접촉 면적(α)을 고려하여 수행될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 접촉 면적(α)의 값을 고려하여, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정이 수행될 수 있다. 결정된 접촉 면적(α)의 값을 고려하여 식각 공정이 수행된다는 것은, 결정된 접촉 면적(α)의 값을 고려하여 식각 정도가 조절되는 것 또는 접촉 면적(α)의 값을 고려하여 식각 방식이 결정되는 것을 의미할 수 있다.
단계(S835)에서 제조 시스템은 도 19에 도시된 바와 같이, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정이 수행되어 형성된 공간들(1810)의 상면, 하면 및 측벽과, 트렌치들(TR)의 측벽을 덮도록 강유전체 패턴(FP)을 형성할 수 있다. 제조 시스템은 강유전체 패턴(FP)은 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 수직 방향을 따라 연장 형성될 수 있다. 그러나 강유전체층 패턴(FP)은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 분극 현상이 발생되는 다양한 강유전성 물질로 형성될 수 있다.
단계(S840)에서 제조 시스템은 도 20에 도시된 바와 같이, 강유전체 패턴(FP) 중 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(1710)에 대한 식각 공정이 수행되어 형성된 공간들(1810)에 대응하는 영역들이 갖는 내부 공간들(1910)을 채우도록 상부 전극층들(TM)을 형성할 수 있다.
단계(S845)에서 제조 시스템은 도 21에 도시된 바와 같이, 강유전체 패턴(FP) 중 트렌치들(TR)의 측벽을 덮는 부분을 제거하여 강유전체층들(FE)을 형성할 수 있다.
단계(S850)에서 제조 시스템은 도 22 내지 25에 도시된 바와 같이, 채널 홀들(CH)을 통해 강유전체층들(FE)의 수직 부분들(2420)을 제거할 수 있다.
보다 상세하게, 단계(S850)는 도 22에 도시된 바와 같이 트렌치들(TR)에 제6 산화물층들(OX6)을 채우는 제1 단계; 도 23에 도시된 바와 같이 제5 산화물층들(OX5)을 제거하는 제2 단계; 도 24에 도시된 바와 같이 제5 산화물층들(OX5)이 제거된 채널 홀들(CH)을 통해 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(2310)에 대한 식각 공정을 수행하는 제3 단계; 및 도 25에 도시된 바와 같이 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(2310)에 대한 식각 공정이 수행되어 형성된 공간들(2410)을 통해 강유전체층들(FE)의 수직 부분들(2420)을 제거하는 제4 단계로 세분화되어 수행될 수 있다.
단계(S855)에서 제조 시스템은 도 26 내지 27에 도시된 바와 같이, 채널 홀들(CH)을 통해 하부 전극층들(TM)의 내부 공간들(2520)의 상면, 하면 및 측벽과, 채널 홀들(CH)의 측벽을 덮도록 게이트 유전체 패턴(DE)을 형성할 수 있다.
보다 상세하게, 단계(S855)는 도 26에 도시된 바와 같이 제2 산화물층들(OX2)이 제거된 공간들(2410)과 강유전체층들(FE)의 수직 부분들(2420)이 제거된 공간들(2510)에 제2 산화물층들(OX)을 다시 채우는 제1 단계; 및 도 27에 도시된 바와 같이 채널 홀들(CH)을 통해 하부 전극층들(TM)의 내부 공간들(2520)의 상면, 하면 및 측벽과, 채널 홀들(CH)의 측벽을 덮도록 게이트 유전체 패턴(DE)을 형성하는 제2 단계로 세분화되어 수행될 수 있다.
단계(S860)에서 제조 시스템은 도 28에 도시된 바와 같이, 게이트 유전체 패턴(DE) 중 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(1010)에 대한 식각 공정이 수행되어 형성된 공간들(1110)에 대응하는 영역들이 갖는 내부 공간들(2710)의 상면, 하면 및 측벽과, 게이트 유전체 패턴(DE)이 형성된 채널 홀들(CH)의 측벽에 채널 패턴(CP)을 형성할 수 있다.
별도의 단계로 도시되지는 않았으나 제조 시스템은 단계(S860) 이후, 도 29에 도시된 바와 같이, 채널 패턴(CP)의 내부 공간(2810)에 반도체 패턴(SP)을 형성하여 수직 채널 구조체들(VS)을 제조 완료하고 수직 채널 구조체들(VS) 각각의 상단에 도전 패드(PAD)를 형성하며, 도 30에 도시된 바와 같이, 도전 패드(PAD)의 상부에 비트 라인 콘택 플러그(BLPG) 및 비트 라인(BL)을 형성할 수 있다.
도 31a 내지 31b는 다른 실시예에 따른 3차원 구조 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 32 내지 48은 도 31a 내지 31b에 도시된 3차원 구조 메모리의 제조 방법을 설명하기 위한 정면 단면도이다. 이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1, 2a 및 2b를 참조하여 설명된 3차원 구조 메모리이나, 도 1, 2a 및 2b를 참조하여 설명된 3차원 구조 메모리와 달리 강유전체층들(FE)이 수직 부분을 갖는다는 점에서만 상이하다.
단계(S3105)에서 제조 시스템은 도 32에 도시된 바와 같이, 기판(SUB) 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들(OX1), 제2 산화물층들(OX2) 및 제3 산화물층들(OX3)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있으며, 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
또한, 기판(SUB)에는 공통 소스 라인(CSL)이 제2 도전형 불순물(예컨대, N형의 불순물)으로 도핑된 반도체 물질로 제1 방향(예컨대, 제1 방향(D1))을 따라 연장 형성될 수 있다.
또한, 기판(SUB) 상에 적층된 제1 산화물층(OX1), 제2 산화물층(OX2) 및 제3 산화물층(OX3)은 적층 구조체들(ST)을 이루며, 후술되는 수직 채널 구조체들(VS)에서의 돌출부와 수평 구조체들(HS)을 형성함에 있어 식각 공정이 이용되도록 서로 다른 식각비를 갖는 물질로 각각 형성될 수 있다.
이 때, 제1 산화물층들(OX) 각각의 두께는, 후술되는 돌출부들 각각에서 채널 패턴(CP)이 형성하는 돌출 형상의 두께(h)를 고려하여 조절될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 두께(h)의 값을 고려하여, 제1 산화물층들(OX) 각각의 두께가 조절될 수 있다.
단계(S3110)에서 제조 시스템은 도 33에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 채널 홀들(CH)을 수직 방향으로 연장 형성할 수 있다. 채널 홀들(CH)을 형성하는 단계(S3110)는, 반도체 구조체(SEMI-STR) 상에 마스크 패턴(MASK)을 형성하는 제1 단계; 및 마스크 패턴(MASK)을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 제2 단계로 세분화되어 수행될 수 있다. 그러나 이는 예시에 지나지 않으며 단계(S3110)에는 다양한 식각 공정이 활용될 수 있다.
단계(S3115)에서 제조 시스템은 도 34에 도시된 바와 같이, 채널 홀들(CH)을 통해 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정을 수행할 수 있다. 식각 공정이 수행된 결과 공간들(3410)이 형성될 수 있다. 마찬가지로, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정으로는 다양한 식각 공정이 활용될 수 있다.
여기서, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정은, 공간들(3410)에 형성될 돌출부들 각각에서 채널 패턴(CP)이 수평 방향으로 돌출되는 길이(a1)를 고려하여 수행될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 길이(a1)의 값을 고려하여, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정이 수행될 수 있다. 결정된 길이(a1)의 값을 고려하여 식각 공정이 수행된다는 것은, 결정된 길이(a1)의 값을 고려하여 식각 정도가 조절되는 것 또는 결정된 길이(a1)의 값을 고려하여 식각 방식이 결정되는 것을 의미할 수 있다.
단계(S3120)에서 제조 시스템은 도 35 내지 38에 도시된 바와 같이, 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정이 수행되어 형성된 공간들(3410)의 상면, 하면 및 측벽을 덮도록 하부 전극층들(BM)을 형성할 수 있다.
보다 상세하게, 단계(S3120)는 도 35에 도시된 바와 같이 공간들(3410)의 상면, 하면 및 측벽과 채널 홀들(CH)의 측벽 및 하면을 덮도록 하부 전극 패턴(BP)을 형성하는 제1 단계; 도 36에 도시된 바와 같이 하부 전극 패턴(BP) 중 돌출부에 대응하는 영역이 형성하는 공간들(3510)에 제4 산화물층(OX4)을 형성하는 제2 단계; 도 37에 도시된 바와 같이 채널 홀들(CH)의 측벽 및 하면에 형성된 하부 전극 패턴(BP)을 제거하여 하부 전극층들(BM)을 형성하는 제3 단계; 및 도 38에 도시된 바와 같이 하부 전극층들(BM)이 형성하는 공간들(3810)에 형성된 제4 산화물층(OX4)을 제거하는 제4 단계로 세분화되어 수행될 수 있다.
단계(S3125)에서 제조 시스템은 도 39에 도시된 바와 같이, 채널 홀들(CH)을 통해 하부 전극층들(TM)의 내부 공간들(3810)의 상면, 하면 및 측벽과, 채널 홀들(CH)의 측벽을 덮도록 게이트 유전체 패턴(DE)을 형성할 수 있다.
단계(S3130)에서 제조 시스템은 도 40에 도시된 바와 같이, 게이트 유전체 패턴(DE) 중 제1 산화물층들(OX1) 각각에서 수평 방향으로의 일부분(3310)에 대한 식각 공정이 수행되어 형성된 공간들(3410)에 대응하는 영역들이 갖는 내부 공간들(3910)의 상면, 하면 및 측벽과, 게이트 유전체 패턴(DE)이 형성된 채널 홀들(CH)의 측벽에 채널 패턴(CP)을 형성할 수 있다.
별도의 단계로 도시되지는 않았으나 제조 시스템은 단계(S3130) 이후, 도 41에 도시된 바와 같이, 채널 패턴(CP)의 내부 공간(4010)에 반도체 패턴(SP)을 형성하여 수직 채널 구조체들(VS)을 제조 완료하고 수직 채널 구조체들(VS) 각각의 상단에 도전 패드(PAD)를 형성할 수 있다.
이어서, 단계(S3135)에서 제조 시스템은 도 42에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 트렌치(Trench)들(TR)을 형성할 수 있다. 트렌치들(TR)의 식각 공정 역시 다양한 식각 공정이 활용될 수 있다. 이하, 트렌치들(TR) 내에 후술되는 수평 구조체들(HS)이 제공되는 것으로 설명되나, 이에 제한되거나 한정되지 않고 단계(S3135)에서 채널 홀들(CH) 각각을 중심으로 하는 튜브 형태의 홀들이 형성됨으로써, 형성된 홀들 내에 후술되는 수평 구조체들(HS)이 제공될 수도 있다.
단계(S3140)에서 제조 시스템은 도 43에 도시된 바와 같이, 트렌치들(TR)을 통해 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정을 수행할 수 있다. 식각 공정이 수행된 결과 공간들(4310)이 형성될 수 있다. 마찬가지로, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정으로는 다양한 식각 공정이 활용될 수 있다.
이 때, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정은, 공간들(4310)에 형성될 강유전체층들(FE)이 하부 전극층들(BM)과 맞닿는 접촉 면적(α)을 고려하여 수행될 수 있다. 보다 상세하게, 도 2a 내지 2b를 참조하여 설명된 바와 같이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 게이트 유전체 패턴(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 만족하도록 결정된 접촉 면적(α)의 값을 고려하여, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정이 수행될 수 있다. 결정된 접촉 면적(α)의 값을 고려하여 식각 공정이 수행된다는 것은, 결정된 접촉 면적(α)의 값을 고려하여 식각 정도가 조절되는 것 또는 접촉 면적(α)의 값을 고려하여 식각 방식이 결정되는 것을 의미할 수 있다.
단계(S3145)에서 제조 시스템은 도 44에 도시된 바와 같이, 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정이 수행되어 형성된 공간들(4310)의 상면, 하면 및 측벽과, 트렌치들(TR)의 측벽을 덮도록 강유전체 패턴(FP)을 형성할 수 있다. 제조 시스템은 강유전체 패턴(FP)은 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 수직 방향을 따라 연장 형성될 수 있다. 그러나 강유전체층 패턴(FP)은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 분극 현상이 발생되는 다양한 강유전성 물질로 형성될 수 있다.
단계(S3150)에서 제조 시스템은 도 45에 도시된 바와 같이, 강유전체 패턴(FP) 중 제2 산화물층들(OX2) 각각에서 수평 방향으로의 일부분(4210)에 대한 식각 공정이 수행되어 형성된 공간들(4310)에 대응하는 영역들이 갖는 내부 공간들(4410)을 채우도록 상부 전극층들(TM)을 형성할 수 있다.
단계(S3155)에서 제조 시스템은 도 46에 도시된 바와 같이, 강유전체 패턴(FP) 중 트렌치들(TR)의 측벽을 덮는 부분을 제거하여 강유전체층들(FE)을 형성할 수 있다.
별도의 단계로 도시되지는 않았으나 제조 시스템은 단계(S3155) 이후, 도 47에 도시된 바와 같이, 트렌치들(TR)에 제5 산화물층(OX5)을 채우고, 도 48에 도시된 바와 같이 도전 패드(PAD)의 상부에 비트 라인 콘택 플러그(BLPG) 및 비트 라인(BL)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-;
    상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들;
    상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및
    상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되는 상부 전극층들
    을 포함하는 3차원 구조 메모리.
  2. 제1항에 있어서,
    상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은,
    상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리.
  3. 제2항에 있어서,
    상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은,
    상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 강유전체층들이 상기 하부 전극층들과 맞닿는 각각의 일부분의 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이하로 작게 조절되는 것은 특징으로 하는 3차원 구조 메모리.
  4. 제1항에 있어서,
    상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는,
    상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리.
  5. 제4항에 있어서,
    상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는,
    상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 하는 3차원 구조 메모리.
  6. 제1항에 있어서,
    상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는,
    상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리.
  7. 제6항에 있어서,
    상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는,
    상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 하는 3차원 구조 메모리.
  8. 제1항에 있어서,
    상기 강유전체층들 각각은,
    분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 3차원 구조 메모리.
  9. 제1항에 있어서,
    상기 강유전체층들 각각은,
    상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성하는 것을 특징으로 하는 3차원 구조 메모리.
  10. 제1항에 있어서,
    상기 3차원 구조 메모리는,
    상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 인가되는 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜, 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 구조 메모리.
  11. 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 프로그램 동작 방법에 있어서,
    상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 프로그램 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 접지 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각을 플로팅시키는 단계;
    상기 비트 라인에 인가되는 상기 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL에 인가되는 상기 전원 전압 사이의 차이로 GIDL을 발생시켜, 상기 선택된 수직 채널 구조체의 상기 채널 패턴에 홀을 주입 및 확산시키는 단계; 및
    상기 선택된 수직 채널 구조체의 상기 채널 패턴에 상기 홀이 주입 및 확산되고 상기 선택된 워드 라인에만 접지 전압이 인가됨에 응답하여, 상기 강유전체층들 중 상기 대상 메모리 셀에 대응하는 강유전체층에 분극 현상을 발생시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 구조 메모리의 프로그램 동작 방법.
  12. 제11항에 있어서,
    상기 수직 채널 구조체들 중 상기 선택된 수직 채널 구조체를 제외한 비선택된 수직 채널 구조체들에 대해 상기 GIDL을 발생시키지 않음에 응답하여 상기 비선택된 수직 채널 구조체들 각각의 상기 채널 패턴에 상기 홀을 주입 및 확산시키지 않는 단계
    를 더 포함하는 3차원 구조 메모리의 프로그램 동작 방법.
  13. 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 소거 동작 방법에 있어서,
    상기 수직 채널 구조체들 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수직 채널 구조체들의 비트 라인들 각각에 접지 전압을 인가하는 단계;
    상기 일부 수직 채널 구조체들에 연결된 SSL(String Selection Line)들 각각에 전원 전압을 인가하는 단계;
    상기 일부 수직 채널 구조체들에 대응하는 워드 라인들 각각에 소거 전압을 인가하는 단계; 및
    상기 일부 수직 채널 구조체들의 상기 비트 라인들 각각에 상기 접지 전압이 인가되고 상기 일부 수직 채널 구조체들에 연결된 상기 SSL들 각각에 상기 전원 전압이 인가되며 상기 일부 수직 채널 구조체들에 대응하는 상기 워드 라인들 각각에 상기 소거 전압이 인가됨에 응답하여, 상기 일부 수직 채널 구조체들에 포함되는 메모리 셀들에 대한 소거 동작을 수행하는 단계
    를 포함하는 3차원 구조 메모리의 소거 동작 방법.
  14. 수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 판독 동작 방법에 있어서,
    상기 수직 채널 구조체들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 판독 전압을 인가하는 단계;
    상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각에 패스 전압을 인가하는 단계; 및
    상기 선택된 수직 채널 구조체의 상기 비트 라인에 상기 제1 전압이 인가되고 상기 선택된 수직 채널 구조체에 연결된 상기 SSL에 상기 전원 전압이 인가되며 상기 선택된 워드 라인에 상기 판독 전압이 인가되고 상기 비선택된 워드 라인들 각각에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계
    를 포함하는 3차원 구조 메모리의 판독 동작 방법.
  15. 기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계;
    상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계;
    상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계;
    상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계;
    상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계;
    상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계;
    상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계;
    상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계;
    상기 채널 홀들을 통해 상기 강유전체층들의 수직 부분들을 제거하는 단계;
    상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계; 및
    상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계
    를 포함하는 3차원 구조 메모리의 제조 방법.
  16. 기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계;
    상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계;
    상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계;
    상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계;
    상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계;
    상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계;
    상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계;
    상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계;
    상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계; 및
    상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계
    를 포함하는 3차원 구조 메모리의 제조 방법.
  17. 일 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 채널 구조체들;
    상기 채널 구조체들 각각에 대해 직교하며 접촉되는 하부 전극층들;
    상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및
    상기 강유전체층들과 각각 접촉되는 상부 전극층들
    을 포함하고,
    상기 채널 구조체들 각각의 상기 게이트 유전체 패턴, 상기 강유전체층들 및 상기 하부 전극층들은,
    상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 구조 메모리.
  18. 일 방향으로 연장 형성된 채 채널 패턴을 각각 포함하는 채널 구조체들;
    상기 채널 구조체들 각각의 채널 패턴에 접촉되는 게이트 유전체층들;
    상기 게이트 유전체층들과 각각 접촉되는 하부 전극층들;
    상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및
    상기 강유전체층들과 각각 접촉되는 상부 전극층들
    을 포함하고,
    상기 게이트 유전체층들, 상기 강유전체층들 및 상기 하부 전극층들은,
    상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 구조 메모리.
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