KR20220134659A - 반도체 구조 및 그 제조 방법, 메모리 - Google Patents

반도체 구조 및 그 제조 방법, 메모리 Download PDF

Info

Publication number
KR20220134659A
KR20220134659A KR1020227032256A KR20227032256A KR20220134659A KR 20220134659 A KR20220134659 A KR 20220134659A KR 1020227032256 A KR1020227032256 A KR 1020227032256A KR 20227032256 A KR20227032256 A KR 20227032256A KR 20220134659 A KR20220134659 A KR 20220134659A
Authority
KR
South Korea
Prior art keywords
active
semiconductor
electrode
forming
pillar
Prior art date
Application number
KR1020227032256A
Other languages
English (en)
Inventor
더위안 샤오
씽송 수
광수 샤오
Original Assignee
창신 메모리 테크놀로지즈 아이엔씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202210708950.4A external-priority patent/CN117320436A/zh
Application filed by 창신 메모리 테크놀로지즈 아이엔씨 filed Critical 창신 메모리 테크놀로지즈 아이엔씨
Publication of KR20220134659A publication Critical patent/KR20220134659A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H01L27/10823—
    • H01L27/10876—
    • H01L27/10885—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예는 반도체 구조 및 그 제조 방법, 메모리를 개시하고, 여기서, 상기 반도체 구조는, 복수 개의 제1 활성 필러; 복수 개의 제1 전극; 복수 개의 제1 유전층; 및 제2 전극을 포함하고, 상기 복수 개의 제1 활성 필러는 제1 방향 및 제2 방향을 따라 어레이로 배열되며; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 활성 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되며; 각 상기 제1 전극은 상기 제1 활성 필러의 측벽을 커버하고, 상기 제1 전극은 이격되어 설치된 제1 오목 홈 중에 위치하며, 각 상기 제1 오목 홈은 각 상기 제1 활성 필러의 표면을 둘러싸고; 각 상기 제1 유전층은 상기 제1 전극의 측벽 및 인접한 두 개의 상기 제1 전극 사이 틈의 밑부분을 커버하며; 상기 제2 전극은 상기 복수 개의 제1 유전층의 표면을 커버한다.

Description

반도체 구조 및 그 제조 방법, 메모리
관련 출원의 상호 참조
본 발명은 출원번호가 202210708950.4이고, 출원일자가 2022년 06월 21일이며, 발명의 명칭이 "반도체 구조 및 그 제조 방법, 메모리"인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 전부 내용은 참조로서 본 발명에 인용된다.
본 발명은 반도체 기술 분야에 관한 것으로서, 구체적으로, 반도체 구조 및 그 제조 방법, 메모리에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)의 저장 어레이 아키텍처는 하나의 트랜지스터 및 하나의 축전기를 포함하는 저장 유닛(즉 1T1C의 저장 유닛)으로 구성된 어레이이다. 트랜지스터의 게이트와 워드 라인은 서로 연결되고, 드레인과 비트 라인은 서로 연결되며, 소스와 축전기는 서로 연결된다.
동적 랜덤 액세스 메모리의 크기가 계속 축소됨에 따라, 축전기의 크기도 따라서 축소된다. 동적 랜덤 액세스 메모리 중 축전기의 성능을 보장하는 것은, 시급히 해결해야 할 문제이다.
이를 감안하여, 본 발명의 실시예는 반도체 구조 및 그 제조 방법, 메모리를 제공한다.
본 발명의 일 측면에 따라, 반도체 구조를 제공하고, 상기 반도체 구조는,
복수 개의 제1 활성 필러; 복수 개의 제1 전극; 복수 개의 제1 유전층; 및 제2 전극을 포함하고, 상기 복수 개의 제1 활성 필러는 제1 방향 및 제2 방향을 따라 어레이로 배열되며; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 활성 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되며; 각 상기 제1 전극은 상기 제1 활성 필러의 측벽을 커버하고, 상기 제1 전극은 이격되어 설치된 제1 오목 홈 중에 위치하며, 각 상기 제1 오목 홈은 각 상기 제1 활성 필러의 표면을 둘러싸고; 각 상기 제1 유전층은 상기 제1 전극의 측벽 및 인접한 두 개의 상기 제1 전극 사이 틈의 밑부분을 커버하며; 상기 제2 전극은 상기 복수 개의 제1 유전층의 표면을 커버한다.
상기 방안에서, 상기 반도체 구조는,
복수 개의 제2 활성 필러, 복수 개의 제3 전극, 복수 개의 제2 유전층 및 제4 전극을 더 포함하고, 상기 복수 개의 제2 활성 필러는 상기 제1 활성 필러 위에 위치하며, 각 상기 제2 활성 필러와 상응한 상기 제1 활성 필러가 상기 제1 방향 및 상기 제2 방향이 위치하는 평면 위에서의 정투영은 중합되고; 각 상기 제3 전극은 상기 제2 활성 필러의 측벽을 커버하며, 상기 제3 전극은 이격되어 설치된 제3 오목 홈 중에 위치하고, 각 상기 제3 오목 홈은 각 상기 제2 활성 필러의 표면을 둘러싸며, 상기 제3 전극 및 상기 제1 전극은 서로 연결되고; 각 상기 제2 유전층은 상기 제3 전극의 측벽을 커버하며, 상기 제2 유전층 및 상기 제1 유전층은 서로 연결되고; 상기 제4 전극은 상기 복수 개의 제2 유전층을 커버하며, 상기 제4 전극 및 상기 제2 전극은 서로 연결된다.
상기 방안에서, 상기 반도체 구조는,
기판; 복수 개의 산화 필러; 제1 희생층 및 제1 유전층을 더 포함하고, 상기 기판 표면에는 제2 산화층이 형성되며; 상기 복수 개의 산화 필러는 상기 제2 산화층 위에 위치하고, 각 상기 제1 활성 필러는 모두 상응한 상기 산화 필러의 상단면 위에 위치하며; 상기 제1 희생층은 복수 개의 상기 산화 필러의 틈 중에 위치하고; 상기 제1 유전층은 상기 제1 전극의 측벽 및 상기 제1 희생층의 상단면을 커버한다.
상기 방안에서, 상기 반도체 구조는,
복수 개의 제3 활성 필러 및 복수 개의 트랜지스터를 더 포함하고, 각 상기 제3 활성 필러는 모두 상응한 상기 제1 활성 필러의 상단면 위에 위치하며; 각 상기 트랜지스터의 트렌치 구조는 상기 제3 활성 필러 내에 위치하고, 상기 트렌치 구조의 연장 방향은 상기 제1 방향 및 상기 제2 방향이 위치하는 평면에 수직된다.
상기 방안에서, 상기 트랜지스터는,
적어도 상기 제3 활성 필러 일 측을 둘러싸고 설치된 게이트 구조; 및
상기 제3 활성 필러의 상대적 양단에 각각 설치된 소스 및 드레인을 포함한다.
상기 방안에서, 상기 반도체 구조는,
복수 개의 비트 라인을 더 포함하고, 상기 복수 개의 비트 라인은 상기 트랜지스터 위쪽에 위치하여, 상기 제3 활성 필러의 상단과 전기적 접촉된다.
본 발명의 다른 일 측면에 따라, 메모리를 제공하고, 상기 메모리는, 하나 또는 복수 개의 본 발명의 상기 방안 중 어느 한 방안에 따른 반도체 구조를 포함한다.
본 발명의 또 다른 일 측면에 따라, 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조의 제조 방법은,
기판을 제공하고, 상기 기판 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하되; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 반도체 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되는 단계;
복수 개의 상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 반도체 필러의 표면에서 산화층을 형성하는 단계;
상기 산화층의 틈에 제1 희생 재료를 충진하는 단계;
일부 상기 산화층을 제거하여, 제1 활성 필러 및 제1 오목 홈을 얻는 단계;
상기 제1 오목 홈에서 제1 전극을 형성하는 단계;
상기 산화층의 틈 중의 일부 상기 제1 희생 재료를 제거하여, 제2 오목 홈을 형성하는 단계;
상기 제2 오목 홈 측벽 및 밑부분을 커버하는 제1 유전층을 형성하는 단계; 및
상기 제1 유전층이 형성된 제2 오목 홈에서 제2 전극을 형성하는 단계를 포함한다.
상기 방안에서, 상기 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하는 단계는, 상기 기판을 에칭하여, 상기 기판 위에서 제1 방향을 따라 간격을 두고 배열된 복수 개의 제1 홈 및 제2 방향을 따라 간격을 두고 배열된 복수 개의 제2 홈을 형성하되, 상기 제1 홈 및 상기 제2 홈 중 적어도 하나의 밑부분에 대해 확대 처리를 수행하여, 각 상기 제1 반도체 필러로 하여금 제1 부분 및 상기 제1 부분 위에 위치하는 제2 부분을 포함하도록 하고, 상기 제1 부분의 최대 직경폭은 상기 제2 부분의 최소 직경폭보다 작은 단계를 포함한다.
상기 방안에서, 상기 제1 반도체 필러의 표면에서 산화층을 형성하는 단계는,
상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 부분이 산화 필러로 완전히 산화되고, 노출된 상기 제2 부분의 표면이 제1 산화층으로 산화되며, 상기 기판의 표면이 제2 산화층으로 산화되도록 하는 단계를 포함한다.
상기 방안에서, 상기 산화층의 틈에 제1 희생 재료를 충진하는 단계는,
복수 개의 상기 산화 필러의 틈 및 상기 제1 산화층의 틈에 제1 희생 재료를 충진하는 단계; 및
상기 제1 산화층의 틈 중의 제1 희생 재료를 제거하여, 제2 오목 홈을 형성할 때, 복수 개의 상기 산화 필러의 틈 중의 상기 제1 희생 재료는 유지되어, 제1 희생층을 형성하는 단계를 포함한다.
상기 방안에서, 상기 반도체 구조의 제조 방법은,
상기 제2 전극을 형성한 다음, 상기 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계;
상기 제2 반도체 필러에 대해 산화 처리를 수행하여, 상기 제2 반도체 필러에서 노출된 표면으로 하여금 제3 산화층으로 산화되도록 하는 단계;
상기 제3 산화층의 틈에 제2 희생 재료를 충진하는 단계;
상기 제3 산화층을 제거하여, 제2 활성 필러를 얻고 제3 오목 홈을 형성하는 단계;
상기 제3 오목 홈에서 제3 전극을 형성하는 단계;
상기 제2 희생 재료를 제거하여, 제4 오목 홈을 형성하는 단계;
상기 제4 오목 홈의 측벽에서 제2 유전층을 형성하는 단계; 및
제2 유전층이 형성된 제4 오목 홈에서 제4 전극을 형성하되; 상기 제1 전극 및 상기 제3 전극은 서로 연결되고, 상기 제1 유전층 및 상기 제2 유전층은 서로 연결되며, 상기 제2 전극 및 상기 제4 전극은 서로 연결되는 단계를 더 포함한다.
상기 방안에서, 상기 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계는,
제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계; 및
상기 제2 반도체 베이스에서 복수 개의 제1 방향을 따라 간격을 두고 배열된 제3 홈 및 복수 개의 제2 방향을 따라 간격을 두고 배열된 제4 홈을 형성하여, 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계를 포함한다.
상기 방안에서, 상기 제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계는,
에피텍셜 성장(epitaxial growth) 공정을 사용하여, 제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계를 포함한다.
상기 방안에서, 상기 반도체 구조의 제조 방법은, 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제3 활성 필러를 형성하되, 각 상기 제3 활성 필러는 모두 상응한 상기 제1 활성 필러의 상단면 위에 위치하는 단계;
상기 제3 활성 필러의 적어도 일 측을 커버하는 게이트 구조를 형성하는 단계; 및
상기 제3 활성 필러의 상대적 양단에서 각각 소스, 드레인을 형성하는 단계를 더 포함한다.
상기 방안에서, 상기 반도체 구조의 제조 방법은,
상기 제3 활성 필러 위에서 복수 개의 비트 라인을 형성하되; 상기 복수 개의 비트 라인과 상기 제3 활성 필러의 상단은 전기적 접촉되는 단계를 더 포함한다.
본 발명의 실시예는 반도체 구조 및 그 제조 방법, 메모리를 제공하고, 상기 반도체 구조의 제조 방법은, 기판을 제공하고, 상기 기판 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하되; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 반도체 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되는 단계; 복수 개의 상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 반도체 필러의 표면에서 산화층을 형성하는 단계; 상기 산화층의 틈에 제1 희생 재료를 충진하는 단계; 일부 상기 산화층을 제거하여, 제1 활성 필러 및 제1 오목 홈을 얻는 단계; 상기 제1 오목 홈에서 제1 전극을 형성하는 단계; 상기 산화층의 틈 중의 일부 상기 제1 희생 재료를 제거하여, 제2 오목 홈을 형성하는 단계; 상기 제2 오목 홈 측벽 및 밑부분을 커버하는 제1 유전층을 형성하는 단계; 및 상기 제1 유전층이 형성된 제2 오목 홈에서 제2 전극을 형성하는 단계를 포함한다. 본 발명의 실시예에서, 기판 위에서 먼저 복수 개의 제1 반도체 필러를 형성하고, 복수 개의 제1 반도체 필러의 표면에 대해 산화 처리를 수행하여 산화층을 형성하며, 산화층의 틈에 제1 희생 재료를 충진한 다음, 다시 일부 산화층을 제거하는 것을 통해, 복수 개의 제1 반도체 필러 사이에서 복수 개의 제1 오목 홈을 형성하고, 복수 개의 제1 오목 홈에서 복수 개의 제1 전극을 직접 형성하여, 형성된 복수 개의 제1 전극 사이로 하여금 서로 독립적이도록 함으로써, 복수 개의 제1 전극 사이의 상호 간섭 문제를 개선하여, 반도체 구조의 성능을 향상시킨다.
도 1은 본 발명의 실시예에서 제공하는 DRAM 트랜지스터의 회로 연결 예시도이다.
도 2는 본 발명의 실시예에서 제공하는 반도체 구조의 제조 방법의 흐름 예시도이다.
도 3a 내지 도 3l는 본 발명의 실시예에서 제공하는 반도체 구조의 제조 과정의 단면 예시도이다.
본 발명의 실시예의 기술 방안 및 장점을 더욱 명확하게 하기 위해, 아래에 도면 및 실시예를 결합하여 본 발명의 기술 방안에 대해 추가로 상세히 설명한다. 비록 도면에서 본 발명의 예시적 실시 방법을 나타냈지만, 여기서 설명된 실시 방식에 한정되지 않고 다양한 형태로 본 발명을 구현할 수 있는 것을 이해해야 한다. 반대로, 이러한 실시 형태를 제공하는 것은 본 발명을 더욱 투철하게 이해할 수 있고, 본 발명의 범위를 본 분야의 기술자한테 완전하게 전달할 수 있도록 하기 위한 것이다.
아래 단락에서 도면을 참조하여 예를 드는 방식으로 본 발명을 더욱 구체적으로 설명한다. 아래의 설명 및 청구 범위에 따라, 본 발명의 장점 및 결점은 더욱 뚜렷해진다. 설명해야 할 것은, 도면은 모두 매우 간소화된 형태를 사용하고 모두 정밀하지 않은 비율을 사용하며, 본 발명의 실시예를 편리하고, 명확하게 보조적으로 설명하기 위한 것일 뿐이다.
이해할 수 있는 것은, 본 발명에서의 "……위", "……위에" 및 "……위쪽"의 뜻은 가장 넓은 방식으로 해석됨으로써, "……위"로 하여금 그가 특정 물체 위에 있고 그 사이에 중간 특징 또는 층(즉 직접 특정 물체 위에 있음)의 뜻이 없는 것을 나타낼 뿐만 아니라, 그가 어떤 물체 위에 있고 그 사이에 중간 특징 또는 층의 뜻이 있는 것을 더 포함한다.
또한, 설명의 편의를 위해, 본문에서 "……위", "……위에", "……위쪽에", "위" 및 "윗부분" 등과 같은 공간적 상대 용어를 사용하여 도면에 도시된 바와 같은 소자 또는 특징과 다른 소자 또는 특징의 관계를 설명할 수 있다. 도면에서 설명된 방향을 제외하고, 공간적 상대 용어는 기기가 사용되거나 작동될 때의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 방식으로 방향을 정할 수 있고(90도 회전하거나 다른 방향에 있음) 마찬가지로 상응하게 본문에서 사용된 공간적 상대 설명 용어를 해석할 수 있다.
본 발명의 실시예에 있어서, 용어 "기판"은 그 위에 후속적 재료층이 추가된 재료를 의미한다. 기판 자체는 그래픽화될 수 있다. 기판 상단에 추가된 재료는 그래픽화될 수 있거나 그래픽화되지 않은 것을 유지할 수 있다. 또한, 기판은 예를 들어 규소, 규소 게르마늄, 게르마늄, 갈륨 비소, 인듐 포스파이드(Indium phosphide) 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 예를 들어 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 비전도성 재료로 만들어질 수 있다.
본 발명의 실시예에 있어서, 용어 "층"은 두께를 구비하는 영역이 포함된 재료 부분을 의미한다. 층은 아래 또는 위쪽 구조의 전체에서 연장될 수 있거나, 아래 또는 위쪽 구조 범위보다 작은 범위를 구비할 수 있다. 또한, 층은 두께가 연속 구조 두께보다 작은 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 윗표면 및 밑표면 사이에 위치할 수 있거나, 층은 연속 구조 윗표면 및 밑표면 위치의 임의의 수평면 사이에 있을 수 있다. 층은 수평, 수직 및 경사 표면 중 적어도 하나를 따라 연장될 수 있다. 층은 복수 개의 서브 층을 포함한다. 예를 들어, 상호 연결층은 하나 또는 복수 개의 도체 및 접촉 서브층 (여기서 상호 연결선 및 비아홀 접촉점 중 적어도 하나를 형성) 및 하나 또는 복수 개의 유전체 서브층을 포함할 수 있다.
본 발명의 실시예에 있어서, 용어 "제1", "제2" 등은 유사한 대상을 구별하기 위한 것이고, 특정된 순서 또는 선후 순서를 설명하는데 사용될 필요는 없다.
본 발명의 실시예에서 언급된 반도체 구조는 후속 공정에 사용되어 최종적인 소자 구조의 적어도 일부분을 형성한다. 여기서, 상기 최종적인 소자는 메모리를 포함할 수 있고, 상기 메모리는 동적 랜덤 액세스 메모리를 포함하지만 이에 한정되지 않으며, 아래에 단지 동적 랜덤 액세스 메모리를 예로 들어 설명한다.
그러나 설명해야 할 것은, 아래의 실시예에서 동적 랜덤 액세스 메모리에 관한 설명은 단지 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다.
동적 랜덤 액세스 메모리 기술의 발전에 따라, 저장 유닛의 크기는 점점 작아지고, 그 어레이 아키텍처는 8F2에서 6F2로 되며 또 4F2로 되었고; 또한, 동적 랜덤 액세스 메모리에서 이온 및 누전 전류에 대한 수요에 기반하여, 메모리의 아키텍처는 평면 어레이 트랜지스터(Planar Array Transistor)에서 리세스 게이트 어레이 트랜지스터 (Recess Gate Array Transistor)로 되며, 또한 리세스 게이트 어레이 트랜지스터에서 매립식 트렌치 어레이 트랜지스터 (Buried Channel Array Transistor)로 되고, 다시 매립식 트렌치 어레이 트랜지스터에서 수직 트렌치 어레이 트랜지스터 (Vertical Channel Array Transistor)로 된다.
본 발명의 일부 실시예에 있어서, 평면 트랜지스터, 리세스 게이트 어레이 트랜지스터, 매립식 트랜지스터인지 수직 게이트 트랜지스터인지 막론하고, 동적 랜덤 액세스 메모리는 모두 복수 개의 저장 유닛 구조로 구성되며, 각 저장 유닛 구조는 주로 트랜지스터와 트랜지스터에 의해 제어되는 저장 유닛(메모리 커패시터)으로 구성되고, 즉 동적 랜덤 액세스 메모리는 하나의 트랜지스터(Transistor, T) 및 하나의 커패시터(Capacitor, C)(1T1C)의 아키텍처를 포함하며; 그 주요한 작용 원리는 커패시터 내에 저장된 전하의 많고 적음을 사용하여 이진 비트(bit)는 l인지 0인지를 대표하는 것이다.
도 1은 본 발명의 실시예에서 제공하는 1T1C의 아키텍처를 사용하는 회로 연결 예시도이고; 도 1에 도시된 바와 같이, 트랜지스터 T의 드레인과 비트 라인(Bit Line, BL)은 전기적 연결되고, 트랜지스터 T의 소스와 커패시터 C의 그중 하나 전극판은 전기적 연결되며, 커패시터 C의 다른 전극판은 참조 전압을 연결할 수 있고, 상기 참조 전압은 대지 전압일 수 있으며 다른 전압일 수도 있고, 트랜지스터 T의 게이트와 워드 라인(Word Line, WL)은 연결되며; 워드 라인(WL)을 통해 전압을 인가하여 트랜지스터 T가 온 또는 오프되는 것을 제어하고, 비트 라인(BL)은 트랜지스터 T가 온일 때, 상기 트랜지스터 T에 대해 판독 또는 기입 동작을 실행하기 위한 것이다.
그러나, 메모리의 소형화 발전을 구현하기 위해, 동적 랜덤 액세스 메모리의 크기는 계속 작아지고, 커패시터의 크기도 따라서 작아짐으로써, 커패시터를 형성하는 공정으로 하여금 난이도가 점점 커지며, 동시에 커패시터는 사용 과정에 누전 문제가 존재하고, 커패시터 중의 복수 개의 하부 전극판 사이에 서로 간섭하는 문제가 존재하도록 한다.
이에 기반하여, 상기 문제 중의 하나 또는 복수 개를 해결하기 위해, 본 발명의 실시예는 반도체 구조의 제조 방법을 제공하여, 커패시터의 누전 문제 및 커패시터 중의 복수 개의 하부 전극판 사이에 서로 간섭하는 문제를 개선할 수 있다. 도 2는 본 발명의 실시예에서 제공하는 반도체 구조의 제조 방법의 흐름 예시도이다. 도 2에 도시된 바와 같이, 본 발명의 실시예에서 제공하는 반도체 구조의 제조 방법은 아래 단계를 포함할 수 있다.
단계 S100에 있어서, 기판을 제공하고, 상기 기판 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하되; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 반도체 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차된다.
단계 S200에 있어서, 복수 개의 상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 반도체 필러의 표면에서 산화층을 형성한다.
단계 S300에 있어서, 상기 산화층의 틈에 제1 희생 재료를 충진한다.
단계 S400에 있어서, 일부 상기 산화층을 제거하여, 제1 활성 필러 및 제1 오목 홈을 얻는다.
단계 S500에 있어서, 상기 제1 오목 홈에서 제1 전극을 형성한다.
단계 S600에 있어서, 상기 산화층의 틈 중의 일부 상기 제1 희생 재료를 제거하여, 제2 오목 홈을 형성한다.
단계 S700에 있어서, 상기 제2 오목 홈 측벽 및 밑부분을 커버하는 제1 유전층을 형성한다.
단계 S800에 있어서, 상기 제1 유전층이 형성된 제2 오목 홈에서 제2 전극을 형성한다.
이해해야 할 것은, 도 2에 도시된 단계는 배타적이지 않고, 도시된 동작 중의 임의의 단계 이전, 이후 또는 사이에서 다른 단계를 실행할 수도 있으며; 도 2에 도시된 각 단계는 실제 수요에 따라 순서 조정을 수행할 수 있다. 도 3a 내지 도 3l는 본 발명의 실시예에서 제공하는 반도체 구조의 제조 과정의 단면 예시도이다. 설명해야 할 것은, 도 3a 내지 도 3l는 완전한 반도체 구조의 제조 방법을 반영하는 구현 과정 예시도이고, 일부 도면에서 도시되지 않은 부분에 대해서는 서로 공용할 수 있다. 아래에 도 2, 도 3a 내지 도 3l를 결합하여, 본 발명의 실시예에서 제공하는 반도체 구조의 제조 방법에 대해 상세하게 설명한다.
단계 S100에 있어서, 주로 기판(101)을 제공하고, 기판(101) 위에서 복수 개의 제1 반도체 필러(102-1)를 형성한다.
일부 실시예에 있어서, 상기 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러(102-1)를 형성하는 단계는, 상기 기판(101)을 에칭하여, 상기 기판(101) 위에서 제1 방향을 따라 간격을 두고 배열된 복수 개의 제1 홈(110) 및 제2 방향을 따라 간격을 두고 배열된 복수 개의 제2 홈(111)을 형성하되, 상기 제1 홈(110) 및 상기 제2 홈(111) 중 적어도 하나의 밑부분에 대해 확대 처리를 수행하여, 각 상기 제1 반도체 필러(102-1)로 하여금 제1 부분(113) 및 상기 제1 부분(113) 위에 위치하는 제2 부분(112)을 포함하도록 하고, 상기 제1 부분(113)의 최대 직경폭은 상기 제2 부분(112)의 최소 직경폭보다 작은 단계를 포함한다.
일부 구체적인 예시에 있어서, 상기 기판(101)은 단원자 반도체 재료 기판(예를 들어 규소(Si) 기판, 게르마늄(Ge) 기판 등), 복합 반도체 재료 기판(예를 들어 게르마늄 규소(SiGe) 기판 등), 실리콘 온 인슐레이터(SOI) 기판, 게르마늄 온 인슐레이터(GeOI) 기판 등을 포함할 수 있다. 바람직하게, 상기 기판은 규소 기판이다.
일부 구체적인 예시에 있어서, 상기 기판(101)은 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정 등 공정을 통해 형성될 수 있다.
아래에 도 3a 내지 도 3d를 결합하여 제1 반도체 필러(102-1)의 형성 과정에 대해 상세하게 설명한다.
도 3a에 도시된 바와 같이, 기판(101)의 표면에 대해 제1 에칭을 수행하여, 기판(101)에서 제1 방향을 따라 간격을 두고 배열된 복수 개의 제1 홈(110)을 형성한다. 여기서, 각 상기 제1 홈(110)은 제2 방향을 따라 연장된다.
여기서, 상기 제1 방향과 기판(101)의 표면은 평행되고; 상기 제2 방향과 상기 제1 방향은 서로 교차되며, 상기 기판(101)의 표면과 평행된다. 제3 방향은 제1 반도체 필러(102-1)의 연장 방향이고, 상기 제3 방향은 상기 기판(101)의 표면의 표면에 수직된다.
여기서, 제1 방향과 제2 방향이 서로 교차되는 것은, 제1 방향과 제2 방향 사이의 협각은 0-90도인 것으로 이해할 수 있다.
본 발명을 명확하게 설명하기 위해, 아래 실시예에서 제1 방향과 제2 방향이 수직되는 것을 예로 들어 설명한다. 예시적으로, 상기 제1 방향은 도 3a에 도시된 X축 방향이고; 상기 제2 방향은 도 3a에 도시된 Y축 방향이며; 상기 제3 방향은 도 3a에 도시된 Z축 방향이다. 그러나 설명해야 할 것은, 아래 실시예에서 방향에 관한 설명은 단지 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다.
일부 구체적인 예시에 있어서, 상기 제1 홈(110)은 얕은 트렌치 분리(Shallow Trench Isolation, STI) 구조를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 제1 홈(110)을 형성하는 방법은 건식 플라즈마 에칭 공정을 포함하지만 이에 한정되지 않는다.
도 3b에 도시된 바와 같이, 상기 제1 홈(110)에서 제1 절연층(119)을 형성하되; 상기 제1 절연층(119)의 상단면과 기판(101)의 상단면은 기본상 같은 높이이고; 상기 제1 절연층(119)은 지지 작용을 하기 위한 것이다.
일부 구체적인 예시에 있어서, 상기 제1 절연층(119)의 구성 재료는 산화 규소(SiO2)를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 제1 절연층(119)을 형성하는 방법은 PVD, CVD, ALD 등 공정을 포함하지만 이에 한정되지 않는다.
도 3c에 도시된 바와 같이, 제1 절연층(119)이 형성된 기판(101)에 대해 제2 에칭을 수행하여, 상기 기판(101)에서 복수 개의 제2 홈(111)을 형성하되; 복수 개의 제2 홈(111)은 제2 방향을 따라 간격을 두고 배열되고, 각 상기 제2 홈(111)은 제1 방향을 따라 연장되며; 다시 말하면, 상기 제1 홈(110) 및 상기 제2 홈(111)은 서로 교차된다.
일부 구체적인 예시에 있어서, 제1 방향과 제2 방향이 수직될 때, 상기 제1 홈(110) 및 상기 제2 홈(111)은 서로 수직된다.
일부 구체적인 예시에 있어서, 복수 개의 상기 제1 홈(110)은 X축 방향을 따라 간격을 두고 배열되고; 상기 제1 홈(110)은 Y축 방향을 따라 연장되며; 복수 개의 상기 제2 홈(111)은 Y축 방향을 따라 간격을 두고 배열되; 각 상기 제2 홈(111)은 X축 방향을 따라 연장된다.
일부 구체적인 예시에 있어서, 제2 홈(111)을 형성하는 방법은 건식 플라즈마 에칭 공정을 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 상기 제2 홈(111)은 얕은 트렌치 분리(STI) 구조를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 제1 홈(110)의 제3 방향에서의 깊이와 제2 홈(111)의 제3 방향에서의 깊이는 동일할 수 있고, 상이할 수도 있다.
바람직하게, 제1 홈(110)의 제3 방향에서의 깊이와 제2 홈(111)의 제3 방향에서의 깊이는 동일하고, 이렇게, 제조 과정에서 공정 파라미터에 대한 조정을 줄임으로써, 공정 난이도를 낮출 수 있다.
여기서, 제1 홈(110) 및 제2 홈(111)은 상기 기판(101)을 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러(102-1)로 분할한다.
일부 구체적인 예시에 있어서, 기판(101)의 표면 위에서 메시 형태의 마스크층을 형성하고, 상기 메시 형태의 마스크층을 마스크로 사용하여 기판(101)에 대해 에칭을 수행하고, 동시에 제1 홈(110) 및 제2 홈(111)을 형성하여, 기판(101)에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러(102-1)를 형성할 수도 있다.
계속하여, 도 3c에 도시된 바와 같이, 각 상기 제1 홈(110) 및 상기 제2 홈(111) 중 적어도 하나의 밑부분에 대해 확대 처리를 수행하되; 상기 확대 처리는 제1 홈(110)의 밑부분에 대해 제1 방향에 따라 에칭하는 것; 및 제2 홈(111)의 밑부분에 대해 제2 방향에 따라 에칭하는 것 중 적어도 하나를 수행하여, 제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분의 상기 제1 방향에 따른 직경폭으로 하여금 상응한 홈의 상단의 상기 제1 방향에 따른 직경폭보다 크도록 하는 것;
및
제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분의 상기 제2 방향에 따른 직경폭으로 하여금 상응한 홈의 상단의 상기 제2 방향에 따른 직경폭보다 크도록 하는 것 중 적어도 하나로 이해할 수 있다.
일부 구체적인 예시에 있어서, 사용된 에칭 공정은 습식 에칭 공정, 건식 에칭 공정 등을 포함할 수 있다.
예시적으로, 상기 습식 에칭 공정에서, 에칭제를 제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분에 통과시켜, 에칭제의 이방성 에칭을 통해, 제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분의 X축 방향에 따른 직경폭을 증가시키는 것; 및 제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분의 Y축 방향에 따른 직경폭을 증가시키는 것 중 적어도 하나를 수행한다.
예시적으로, 상기 건식 에칭 공정에서, 플라즈마를 제어하여 가로 방향 에칭하는 것을 통해, 제1 홈(110)의 밑부분 및 제2 홈(111)의 밑부분 중 적어도 하나에서 직경폭이 확대된 홈 구조를 형성한다.
본 발명의 실시예에서, 각 상기 제1 홈(110) 및 상기 제2 홈(111) 중 적어도 하나의 밑부분에 대해 확대 처리를 수행하는 과정을 거친 다음, 에칭 공정은 기판(101) 위에 위치하는 복수 개의 제1 반도체 필러(102-1)의 밑부분 영역으로 하여금 에칭되도록 하여, 제1 반도체 필러(102-1)의 밑부분 영역 크기는 작아진다.
다시 말하면, 상기 제1 반도체 필러(102-1)는 제1 부분(113) 및 상기 제1 부분(113) 위에 위치하는 제2 부분(112)을 포함하되; 상기 제1 반도체 필러(102-1)의 제2 부분(112)은 상기 제1 반도체 필러(102-1)의 제1 부분(113) 위에 위치한다.
예시적으로, 단지 제1 홈(110)에 대해서만 확대 처리를 수행할 때, 상기 제1 반도체 필러(102-1)의 제1 부분(113)의 X축 방향에 따른 최대 직경폭은 상기 제1 반도체 필러(102-1)의 제2 부분(112)의 X축 방향에 따른 최소 직경폭보다 작다.
예시적으로, 단지 제2 홈(111)에 대해서만 확대 처리를 수행할 때, 상기 제1 반도체 필러(102-1)의 제1 부분(113)의 Y축 방향에 따른 최대 직경폭은 상기 제1 반도체 필러(102-1)의 제2 부분(112)의 Y축 방향에 따른 최소 직경폭보다 작다.
예시적으로, 제1 홈(110) 및 제2 홈(111)에 대해 모두 확대 처리를 수행할 때, 상기 제1 반도체 필러(102-1)의 제1 부분(113)의 X축 방향에 따른 최대 직경폭은 상기 제1 반도체 필러(102-1)의 제2 부분(112)의 X축 방향에 따른 최소 직경폭보다 작고; 상기 제1 반도체 필러(102-1)의 제1 부분(113)의 Y축 방향에 따른 최대 직경폭은 상기 제1 반도체 필러(102-1)의 제2 부분(112)의 Y축 방향에 따른 최소 직경폭보다 작다.
바람직하게, 제1 홈(110) 및 제2 홈(111)에 대해 모두 확대 처리를 수행하여, 상기 제1 반도체 필러(102-1)의 제1 부분(113)의 크기로 하여금 작아지도록 한다.
예시적으로, 제1 부분(113)의 최대 직경폭은 도 3c에서 제1 반도체 필러(102-1)의 제1 부분(113)과 제1 반도체 필러(102-1)의 제2 부분(112) 접촉 위치에서의 직경폭으로 이해할 수 있고; 제2 부분(112)의 최소 직경폭은 제1 반도체 필러(102-1)의 제2 부분(112)에서 크기가 제일 작은 영역으로 이해할 수 있으며; 도 3c를 참조하면, 제1 반도체 필러(102-1)의 제2 부분(112)의 아래위 부분 크기는 동일하고, 즉 제1 반도체 필러(102-1)의 제2 부분(112)의 최소 직경폭 및 최대 직경폭은 동일하다.
계속하여, 도 3d에 도시된 바와 같이, 제1 홈(110) 중의 제1 절연층(119)을 제거한다. 일부 구체적인 예시에 있어서, 제1 절연층(119)을 제거하는 방법은 습식 에칭 공정, 건식 에칭 공정을 포함하지만 이에 한정되지 않는다.
단계 S200에 있어서, 주로 제1 반도체 필러(102-1)의 표면에서 산화층(103)을 형성한다.
일부 실시예에 있어서, 상기 제1 반도체 필러(102-1)의 표면에서 산화층(103)을 형성하는 단계는,
상기 제1 반도체 필러(102-1)에 대해 산화 처리를 수행하여, 상기 제1 부분(113)이 산화 필러(103-1)로 완전히 산화되고, 노출된 상기 제2 부분(112)의 표면이 제1 산화층(103-2)으로 산화되며, 상기 기판(101)의 표면이 제2 산화층(103-3)으로 산화되도록 하는 단계를 포함한다.
도 3e에 도시된 바와 같이, 예를 들어 열산화 공정과 같은 산화 공정을 통해, 상기 제1 반도체 필러(102-1)에 대해 산화를 수행하여, 제1 반도체 필러(102-1)의 제1 부분(113)으로 하여금 모두 산화 필러(103-1)로 산화되고, 노출된 제1 반도체 필러(102-1)의 제2 부분(112)의 표면으로 하여금 제1 산화층(103-2)으로 산화되며, 동시에, 기판(101)의 표면도 산화되어 제2 산화층(103-3)을 형성하도록 한다.
이해할 수 있는 것은, 여기서 형성된 제2 산화층(103-3)은 후속적 공정에서 형성된 커패시터로 하여금 밑부분 기판(101)과 격리되도록 하여, 커패시터 밑부분의 누전 문제를 개선할 수 있도록 한다.
여기서, 제1 산화층(103-2), 제2 산화층(103-3), 산화 필러(103-1)는 산화층(103)을 공동 구성한다.
여기서, 제1 산화층(103-2), 제2 산화층(103-3), 산화 필러(103-1)의 재료는 동일하다. 예시적으로, 제1 산화층(103-2), 제2 산화층(103-3), 산화 필러(103-1)의 구성 재료는 산화 규소를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 여기서 산화층(103)의 재료와 상기 제1 절연층(119)의 재료는 동일하거나 상이하다.
설명해야 할 것은, 전술된 실시예에서 제1 홈(110) 및 제2 홈(111) 중 적어도 하나의 밑부분에 대해 확대 처리를 수행한 다음, 제1 반도체 필러(102-1)의 제1 부분(113)의 크기는 비교적 작아서, 완전히 산화되기 쉽다. 또한 제1 반도체 필러(102-1)의 제1 부분(113)이 완전히 산화될 때, 상기 제1 반도체 필러(102-1)의 제2 부분(112)은 표면만 산화된다.
단계 S300에 있어서, 주로 제1 희생 재료(104-1)를 충진한다.
일부 실시예에 있어서, 상기 산화층(103)의 틈에 제1 희생 재료(104-1)를 충진하는 단계는,
복수 개의 상기 산화 필러(103-1)의 틈 및 상기 제1 산화층(103-2)의 틈에 제1 희생 재료(104-1)를 충진하는 단계를 포함하고;
도 3f에 도시된 바와 같이, 산화층(103)의 틈에 제1 희생 재료(104-1)를 충진한다. 구체적으로, 제1 산화층(103-2)의 틈 및 산화 필러(103-1)의 틈에 제1 희생 재료(104-1)를 충진하는 것일 수 있다.
일부 구체적인 예시에 있어서, 제1 희생 재료(104-1)를 충진하는 방법은 PVD, CVD, ALD를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 제1 희생 재료(104-1)의 재질은 폴리실리콘, 탄소를 포함하지만 이에 한정되지 않는다.
여기서, 제1 희생 재료(104-1)의 재질의 선택에 대해, 제1 측면에 있어서, 제1 희생 재료(104-1)는 제1 산화층(103-2)에 대해 일정한 에칭 선택비를 구비하여, 후속적 공정에서 제1 산화층(103-2)을 제거함으로써 제1 오목 홈(105)을 형성할 때, 제1 희생 재료(104-1)를 유지할 수 있는 것을 고려해야 하고; 제2 측면에 있어서, 제1 희생 재료(104-1)는 후속적 공정에서 형성된 제1 전극(106)의 재료에 대해 일정한 에칭 선택비를 구비하여, 후속적인 공정에서 제1 희생 재료(104-1)를 제거함으로써 제1 희생 측(104)을 형성할 때, 이미 형성된 제1 전극(106)에 대한 영향을 줄이는 것을 고려해야 하며; 제3 측면에 있어서, 제1 희생 재료(104-1)는 후속적 공정에서 비교적 쉽게 제거될 수 있어야 한다.
단계 S400에 있어서, 주로 제1 활성 필러(102) 및 제1 오목 홈(105)을 형성한다.
도 3g에 도시된 바와 같이, 제1 산화층(103-2)을 제거하여, 제1 오목 홈(105)을 형성한다. 제1 산화층(103-2)이 제거된 제1 반도체 필러(102-1)는 제1 활성 필러(102)를 형성한다.
일부 구체적인 예시에 있어서, 제1 산화층(103-2)을 제거하는 방법은 습식 에칭 공정, 건식 에칭 공정을 포함하지만 이에 한정되지 않는다.
단계 S500에 있어서, 주로 제1 전극(106)을 형성한다.
도 3h에 도시된 바와 같이, 제1 오목 홈(105)에 제1 전극(106)의 재료를 충진하여, 제1 전극(106)을 형성한다.
여기서, 제1 전극(106)은 커패시터의 하부 전극으로 사용되기 위한 것이다.
일부 구체적인 실시예에 있어서, 상기 제1 전극(106)의 구성 재료는 루테늄(Ru), 산화 루테늄(RuO), 질화 티타늄(TiN)을 포함할 수 있지만 이에 한정되지 않는다.
본 발명의 실시예에서, 제1 전극(106)을 형성하는 방법은 PVD, CVD, ALD를 포함하지만 이에 한정되지 않는다.
이해할 수 있는 것은, 본 발명의 실시예에서, 제1 산화층(103-2)을 제거한 다음 제1 오목 홈(105)을 형성하고, 이때 제1 오목 홈(105)은 제1 반도체 필러(102-1)를 둘러싸며, 제1 반도체 필러(102-1) 틈 중의 제1 희생 재료(104-1)는 모두 하나로 연결되어 있고, 제1 오목 홈(105)에 제1 전극(106)을 형성하는 재료를 직접 충진하여, 제1 전극(106)을 형성한다. 제1 오목 홈(105)은 서로 분리되었기에, 형성된 제1 전극(106)은 서로 분리된다. 고유의 방법은, 제1 반도체 필러(102-1)의 틈 중의 제1 홈(110) 및 제2 홈(111)에 제1 전극(106)의 재료를 직접 증착하여 복수 개의 제1 전극(106)을 형성함으로써 복수 개의 제1 전극(106)의 밑부분은 서로 분리될 수 없어서, 제1 전극(106) 사이에 서로 간섭한다. 그러나 본 발명의 실시예의 방안에서 형성된 제1 전극(106)은 서로 분리될 수 있음으로써, 복수 개의 제1 전극(106) 사이의 상호 간섭 문제를 개선할 수 있다.
단계 S600에 있어서, 주로 일부 제1 희생 재료(104-1)를 제거하여, 제2 오목 홈(109)을 형성한다.
일부 실시예에 있어서, 상기 제1 산화층(103-2)의 틈 중의 제1 희생 재료(104-1)를 제거하여, 제2 오목 홈(109)을 형성할 때, 복수 개의 상기 산화 필러(103-1)의 틈 중의 상기 제1 희생 재료(104-1)는 유지되어, 제1 희생층(104)을 형성한다.
도 3i에 도시된 바와 같이, 제1 산화층(103-2) 틈 중의 제1 희생 재료(104-1)를 제거하여, 제2 오목 홈(109)을 형성하고, 산화 필러(103-1)의 틈 중의 제1 희생 재료(104-1)를 유지하며, 나머지 제1 희생 재료(104-1)는 제1 희생층(104)을 구성한다.
일부 구체적인 예시에 있어서, 제1 산화층(103-2) 틈 중의 제1 희생 재료(104-1)를 제거하는 방법은 습식 에칭 공정, 건식 에칭 공정을 포함하지만 이에 한정되지 않는다. 예시적으로, 에칭 공정을 사용하여 제1 산화층(103-2) 틈 중의 제1 희생 재료(104-1)를 제거할 때, 에칭 시간을 제어하는 것을 통해 에칭 제1 산화층(103-2) 틈 중의 제1 희생 재료(104-1)만 에칭하고, 산화 필러(103-1) 틈 중의 제1 희생 재료(104-1)는 유지되는 목적을 달성할 수 있다. 단계 700에 있어서, 주로 제1 유전층(107)을 형성한다.
도 3j에 도시된 바와 같이, 제2 오목 홈(109) 측벽 및 밑부분에서 제1 유전층(107)을 형성한다.
여기서, 제1 유전층(107)은 커패시터의 유전체로 사용되기 위한 것이다.
여기서, 상기 제1 유전층(107)의 구성 재료는 고유전율(High-K) 재료를 포함하고, 고유전율 재료는 보통 유전율이 3.9보다 높은 재료를 의미하며, 통상적으로 상기 값보다 현저히 높다. 일부 구체적인 예시에 있어서, 상기 제1 유전층(107)의 재료는 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO), 산화 하프늄(HfO2), 티탄산 스트론튬(SrTiO3) 등을 포함할 수 있지만 이에 한정되지 않는다.
단계 800에 있어서, 도 3j에 도시된 바와 같이, 주로 제2 전극(108)을 형성한다.
일부 구체적인 실시예에 있어서, 상기 제2 전극(108)의 구성 재료는 루테늄, 산화 루테늄, 질화 티타늄을 포함할 수 있지만 이에 한정되지 않는다.
여기서, 제2 전극(108)을 형성하는 방법은 PVD, CVD 등 공정을 포함하지만 이에 한정되지 않는다.
상기 실시예는 기판(101) 위에서 제1 활성 필러(102)를 형성하고, 제1 활성 필러(102)의 틈에서 저장 구조를 형성하는 과정을 설명하였다. 현재 메모리 밀도에 대한 요구가 계속 증가함에 따라, 제1 활성 필러(102)의 종횡비는 계속 증가되고, 제1 활성 필러(102)의 종횡비가 계속 증가되어야 하는 수요하에, 만약 제1 활성 필러(102)가 단번에 너무 높게 형성되면, 쉽게 붕괴될 위험이 있다.
상기 문제를 해결하기 위해, 본 발명의 실시예는 아래 방안을 제공한다.
일부 실시예에 있어서, 도 3l에 도시된 바와 같이, 상기 반도체 구조의 제조 방법은,
상기 제2 전극(108)을 형성한 다음, 상기 제1 활성 필러(102) 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계;
상기 제2 반도체 필러에 대해 산화 처리를 수행하여, 상기 제2 반도체 필러에서 노출된 표면으로 하여금 제3 산화층으로 산화되도록 하는 단계;
상기 제3 산화층의 틈에 제2 희생 재료를 충진하는 단계;
상기 제3 산화층을 제거하여, 제2 활성 필러(115)를 얻고 제3 오목 홈을 형성하는 단계;
상기 제3 오목 홈에서 제3 전극(116)을 형성하는 단계;
상기 제2 희생 재료를 제거하여, 제4 오목 홈을 형성하는 단계;
상기 제4 오목 홈의 측벽에서 제2 유전층(117)을 형성하는 단계; 및
제2 유전층(117)이 형성된 제4 오목 홈에서 제4 전극(118)을 형성하되; 상기 제1 전극(106) 및 상기 제3 전극(116)은 서로 연결되고, 상기 제1 유전층(107) 및 상기 제2 유전층(117)은 서로 연결되며, 상기 제2 전극(108) 및 상기 제4 전극(118)은 서로 연결되는 단계를 더 포함한다.
일부 실시예에 있어서, 도 3k에 도시된 바와 같이, 상기 제1 활성 필러(102) 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계는,
제1 활성 필러(102) 위에서 제2 반도체 베이스(114)를 형성하는 단계; 및
상기 제2 반도체 베이스(114)에서 복수 개의 제1 방향을 따라 간격을 두고 배열된 제3 홈 및 복수 개의 제2 방향을 따라 간격을 두고 배열된 제4 홈을 형성하여, 제1 활성 필러(102) 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계를 포함한다.
여기서, 제2 반도체 베이스(114)와 기판(101)의 재질은 동일하거나 상이하다.
일부 실시예에 있어서, 상기 제1 활성 필러(102) 위에서 제2 반도체 베이스(114)를 형성하는 단계는,
에피텍셜 성장 공정을 사용하여, 제1 활성 필러(102) 위에서 제2 반도체 베이스(114)를 형성하는 단계를 포함한다.
여기서, 제1 활성 필러(102) 위에서 제2 활성 필러(115)를 형성하고, 제2 활성 필러(115)의 틈에서 제3 전극(116), 제2 유전층(117), 제4 전극(118)을 형성하는 과정과 전술된 실시예에서 제1 활성 필러(102)를 형성하며, 제1 활성 필러(102)의 틈에서 제1 전극(106), 제1 유전층(107), 제2 전극(108)을 형성하는 방법은 유사하고, 여기서 더 이상 반복하지 않는다.
이해할 수 있는 것은, 본 발명의 실시예에서, 먼저 기판(101) 위에서 제1 활성 필러(102)를 형성하고, 제1 활성 필러(102)의 틈에서 제1 전극(106), 제1 유전층(107), 제2 전극(108)이 포함되는 하부 커패시터를 형성하며, 다시 제1 활성 필러(102) 위에서 에피텍셜 성장의 방식으로 제2 반도체 베이스(114)를 형성함으로써, 제2 활성 필러(115)를 형성하고, 제2 활성 필러(115)의 틈에서 제3 전극(116), 제2 유전층(117), 제4 전극(118)이 포함되는 상부 커패시터를 형성한다. 하부 커패시터의 제1 전극(106)과 상부 커패시터의 제3 전극(116)은 서로 연결되고, 하부 커패시터의 제2 전극(108)과 상부 커패시터의 제4 전극(118)은 서로 연결되며, 하부 커패시터의 제1 유전층(107) 및 상부 커패시터의 제2 유전층(117)은 서로 연결된다. 다시 말하면, 본 발명의 실시예에서, 커패시터를 두 개의 부분으로 나누어 형성하여, 단일 단계로 커패시터를 형성하는 과정에서 반도체 필러의 종횡비가 비교적 높아 발생되는 붕괴 문제를 개선한다.
계속하여, 제2 활성 필러(115)의 상단면 위에서 트랜지스터(도 3l에 도시되자 않음)를 형성하고, 트랜지스터의 소스 및 드레인 중 하나와 전기적 연결되는 비트 라인을 형성하며, 반도체 구조에서의 커패시터는 트랜지스터 중의 소스 및 드레인 중 나머지 하나와 전기적 연결된다.
일부 실시예에 있어서, 상기 반도체 구조의 제조 방법은, 제1 활성 필러 위에서(102) 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제3 활성 필러를 형성하되, 각 상기 제3 활성 필러는 모두 상응한 상기 제2 활성 필러(115)의 상단면 위에 위치하는 단계;
상기 제3 활성 필러의 적어도 일 측을 커버하는 게이트 구조를 형성하는 단계; 및
상기 제3 활성 필러의 상대적 양단에서 각각 소스, 드레인을 형성하는 단계를 더 포함한다.
여기서, 상이한 타입의 트랜지스터에서, 게이트의 형상은 상이하고; 예시적으로, 기둥형 게이트 트랜지스터에서, 게이트는 기둥 형태로 트렌치 영역의 일 측에 형성되며; 세미 서라운드 게이트 트랜지스터에서, 게이트는 트렌치 영역을 절반 둘러싸고; 게이트 올 어라운드(Gate All Around, GAA) 트랜지스터에서, 게이트는 트렌치 영역을 완전히 둘러싼다.
본 발명의 실시예에서의 트랜지스터 타입은 상기 다양한 타입을 포함할 수 있지만, 이에 한정되지 않는다. 바람직하게, 상기 트랜지스터의 타입은 게이트 올 어라운드 트랜지스터이다.
설명해야 할 것은, 여기서 게이트 구조는 게이트(Gate, G) 및 게이트 산화층(Gate oxide layer)을 포함하고; 게이트 산화층은 게이트와 트렌치 영역 사이에 위치하여, 트렌치 영역 및 게이트를 전기적 격리함으로써, 트랜지스터의 핫 캐리어 효과(Hot carrier effect)를 줄이기 위한 것이다.
여기서, 게이트의 재료는 금속 또는 폴리실리콘(Poly) 등을 포함할 수 있다. 게이트 산화층의 재료는 산화 규소를 포함할 수 있지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 게이트의 형성 방법은 PVD, CVD, ALD 등을 포함하지만 이에 한정되지 않는다. 게이트 산화층의 형성 방법은 인 시투(In situ) 산화를 포함하지만 이에 한정되지 않는다.
일부 구체적인 예시에 있어서, 소스, 드레인을 형성하는 방법은 도핑 공정 및 확산 공정 등을 포함하지만 이에 한정되지 않는다.
설명해야 할 것은, 제3 활성 필러의 상대적 양단에 위치하는 소스 및 드레인의 위치는 호환될 수 있고; 실제 상황은 실제 수요에 따라 선택하여 설정할 수 있다.
일부 실시예에 있어서, 상기 반도체 구조의 제조 방법은,
상기 제3 활성 필러 위에서 복수 개의 비트 라인을 형성하되; 상기 복수 개의 비트 라인과 상기 제3 활성 필러의 상단은 전기적 접촉되는 단계를 더 포함한다.
이해할 수 있는 것은, 상기 실시예에서의 메모리는 트랜지스터-커패시터(Transistor on Capacitor, TOC) 구조이고, 상기 트랜지스터-커패시터 구조는, 복수 개의 비트 라인을 더 포함하며, 상기 복수 개의 비트 라인은 상기 트랜지스터 위에 위치하여, 상기 제3 활성 필러의 상단과 전기적 접촉된다.
이해할 수 있는 것은, 비트 라인(BL)은 트랜지스터가 온일 때, 상기 트랜지스터에 대해 판독 또는 기입 동작을 실행하기 위한 것이다.
여기서, 비트 라인(BL)을 트랜지스터의 위쪽에 설치하고, 비트 라인(BL)을 금속 비트 라인(Metal BL)으로 사용하여, 저항을 줄이며, 공정 난이도를 낮추고; 메모리의 회로 설계 방안과 더욱 매칭될 수 있다.
이해할 수 있는 것은, 본 발명의 실시예에서, 기판(101) 위에서 복수 개의 제1 반도체 필러(102-1)를 형성하는 것을 통해, 각 상기 반도체 필러는 제1 부분(113) 및 상기 제1 부분(113) 위에 위치하는 제2 부분(112) 을 포함하여, 상기 제1 부분(113)의 최대 직경폭으로 하여금 상기 제2 부분(112)의 최소 직경폭보다 작게한 다음; 산화 처리를 통해, 복수 개의 제1 반도체 필러(102-1)의 제1 부분(113)을 모두 산화 필러(103-1)로 산화시키고, 각 산화 필러(103-1)의 상단면 위에서 상응한 제1 활성 필러(102)를 형성하여, 제1 활성 필러(102)와 기판(101) 사이는 절연되도록 하여; 제1 활성 필러(102)의 틈에서 형성된 저장 구조(예를 들어 커패시터)는 기판 사이와 절연될 수 있도록 함으로써, 저장 구조의 누전 문제를 개선하여, 메모리의 신뢰성을 향상시킨다.
본 발명의 실시예는 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조의 제조 방법은, 기판(101)을 제공하고, 상기 기판(101) 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러(102-1)를 형성하되; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 반도체 필러(102-1)의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되는 단계; 복수 개의 상기 제1 반도체 필러(102-1)에 대해 산화 처리를 수행하여, 상기 제1 반도체 필러(102-1)의 표면에서 산화층(103)을 형성하는 단계; 상기 산화층(103)의 틈에 제1 희생 재료(104-1)를 충진하는 단계; 일부 상기 산화층(103)을 제거하여, 제1 활성 필러(102) 및 제1 오목 홈(105)을 얻는 단계; 상기 제1 오목 홈(105)에서 제1 전극(106)을 형성하는 단계; 상기 산화층(103)의 틈 중의 일부 상기 제1 희생 재료(104-1)를 제거하여, 제2 오목 홈(109)을 형성하는 단계; 상기 제2 오목 홈(109) 측벽 및 밑부분을 커버하는 제1 유전층(107)을 형성하는 단계; 및 상기 제1 유전층(107)이 형성된 제2 오목 홈(109)에서 제2 전극(108)을 형성하는 단계를 포함한다. 본 발명의 실시예에서, 기판(101) 위에서 먼저 복수 개의 제1 반도체 필러(102-1)를 형성하고, 복수 개의 제1 반도체 필러(102-1)의 표면에 대해 산화 처리를 수행하여 산화층(103)을 형성하며, 산화층(103)의 틈에 제1 희생 재료(104-1)를 충진한 다음, 다시 일부 산화층(103)을 제거하는 것을 통해, 복수 개의 제1 반도체 필러(102-1) 사이에서 복수 개의 제1 오목 홈(105)을 형성하고, 복수 개의 제1 오목 홈(105)에서 복수 개의 제1 전극(106)을 직접 형성하여, 형성된 복수 개의 제1 전극(106) 사이로 하여금 서로 독립적이도록 함으로써, 복수 개의 제1 전극(106) 사이의 상호 간섭 문제를 개선하여, 반도체 구조의 성능을 향상시킨다.
본 발명의 다른 일 측면에 따라, 본 발명의 실시예는 반도체 구조를 더 제공하고, 상기 반도체 구조는,
복수 개의 제1 활성 필러; 복수 개의 제1 전극; 복수 개의 제1 유전층; 및 제2 전극을 포함하고, 상기 복수 개의 제1 활성 필러는 제1 방향 및 제2 방향을 따라 어레이로 배열되며; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 활성 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되며; 각 상기 제1 전극은 상기 제1 활성 필러의 측벽을 커버하고, 상기 제1 전극은 이격되어 설치된 제1 오목 홈 중에 위치하며, 각 상기 제1 오목 홈은 각 상기 제1 활성 필러의 표면을 둘러싸고; 각 상기 제1 유전층은 상기 제1 전극의 측벽 및 인접한 두 개의 상기 제1 전극 사이 틈의 밑부분을 커버하며; 상기 제2 전극은 상기 복수 개의 제1 유전층의 표면을 커버한다.
일부 실시예에 있어서, 상기 반도체 구조는,
복수 개의 제2 활성 필러, 복수 개의 제3 전극, 복수 개의 제2 유전층 및 제4 전극을 더 포함하고, 상기 복수 개의 제2 활성 필러는 상기 제1 활성 필러 위에 위치하며, 각 상기 제2 활성 필러와 상응한 상기 제1 활성 필러가 상기 제1 방향 및 상기 제2 방향이 위치하는 평면 위에서의 정투영은 중합되고; 각 상기 제3 전극은 상기 제2 활성 필러의 측벽을 커버하며, 상기 제3 전극은 이격되어 설치된 제3 오목 홈 중에 위치하고, 각 상기 제3 오목 홈은 각 상기 제2 활성 필러의 표면을 둘러싸며, 상기 제3 전극 및 상기 제1 전극은 서로 연결되고; 각 상기 제2 유전층은 상기 제3 전극의 측벽을 커버하며, 상기 제2 유전층 및 상기 제1 유전층은 서로 연결되고; 상기 제4 전극은 상기 복수 개의 제2 유전층을 커버하며, 상기 제4 전극 및 상기 제2 전극은 서로 연결된다.
일부 실시예에 있어서, 상기 반도체 구조는,
기판; 복수 개의 산화 필러; 제1 희생층 및 제1 유전층을 더 포함하고, 상기 기판 표면에는 제2 산화층이 형성되며; 상기 복수 개의 산화 필러는 상기 제2 산화층 위에 위치하고, 각 상기 제1 활성 필러는 모두 상응한 상기 산화 필러의 상단면 위에 위치하며; 상기 제1 희생층은 복수 개의 상기 산화 필러의 틈 중에 위치하고; 상기 제1 유전층은 상기 제1 전극의 측벽 및 상기 제1 희생층의 상단면을 커버한다.
일부 실시예에 있어서, 상기 반도체 구조는,
복수 개의 제3 활성 필러 및 복수 개의 트랜지스터를 더 포함하고, 각 상기 제3 활성 필러는 모두 상응한 상기 제1 활성 필러의 상단면 위에 위치하며; 각 상기 트랜지스터의 트렌치 구조는 상기 제3 활성 필러 내에 위치하고, 상기 트렌치 구조의 연장 방향은 상기 제1 방향 및 상기 제2 방향이 위치하는 평면에 수직된다.
일부 실시예에 있어서, 상기 트랜지스터는,
적어도 상기 제3 활성 필러 일 측을 둘러싸고 설치된 게이트 구조; 및
상기 제3 활성 필러의 상대적 양단에 각각 설치된 소스 및 드레인을 포함한다.
일부 실시예에 있어서, 상기 반도체 구조는,
복수 개의 비트 라인을 더 포함하고, 상기 복수 개의 비트 라인은 상기 트랜지스터 위쪽에 위치하여, 상기 제3 활성 필러의 상단과 전기적 접촉된다.
본 발명의 또 다른 일 측면에 있어서, 본 발명의 실시예는 메모리를 더 제공하고, 상기 메모리는 하나 또는 복수 개의 본 발명의 상기 실시예 중 어느 한 실시예에 따른 반도체 구조를 포함한다.
상기 실시예에서 제공하는 반도체 구조 및 메모리는 방법 측면에서 이미 상세하게 소개되었고, 여기서 더 이상 반복하지 않는다.
이해할 수 있는 것은, 본 발명의 실시예에서, 형성된 제1 전극은 이격되어 설치된 제1 오목 홈 중에 위치하고, 각 상기 제1 오목 홈은 각 상기 제1 활성 필러의 표면을 둘러싸며, 다시 말하면, 본 발명의 실시예에서 형성된 복수 개의 제1 전극 사이는 서로 독립되어, 복수 개의 제1 전극 사이의 상호 간섭 문제를 개선함으로써, 반도체 구조의 성능을 향상시킬 수 있다.
본 발명에서 제공하는 몇 개의 실시예에 있어서, 개시된 기기 및 방법은 비타깃 방식을 통해 구현될 수 있음을 이해해야 한다. 전술한 기기 실시예는 단지 예시적일 뿐이고, 예를 들어, 상기 유닛의 분할은 단지 논리적 기능 분할이며, 실제로 구현될 때 다른 분할 방식이 있을 수 있고, 예를 들어, 복수 개의 유닛 또는 컴포넌트는 다른 시스템에 결합되거나 통합될 수 있거나, 또는 일부 특징을 무시하거나 실행하지 않을 수 있다. 또한, 나타내거나 논의된 각 구성 부분은 서로 결합되거나 직접 결합될 수 있다.
본 발명에서 제공하는 몇 개의 방법 또는 기기 실시예에서 개시된 특징에 있어서, 충돌되지 않는한, 임의로 조합하여, 새로운 방법 실시예 또는 기기 실시예를 획득할 수 있다.
본 발명의 구체적인 실시 형태일 뿐이고, 본 발명의 보호 범위는 이에 한정되지 않으며, 본 기술 분야에 익숙한 통상의 기술자라면 본 발명에서 개시된 기술적 범위 내의 변화 또는 교체가 모두 본 발명의 보호 범위 내에 속해야 함을 쉽게 알 수 있을 것이다. 따라서, 본 발명의 보호 범위는 상기 청구 범위의 보호 범위를 기준으로 해야 한다.
본 발명의 실시예에서, 기판 위에서 먼저 복수 개의 제1 반도체 필러를 형성하고, 복수 개의 제1 반도체 필러의 표면에 대해 산화 처리를 수행하여 산화층을 형성하며, 산화층의 틈에 제1 희생 재료를 충진한 다음, 다시 일부 산화층을 제거하는 것을 통해, 복수 개의 제1 반도체 필러 사이에서 복수 개의 제1 오목 홈을 형성하고, 복수 개의 제1 오목 홈에서 복수 개의 제1 전극을 직접 형성하여, 형성된 복수 개의 제1 전극 사이로 하여금 서로 독립적이도록 함으로써, 복수 개의 제1 전극 사이의 상호 간섭 문제를 개선하여, 반도체 구조의 성능을 향상시킨다.

Claims (16)

  1. 반도체 구조로서,
    복수 개의 제1 활성 필러; 복수 개의 제1 전극; 복수 개의 제1 유전층; 및 제2 전극을 포함하고,
    상기 복수 개의 제1 활성 필러는 제1 방향 및 제2 방향을 따라 어레이로 배열되며; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 활성 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되며;
    각 상기 제1 전극은 상기 제1 활성 필러의 측벽을 커버하고, 상기 제1 전극은 이격되어 설치된 제1 오목 홈 중에 위치하며, 각 상기 제1 오목 홈은 각 상기 제1 활성 필러의 표면을 둘러싸고;
    각 상기 제1 유전층은 상기 제1 전극의 측벽 및 인접한 두 개의 상기 제1 전극 사이 틈의 밑부분을 커버하며;
    상기 제2 전극은 상기 복수 개의 제1 유전층의 표면을 커버하는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 반도체 구조는,
    복수 개의 제2 활성 필러, 복수 개의 제3 전극, 복수 개의 제2 유전층 및 제4 전극을 더 포함하고,
    상기 복수 개의 제2 활성 필러는 상기 제1 활성 필러 위에 위치하며, 각 상기 제2 활성 필러와 상응한 상기 제1 활성 필러가 상기 제1 방향 및 상기 제2 방향이 위치하는 평면 위에서의 정투영은 중합되고;
    각 상기 제3 전극은 상기 제2 활성 필러의 측벽을 커버하며, 상기 제3 전극은 이격되어 설치된 제3 오목 홈 중에 위치하고, 각 상기 제3 오목 홈은 각 상기 제2 활성 필러의 표면을 둘러싸며, 상기 제3 전극 및 상기 제1 전극은 서로 연결되고;
    각 상기 제2 유전층은 상기 제3 전극의 측벽을 커버하며, 상기 제2 유전층 및 상기 제1 유전층은 서로 연결되고;
    상기 제4 전극은 상기 복수 개의 제2 유전층을 커버하며, 상기 제4 전극 및 상기 제2 전극은 서로 연결되는 것을 특징으로 하는 반도체 구조.
  3. 제1항에 있어서,
    상기 반도체 구조는,
    기판; 복수 개의 산화 필러; 제1 희생층 및 제1 유전층을 더 포함하고,
    상기 기판 표면에는 제2 산화층이 형성되며;
    상기 복수 개의 산화 필러는 상기 제2 산화층 위에 위치하고, 각 상기 제1 활성 필러는 모두 상응한 상기 산화 필러의 상단면 위에 위치하며;
    상기 제1 희생층은 복수 개의 상기 산화 필러의 틈 중에 위치하고;
    상기 제1 유전층은 상기 제1 전극의 측벽 및 상기 제1 희생층의 상단면을 커버하는 것을 특징으로 하는 반도체 구조.
  4. 제1항에 있어서,
    상기 반도체 구조는,
    복수 개의 제3 활성 필러 및 복수 개의 트랜지스터를 더 포함하고,
    각 상기 제3 활성 필러는 모두 상응한 상기 제1 활성 필러의 상단면 위에 위치하며;
    각 상기 트랜지스터의 트렌치 구조는 상기 제3 활성 필러 내에 위치하고, 상기 트렌치 구조의 연장 방향은 상기 제1 방향 및 상기 제2 방향이 위치하는 평면에 수직되는 것을 특징으로 하는 반도체 구조.
  5. 제4항에 있어서,
    상기 트랜지스터는,
    적어도 상기 제3 활성 필러 일 측을 둘러싸고 설치된 게이트 구조; 및
    상기 제3 활성 필러의 상대적 양단에 각각 설치된 소스 및 드레인을 포함하는 것을 특징으로 하는 반도체 구조.
  6. 제4항에 있어서,
    상기 반도체 구조는,
    복수 개의 비트 라인을 더 포함하고, 상기 복수 개의 비트 라인은 상기 트랜지스터 위쪽에 위치하여, 상기 제3 활성 필러의 상단과 전기적 접촉되는 것을 특징으로 하는 반도체 구조.
  7. 메모리로서,
    적어도 하나의 제1항 내지 제6항 중 어느 한 항에 따른 반도체 구조를 포함하는 것을 특징으로 하는 메모리.
  8. 반도체 구조의 제조 방법으로서,
    기판을 제공하고, 상기 기판 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하되; 상기 제1 방향 및 상기 제2 방향은 모두 상기 제1 반도체 필러의 연장 방향과 수직되고, 상기 제1 방향 및 상기 제2 방향은 서로 교차되는 단계;
    복수 개의 상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 반도체 필러의 표면에서 산화층을 형성하는 단계;
    상기 산화층의 틈에 제1 희생 재료를 충진하는 단계;
    일부 상기 산화층을 제거하여, 제1 활성 필러 및 제1 오목 홈을 얻는 단계;
    상기 제1 오목 홈에서 제1 전극을 형성하는 단계;
    상기 산화층의 틈 중의 일부 상기 제1 희생 재료를 제거하여, 제2 오목 홈을 형성하는 단계;
    상기 제2 오목 홈 측벽 및 밑부분을 커버하는 제1 유전층을 형성하는 단계; 및
    상기 제1 유전층이 형성된 제2 오목 홈에서 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제1 반도체 필러를 형성하는 단계는,
    상기 기판을 에칭하여, 상기 기판 위에서 제1 방향을 따라 간격을 두고 배열된 복수 개의 제1 홈 및 제2 방향을 따라 간격을 두고 배열된 복수 개의 제2 홈을 형성하되, 상기 제1 홈 및 상기 제2 홈 중 적어도 하나의 밑부분에 대해 확대 처리를 수행하여, 각 상기 제1 반도체 필러로 하여금 제1 부분 및 상기 제1 부분 위에 위치하는 제2 부분을 포함하도록 하고, 상기 제1 부분의 최대 직경폭은 상기 제2 부분의 최소 직경폭보다 작은 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 반도체 필러의 표면에서 산화층을 형성하는 단계는,
    상기 제1 반도체 필러에 대해 산화 처리를 수행하여, 상기 제1 부분이 산화 필러로 완전히 산화되고, 노출된 상기 제2 부분의 표면이 제1 산화층으로 산화되며, 상기 기판의 표면이 제2 산화층으로 산화되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  11. 제10항에 있어서,
    상기 산화층의 틈에 제1 희생 재료를 충진하는 단계는,
    복수 개의 상기 산화 필러의 틈 및 상기 제1 산화층의 틈에 제1 희생 재료를 충진하는 단계; 및
    상기 제1 산화층의 틈 중의 제1 희생 재료를 제거하여, 제2 오목 홈을 형성할 때, 복수 개의 상기 산화 필러의 틈 중의 상기 제1 희생 재료는 유지되어, 제1 희생층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  12. 제8항에 있어서,
    상기 반도체 구조의 제조 방법은,
    상기 제2 전극을 형성한 다음, 상기 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계;
    상기 제2 반도체 필러에 대해 산화 처리를 수행하여, 상기 제2 반도체 필러에서 노출된 표면으로 하여금 제3 산화층으로 산화되도록 하는 단계;
    상기 제3 산화층의 틈에 제2 희생 재료를 충진하는 단계;
    상기 제3 산화층을 제거하여, 제2 활성 필러를 얻고 제3 오목 홈을 형성하는 단계;
    상기 제3 오목 홈에서 제3 전극을 형성하는 단계;
    상기 제2 희생 재료를 제거하여, 제4 오목 홈을 형성하는 단계;
    상기 제4 오목 홈의 측벽에서 제2 유전층을 형성하는 단계; 및
    제2 유전층이 형성된 제4 오목 홈에서 제4 전극을 형성하되; 상기 제1 전극 및 상기 제3 전극은 서로 연결되고, 상기 제1 유전층 및 상기 제2 유전층은 서로 연결되며, 상기 제2 전극 및 상기 제4 전극은 서로 연결되는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계는,
    제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계; 및
    상기 제2 반도체 베이스에서 복수 개의 제1 방향을 따라 간격을 두고 배열된 제3 홈 및 복수 개의 제2 방향을 따라 간격을 두고 배열된 제4 홈을 형성하여, 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제2 반도체 필러를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계는,
    에피텍셜 성장 공정을 사용하여, 제1 활성 필러 위에서 제2 반도체 베이스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  15. 제8항에 있어서,
    상기 반도체 구조의 제조 방법은, 제1 활성 필러 위에서 제1 방향 및 제2 방향을 따라 어레이로 배열된 복수 개의 제3 활성 필러를 형성하되, 각 상기 제3 활성 필러는 모두 상응한 상기 제1 활성 필러의 상단면 위에 위치하는 단계;
    상기 제3 활성 필러의 적어도 일 측을 커버하는 게이트 구조를 형성하는 단계; 및
    상기 제3 활성 필러의 상대적 양단에서 각각 소스, 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 반도체 구조의 제조 방법은,
    상기 제3 활성 필러 위에서 복수 개의 비트 라인을 형성하되; 상기 복수 개의 비트 라인과 상기 제3 활성 필러의 상단은 전기적 접촉되는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
KR1020227032256A 2022-06-21 2022-06-28 반도체 구조 및 그 제조 방법, 메모리 KR20220134659A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202210708950.4A CN117320436A (zh) 2022-06-21 2022-06-21 半导体结构及其制作方法、存储器
CN202210708950.4 2022-06-21
PCT/CN2022/101831 WO2023245695A1 (zh) 2022-06-21 2022-06-28 半导体结构及其制作方法、存储器

Publications (1)

Publication Number Publication Date
KR20220134659A true KR20220134659A (ko) 2022-10-05

Family

ID=83598795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227032256A KR20220134659A (ko) 2022-06-21 2022-06-28 반도체 구조 및 그 제조 방법, 메모리

Country Status (4)

Country Link
US (1) US20230005912A1 (ko)
EP (1) EP4319527A4 (ko)
JP (1) JP2024526463A (ko)
KR (1) KR20220134659A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013168570A (ja) * 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置及びその製造方法
US11355531B1 (en) * 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines

Also Published As

Publication number Publication date
EP4319527A1 (en) 2024-02-07
US20230005912A1 (en) 2023-01-05
JP2024526463A (ja) 2024-07-19
EP4319527A4 (en) 2024-02-07

Similar Documents

Publication Publication Date Title
US20210225849A1 (en) Semiconductor structure and method for fabricating the same
KR102611730B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
KR102618907B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US20230014198A1 (en) Semiconductor structure, method for manufacturing same and memory
US11862723B2 (en) Integrated circuit memory and manufacturing method thereof, and semiconductor integrated circuit device
CN116322041B (zh) 存储器及其制造方法、电子设备
JP7457140B2 (ja) 半導体構造及びその製造方法
CN115696914A (zh) 半导体器件
US20220102381A1 (en) Semiconductor structure and manufacturing method thereof
US11423951B2 (en) Semiconductor structure and method for fabricating the same
WO2023245804A1 (zh) 半导体结构及其制作方法、存储器
KR20160142452A (ko) 커패시터의 제조 방법
WO2023197440A1 (zh) 半导体结构及其制作方法、存储器
KR20220134659A (ko) 반도체 구조 및 그 제조 방법, 메모리
WO2023245695A1 (zh) 半导体结构及其制作方法、存储器
US20230016905A1 (en) Semiconductor structure, method for manufacturing semiconductor structure, and memory
US20230012817A1 (en) Semiconductor structure and method for manufacturing the same, and memory
US20230020007A1 (en) Semiconductor structure and manufacturing method thereof, and memory
WO2023245697A1 (zh) 半导体结构及其制作方法、存储器
WO2023245803A1 (zh) 半导体结构及其制作方法、存储器
US20230014868A1 (en) Semiconductor structure, method for manufacturing same and memory
WO2023245758A1 (zh) 半导体结构及其制作方法、存储器
US20230413528A1 (en) Semiconductor structure, method for manufacturing semiconductor structure, and memory
WO2023245711A1 (zh) 半导体结构及其制作方法、存储器
US12132076B2 (en) Capacitance structure and forming method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right