KR20220128376A - 접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체 - Google Patents

접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체 Download PDF

Info

Publication number
KR20220128376A
KR20220128376A KR1020227027011A KR20227027011A KR20220128376A KR 20220128376 A KR20220128376 A KR 20220128376A KR 1020227027011 A KR1020227027011 A KR 1020227027011A KR 20227027011 A KR20227027011 A KR 20227027011A KR 20220128376 A KR20220128376 A KR 20220128376A
Authority
KR
South Korea
Prior art keywords
semiconductor device
metallization
metallization structure
device package
assembly
Prior art date
Application number
KR1020227027011A
Other languages
English (en)
Inventor
오웬 알. 페이
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20220128376A publication Critical patent/KR20220128376A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/11312—Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
    • H01L2224/11622—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 디바이스 패키지 조립체 및 관련 방법이 본 명세서에 개시된다. 일부 실시형태에서, 반도체 디바이스 패키지 조립체는 (1) 전방 측 및 상기 제1 측에 대향하는 후방 측을 갖는 베이스 구성요소로서, 상기 베이스 구성요소는 전방 측에 제1 금속화 구조물을 갖고, 상기 제1 금속화 구조물은 상기 전방 측의 접촉 영역에서 노출된, 상기 베이스 구성요소; (2) 제1 측과 제2 측을 갖는 반도체 디바이스 패키지로서, 제1 측에 제2 금속화 구조물을 갖는 반도체 디바이스 패키지; 및 (3) 리세스에 적어도 부분적으로 위치되고 제2 금속화 구조물과 제1 금속화 구조물에 전기적으로 결합된 금속 범프를 포함한다.

Description

접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체
본 기술은 내부에 적층형 반도체 패키지를 갖는 반도체 조립체에 관한 것이다. 보다 상세하게는, 본 기술의 일부 실시형태는 3차원 적층(3DS) 공정에 의해 제조된 반도체 조립체에 관한 것이다. 이러한 실시형태에서, 반도체 패키지는 실리콘 관통 비아(through-silicon via: TSV)를 사용하지 않고 접합 라인 두께(BLT)가 무시할 수 있는 (예를 들어, 거의 0인) 상태로 서로 전기적으로 직접 결합된다.
메모리 칩, 마이크로프로세서 칩, 논리 칩 및 이미저 칩을 포함하는 패키지형 반도체 다이는 일반적으로 기판에 장착되고 플라스틱 보호 덮개로 둘러싸인 반도체 다이를 포함한다. 개별 반도체 다이는 메모리 셀, 프로세서 회로, 이미저 디바이스 및 기타 회로부와 같은 기능적 특징부와, 이 기능적 특징부에 전기적으로 연결된 접합 패드를 포함할 수 있다. 반도체 제조업체는 전자 디바이스의 공간 제약에 맞도록 다이 패키지의 크기를 지속적으로 줄인다. 반도체 패키지의 처리 능력을 증가시키는 하나의 접근 방식은 단일 패키지에서 다수의 반도체 다이를 서로 상하로 수직으로 적층하는 것이다. 이러한 수직 적층 패키지의 다이는 TSV를 사용하여 전기적으로 상호 연결될 수 있으며, 이는 포토리소그래피와 같은 다수의 처리 단계를 구성할 것을 필요로 한다.
본 기술의 많은 양태는 다음 도면을 참조하여 더 잘 이해될 수 있다. 도면의 구성요소는 반드시 축척에 맞게 그려진 것은 아니다. 대신, 본 기술의 원리를 설명하는 데 중점이 있다.
도 1은 본 기술에 따른 반도체 디바이스 패키지 조립체의 개략적인 단면도이다.
도 2a 내지 도 2j는 본 기술에 따라 반도체 디바이스 패키지를 형성하는 방법을 예시하는 개략적인 단면도이다.
도 3a 내지 도 3i는 본 기술에 따라 반도체 디바이스 패키지를 형성하는 방법을 예시하는 개략적인 단면도이다.
도 4a 내지 도 4d는 본 기술에 따라 다수의 반도체 디바이스 패키지 조립체를 처리하는 방법을 예시하는 개략적인 단면도이다.
도 5a 내지 도 5d는 본 기술에 따라 다수의 반도체 디바이스 패키지 조립체를 처리하는 방법을 예시하는 개략적인 단면도이다.
도 6은 본 기술에 따른 반도체 조립체를 포함하는 시스템을 도시하는 블록도이다.
적층형 반도체 다이 패키지 및 이러한 다이 패키지를 제조하는 방법의 여러 실시형태의 특정 세부사항이 아래에서 설명된다. "반도체 디바이스"라는 용어는 일반적으로 하나 이상의 반도체 재료를 포함하는 솔리드 스테이트 디바이스를 의미한다. 반도체 디바이스는 예를 들어 반도체 기판 또는 웨이퍼, 또는 웨이퍼 또는 기판으로부터 싱귤레이션된 다이를 포함할 수 있다. 본 명세서에 걸쳐, 반도체 다이는 일반적으로 반도체 디바이스와 관련하여 설명되지만 이로 제한되지 않는다.
"반도체 디바이스 패키지"라는 용어는 하나 이상의 반도체 디바이스가 공통 패키지에 통합된 배열을 의미할 수 있다. 반도체 패키지는 적어도 하나의 반도체 디바이스를 부분적으로 또는 완전히 캡슐화하는 하우징 또는 케이싱을 포함할 수 있다. "반도체 디바이스 패키지 조립체"라는 용어는 다수의 적층된 반도체 디바이스 패키지를 포함하는 조립체를 지칭할 수 있다. 본 명세서에 사용된 "수직", "측방", "상위" 및 "하위"라는 용어는 도면에 도시된 배향을 고려하여 반도체 디바이스 또는 패키지의 특징부의 상대적인 방향 또는 위치를 나타낼 수 있다. 그러나, 이러한 용어는 역전된 또는 경사진 배향과 같은 다른 배향을 갖는 반도체 디바이스를 포함하는 것으로 해석되어야 한다.
도 1은 본 기술의 일 실시형태에 따른 반도체 디바이스 패키지 조립체(100)의 개략적인 단면도이다. 도시된 바와 같이, 반도체 디바이스 패키지 조립체(100)는 베이스 구성요소(101) 및 이 베이스 구성요소(101) 상에 적층된 다수의 반도체 디바이스 패키지(103)를 포함한다. 도시된 실시형태는 13개의 별개의 적층된 반도체 디바이스 패키지(103)를 보여주지만, 반도체 디바이스 패키지 조립체(100)는 다른 실시형태에서 임의의 적절한 수(예를 들어, 10, 12, 14, 16, 18 등)의 적층된 반도체 디바이스 패키지(103)를 포함할 수 있는 것으로 이해된다. 반도체 디바이스 패키지 조립체(100)는 베이스 구성요소(101) 및 반도체 디바이스 패키지(103)를 덮는 캡슐화 재료(104)를 포함한다. 일부 실시형태에서, 캡슐화 재료(104)는 수지, 플라스틱, 실리콘, 산화물, 중합체, 또는 다른 적절한 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 반도체 디바이스 패키지(103)는 금속화 구조물(108)을 통해 전기 커플러(106)에 전기적으로 결합된다. 일부 실시형태에서, 전기 커플러(106)는 솔더 범프(solder bump), 솔더 볼(solder ball), 전도성 패드, 및/또는 다른 적절한 디바이스를 포함할 수 있다. 금속화 구조물(108)은 반도체 디바이스 패키지(103)를 전기 커플러(106)에 전기적으로 연결하는 회로부를 한정하는 트레이스, 비아, 평면 등으로 구성된 금속(예를 들어, 구리)과 같은 전도성 재료를 포함할 수 있다. 이러한 배열에 의해, 베이스 구성요소(101)와 반도체 디바이스 패키지(103)는 전기 커플러(106)와 금속화 구조물(108)을 통해 외부 디바이스에 전기적으로 결합될 수 있다.
반도체 디바이스 패키지 조립체(100)는 수직으로 콤팩트한 디자인을 갖는다. 예를 들어, 베이스 구성요소(101)와 다수의 반도체 디바이스 패키지(103)는 다수의 반도체 디바이스 패키지(103) 사이의 접합 라인 두께(BLT)가 0 또는 거의 0일 수 있도록 함께 직접 적층된다. 일부 실시형태에서, 베이스 구성요소(101)와 인접한 반도체 디바이스 패키지(103) 사이의 BLT는 또한 0 또는 거의 0일 수 있다.
일부 실시형태에서, 베이스 구성요소(101)는 내부에 하나 이상의 반도체 구성요소(102)(예를 들어, 집적 회로)를 포함할 수 있다. 베이스 구성요소(101)는 반도체 디바이스 패키지에서 일반적으로 사용되는 회로 보드 또는 다른 유형의 기판일 수 있고, 또는 베이스 구성요소는 논리 디바이스, 메모리 디바이스, 또는 프로세서와 같은 반도체 디바이스일 수 있다. 도시된 바와 같이, 베이스 구성요소(101)는 제1 측(1011)(예를 들어, 전방 측/활성 측) 및 이 제1 측(1011)의 반대편에 있는 제2 측(1013)(예를 들어, 후방 측/비활성 측)을 갖는다.
베이스 구성요소(101)는 베이스 구성요소(101)의 제1 측(1011)에 패시베이션 층(1015)을 포함할 수 있다. 일부 실시형태에서, 패시베이션 층(1015)은 산화물 층, 불활성 층(예를 들어, 공기와 화학적으로 반응하거나 부식될 가능성이 적은 층), 또는 다른 적절한 보호 층을 포함할 수 있다. 패시베이션 층(1015)은 예를 들어 보호막을 포함할 수 있다. 패시베이션 층(1015)은 베이스 구성요소(101)를 보호한다. 일부 실시형태에서, 베이스 구성요소(101)는 솔더 범프 또는 솔더 볼과 같은 전기 커플러에 의해 인터포저 기판에 추가로 결합될 수 있다.
도시된 바와 같이, 베이스 구성요소(101)는 베이스 구성요소(101)의 반도체 구성요소(102)에 전기적으로 결합된 금속화 구조물(105)을 포함한다. 예시된 실시형태에서, 금속화 구조물(105)은 트레이스, 비아 및/또는 평면을 한정하는 하나 이상의 금속화 층을 포함할 수 있다. 일부 실시형태에서, 금속화 층은 알루미늄(예를 들어, 알루미늄 패드), 구리, 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있다.
예시된 실시형태에서, 금속화 구조물(105)은 라인의 전방 단부(back-end-of-line: BEOL) 제조 공정 동안 형성될 수 있다. 금속화 구조물(105)은 반도체 디바이스 패키지(103)가 베이스 기판(101) 상에 적층될 때 최하위 반도체 디바이스 패키지(103)와 접촉하도록 (예를 들어, 전기적으로 그리고 물리적으로) 구성된 접촉 영역(107)을 포함할 수 있다.
도 1에 도시된 예시된 실시형태에서, 개별 반도체 디바이스 패키지(103)는 제1 측(1031)(예를 들어, 전방 측/활성/대면 측) 및 이 제1 측(1031)의 반대쪽 제2 측(1033)(예를 들어, 후방 측/비활성 측)을 갖는다. 도시된 바와 같이, 개별 반도체 디바이스 패키지(103)는 또한 반도체 디바이스 패키지(103)를 보호하기 위해 반도체 디바이스 패키지(103)의 제1 측(1031)에 패시베이션 층(1035)을 포함할 수 있다. 일부 실시형태에서, 패시베이션 층(1035)은 산화물 층, 불활성 층(예를 들어, 공기와 화학적으로 반응하거나 부식될 가능성이 적은 층), 또는 다른 적절한 보호 층을 포함할 수 있다. 패시베이션 층(1035)은 대안적으로 미리 형성된 보호막일 수 있다.
도시된 바와 같이, 개별 반도체 디바이스 패키지(103)는 또한 반도체 디바이스 패키지(103)를 보호하기 위해 반도체 디바이스 패키지(103)의 제2 측(1033)에 유전체 층(1037)을 포함할 수 있다. 일부 실시형태에서, 유전체 층(1037)은 유전체 막일 수 있다.
개별 반도체 디바이스 패키지(103)는 또한 반도체 디바이스 패키지(103)의 하나 이상의 반도체 구성요소(1032)(예를 들어, 집적 회로부 등)에 전기적으로 결합된 금속화 구조물(109)을 포함할 수 있다. 금속화 구조물(109)은 반도체 디바이스 패키지(103)의 두께를 통해 연장될 수 있다. 금속화 구조물(109)은 알루미늄, 구리, 또는 다른 적절한 금속 또는 전도성 재료의 층을 포함할 수 있다. 금속화 구조물(109)은 BEOL 제조 공정 동안 형성될 수 있고, 트레이스, 비아 또는 다른 전기적 특징부의 다수의 층을 포함할 수 있다. 금속화 구조물(109)은 제1 측(1031)에 전도성 패드(109a)를 갖고, 후방 측(1033)에 접촉 영역(109b)을 가질 수 있다.
도 1에 도시된 바와 같이, 베이스 구성요소(101)와 최하위 반도체 디바이스 패키지(103)는 베이스 구성요소(101)의 제1 측(1011)(예를 들어, "대면" 측)이 최하위 반도체 디바이스 패키지(103)의 제1 측(1031)(예를 들어, "대면" 측)을 향하도록 "대면" 방식으로 적층된다. 최하위 반도체 디바이스 패키지(103) 상의 패시베이션 층(1035)은 최하위 반도체 디바이스 패키지(103)와 베이스 구성요소(101) 사이에 BLT가 0이 되도록 베이스 구성요소(101) 상의 패시베이션 층(1015)과 직접 접촉할 수 있다. 그러나, 일부 실시형태에서 BLT가 거의 0이도록 최하위 반도체 디바이스 패키지(103)와 베이스 구성요소(101) 사이에 매우 작은 갭이 존재할 수 있다. 또한 도 1에 도시된 바와 같이, 추가 반도체 디바이스 패키지(103)는 "대면" 방식으로 최하위 반도체 디바이스 패키지(103) 위에 적층된다. 예를 들어, 하나의 반도체 디바이스 패키지(103)의 제2 측(1033)("후방 측" 측)은 인접한 반도체 디바이스 패키지(103)의 제1 측(1031)("대면" 측)에 직접 결합된다. 이 배열에 의해, 베이스 구성요소(101)와 반도체 디바이스 패키지(103)는 신속하게 적층될 수 있다. 반도체 디바이스 패키지 조립체(100)는 더 많은 반도체 디바이스 패키지(103)가 서로 적층될수록 더 많은 디바이스 밀도를 가질 수 있다.
반도체 디바이스 패키지 조립체(100)는 최하위 반도체 디바이스 패키지(103)의 제1 측(1031)에 금속 범프(111)(또는 금속 필라(metal pillar))를 더 포함한다. 금속 범프(111)는 최하위 반도체 디바이스 패키지(103)의 금속화 구조물(109) 및 (예를 들어, 접촉 영역(107)에서) 베이스 구성요소(101)의 금속화 구조물(105)에 전기적으로 결합된다. 금속 범프(111)는 인듐 또는 다른 적절한 전도성 재료로 제조될 수 있다. 일부 실시형태에서, 금속 범프(111)는 금속 범프(111)를 시간 기간 동안 100℃ 내지 200℃에서 가열하는 것과 같은 어닐링 공정에 의해 베이스 구성요소(101)의 제1 금속화 층(105a)에 전기적으로 결합될 수 있다.
개별 반도체 디바이스 패키지(103)는 제2 측(1033)에 리세스(113)(예를 들어, "디봇(divot)" 또는 "트렌치(trench)")를 갖고, 금속 범프(115)(또는 금속 필라)가 리세스(113)에 위치될 수 있다. 금속 범프(115)는 인접한 반도체 디바이스 패키지(103)의 금속화 구조물(109)에 전기적으로 결합될 수 있다. 이러한 배열에 의해, 본 기술은 베이스 구성요소(101) 또는 반도체 디바이스 패키지(103)에서 TSV를 사용하지 않고 베이스 구성요소(101)가 반도체 디바이스 패키지(103)에 전기적으로 결합되는 것을 가능하게 한다. 일부 실시형태에서, 금속 범프(115)는 약 50초 내지 200초(예를 들어, 100초) 동안 금속 범프(115)를 약 100℃ 내지 300℃(예를 들어, 200℃)로 가열하는 것과 같은 어닐링 공정에 의해 반도체 디바이스 패키지(103)에 전기적으로 결합될 수 있다.
일부 실시형태에서, 반도체 디바이스 패키지 조립체(100)는 반도체 디바이스 패키지(103)가 메모리 다이(예를 들어, DRAM, LPDRAM, SRAM, 플래시 등)인 메모리 디바이스일 수 있다. 일부 실시형태에서, 베이스 구성요소(101)는 논리 디바이스, 프로세서, 및/또는 다른 메모리 디바이스일 수 있다.
도 2a 내지 도 2j는 본 기술에 따른 반도체 디바이스 패키지(203)(예를 들어, 도 1에 설명된 반도체 디바이스 패키지(103))를 제조하기 위한 방법의 개략적인 단면도이다. 유사한 참조 부호는 도 2a 내지 도 2j에 걸쳐 유사한 구성요소를 나타낸다. 도 2a를 참조하면, 방법의 이 단계에서 반도체 디바이스 패키지(203)는 제1 측(2031)(예를 들어, 전방 측/활성 측) 및 이 제1 측(2031)의 반대쪽 제2 측(2033)(예를 들어, 후방 측/비활성 측)을 갖는 기판(2037)을 갖는다. 반도체 디바이스 패키지(203)는 기판(2037)에 제1, 제2 및 제3 금속화 층(205a, 205b 및 205c)을 포함하는 BEOL 제조 공정 동안 형성된 금속화 구조물(205)을 가질 수 있다. 일부 실시형태에서, 제1 금속화 층(205a)은 알루미늄 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있다. 예를 들어, 제1 금속화 층(205a)은 알루미늄 패드일 수 있다. 제2 금속화 층(205b)은 구리 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있고, 제3 금속화 층(205c)은 구리 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있다. 금속화 구조물(205)은 반도체 디바이스 패키지(203)의 하나 이상의 반도체 구성요소(202)(예를 들어, 집적 회로)에 전기적으로 결합된다.
일부 실시형태에서, 반도체 디바이스 패키지(203)는 또한 금속화 구조물(205)의 일부와 기판(2037) 사이에 장벽 층(217)을 가질 수 있다. 예를 들어, 장벽 층(217)은 제2 금속화 층(205b)에 인접할 수 있다. 장벽 층(217)은 기판(2037)으로 확산되는 것을 방지하기 위해 탄탈륨과 같은 금속으로 만들어질 수 있다. 예를 들어, 제2 금속화 층(205b)은 구리를 포함할 수 있고, 장벽 층(217)은 구리가 기판(2037)으로 확산되는 것을 방지하기 위해 탄탈륨으로 제조될 수 있다.
도 2a는 패시베이션 층(2035)이 반도체 디바이스 패키지(203)를 보호하기 위해 반도체 디바이스 패키지(203)의 제1 측(2031)에 적용된 후의 반도체 디바이스 패키지(203)를 도시한다. 일부 실시형태에서, 패시베이션 층(2035)은 산화물 층, 불활성 층(예를 들어, 공기와 화학적으로 반응하거나 부식될 가능성이 적은 층), 다른 적절한 보호 층, 또는 미리 형성된 보호막을 포함할 수 있다. 반도체 디바이스 패키지(203)는 또한 제1 측(2031)에서 제1 금속화 층(205a) 상에 접촉 영역(207)을 포함할 수 있다.
도 2b는 금속 범프(211)가 접촉 영역(207) 상에 형성된 후의 반도체 디바이스 패키지(203)를 도시한다. 금속 범프(211)는 금속화 구조물(205)에 전기적으로 결합되고, 반도체 디바이스 패키지(203) 상에 적층된 다른 반도체 디바이스 패키지(예를 들어, 도 1 참조)의 금속화 구조물에 전기적 및 기계적 연결을 제공하도록 구성된다. 금속 범프(211)는 인듐 또는 다른 적절한 전도성 재료로 제조될 수 있다.
일부 실시형태에서, 금속 범프(211)는 약 10㎛ 내지 20㎛, 또는 보다 구체적으로 약 15㎛의 수직 치수(VD)를 가질 수 있다. 금속 범프(211)는 제1 금속화 층(205a)의 접촉 영역(207)에 시드 재료를 증착한 다음 전도성 재료를 시드 재료에 도금하여 제1 금속화 층(205a) 상에 금속 범프(211)를 형성하는 전기도금 공정에 의해 형성될 수 있다. 대안적으로, 금속 범프(211)는 잉크젯 공정, 저온 어닐링, 또는 다른 적절한 방법에 의해 형성될 수 있다.
도 2c는 접합 층(213)을 통해 캐리어(215)에 결합된 후의 반도체 디바이스 패키지(203)를 도시한다. 캐리어(215)는 도 2d 내지 도 2j를 참조하여 후술되는 제조 공정에서 반도체 디바이스 패키지(203)를 일시적으로 유지 및 지지하도록 구성된다. 캐리어(215)는 유리 캐리어, 실리콘 캐리어, 또는 플라스틱 캐리어와 같이 재사용 가능하거나 일회용일 수 있다. 일부 실시형태에서, 접합 층(213)은 (예를 들어, 가스 민감성 또는 온도 민감성) 이형 테이프, 유동성 접착제, 또는 다른 적절한 재료일 수 있다. 접합 층(213)은 유체(기체 또는 액체)를 사용하여 용해되거나, 레이저를 사용하여 식각되어 캐리어(215)로부터 반도체 디바이스 패키지(203)를 해제할 수 있다.
도 2d는 기판(2037)이 박형화된 후의 반도체 디바이스 패키지(203)를 도시한다. 도 2d를 참조하면, 기판(2037)은 박형화된 표면(219)과 제1 측(2031) 사이의 두께(D)로 박형화될 수 있다. 일부 실시형태에서, 기판(2037)의 두께(D)는 5㎛ 내지 30㎛의 범위일 수 있고, 예를 들어, 30㎛ 이하, 25㎛, 20㎛, 15㎛, 10㎛ 또는 5㎛일 수 있다.
기판(2037)을 이 정도로 박형화함으로써, 반도체 디바이스 패키지(203)의 금속화 구조물(205)은 액세스될 수 있고, TSV를 사용하지 않고 적층된 반도체 디바이스 패키지의 다른 금속화 구조물 또는 반도체 구성요소에 전기적으로 결합된다. 일반적으로 말하면 반도체 구조물에 TSV를 형성하기 위해 반도체 기판의 최소 두께는 약 50㎛일 수 있다. 이것은 본 기술의 반도체 디바이스 패키지(203) 및 반도체 디바이스 패키지(103)(도 1)보다 200% 내지 1000% 더 두껍다. 따라서, 본 기술에 의해 제공되는 개선된 방법은 적어도 TSV를 형성하지 않고 적층될 수 있고 더 작은 두께(또는 수직 치수)를 갖는 반도체 디바이스 패키지를 제공하기 때문에 유리하다. 본 방법은 콤팩트한 반도체 디바이스 또는 패키지를 제조하는 데 특히 유용하다.
도 2e는 제1 패터닝된 포토레지스트 층(221)이 반도체 디바이스 패키지(203)의 제2 측(2033)(후방 측/비활성 면)에 형성된 후의 공정의 단계를 도시한다. 도시된 바와 같이, 제1 패터닝된 포토레지스트 층(221)은 다수의 개구(223)(도 2e에는 단 3개만이 도시됨 - 제1, 제2 및 제3 개구(223a, 223b 및 223c))를 갖는다. 도시된 바와 같이, 제1 개구(223a)와 제3 개구(223c)는 베이스 구성요소(203)의 양측에 있다. 제1 개구(223a)와 제3 개구(223c)는 공정의 나중 단계에서 반도체 디바이스 패키지(203)를 분리하거나 "싱귤레이션"하는 데 사용될 수 있다. 제2 개구(223b)는 반도체 디바이스 패키지(203)의 금속화 구조물(205)의 적어도 일부와 정렬된다.
도 2f는 패시베이션 층(2035)을 노출시키기 위해 제1 개구(223a)와 제3 개구(223c)를 통해 기판(2037)을 통해 개구(226)가 형성된 후의 공정의 단계를 도시한다. 개구(226)는 반도체 디바이스 패키지(203)의 기판(2037)을 에칭함으로써 형성될 수 있다. 동일한 에칭 공정에서, 리세스(225)(예를 들어, 디봇 또는 트렌치)가 제2 개구(223b)를 통해 기판(2037)에 형성될 수 있다(예를 들어, 제2 개구(223b)는 반도체 디바이스 패키지(203)의 제1 측(2031)을 향하는 방향으로 연장된다). 리세스(225)는 장벽 층(217)을 노출시키는 다른 개구일 수 있다. 도시된 바와 같이, 리세스(225)는 (도 2f에 도시된 바와 같이 리세스(225)의 좌측 및 우측 모두에서) 경사진 측벽을 갖고, 이는 다른 반도체 디바이스 패키지의 금속 범프를 금속화 층(205)에 결합하는 것을 용이하게 할 수 있다. 대안적으로, 개구(226)와 리세스(225)는 패터닝된 포토레지스트 층(221)을 형성하지 않고 기판(2037)을 레이저 식각함으로써 형성될 수 있다.
도 2g는 제1 포토레지스트 층(221)이 제거되고 유전체 층(227)이 반도체 디바이스 패키지(203)의 제2 측(2033) 상에 형성된 후의 공정 단계를 도시한다. 유전체 층(227)은 CVD 테트라에틸-오쏘실리케이트(TEOS) 층과 같은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 대안적으로, 유전체 층(227)은 스핀-온 공정에 의해 형성될 수 있다.
도 2h 및 도 2i는 반도체 디바이스 패키지(203)의 제2 측(2033)(후방 측/비활성 면)에 제2 패터닝된 포토레지스트 층(229)(또는 제2 포토 패턴 마스크)이 형성된 후의 공정 단계를 도시한다. 제2 패터닝된 포토레지스트 층(229)은 제1 개구(223a)와 제3 개구(223c)를 채우고, 금속 구조물(205)과 정렬된 개구(231)를 갖는다. 도 2i는 개구(231) 내의 유전체 층(227)과 장벽 층(217)이 개구(2133)를 통해 제3 금속화 층(205c)을 노출시키기 위해 제거된 후의 공정의 단계를 도시한다. 일부 실시형태에서, 장벽 층(217)은 제거되지 않는다. 장벽 층(217)의 제거 여부를 고려하는 요소에는 예를 들어 장벽 층(217), 제3 금속화 층(205c) 및 금속 범프(211)에 사용되는 재료의 유형을 포함한다.
도 2j는 제2 포토레지스트 층(229)이 제거된 후의 공정 단계를 도시한다. 리세스(225)는 금속 구조물(205)에 부착될 금속 범프(211)(파선으로 도시됨)의 측방 치수(L2)보다 큰 측방 치수(L1)를 갖는다. 그리하여, 리세스(225)의 측벽(225a)과 유전체 층(227)의 측벽 부분(227a)은 금속 범프(211)의 측벽(211a)으로부터 이격된다. 공정의 이 단계에서, 캐리어(215)가 제거될 수 있고, 하나 이상의 반도체 디바이스 패키지(203)가 서로 적층될 수 있다.
도 3a 내지 도 3i는 본 기술에 따라 반도체 디바이스 패키지를 형성하는 방법을 예시하는 개략적인 단면도이다. 유사한 참조 부호는 도 3a 내지 도 3i 전체에 걸쳐 유사한 구성요소를 나타낸다. 도 3a를 참조하면, 반도체 디바이스 패키지(300)는 제1 측(301)(예를 들어, 전방 측/활성 측) 및 이 제1 측(301)의 반대쪽 제2 측(303)(예를 들어, 후방 측/비활성 측)을 갖는다. 반도체 디바이스 패키지(300)는 기판(307), 및 제1, 제2 및 제3 금속화 층(305a, 305b 및 305c)을 포함하는, BEOL 제조 공정 동안 형성된 금속화 구조물(305)을 가질 수 있다. 반도체 디바이스 패키지(300)는 금속화 구조물(305)의 특징부에 결합된 전도성 비아(331)를 가질 수 있다. 도 3a 내지 도 3i에 도시된 예시된 실시형태에서, 전도성 비아(331)는 제2 금속화 층(305b)에 결합된다. 다른 실시형태에서, 전도성 비아(331)는 다른 금속화 층(예를 들어, 제1 금속화 층(305a) 또는 제3 금속화 층(305c))에 결합될 수 있다. 금속화 층(305a-c)은 하나 이상의 회로(예를 들어, 라이브 회로, 개방 회로 등)를 형성하는 전도성 트레이스, 패드, 전도성 평면 및/또는 전기 구성요소(예를 들어, 커패시터, 저항기 등)를 포함할 수 있다.
기판(307)은 실리콘 또는 다른 적절한 재료로 형성된 반도체 기판일 수 있고, 집적 회로부는 메모리 디바이스, 논리 디바이스 또는 프로세서를 형성하기 위해 기판 상에/내에 형성될 수 있다. 예시된 실시형태에서, 금속화 구조물(305)은 기판(307)의 반도체 구성요소(302)(예를 들어, 집적 회로부)에 전기적으로 결합된다. 제1 금속화 층(305a)은 알루미늄, 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있고, 하나 이상의 패드로 형성될 수 있다. 일부 실시형태에서, 제2 및 제3 금속화 층(305b 및 305c)은 구리 또는 다른 적절한 금속 또는 전도성 재료를 포함할 수 있다.
일부 실시형태에서, 반도체 디바이스 패키지(300)는 금속화 구조물(305)의 일부와 기판(307) 사이에 장벽 층(도 3a에는 도시되어 있지 않고, 도 2a에 도시된 장벽 층(217)과 유사함)을 가질 수 있다. 장벽 층은 대안적으로 제2 금속화 층(305b)에 인접할 수 있다. 일부 실시형태에서, 장벽 층은 탄탈륨과 같은 금속으로 제조될 수 있고, 제2 금속화 층(305b)은 구리를 포함할 수 있고, 탄탈륨 장벽 층은 기판(307)으로 구리가 확산되는 것을 방지한다.
반도체 디바이스 패키지(300)는 또한 반도체 디바이스 패키지(300)의 제1 측(301)에 도 2a에 도시된 패시베이션 층(2035)과 유사한 패시베이션 층(도시되지 않음)을 포함할 수 있다. 패시베이션층은 반도체 디바이스 패키지(300)를 보호할 수 있다. 일부 실시형태에서, 패시베이션 층은 산화물 층, 불활성 층(예를 들어, 공기와 화학적으로 반응하거나 부식될 가능성이 적은 층), 또는 다른 적절한 보호 층 또는 보호막을 포함할 수 있다.
도 3a에 도시된 바와 같이, 반도체 디바이스 패키지(300)는 중심 금속 범프(308a) 및 이 중심 금속 범프(308a)의 양측에 측면 금속 범프(308b)(4개가 도 3a에 도시됨)를 포함한다. 도시된 바와 같이, 중심 금속 범프(308a)는 측면 금속 범프(308b)의 수직 치수보다 큰 수직 치수를 갖는다. 예를 들어, 중심 금속 범프(308a)는 약 10㎛ 내지 20㎛의 수직 치수(VDC)를 가질 수 있고, 측면 금속 범프(308b)는 약 5㎛ 내지 10㎛의 수직 치수(VDS)를 가질 수 있다. 수직 치수(VDC)는 약 15㎛일 수 있는 반면, 수직 치수(VDS)는 약 7.5㎛일 수 있다. 중심 금속 범프(308a)는 측면 금속 범프(308b)보다 높이가 더 높아서, 도 3g 및 도 3h를 참조하여 아래에 설명된 바와 같이 반도체 디바이스 패키지(300)가 반도체 디바이스 패키지 상에 적층될 때 중심 금속 범프(308a)가 다른 반도체 디바이스 패키지의 공동에 위치될 수 있다.
중심 및 측면 금속 범프(308a, 308b)는 금속화 구조물(305)에 전기적으로 결합되고, 다른 반도체 디바이스 패키지(예를 들어, 도 3h 참조)의 금속화 층과 전기적으로 접촉하도록 구성된다. 일부 실시형태에서, 금속 범프(308a, 308b)는 인듐 범프를 포함할 수 있다. 다른 실시형태에서, 금속 범프(308a, 308b)는 다른 적절한 전도성 재료를 포함할 수 있다.
일부 실시형태에서, 중심 및 측면 금속 범프(308a, 308b)는 전기 도금 공정에 의해 형성된 필라일 수 있다. 예를 들어, 금속 범프(308a, 308b)는 제1 금속화 층(305a)에 인접한 시드 재료를 가짐으로써 형성될 수 있고, 전도성 재료는 시드 재료 상에 도금될 수 있다. 다른 실시형태에서, 금속 범프(308a, 308b)는 잉크젯 공정 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시형태에서, 금속 범프(308a, 308b)는 (예를 들어, 200℃에서) 저온 어닐링될 수 있다.
도 3b는 반전되어 접착제(316)를 통해 캐리어(315)에 결합된 후의 반도체 디바이스 패키지(300)를 도시한다. 캐리어(315)는 도 3c 내지 도 3h를 참조하여 후술되는 제조 공정에서 반도체 디바이스 패키지(300)를 유지 및 지지하도록 구성된다. 캐리어(315)는 유리, 실리콘 또는 플라스틱으로 만들어진 재사용 가능한 캐리어 또는 재사용 불가능한 캐리어일 수 있다. 금속 범프(308a 및 308b)는 수지 또는 다른 적절한 재료의 부분적으로 경화된 층일 수 있는 접착제(316)에 매립된다.
도 3c는 기판(307)이 박형화된 후의 반도체 디바이스 패키지(300)를 도시한다. 도 3c를 참조하면, 반도체 디바이스 패키지(300)는 반도체 디바이스 패키지(203)의 제1 측(2031)과 박형화된 표면(319) 사이의 깊이(H1)가 약 10㎛가 되도록 박형화될 수 있다. 깊이(H1)는 5㎛ 내지 30㎛의 범위일 수 있고, 보다 구체적으로 깊이(H1)는 30㎛ 이하, 25㎛, 20㎛, 15㎛, 10㎛ 또는 5㎛이다.
기판(307)을 이 정도로 박형화함으로써, 금속화 구조물(305)은 TSV를 사용하지 않고 액세스되고 다른 반도체 디바이스 패키지의 다른 금속화 층 또는 반도체 구성요소에 전기적으로 결합될 수 있다. 일반적으로 말하면 반도체 구조물에 TSV를 형성하기 위해 반도체 구조물을 박형화할 수 있는 반도체 구조물의 최소 깊이는 약 50㎛ 정도이다. 따라서, 본 기술에 의해 제공되는 개선된 방법은 TSV를 형성하기 위한 처리 단계 없이 더 작은 깊이(또는 수직 치수)로 반도체 디바이스 패키지를 제조 및 적층할 수 있기 때문에 적어도 부분적으로 유리하다. 본 방법은 콤팩트한 반도체 디바이스 또는 패키지를 제조하는 데 특히 유용하다.
도 3c는 또한 코팅 층(333)이 박형화된 표면(319) 상에 형성된 후의 반도체 패키지(300)를 도시한다. 코팅 층은 도 3d 및 도 3e를 참조하여 아래에서 논의된 포토리소그래피 및 기타 공정과 같은 후속 공정에서 박형화된 기판(307)을 보호하는 산화물 층일 수 있다.
도 3d는 패턴화된 포토레지스트 층(321)(또는 포토패턴 마스크)이 반도체 디바이스 패키지(300)의 제2 측(303)(후방 측/비활성 면)에 형성된 후의 반도체 패키지(300)를 도시한다. 도시된 바와 같이, 포토레지스트 층(321)은 다수의 개구(323)(제1, 제2 및 제3 개구(323a, 323b 및 323c)로 식별됨)를 갖는다. 제1 개구(323a)와 제3 개구(323c)는 반도체 디바이스 패키지(300)의 양측에 형성되고, 공정에서 이후에 반도체 디바이스 패키지(300)를 분리 또는 "싱귤레이션"하는 데 사용될 수 있다. 제2 개구(323b)는 중간선에 있고, 보다 구체적으로는 중심 금속 범프(308a)와 정렬될 수 있다.
도 3e는 채널(326a, 326c)이 제1 개구(323a)와 제3 개구(323c)를 통해 반도체 디바이스 패키지(300)를 통해 형성된 후의 반도체 디바이스 패키지(300)를 도시한다. 채널(326a, 326c)은 개구(323a, 323c)를 통해 기판(307)을 에칭함으로써 형성될 수 있다.
채널(326a, 326c)을 형성하는 것과 동일한 공정에서, 공동(326b)은 기판(307)을 통해 형성될 수 있고, 금속화 구조물(305)의 일부는 제2 개구(323b)를 통해 형성될 수 있다. 공동(326b)은 제2 금속화 층(305b)으로 연장될 수 있고 이에 의해 제2 금속화 층(305b)의 일부를 노출시킬 수 있다.
도 3f는 포토레지스트 층(321)과 코팅 층(333)이 제거되고 유전체 층(327)이 반도체 디바이스 패키지(300)의 제2 측(303)에 형성된 후의 반도체 디바이스 패키지(300)를 도시한다. 일부 실시형태에서, 유전체 층(327)은 CVD 테트라에틸-오쏘실리케이트(TEOS) 층과 같은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 대안적으로, 유전체 층(327)은 스핀-온(spin-on) 공정 또는 미리 형성된 유전체 막을 적용하여 형성될 수 있다. 일부 실시형태에서, 기판을 더 박형화하기 위해 기판(307)의 일부가 또한 제거될 수 있다. 이러한 실시형태에서, 도 3f에 나타낸 깊이(H2)는 깊이(H1)보다 작을 수 있다.
도 3g는 채널(326a 및 326c)의 하부와 공동(326b)의 하부에 있는 유전체 층(327)의 일부가 제거된 후의 반도체 디바이스 패키지(300)를 도시한다. 일부 실시형태에서, 유전체 층(327)의 일부가 에칭 공정에 의해 제거될 수 있다. 도 3g에 도시된 바와 같이, 공동(326b) 내의 유전체 층(327)의 일부를 제거한 후, 제2 금속화 층(305b)의 일부가 공동(326b) 내에서 노출된다.
도 3h는 반도체 디바이스 패키지(300)의 제2 측(303) 상에 연결 부위(350)(4개가 도 3h에 도시됨)가 형성된 후의 반도체 디바이스 패키지(300)를 도시한다. 연결 부위(350)는 측면 금속 범프(308b)와 정렬되고, 적층된 배열에서 다른 반도체 디바이스 패키지의 (위에서 논의된 측면 금속 범프(308b)와 유사한) 측면 금속 범프에 결합되어 접촉하도록 구성된다. 일부 실시형태에서, 다수의 연결 부위(350)는 마스킹/에칭 공정에 의해 형성될 수 있다. 다수의 연결 부위(350)는 알루미늄, 티타늄, 구리 등과 같은 금속으로 만들어질 수 있다.
도 3i는 캐리어(315)가 제거되고 동일한 구성의 다른 반도체 디바이스 패키지(300a)가 반도체 디바이스 패키지(300) 상에 적층된 후의 반도체 디바이스 패키지(300)를 도시한다. 도시된 바와 같이, 반도체 패키지(300a)의 중심 금속 범프(308a)는 반도체 디바이스 패키지(300)의 공동(326b)에 정렬되어 위치되고, 반도체 디바이스 패키지(300)의 제2 금속화 층(305b)에 전기적으로 결합된다. 반도체 디바이스 패키지(300a)의 측면 금속 범프(308b)는 반도체 디바이스 패키지(300)의 대응하는 연결 부위(350)와 각각 정렬되어 전기적으로 결합된다. 이러한 방식으로, 여러 반도체 디바이스 패키지(300)는 기판(307)을 통해 TSV를 형성하지 않고 BLT가 0이거나 거의 0인 상태로 서로 적층될 수 있다.
도 4a 내지 도 4d는 도 1과 관련하여 설명된 반도체 디바이스 패키지 조립체(100)와 유사하거나 동일한 반도체 디바이스 패키지 조립체(401)를 처리하는 방법을 예시하지만, 반도체 디바이스 패키지는 다이 스택에서도 사용될 수 있다. 반도체 디바이스 패키지 조립체(401) 각각은 전방 측(4011)과 후방 측(4013)을 갖는다. 도 4a에서, 반도체 디바이스 패키지 조립체(401)는 임시 캐리어(403)에 의해 운반된다. 다수의 반도체 디바이스 패키지 조립체(401) 각각은 후방 측(4013)에 베이스 기판(예를 들어, 도 1의 베이스 구성요소(101))을 포함하고, 전방 측(4011)에 다수의 반도체 디바이스 패키지(예를 들어, 반도체 디바이스 패키지(103 또는 203))를 포함한다. 예시된 실시형태에서, 반도체 디바이스 패키지 조립체(401)의 후방 측(4013)은 디바이스 패키지 조립체(401)가 서로 이격되도록 임시 캐리어(403)에 결합된다.
도 4b는 반도체 디바이스 패키지 조립체(401)가 캡슐화 재료(405)에 의해 덮인 후의 조립체를 도시한다. 일부 실시형태에서, 캡슐화 재료(405)는 수지, 플라스틱, 실리콘, 산화물, 중합체, 또는 다른 적절한 유전체 재료를 포함할 수 있다.
도 4c는 임시 캐리어(403)가 반도체 디바이스 패키지 조립체(401)로부터 분리된 후의 조립체를 도시한다. 도 4c에서, 반도체 디바이스 패키지 조립체(401)는 도 4b에 비해 반전되어 있다. 반도체 디바이스 패키지 조립체(401)의 금속화 구조물(4018)이 노출될 수 있도록 도 4c에 도시된 조립체의 상위 부분(예를 들어, 표시된 평면(P) 위의 부분)이 제거될 수 있다.
도 4d는 중합체 층(407)이 반도체 디바이스 패키지 조립체(401) 상에 형성된 후의 조립체를 도시한다. 방법은 중합체 층(407)을 사용하여 재분배 구조물(409)을 형성하는 단계를 포함할 수 있다. 재분배 구조물(409)은 개별 반도체 디바이스 패키지 조립체(401)의 금속화 층(4018)에 전기적으로 결합된다. 일부 실시형태에서, 재분배 구조물(409)은 구리 또는 다른 적절한 전도성 재료를 포함할 수 있다.
도 4d에 도시된 바와 같이, 다수의 커넥터(411)가 재분배 구조물(409) 상에 형성되어 전기적으로 결합될 수 있다. 커넥터(411)는 반도체 디바이스 패키지의 금속화 구조물, 및 개별 반도체 디바이스 패키지 조립체(401)의 베이스 구성요소에 추가로 전기적으로 결합된다. 일부 실시형태에서, 커넥터(411)는 솔더 볼, 패드, 또는 다른 적절한 연결 디바이스를 포함하는 볼 그리드 어레이(BGA)일 수 있다. 그런 다음 반도체 디바이스 패키지 조립체(401)는 도 4d에 도시된 파선으로 표시된 위치에서 캡슐화 재료(405)를 절단함으로써 "싱귤레이션"되거나 분리될 수 있다.
도 5a 내지 도 5d는 본 기술에 따른 반도체 디바이스 패키지 조립체(501)를 처리하는 방법을 도시한다. 도 5a에서, 반도체 디바이스 패키지 조립체(501)는 임시 캐리어(503)에 의해 운반되고, 반도체 디바이스 패키지 조립체(501) 각각은 전방 측(5011)과 후방 측(5013)을 갖는다. 이 실시형태에서, 반도체 디바이스 패키지 조립체(501)의 전방 측(5011)은 도 4a 및 도 4b의 후방 측(5013)과 달리 임시 캐리어(503)에 결합된다. 반도체 디바이스 패키지 조립체(501)는 나중에 싱귤레이션 공정 동안 분리될 수 있도록 이격된다.
도 5b는 반도체 디바이스 패키지 조립체(501)가 캡슐화 재료(505)에 의해 덮인 후의 조립체를 도시한다. 일부 실시형태에서, 캡슐화 재료(505)는 수지, 플라스틱, 실리콘, 산화물, 중합체, 또는 다른 적절한 유전체 재료를 포함할 수 있다.
도 5c는 임시 캐리어(503)가 반도체 디바이스 패키지 조립체(501)로부터 분리된 후의 조립체를 도시한다. 도 5c에서, 캡슐화 재료(505)에 의해 덮인 반도체 디바이스 패키지 조립체(501)는 도 5b에 비해 반전되어 있다.
도 5d는 중합체 층(507)이 반도체 디바이스 패키지 조립체(501) 상에 형성된 후의 조립체를 도시한다. 방법은 중합체 구조물(507)을 사용하여 재분배 구조물(509)을 형성하는 것을 포함할 수 있다. 재분배 구조물(509)은 개별 반도체 디바이스 패키지 조립체(501)의 금속화 층(예를 들어, 금속화 구조물(105 또는 205))에 전기적으로 결합된다. 일부 실시형태에서, 재분배 구조물(509)은 구리 또는 다른 적절한 전도성 재료를 포함할 수 있다.
도 5d에 도시된 바와 같이, 다수의 커넥터(511)가 재분배 구조물(509) 상에 형성되어 전기적으로 결합될 수 있다. 커넥터(511)는 반도체 디바이스 패키지의 금속화 구조물, 및 개별 반도체 디바이스 패키지 조립체(501)의 베이스 구성요소에 추가로 전기적으로 결합된다. 일부 실시형태에서, 커넥터(511)는 솔더 볼, 패드, 또는 다른 적절한 연결 디바이스를 포함하는 BGA 커넥터일 수 있다. 그런 다음 반도체 디바이스 패키지 조립체(501)는 도 5d에 도시된 파선으로 표시된 위치에서 캡슐화 재료(505)를 절단함으로써 "싱귤레이션"되거나 분리될 수 있다.
도 1 내지 도 5d를 참조하여 위에서 설명된 특징을 갖는 반도체 디바이스 중 임의의 하나는 수많은 더 크고/또는 더 복잡한 시스템 중 임의의 것에 통합될 수 있고, 이의 대표적인 예는 도 6에 개략적으로 도시된 시스템(600)이다. 시스템(600)은 프로세서(601), 메모리(603)(예를 들어, SRAM, DRAM, 플래시, 및/또는 다른 메모리 디바이스), 입력/출력 디바이스(605), 및/또는 다른 서브시스템 또는 구성요소(607)를 포함할 수 있다. 도 1 내지 도 5d를 참조하여 위에서 설명한 반도체 조립체, 디바이스 및 디바이스 패키지는 도 6에 도시된 요소 중 임의의 것에 포함될 수 있다. 그 결과 시스템(600)은 다양한 적절한 컴퓨팅, 처리, 저장, 감지, 이미징 및/또는 기타 기능 중 임의의 것을 수행하도록 구성될 수 있다. 따라서, 시스템(600)의 대표적인 예로는 컴퓨터 및/또는 기타 데이터 프로세서, 예를 들어, 데스크톱 컴퓨터, 랩톱 컴퓨터, 인터넷 기기, 휴대용 디바이스(예를 들어, 팜탑 컴퓨터, 웨어러블 컴퓨터, 셀룰러 폰 또는 모바일 폰, 개인용 휴대 정보 단말기, 음악 플레이어 등), 태블릿, 다수의 프로세서 시스템, 프로세서 기반 또는 프로그래밍 가능한 소비자 전자 제품, 네트워크 컴퓨터 및 미니컴퓨터를 포함하지만 이들로 제한되지 않는다. 시스템(600)의 추가적인 대표적인 예로는 조명, 카메라, 차량 등을 포함한다. 이들 예 및 다른 예와 관련하여, 시스템(600)은 단일 유닛에 수용되거나, 예를 들어, 통신 네트워크를 통해 다수의 상호 연결된 유닛에 걸쳐 분산될 수 있다. 따라서 시스템(600)의 구성요소는 로컬 및/또는 원격 메모리 저장 디바이스 및 다양한 적절한 컴퓨터 판독 가능 매체 중 임의의 매체를 포함할 수 있다.
본 명세서는 본 기술의 실시예를 전부 제시하도록 의도된 것도 아니고 본 기술을 본 명세서에 개시된 정확한 형태로 제한하도록 의도된 것도 아니다. 본 명세서에는 예시를 위해 특정 실시형태가 개시되어 있지만, 본 기술 분야에서 통상의 지식을 가진 자라면 본 기술을 벗어나지 않고 다양한 균등한 변형이 가능함을 알 수 있을 것이다. 일부 경우에, 잘 알려진 구조 및 기능은 본 기술의 실시형태의 설명을 불필요하게 모호하게 하는 것을 피하기 위해 상세하게 도시되거나 설명되지 않았다. 방법의 단계가 본 명세서에서 특정 순서로 제시될 수 있지만, 대안적인 실시형태에서는 다른 순서로 단계를 수행할 수 있다. 유사하게, 특정 실시형태의 맥락에서 개시된 본 기술의 특정 양태는 다른 실시형태에서 결합되거나 제거될 수 있다. 또한, 본 기술의 특정 실시형태와 관련된 이점이 이러한 실시형태의 맥락에서 개시되었을 수 있지만, 다른 실시형태에서도 이러한 이점을 나타낼 수 있고, 모든 실시형태가 기술의 범위 내에 속하기 위해 본 명세서에 개시된 이러한 이점 또는 다른 이점을 반드시 나타낼 필요는 없다. 따라서, 본 발명 및 관련 기술은 본 명세서에 명시적으로 도시되거나 설명되지 않은 다른 실시형태를 포함할 수 있다.
본 명세서 전반에 걸쳐, 단수형 요소 및 "상기" 요소는 문맥이 명백하게 달리 지시하지 않는 한, 복수의 요소를 포함한다. 유사하게, "또는"이라는 단어가 두 개 이상의 항목의 목록과 관련하여 다른 항목에서 배타적인 단일 항목만을 의미하도록 명시적으로 제한되지 않는 한, 이러한 목록에서 "또는"의 사용은 (a) 목록의 단일 항목, (b) 목록의 모든 항목 또는 (c) 목록의 항목 조합을 포함하는 것으로 해석되어야 한다. 추가적으로, "포함하는"이라는 용어는 더 많은 수의 동일한 특징 및/또는 추가 유형의 다른 특징이 배제되지 않도록 적어도 언급된 특징(들)을 포함하는 것을 의미하기 위해 전체적으로 사용된다. 본 명세서에서 "일 실시형태", "일부 실시형태" 또는 유사한 수식어의 언급은 실시형태와 관련하여 설명된 특정 특징, 구조, 동작 또는 특성이 본 기술의 적어도 하나의 실시형태에 포함될 수 있음을 의미한다. 따라서, 본 명세서에서 이러한 어구 또는 수식어의 출현은 반드시 모두 동일한 실시형태를 언급하는 것은 아니다. 또한, 다양한 특정 특징, 구조, 동작 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 결합될 수 있다.
전술한 바로부터, 본 기술의 특정 실시형태가 예시의 목적으로 본 명세서에 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있는 것으로 이해된다. 본 기술은 첨부된 청구범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (27)

  1. 반도체 디바이스 패키지 조립체로서,
    전방 측과 후방 측을 갖는 베이스 구성요소로서, 상기 베이스 구성요소는 상기 전방 측에 제1 금속화 구조물을 갖고, 상기 제1 금속화 구조물은 상기 전방 측의 접촉 영역에서 노출되는, 상기 베이스 구성요소;
    반도체 디바이스 다이의 스택으로서, 각각의 반도체 디바이스 다이는 제1 측, 리세스를 갖는 제2 측, 및 상기 제1 측에 접촉 패드를 갖고 상기 제2 측의 리세스에서 노출된 접촉 영역을 갖는 제2 금속화 구조물을 포함하는, 상기 반도체 디바이스 다이의 스택; 및
    상기 반도체 디바이스 다이의 제2 측의 리세스에 적어도 부분적으로 위치된 금속 범프(metal bump)로서, 상기 금속 범프는 하나의 반도체 디바이스 조립체의 제2 금속화 구조물의 접촉 패드, 및 인접한 반도체 디바이스 조립체의 접촉 영역에 전기적으로 결합되고, 추가 금속 범프는 상기 반도체 디바이스 다이와 상기 베이스 구성요소의 제1 금속화 구조물 중 최하위 것의 접촉 패드에 결합된, 상기 금속 범프
    를 포함하고;
    상기 반도체 디바이스 패키지는 실리콘 관통 비아(through-silicon via) 없이 상기 제1 및 제2 금속화 구조물을 통해 상기 베이스 구성요소에 결합되고 서로 전기적으로 결합된, 반도체 디바이스 패키지 조립체.
  2. 제1항에 있어서, 상기 금속 범프는 하나의 반도체 디바이스의 접촉 패드로부터 인접한 반도체 디바이스의 접촉 영역까지 20㎛ 이하의 거리에 걸쳐 연장되는, 반도체 디바이스 패키지 조립체.
  3. 제1항에 있어서, 상기 금속 범프는 중심 금속 범프이고, 상기 반도체 디바이스 패키지 조립체는 상기 중심 금속 범프의 일측에 위치된 측면 금속 범프를 더 포함하는, 반도체 디바이스 패키지 조립체.
  4. 제1항에 있어서, 상기 금속 범프의 수직 치수는 15㎛ 이하인, 반도체 디바이스 패키지 조립체.
  5. 제1항에 있어서, 상기 금속 범프의 수직 치수는 약 10㎛인, 반도체 디바이스 패키지 조립체.
  6. 제1항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물은 상기 반도체 디바이스 적층형 다이의 상기 제1 측으로부터 상기 제2 측으로 직접 연장되는 실리콘 관통 비아(TSV)를 사용하지 않고 트레이스와 비아를 갖는, 반도체 디바이스 패키지 조립체.
  7. 제1항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물 중 적어도 하나는 알루미늄을 포함하는, 반도체 디바이스 패키지 조립체.
  8. 제1항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물 중 적어도 하나는 구리를 포함하는, 반도체 디바이스 패키지 조립체.
  9. 제1항에 있어서, 상기 제2 금속화 구조물은 제1, 제2 및 제3 금속화 층을 포함하고, 상기 제1 금속화 층은 상기 금속 범프에 전기적으로 결합되는, 반도체 디바이스 패키지 조립체.
  10. 제9항에 있어서, 상기 제1 금속화 층은 알루미늄을 포함하고, 상기 제2 금속화 층은 구리를 포함하고, 상기 제3 금속화 층은 구리를 포함하는, 반도체 디바이스 패키지 조립체.
  11. 반도체 디바이스 적층형 다이 조립체로서,
    전방 측과 후방 측을 갖는 제1 반도체 디바이스 다이로서, 상기 제1 반도체 디바이스 다이는 상기 전방 측에 제1 금속화 구조물을 갖고, 상기 후방 측에 제1 기판을 갖고, 상기 제1 금속화 구조물은 공동을 통해 상기 후방 측으로부터 노출되는, 상기 제1 반도체 디바이스 다이;
    제1 측과 제2 측을 갖는 제2 반도체 디바이스 다이로서, 상기 제1 측에 제2 금속화 구조물을 갖고 상기 제2 측에 제2 기판을 갖는 상기 제2 반도체 디바이스 다이; 및
    상기 공동 내에 적어도 부분적으로 위치되고, 상기 제2 금속화 구조물과 상기 제1 금속화 구조물에 전기적으로 결합된 금속 필라(metal pillar)
    를 포함하는, 반도체 디바이스 적층형 다이 조립체.
  12. 제11항에 있어서, 상기 금속 필라는 인듐을 포함하는, 반도체 디바이스 적층형 다이 조립체.
  13. 제11항에 있어서, 상기 금속 필라는 중심 금속 필라이고, 상기 반도체 디바이스 적층형 다이 조립체는 상기 중심 금속 필라의 일측에 위치된 측면 금속 필라를 더 포함하는, 반도체 디바이스 적층형 다이 조립체.
  14. 제11항에 있어서, 상기 중심 필라의 수직 치수는 20㎛ 이하인, 반도체 디바이스 적층형 다이 조립체.
  15. 제11항에 있어서, 상기 중심 필라의 수직 치수는 약 10㎛인, 반도체 디바이스 적층형 다이 조립체.
  16. 제11항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물은 TSV를 사용하지 않고 전기적으로 결합되는, 반도체 디바이스 적층형 다이 조립체.
  17. 제11항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물 중 적어도 하나는 알루미늄을 포함하는, 반도체 디바이스 적층형 다이 조립체.
  18. 제11항에 있어서, 상기 제1 금속화 구조물과 상기 제2 금속화 구조물 중 적어도 하나는 구리를 포함하는, 반도체 디바이스 적층형 다이 조립체.
  19. 제11항에 있어서, 상기 제2 금속화 구조물은 제1, 제2 및 제3 금속화 층을 포함하고, 상기 제1 금속화 층은 상기 금속 필라에 전기적으로 결합되는, 반도체 디바이스 적층형 다이 조립체.
  20. 제19항에 있어서, 상기 제1 금속화 층은 알루미늄을 포함하고, 상기 제2 금속화 층은 구리를 포함하고, 상기 제3 금속화 층은 구리를 포함하는, 반도체 디바이스 적층형 다이 조립체.
  21. 제11항에 있어서, 상기 제1 금속화 구조물은 제1, 제2 및 제3 금속화 층을 포함하고, 상기 제3 금속화 층은 상기 금속 필라에 전기적으로 결합되는, 반도체 디바이스 적층형 다이 조립체.
  22. 제21항에 있어서, 상기 제1 금속화 층은 알루미늄을 포함하고, 상기 제2 금속화 층은 구리를 포함하고, 상기 제3 금속화 층은 구리를 포함하는, 반도체 디바이스 적층형 다이 조립체.
  23. 반도체 디바이스 적층형 다이 조립체로서,
    전방 측과 후방 측을 갖는 제1 반도체 디바이스 다이로서, 상기 반도체 디바이스 다이는 상기 전방 측에 제1 금속화 구조물을 갖고, 상기 제1 금속화 구조물은 제1 리세스를 통해 상기 후방 측으로부터 노출된, 상기 제1 반도체 디바이스 다이;
    제1 측과 제2 측을 갖는 제2 반도체 디바이스 다이로서, 상기 반도체 디바이스 다이는 상기 제1 측에 제2 금속화 구조물을 갖고, 상기 제2 금속화 구조물은 제2 리세스를 통해 상기 제2 측으로부터 노출되고, 상기 제2 리세스는 상기 제1 리세스와 정렬되는, 상기 제2 반도체 디바이스 다이; 및
    상기 제1 리세스에 적어도 부분적으로 위치되고 상기 제2 금속화 구조물과 상기 제1 금속화 구조물에 전기적으로 결합된 금속 범프로서, 상기 제1 반도체 디바이스 다이는 상기 제2 반도체 디바이스 다이 상에 직접 적층되고, 상기 제1 및 제2 반도체 디바이스 다이는 실리콘 관통 비아 없이 서로 전기적으로 결합된, 상기 금속 범프
    를 포함하는, 반도체 디바이스 적층형 다이 조립체.
  24. 제23항에 있어서, 상기 금속 범프는 인듐을 포함하는, 반도체 디바이스 적층형 다이 조립체.
  25. 제23항에 있어서, 상기 금속 범프는 중심 금속 범프이고, 상기 반도체 디바이스 적층형 다이 조립체는 상기 중심 금속 범프의 일측에 위치된 측면 금속 범프를 더 포함하는, 반도체 디바이스 적층형 다이 조립체.
  26. 제23항에 있어서, 상기 수직 치수는 15㎛ 이하인, 반도체 디바이스 적층형 다이 조립체.
  27. 제23항에 있어서, 상기 수직 치수는 약 10㎛인, 반도체 디바이스 적층형 다이 조립체.
KR1020227027011A 2020-01-28 2020-10-23 접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체 KR20220128376A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/774,900 US11393791B2 (en) 2020-01-28 2020-01-28 Three-dimensional stacking semiconductor assemblies with near zero bond line thickness
US16/774,900 2020-01-28
PCT/US2020/057056 WO2021154352A1 (en) 2020-01-28 2020-10-23 Three-dimensional stacking semiconductor assemblies with near zero bond line thickness

Publications (1)

Publication Number Publication Date
KR20220128376A true KR20220128376A (ko) 2022-09-20

Family

ID=73455796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227027011A KR20220128376A (ko) 2020-01-28 2020-10-23 접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체

Country Status (6)

Country Link
US (1) US11393791B2 (ko)
EP (1) EP4097762A1 (ko)
KR (1) KR20220128376A (ko)
CN (1) CN114902406A (ko)
TW (1) TWI739650B (ko)
WO (1) WO2021154352A1 (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199163A (en) * 1992-06-01 1993-04-06 International Business Machines Corporation Metal transfer layers for parallel processing
US5432999A (en) 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20080237881A1 (en) * 2007-03-30 2008-10-02 Tony Dambrauskas Recessed solder socket in a semiconductor substrate
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8202797B2 (en) * 2010-06-22 2012-06-19 Stats Chippac Ltd. Integrated circuit system with recessed through silicon via pads and method of manufacture thereof
KR102222485B1 (ko) * 2014-09-18 2021-03-04 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US10186499B2 (en) 2016-06-30 2019-01-22 Intel IP Corporation Integrated circuit package assemblies including a chip recess
US20190287956A1 (en) 2016-12-30 2019-09-19 Intel Corporation Recessed semiconductor die in a die stack to accomodate a component
US10630296B2 (en) * 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10892250B2 (en) * 2018-12-21 2021-01-12 Powertech Technology Inc. Stacked package structure with encapsulation and redistribution layer and fabricating method thereof
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same

Also Published As

Publication number Publication date
EP4097762A1 (en) 2022-12-07
US20210233894A1 (en) 2021-07-29
CN114902406A (zh) 2022-08-12
WO2021154352A1 (en) 2021-08-05
TWI739650B (zh) 2021-09-11
US11393791B2 (en) 2022-07-19
TW202129857A (zh) 2021-08-01
US20220293569A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
US20230378078A1 (en) Package with fan-out structures
US8829666B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US8860079B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US10431549B2 (en) Semiconductor package and manufacturing method thereof
US10510732B2 (en) PoP device and method of forming the same
US11764159B2 (en) Package with fan-out structures
US20180012774A1 (en) Electronic package and manufacturing method thereof
TW201639091A (zh) 具有不連續聚合物層之扇出型堆疊式封裝結構
TW201739032A (zh) 封裝結構
KR102647008B1 (ko) 팬 아웃 패키지 및 이의 형성 방법
US10867947B2 (en) Semiconductor packages and methods of manufacturing the same
US20220208736A1 (en) Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
CN113192915B (zh) 三维集成电路模块及制作方法
US11862569B2 (en) Front end of line interconnect structures and associated systems and methods
KR20220128376A (ko) 접합 라인 두께가 거의 0인 3차원 적층형 반도체 조립체
US20220068820A1 (en) Front end of line interconnect structures and associated systems and methods
US12027498B2 (en) Three-dimensional stacking semiconductor assemblies with near zero bond line thickness
US11201142B2 (en) Semiconductor package, package on package structure and method of froming package on package structure
US11462472B2 (en) Low cost three-dimensional stacking semiconductor assemblies
US12021064B2 (en) Semiconductor devices and methods of manufacture
US20240047351A1 (en) Multistep etch for direct chip attach (dca) substrates, and associated systems and devices
US20220352123A1 (en) Semiconductor devices and methods of manufacture
TW202406064A (zh) 封裝結構及其製作方法