KR20220120666A - 강유전체 커패시터 및 그 패턴화 방법 - Google Patents

강유전체 커패시터 및 그 패턴화 방법 Download PDF

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KR20220120666A
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사시칸스 마니파트루니
라지브 쿠마르 도카니아
라마무르티 라메쉬
암리타 마투리야
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케플러 컴퓨팅 인크.
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Abstract

강유전체 커패시터는 에칭된 제1 및 제2 전극들 위에 비전도성 유전체를 컨포멀 퇴적하고, 비전도성 유전체의 선택적 부분 위에 금속 캡 또는 헬멧을 형성함으로써 형성되며, 금속 캡은 비전도성 유전체의 측벽들의 부분들에 합치된다. 금속 캡은 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착을 적용함으로써 형성된다. 금속 캡은 또한 조정된 에칭 속도로 이온 주입을 적용함으로써 형성될 수 있다. 방법은 비전도성 유전체가 제1 및 제2 전극들의 측벽들 상에 남아 있지만 제3 및 제4 전극들 상에 남아 있지 않도록 금속 캡 및 비전도성 유전체를 동위원소 에칭하는 단계를 추가로 포함한다.

Description

강유전체 커패시터 및 그 패턴화 방법
우선권에 대한 주장
본 출원은 2019년 12월 27일에 출원되고, 발명의 명칭이 "Ferroelectric Capacitor and Method of Patterning Such"이고, 전체적으로 참조로 포함되는 미국 특허 출원 제16/729,267호의 우선권의 혜택을 주장한다.
프로세서들에 사용되는 표준 메모리는 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 또는 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM), 및 그들의 파생물들이다. 이들 메모리들은 휘발성 메모리들이다. 예를 들어, 메모리들에 대한 전력이 턴 오프될 때, 메모리들은 그들의 저장된 데이터를 분실한다. 비휘발성 메모리들은 또한 이제 통상적으로 자기 하드 디스크들을 대체하기 위해 컴퓨팅 플랫폼들에 사용된다. 비휘발성 메모리들은 그들 메모리들에 대한 전력이 턴 오프될 때에도 장기적인 기간들(예를 들어, 몇 개월, 몇 년, 또는 영원히) 동안 그들의 저장된 데이터를 유지한다. 비휘발성 메모리들의 예들은 자기 랜덤 액세스 메모리(magnetic random access memory)(MRAM), NAND 또는 NOR 플래시 메모리들이다. 이들 메모리들은 이들 메모리들이 높은 기입 에너지, 저밀도, 및 고전력 소비를 겪기 때문에 저전력 및 소형 컴퓨팅 디바이스들에 적절하지 않을 수 있다.
본원에 제공된 배경 설명은 개시의 맥락을 일반적으로 제시하는 목적을 위한 것이다. 여기서 달리 표시되지 않는 한, 이러한 섹션에 설명된 재료는 본 출원에서 청구항들에 대한 선행 기술이 아니고 이러한 섹션에서의 포함에 의해 선행 기술인 것으로 허용되지 않는다.
개시의 실시예들은 아래에 주어지는 상세한 설명으로부터 그리고 개시의 다양한 실시예들의 첨부 도면으로부터 더 완전히 이해될 것이지만, 이는 개시를 특정 실시예들에 제한하는 것으로 취해져야 하는 것이 아니라, 설명 및 이해만을 위한 것이다.
도 1a 내지 도 1f는 일부 실시예들에 따라, 강유전체 커패시터를 형성/패턴화하는 프로세스들의 단면들을 예시한다.
도 2a 내지 도 2f는 일부 실시예들에 따라, 강유전체 커패시터를 형성/패턴화하는 프로세스들의 단면들을 예시한다.
도 3은 일부 실시예들에 따라, 강유전체 커패시터를 형성하는 방법의 흐름도를 예시한다.
도 4는 일부 실시예들에 따라, 강유전체 커패시터를 포함하는 1T-1C 메모리 셀을 예시한다.
도 5a는 일부 실시예들에 따라, 종래의 로직 및 강유전체 커패시터를 갖는 칩의 일부의 단면을 예시한다.
도 5b는 일부 실시예들에 따라, 도 5a의 상면도를 예시한다.
도 6은 일부 실시예들에 따라, 1T-1C 비트 셀들의 어레이 및 로직을 갖는 메모리를 포함하는 시스템 온 칩을 예시한다.
일부 실시예들은 강유전체 커패시터 및 그 제조 또는 패턴화 방법을 설명한다. 강유전체 용량성 디바이스를 형성하기 위한 방법은 강유전체 커패시터 디바이스의 기초를 형성하는 층들의 스택을 퇴적하는 단계를 포함한다. 층들의 이들 스택들은 제1 전도성 재료를 포함하는 제1 전극, 제2 전도성 재료를 포함하는 제2 전극, 강유전체 재료를 갖는 구조체, 제3 전도성 재료를 포함하는 제3 전극, 및 제4 전도성 재료를 포함하는 제4 전극을 포함한다. 제1 및 제2 전극들은 상단 전극(TE)의 일부인 한편, 제3 및 제4 전극들은 하단 전극(BE)의 일부이다. 2개의 전극들이 상단 전극을 위해 가정되지만, 임의의 수의 층들은 다층 상단 전극을 형성하기 위해 적층될 수 있다. 동일한 것이 하단 전극에 적용된다. 예를 들어, 상단 및/또는 하단 전극들은 단일 층 또는 다수의 층을 포함할 수 있다. 상단 및 하단 전극들에 대한 층들의 수는 동일하거나 상이할 수 있다. 제2 전극은 제1 전극에 인접하고, 강유전체 재료는 제2 전극에 인접하고, 제3 전극은 강유전체 재료에 인접하고, 제4 전극은 제3 전극에 인접한다.
방법은 제1 및 제2 전극들을 에칭하는 단계를 추가로 포함한다. 에칭 프로세스는 강유전체 재료에서 정지될 수 있거나, 제3 전극이 막 시작하려는 지점에서 정지될 수 있다. 제1 및 제2 전극들(및/또는 강유전체 재료)을 에칭한 후에, 방법은 에칭된 제1 및 제2 전극들(및/또는 강유전체 재료) 위에 비전도성 유전체를 컨포멀 퇴적하는 단계를 포함한다. 이러한 비전도성 유전체의 하나의 목적은 하단 전극(들)으로부터 상단 전극(들)의 단락을 방지하는 것이다. 고급 프로세스 기술 노드들(예를 들어, 12 nm 이하의 CMOS 프로세스들)에 대한 강유전체 커패시터를 제조하는 종래의 방법들은 종종 TE 및 BE가 제조 동안 단락되는 것을 방지하려고 노력한다. 본원에서의 방법은 이러한 도전을 처리하며, 이는 7 nm 이하와 같이 고급 기술 노드들에 대한 강유전체 커패시터들을 제조하는 것을 허용한다.
방법은 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계를 추가로 포함하며, 금속 캡은 비전도성 유전체의 측벽들의 부분들에 합치된다. 이러한 금속 캡은 또한 헬멧으로 지칭된다. 헬멧의 행오버 부분(hangover part)은 비전도성 유전체의 측벽들의 부분들에 합치되는 반면, 헬멧의 상단 부분은 제1 전극을 커버한다. 일부 실시예들에서, 헬멧은 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착(physical vapor deposition)(PVD)을 적용함으로써 형성된다. 일부 실시예들에서, 헬멧은 조정된 에칭 속도로 이온 주입을 적용함으로써 형성된다.
방법은 비전도성 유전체가 제1 및 제2 전극들의 측벽들 상에 남아 있지만 제3 및 제4 전극들의 측벽들 상에 남아 있지 않도록 금속 캡 및 비전도성 유전체를 동위원소 에칭하는 단계를 추가로 포함한다. 일부 실시예들에서, 금속 캡은 금속 캡을 에칭하거나 연마함으로써 비전도성 유전체의 측방 표면으로부터 제거된다. 예를 들어, 헬멧의 상단 섹션은 제1 전극의 표면에 이르기까지 연마되고 손질된다. 헬멧 행오버는 여전히 남아 있을 수 있다. 일부 실시예들에서, 헬멧 행오버는 또한 제거될 수 있다.
다양한 실시예들의 많은 기술적 효과들이 있다. 예를 들어, 강유전체 커패시터를 형성하는 프로세스는 상단 및 하단 전극들이 동작불능 커패시터를 초래할 수 있는 제조 동안 단락되지 않는 것을 확인한다. FE 셀이 공격적으로 스케일링되므로, 그것은 에칭으로 인한 문제들에 직면한다. 에칭 프로세스들은 비휘발성 에칭 부산물들을 생성할 수 있다. 전극 재료에서 비롯될 수 있는 이들 에칭 부산물들은 에칭 처리 동안 FE 층 상에 재퇴적될 수 있고 전극들 사이의 전기 단락을 야기할 수 있다. 비전기 전도성 재료의 스페이서는 전기 단락으로부터 디바이스 고장을 방지하기 위해 디바이스의 상단 및 하단 전극들을 분리하는데 사용된다. 그와 같이, 다양한 실시예들의 프로세스는 메모리 어레이의 추가 제조 동안 강유전체 커패시터를 보호한다.
강유전체 커패시터를 사용하여 형성되는 메모리 비트 셀은 강유전체 커패시터에서 강유전체(FE) 상태의 매우 낮은 전압 스위칭(예를 들어, 100mV)을 허용한다. 강유전체 커패시터는 임의의 유형의 트랜지스터와 함께 사용될 수 있다. 예를 들어, 다양한 실시예들의 강유전체 커패시터는 평면 또는 비평면 트랜지스터들과 함께 사용될 수 있다. 트랜지스터들은 다이의 프런트엔드 또는 백엔드 내에 형성될 수 있다. 강유전체 커패시터를 사용하여 형성되는 메모리 비트 셀은 종래의 DRAM 비트 셀들과 비교하여 더 크고 더 좁은 비트 셀을 초래한다. 그와 같이, 더 많은 비트 셀들은 다이 내에 패킹될 수 있어 많이 추구된 비휘발성 작용을 제공하면서 종래의 DRAM들보다 더 낮은 전압들에서 동작할 수 있는 더 높은 밀도 메모리를 초래한다. 일부 실시예들에서, 메모리 비트 셀들은 다이당 메모리의 밀도를 추가로 증가시키기 위해 프런트엔드 및 백엔드 내에 형성된다. 다른 기술적 효과들은 다양한 실시예들 및 도면들로부터 분명할 것이다.
이하의 설명에서, 다수의 상세는 본 개시의 실시예들의 더 철저한 설명을 제공하기 위해 논의된다. 그러나, 본 개시의 실시예들이 이들 특정 상세들 없이 실시될 수 있다는 점이 통상의 기술자에게 분명할 것이다. 다른 사례들에서, 널리 공지된 구조체들 및 디바이스들은 본 개시의 실시예들을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는, 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들이 라인들로 표현된다는 점을 주목한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하기 위해 더 두껍고/두껍거나, 일차 정보 흐름 방향을 표시하기 위해 하나 이상의 엔드에서 화살표들을 가질 수 있다. 그러한 표시들은 제한적인 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용된다. 임의의 표현된 신호는 디자인 요구들 또는 선호도들에 의해 지시된 바와 같이, 어느 하나의 방향으로 이동할 수 있고 임의의 적절한 유형의 신호 체계로 구현될 수 있는 하나 이상의 신호를 실제로 포함할 수 있다.
용어 "디바이스"는 일반적으로 그러한 용어의 사용의 맥락에 따른 장치를 지칭할 수 있다. 예를 들어, 디바이스는 층들 또는 구조체들의 스택, 단일 구조체 또는 층, 능동 및/또는 수동 소자들을 갖는 다양한 구조체들의 연결 등을 지칭할 수 있다. 일반적으로, 디바이스는 x-y 방향을 따르는 평면 및 x-y-z 데카르트 좌표 시스템의 z 방향을 따르는 높이를 갖는 3차원 구조체이다. 디바이스의 평면은 또한 장치의 평면일 수 있으며, 이는 디바이스를 포함한다.
명세서 도처에서, 그리고 청구항들에서, 용어 "연결된"은 임의의 중개 디바이스들 없이, 연결되는 것들 사이의 전기, 기계, 또는 자기 연결과 같은, 직접 연결을 의미한다.
용어 "결합된"은 연결되는 것들 사이의 직접적인 전기, 기계, 또는 자기 연결 또는 하나 이상의 수동 또는 능동 중개 디바이스를 통한 간접 연결과 같은, 직접 또는 간접 연결을 의미한다.
용어 "인접한"은 여기서 일반적으로 하나 이상의 사물 옆에, 예를 들어, 바로 옆에 또는 하나 이상의 사물과 가까운(그들 사이에 있는) 또는 다른 것에 인접하는(예를 들어, 그것에 접경하는) 것의 위치를 지칭한다.
용어 "회로" 또는 "모듈"은 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 구성요소를 지칭할 수 있다.
용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클록 신호를 지칭할 수 있다. 관사("a", "an", 및 "the")의 의미는 복수의 참조를 포함한다. "내에(in)"의 의미는 "내에(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"은 일반적으로 디자인(스케매틱(schematic) 및 레이아웃)을 하나의 프로세스 기술로부터 다른 프로세스 기술로 전환하고 그 후에 레이아웃 면적에서 감소되는 것을 지칭한다. 용어 "스케일링"은 일반적으로 또한 동일한 기술 노드내에서 레이아웃 및 디바이스들을 다운사이징하는 것을 지칭한다. 용어 "스케일링"은 또한 다른 파라미터, 예를 들어, 전력 공급 수준에 대해 신호 주파수의 조정(예를 들어, 감속 또는 가속 - 즉, 축소, 또는 확대 각각)을 지칭할 수 있다.
용어들 "실질적으로", "가까이", "대략", "거의", 및 "약"은 일반적으로 타깃 값의 +/- 10% 내인 것을 지칭한다. 예를 들어, 그들의 사용의 명시적인 맥락에서 달리 지정되지 않는 한, 용어들 "실질적으로 동일한", "거의 동일한" 및 "대략 동일한"은 그렇게 설명된 것들 사이에 부수적인 변화가 있을 뿐인 것을 의미한다. 관련 기술분야에서, 그러한 변화는 전형적으로 미리 결정된 타깃 값의 +/-10% 이내이다.
달리 지정되지 않는 한, 공통 객체을 설명하기 위해, 서수 형용사들 "제1", "제2", 및 "제3" 등의 사용은 비슷한 객체들의 상이한 사례들이 지칭되고 있는 것을 표시할 뿐이고, 그렇게 설명된 객체들이 시간적으로, 공간적으로, 순위로 또는 임의의 다른 방식으로 주어진 시퀀스에 있어야 하는 것을 암시하도록 의도되지 않는다.
본 개시의 목적들을 위해, 구들 "A 및/또는 B" 및 "A 또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적들을 위해, 구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명 및 청구항들에서의 용어들 "좌측", "우측", "전방", "후방", "상단", "하단", "위에", "아래에" 등은 필료하다면, 서술적 목적들을 위해 사용되고 반드시 영구적인 상대 위치들을 설명하는 것은 아니다. 예를 들어, 본원에 사용되는 바와 같은 용어들 "위에", "아래에", "전방 측면", "후방 측면", "상단", "하단", "위에", "아래에", 및 "상에"는 디바이스 내의 다른 참조된 구성요소들, 구조체들 또는 재료들에 대한 하나의 구성요소, 구조체, 또는 재료의 상대 위치를 지칭하며, 여기서 그러한 물리적 관계들은 주목할 만하다. 이들 용어들은 본 명세서에서 설명적 목적들만을 위해 그리고 디바이스 z-축의 맥락 내에서 대부분 이용되고 따라서 디바이스의 배향에 대한 것일 수 있다. 따라서, 본원에 제공된 도면의 맥락에서 제2 재료 "위의" 제1 재료는 또한 디바이스가 제공되는 도면의 맥락에 대해 거꾸로 배향되면 제2 재료 "아래에" 있을 수 있다. 재료들의 맥락에서, 다른 재료 위에 또는 아래에 배치된 하나의 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 더욱이, 2개의 재료 사이에 배치된 하나의 재료는 2개의 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 재료 "위의" 제1 재료는 그러한 제2 재료와 직접 접촉한다. 유사한 구별들은 구성요소 어셈블리들의 맥락에서 이루어져야 한다.
용어 "사이"는 디바이스의 z-축, x-축 또는 y-축의 맥락에서 이용될 수 있다. 2개의 다른 재료 사이에 있는 재료는 그들 재료들 중 하나 또는 둘 다와 접촉할 수 있거나, 그것은 하나 이상의 개재 재료에 의해 다른 2개의 재료 중 둘 다로부터 분리될 수 있다. 따라서," 2개의 다른 재료 "사이의" 재료는 다른 2개의 재료 중 어느 하나와 접촉할 수 있거나, 그것은 개재 재료를 통해 다른 2개의 재료에 결합될 수 있다. 2개의 다른 디바이스 사이에 있는 디바이스는 그들 디바이스들 중 하나 또는 둘 다에 직접 연결될 수 있거나, 그것은 하나 이상의 개재 디바이스에 의해 다른 2개의 디바이스 중 둘 다로부터 분리될 수 있다.
여기서, 다수의 비실리콘 반도체 재료 층은 단일 fin 구조체 내에 적층될 수 있다. 다수의 비실리콘 반도체 재료 층은 P-형 트랜지스터들에 적절한(예를 들어, 실리콘보다 더 높은 정공 이동도를 제공하는) 하나 이상의 "P-형" 층을 포함할 수 있다. 다수의 비실리콘 반도체 재료 층은 N-형 트랜지스터들에 적절한(예를 들어, 실리콘보다 더 높은 전자 이동도를 제공하는) 하나 이상의 "N-형" 층을 추가로 포함할 수 있다. 다수의 비실리콘 반도체 재료 층은 P-형 층들로부터 N-형을 분리하는 하나 이상의 개재 층을 추가로 포함할 수 있다. 개재 층들은 예를 들어 게이트, 소스, 또는 드레인 중 하나 이상이 N-형 및 P-형 트랜지스터들 중 하나 이상의 채널 영역 주위를 완전히 래핑하는 것을 허용하기 위해 적어도 부분적으로 희생적일 수 있다. 다수의 비실리콘 반도체 재료 층은 적층된 CMOS 디바이스가 단일 FET(field effect transistor)의 풋프린트를 갖는 높은 이동도 N-형 및 P-형 트랜지스터 둘 다를 포함할 수 있도록 자가 정렬된 기술들로, 적어도 부분적으로 제조될 수 있다.
여기서, 용어 "백엔드"는 일반적으로 "프런트엔드"의 반대이고 IC(integrated circuit) 패키지가 IC 다이 범프들에 결합되는 다이의 섹션을 지칭한다. 예를 들어, 다이 패키지에 더 가까운 고수준 금속 층들(예를 들어, 10개의 금속 스택 다이에서의 금속 층 6 이상) 및 대응하는 비아들은 다이의 백엔드의 일부로 간주된다. 역으로, 용어 "프런트엔드"는 일반적으로 능동 영역(예를 들어, 트랜지스터들이 제조되는 곳) 및 능동 영역에 더 가까운 저수준 금속 층들(예를 들어, 10개의 금속 스택 다이 예에서의 금속 층 5 이하) 및 대응하는 비아들을 포함하는 다이의 섹션을 지칭한다.
임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 이름들)을 갖는 도면들의 그들 요소들은 설명되는 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 제한되지 않는 점이 지적된다.
도 1a 내지 도 1f는 일부 실시예들에 따라, 강유전체 커패시터를 형성/패턴화하는 프로세스들의 단면들(100, 120, 130, 140, 150, 및 160)을 각각 예시한다. 본원에 설명된 프로세스는 이미 수행된 특정한 이전 프로세스들을 가정한다. 예를 들어, 하단 전극(BE1) 아래에 에칭 정지 층(etch stop layer)(ESL)(101)의 존재, 하단 전극(BE1)을 다른 디바이스 또는 금속과 연결하기 위해 금속 비아(102)를 제조하는 프로세스 등. 통상의 기술자는 기판(도시되지 않음)이 비아(102) 아래에 있고, 그 안에 또는 그 위에 형성된 능동 디바이스들을 가질 수 있는 것을 이해할 것이다. ESL(101)은 에칭될 스택(예를 들어, 층들 103, 104, 105, 106, 및 107)의 재료들과 매우 상이한 에칭 특성들을 갖는 임의의 적절한 재료를 포함할 수 있다. 에칭의 프로세스는 ESL(101)에서 정지된다. 비아(102)는 W, Cu, Ta, Ti, Co, Al, Ag, TaN, 또는 그들의 조합과 같은 임의의 적절한 재료를 포함할 수 있다.
단면(100)에서, ESL(101) 및 비아(102)가 퇴적되고 패턴화된 후에, 강유전체(FE) 용량성 층들이 퇴적된다. 이들 층들은 BE1(102), BE2(104), FE(105), TE2(106), 및 TE1(107)을 포함한다. 일부 실시예들에서, 층들의 스택은 물리 기상 증착(PVD), 화학 기상 증착(chemical vapor deposition)(CVD), 및/또는 원자 층 증착(atomic layer deposition)(ALD)의 기술들을 사용하여 퇴적된다. 이들 층들의 퇴적은 통합되거나 분할될 수 있다. 예를 들어, BE1(102), BE2(104), FE(105), TE2(106), 및 TE1(107)은 이하의 시퀀스로 퇴적되며; BE1(102) 및 BE2(104)는 퇴적되고 그 다음 공기 제동 후에, FE(105)는 BE2(104) 위에 퇴적된다. 그 다음, TE(106)는 공기 제동 후에 FE(105) 위에 퇴적된다. 일부 실시예들에서, BE1(102), BE2(104), FE(105), TE2(106), 및 TE1(107)은 이하의 시퀀스로 퇴적되며; BE1(102) 및 BE2(104)는 퇴적되고 그 다음 임의의 공기 제동 없이, FE(105)는 BE2(104) 위에 퇴적된다. 그 다음, TE(106)는 공기 제동 없이 FE(105) 위에 퇴적된다. 일부 실시예들에서, 다양한 필름 성질들을 개선하기 위해, 어닐링의 프로세스는 BE1(102), BE2(104), FE(105), TE2(106), 및 TE1(107)의 퇴적과 통합된다. 예를 들어, BE1(102), BE2(104), FE(105), TE2(106), 및 TE1(107)는 이하의 시퀀스로 퇴적되며; BE1(102) 및 BE2(104)는 퇴적 및 어닐링되고 그 다음 임의의 공기 제동 없이, FE(105)는 BE2(104) 위에 퇴적되고 어닐링된다. 그 다음, TE(106)는 공기 제동 없이 FE(105) 위에 퇴적되고 어닐링된다.
필름 성질들은 접착성, 기밀성, 구조, 저항, 강유전성, 신뢰성 등 중 하나 이상을 포함한다. 이러한 프로세스에서, BE(102) 및 BE(104)는 퇴적된 다음에 어닐링된다. 어닐링은 특정 재료들이 있을 때 특정 온도 범위 내에서 램프 속도로 제어된다. 예를 들어, 어닐링은 0.1C/min(섭씨/분)의 제어된 속도, 300 C 내지 900 C의 온도 범위, 및 주변 N2, O2, NH3, N20, Ar, 또는 그것의 조합에서, 1 ns 내지 30 분의 범위인 시간 지속 동안 수행된다. 임의의 적절한 열원은 어닐링에 사용될 수 있다. 예를 들어, 레이저, 램프, 또는 퍼니스(furnace)는 열원으로서 사용될 수 있다.
하단 전극(BE)에 대한 2개의 층(예를 들어, BE1 및 BE2)이 도시되지만, 임의의 수의 N개의 층은 하단 전극(BE)을 형성하기 위해 사용될 수 있으며, 여기서 N은 1 내지 임의의 적절한 수이다. 유사하게, 상단 전극(TE)에 대한 2개의 층(예를 들어, TE1 및 TE2)이 도시되지만, 임의의 수의 M개의 층은 상단 전극(TE)에 사용될 수 있으며, 여기서 M은 1 내지 임의의 적절한 수이다. 일부 실시예들에서, N은 M과 동일하다. 일부 실시예들에서, N은 M과 상이하다. 스택 내의 각각의 층의 두께는 1 nm(나노미터) 내지 50 nm의 범위이다. 예를 들어, z-축을 따르는 BE1(103)의 두께(tBE1), BE2(104)의 두께(tBE2), FE(105)의 두께(tFE), TE2(106)의 두께(tTE2), 및 TE1(107)의 두께(tTE1)는 1 nm 내지 50 nm의 범위이다.
일부 실시예들에서, BE1(103), BE2(104), TE2(106), 및 TE1(107)는 전도성 재료를 포함하며, 이는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함한다. 일부 실시예들에서, FE(105)에 바로 인접한 전극들은 전도성 산화물들을 포함한다. 일부 실시예들에서, 전도성 산화물들은 유형 AA'BB'O3이다. A'는 원자 사이트(A)에 대한 도펀트이며, 그것은 란탄 계열로부터의 원소일 수 있다. B'는 원자 사이트(B)에 대한 도펀트이며, 그것은 전이 금속 원소들로부터의 원소 특히 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn일 수 있다. A'는 상이한 강유전체 분극성과 함께, 사이트 A의 동일한 원자가를 가질 수 있다. 전극들에 대한 재료들은 동일하거나 상이할 수 있다. 예를 들어, TE2(106)에 대한 재료는 TE1(107)의 재료와 상이하고, BE1(103)에 대한 재료는 BE2(104)에 대한 재료와 상이한 한편, BE1(103) 및 TE1(107)의 재료들은 동일할 수 있고, BE2(103) 및 TE2(106)의 재료들은 동일할 수 있다. 다양한 실시예들에서, TE1, TE2, BE1, 및 BE2에 대한 재료들은 서로 전부 상이할 수 있다.
다양한 실시예들에서, FE 재료(105)는 FE 재료가 저전압(예를 들어, 100 mV)에 의해 그의 상태를 스위칭하는 것을 허용하는 임의의 적절한 저전압 FE 재료일 수 있다. 일부 실시예들에서, FE 재료(105)는 유형 ABO3의 페로브스카이트를 포함하며, 여기서 'A' 및 'B'는 상이한 크기들의 2개의 양이온이고, 'O'는 양이온들 둘 다에 결합되는 음이온인 산소이다. 일반적으로, A의 원자들의 크기는 B 원자들의 크기보다 더 크다. 일부 실시예들에서, 페로브스카이트는 (예를 들어, La 또는 란탄족에 의해) 도핑될 수 있다. 페로브스카이트들은 0.3 내지 2%의 범위에서 자발적 왜곡을 달성하기 위해 적절히 도핑될 수 있다. 예를 들어, 화학적으로 치환된 리드 티타네이트 예컨대 Ti 사이트 내의 Zr; Ti 사이트 내의 La, Nb에 대해, 이들 치환물들의 농도는 0.3 내지 2%의 범위에서 자발적 왜곡을 달성하도록 되어 있다. 화학적으로 치환된 BiFeO3, BiCrO3, BiCoO3 클래스의 재료들에 대해, Bi 사이트로의 La 또는 희토류 치환은 자발적 왜곡을 조정할 수 있다. 일부 실시예들에서, FE 재료(105)는 La-Sr-CoO3, SrRuO3, La-Sr-MnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 및 LaNiO3에 의해 예시되는 도전성 페로브스카이트 금속 산화물들 중 하나를 포함하는 전도성 금속 산화물과 접촉된다.
일부 실시예들에서, FE 재료(105)는 전도성 산화물들 사이에(또는 이들 사이에 샌드위치되는) 저전압 FE 재료를 포함하는 층들의 스택을 포함한다. 다양한 실시예들에서, FE 재료(105)가 페로브스카이트일 때, 전도성 산화물들은 유형 AA'BB'O3이다. A'는 원자 사이트(A)에 대한 도펀트이며, 그것은 란탄 계열로부터의 원소일 수 있다. B'는 원자 사이트(B)에 대한 도펀트이며, 그것은 전이 금속 원소들로부터의 원소 특히 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn일 수 있다. A'는 상이한 강유전체 분극성과 함께, 사이트 A의 동일한 원자가를 가질 수 있다. 일부 실시예들에서, 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, NaTaO3, LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함한다.
일부 실시예들에서, FE 재료(105)는 유형 h-RMnO3의 육방 강유전체들을 포함하며, 여기서 R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 및 이트륨(Y)이다. 강유전체 위상은 Y 이온들의 변위들에 의해 동반되는 층화된 Mn05 다면체의 버클링에 의해 특징화되며, 이는 순 전기 분극을 초래한다. 일부 실시예들에서, 육방 FE는 YMnO3 또는 LuFeO3 중 하나를 포함한다. 다양한 실시예들에서, FE 재료(105)가 육방 강유전체들을 포함할 때, 전도성 산화물들은 A2O3(예를 들어, In2O3, Fe2O3) 및 ABO3 유형이며, 여기서 'A'는 희토류 원소이고 B는 Mn이다.
일부 실시예들에서, FE 재료(105)는 부적절한 FE 재료를 포함한다. 부적절한 강유전체는 일차 순서 파라미터가 원자 순서(atomic order)의 스트레인 또는 버클링과 같은 순서 메커니즘인 강유전체이다. 부적절한 FE 재료의 예들은 LuFeO3 클래스의 재료들 또는 강유전체 및 상유전체 재료들(PbTiO3(PTO) 및 SnTiO3(STO) 각각, 및 LaAlO3(LAO) 및 STO 각각)의 초격자이다. 예를 들어, [PTO/STO]n 또는 [LAO/STO]n의 초격자이며, 여기서 'n'은 1 내지 100이다. 다양한 실시예들은 여기서 충전 상태를 저장하기 위한 강유전체 재료(105)를 참조하여 설명되지만, 실시예들은 또한 상유전체 재료에 대해 적용가능하다. 예를 들어, 다양한 실시예들의 커패시터는 강유전체 재료 대신에 상유전체 재료를 사용하여 형성될 수 있다.
일부 실시예들에서, 강유전체 재료들은 s-궤도 재료(예를 들어, 제1 기간, 제2 기간, 및 이온성 제3 및 제4 기간들에 대한 재료들)로 도핑된다. 일부 실시예들에서, f-궤도 재료들(예를 들어, 란탄족)은 상유전체 재료를 제조하기 위해 강유전체 재료로 도핑된다. 실온 상유전체 재료들의 예들은 SrTiO3, Ba(x)Sr(y)TiO3(여기서, x는 -0.05이고, y는 0.95임), HfZrO2, Hf-Si-O, La-치환된 PbTiO3, PMN-PT 기반 릴렉서 강유전체들을 포함한다.
일부 실시예들에서, 커패시터의 비선형 극성 재료(105)는 강유전체(FE) 재료, 상유전체 재료, 릴렉서 강유전체 또는 비선형 유전체 중 하나를 포함한다.
일부 실시예들에서, FE 재료(105)는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들 중 하나 이상을 포함한다. 일부 실시예들에서, FE 재료(105)는 Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 중 하나 이상을 포함하며, 여기서 x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하고, 'x'는 분수이다.
일부 실시예들에서, FE 재료(105)는 비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO를 포함하며, 여기서 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 임의의 원소 중 하나이다. 일부 실시예들에서, FE 재료(105)는 리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 도핑 재료는 La, Nb 중 하나임 - ; 및 릴렉서 강유전체들 예컨대 PMN-PT를 포함한다. 일부 실시예들에서, FE 재료(105)는 릴렉서 강유전체를 포함하며, 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함한다.
일부 실시예들에서, FE 재료(105)는 형태 Hf1-x Ex Oy의 하프늄 산화물들을 포함하며, 여기서 E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y일 수 있다. 일부 실시예들에서, FE 재료(105)는 니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 또는 칼륨 스트론튬 니오베이트를 포함한다.
FE 재료(105)에서의 임계치는 분극 대 전압 응답에서 고도의 비선형 전달 함수를 갖는다. 임계치는 a) 스위칭 전달 함수의 비선형성, 및 b) FE 스위칭의 직각도에 관련된다. 스위칭 전달 함수의 비선형성은 분극 대 전압 플롯의 도함수의 폭이다. 직각도는 나머지 분극 대 포화 분극의 비율에 의해 정의되며; 완전한 직각도는 1의 값을 나타낼 것이다.
FE 스위칭의 직각도는 화학적 치환으로 적절히 조작될 수 있다. 예를 들어, PbTiO3에서, P-E(분극-전계) 정사각형 루프는 S 형상 루프를 생성하기 위해 La 또는 Nb 치환에 의해 수정될 수 있다. 형상은 비선형 유전체를 궁극적으로 산출하기 위해 체계적으로 조정될 수 있다. FE 스위칭의 직각도는 또한 FE 층의 입도에 의해 변경될 수 있다. 완전한 에피택셜 단일 결정 FE 층은 다결정 FE와 비교하여 더 높은 직각도(예를 들어, 비율은 1에 더 가까움)를 나타낼 것이다. 이러한 완전한 에피택셜은 격자 매칭된 하단 및 상단 전극들의 사용에 의해 달성될 수 있다. 일 예에서, BiFeO(BFO)는 정사각형인 P-E 루프들을 산출하는 격자 매칭된 SrRuO3 하단 전극을 사용하여 에피택셜 합성될 수 있다. La에 의한 프로그레시브 도핑은 직각도를 감소시킬 것이다.
일부 실시예들에서, FE 재료(105)는 다수의 층을 포함한다. 예를 들어, [Bi2O2]2+의 교번 층들, 및 의사-페로브스카이트 블록들(Bi4Ti3O12 및 관련 아우리빌리우스 위상들)은 두께가 n개의 팔면체 층인 페로브스카이트 층들과 함께 사용될 수 있다.
일부 실시예들에서, FE 재료(105)는 유기 재료를 포함한다. 예를 들어, 폴리비닐리덴 플루오라이드 또는 폴리비닐리덴 디플루오라이드(PVDF).
일부 실시예들에서, 트랜지스터에 결합되는 TE1(107) 위의 또는 BE1(103) 아래의 층(도시되지 않음)은 배리어 재료를 포함한다. 배리어 재료는 굴절 상호 전도성 재료(예를 들어, Ti-Al, Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co)로 형성될 수 있다. 일부 실시예들에서, 배리어 층은 제1 재료 및 제2 재료의 초격자이며, 제1 재료는 Ti 및 Al(예를 들어, TiAl)을 포함하고 제2 재료는 Ta, W, 및 Co를 포함한다(예를 들어, Ta, W, 및 Co의 층들을 함께 포함함). 다양한 실시예들에서, 배리어 층의 격자 파라미터들은 전도성 산화물들 및/또는 FE 재료(105)의 격자 파라미터들과 매칭된다.
일부 실시예들에서, BE2(104) 및 TE2(106)는 전도성 산화물들을 포함한다. 일부 실시예들에서, 전도성 페로브스카이트가 FE 재료(105)에 사용될 때, 전도성 산화물들은 IrO2, RuO2, PdO2, OsO2, 또는 ReO3 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 페로브스카이트는 La 또는 란탄족으로 도핑된다. 일부 실시예들에서, 낮은 온도들에서 순수 페로브스카이트 강유전체의 성장을 위한 시드 또는 템플릿을 제공하기 위해 비-페로브스카이트 구조체를 갖지만 더 높은 전도율을 갖는, IrO2, RuO2, PdO2, PtO2의 위에 코팅된 SrRuO3과 같은 얇은 층(예를 들어, 대략 10 nm) 페로브스카이트 템플릿 전도체들은 BE2(103) 및 TE2(106)에 대한 전도성 산화물들로서 사용된다.
일부 실시예들에서, BE2(104) 및 TE2(106)는 이원 전도성 산화물들, 페로브스카이트 템플릿 전도체들, 전도성 페로브스카이트들, 육방 금속 산화물들, 스피넬들, 또는 입방 산화물들 중 하나 이상을 포함한다. 일부 실시예들에서, 이원 전도성 산화물들은 IrO2, RuO2, PdO2, OsO2, 또는 ReO3 중 하나 이상을 포함한다. 일부 실시예들에서, 페로브스카이트 템플릿 전도체들은 템플릿 구조체를 포함한다. 템플릿 구조체는 낮은 온도들에서 순수 페로브스카이트 강유전체의 성장을 위한 시드 또는 템플릿을 제공하기 위해 (비-페로브스카이트 구조체를 갖지만 더 높은 전도율을 갖는) IrO2, RuO2, PdO2, PtO2의 위에 코팅된 (SrRuO3과 같은) 페로브스카이트 전도체의 얇은 층(대략 10nm)이다. 일부 실시예들에서, 전도성 페로브스카이트들은 La CoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, LaNiO3, 육방 금속들; PtCoO2, PdCoO2, 또는 다른 델라포사이트 구조화된 육방 전도성 산화물들 예컨대 Al-도핑된 ZnO 중 하나 이상을 포함한다. 일부 실시예들에서, 스피넬들은 Fe3O4, 또는 LiV2O4 중 하나 이상을 포함한다. 일부 실시예들에서, 입방 산화물들은 인듐 주석 산화물 또는 Sn-도핑된 In2O3을 포함한다.
단면(120)은 FE(105) 표면이 시작되는 곳까지 상단 전극들이 에칭된 후의 스택을 예시한다. 여기서, TE1(107) 및 TE2(106)는 FE(105)의 상단 표면으로 예칭된다. 임의의 적절한 수직 에칭 프로세스가 사용될 수 있다. 예를 들어, 건식 에칭, 습식 에칭, 플라즈마 에칭, 또는 반응성 이온 에칭은 TE1(107) 및 TE2(106)를 에칭하기 위해 사용될 수 있다.
단면(130)은 비전도성 유전체 필름(131)이 에칭된 전극들 TE1(107) 및 TE2(106) 위에 컨포멀 퇴적된 후의 스택을 예시한다. 비전도성 유전체 필름(131)은 또한 FE(105)의 노출된 상단 표면 위에 퇴적된다. 폭(tncd)은 1 nm 내지 20 nm의 범위이다. 여기서, 폭은 두께의 방향에 직교하는 방향으로 연장된다. 일부 실시예들에서, 비전도성 유전체 필름(131)은 Hf, Si, N, Al, 또는 C 중 하나 이상을 포함한다. 일부 실시예들에서, 비전도성 유전체 필름(131)은 HfO, SiN, SiO, AlO, MgO, Mg2AlO3, 또는 SiC 중 하나를 포함한다. 비전도성 유전체 필름(131)은 FE(105)의 FE 성질들과 화학적 또는 물리적 상호작용(또는 확산 상호작용)을 최소화하거나 전혀 갖지 않는다. 일부 실시예들에서, 무수소 증착 프로세스는 증착 프로세스가 노출된 FE(105)에 영향을 미치지 않도록 비전도성 유전체 필름(131)을 퇴적하는데 사용된다.
단면(140)은 금속 캡 또는 헬멧(141)이 스택의 상단 섹션 위에 퇴적된 후의 스택을 예시한다. 일부 실시예들에서, 금속 캡(141)은 도시된 바와 같이, 비전도성 유전체(131)의 선택적 부분 위에 형성되며, 금속 캡(141)은 비전도성 유전체(141)의 측벽들의 부분들에 합치된다. 일부 실시예들에서, 캡 또는 헬멧(141)은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함한다. 예를 들어, 캡 또는 헬멧(141)은 TaN, TiN, W, Ta, Ti, 또는 그것의 합금 중 하나를 포함한다. 일부 실시예들에서, 물리 기상 증착(PVD) 프로세스는 비전도성 유전체의 선택적 부분 위에 헬멧(141)을 형성하는 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 적용된다. 지표 각도는 입사 광선과 반사 표면 사이의 각도이다. 지표 각도는 또한 클랭킹 각도(clanking angle)로 지칭된다.
일부 실시예들에서, 물리 기상 증착(PVD), 원자 층 증착(ALD), 화학 기상 증착(CVD) 또는 플라즈마 강화 CVD는 그레이징 프로세스 대신에 또는 이에 더하여 사용된다. 캡 또는 헬멧 층(141)은 BE(103, 104)의 에칭 동안 고도로 선택적이다. 일부 실시예들에서, 헬멧 층(141)의 에칭 속도는 주어진 BE 에칭 화학반응을 위한 BE에 대한 에칭 속도보다 약 100 또는 1000 배 더 작을 수 있다. 캡(141)의 두께는 10A 내지 100A일 수 있다. 일부 실시예들에서, 에천트는 이온 빔 에칭과 같은 많은 다른 것들뿐만 아니라, Ar, 메탄올, 수소, Ch4, H2, 또는 CONH3 혼합물이다.
금속 캡(141)의 행오버 두께(Thang)는 1 nm 내지 100 nm의 범위일 수 있다. 금속 캡(141)이 계란형 구조체로서 도시되지만, 그것은 직사각형, 원형 등과 같은 다른 형상들을 가질 수 있다. 비전도성 유전체 필름(131)의 표면에서 z-방향을 따라 금속 캡의 상단까지 측정된 바와 같은 금속 캡의 두께는 20 옹스트롬(A) 내지 500 A의 범위이다. 일부 실시예들에서, 이온 주입 방법은 금속 캡(141)을 형성하기 위해 조정된 에칭 속도로 적용된다. 일부 실시예들에서, 헬멧(141)의 행오버 부분은 TE1(107)의 측벽들의 전부를 따라 아래로 연장되지 않을 수 있다. 금속 캡(141)의 하나의 목적은 TE1(107) 및 TE2(106)의 측벽들 상의 비전도성 유전체(131)를 보호하는 것이다.
단면(150)은 비전도성 유전체(131)가 제1 및 제2 전극들(TE1 및 TE2)의 측벽들 상에 남아 있지만 제3 및 제4 전극들(BE1 및 BE2) 상에 남아 있지 않도록 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭한 후의 스택을 예시한다. 이러한 예에서, 비전도성 유전체(131)는 FE(105)의 측벽들 상에 있지 않다. 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭하는 것은 층들의 스택의 수직 또는 거의 수직 에칭을 초래한다. 일부 실시예들에서, BE1(103)의 (x-축을 따르는) 길이는 BE2(104)의 (x-축을 따르는) 길이보다 더 길다. 일부 실시예들에서, FE(105)의 (x-축을 따르는) 길이는 BE2(104)의 (x-축을 따르는) 길이보다 더 짧지만 TE2 및 TE1 층들의 (x-축을 따르는) 길이보다 더 길다. 예를 들어, 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭하는 것은 BE2(104)의 폭(또는 x-축을 따르는 길이)이 실질적으로 TE1(107)의 양 측면들 상의 컨포멀 비전도성 유전체의 폭들(또는 x-축을 따르는 길이)과, TE1(107)의 폭의 합의 폭(또는 x-축을 따르는 길이)인 것을 초래한다.
단면(160)은 금속 캡(141)을 에칭하거나 연마함으로써 비전도성 유전체(131)의 측방 표면으로부터 금속 캡(141)을 제거한 후의 스택을 예시한다. 구조체는 이제 트랜지스터 또는 다른 디바이스에 결합될 준비가 되어 있다. 일부 실시예들에서, 금속 캡(141)의 핸드오버 부분들은 또한 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 도 1e의 프로세스는 스킵되고 단면(160)은 단면(140) 직후에 달성된다.
도 2a 내지 도 2f는 일부 실시예들에 따라, 강유전체 커패시터를 형성/패턴화하는 프로세스들의 단면들(200. 220, 230. 240. 250, 및 260)을 각각 예시한다. 다양한 단면들에 의해 도시된 바와 같은 프로세스들은 단면(200)에 도시된 층들의 스택이 단면(220)에 의해 도시된 바와 같은 BE2(104)의 상단 표면에 이르기까지 에칭되는 것을 제외하고 도 1a 내지 도 1f의 프로세스들와 동일하다. 여기서, 단면(230)에서, 비전도성 유전체 필름(131)은 단면(230)에 의해 도시된 바와 같이 FE(105), TE2(106), 및 TE1(107)의 측벽들을 따라 컨포멀 퇴적된다. 금속 캡(141)은 단면(240)에 의해 도시된 바와 같이 비전도성 필름(131)의 상단 표면 위에 형성된다. 이것은 도 1c를 참조하여 설명된 프로세스와 유사하다.
단면(250)은 비전도성 유전체(131)가 제1 및 제2 전극들(TE1 및 TE2) 및 FE(105)의 측벽들 상에 남아 있지만 제3 및 제4 전극들(BE1 및 BE2) 상에 남아 있지 않도록 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭한 후의 스택을 예시한다. 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭하는 것은 층들의 스택의 수직 또는 거의 수직 에칭을 초래한다. 일부 실시예들에서, BE1(103)의 (x-축을 따르는) 길이는 BE2(104)의 (x-축을 따르는) 길이보다 더 길다. FE 스택을 에칭하는 문제들은 TE의 부분을 따른 BE의 재퇴적에 제한되지 않는다. 다른 문제는 FE 스택을 에칭할 때, TE 또는 하드 마스크가 나쁜 선택성을 갖는 재료를 갖고 따라서 하단 전극을 에칭하는 동안 소비되거나 소망되는 것을 수반한다. 본원에 설명된 프로세스는 이들 문제들을 해결한다. 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭하는 것은 BE2(104)의 폭(또는 x-축을 따르는 길이)이 실질적으로 to be TE1(107)의 양 측면들 상의 컨포멀 비전도성 유전체의 폭들(또는 x-축을 따르는 길이)과, TE1(107)의 폭의 합의 폭(또는 x-축을 따르는 길이)인 것을 초래한다. 단면(260)은 도 1f를 참조하여 논의된 것과 동일한 프로세스를 적용한다. 일부 실시예들에서, 도 2e의 프로세스는 스킵되고 단면(260)은 단면(240) 직후에 달성된다.
도 3은 일부 실시예들에 따라, 강유전체 커패시터를 형성하는 방법의 흐름도(300)를 예시한다. 흐름도(300)는 도 1a 내지 도 1f 및 도 2a 내지 도 2f의 단면들을 참조하여 설명된 방법을 예시한다. 강유전체 용량성 디바이스를 형성하기 위한 방법은 제1 전극(예를 들어, TE1(107))을 퇴적하는 단계; 제1 전극에 인접하여 제2 전극(예를 들어, TE2(106))을 퇴적하는 단계; 제2 전극에 인접하여 강유전체 재료(예를 들어, FE(105))를 퇴적하는 단계; 강유전체 재료에 인접하여 제3 전극(예를 들어, BE2(104))을 퇴적하는 단계; 및 제3 전극에 인접하여 제4 전극(예를 들어, BE1(103))을 퇴적하는 단계를 포함한다. 제1 전극은 제1 전도성 재료를 포함한다. 제2 전극은 제2 전도성 재료를 포함한다. 제3 전극은 제3 전도성 재료를 포함한다. 제4 전극은 제4 전도성 재료를 포함한다. 도 1a의 스택을 형성하기 위해 다양한 층들의 퇴적은 동작 블록(301)에 의해 표현된다. 퇴적의 프로세스는 임의의 적절한 순서로 수행될 수 있다.
블록(302)에서, 제1 및 제2 전극들(TE1 및 TE2) 및/또는 FE(105)가 도 1b 및 도 2b를 참조하여 논의된 바와 같이 에칭되는 에칭의 방법이 수행된다.
블록(303)에서, 비전도성 유전체(131)를 컨포멀 퇴적하는 방법이 수행된다. 이러한 방법에서, 비전도성 유전체(131)는 에칭된 제1 및 제2 전극들 및/또는 FE(105) 위에 퇴적된다.
블록(304)에서, 금속 캡(141)을 형성하는 방법이 수행된다. 이러한 방법에서, 금속 캡(141)은 비전도성 유전체(131)의 선택적 부분 위에 형성되며, 금속 캡(141)은 비전도성 유전체의 측벽들의 부분들에 합치된다. 일부 실시예들에서, 금속 캡(141)을 형성하는 프로세스는 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착을 적용하는 단계를 포함한다. 다른 방법에서, 금속 캡(141)을 형성하는 프로세스는 조정된 에칭 속도로 이온 주입을 적용하는 단계를 포함한다.
블록(305)에서, 금속 캡(141) 및 비전도성 유전체(131)를 동위원소 에칭하는 방법이 수행된다. 이러한 방법에서, 비전도성 유전체(131)는 제1 및 제2 전극들(TE1 및 TE2), (및/또는 FE(105))의 측벽들 상에 남아 있지만, 제3 및 제4 전극들(BE2 및 BE1) 상에 남아 있지 않다.
일부 실시예들에서, 방법은 금속 캡을 에칭하거나 연마함으로써 비전도성 유전체(131)의 측방 표면으로부터 금속 캡(141)을 제거하는 단계를 추가로 포함한다.
도 4는 일부 실시예들에 따라, 강유전체 커패시터를 포함하는 1T-1C 메모리 셀(400)을 예시한다. 메모리 셀(400)은 도 1a 내지 도 1f, 도 2a 내지 도 2f, 및 도 3을 참조하여 설명된 다양한 프로세스들을 사용하여 형성되는 FE 구조체(401)의 하나의 실제 사용이다. 여기서, 1-트랜지스터, 1-커패시터(1T-1C) 디바이스가 예시된다. 일부 실시예들에서, n-형 트랜지스터(MN1)가 형성되고 FE 커패시터(401)에 결합된다.
일부 실시예들에서, 트랜지스터(MN1)의 게이트는 워드 라인(WL)에 결합된다. 트랜지스터(MN1)의 소스 또는 드레인 영역 또는 단자 중 하나는 비트 라인(BL)에 결합되고, 트랜지스터(MN)의 단자의 드레인 또는 소스 영역 중 하나는 금속 영역 또는 연결(102)에 결합된다. 여기서, 플레이트 라인(PL) 또는 접지는 금속 영역(402)에 결합된다. 금속 영역(402)은 TE1(107)과 연결을 하기 위해 비전도성 유전체 필름(131 또는 231)을 선택적으로 에칭함으로써 형성되는 비아일 수 있다. 비아(402)에 대한 재료는 일부 실시예들에 따라, 비아(102)에 대한 재료와 동일할 수 있다.
일부 실시예들에서, 굴절 상호 전도성 층(도시되지 않음)과 같은 제1 배리어 층은 TE1과 컨택트 또는 비아(402) 사이에 있다. 일부 실시예들에서, 굴절 상호 전도성 층(도시되지 않음)과 같은 제2 배리어 층은 BE1(103)과 컨택드 또는 비아(102) 사이에 있다. 배리어 층(들)은 제어된 결정도의 굴절 금속 금속간화합물들로 형성된다. 배리어 층에 대한 재료들은 Ti-Al: Ti3Al, TiAl, TiAl3, Ni-Al: Ni3Al, NiAl3, NiAl, Ni-Ti, Ni-Ga, Ni2MnGa, FeGa, Fe3Ga, 붕소화물들, 탄화물들, 또는 질화물들 중 하나 이상을 포함한다.
트랜지스터(MN1)는 평면 또는 비평면 트랜지스터일 수 있다. 일부 실시예들에서, 트랜지스터(MN1)는 프런트엔드 또는 백엔드 내에 형성될 수 있다. 일부 실시예들에서, FE 구조체(401)는 프런트엔드 또는 백엔드 내에 형성된다. 트랜지스터(MN1)가 n-형 트랜지스터로서 예시되지만, 그것은 p-형 트랜지스터로 대체될 수 있다. 트랜지스터는 여기서 정사각형 와이어, 직사각형 리본 트랜지스터, 게이트 올 어라운드 원통형 트랜지스터, 터널링 FET(TFET), 강유전체 FET(FeFETs), 양극성(BJT), BiCMOS, 또는 트랜지스터 기능성을 구현하는 다른 디바이스들, 예를 들어, 탄소 나노튜브들 또는 스핀트로닉 디바이스들일 수 있다. 일부 실시예들에서, 트랜지스터는 트리-게이트 및 FinFET 트랜지스터들을 포함하는 전형적인 금속 산화물 반도체(metal oxide semiconductor)(MOS) 트랜지스터 또는 그것의 파생물이다. MOSFET가 대칭 소스 및 드레인 단자들을 갖지만, TFET 디바이스는 비대칭 소스 및 드레인 단자들을 갖는다.
도 5a는 일부 실시예들에 따라, 종래의 로직 및 강유전체 커패시터를 갖는 칩의 일부의 단면(500)을 예시한다. 이러한 다층 단면에서, 2개의 영역-규칙적인 로직 영역(501) 및 강유전체 셀 영역(502)이 예시된다. 비아들(104)은 TE(107) 및 BE(103)와 접촉하기 위해 제공된다. 그와 같이, 1T-1C 셀들(도 4에 도시된 바와 같음)이 실현될 수 있다. 프로세스 흐름은 또한 규칙적인 로직 인터커넥트가 프런트엔드 내의 트랜지스터들에 결합되는 것을 허용한다. ESL(503 및 504)은 비아들이 형성되고 인터커넥트들 및/또는 FE 커패시터에 연결될 때 에칭 정지 층들을 제공하기 위해 사용된다. ESL(503 및 504)은 ESL(101)과 동일한 재료를 가질 수 있다. 헬멧 및 캡(141)의 잔류물이 도시되지만, 그들은 일부 실시예들에 따라 제거될 수 있다. 여기서, 일부 비아들은 더미(리던던시) 비아들 또는 실제 신호 운반 인터커넥트들에 결합된 비아들일 수 있다.
도 5b는 일부 실시예들에 따라, 도 5a의 상면도(520)를 예시한다.
도 6은 일부 실시예들에 따라, 1T-1C(하나의 트랜지스터, 하나의 커패시터) 비트 셀들의 어레이 및 로직을 갖는 메모리를 포함하는 시스템 온 칩(system-on-chip)(SOC)(600)을 예시한다. SOC(600)는 비휘발성(NV) 강유전체 랜덤 액세스 메모리(ferroelectric random access memory)(FE-RAM) 어레이(602)를 갖는 메모리(601)를 포함한다. 메모리 모듈(601)은 BL(비트 라인), WL(워드 라인), PL(플레이트 라인)을 구동하기 위해 디코더들, 멀티플렉서들, 및 드라이버들과 같은 CMOS 로직(603)을 추가로 포함한다. 메모리 모듈(601)은 인터커넥트(606)를 통해 프로세서(605)와 같은 다른 디바이스와 통신하기 위해 사용되는 입력-출력(input-output)(IO) 인터페이스(604)를 추가로 포함한다.
SOC는 메모리 I/O(입력-출력) 인터페이스(604)를 추가로 포함한다. 인터페이스는 프로세서와 통신하기 위해 더블 데이터 레이트(double-data rate)(DDR) 유연성 인터페이스 또는 임의의 다른 적절한 인터페이스일 수 있다. SOC(600)의 프로세서(605)는 단일 코어 또는 멀티플 코어 프로세서일 수 있다. 프로세서(605)는 일반 목적 프로세서, 디지털 신호 프로세서(digital signal processor)(DSP), 또는 주문형 집적 회로(application specific integrated circuit)(ASIC) 프로세서일 수 있다. 일부 실시예들에서, 프로세서(605)는 인공 지능(artificial intelligence)(AI) 프로세서(예를 들어, 전용 AI 프로세서, AI 프로세서로서 구성된 그래픽 프로세서)이다.
AI는 데이터가 분석되고, 분류되며, 그 다음 결정이 데이터에 관하여 이루어지는 하드웨어 및 소프트웨어 계산들의 넓은 영역이다. 예를 들어, 특정 성질 또는 성질들에 대한 데이터의 분류를 설명하는 모델은 시간에 따라 대용량의 데이터로 트레이닝된다. 모델을 트레이닝하는 프로세스는 대용량의 데이터 및 처리 능력이 데이터를 분석하는 것을 필요로 한다. 모델이 트레이닝될 때, 가중치들 또는 가중치 인자들은 모델의 출력들에 기초하여 수정된다. 데이터를 반복적으로 분석하고 가중치들을 수정하여 예상된 결과들을 얻음으로써 모델에 대한 가중치들이 높은 신뢰 수준(예를 들어, 95% 이상)으로 계산되면, 모델은 "트레이닝"되는 것으로 간주된다. 그 다음, 고정 가중치들을 갖는 이러한 트레이닝된 모델은 새로운 데이터에 관한 결정들을 하기 위해 사용된다. 모델을 트레이닝한 다음 트레이닝된 모델을 새로운 데이터에 적용하는 것은 하드웨어 집약 활동이다. 일부 실시예들에서, AI 프로세서(605)는 트레이닝 모델을 계산하고 트레이닝 모델을 사용하는 감소된 레이턴시를 가지며, 이는 그러한 AI 프로세서 시스템들의 전력 소비를 감소시킨다.
프로세서(605)는 SOC(600)와 동일한 다이 상에 또는 개별 다이들 상에 있을 수 있는 다수의 다른 칩릿에 결합될 수 있다. 이들 칩릿들은 연결 회로(606), I/O 제어기(607), 전력 관리(608), 및 디스플레이 시스템(609), 및 주변 연결(610)을 포함한다.
연결(606)은 다른 디바이스들과 통신하기 위한 하드웨어 디바이스들 및 소프트웨어 구성요소들을 나타낸다. 연결(606)은 다양한 연결 회로들 및 표준들을 지원할 수 있다. 예를 들어, 연결(606)은 GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, 제3세대 파트너십 프로젝트(3rd Generation Partnership Project)(3GPP) 범용 이동 전기통신 시스템(Universal Mobile Telecommunications Systems)(UMTS) 시스템 또는 변형들 또는 파생물들, 3GPP 롱 텀 에볼루션(Long-Term Evolution)(LTE) 시스템 또는 변형들 또는 파생물들, 3GPP LTE-어드밴스드(LTE-A) 시스템 또는 변형들 또는 파생물들, 제5세대(5G) 무선 시스템 또는 변형들 또는 파생물들, 5G 이동 네트워크 시스템 또는 변형들 또는 파생물들, 5G 새로운 Radio(NR) 시스템 또는 변형들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 지원할 수 있다. 일부 실시예들에서, 연결(606)은 WiFi와 같은 비-셀룰러 표준들을 지원할 수 있다.
I/O 제어기(607)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 구성요소들을 나타낸다. I/O 제어기(607)는 오디오 서브시스템 및/또는 디스플레이 서브시스템의 일부인 하드웨어를 관리하도록 동작가능하다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 SOC(600)의 하나 이상의 애플리케이션 또는 기능을 위해 입력 또는 커맨드들을 제공할 수 있다. 일부 실시예들에서, I/O 제어기(607)는 사용자가 시스템과 상호작용할 수 있는 SOC(600)에 연결하는 추가적인 디바이스들에 대한 연결 지점을 예시한다. 예를 들어, SOC(600)에 부착될 수 있는 디바이스들은 카드 리더들 또는 다른 디바이스들과 같은 특정 애플리케이션들과 사용하기 위한 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 다른 I/O 디바이스들을 포함할 수 있다.
전력 관리(608)는 예를 들어, 전력 측정 회로들, 온도 측정 회로들, 배터리의 충전 수준, 및/또는 전력 관리에 사용될 수 있는 임의의 다른 적절한 정보로부터 측정들을 수신하는 것에 적어도 부분적으로 기초하여, 전력 관리 동작들을 수행하는 하드웨어 또는 소프트웨어를 나타낸다. 다양한 실시예들의 다수 및 임계 게이트들을 사용함으로써, 비휘발성은 이들 로직의 출력에서 달성된다. 따라서, 전력 관리(608)는 데이터를 손실할 걱정 없이 그러한 로직을 저전력 상태로 옮길 수 있다. 전력 관리는 SOC(600)의 하나의 또는 모든 구성요소들에 대한 고급 구성 및 전원 인터페이스(Advanced Configuration and Power Interface)(ACPI) 사양에 따라 전력 상태를 선택할 수 있다.
디스플레이 시스템(609)은 프로세서(605)와 상호작용하기 위해 사용자를 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 구성요소들을 나타낸다. 일부 실시예들에서, 디스플레이 시스템(609)은 사용자에게 출력 및 입력 둘 다를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다. 디스플레이 시스템(609)은 디스플레이 인터페이스를 포함할 수 있으며, 이는 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일부 실시예들에서, 디스플레이 인터페이스는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(605)로부터 분리된 로직을 포함한다.
주변 연결(610)은 프린터들, 충전기들, 카메라들 등과 같은 주변 디바이스들에 연결하기 위한 하드웨어 디바이스들 및/또는 소프트웨어 디바이스들을 나타낼 수 있다. 주변 연결(610)은 통신 프로토콜들, 예를 들어, PCIe(Peripheral Component Interconnect Express), USB(Universal Serial Bus), 썬더볼트, 고화질 멀티미디어 인터페이스(High Definition Multimedia Interface)(HDMI), 파이어와이어 등을 지원할 수 있다.
명세서에서 "일 실시예", "하나의 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 참조는 실시예들과 관련하여 설명되는 특정 특징, 구조체, 또는 특성이 적어도 일부 실시예들에 포함되지만, 반드시 모든 실시예들에 포함되는 것이 아닌 것을 의미한다. "일 실시예", "하나의 실시예", 또는 "일부 실시예들"의 다양한 출현들은 반드시 동일한 실시예들을 전부 지칭하는 것은 아니다. 명세서는 구성요소, 특징, 구조체, 또는 특성이 "포함될 수도 있는", "포함되었을 수도 있는", 또는 "포함될 수 있는" 것을 명시하면, 그러한 특정 구성요소, 특정, 구조체, 또는 특성은 포함될 필요는 없다. 명세서 또는 청구항이 하나의("a" 또는 "an") 요소를 언급하면, 그것은 요소들 중 하나만이 있는 것을 의미하지 않는다. 명세서 또는 청구항들이 "추가적인" 요소를 언급하면, 그것은 하나 초과의 추가적인 요소가 있는 것을 배제하지 않는다.
더욱이, 특정 특징들, 구조체들, 기능들, 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예와 연관된 특정 특징들, 구조체들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디든지 제2 실시예와 조합될 수 있다.
개시가 그것의 특정 실시예들과 함께 설명되었지만, 그러한 실시예들의 많은 대안들, 수정들 및 변화들은 상술한 설명을 고려하여 통상의 기술자들에게 분명할 것이다. 개시의 실시예들은 첨부된 청구항들의 넓은 범위 내에 속하는 모든 그러한 대안들, 수정들, 및 변화들을 포괄하도록 의도된다.
게다가, 집적 회로(IC) 칩들 및 다른 구성요소들에 대한 널리 공지된 전력/접지 연결들은 예시 및 논의의 단순화를 위해, 그리고 개시를 모호하게 하지 않기 위해, 제시된 도면들 내에 도시될 수 있거나 도시되지 않을 수 있다. 게다가, 배열들은 개시를 모호하게 하는 것을 회피하기 위해, 그리고 또한 그러한 블록도 배열들의 구현에 대한 세부사항들이 본 개시가 구현되어야 하는 플랫폼에 크게 의존한다는(즉, 그러한 세부사항들이 통상의 기술자의 범위 내에 있어야 한다는) 사실을 고려하여 블록도 형태로 도시될 수 있다. 특정 상세들(예를 들어, 회로들)이 개시의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 개시가 이들 특정 상세들을 갖지 않거나, 특정 상세들의 변화를 가지고 실시될 수 있다는 점이 통상의 기술자에게 분명해야 한다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.
다양한 실시예들을 예시하는 이하의 예들이 제공된다. 예들은 다른 예들과 조합될 수 있다. 그와 같이, 다양한 실시예들은 본 발명의 범위를 변경하지 않고 다른 실시예들과 조합될 수 있다.
예 1: 장치로서, 제1 전도성 재료를 포함하는 제1 전극; 제2 전도성 재료를 포함하는 제2 전극 - 제2 전극은 제1 전극에 인접함 - ; 강유전체 재료를 포함하는 구조체 - 구조체는 제2 전극에 인접함 - ; 제3 전도성 재료를 포함하는 제3 전극 - 제3 전극은 구조체에 인접함; 제4 전도성 재료를 포함하는 제4 전극 - 제4 전극은 제3 전극에 인접함 - ; 및 적어도 제1 및 제2 전극들의 측벽들에 인접하지만 제3 전극, 및 제4 전극에 인접하지 않는 유전체를 포함하는, 장치.
예 2: 예 1에 있어서, 유전체는 강유전체 재료를 포함하는 구조체의 측벽들에 인접하는, 장치.
예 3: 예 1에 있어서, 제1 전극의 측벽들의 적어도 일부에 인접하는, 유전체의 일부에 인접한 캡 또는 헬멧의 부분들을 포함하는, 장치.
예 4: 예 3에 있어서, 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하는, 장치.
예 5: 예 1에 있어서, 구조체는 상기 제2 전극보다 더 넓고, 상기 제3 전극은 상기 구조체보다 더 넓고, 상기 제4 전극은 상기 제4 전극보다 더 넓은, 장치.
예 6: 예 1에 있어서, 제1 전도성 재료 및 제4 전도성 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하는, 장치.
예 7: 예 1에 있어서, 제1 전도성 재료는 제2 전도성 재료와 상이한, 장치.
예 8: 예 1에 있어서, 제3 전도성 재료는 제4 전도성 재료와 상이한, 장치.
예 9: 예 1에 있어서, 제1, 제2, 제3, 및 제4 전도성 재료들 중 적어도 2개는 전도성 산화물들을 포함하는, 장치.
예 10: 예 1에 있어서, 강유전체 재료는 비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ; 리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 도핑 재료는 La, Nb 중 하나임 - ; 릴렉서 강유전체 - 이 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ; 페로브스카이트 - 이 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, NaTaO3, LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함함 - ; 육방 강유전체 - 이 육방 강유전체는 YMnO3, 또는 LuFeO3 중 하나를 포함함 - ; 유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y); 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들임 - ; 형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, Y일 수 있음 - ; Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ; 니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 칼륨 스트론튬 니오베이트; 또는 부적절한 강유전체 - 이 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n을 포함하며, 'n'은 1 내지 100임 - 중 하나를 포함하는, 장치.
예 11: 예 1에 있어서, 유전체는 HfO, SiN, SiO, AlO, MgO, Mg2AlO3, 또는 SiC 중 하나 이상을 포함하는, 장치.
예 12: 예 1에 있어서, 유전체는 비전도성이고 무수소인, 장치.
예 13: 예 1에 있어서, 제1, 제2, 제3, 및 제4 전극들, 및 구조체의 두께들은 1 nm 내지 50 nm의 범위에 있고, 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 폭은 두께의 방향에 직교하는 방향으로 연장되는, 장치.
예 14: 강유전체 용량성 디바이스를 형성하기 위한 방법으로서, 방법은 제1 전도성 재료를 포함하는 제1 전극을 퇴적하는 단계; 제1 전극에 인접하여 제2 전극을 퇴적하는 단계 - 제2 전극은 제2 전도성 재료를 포함함 - ; 제2 전극에 인접하여 강유전체 재료를 퇴적하는 단계; 강유전체 재료에 인접하여 제3 전극을 퇴적하는 단계 - 제3 전극은 제3 전도성 재료를 포함함 - ; 제3 전극에 인접하여 제4 전극을 퇴적하는 단계 - 제4 전극은 제4 전도성 재료를 포함함 - ; 제1 및 제2 전극들을 에칭하는 단계; 에칭된 제1 및 제2 전극들 위에 비전도성 유전체를 컨포멀 퇴적하는 단계; 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계 - 금속 캡은 비전도성 유전체의 측벽들의 부분들에 합치됨 - ; 및 비전도성 유전체가 제1 및 제2 전극들의 측벽들 상에 남아 있지만 제3 및 제4 전극들 상에 남아 있지 않도록 금속 캡 및 비전도성 유전체를 동위원소 에칭하는 단계를 포함하는, 방법.
예 14: 예 14에 있어서, 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계는 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착을 적용하는 단계를 포함하는, 방법.
예 15: 예 14에 있어서, 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계는 조정된 에칭 속도로 이온 주입을 적용하는 단계를 포함하는, 방법.
예 16: 예 14에 있어서, 금속 캡을 에칭하거나 연마함으로써 비전도성 유전체의 측방 표면으로부터 금속 캡을 제거하는 단계를 포함하는, 방법.
예 17: 예 14에 있어서, 강유전체 재료는 비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ; 리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 도핑 재료는 La, Nb 중 하나임 - ; 릴렉서 강유전체 - 이 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ; 페로브스카이트 - 이 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, NaTaO3, LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함함 - ; 육방 강유전체 - 이 육방 강유전체는 YMnO3, 또는 LuFeO3 중 하나를 포함함 - ; 유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y); 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들임 - ; 형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, Y일 수 있음 - ; Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ; 니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 칼륨 스트론튬 니오베이트; 또는 부적절한 강유전체 - 이 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n을 포함하며, 'n'은 1 내지 100임 - 중 하나를 포함하는, 방법.
예 18: 예 14에 있어서, 유전체는 비전도성이고 무수소인, 방법.
예 19: 예 14에 있어서, 제1, 제2, 제3, 및 제4 전극들, 및 구조체의 두께들은 1 nm 내지 50 nm의 범위에 있고, 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 폭은 두께의 방향에 직교하는 방향으로 연장되는, 방법.
예 20: 예 14에 있어서, 제3 전극의 폭이 실질적으로 제1 전극의 양 측면들 상의 컨포멀 비전도성 유전체의 폭들과, 제1 전극의 폭의 합의 폭이도록 금속 캡 및 비전도성 유전체를 동위원소 에칭하는, 방법.
예 21: 예 14에 있어서, 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하고; 제1 전도성 재료 및 제4 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하고; 유전체는 HfO, SiN, SiO, AlO, SiC 중 하나 이상을 포함하는, 방법.
예 22: 시스템으로서, 프로세서; 프로세서에 통신 결합된 통신 인터페이스; 및 프로세서에 결합된 메모리를 포함하며, 메모리는 비트 셀들을 포함하고, 비트 셀 중 하나는 소스, 드레인, 및 게이트를 갖는 트랜지스터; 게이트에 결합된 워드 라인; 트랜지스터의 소스 또는 드레인 중 하나에 결합된 비트 라인; 트랜지스터의 드레인 또는 소스 중 하나에 결합된 용량성 구조체를 포함하고, 용량성 구조체는 제1 전도성 재료를 포함하는 제1 전극 - 제1 전극은 트랜지스터의 드레인 또는 소스 중 하나에 결합됨 - ; 제2 전도성 재료를 포함하는 제2 전극 - 제2 전극은 제1 전극에 인접함 - ; 강유전체 재료를 포함하는 구조체 - 구조체는 제2 전극에 인접함 - ; 제3 전도성 재료를 포함하는 제3 전극 - 제3 전극은 구조체에 인접함 - ; 제4 전도성 재료를 포함하는 제4 전극 - 제4 전극은 제3 전극에 인접함 - ; 및 적어도 제1 및 제2 전극들의 측벽들에 인접하지만 제3 전극, 및 제4 전극에 인접하지 않는 유전체를 포함하는, 시스템.
예 23: 예 23에 있어서, 유전체는 강유전체 재료를 포함하는 구조체의 측벽들에 인접하고, 메모리는 비휘발성 메모리인, 시스템.
예 24: 예 23에 있어서, 용량성 구조체는 제1 전극의 측벽들의 적어도 일부에 인접하는, 유전체의 일부에 인접한 캡 또는 헬멧의 부분들을 포함하는, 시스템.
독자가 기술적 개시의 본질 및 요지를 확인하는 것을 허용하는 요약서가 제공된다. 요약서는 청구항들의 범위 또는 의미를 제한하기 위해 사용되지 않을 것이라는 이해와 함께 제출된다. 이하의 청구항들은 상세한 설명에 이로써 포함되며, 각각의 청구항은 개별 실시예로서 그 자체에 기초한다.

Claims (55)

  1. 장치로서,
    제1 전도성 재료를 포함하는 제1 전극;
    제2 전도성 재료를 포함하는 제2 전극 - 상기 제2 전극은 상기 제1 전극에 인접함 - ;
    강유전체 재료를 포함하는 구조체 - 상기 구조체는 상기 제2 전극에 인접함 - ;
    제3 전도성 재료를 포함하는 제3 전극 - 상기 제3 전극은 상기 구조체에 인접함 - ;
    제4 전도성 재료를 포함하는 제4 전극 - 상기 제4 전극은 상기 제3 전극에 인접함 - ; 및
    적어도 상기 제1 및 제2 전극들의 측벽들에 인접하지만 상기 제3 전극, 및 제4 전극에 인접하지 않는 유전체
    를 포함하는, 장치.
  2. 제1항에 있어서, 상기 유전체는 상기 강유전체 재료를 포함하는 구조체의 측벽들에 인접하는, 장치.
  3. 제1항에 있어서, 상기 제1 전극의 측벽들의 적어도 일부에 인접하는, 유전체의 일부에 인접한 캡 또는 헬멧의 부분들을 포함하는, 장치.
  4. 제3항에 있어서, 상기 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하는, 장치.
  5. 제1항에 있어서, 상기 구조체는 상기 제2 전극보다 더 넓고, 상기 제3 전극은 상기 구조체보다 더 넓고, 상기 제4 전극은 상기 제4 전극보다 더 넓은, 장치.
  6. 제1항에 있어서, 상기 제1 전도성 재료 및 상기 제4 전도성 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하는, 장치.
  7. 제1항에 있어서, 상기 제1 전도성 재료는 상기 제2 전도성 재료와 상이한, 장치.
  8. 제1항에 있어서, 상기 제3 전도성 재료는 상기 제4 전도성 재료와 상이한, 장치.
  9. 제1항에 있어서, 상기 제1, 제2, 제3, 및 제4 전도성 재료들 중 적어도 2개는 전도성 산화물들을 포함하는, 장치.
  10. 제1항에 있어서, 상기 유전체는 HfO, SiN, SiO, AlO, MgO, Mg2AlO3, 또는 SiC 중 하나 이상을 포함하는, 장치.
  11. 제1항에 있어서, 상기 유전체는 비전도성이고 무수소인, 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1, 제2, 제3, 및 제4 전극들, 및 상기 구조체의 두께들은 1 nm 내지 50 nm의 범위이고, 상기 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 상기 폭은 상기 두께의 방향에 직교하는 방향으로 연장되는, 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 강유전체 재료는,
    비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 상기 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ;
    리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 상기 도핑 재료는 La, 또는 Nb 중 하나임 - ;
    릴렉서 강유전체 - 상기 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 또는 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ;
    페로브스카이트 - 상기 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, 또는 NaTaO3 중 하나를 포함함 - ;
    육방 강유전체 - 상기 육방 강유전체는 YMnO3, 또는 LuFeO3 중 하나를 포함함 - ;
    유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)임 - ;
    하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들;
    형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y일 수 있음 - ;
    Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ;
    니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 또는 칼륨 스트론튬 니오베이트; 또는
    부적절한 강유전체 - 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n 중 하나를 포함하며, 'n'은 1 내지 100임 -
    중 하나를 포함하는, 장치.
  14. 강유전체 용량성 디바이스를 형성하기 위한 방법으로서,
    제1 전도성 재료를 포함하는 제1 전극을 퇴적하는 단계;
    상기 제1 전극에 인접하여 제2 전극을 퇴적하는 단계 - 상기 제2 전극은 제2 전도성 재료를 포함함 - ;
    상기 제2 전극에 인접하여 강유전체 재료를 퇴적하는 단계;
    상기 강유전체 재료에 인접하여 제3 전극을 퇴적하는 단계 - 상기 제3 전극은 제3 전도성 재료를 포함함 - ;
    상기 제3 전극에 인접하여 제4 전극을 퇴적하는 단계 - 상기 제4 전극은 제4 전도성 재료를 포함함 - ;
    상기 제1 및 제2 전극들을 에칭하는 단계;
    상기 에칭된 제1 및 제2 전극들 위에 비전도성 유전체를 컨포멀 퇴적하는 단계;
    상기 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계 - 상기 금속 캡은 상기 비전도성 유전체의 측벽들의 부분들에 합치됨 - ; 및
    비전도성 유전체가 상기 제1 및 제2 전극들의 측벽들 상에 남아 있지만 상기 제3 및 제4 전극들 상에 남아 있지 않도록 상기 금속 캡 및 상기 비전도성 유전체를 동위원소 에칭하는 단계
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 비전도성 유전체의 선택적 부분 위에 상기 금속 캡을 형성하는 단계는,
    상기 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착을 적용하는 단계를 포함하는, 방법.
  16. 제14항에 있어서, 상기 비전도성 유전체의 선택적 부분 위에 상기 금속 캡을 형성하는 단계는,
    조정된 에칭 속도로 이온 주입을 적용하는 단계를 포함하는, 방법.
  17. 제14항에 있어서, 상기 금속 캡을 에칭하거나 연마함으로써 상기 비전도성 유전체의 측방 표면으로부터 금속 캡을 제거하는 단계를 포함하는, 방법.
  18. 제14항에 있어서, 상기 유전체는 비전도성이고 무수소인, 방법.
  19. 제14항에 있어서, 상기 제1, 제2, 제3, 및 제4 전극들, 및 상기 구조체의 두께들은 1 nm 내지 50 nm의 범위이고, 상기 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 상기 폭은 상기 두께의 방향에 직교하는 방향으로 연장되는, 방법.
  20. 제14항에 있어서, 상기 제3 전극의 폭이 실질적으로 상기 제1 전극의 양 측면들 상의 컨포멀 비전도성 유전체의 폭들과, 상기 제1 전극의 폭의 합의 폭이도록 상기 금속 캡 및 상기 비전도성 유전체를 동위원소 에칭하는, 방법.
  21. 제14항에 있어서,
    상기 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하고;
    상기 제1 전도성 재료 및 상기 제4 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하고;
    상기 유전체는 HfO, SiN, SiO, AlO, 또는 SiC 중 하나 이상을 포함하는, 방법.
  22. 제12항 내지 제21항 중 어느 한 항에 있어서, 상기 강유전체 재료는,
    비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 상기 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ;
    리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 상기 도핑 재료는 La, 또는 Nb 중 하나임 - ;
    릴렉서 강유전체 - 상기 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 또는 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ;
    페로브스카이트 - 상기 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, 또는 NaTaO3 중 하나를 포함함 - ;
    육방 강유전체 - 상기 육방 강유전체는 YMnO3, 또는 LuFeO3 중 하나를 포함함 - ;
    유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)임 - ;
    하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들;
    형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y일 수 있음 - ;
    Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ;
    니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 칼륨 스트론튬 니오베이트; 또는
    부적절한 강유전체 - 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n 중 하나를 포함하며, 'n'은 1 내지 100임 -
    중 하나를 포함하는, 방법.
  23. 시스템으로서,
    프로세서;
    상기 프로세서에 통신 결합된 통신 인터페이스; 및
    상기 프로세서에 결합된 메모리
    를 포함하며, 상기 메모리는 비트 셀들을 포함하고, 상기 비트 셀 중 하나는 제1항 내지 제13항에 따른 장치를 포함하는, 시스템.
  24. 장치로서,
    기판 위의 로직 - 상기 로직은 하나 이상의 층간 유전체(interlayer dielectric)(ILD)를 통해 하나 이상의 비아에 결합됨 - ;
    비선형 극성 재료를 포함하는 커패시터 - 상기 커패시터는 상기 하나 이상의 비아에 결합되며, 상기 커패시터는,
    제1 전도성 재료를 포함하는 제1 전극;
    제2 전도성 재료를 포함하는 제2 전극 - 상기 제2 전극은 상기 제1 전극에 인접함 - ;
    상기 비선형 극성 재료를 포함하는 제1 구조체 - 상기 제1 구조체는 상기 제2 전극에 인접함 - ;
    제3 전도성 재료를 포함하는 제3 전극 - 상기 제3 전극은 상기 제1 구조체에 인접함;
    제4 전도성 재료를 포함하는 제4 전극 - 상기 제4 전극은 상기 제3 전극에 인접함; 및
    적어도 상기 제1 및 제2 전극들의 측벽들에 인접하지만 상기 제3 전극, 및 제4 전극에 인접하지 않는 유전체를 포함함 - ;
    배리어 재료를 포함하는 제2 구조체 - 상기 제2 구조체는 상기 제4 전극에 인접함 - ; 및
    상기 제2 구조체에 인접한 인터커넥트 또는 비아
    를 포함하는, 장치.
  25. 제24항에 있어서, 상기 배리어 재료는 제1 배리어 재료이고, 상기 인터커넥트 또는 비아는 제1 인터커넥트 또는 제1 비아이고, 상기 장치는 제2 배리어 재료를 포함하는 제3 구조체를 포함하고, 상기 제3 구조체는 상기 제1 전극과 제2 인터커넥트 또는 제2 비아 사이에 있는, 장치.
  26. 제25항에 있어서, 상기 제1 또는 제2 배리어 재료들은 굴절 금속들 또는 금속간화합물들을 포함하는, 장치.
  27. 제26항에 있어서, 상기 굴절 금속들 또는 금속간화합물들은 Ti2Al, TiAl, TiAl3, Ni3Al, NiAl3, NiAl, NiGa, NiTi, Ni2MnGa, FeGa, Fe3Ga, 붕소화물, 탄화물, 또는 질화물 중 하나 이상을 포함하는, 장치.
  28. 제24항에 있어서, 상기 로직으로부터 상기 커패시터를 분리하는 영역을 포함하는, 장치.
  29. 제24항에 있어서, 더 많은 비아들 중 하나의 높이는 상기 커패시터의 높이와 동일한, 장치.
  30. 제24항에 있어서, 상기 제2 구조체는 다이의 백엔드 내에 위치되는, 장치.
  31. 제24항에 있어서, 상기 제2 구조체는 다이의 프런트엔드 내에 위치되는, 장치.
  32. 제24항에 있어서, 상기 유전체는 상기 제1 구조체의 측벽들에 인접하는, 장치.
  33. 제24항에 있어서, 상기 제1 전극의 측벽들의 적어도 일부에 인접하는, 유전체의 일부에 인접한 캡 또는 헬멧의 부분들을 포함하는, 장치.
  34. 제33항에 있어서, 상기 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하는, 장치.
  35. 제24항에 있어서, 상기 로직은 다이의 프런트엔드 내에 위치되고 상기 커패시터는 상기 다이의 백엔드 내에 위치되는, 장치.
  36. 제24항에 있어서, 상기 하나 이상의 비아는 제1 하나 이상의 비아이고, 상기 제1 전극은 제2 하나 이상의 비아에 결합되고, 상기 제2 하나 이상의 비아는 상기 제1 하나 이상의 비아에 결합되는, 장치.
  37. 제24항에 있어서, 상기 제1 전도성 재료 및 상기 제4 전도성 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하는, 장치.
  38. 제24항에 있어서, 상기 제1 전도성 재료는 상기 제2 전도성 재료와 상이한, 장치.
  39. 제24항에 있어서, 상기 제3 전도성 재료는 상기 제4 전도성 재료와 상이한, 장치.
  40. 제24항에 있어서, 상기 제1, 제2, 제3, 및 제4 전도성 재료들 중 적어도 2개는 전도성 산화물들을 포함하는, 장치.
  41. 제24항에 있어서, 상기 비선형 극성 재료는,
    비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 상기 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ;
    리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 상기 도핑 재료는 La 또는 Nb 중 하나임 - ;
    릴렉서 강유전체 - 상기 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 또는 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ;
    페로브스카이트 - 상기 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, 또는 NaTaO3 중 하나를 포함함 - ;
    육방 강유전체 - 상기 육방 강유전체는 YMnO3 또는 LuFeO3 중 하나를 포함함 - ;
    유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)임 - ;
    하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들;
    형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y일 수 있음 - ;
    Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ;
    니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 또는 칼륨 스트론튬 니오베이트; 또는
    부적절한 강유전체 - 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n 중 하나를 포함하며, 'n'은 1 내지 100임 -
    중 하나를 포함하는, 장치.
  42. 제24항에 있어서, 상기 유전체는 HfO, SiN, SiO, AlO, MgO, Mg2AlO3, 또는 SiC 중 하나 이상을 포함하는, 장치.
  43. 제24항에 있어서, 상기 유전체는 비전도성이고 무수소인, 장치.
  44. 제24항 내지 제43항 중 어느 한 항에 있어서, 상기 제1, 제2, 제3, 및 제4 전극들, 및 상기 구조체의 두께들은 1 nm 내지 50 nm의 범위이고, 상기 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 상기 폭은 상기 두께의 방향에 직교하는 방향으로 연장되는, 장치.
  45. 시스템으로서,
    프로세서;
    상기 프로세서에 통신 결합된 통신 인터페이스; 및
    상기 프로세서에 결합된 메모리
    를 포함하며, 상기 메모리는 비트 셀들을 포함하고, 상기 비트 셀 중 하나는 제24항 내지 제43항 중 어느 한 항에 따른 장치를 포함하는, 시스템.
  46. 비선형 극성 재료 기반 커패시터에 인접하여 로직을 형성하기 위한 방법으로서,
    기판 위에 로직을 형성하는 단계;
    상기 로직을 하나 이상의 층간 유전체(IDL)를 통해 하나 이상의 비아에 결합하는 단계;
    비선형 극성 재료를 포함하는 커패시터를 형성하는 단계 - 상기 커패시터는 상기 하나 이상의 비아에 인접하며, 상기 커패시터를 형성하는 단계는,
    제1 전도성 재료를 포함하는 제1 전극을 퇴적하는 단계;
    제2 전도성 재료를 포함하는 제2 전극을 퇴적하는 단계 - 상기 제2 전극은 상기 제1 전극에 인접함 - ;
    상기 비선형 극성 재료를 포함하는 제1 구조체를 퇴적하는 단계 - 상기 제1 구조체는 상기 제2 전극에 인접함 - ;
    제3 전도성 재료를 포함하는 제3 전극을 퇴적하는 단계 - 상기 제3 전극은 상기 제1 구조체에 인접함 - ;
    제4 전도성 재료를 포함하는 제4 전극을 퇴적하는 단계 - 상기 제4 전극은 상기 제3 전극에 인접함 - ;
    상기 제1 및 제2 전극들을 에칭하는 단계;
    상기 에칭된 제1 및 제2 전극들 위에 비전도성 유전체를 컨포멀 퇴적하는 단계;
    상기 비전도성 유전체의 선택적 부분 위에 금속 캡을 형성하는 단계 - 상기 금속 캡은 상기 비전도성 유전체의 측벽들의 부분들에 합치됨 - ; 및
    비전도성 유전체가 상기 제1 및 제2 전극들의 측벽들 상에 남아 있지만 상기 제3 및 제4 전극들 상에 남아 있지 않도록 상기 금속 캡 및 상기 비전도성 유전체를 동위원소 에칭하는 단계를 포함함 - ;
    배리어 재료를 포함하는 제2 구조체를 형성하는 단계 - 상기 제2 구조체는 상기 제4 전극에 인접함 - ; 및
    상기 제2 구조체에 인접하여 인터커넥트 또는 비아를 형성하는 단계
    를 포함하는, 방법.
  47. 제46항에 있어서, 상기 비전도성 유전체의 선택적 부분 위에 상기 금속 캡을 형성하는 단계는,
    상기 비전도성 유전체의 선택적 부분 위에 금속 마스크를 선택적으로 퇴적하기 위해 지표 각도로 물리 기상 증착을 적용하는 단계를 포함하는, 방법.
  48. 제46항에 있어서, 상기 비전도성 유전체의 선택적 부분 위에 상기 금속 캡을 형성하는 단계는,
    조정된 에칭 속도로 이온 주입을 적용하는 단계를 포함하는, 방법.
  49. 제46항에 있어서, 상기 금속 캡을 에칭하거나 연마함으로써 상기 비전도성 유전체의 측방 표면으로부터 금속 캡을 제거하는 단계를 포함하는, 방법.
  50. 제46항에 있어서, 상기 비선형 극성 재료는,
    비스무트 페라이트(BFO), 도핑 재료를 갖는 BFO - 상기 도핑 재료는 란타늄, 또는 주기율표의 란탄 계열로부터의 원소들 중 하나임 - ;
    리드 지르코늄 티타네이트(PZT), 또는 도핑 재료를 갖는 PZT - 상기 도핑 재료는 La 또는 Nb 중 하나임 - ;
    릴렉서 강유전체 - 상기 릴렉서 강유전체는 리드 마그네슘 니오베이트(PMN), 리드 마그네슘 니오베이트-리드 티타네이트(PMN-PT), 리드 란타늄 지르코네이트 티타네이트(PLZT), 리드 스칸듐 니오베이트(PSN), 바륨 티타늄-비스무트 아연 니오븀 탄탈룸(BT-BZNT), 또는 바륨 티타늄-바륨 스트론튬 티타늄(BT-BST) 중 하나를 포함함 - ;
    페로브스카이트 - 상기 페로브스카이트는 BaTiO3, PbTiO3, KNbO3, 또는 NaTaO3 중 하나를 포함함 - ;
    육방 강유전체 - 상기 육방 강유전체는 YMnO3, 또는 LuFeO3 중 하나를 포함함 - ;
    유형 h-RMnO3의 육방 강유전체들 - R은 희토류 원소, 즉 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)임 - ;
    하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 실리콘(Si), 그들의 산화물들 또는 그들의 합금 산화물들;
    형태 Hf1-x Ex Oy의 하프늄 산화물들 - E는 Al, Ca, Ce, Dy, er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y일 수 있음 - ;
    Al(1-x)Sc(x)N, Ga(1-x)Sc(x)N, Al(1-x)Y(x)N 또는 Al(1-x-y)Mg(x)Nb(y)N, y 도핑된 HfO2 - x는 Al, Ca, Ce, Dy, Er, Gd, Ge, La, Sc, Si, Sr, Sn, 또는 Y 중 하나를 포함하며, 'x'는 분수임 - ;
    니오베이트 유형 화합물들 LiNbO3, LiTaO3, 리튬 철 탄탈룸 옥시 플루오라이드, 바륨 스트론튬 니오베이트, 나트륨 바륨 니오베이트, 칼륨 스트론튬 니오베이트; 또는
    부적절한 강유전체 - 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n 중 하나를 포함하며, 'n'은 1 내지 100임 - 중 하나를 포함하는, 방법.
  51. 제46항에 있어서, 상기 유전체는 비전도성이고 무수소인, 방법.
  52. 제46항에 있어서, 상기 제1, 제2, 제3, 및 제4 전극들, 및 상기 구조체의 두께들은 1 nm 내지 50 nm의 범위에 있고, 상기 비전도성 유전체의 폭은 1 nm 내지 20 nm의 범위이고, 상기 폭은 상기 두께의 방향에 직교하는 방향으로 연장되는, 방법.
  53. 제46항에 있어서, 상기 금속 캡 및 상기 비전도성 유전체를 동위원소 에칭하는 단계는 상기 제3 전극의 폭이 실질적으로 상기 제1 전극의 양 측면들 상의 컨포멀 비전도성 유전체의 폭들과, 상기 제1 전극의 폭의 합의 폭이도록 행해지는, 방법.
  54. 제46항에 있어서, 상기 로직으로부터 상기 커패시터를 분리하는 영역을 형성하는 단계를 포함하는, 방법.
  55. 제46항 내지 제54항 중 어느 한 항에 있어서,
    상기 캡 또는 헬멧은 Ti, Ta, W, 또는 N 중 하나 이상을 포함하는 재료를 포함하고;
    상기 제1 전도성 재료 및 상기 제4 재료는 Ti, TiN, Ru, RuO2, IrO2, TaN, SrO, Ta, Cu, Co, W, 또는 WN 중 하나 이상을 포함하고;
    상기 유전체는 HfO, SiN, SiO, AlO, 또는 SiC 중 하나 이상을 포함하고;
    배리어 재료는 굴절 금속들 또는 금속간화합물들을 포함하는, 방법.
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