KR20220101089A - 촬상 소자 및 촬상 소자의 제조 방법 - Google Patents

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마사키 하네다
타카토시 카메시마
이쿠에 미즈노
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 한 실시 형태의 촬상 소자는, 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층과, 제1 배선층에 적층되고, 이웃하는 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막과, 제1 절연막에 적층됨과 함께, 표면이 평탄한 제2 절연막과, 제1 절연막 및 제2 절연막을 사이에 두고, 복수의 제1 배선의 적어도 일부와 정대(正對)하는 제1 도전막을 구비한다.

Description

촬상 소자 및 촬상 소자의 제조 방법
본 개시는, 예를 들면, 배선 사이에 공극을 갖는 촬상 소자 및 촬상 소자의 제조 방법에 관한 것이다.
반도체 장치에서는, 반도체 집적 회로 소자의 미세화에 따라, 소자 사이 및 소자 내를 연결하는 배선의 간격이 좁아져 왔다. 이에 대해, 예를 들면, 특허문헌 1에서는, 배선 사이에 공극(에어 갭)을 형성하여 배선 사이의 용량을 저감시킨 반도체 장치가 개시되어 있다.
일본 특개2008-193104호 공보
그런데, 근래, 적층형의 이미지 센서가 일반적으로 되어 가고 있어, 배선 용량의 저감이 요구되고 있다.
배선 용량을 저감시키는 것이 가능한 촬상 소자 및 그 제조 방법을 제공하는 것이 바람직하다.
본 개시의 한 실시 형태의 촬상 소자는 일방향으로 연신(延伸)하는 복수의 제1 배선을 갖는 제1 배선층과, 제1 배선층에 적층되고, 이웃하는 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막과, 제1 절연막에 적층됨과 함께, 표면이 평탄한 제2 절연막과, 제1 절연막 및 제2 절연막을 사이에 두고, 복수의 제1 배선의 적어도 일부와 정대(正對)하는 제1 도전막을 구비한 것이다.
본 개시의 한 실시 형태의 촬상 소자의 제조 방법은 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층을 형성하고, 제1 배선층의 소정의 영역에서, 이웃하는 복수의 제1 배선 사이에 제1 개구를 형성하고, 제1 절연막을 성막함에 의해, 이웃하는 복수의 제1 배선 사이에 공극을 형성하고, 제1 절연막을 덮는 제2 절연막을 성막한 후, 제2 절연막의 표면을 평탄화하고, 제1 절연막 및 제2 절연막을 사이에 두고 복수의 제1 배선의 적어도 일부와 정대하는 위치에 제1 도전막을 형성한다.
본 개시의 한 실시 형태의 촬상 소자 및 한 실시 형태의 촬상 소자의 제조 방법에서는, 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층상에, 이웃하는 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막을 마련하고, 또한 표면이 평탄한 제2 절연막을 마련하도록 하였다. 이에 의해, 제1 절연막 및 제2 절연막을 사이에 두고, 복수의 제1 배선의 적어도 일부와 정대하는 위치에, 예를 들면, 접합용의 패드 전극으로서 이용하는 것이 가능한 제1 도전막을 형성할 수 있게 된다.
도 1은 본 개시의 실시의 형태에 관한 배선 구조의 수직 방향의 단면 구성의 한 예를 도시하는 모식도.
도 2a는 도 1에 도시한 배선 구조의 수평 방향의 단면 구성의 한 예를 도시하는 모식도.
도 2b는 도 1에 도시한 배선 구조의 수평 방향의 단면 구성의 다른 예를 도시하는 모식도.
도 3a는 도 1에 도시한 배선 구조의 제조 과정의 한 예를 도시하는 단면 모식도.
도 3b는 도 3a에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 3c는 도 3b에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 3d는 도 3c에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 3e는 도 3d에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 3f는 도 3e에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 3g는 도 3f에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 4는 본 개시의 실시의 형태에 관한 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 5는 도 4에 도시한 촬상 소자의 개략 구성의 한 예를 도시하는 도면.
도 6은 도 4에 도시한 촬상 소자에 도 1에 도시한 배선 구조를 적용한 도면.
도 7은 도 5에 도시한 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 8은 도 5에 도시한 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 9는 도 5에 도시한 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 10은 도 5에 도시한 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 11은 복수의 판독 회로와 복수의 수직 신호선의 접속 양태의 한 예를 도시하는 도면.
도 12는 도 4에 도시한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 13은 도 4에 도시한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 14는 도 4에 도시한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 15는 도 4에 도시한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 16은 도 4에 도시한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 17은 도 4에 도시한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 18a는 도 4에 도시한 촬상 소자의 제조 과정의 한 예를 도시하는 도면.
도 18b는 도 18a에 이은 제조 과정의 한 예를 도시하는 도면.
도 18c는 도 18b에 이은 제조 과정의 한 예를 도시하는 도면.
도 18d는 도 18c에 이은 제조 과정의 한 예를 도시하는 도면.
도 18e는 도 18d에 이은 제조 과정의 한 예를 도시하는 도면.
도 18f는 도 18e에 이은 제조 과정의 한 예를 도시하는 도면.
도 18g는 도 18f에 이은 제조 과정의 한 예를 도시하는 도면.
도 19a는 본 개시의 변형례 1에 관한 배선 구조의 제조 공정의 한 예를 도시하는 단면 모식도.
도 19b는 도 19a에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19c는 도 19b에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19d는 도 19c에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19e는 도 19d에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19f는 도 19e에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19g는 도 19f에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19h는 도 19g에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19i는 도 19h에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19j는 도 19i에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 19k는 도 19j에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 20은 참고례로서의 배선 구조의 제조 공정을 도시하는 단면 모식도.
도 21a는 본 개시의 변형례 2에 관한 배선 구조의 제조 공정의 한 예를 도시하는 단면 모식도.
도 21b는 도 21a에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 21c는 도 21b에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 21d는 도 21c에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 21e는 도 21d에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 21f는 도 21e에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22a는 본 개시의 변형례 3에 관한 배선 구조의 제조 공정의 한 예를 도시하는 단면 모식도.
도 22b는 도 22a에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22c는 도 22b에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22d는 도 22c에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22e는 도 22d에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22f는 도 22e에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22g는 도 22f에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 22h는 도 22g에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23a는 본 개시의 변형례 4에 관한 배선 구조의 제조 공정의 한 예를 도시하는 단면 모식도.
도 23b는 도 23a에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23c는 도 23b에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23d는 도 23c에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23e는 도 23d에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23f는 도 23e에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 23g는 도 23f에 이은 제조 과정의 한 예를 도시하는 단면 모식도.
도 24는 본 개시의 변형례 5에 관한 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 25는 본 개시의 변형례 6에 관한 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 26은 본 개시의 변형례 7에 관한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 27은 본 개시의 변형례 7에 관한 촬상 소자의 수평 방향의 단면 구성의 다른 예를 도시하는 도면.
도 28은 본 개시의 변형례 8에 관한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 29는 본 개시의 변형례 9에 관한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 30은 본 개시의 변형례 10에 관한 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 31은 본 개시의 변형례 10에 관한 촬상 소자의 수평 방향의 단면 구성의 다른 예를 도시하는 도면.
도 32는 본 개시의 변형례 10에 관한 촬상 소자의 수평 방향의 단면 구성의 다른 예를 도시하는 도면.
도 33은 본 개시의 변형례 11에 관한 촬상 소자에 촬상 소자의 회로 구성의 한 예를 도시하는 도면.
도 34는 본 개시의 변형례 12에 관한 도 33의 촬상 소자를 3개의 기판을 적층하여 구성한 예를 도시하는 도면.
도 35는 본 개시의 변형례 13에 관한 로직 회로를, 센서 화소가 마련된 기판과, 판독 회로가 마련된 기판으로 나누어서 형성한 예를 도시하는 도면.
도 36은 본 개시의 변형례 14에 관한 로직 회로를, 제3 기판에 형성한 예를 도시하는 도면.
도 37은 상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 구비한 촬상 시스템의 개략 구성의 한 예를 도시하는 도면.
도 38은 도 37의 촬상 시스템에서의 촬상 순서의 한 예를 도시하는 도면.
도 39는 비적층형의 고체 촬상 소자 및 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 소자의 구성례의 개요를 도시하는 도면.
도 40은 적층형의 고체 촬상 소자의 제1 구성례를 도시하는 단면도.
도 41은 적층형의 고체 촬상 소자의 제2 구성례를 도시하는 단면도.
도 42는 적층형의 고체 촬상 소자의 제3 구성례를 도시하는 단면도.
도 43은 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 소자의 다른 구성례를 도시하는 단면도.
도 44는 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 45는 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 46은 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 47은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
이하, 본 개시에서의 한 실시 형태에 관해, 도면을 참조하여 상세히 설명한다. 이하의 설명은 본 개시의 한 구체례로서, 본 개시는 이하의 양태로 한정되는 것이 아니다. 또한, 본 개시는 각 도면에 도시하는 각 구성 요소의 배치나 치수, 치수비 등에 관해서도, 그것들로 한정되는 것이 아니다. 또한, 설명하는 순서는 하기와 같다.
1. 실시의 형태(일방향으로 연신함과 함께, 이웃하는 배선 사이의 공극을 갖는 복수의 배선을 갖는 배선층상에 다른 재료로 이루어지는 절연막을 적층하고, 그 절연막을 사이에 두고, 복수의 배선의 상방에, 예를 들어 접합용의 패드 전극이 되는 도전막을 갖는 촬상 소자의 예)
1-1. 배선 구조의 구성
1-2. 배선 구조의 제조 방법
1-3. 촬상 소자의 구성
1-4. 촬상 소자의 제조 방법
1-5. 작용·효과
2. 변형례
2-1. 변형례 1(배선 구조의 제조 공정의 다른 예)
2-2. 변형례 2(배선 구조의 제조 공정의 다른 예)
2-3. 변형례 3(배선 구조의 제조 공정의 다른 예)
2-4. 변형례 4(배선 구조의 제조 공정의 다른 예)
2-5. 변형례 5(평면형 TG를 이용한 예)
2-6. 변형례 6(패널 외연에서 Cu-Cu 접합을 이용한 예)
2-7. 변형례 7(센서 화소와 판독 회로 사이에 오프셋을 마련한 예)
2-8. 변형례 8(판독 회로가 마련된 실리콘 기판이 섬형상으로 되어 있는 예)
2-9. 변형례 9(판독 회로가 마련된 실리콘 기판이 섬형상으로 되어 있는 예)
2-10. 변형례 10(FD를 8개의 센서 화소에서 공유한 예)
2-11. 변형례 11(칼럼 신호 처리 회로를 일반적인 칼럼 ADC 회로로 구성한 예)
2-12. 변형례 12(촬상 장치를, 7개의 기판을 적층하여 구성한 예)
2-13. 변형례 13(로직 회로를 제1 기판, 제2 기판에 마련한 예)
2-14. 변형례 14(로직 회로를 제7 기판에 마련한 예)
3. 적용례
4. 응용례
<1. 실시의 형태>
도 1은 본 개시의 한 실시의 형태에 관한 배선 구조(배선 구조(100))의 수직 방향의 단면 구성의 한 예를 모식적으로 도시한 것이다. 도 2a는 도 1에 도시한 배선 구조(100)의 수평 방향의 단면 구성의 한 예를 모식적으로 도시한 것이다. 도 2b는 도 1에 도시한 배선 구조(100)의 수평 방향의 단면 구성의 다른 예를 모식적으로 도시한 것이다. 또한, 도 1은 도 2a에 도시한 I-I 선의 단면에 대응하고 있다. 배선 구조(100)는, 예를 들면, 복수의 배선층이 적층된 다층 배선 구조를 갖는 것이고, 예를 들면, 후술하는 촬상 소자(1)에 적용 가능한 것이다.
본 실시의 형태의 배선 구조(100)는, 일방향(예를 들어 Y축 방향)으로 연신하는 복수의 배선(예를 들면, 배선(112X1)∼배선(112X6))을 갖는 배선층(112)에, 예를 들면, 이웃하는 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 사이 및 배선(112X4)과 배선(112X5) 사이에, 각각 공극(G)을 형성하는 절연막(123)과, 표면이 평탄한 절연막(124)이 이 순서로 적층된 것이다. 또한, 일방향으로 연신하는 복수의 배선(112X1)∼배선(112X6)의 적어도 일부(예를 들면, 도 1에서는, 배선(112X1)∼배선(112X4))과 정대하는 위치에는, 절연막(123) 및 절연막(124)을 사이에 두고, 도전막(127)(구체적으로는, 도전막(127X1))이 마련되어 있다. 이 복수의 배선(112X1)∼배선(112X6) 및 배선층(112)이 각각 본 개시의 「제1 배선」 및 「제1 배선층」의 한 구체례에 상당한다. 절연막(123)이 본 개시의 「제1 절연막」의 한 구체례에 상당하고, 절연막(124)이 본 개시의 「제2 절연막」의 한 구체례에 상당한다. 또한, 도전막(127X1)이 본 개시의 「제1 도전막」의 한 구체례에 상당한다.
(1-1. 배선 구조의 구성)
배선 구조(100)는, 예를 들어 실리콘 기판(도시 생략) 등의 위에, 제1 층(110) 및 제2 층(120)이 이 순서로 적층된 구성을 가진다. 제1 층(110)은 복수의 배선(예를 들면, 배선(112X1)∼배선(112X6))으로 이루어지는 배선층(112)을 가지고, 제2 층(120)은, 예를 들면, 제1 층(110)에 마련된 복수의 배선(112X1)∼배선(112X5)의 이웃하는 배선 사이에 공극(G)을 형성하는 절연막(122)과, 절연막(122)을 덮음과 함께, 표면이 평탄한 절연막(123)과, 절연막(122) 및 절연막(123)을 사이에 두고 형성된 도전막(127)을 가진다. 도전막(127)은, 예를 들면, 공극(G)이 형성된 공극 형성 영역(100X)의 상방에 마련된 도전막(127X1)과, 공극(G)이 형성되지 않은 배선(예를 들면, 배선(112X6))의 상방에 마련된 도전막(127X2)을 가진다.
제1 층(110)은 절연막(111)에 복수의 배선(예를 들면, 배선(112X1)∼배선(112X6))을 갖는 절연막(111)이 매입 형성되어 있다.
절연막(111)은, 예를 들면, 비유전율(k)이 3.0 이하의 저유전율 재료(Low-k 재료)를 이용하여 형성되어 있다. 구체적으로는, 절연막(111)의 재료로서는, 예를 들면, SiOC, SiOCH, 포러스 실리카, SiOF, 무기 SOG, 유기 SOG 및 폴리알릴에테르 등의 유기 고분자 등을 들 수 있다.
배선층(112)은 예를 들어 일방향으로 연신하는 복수의 배선으로 이루어지고, 예를 들면, Y축 방향으로 연신하는 배선(112X1)∼배선(112X6)을 가진다. 배선(112X1)∼배선(112X6)은 예를 들어 Line(L)/Space(S)=40∼200㎚/40∼200㎚로 병렬 형성되어 있다. 배선(112X1)∼배선(112X6)은, 예를 들면, 절연막(111)에 마련된 개구(H1)에 매입 형성되어 있고, 예를 들면, 개구(H1)의 측면 및 저면(底面)에 형성된 베리어 메탈(112A)과, 개구(H1)를 매설하는 금속막(112B)으로 구성되어 있다. 베리어 메탈(112A)의 재료로서는, 예를 들면, Ti(티탄) 또는 Ta(탄탈)의 단체(單體), 또는 그들의 질화물 또는 합금 등을 들 수 있다. 금속막(112B)의 재료로서는, 예를 들면, Cu(구리), W(텅스텐) 또는 알루미늄(Al) 등의 저저항 금속을 주체로 하는 금속 재료를 들 수 있다.
제1 층(110)에는, 또한, 이웃하는 배선 사이, 구체적으로는, 예를 들면, 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 및 배선(112V4)과 배선(112X5) 사이의 절연막(111)에, 개구(H2)가 마련되어 있다.
제2 층(120)은 복수의 절연막(절연막(121∼126))이 적층됨과 함께, 예를 들면, 최상층의 절연막(126)에 도전막(127)이 매입 형성되어 있다. 구체적으로는, 제1 층(110)측으로부터 순차적으로, 절연막(121), 절연막(122), 절연막(123), 절연막(124), 절연막(125) 및 절연막(126)이 이 순서로 적층되어 있다. 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 및 배선(112V4)과 배선(112X5) 사이에 마련된 상기 개구(H2)는 제2 층(120)을 구성하는 절연막(123)에 의해 폐색되어 있다. 이에 의해, 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 및 배선(112V4)과 배선(112X5) 사이에는, 각각, 나란히 연장되는(extending side by side) 배선 사이의 용량을 저하시키는 공극(G)이 형성되어 있다. 공극(G)은, 예를 들면, 도 2a 및 도 2b에 도시한 바와 같이, 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 및 배선(112V4)과 배선(112X5) 사이의, 일부 영역, 또는 전체에 걸쳐 형성되어 있다(공극 형성 영역(100X)).
절연막(121)은, 예를 들면, 구리(Cu)를 이용하여 배선(112X1)∼배선(112X6)을 형성한 경우에, 구리(Cu)의 확산을 막기 위한 것이다. 절연막(121)은 상기 개구(H2)를 제외하고, 절연막(111) 및 매입 형성된 배선(112X1) 및 배선(112X6) 및 배선 사이에 개구(H2)가 마련된 배선(112X2) 및 배선(112X5)의 일부를 덮도록 마련되어 있다. 절연막(121)은, 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 또는 SiCxNy 등을 이용하여 형성되어 있다.
절연막(122)은, 절연막(121)과 마찬가지로, 예를 들면, 구리(Cu)를 이용하여 배선(112X1)∼배선(112X6)을 형성한 경우에, 구리(Cu)의 확산을 막기 위한 것이다. 절연막(122)은 절연막(121)상에 마련되고, 또한, 개구(H2)의 측면 및 저면을 덮도록 연재 형성되어 있다. 절연막(122)은, 상기와 같이, 구리(Cu)의 확산을 막는 절연 재료를 단차 피복성에 우수한 제법을 이용함으로써 형성할 수 있다. 구체적으로는, 절연막(122)은, 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 또는 SiCxNy 등을, 예를 들면, ALD(Atomic Layer Deposition)법을 이용하여 형성되어 있다.
절연막(123)은 절연막(122)상에 마련됨과 함께, 개구(H2) 내에 공극(G)을 형성하기 위한 것이다. 절연막(123)은 피복성이 낮고, 예를 들면, 비유전율(k)이 3.0 이하의 Low-k 재료를 이용하여 형성되어 있다. 구체적으로는, 절연막(132A)의 재료로서는, 예를 들면, SiOC, SiOCH, 포러스 실리카, SiOF, 무기 SOG, 유기 SOG 및 폴리알릴에테르 등의 유기 고분자 등을 들 수 있다.
절연막(124)은 절연막(123)상에 마련되고, 절연막(123)의 공극(G)의 상방의 요철을 메우고, 공극(G)의 상방에, 상세는 후술하지만, Cu-Cu 접합 등의 하이브리드 본딩을 이용한 디바이스의 적층이 가능한 평탄한 표면을 형성하기 위한 것이다. 절연막(124)의 재료로서는, 예를 들면, 절연막(123)보다도 연마 레이트가 높고, 예를 들면, 비유전율(k)이 4.0 부근이 되는 재료를 이용하는 것이 바람직하다. 이와 같은 재료로서는, 예를 들면, 산화 실리콘(SiOx), SiOC, SiOF 및 SiON 등을 들 수 있다. 또한, 절연막(124)은 상기 재료의 어느 한 종으로 이루어지는 단층막이라도 좋고, 2종 이상으로 이루어지는 적층막으로서 형성되어 있어도 좋다.
절연막(125)은 후술하는 도전막(127)을 성막했을 때에 생기는 응력에 의한 휘어짐을 저감하기 위한 것이다. 절연막(125)은, 예를 들면, CVD(Chemical vapor deposition)법에 의해 성막되고, 예를 들면, 비유전율(k)이 7.0 이상이 되는, 예를 들면, 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등을 이용하여 형성할 수 있다.
절연막(126)은 절연막(125)상에 마련되고, 예를 들면, 후술하는 촬상 소자(1)의 제2 기판(20)과 제3 기판(30)의 접합면을 형성하는 것이다. 절연막(126)의 재료로서는, 접합면의 평탄화가 가능하도록, 예를 들면, 절연막(123)보다도 연마 레이트가 높고, 예를 들면, 비유전율(k)이 4.0 부근이 되는 재료를 이용하는 것이 바람직하다. 이와 같은 재료로서는, 예를 들면, 산화 실리콘(SiOx), SiOC, SiOF 및 SiON 등을 들 수 있다. 또한, 절연막(126)은 상기 재료의 어느 한 종으로 이루어지는 단층막이라도 좋고, 2종 이상으로 이루어지는 적층막으로서 형성되어 있어도 좋다.
도전막(127)은, 예를 들면, 일방향으로 연신하는 배선(112X1)∼배선(112X6)을 갖는 배선층(112)의 바로 위에 마련되는 배선층이고, 예를 들면, 절연막(126) 및 절연막(125)의 일부에 마련된 개구(H3)에 매입 형성되고, 절연막(126)과 동일 평면을 형성하고 있다. 도전막(127)은 복수의 도전막(예를 들면, 도전막(127X1) 및 도전막(127X2))을 가지고, 적어도 일부의 도전막(127)은 일방향으로 연신함과 함께, 배선(112X1)∼배선(112X6)의 적어도 일부와 정대하도록 마련되어 있다. 한 예로서, 도 1에서는, 도전막(127X1)이, 예를 들면, 배선 사이에 공극(G)을 갖는 배선(112X2), 배선(112X3) 및 배선(112X4)과 정대하는 위치에, 예를 들면, 배선(112X2) 및 배선(112X3)과 마찬가지로, Y축 방향으로 연재되어 형성되어 있다. 또한, 개구(H3) 내에는, 절연막(121)∼절연막(125)을 관통하고, 배선(112X1)까지 도달하는 개구(H4)가 마련되어 있다. 도전막(127X1)은 이 개구(H4) 내에도 매입되어 있고, 배선(112X1)과 전기적으로 접속되어 있다.
도전막(127)은 개구(H3) 및 개구(H4)의 측면 및 저면에 형성된 베리어 메탈(127A)과, 개구(H3) 및 개구(H4)를 매설하는 금속막(127B)으로 구성되어 있다. 베리어 메탈(127A)의 재료로서는, 예를 들면, Ti(티탄) 또는 Ta(탄탈)의 단체, 또는 그들의 질화물이나 또는 합금 등을 들 수 있다. 금속막(127B)의 재료로서는, 예를 들면, Cu(구리), W(텅스텐) 또는 알루미늄(Al) 등의 저저항 금속을 주체로 하는 금속 재료를 들 수 있다.
(1-2. 배선 구조의 제조 방법)
우선, 절연막(111)에 배선(112X1)∼배선(112X6)을 포함하는 배선층(112)을 매입 형성한 후, 예를 들어 CMP(Chemical Mechanical Polishing)법을 이용하여 표면을 연마하여, 제1 층(110)을 형성한다. 이어서, 도 3a에 도시한 바와 같이, 제1 층(110)상에, 예를 들면, PVD(Physical Vapor Deposition)법 또는 CVD(Chemical Vapor Deposition)법을 이용하여, 절연막(121)을, 예를 들면, 5㎚∼250㎚의 두께로 성막한다.
다음으로, 도 3b에 도시한 바와 같이, 포토 리소그래피 기술을 이용하여, 배선(121X2)∼배선(112X5)에 대응하는 위치에 개구를 갖는 레지스트막(131)을 절연막(121)상에 패터닝한다. 이어서, 도 3c에 도시한 바와 같이, 레지스트막(131)으로부터 노출된 절연막(121), 배선(112X2)∼배선(112X5)의 일부 및 절연막(111)을 예를 들어 드라이 에칭하여 개구(H2)를 형성한다.
다음으로, 레지스트막(131)을 제거한 후, 도 3d에 도시한 바와 같이, 예를 들면, ALD법을 이용하여, 절연막(121)상 및 개구(H2)의 측면 및 저면을 피복하는 절연막(122)을, 예를 들면, 0.5㎚∼15㎚의 두께로 성막한다. 이어서, 도 3e에 도시한 바와 같이, 예를 들어 CVD법을 이용하여, 예를 들어 SiOC 또는 질화 실리콘으로 이루어지는, 예를 들어 막두께 100㎚∼500㎚의 절연막(123)을 성막한다. 이에 의해, 개구(H2)는 폐색되고, 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 사이 및 배선(112X4)과 배선(112V5) 사이에 공극(G)이 형성된다.
다음으로, 도 3f에 도시한 바와 같이, 절연막(123)상에, 예를 들어 CVD법을 이용하여, 예를 들어 SiOx로 이루어지는, 막두께 200㎚∼300㎚의 절연막(124)을 성막한다. 이어서, 도 3g에 도시한 바와 같이, 예를 들어 CMP법을 이용하여 절연막(124)을 연마하여, 표면을 평탄화한다.
다음으로, 예를 들면, CVD법을 이용하여, 절연막(124)상에 절연막(125)을, 예를 들면, 50㎚∼500㎚의 두께로 성막한 후, 예를 들어 CVD법에 의해, 절연막(125)상에 절연막(126)을, 예를 들면, 100㎚∼2㎛의 두께로 성막한다. 이어서, 개구(H2)와 같은 방법을 이용하여, 절연막(126) 및 절연막(125)의 일부를 예를 들어 드라이 에칭하여 개구(H3)를 형성한 후, 또한, 개구(H3) 내에, 절연막(121)∼절연막(125)을 관통하여 배선(112X1)까지 도달하는 개구(H4)를 형성한다. 그 후, 예를 들면, 스퍼터를 이용하여 개구(H3) 및 개구(H4)의 측면 및 저면에 베리어 메탈(127A)을 성막한 후, 예를 들면, 도금을 이용하여 개구(H3) 및 개구(H4) 내에, 금속막(127B)을 성막한다. 마지막으로, 절연막(126)상에 형성된 베리어 메탈(127A) 및 금속막(127B)을 연마하여 제거하고, 절연막(126) 및 도전막(127)이 동일 평면을 구성하는 평탄면을 형성한다. 이상에 의해, 도 1에 도시한 배선 구조(100)가 완성된다.
(1-3. 촬상 소자의 구성)
도 4는 본 개시의 한 실시의 형태에 관한 촬상 소자(촬상 소자(1))의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 5는 도 4에 도시한 촬상 소자(1)의 개략 구성의 한 예를 도시한 것이다. 촬상 소자(1)는 반도체 기판(11)에 광전 변환을 행하는 센서 화소(12)를 갖는 제1 기판(10)과, 반도체 기판(21)에 센서 화소(12)로부터 출력된 전하에 의거하는 화상 신호를 출력하는 판독 회로(22)를 갖는 제2 기판(20)과, 반도체 기판(31)에 화소 신호를 처리하는 로직 회로(32)를 갖는 제3 기판(30)이 적층된 3차원 구조를 갖는 촬상 소자이다. 상기 배선 구조(100)는, 예를 들면, 도 6에 도시한 바와 같이, 제3 기판(30)과 접합되는 제2 기판(20)의 접합면 부근의 배선 구조에 적용된다.
제1 기판(10)은, 상기와 같이, 반도체 기판(11)에 광전 변환을 행하는 복수의 센서 화소(12)를 가지고 있다. 반도체 기판(11)은 본 개시의 「제1 반도체 기판」의 한 구체례에 상당한다. 복수의 센서 화소(12)는 제1 기판(10)에서의 화소 영역(13) 내에 행렬형상으로 마련되어 있다. 제2 기판(20)은 반도체 기판(21)에 센서 화소(12)로부터 출력된 전하에 의거하는 화소 신호를 출력하는 판독 회로(22)를 4개의 센서 화소(12)마다 1개씩 가지고 있다. 반도체 기판(21)은 본 개시의 「제2 반도체 기판」의 한 구체례에 상당한다. 제2 기판(20)은 행방향으로 연재되는 복수의 화소 구동선(23)과, 열방향으로 연재되는 복수의 수직 신호선(24)을 가지고 있다. 제3 기판(30)은 반도체 기판(31)에 화소 신호를 처리하는 로직 회로(32)를 가지고 있다. 반도체 기판(31)은 본 개시의 「제3 반도체 기판」의 한 구체례에 상당한다. 로직 회로(32)는, 예를 들면, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 수평 구동 회로(35) 및 시스템 제어 회로(36)를 가지고 있다. 로직 회로(32)(구체적으로는 수평 구동 회로(35))는 센서 화소(12)마다의 출력 전압(Vout)을 외부에 출력한다. 로직 회로(32)에서는, 예를 들면, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역이 형성되어 있어도 좋다.
수직 구동 회로(33)는, 예를 들면, 복수의 센서 화소(12)를 행 단위로 순차적으로 선택한다. 칼럼 신호 처리 회로(34)는, 예를 들면, 수직 구동 회로(33)에 의해 선택된 행의 각 센서 화소(12)로부터 출력되는 화소 신호에 대해, 상관 이중 샘플링(Correlated Double Sampling: CDS) 처리를 시행한다. 칼럼 신호 처리 회로(34)는, 예를 들면, CDS 처리를 시행함에 의해, 화소 신호의 신호 레벨을 추출하고, 각 센서 화소(12)의 수광량에 응한 화소 데이터를 유지한다. 수평 구동 회로(35)는, 예를 들면, 칼럼 신호 처리 회로(34)에 유지되어 있는 화소 데이터를 순차적으로, 외부에 출력한다. 시스템 제어 회로(36)는, 예를 들면, 로직 회로(32) 내의 각 블록(수직 구동 회로(33), 칼럼 신호 처리 회로(34) 및 수평 구동 회로(35))의 구동을 제어한다.
도 7은 센서 화소(12) 및 판독 회로(22)의 한 예를 도시한 것이다. 이하에서는, 도 7에 도시한 바와 같이, 4개의 센서 화소(12)가 1개의 판독 회로(22)를 공유하고 있는 경우에 관해 설명한다. 여기서, 「공유」란, 4개의 센서 화소(12)의 출력이 공통의 판독 회로(22)에 입력되는 것을 가리키고 있다.
각 센서 화소(12)는 서로 공통의 구성 요소를 가지고 있다. 도 7에는, 각 센서 화소(12)의 구성 요소를 서로 구별하기 위해, 각 센서 화소(12)의 구성 요소의 부호의 말미에 식별 번호(1, 2, 3, 4)가 부여되어 있다. 이하에서는, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 있는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미에 식별 번호를 부여하지만, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 없는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미의 식별 번호를 생략하는 것으로 한다.
각 센서 화소(12)는, 예를 들면, 포토 다이오드(PD)와, 포토 다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)를 통하여 포토 다이오드(PD)로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전(FD)을 가지고 있다. 포토 다이오드(PD)는 광전 변환을 행하여 수광량에 응한 전하를 발생한다. 포토 다이오드(PD)의 캐소드가 전송 트랜지스터(TR)의 소스에 전기적으로 접속되어 있고, 포토 다이오드(PD)의 애노드가 기준 전위선(예를 들어 그라운드)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)의 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 전송 트랜지스터(TR)의 게이트는 화소 구동선(23)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)는, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다.
1개의 판독 회로(22)를 공유하는 각 센서 화소(12)의 플로팅 디퓨전(FD)은 서로 전기적으로 접속됨과 함께, 공통의 판독 회로(22)의 입력단에 전기적으로 접속되어 있다. 판독 회로(22)는, 예를 들면, 리셋 트랜지스터(RST)와, 선택 트랜지스터(SEL)와, 증폭 트랜지스터(AMP)를 가지고 있다. 또한, 선택 트랜지스터(SEL)는 필요에 응하여 생략해도 좋다. 리셋 트랜지스터(RST)의 소스(판독 회로(22)의 입력단)가 플로팅 디퓨전(FD)에 전기적으로 접속되어 있고, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있다. 리셋 트랜지스터(RST)의 게이트는 화소 구동선(23)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스가 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스(판독 회로(22)의 출력단)가 수직 신호선(24)에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 화소 구동선(23)에 전기적으로 접속되어 있다.
전송 트랜지스터(TR)는, 전송 트랜지스터(TR)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 예를 들면, 도 4에 도시한 바와 같이, 반도체 기판(11)의 표면으로부터 p웰층(42)을 관통하여 PD(41)에 도달하는 깊이까지 연재되어 있다. 리셋 트랜지스터(RST)는 플로팅 디퓨전(FD)의 전위를 소정의 전위로 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는 판독 회로(22)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는 소스 팔로워형의 앰프를 구성하고 있고, 포토 다이오드(PD)에서 발생한 전하의 레벨에 응한 전압의 화소 신호를 출력하는 것이다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 증폭하여, 그 전위에 응한 전압을 수직 신호선(24)을 통하여 칼럼 신호 처리 회로(34)에 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 예를 들면, CMOS 트랜지스터이다.
또한, 도 8에 도시한 바와 같이, 선택 트랜지스터(SEL)가 전원선(VDD)과 증폭 트랜지스터(AMP) 사이에 마련되어 있어도 좋다. 이 경우, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스가 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 화소 구동선(23)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스(판독 회로(22)의 출력단)가 수직 신호선(24)에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 또한, 도 9 및 도 10에 도시한 바와 같이, FD 전송 트랜지스터(FDG)가 리셋 트랜지스터(RST)의 소스와 증폭 트랜지스터(AMP)의 게이트 사이에 마련되어 있어도 좋다.
FD 전송 트랜지스터(FDG)는 변환 효율을 전환할 때에 이용된다. 일반적으로, 어두운 장소에서의 촬영 시에는 화소 신호가 작다. Q=CV에 의거하여, 전하 전압 변환을 행할 때에, 플로팅 디퓨전(FD)의 용량(FD 용량(C))이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 작아져 버린다. 한편, 밝은 장소에서는, 화소 신호가 커지기 때문에, FD 용량(C)이 크지 않으면, 플로팅 디퓨전(FD)에서, 포토 다이오드(PD)의 전하를 완전히 받지 못한다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 너무 커지지 않도록(환언하면, 작아지도록), FD 용량(C)이 커져 있을 필요가 있다. 이들에 입각하면, FD 전송 트랜지스터(FDG)를 온으로 했을 때에는, FD 전송 트랜지스터(FDG) 분의 게이트 용량이 늘어나기 때문에, 전체의 FD 용량(C)이 커진다. 한편, FD 전송 트랜지스터(FDG)를 오프로 했을 때에는, 전체의 FD 용량(C)이 작아진다. 이와 같이, FD 전송 트랜지스터(FDG)를 온 오프 전환함으로써, FD 용량(C)을 가변으로 하여, 변환 효율을 전환할 수 있다.
도 11은 복수의 판독 회로(22)와, 복수의 수직 신호선(24)의 접속 양태의 한 예를 도시한 것이다. 복수의 판독 회로(22)가 수직 신호선(24)의 연재 방향(예를 들어 열방향)으로 나란히 배치되어 있는 경우, 복수의 수직 신호선(24)은 판독 회로(22)마다 1개씩 할당되어 있어도 좋다. 예를 들면, 도 11에 도시한 바와 같이, 4개의 판독 회로(22)가 수직 신호선(24)의 연재 방향(예를 들어 열방향)으로 나란히 배치되어 있는 경우, 4개의 수직 신호선(24)이 판독 회로(22)마다 1개씩 할당되어 있어도 좋다. 또한, 도 11에서는, 각 수직 신호선(24)을 구별하기 위해, 각 수직 신호선(24)의 부호의 말미에 식별 번호(1, 2, 3, 4)가 부여되어 있다.
다음으로, 촬상 소자(1)의 수직 방향의 단면 구성에 관해 도 4를 이용하여 설명한다. 촬상 소자(1)는, 상기와 같이, 제1 기판(10), 제2 기판(20) 및 제3 기판(30)이 이 순서로 적층된 구성을 가지고, 또한, 제1 기판(10)의 이면(광입사면)측에, 컬러 필터(40) 및 수광 렌즈(50)를 구비하고 있다. 컬러 필터(40) 및 수광 렌즈(50)는 각각, 예를 들면, 센서 화소(12)마다 1개씩 마련되어 있다. 즉, 촬상 소자(1)는 이면 조사형의 촬상 소자이다.
제1 기판(10)은 반도체 기판(11)의 표면(면(11S1))상에 절연층(46)을 적층하여 구성되어 있다. 제1 기판(10)은 층간 절연막(51)의 일부로서 절연층(46)을 가지고 있다. 절연층(46)은 반도체 기판(11)과, 후술하는 반도체 기판(21) 사이에 마련되어 있다. 반도체 기판(11)은 실리콘 기판으로 구성되어 있다. 반도체 기판(11)은, 예를 들면, 표면의 일부 및 그 근방에, p웰층(42)을 가지고 있고, 그 이외의 영역(p웰층(42)보다도 깊은 영역)에, p웰층(42)과는 다른 도전형의 PD(41)를 가지고 있다. p웰층(42)은 p형의 반도체 영역으로 구성되어 있다. PD(41)는 p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로 구성되어 있다. 반도체 기판(11)은, p웰층(42) 내에, p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로서, 플로팅 디퓨전(FD)을 가지고 있다.
제1 기판(10)은 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 센서 화소(12)마다 가지고 있다. 제1 기판(10)은, 반도체 기판(11)의 면(11S1)측(광입사면측과는 반대측, 제2 기판(20)측)의 일부에, 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)이 마련된 구성으로 되어 있다. 제1 기판(10)은 각 센서 화소(12)를 분리하는 소자 분리부(43)를 가지고 있다. 소자 분리부(43)는 반도체 기판(11)의 법선 방향(반도체 기판(11)의 표면에 대해 수직 방향)으로 연재되어 형성되어 있다. 소자 분리부(43)는 서로 인접하는 2개의 센서 화소(12) 사이에 마련되어 있다. 소자 분리부(43)는 서로 인접하는 센서 화소(12)끼리를 전기적으로 분리한다. 소자 분리부(43)는, 예를 들면, 산화 실리콘에 의해 구성되어 있다. 소자 분리부(43)는, 예를 들면, 반도체 기판(11)을 관통하고 있다. 제1 기판(10)은, 예를 들면, 또한, 소자 분리부(43)의 측면으로서, 또한, 포토 다이오드(PD)측의 면에 접하는 p웰층(44)을 가지고 있다. p웰층(44)은 포토 다이오드(PD)와는 다른 도전형(구체적으로는 p형)의 반도체 영역으로 구성되어 있다. 제1 기판(10)은, 예를 들면, 또한, 반도체 기판(11)의 이면(면(11S2), 다른 면)에 접하는 고정 전하막(45)을 가지고 있다. 고정 전하막(45)은, 반도체 기판(11)의 수광면측의 계면 준위에 기인하는 암전류의 발생을 억제하기 위해, 부(負)로 대전하고 있다. 고정 전하막(45)은, 예를 들면, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 그와 같은 절연막의 재료로서는, 예를 들면, 산화 하프늄, 산화 지르콘, 산화 알루미늄, 산화 티탄 또는 산화 탄탈을 들 수 있다. 고정 전하막(45)이 유기하는 전계에 의해, 반도체 기판(11)의 수광면측의 계면에 홀 축적층이 형성된다. 이 홀 축적층에 의해, 계면으로부터의 전자의 발생이 억제된다. 컬러 필터(40)는 반도체 기판(11)의 이면측에 마련되어 있다. 컬러 필터(40)는, 예를 들면, 고정 전하막(45)에 접하여 마련되어 있고, 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다. 수광 렌즈(50)는, 예를 들면, 컬러 필터(40)에 접하여 마련되어 있고, 컬러 필터(40) 및 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다.
제2 기판(20)은 반도체 기판(21)상에 절연층(52)을 적층하여 구성되어 있다. 절연층(52)은, 제2 기판(20)은 층간 절연막(51)의 일부로서 절연층(52)을 가지고 있다. 절연층(52)은 반도체 기판(21)과, 반도체 기판(31) 사이에 마련되어 있다. 반도체 기판(21)은 실리콘 기판으로 구성되어 있다. 제2 기판(20)은 4개의 센서 화소(12)마다 1개의 판독 회로(22)를 가지고 있다. 제2 기판(20)은 반도체 기판(21)의 표면(제3 기판(30)과 대향하는 면(21S1), 하나의 면)측의 일부에 판독 회로(22)가 마련된 구성으로 되어 있다. 제2 기판(20)은 반도체 기판(11)의 표면(면(11S1))에 대해 반도체 기판(21)의 이면(면(21S2))을 향하여 제1 기판(10)에 첩합되어 있다. 즉, 제2 기판(20)은 제1 기판(10)에 페이스 투 백으로 첩합되어 있다. 제2 기판(20)은, 또한, 반도체 기판(21)과 동일한 층 내에, 반도체 기판(21)을 관통하는 절연층(53)을 가지고 있다. 제2 기판(20)은 층간 절연막(51)의 일부로서 절연층(53)을 가지고 있다. 절연층(53)은 후술하는 관통 배선(54)의 측면을 덮도록 마련되어 있다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는 층간 절연막(51)과, 층간 절연막(51) 내에 마련된 관통 배선(54)을 가지고 있다. 상기 적층체는 센서 화소(12)마다 1개의 관통 배선(54)을 가지고 있다. 관통 배선(54)은 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중 절연층(53)을 포함하는 개소를 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은 관통 배선(54)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(54)은 플로팅 디퓨전(FD) 및 후술하는 접속 배선(55)에 전기적으로 접속되어 있다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 또한, 층간 절연막(51) 내에 마련된 관통 배선(47, 48)(후술하는 도 12 참조)을 가지고 있다. 상기 적층체는 센서 화소(12)마다 1개의 관통 배선(47)과, 1개의 관통 배선(48)을 가지고 있다. 관통 배선(47, 48)은 각각 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중 절연층(53)을 포함하는 개소를 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은 관통 배선(47, 48)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(47)은 반도체 기판(11)의 p웰층(42)과, 제2 기판(20) 내의 배선에 전기적으로 접속되어 있다. 관통 배선(48)은 전송 게이트(TG) 및 화소 구동선(23)에 전기적으로 접속되어 있다.
제2 기판(20)은, 예를 들면, 절연층(52) 내에 판독 회로(22)나 반도체 기판(21)과 전기적으로 접속된 복수의 접속부(59)를 가지고 있다. 제2 기판(20)은, 또한, 예를 들면, 절연층(52)상에 배선층(56)을 가지고 있다. 배선층(56)은, 예를 들면, 절연층(57)과, 절연층(57) 내에 마련된 복수의 화소 구동선(23) 및 복수의 수직 신호선(24)을 가지고 있다. 배선층(56)은, 또한, 예를 들면, 절연층(57) 내에 복수의 접속 배선(55)을 4개의 센서 화소(12)마다 1개씩 가지고 있다. 접속 배선(55)은 판독 회로(22)를 공유하는 4개의 센서 화소(12)에 포함되는 플로팅 디퓨전(FD)에 전기적으로 접속된 각 관통 배선(54)을 서로 전기적으로 접속하고 있다. 여기서, 관통 배선(54, 48)의 총수는 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함되는 센서 화소(12)의 총수의 2배가 되어 있다. 또한, 관통 배선(54, 48, 47)의 총수는 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함되는 센서 화소(12)의 총수의 3배가 되어 있다.
배선층(56)은, 또한, 예를 들면, 절연층(57) 내에 복수의 패드 전극(58)을 가지고 있다. 각 패드 전극(58)은, 예를 들면, Cu(구리), 텅스텐(W), Al(알루미늄) 등의 금속으로 형성되어 있다. 각 패드 전극(58)은 배선층(56)의 표면에 노출되어 있다. 각 패드 전극(58)은 제2 기판(20)과 제3 기판(30)의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)의 첩합에 이용된다. 복수의 패드 전극(58)은, 예를 들면, 화소 구동선(23) 및 수직 신호선(24)마다 1개씩 마련되어 있다. 여기서, 패드 전극(58)의 총수(또는, 패드 전극(58)과 패드 전극(64)(후술)과의 접합의 총수는, 예를 들면, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 적다.
도 6은 상기 배선 구조(100)를 촬상 소자(1)에 적용했을 때의 단면 구성을 모식적으로 도시한 것이다. 본 실시의 형태에서는, 예를 들면, 복수의 수직 신호선(24)이 상기 배선 구조(100)에서의 배선(112X3) 및 배선(112X4)에 상당하고, 전원선(VSS)이 상기 배선 구조(100)에서의 배선(112X2) 및 배선(112X5)에 상당한다. 도 4에서는 도시하고 있지 않지만, 절연층(57)은 도 6에 도시한 바와 같이 복수의 절연막(151)∼절연막(157)을 포함하여 구성되어 있고, 그 중의 절연막(154)이 서로 나란히 연장되는 전원선(VSS)과 수직 신호선(24) 사이 및 복수의 수직 신호선(24)의 배선 사이에 공극(G)을 형성하고 있다. 배선층(56)의 표면에 노출되어 있는 각 패드 전극(58)은 상기 배선 구조(100)에서의 도전막(127X1) 및 도전막(127X2)에 상당한다.
각 패드 전극(58) 중 일부(패드 전극(58X1))는 그라운드선(배선(112X1))과 전기적으로 접속되어 있다. 그라운드선은, 예를 들면, 도시하고 있지 않지만, 반도체 기판(11)의 p웰이나 그라운드(GND)에 접속되어 있다. 이에 의해, 패드 전극(58X1)은 수직 신호선(24)의 적층 방향에 대한 실드 배선으로서 이용할 수 있고, 수직 신호선(24)에서의 노이즈의 발생을 저감하는 것이 가능해진다.
또한, 실드 배선으로서 기능하는 패드 전극(58X1)은, 후술하는 제3 기판(30)측의 패드 전극(64X1)과 접합되어 있다. 이에 의해, 실드 배선을 패드 전극(58X1) 단독으로 형성한 경우와 비교하여, 실드 배선의 임피던스를 내리는 것이 가능해진다. 또한, 실드 배선으로서 기능하는 패드 전극(58X1)은, 예를 들면, 수직 신호선(24)과 마찬가지로, 화소 영역(13)을 종단하도록 마련되어 있고, 화소 영역(13)의 영역단을 초과한 주연 근방에서 종단하고 있다.
제3 기판(30)은, 예를 들면, 반도체 기판(31)상에 층간 절연막(61)을 적층하여 구성되어 있다. 또한, 제3 기판(30)은, 후술하는 바와 같이, 제2 기판(20)에 표면측의 면끼리로 첩합되어 있기 때문에, 제3 기판(30) 내의 구성에 관해 설명할 때에는, 상하의 설명이 도면에서의 상하 방향과는 반대로 되어 있다. 반도체 기판(31)은 실리콘 기판으로 구성되어 있다. 제3 기판(30)은 반도체 기판(31)의 표면(면(31S1))측의 일부에 로직 회로(32)가 마련된 구성으로 되어 있다. 제3 기판(30)은, 또한, 예를 들면, 층간 절연막(61)상에 배선층(62)을 가지고 있다. 배선층(62)은, 예를 들면, 절연층(63)과, 절연층(63) 내에 마련된 복수의 패드 전극(64)(예를 들면, 패드 전극(64X1) 및 패드 전극(64X2))을 가지고 있다. 복수의 패드 전극(64)은 로직 회로(32)와 전기적으로 접속되어 있다. 각 패드 전극(64)은, 예를 들면, Cu(구리)로 형성되어 있다. 각 패드 전극(64)은, 배선층(62)의 표면에 노출되어 있다. 각 패드 전극(64)은 제2 기판(20)과 제3 기판(30)의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)의 첩합에 이용된다. 또한, 패드 전극(64)은 반드시 복수가 아니어도 좋고, 1개라도 로직 회로(32)와 전기적으로 접속이 가능하다. 제2 기판(20) 및 제3 기판(30)은, 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 즉, 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 관통 배선(54)과, 패드 전극(58, 64)을 통하여, 로직 회로(32)에 전기적으로 접속되어 있다. 제3 기판(30)은 반도체 기판(21)의 표면(면(21S1))측에 반도체 기판(31)의 표면(면(31S1))을 향하여 제2 기판(20)에 첩합되어 있다. 즉, 제3 기판(30)은 제2 기판(20)에 페이스 투 페이스로 첩합되어 있다.
도 12 및 도 13은 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 12 및 도 13의 상측의 도면은 도 1의 단면(Sec1)에서의 단면 구성의 한 예를 도시하는 도면이고, 도 12 및 도 13의 하측의 도면은 도 1의 단면(Sec2)에서의 단면 구성의 한 예를 도시하는 도면이다. 도 12에는, 2×2의 4개의 센서 화소(12)를 2조(組) 제2 방향(H)으로 나열한 구성이 예시되어 있고, 도 13에는, 2×2의 4개의 센서 화소(12)를 4조 제1 방향(V) 및 제2 방향(H)으로 나열한 구성이 예시되어 있다. 또한, 도 12 및 도 13의 상측의 단면도에서는, 도 1의 단면(Sec1)에서의 단면 구성의 한 예를 도시하는 도면에, 반도체 기판(11)의 표면 구성의 한 예를 도시하는 도면이 맞겹쳐짐과 함께, 절연층(46)이 생략되어 있다. 또한, 도 12 및 도 13의 하측의 단면도에서는, 도 1의 단면(Sec2)에서의 단면 구성의 한 예를 도시하는 도면에, 반도체 기판(21)의 표면 구성의 한 예를 도시하는 도면이 맞겹쳐져 있다.
도 12 및 도 13에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)은 제1 기판(10)의 면 내에서 제1 방향(V)(도 12의 상하 방향, 도 13의 좌우 방향)으로 띠형상으로 나란히 배치되어 있다. 또한, 도 12 및 도 13에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제1 방향(V)으로 2열로 나란히 배치되어 있는 경우가 예시되어 있다. 제1 방향(V)은 매트릭스형상으로 배치된 복수의 센서 화소(12)의 2개의 배열 방향(예를 들어 행방향 및 열방향) 중 일방의 배열 방향(예를 들어 열방향)과 평행으로 되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트(TG)는 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트(TG)에 의해 원환 형상이 되는 형상으로 되어 있다.
절연층(53)은 제1 방향(V)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은 제1 방향(V)으로 연재됨과 함께, 절연층(53)을 통하여 제1 방향(V)과 직교하는 제2 방향(H)으로 나란히 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 복수조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 대향하는 영역 내에 있는 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 절연층(53)의 왼쪽 옆의 블록(21A) 내의 증폭 트랜지스터(AMP)와, 절연층(53)의 오른쪽 옆의 블록(21A) 내의 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 14, 도 15, 도 16 및 도 17은 촬상 소자(1)의 수평면 내에서의 배선 레이아웃의 한 예를 도시한 것이다. 도 14∼도 17에는, 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)가 4개의 센서 화소(12)와 대향하는 영역 내에 마련되어 있는 경우가 예시되어 있다. 도 14∼도 17에 기재된 배선은, 예를 들면, 배선층(56)에서 서로 다른 층 내에 마련되어 있다.
서로 인접하는 4개의 관통 배선(54)은, 예를 들면, 도 14에 도시한 바와 같이, 접속 배선(55)과 전기적으로 접속되어 있다. 서로 인접하는 4개의 관통 배선(54)은, 또한, 예를 들면, 도 14에 도시한 바와 같이, 접속 배선(55) 및 접속부(59)를 통하여, 절연층(53)의 왼쪽 옆의 블록(21A)에 포함되는 증폭 트랜지스터(AMP)의 게이트와, 절연층(53)의 오른쪽 옆의 블록(21A)에 포함되는 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속되어 있다.
전원선(VDD)은, 예를 들면, 도 15에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 전원선(VDD)은, 예를 들면, 도 15에 도시한 바와 같이, 접속부(59)를 통하여, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)의 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 전기적으로 접속되어 있다. 2개의 화소 구동선(23)이, 예를 들면, 도 15에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 일방의 화소 구동선(23)(제2 제어선)은, 예를 들면, 도 15에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)의 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속된 배선(RSTG)이다. 타방의 화소 구동선(23)(제3 제어선)은, 예를 들면, 도 15에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)의 선택 트랜지스터(SEL)의 게이트에 전기적으로 접속된 배선(SELG)이다. 각 판독 회로(22)에서, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인이, 예를 들면, 도 15에 도시한 바와 같이, 배선(25)을 통하여, 서로 전기적으로 접속되어 있다.
2개의 전원선(VSS)이, 예를 들면, 도 16에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 각 전원선(VSS)은, 예를 들면, 도 16에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 센서 화소(12)와 대향하는 위치에서, 복수의 관통 배선(47)에 전기적으로 접속되어 있다. 4개의 화소 구동선(23)이, 예를 들면, 도 16에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 4개의 화소 구동선(23)의 각각은, 예를 들면, 도 16에 도시한 바와 같이, 제2 방향(H)으로 나란히 배치된 각 판독 회로(22)에 대응하는 4개의 센서 화소(12) 중의 1개의 센서 화소(12)의 관통 배선(48)에 전기적으로 접속된 배선(TRG)이다. 즉, 4개의 화소 구동선(23)(제1 제어선)은 제2 방향(H)으로 나란히 배치된 각 센서 화소(12)의 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))에 전기적으로 접속되어 있다. 도 16에서는, 각 배선(TRG)을 구별하기 위해, 각 배선(TRG)의 말미에 식별자(1, 2, 3, 4)가 부여되어 있다.
수직 신호선(24)은, 예를 들면, 도 17에 도시한 바와 같이, 제1 방향(V)으로 나란히 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 수직 신호선(24)(출력선)은, 예를 들면, 도 17에 도시한 바와 같이, 제1 방향(V)으로 나란히 배치된 각 판독 회로(22)의 출력단(증폭 트랜지스터(AMP)의 소스)에 전기적으로 접속되어 있다.
(1-4. 촬상 소자의 제조 방법)
다음으로, 촬상 소자(1)의 제조 방법에 관해 설명한다. 도 18a∼도 18g는 촬상 소자(1)의 제조 과정의 한 예를 도시한 것이다.
우선, 반도체 기판(11)에 p웰층(42)이나, 소자 분리부(43), p웰층(44)을 형성한다. 다음으로, 반도체 기판(11)에 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 형성한다(도 18a). 이에 의해, 반도체 기판(11)에 센서 화소(12)가 형성된다. 이때, 센서 화소(12)에 이용하는 전극 재료로서, 살리사이드 프로세스에 의한 CoSi2나 NiSi 등의 내열성이 낮은 재료를 이용하지 않는 것이 바람직하다. 오히려, 센서 화소(12)에 이용하는 전극 재료로서는, 내열성이 높은 재료를 이용하는 것이 바람직하다. 내열성이 높은 재료로서는, 예를 들면, 폴리실리콘을 들 수 있다. 그 후, 반도체 기판(11)상에 절연층(46)을 형성한다(도 18a). 이와 같이 하여, 제1 기판(10)이 형성된다.
다음으로, 제1 기판(10)(절연층(46B))상에 반도체 기판(21)을 첩합시킨다(도 18b). 그 후, 필요에 응하여 반도체 기판(21)을 박육화한다. 이때, 반도체 기판(21)의 두께를 판독 회로(22)의 형성에 필요한 막두께로 한다. 반도체 기판(21)의 두께는 일반적으로는 수백㎚ 정도이다. 그러나, 판독 회로(22)의 컨셉트에 따라서는, FD(Fully Depletion)형도 가능하기 때문에, 그 경우에는, 반도체 기판(21)의 두께로서는, 수㎚∼수㎛의 범위를 취할 수 있다.
이어서, 반도체 기판(21)과 동일한 층 내에 절연층(53)을 형성한다(도 18c). 절연층(53)을, 예를 들면, 플로팅 디퓨전(FD)과 대향하는 개소에 형성한다. 예를 들면, 반도체 기판(21)에 대해, 반도체 기판(21)을 관통하는 슬릿(개구(21H))을 형성하여, 반도체 기판(21)을 복수의 블록(21A)으로 분리한다. 그 후, 슬릿을 매입하도록, 절연층(53)을 형성한다. 그 후, 반도체 기판(21)의 각 블록(21A)에 증폭 트랜지스터(AMP) 등을 포함하는 판독 회로(22)를 형성한다(도 18c). 이때, 센서 화소(12)의 전극 재료로서, 내열성이 높은 금속 재료가 이용되고 있는 경우에는, 판독 회로(22)의 게이트 절연막을 열산화에 의해 형성하는 것이 가능하다.
다음으로, 반도체 기판(21)상에 절연층(52)을 형성한다. 이와 같이 하여, 절연층(46, 52, 53)으로 이루어지는 층간 절연막(51)을 형성한다. 이어서, 층간 절연막(51)에 관통 구멍(51A, 51B)을 형성한다(도 18d). 구체적으로는, 절연층(52) 중, 판독 회로(22)와 대향하는 개소에 절연층(52)을 관통하는 관통 구멍(51B)을 형성한다. 또한, 층간 절연막(51) 중, 플로팅 디퓨전(FD)과 대향하는 개소(즉, 절연층(53)과 대향하는 개소)에 층간 절연막(51)을 관통하는 관통 구멍(51A)을 형성한다.
이어서, 관통 구멍(51A, 51B)에 도전성 재료를 매입함에 의해, 관통 구멍(51A) 내에 관통 배선(54)을 형성함과 함께, 관통 구멍(51B) 내에 접속부(59)를 형성한다(도 18e). 또한, 절연층(52)상에 관통 배선(54)과 접속부(59)를 서로 전기적으로 접속하는 접속 배선(55)을 형성한다(도 18e). 그 후, 배선층(56)을 절연층(52)상에 형성한다(도 18f). 이와 같이 하여, 제2 기판(20)이 형성된다.
다음으로, 제2 기판(20)을, 반도체 기판(31)의 표면측에 반도체 기판(21)의 표면을 향하여, 로직 회로(32)나 배선층(62)이 형성된 제3 기판(30)에 첩합시킨다(도 18g). 이때, 제2 기판(20)의 패드 전극(58)과, 제3 기판(30)의 패드 전극(64)을 서로 접합함에 의해, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속한다. 이와 같이 하여, 촬상 소자(1)가 제조된다.
(1-5. 작용·효과)
본 실시의 형태의 배선 구조(100) 및 이것을 적용한 촬상 소자(1)에서는, 일방향(예를 들어 Y축 방향)으로 연신하는 복수의 배선(예를 들면, 배선(112X1)∼배선(112X6))을 갖는 배선층(112)상에, 예를 들면, 이웃하는 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 사이 및 배선(112X4)과 배선(112X5) 사이에, 각각 공극(G)을 형성하는 절연막(123) 및 표면이 평탄한 절연막(124)을 이 순서로 적층하였다. 또한, 이 절연막(123) 및 절연막(124)을 사이에 두고, 복수의 배선(112X1)∼배선(112X6)의 적어도 일부(예를 들면, 배선 사이에 공극(G)을 갖는 배선(112X2), 배선(112X3) 및 배선(112X4))과 정대하는 위치에 도전막(127)을 마련하도록 하였다. 이에 의해, 배선 구조(100)를 촬상 소자(1)의 제2 기판(20)의, 제3 기판(30)과의 접합면 및 그 근방의 배선 구조에 적용하는 것이 가능해진다. 구체적으로는, 도전막(127)을 제2 기판(20)과 제3 기판(30)의 Cu-Cu 접합용의 패드 전극(58)으로서 이용하는 것이 가능해진다. 이하, 이에 관해 설명한다.
전술한 바와 같이, 근래, 반도체 장치에서는, 반도체 집적 회로 소자의 미세화에 따라, 소자 사이 및 소자 내를 연결하는 배선의 간격이 좁아져 있어, 배선 사이의 용량(기생 용량)이 증가하는 경향에 있다. 이 때문에, 일반적인 반도체 장치에서는, Low-k 재료를 이용하여 적층 방향의 배선 사이를 전기적으로 절연함과 함께, 병렬하는 배선 사이에 공극을 마련함으로써, 배선 사이의 기생 용량의 저하가 도모되어 있다. 이와 같은 반도체 장치에서는, 공극을 형성하는 Low-k 재료로 이루어지는 절연막의, 공극의 상방의 표면에는 요철이 형성된다.
상기와 같은 반도체 장치에서, 배선 사이에 공극을 갖는 배선층의 바로 위에, 3차원 접속 기술의 하나인 하이브리드 본딩을 적용하려고 하면, 공극 상방의 단차에 의해 웨이퍼 온 웨이퍼(WoW)의 접합성이 현저하게 떨어진다. WoW의 접합성을 향상시키는 방법으로서, 절연막의 표면을 평탄화 처리하는 것이 생각되지만, Low-k 재료로 이루어지는 절연막은 WoW 접합이 가능한 레벨까지 표면을 평탄화하는 것이 어렵다.
이에 대해, 본 실시의 형태에서는, 일방향으로 연신하는 복수의 배선(112X1)∼배선(112X6)의 배선 사이에 공극(G)을 형성하는 절연막(123)상에, 표면이 평탄한 절연막(124)을 마련하고, 절연막(123) 및 절연막(124)을 사이에 두고, WoW 접합에 이용하는 것이 가능한 도전막(127)을 형성하도록 하였다. 도전막(127)은 절연막(124)에 적층된 절연막(126)에 매입 형성되어 있고, 도전막(127)과 절연막(126)은 WoW 접합이 가능한 레벨의 동일 평면을 형성할 수 있다. 이에 의해, 예를 들면, 3차원 구조를 갖는 촬상 소자(1)에서, 예를 들면, 화소 영역(13)을 종단하는 복수의 수직 신호선(24)의 배선 사이에 공극(G)을 형성함과 함께, 복수의 수직 신호선(24)의 바로 위에, Cu-Cu 접합에 이용되는 패드 전극(58)을 형성하는 것이 가능해진다.
이상에 의해, 본 실시의 형태의 촬상 소자(1)에서는, 화소 영역(13)을 종단하는 복수의 수직 신호선(24)의 배선 사이의 배선 용량을 저감하는 것이 가능해진다. 또한, 배선 사이에 공극(G)을 갖는, 예를 들면, 수직 신호선(24)의 바로 위에, 다른 배선층을 끼우는 일 없이 Cu-Cu 접합용의 패드 전극(58)을 형성할 수 있기 때문에, 예를 들면, 반도체 기판(21) 등의 법선 방향으로 늘어나는 관통 배선(47, 48)의 길이를 단축하는 것이 가능해진다. 따라서, 관통 배선(47, 48) 사이의 배선 용량을 저감시키는 것이 가능해진다.
또한, 본 실시의 형태에서는, 제3 기판(30)과의 Cu-Cu 접합에 이용되는 패드 전극(58)의 1개(예를 들면, 패드 전극(58X1))를, 반도체 기판(11)의 p웰이나, 그라운드(GND)에 접속되어 있는 그라운드선을 전기적으로 접속했기 때문에, 패드 전극(58X1)에, 수직 신호선(24)의 적층 방향에 대한 실드 배선으로서의 기능을 부가하는 것이 가능해진다. 따라서, 수직 신호선(24)에서의 노이즈의 발생이 저감되고, 예를 들면, 촬상 소자(1)의 화질을 향상시키는 것이 가능해진다.
또한, Cu-Cu 접합용의 패드 전극(58X1)을 실드 배선으로서 이용함에 의해, 패드 전극(58X1)과 접합되는 제3 기판(30)측의 패드 전극(64X1)도 수직 신호선(24)의 적층 방향에 대한 실드 배선으로서 이용할 수 있다. 이에 의해, 실드 배선의 임피던스를 내리는 것이 가능해진다. 따라서, 수직 신호선(24)에서의 노이즈의 발생을 더욱 저감시키는 것이 가능해진다.
이하에, 변형례 1∼14에 관해 설명한다. 또한, 이하의 설명에서 상기 실시의 형태와 동일 구성 부분에 관해서는 동일 부호를 붙여서 그 설명은 적절히 생략한다.
<2. 변형례>
(2-1. 변형례 1)
도 19a∼도 19k는 본 개시의 배선 구조(배선 구조(100A))의 제조 공정의 한 변형례(변형례 1)를 도시한 것이다.
우선, 상기 실시의 형태와 마찬가지로, 배선(112X2)과 배선(112X3) 사이, 배선(112X3)과 배선(112X4) 사이 및 배선(112X4)과 배선(112X5) 사이에 공극(G)을 형성하는 절연막(123)을 형성(도 3e)한 후, 예를 들면, 도 19a의 단면도(A) 및 평면도(B)에 도시한 바와 같이, 절연막(123)상에, 배선(112X1)과 정대하는 위치에, 리소그래피 기술에 의해, 배선(112X1)의 배선폭과 동등 이상의 개구를 갖는 레지스트막(132)을 패터닝한다.
이어서, 도 19b에 도시한 바와 같이, 레지스트막(132)으로부터 노출된 배선(112X1)의 상방 및 그 주변의 절연막(123) 및 절연막(122)의 일부를 예를 들어 드라이 에칭하여 개구(H5)를 형성하고, 예를 들면, 애싱에 의해 레지스트막(132)을 제거한다. 다음으로, 도 19c에 도시한 바와 같이, 개구(H5) 내 및 절연막(123)상에, 예를 들면, CVD법을 이용하여, 예를 들어 SiOx로 이루어지는 막두께 50㎚∼2㎛의 절연막(124)을 성막한 후, 도 19d에 도시한 바와 같이, 예를 들어 CMP법을 이용하여 절연막(124)을 연마하여 표면을 평탄화한다.
이어서, 도 19e에 도시한 바와 같이, 절연막(124)상에 절연막(125) 및 절연막(126)을 상기 실시의 형태와 같은 방법을 이용하여 성막한 후, 절연막(126)상에, 예를 들면, 포토 리소그래피 기술에 의해, 배선(112X1)∼배선(112X4)과 정대하는 위치 및 배선(112X6)의 상방에 개구를 갖는 레지스트막(133)을 패터닝한다.
다음으로, 도 19f에 도시한 바와 같이, 절연막(126) 및 절연막(125)의 일부를 예를 들어 드라이 에칭하여 개구(H6)를 형성한 후, 예를 들면, 애싱에 의해 레지스트막(133)을 제거한다. 이어서, 도 19g에 도시한 바와 같이, 예를 들면, 포토 리소그래피 기술에 의해, 배선(112X1)과 정대하는 위치에 개구를 갖는 레지스트막(134)을 개구(H6) 내의 절연막(125) 및 절연막(126)상에 패터닝한다. 다음으로, 도 19h에 도시한 바와 같이, 배선(112X1)상의 절연막(122)∼절연막(125)을 에칭하여 개구(H7)를 형성한다.
이어서, 도 19i에 도시한 바와 같이, 예를 들면, 애싱에 의해 레지스트막(134)을 제거한 후, 도 19j에 도시한 바와 같이, 개구(H7) 내에 노출된 절연막(121)을 예를 들어 드라이 에칭에 의해 제거하고, 배선(112X1)의 표면을 노출시킨다. 다음으로, 예를 들어 스퍼터를 이용하여 개구(H6) 및 개구(H7)의 측면 및 저면에 베리어 메탈(127A)을 성막한 후, 예를 들면, 도금을 이용하여 개구(H6) 및 개구(H7) 내에 금속막(127B)을 성막한다. 마지막으로, 절연막(126)상에 형성된 베리어 메탈(127A) 및 금속막(127B)을 연마한다. 이상에 의해, 도 19k에 도시한 바와 같은, 배선(112X1)과 도전막(127)을 전기적으로 접속하는 접속부 주위에 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)이 없는 배선 구조(100A)가 완성된다.
일반적으로, 도 1에 도시한 바와 같은, 하층의 배선(배선(112X1))과 상층의 배선(도전막(127))을 전기적으로 접속하기 위한 개구를 형성하는 경우에는, 개구 가공 후의 후처리로서, 남은 레지스트막을 제거하는 애싱 공정이 상온 조건하에서 행해진다.
그런데, 도 4에 도시한 바와 같은 촬상 소자(1)에서는, 제2 기판(20)과 제3 기판(30)의 Cu-Cu 접합에 이용되는 패드 전극(58, 64) 사이즈는 ㎛ 오더이기 때문에, 비용의 관점에서, 리소그래피 공정에서 장파장 광원의 노광기가 선택된다. 장파장 광원의 노광기를 선택하는 경우, 보다 후막인 레지스트막이 필요해진다. 그 경우, 드라이 에칭 후의 레지스트막의 제거 공정에서, 예를 들어 200℃ 이상의 분위기하에서의 애싱이 필요해진다.
도 1에 도시한 배선 구조와 같이, 배선(112X1)과 도전막(127X1)을 전기적으로 접속하는 접속부를 형성하는 개구에, 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)이 노출되어 있으면, 상기와 같은 고온 조건의 애싱을 행한 경우, 예를 들면, 도 20에 도시한 바와 같이, 절연막(123) 부분이 보잉 형상이 된다. 이것은, 고온 애싱에 의해, 절연막(123)을 구성하는 저유전율 재료(Low-k 재료)의 메틸기(Si-CHx)가 끊어지고, 또한, 그 후의 웨트 프로세스에 의해 막 후퇴가 가속됨에 의해 발생하는 현상이다.
이와 같은 상태에서, 개구(H7) 내에 베리어 메탈(127A)을 성막하려고 하면, 보잉 형상부에서 베리어 메탈(127A)의 피복성이 악화되고, 베리어 특성이 떨어진다. 베리어 특성이 떨어진 상태에서, 예를 들어 구리(Cu)로 이루어지는 금속막(127B)을 매입한 경우, 구리가 절연막 중에 확산하기 쉬워지고, 예를 들면, TDDB(Time Dependent Dielectric Breakdown)의 우려가 높아진다. 또한, 왜곡된 보잉 형상부에서는, 금속막(127B)의 매입 불량이 발생하기 쉬워지고, 예를 들면, 배선의 도통 불량 등을 일으킬 우려가 있다.
이에 대해, 본 변형례에서는, 배선(112X1)과 도전막(127)을 전기적으로 접속하는 개구(H7)의 주위의 절연막(123)을 미리 제거하고, 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)보다도 애싱 내성이 높은 예를 들어 SiOx로 이루어지는 절연막(124)을 매입하도록 하였다. 이에 의해, 소망하는 형상을 갖는 개구(H7)를 형성하는 것이 가능해진다. 따라서, 도 19k에 도시한 배선 구조(100A) 및 이것을 적용한 촬상 소자(1)의 제조 수율 및 전기적인 신뢰성을 향상시키는 것이 가능해진다.
(2-2. 변형례 2)
도 21a∼도 21f는 본 개시의 배선 구조(배선 구조(100B))의 제조 공정의 한 변형례(변형례 2)를 도시한 것이다.
우선, 상기 실시의 형태와 마찬가지로, 절연막(124)의 표면을 평탄화한 후, 절연막(125) 및 절연막(126)을 이 순서로 형성한다(도 3g). 이어서, 상기 변형례 1과 마찬가지로, 절연막(126) 및 절연막(125)의 일부를 에칭하여 개구(H6)를 형성한 후, 예를 들면, 포토 리소그래피 기술에 의해, 배선(112X1)과 정대하는 위치에 개구를 갖는 레지스트막(134)을 개구(H6) 내 및 절연막(126)상에 패터닝하고, 도 21a에 도시한 바와 같이, 배선(112X1)상의 절연막(123)∼절연막(126)을 에칭하여 개구(H7)를 형성한다.
다음으로, 도 21b에 도시한 바와 같이, 예를 들면, 상온 애싱에 의해 레지스트막(134)을 제거한다. 이때, 레지스트막(134)을 후막으로 형성한 경우, 도 21b에 도시한 바와 같이, 예를 들면, 형성 면적이 큰 레지스트막(134)이 부분적으로 잔존하는 경우가 있다. 이어서, 도 21c에 도시한 바와 같이, 예를 들어 ALD법을 이용하여, 예를 들면, 잔존하는 레지스트막(134)상 및 절연막(126)의 상면 및 개구(H6) 및 개구(H7)의 측면 및 저면에, 예를 들면, SiOx로 이루어지는 보호막(128)을 형성한다. 또한, 보호막(128)은 애싱 내성을 갖는 절연 재료로 이루어지는 것이면 된다. 보호막(128)의 재료로서는, SiOx 외에, 예를 들어 SiN이나 SiCN 등을 이용할 수 있다.
다음으로, 도 21d에 도시한 바와 같이, 예를 들면, 전면 에치 백에 의해, 상면에 형성된 보호막(128)을 제거한다. 이어서, 도 21e에 도시한 바와 같이, 외주단 및 그 근방에 잔존하는 레지스트막(134)을 고온 애싱에 의해 제거함과 함께, 개구(H7) 내에 노출된 절연막(121) 및 절연막(122)을 제거한다. 이때, 개구(H7) 내의 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)은 보호막(128)으로 피복되어 있기 때문에, 상술한 바와 같은 절연막(123)의 후퇴는 일어나지 않는다.
다음으로, 예를 들어 스퍼터를 이용하여 개구(H6) 및 개구(H7)의 측면 및 저면에 베리어 메탈(127A)을 성막한 후, 예를 들면, 도금을 이용하여 개구(H6) 및 개구(H7) 내에 금속막(127B)을 성막한다. 마지막으로, 절연막(126)상에 형성된 베리어 메탈(127A) 및 금속막(127B)을 연마한다. 마지막으로, 절연막(126)상에 형성된 베리어 메탈(127A) 및 금속막(127B)을 연마한다. 이상에 의해, 도 21f에 도시한 바와 같은, 배선(112X1)과 도전막(127)을 전기적으로 접속하는 접속부 주위에 보호막(128)을 갖는 배선 구조(100B)가 완성된다. 따라서, 상기 변형례 1과 마찬가지로, 배선 구조(100B) 및 이것을 적용한 촬상 소자(1)의 제조 수율 및 전기적인 신뢰성을 향상시키는 것이 가능해진다.
(2-3. 변형례 3)
도 22a∼도 22h는 본 개시의 배선 구조(배선 구조(100C))의 제조 공정의 한 변형례(변형례 3)를 도시한 것이다.
우선, 상기 실시의 형태와 마찬가지로 절연막(124)까지 형성한 후, 절연막(124)의 표면을 평탄화한다(도 3g). 이어서, 도 22a에 도시한 바와 같이, 상기 변형례 1과 마찬가지로, 포토 리소그래피 기술에 의해, 절연막(124)상의 배선(112X1)과 정대하는 위치에 개구를 갖는 레지스트막(135)을 형성한다.
다음으로, 도 22b에 도시한 바와 같이, 배선(112X1)상의 절연막(121)∼절연막(124)을 에칭하여 개구(H8)를 형성한 후, 애싱에 의해, 레지스트막(135)을 제거한다. 이때, 애싱은 상온에서 행하기 때문에, 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)의 후퇴는 일어나지 않는다. 이어서, 도 22c에 도시한 바와 같이, 예를 들어 스퍼터를 이용하여, 개구(H8)의 측면 및 저면 및 절연막(124)상에 베리어 메탈(129A)을 성막한 후, 예를 들어 CVD나 스퍼터를 이용하여 개구(H68) 내 및 베리어 메탈(129A)상에, 예를 들면, 텅스텐(W)으로 이루어지는 금속막(129B)을 성막한다.
다음으로, 도 22d에 도시한 바와 같이, 예를 들어 CMP에 의해, 절연막(124)상의 베리어 메탈(129A) 및 금속막(129B)을 연마하여 제거한다. 이에 의해, 배선(112X1)과 도전막(127)을 전기적으로 접속하는 접속부(비아(129))가 형성된다. 이어서, 도 22e에 도시한 바와 같이, 예를 들면, CVD법에 의해, 절연막(124) 및 비아(129)상에 예를 들어 절연막(125) 및 절연막(126)을 성막한 후, 도 22f에 도시한 바와 같이, 절연막(126)상에, 예를 들면, 포토 리소그래피 기술에 의해, 배선(112X1)∼배선(112X4)과 정대하는 위치 및 배선(112X6)상에 개구를 갖는 레지스트막(136)을 패터닝한다.
다음으로, 도 22g에 도시한 바와 같이, 예를 들면, 드라이 에칭에 의해, 절연막(126) 및 절연막(125)을 관통하고, 비아(129)를 노출시키는 개구(9)를 형성한다. 이어서, 도 22h에 도시한 바와 같이, 상기 변형례 2와 같은 방법을 이용하여, 베리어 메탈(127A) 및 금속막(127B)으로 이루어지는 도전막(127)(도전막(127X1, 127X2))을 형성한다. 이상에 의해, 배선(112X1)과 도전막(127)이 텅스텐(W)으로 이루어지는 비아(129)에 의해 전기적으로 접속된 배선 구조(100C)가 완성된다. 따라서, 상기 변형례 1과 마찬가지로, 배선 구조(100C) 및 이것을 적용한 촬상 소자(1)의 제조 수율 및 전기적인 신뢰성을 향상시키는 것이 가능해진다.
또한, 본 변형례에서는, 상기 실시의 형태의 배선 구조(100A)와는 다르게, 배선(112X1)과 도전막(127) 및 접속부(비아(129))를 동시 형성하고 있지 않지만, 접속부(비아(129))를 텅스텐(W)을 이용하여 형성하고 있기 때문에, 구리(Cu) 확산을 막기 위한 절연막의 형성을 생략하는 것이 가능해진다. Cu 확산 방지의 특성을 갖는 절연막은, 예를 들어 비유전율이 5.0 이상으로 비교적 유전율이 높은 막이 되기 때문에, 실효 유전율이 상승할 우려가 있다. 이에 대해, 본 변형례에서는, 실효 유전율을 상승시키는 일 없이, 배선 구조(100C)를 형성하는 것이 가능해진다.
(2-4. 변형례 4)
도 23a∼도 23g는 본 개시의 배선 구조(배선 구조(100D))의 제조 공정의 한 변형례(변형례 4)를 도시한 것이다.
우선, 상기 변형례 3과 마찬가지로, 도 23a에 도시한 바와 같이, 배선(112X1)상의 절연막(121)∼절연막(124)을 에칭하여 개구(H8)를 형성한 후, 상온 애싱에 의해, 레지스트막(135)을 제거한다. 이어서, 도 23b에 도시한 바와 같이, 예를 들어 스퍼터를 이용하여, 개구(H8)의 측면 및 저면 및 절연막(124)상에 베리어 메탈(130A)을 성막한 후, 예를 들어 도금법에 의해, 개구(H8) 내 및 베리어 메탈(130A)상에, 예를 들면, 구리(Cu)로 이루어지는 금속막(130B)을 성막한다.
다음으로, 도 23c에 도시한 바와 같이, 예를 들어 CMP에 의해, 절연막(124)상의 베리어 메탈(130A) 및 금속막(130B)을 연마하여 제거한다. 이에 의해, 배선(112X1)과 도전막(127)을 전기적으로 접속하는 비아(130)가 형성된다. 이어서, 도 23d에 도시한 바와 같이, 예를 들면, CVD법에 의해, 절연막(124) 및 비아(130)상에 절연막(141), 절연막(125) 및 절연막(126)을 이 순서로 성막한다. 절연막(141)은 구리(Cu)의 확산을 막기 위한 것이고, 예를 들면, 비유전율(k)이 5.0 이상이 된다. 절연막(141)은, 예를 들면, 질화 실리콘(SiNx), SiCxNy 등을 이용하여 형성된다.
이어서, 도 23e에 도시한 바와 같이, 절연막(126)상에, 예를 들면, 포토 리소그래피 기술에 의해, 배선(112X1)∼배선(112X4)과 정대하는 위치 및 배선(112X6)상에 개구를 갖는 레지스트막(137)을 패터닝한다. 다음으로, 도 23f에 도시한 바와 같이, 예를 들면, 드라이 에칭에 의해, 절연막(126), 절연막(125) 및 절연막(141)을 관통하고, 비아(130)를 노출시키는 개구(9)를 형성한다.
이어서, 도 23g에 도시한 바와 같이, 상기 변형례 2와 같은 방법을 이용하여, 베리어 메탈(127A) 및 금속막(127B)으로 이루어지는 도전막(127)(도전막(127X1, 127X2))을 형성한다. 이상에 의해, 애싱 시에 저유전율 재료(Low-k 재료)로 이루어지는 절연막(123)을 후퇴시키는 일 없이, 배선(112X1)과 도전막(127)이 전기적으로 접속된 배선 구조(100D)가 완성된다. 따라서, 상기 변형례 1과 마찬가지로, 배선 구조(100D) 및 이것을 적용한 촬상 소자(1)의 제조 수율 및 전기적인 신뢰성을 향상시키는 것이 가능해진다.
(2-5. 변형례 5)
도 24는 상기 실시의 형태의 변형례(변형례 5)에 관한 촬상 소자(촬상 소자(1))의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 본 변형례에서는, 전송 트랜지스터(TR)가 평면형의 전송 게이트(TG)를 가지고 있다. 그 때문에, 전송 게이트(TG)는 p웰층(42)을 관통하고 있지 않고, 반도체 기판(11)의 표면에만 형성되어 있다. 전송 트랜지스터(TR)에 평면형의 전송 게이트(TG)가 이용되는 경우라도, 촬상 소자(1)는 상기 실시의 형태와 같은 효과를 가진다.
(2-6. 변형례 6)
도 25는 상기 실시의 형태의 변형례(변형례 6)에 관한 촬상 소자(촬상 소자(1))의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 본 변형례에서는, 제2 기판(20)과 제3 기판(30)의 전기적인 접속이 제1 기판(10)에서의 주변 영역(14)과 대향하는 영역에서 이루어지고 있다. 주변 영역(14)은 제1 기판(10)의 액자 영역에 상당하고 있고, 화소 영역(13)의 주연에 마련되어 있다. 본 변형례에서는, 제2 기판(20)은 주변 영역(14)과 대향하는 영역에 복수의 패드 전극(58)을 가지고 있고, 제3 기판(30)은 주변 영역(14)과 대향하는 영역에 복수의 패드 전극(64)을 가지고 있다. 제2 기판(20) 및 제3 기판(30)은, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다.
이와 같이, 본 변형례에서는, 제2 기판(20) 및 제3 기판(30)이, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 이에 의해, 화소 영역(13)과 대향하는 영역에서, 패드 전극(58, 64)끼리를 접합하는 경우와 비교하여, 1화소당의 면적의 미세화를 저해할 우려를 저감할 수 있다. 따라서, 상기 실시의 형태의 효과에 더하여, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
(2-7. 변형례 7)
도 26은 상기 실시의 형태의 변형례(변형례 7)에 관한 촬상 소자(촬상 소자(1))의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 27은 상기 실시의 형태의 변형례(변형례 7)에 관한 촬상 소자(촬상 소자(1))의 수직 방향의 단면 구성의 다른 예를 도시하는 것이다. 도 26 및 도 27의 상측의 도면은 도 1의 단면(Sec1)에서의 단면 구성의 한 변형례이고, 도 26의 하측의 도면은 도 1의 단면(Sec2)에서의 단면 구성의 한 변형례이다. 또한, 도 26 및 도 27의 상측의 단면도에서는, 도 1의 단면(Sec1)에서의 단면 구성의 한 변형례를 도시하는 도면에, 도 1의 반도체 기판(11)의 표면 구성의 한 변형례를 도시하는 도면이 맞겹쳐짐과 함께, 절연층(46)이 생략되어 있다. 또한, 도 26 및 도 27의 하측의 단면도에서는, 도 1의 단면(Sec2)에서의 단면 구성의 한 변형례를 도시하는 도면에, 반도체 기판(21)의 표면 구성의 한 변형례를 도시하는 도면이 맞겹쳐져 있다.
도 26 및 도 27에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)(도면 중의 행렬형상으로 배치된 복수의 도트)은 제1 기판(10)의 면 내에서 제1 방향(V)(도 26 및 도 27의 좌우 방향)으로 띠형상으로 나란히 배치되어 있다. 또한, 도 26 및 도 27에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제1 방향(V)으로 2열로 나란히 배치되어 있는 경우가 예시되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트(TG(TG1, TG2, TG3, TG4))는 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트(TG)에 의해 원환 형상이 되는 형상으로 되어 있다.
절연층(53)은, 제1 방향(V)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은, 제1 방향(V)으로 연재됨과 함께, 절연층(53)을 통하여 제1 방향(V)과 직교하는 제2 방향(H)으로 나란히 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 정대하여 배치되어 있지 않고, 제2 방향(H)으로 어긋나서 배치되어 있다.
도 26에서는, 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제2 방향(H)으로 어긋나게 한 영역 내에 있는 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 1개의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 27에서는, 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제2 방향(H)으로 어긋나게 한 영역 내에 있는 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 1개의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다.
본 변형례에서는, 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 정대하여 배치되어 있지 않고, 4개의 센서 화소(12)와 정대하는 위치로부터 제2 방향(H)으로 어긋나서 배치되어 있다. 이와 같이 한 경우에는, 배선(25)을 짧게 할 수 있고, 또는, 배선(25)을 생략하여, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인을 공통의 불순물 영역으로 구성할 수도 있다. 그 결과, 판독 회로(22)의 사이즈를 작게 하거나, 판독 회로(22) 내의 다른 개소의 사이즈를 크게 하거나 할 수 있다.
(2-8. 변형례 8)
도 28은 상기 실시의 형태의 변형례(변형례 8)에 관한 촬상 소자(촬상 소자(1))의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 28에는, 도 14의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 반도체 기판(21)이 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나란히 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 한 조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 이와 같이 한 경우에는, 서로 인접하는 판독 회로(22)끼리의 크로스토크를 절연층(53)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
(2-9. 변형례 9)
도 29는 상기 실시의 형태의 변형례(변형례 9)에 관한 촬상 소자(촬상 소자(1))의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 29에는, 도 28의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 4개의 센서 화소(12)에 의해 공유되는 1개의 판독 회로(22)가, 예를 들면, 4개의 센서 화소(12)와 정대하여 배치되어 있지 않고, 제1 방향(V)으로 어긋나서 배치되어 있다. 본 변형례에서는, 또한, 변형례 8과 마찬가지로, 반도체 기판(21)이 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나란히 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 한 조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 본 변형례에서는, 또한, 복수의 관통 배선(47) 및 복수의 관통 배선(54)이 제2 방향(H)으로도 배열되어 있다. 구체적으로는, 복수의 관통 배선(47)이 어떤 판독 회로(22)를 공유하는 4개의 관통 배선(54)과, 그 판독 회로(22)의 제2 방향(H)으로 인접하는 다른 판독 회로(22)를 공유하는 4개의 관통 배선(54) 사이에 배치되어 있다. 이와 같이 한 경우에는, 서로 인접하는 판독 회로(22)끼리의 크로스토크를, 절연층(53) 및 관통 배선(47)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
(2-10. 변형례 10)
도 30은 상기 실시의 형태의 변형례(변형례 10)에 관한 촬상 소자(촬상 소자(1))의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 30에는, 도 12의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 제1 기판(10)은 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 따라서, 본 변형례에서는, 4개의 센서 화소(12)마다, 1개의 관통 배선(54)이 마련되어 있다.
매트릭스형상으로 배치된 복수의 센서 화소(12)에서, 1개의 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)에 대응하는 단위 영역을 1개의 센서 화소(12) 분만큼 제1 방향(V)으로 어긋나게 함에 의해 얻어지는 영역에 대응하는 4개의 센서 화소(12)를, 편의적으로, 4개의 센서 화소(12A)라고 칭하는 것으로 한다. 이때, 본 변형례에서는, 제1 기판(10)은 관통 배선(47)을 4개의 센서 화소(12A)마다 공유하고 있다. 따라서, 본 변형례에서는, 4개의 센서 화소(12A)마다, 1개의 관통 배선(47)이 마련되어 있다.
본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다. 소자 분리부(43)는, 반도체 기판(11)의 법선 방향에서 보아, 센서 화소(12)를 완전하게는 둘러싸고 있지 않고, 플로팅 디퓨전(FD)(관통 배선(54))의 근방과, 관통 배선(47)의 근방에 간극(미형성 영역)을 가지고 있다. 그리고, 그 간극에 의해, 4개의 센서 화소(12)에 의한 1개의 관통 배선(54)의 공유나, 4개의 센서 화소(12A)에 의한 1개의 관통 배선(47)의 공유를 가능하게 하고 있다. 본 변형례에서는, 제2 기판(20)은 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)마다 판독 회로(22)를 가지고 있다.
도 31은 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 다른 예를 도시한 것이다. 도 31에는, 도 28의 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 제1 기판(10)은 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다.
도 32는 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 다른 예를 도시한 것이다. 도 32에는, 도 29의 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지고, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 가지고 있다.
(2-11. 변형례 11)
도 33은 상기 실시의 형태 및 변형례 5∼6의 변형례(변형례 11)에 관한 촬상 소자(촬상 소자(1))의 회로 구성의 한 예를 도시한 것이다. 본 변형례에 관한 촬상 소자(1)는 열 병렬 ADC 탑재의 CMOS 이미지 센서이다.
도 33에 도시하는 바와 같이, 본 변형례에 관한 촬상 소자(1)는, 광전 변환부를 포함하는 복수의 센서 화소(12)가 행렬형상(매트릭스형상)으로 2차원 배치되어 이루어지는 화소 영역(13)에 더하여, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)를 갖는 구성으로 되어 있다.
이 시스템 구성에서, 시스템 제어 회로(36)는, 마스터 클록(MCK)에 의거하여, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성하고, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등에 대해 준다.
또한, 수직 구동 회로(33)는, 화소 영역(13)의 각 센서 화소(12)와 함께, 제1 기판(10)에 형성되어 있고, 또한, 판독 회로(22)가 형성되어 있는 제2 기판(20)에도 형성된다. 칼럼 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)는 제3 기판(30)에 형성된다.
센서 화소(12)로서는, 여기서는 도시를 생략하지만, 예를 들면, 포토 다이오드(PD) 외에, 포토 다이오드(PD)에서 광전 변환하여 얻어지는 전하를 플로팅 디퓨전(FD)에 전송하는 전송 트랜지스터(TR)를 갖는 구성의 것을 이용할 수 있다. 또한, 판독 회로(22)로서는, 여기서는 도시를 생략하지만, 예를 들면, 플로팅 디퓨전(FD)의 전위를 제어하는 리셋 트랜지스터(RST)와, 플로팅 디퓨전(FD)의 전위에 응한 신호를 출력하는 증폭 트랜지스터(AMP)와, 화소 선택을 행하기 위한 선택 트랜지스터(SEL)를 갖는 3 트랜지스터 구성의 것을 이용할 수 있다.
화소 영역(13)에는, 센서 화소(12)가 2차원 배치됨과 함께, 이 m행 n열의 화소 배치에 대해 행마다 화소 구동선(23)이 배선되고, 열마다 수직 신호선(24)이 배선되어 있다. 복수의 화소 구동선(23)의 각 일단은 수직 구동 회로(33)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(33)는 시프트 레지스터 등에 의해 구성되고, 복수의 화소 구동선(23)을 통하여 화소 영역(13)의 행 어드레스나 행 주사의 제어를 행한다.
칼럼 신호 처리 회로(34)는, 예를 들면, 화소 영역(13)의 화소 열마다, 즉, 수직 신호선(24)마다 마련된 ADC(아날로그-디지털 변환 회로)(34-1∼34-m)를 가지고, 화소 영역(13)의 각 센서 화소(12)로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
참조 전압 공급부(38)는, 시간이 경과함에 따라 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들어 DAC(디지털-아날로그 변환 회로)(38A)를 가지고 있다. 또한, 램프파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC(38A)로 한정되는 것이 아니다.
DAC(38A)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS1)에 의한 제어하에, 당해 시스템 제어 회로(36)로부터 주어지는 클록(CK)에 의거하여 램프파형의 참조 전압(Vref)을 생성하여 칼럼 신호 처리 회로(34)의 ADC(34-1∼34-m)에 대해 공급한다.
또한, ADC(34-1∼34-m)의 각각은, 센서 화소(12)의 모든 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드 시에 비해, 센서 화소(12)의 노광 시간을 1/N으로 설정하여 프레임 레이트를 N배, 예를 들어 2배로 올리는 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다. 이 동작 모드의 전환은 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2, CS3)에 의한 제어에 의해 실행된다. 또한, 시스템 제어 회로(36)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC(34-1∼34-m)는 전부 같은 구성으로 되어 있고, 여기서는, ADC(34-m)를 예로 들어 설명하는 것으로 한다. ADC(34-m)는 비교기(34A), 계수 수단인 예를 들어 업/다운 카운터(도면 중, U/DCNT라고 기재하고 있다)(34B), 전송 스위치(34C) 및 메모리 장치(34D)를 갖는 구성으로 되어 있다.
비교기(34A)는 화소 영역(13)의 n열째의 각 센서 화소(12)로부터 출력되는 신호에 응한 수직 신호선(24)의 신호 전압(Vx)과, 참조 전압 공급부(38)로부터 공급되는 램프파형의 참조 전압(Vref)을 비교하고, 예를 들면, 참조 전압(Vref)이 신호 전압(Vx)보다도 클 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터(34B)는 비동기 카운터이고, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2)에 의한 제어하에, 시스템 제어 회로(36)로부터 클록(CK)이 DAC(18A)와 동시에 주어지고, 당해 클록(CK)에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함에 의해, 비교기(34A)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
구체적으로는, 통상 프레임 레이트 모드에서는, 1개의 센서 화소(12)로부터의 신호의 판독 동작에서, 1회째의 판독 동작 시에 다운 카운트를 행함에 의해 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함에 의해 2회째의 판독 시의 비교 시간을 계측한다.
한편, 고속 프레임 레이트 모드에서는, 어떤 행의 센서 화소(12)에 관한 카운트 결과를 그대로 유지해 두고, 이어서, 다음 행의 센서 화소(12)에 관해, 전회의 카운트 결과로부터 1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.
전송 스위치(34C)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS3)에 의한 제어하에, 통상 프레임 레이트 모드에서는, 어떤 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온(닫힘) 상태가 되어 당해 업/다운 카운터(34B)의 카운트 결과를 메모리 장치(34D)에 전송한다.
한편, 예를 들어 N=2의 고속 프레임 레이트에서는, 어떤 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 오프(열림) 상태인 채이고, 이어서, 다음 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온 상태가 되어 당해 업/다운 카운터(34B)의 수직 2화소 분에 관한 카운트 결과를 메모리 장치(34D)에 전송한다.
이와 같이 하여, 화소 영역(13)의 각 센서 화소(12)로부터 수직 신호선(24)을 경유하여 열마다 공급되는 아날로그 신호가, ADC(34-1∼34-m)에서의 비교기(34A) 및 업/다운 카운터(34B)의 각 동작에 의해, N비트의 디지털 신호로 변환되어 메모리 장치(34D)에 격납된다.
수평 구동 회로(35)는 시프트 레지스터 등에 의해 구성되고, 칼럼 신호 처리 회로(34)에서의 ADC(34-1∼34-m)의 열 어드레스나 열 주사의 제어를 행한다. 이 수평 구동 회로(35)에 의한 제어하에, ADC(34-1∼34-m)의 각각에서 AD 변환된 N비트의 디지털 신호는 순차적으로 수평 출력선(37)에 판독되고, 당해 수평 출력선(37)을 경유하여 촬상 데이터로서 출력된다.
또한, 본 개시에는 직접 관련되지 않기 때문에 특히 도시하지 않지만, 수평 출력선(37)을 경유하여 출력되는 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로 등을, 상기 구성 요소 이외에 마련하는 것도 가능하다.
상기 구성의 본 변형례에 관한 열 병렬 ADC 탑재의 촬상 소자(1)에서는, 업/다운 카운터(34B)의 카운트 결과를 전송 스위치(34C)를 통하여 선택적으로 메모리 장치(34D)에 전송할 수 있기 때문에, 업/다운 카운터(34B)의 카운트 동작과, 당해 업/다운 카운터(34B)의 카운트 결과의 수평 출력선(37)에의 판독 동작을 독립하여 제어하는 것이 가능하다.
(2-12. 변형례 12)
도 34는 도 33의 촬상 소자를 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 적층하여 구성한 예를 도시한 것이다. 본 변형례에서는, 제1 기판(10)에서, 중앙 부분에 복수의 센서 화소(12)를 포함하는 화소 영역(13)이 형성되어 있고, 화소 영역(13)의 주위에 수직 구동 회로(33)가 형성되어 있다. 또한, 제2 기판(20)에서, 중앙 부분에 복수의 판독 회로(22)를 포함하는 판독 회로 영역(15)이 형성되어 있고, 판독 회로 영역(15)의 주위에 수직 구동 회로(33)가 형성되어 있다. 제3 기판(30)에서, 칼럼 신호 처리 회로(34), 수평 구동 회로(35), 시스템 제어 회로(36), 수평 출력선(37) 및 참조 전압 공급부(38)가 형성되어 있다. 이에 의해, 상기 실시의 형태 및 그 변형례와 마찬가지로, 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 해 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다. 또한, 수직 구동 회로(33)는 제1 기판(10)에만 형성되어도, 제2 기판(20)에만 형성되어도 좋다.
(2-13. 변형례 13)
도 35는 상기 실시의 형태 및 그 변형례 5∼12의 변형례(변형례 13)에 관한 촬상 소자(촬상 소자(1))의 단면 구성의 한 예를 도시한 것이다. 상기 실시 및 변형례 5∼12 등에서는, 촬상 소자(1)는 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 적층하여 구성되어 있었다. 그러나, 상기 제5 실시의 형태에서의 촬상 소자(5, 6)와 같이, 2개의 기판(제1 기판(10), 제2 기판(20))을 적층하여 구성되어 있어도 좋다. 이때, 로직 회로(32)는, 예를 들면, 도 35에 도시한 바와 같이, 제1 기판(10)과, 제2 기판(20)으로 나누어서 형성되어 있어도 좋다. 여기서, 로직 회로(32) 중 제1 기판(10)측에 마련된 회로(32A)에서는, 고온 프로세스에 견딜 수 있는 재료(예를 들면, high-k)로 이루어지는 유전율막과 메탈 게이트 전극이 적층된 게이트 구조를 갖는 트랜지스터가 마련되어 있다. 한편, 제2 기판(20)측에 마련된 회로(32B)에서는, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(26)이 형성되어 있다. 실리사이드로 이루어지는 저저항 영역은 반도체 기판의 재료와 금속의 화합물로 형성되어 있다. 이에 의해, 센서 화소(12)를 형성할 때에, 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 로직 회로(32) 중 제2 기판(20)측에 마련된 회로(32B)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 실리사이드로 이루어지는 저저항 영역(26)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 로직 회로(32)에서의 연산 속도를 고속화할 수 있다.
(2-14. 변형례 14)
도 36은 상기 실시의 형태 및 그 변형례 5∼12의 변형례(변형례 14)에 관한 촬상 소자(1)의 단면 구성의 한 변형례를 도시한다. 상기 실시의 형태 및 그 변형례 5∼12에 관한 제3 기판(30)의 로직 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 CoSi2나 NiSi 등의 살리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(37)이 형성되어 있어도 좋다. 이에 의해, 센서 화소(12)를 형성할 때에, 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 로직 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에 실리사이드로 이루어지는 저저항 영역(37)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 로직 회로(32)에서의 연산 속도를 고속화할 수 있다.
또한, 상기 실시의 형태 및 그 변형례 5∼14에서는, 도전형이 반대가 되어 있어도 좋다. 예를 들면, 상기 실시의 형태 및 그 변형례 5∼14의 기재에서, p형을 n형으로 바꾸어 읽음과 함께, n형을 p형으로 바꾸어 읽어도 좋다. 이와 같이 한 경우라도, 상기 실시의 형태 및 그 변형례 5∼14와 같은 효과를 얻을 수 있다.
<3. 적용례>
도 37은 상기 실시의 형태 및 그 변형례 5∼14에 관한 촬상 소자(촬상 소자(1))를 구비한 촬상 시스템(7)의 개략 구성의 한 예를 도시한 것이다.
촬상 시스템(7)은, 예를 들면, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 소자나, 스마트폰이나 태블릿형 단말 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 시스템(7)은, 예를 들면, 광학계(241), 셔터 장치(242), 촬상 소자(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)를 구비하고 있다. 촬상 시스템(7)에서, 셔터 장치(242), 촬상 소자(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)는 버스 라인(249)을 통하여 서로 접속되어 있다.
촬상 소자(1)는 입사광에 응한 화상 데이터를 출력한다. 광학계(241)는 1장 또는 복수장의 렌즈를 갖는 것이고, 피사체로부터의 광(입사광)을 촬상 소자(1)에 유도하고, 촬상 소자(1)의 수광면에 결상시킨다. 셔터 장치(242)는 광학계(241) 및 촬상 소자(1) 사이에 배치되고, 조작부(247)의 제어에 따라, 촬상 소자(1)에의 광조사 기간 및 차광 기간을 제어한다. DSP 회로(243)는 촬상 소자(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(244)는 DSP 회로(243)에 의해 처리된 화상 데이터를 프레임 단위로 일시적으로 유지한다. 표시부(245)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 촬상 소자(1)에서 촬상된 동화 또는 정지화를 표시한다. 기억부(246)는 촬상 소자(1)에서 촬상된 동화 또는 정지화의 화상 데이터를 반도체 메모리나 하드 디스크 등의 기록 매체에 기록한다. 조작부(247)는, 유저에 의한 조작에 따라, 촬상 시스템(7)이 갖는 각종의 기능에 관한 조작 지령을 발한다. 전원부(248)는 촬상 소자(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246) 및 조작부(247)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
다음으로, 촬상 시스템(7)에서의 촬상 순서에 관해 설명한다.
도 38은 촬상 시스템(7)에서의 촬상 동작의 플로우차트의 한 예를 도시한다. 유저는 조작부(247)를 조작함에 의해 촬상 시작을 지시한다(스텝 S101). 그러면, 조작부(247)는 촬상 지령을 촬상 소자(1)에 송신한다(스텝 S102). 촬상 소자(1)(구체적으로는 시스템 제어 회로(36))는, 촬상 지령을 받으면, 소정의 촬상 방식으로의 촬상을 실행한다(스텝 S103).
촬상 소자(1)는 광학계(241) 및 셔터 장치(242)를 통하여 수광면에 결상된 광(화상 데이터)을 DSP 회로(243)에 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 의거하여 생성된 화소 신호의 전 화소분의 데이터이다. DSP 회로(243)는 촬상 소자(1)로부터 입력된 화상 데이터에 의거하여 소정의 신호 처리(예를 들어 노이즈 저감 처리 등)를 행한다(스텝 S104). DSP 회로(243)는 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(244)에 유지시키고, 프레임 메모리(244)는 화상 데이터를 기억부(246)에 기억시킨다(스텝 S105). 이와 같이 하여, 촬상 시스템(7)에서의 촬상이 행해진다.
본 적용례에서는, 촬상 소자(1)가 촬상 시스템(7)에 적용된다. 이에 의해, 촬상 소자(1)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 촬상 시스템(7)을 제공할 수 있다.
도 39는, 비적층형의 고체 촬상 소자(고체 촬상 소자(23210)) 및 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 소자(고체 촬상 소자(23020))의 구성례의 개요를 도시하는 도면이다.
도 39의 A는 비적층형의 고체 촬상 소자의 개략 구성례를 도시하고 있다. 고체 촬상 소자(23010)는, 도 39의 A에 도시하는 바와 같이, 1장의 다이(반도체 기판)(23011)를 가진다. 이 다이(23011)에는, 화소가 어레이형상으로 배치된 화소 영역(23012)과, 화소의 구동 그 외의 각종의 제어를 행하는 제어 회로(23013)와, 신호 처리하기 위한 로직 회로(23014)가 탑재되어 있다.
도 39의 B 및 C는 적층형의 고체 촬상 소자의 개략 구성례를 도시하고 있다. 고체 촬상 소자(23020)는, 도 39의 B 및 C에 도시하는 바와 같이, 센서 다이(23021)와 로직 다이(23024)의 2장의 다이가 적층되고, 전기적으로 접속되어, 1개의 반도체 칩으로서 구성되어 있다. 이 센서 다이(23021) 및 로직 다이(23024)가 본 개시의 「제1 기판」 및 「제2 기판」의 한 구체례에 상당한다.
도 39의 B에서는, 센서 다이(23021)에는, 화소 영역(23012)과 제어 회로(23013)가 탑재되고, 로직 다이(23024)에는, 신호 처리를 행하는 신호 처리 회로를 포함하는 로직 회로(23014)가 탑재되어 있다. 또한, 센서 다이(20321)에는, 예를 들면, 상술한 판독 회로(22) 등이 탑재되어 있어도 좋다.
도 39의 C에서는, 센서 다이(23021)에는, 화소 영역(23012)이 탑재되고, 로직 다이(23024)에는, 제어 회로(23013) 및 로직 회로(23014)가 탑재되어 있다.
도 40은 적층형의 고체 촬상 소자(23020)의 제1 구성례를 도시하는 단면도이다.
센서 다이(23021)에는, 화소 영역(23012)이 되는 화소를 구성하는 PD(포토 다이오드)나, FD(플로팅 디퓨전), Tr(MOS FET) 및 제어 회로(23013)가 되는 Tr 등이 형성된다. 또한, 센서 다이(23021)에는, 복수층, 본 예에서는 3층의 배선(23110)을 갖는 배선층(23101)이 형성된다. 또한, 제어 회로(23013)(가 되는 Tr)는 센서 다이(23021)가 아니라 로직 다이(23024)에 구성할 수 있다.
로직 다이(23024)에는, 로직 회로(23014)를 구성하는 Tr이 형성된다. 또한, 로직 다이(23024)에는, 복수층, 본 예에서는 3층의 배선(23170)을 갖는 배선층(23161)이 형성된다. 또한, 로직 다이(23024)에는, 내벽면에 절연막(23172)이 형성된 접속 구멍(23171)이 형성되고, 접속 구멍(23171) 내에는, 배선(23170) 등과 접속되는 접속 도체(23173)가 매입된다.
센서 다이(23021)와 로직 다이(23024)는 서로의 배선층(23101 및 23161)이 마주 보도록 첩합되고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가 적층된 적층형의 고체 촬상 소자(23020)가 구성되어 있다. 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에는, 보호막 등의 막(23191)이 형성되어 있다.
센서 다이(23021)에는, 센서 다이(23021)의 이면측(PD에 광이 입사하는 측)(상측)으로부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 도달하는 접속 구멍(23111)이 형성된다. 또한, 센서 다이(23021)에는, 접속 구멍(23111)에 근접하여, 센서 다이(23021)의 이면측으로부터 1층째의 배선(23110)에 도달하는 접속 구멍(23121)이 형성된다. 접속 구멍(23111)의 내벽면에는, 절연막(23112)이 형성되고, 접속 구멍(23121)의 내벽면에는, 절연막(23122)이 형성된다. 그리고, 접속 구멍(23111 및 23121) 내에는, 접속 도체(23113 및 23123)가 각각 매입된다. 접속 도체(23113)와 접속 도체(23123)는 센서 다이(23021)의 이면측에서 전기적으로 접속되고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가, 배선층(23101), 접속 구멍(23121), 접속 구멍(23111), 및, 배선층(23161)을 통하여, 전기적으로 접속된다.
도 41은 적층형의 고체 촬상 소자(23020)의 제2 구성례를 도시하는 단면도이다.
고체 촬상 소자(23020)의 제2 구성례에서는, 센서 다이(23021)에 형성하는 1개의 접속 구멍(23211)에 의해, 센서 다이(23021)(의 배선층(23101)(의 배선(23110)))와, 로직 다이(23024)(의 배선층(23161)(의 배선(23170)))가 전기적으로 접속된다.
즉, 도 41에서는, 접속 구멍(23211)이 센서 다이(23021)의 이면측으로부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 도달하고, 또한, 센서 다이(23021)의 최상층의 배선(23110)에 도달하도록 형성된다. 접속 구멍(23211)의 내벽면에는, 절연막(23212)이 형성되고, 접속 구멍(23211) 내에는, 접속 도체(23213)가 매입된다. 상술한 도 40에서는, 2개의 접속 구멍(23111 및 23121)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속되지만, 도 41에서는, 1개의 접속 구멍(23211)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속된다.
도 42는 적층형의 고체 촬상 소자(23020)의 제3 구성례를 도시하는 단면도이다.
도 42의 고체 촬상 소자(23020)는 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에 보호막 등의 막(23191)이 형성되지 않은 점에서, 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에 보호막 등의 막(23191)이 형성되어 있는 도 40의 경우와 다르다.
도 42의 고체 촬상 소자(23020)는, 배선(23110 및 23170)이 직접 접촉하도록, 센서 다이(23021)와 로직 다이(23024)를 맞겹치게 하고, 필요한 가중(加重)을 걸으면서 가열하고, 배선(23110 및 23170)을 직접 접합함으로써 구성된다.
도 43은 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 소자의 다른 구성례를 도시하는 단면도이다.
도 43에서는, 고체 촬상 소자(23401)는 센서 다이(23411)와, 로직 다이(23412)와, 메모리 다이(23413)의 3장의 다이가 적층된 3층의 적층 구조가 되어 있다.
메모리 다이(23413)는, 예를 들면, 로직 다이(23412)에서 행해지는 신호 처리에서 일시적으로 필요해지는 데이터의 기억을 행하는 메모리 회로를 가진다.
도 43에서는, 센서 다이(23411) 아래에, 로직 다이(23412) 및 메모리 다이(23413)가 그 순서로 적층되어 있는데, 로직 다이(23412) 및 메모리 다이(23413)는 역순, 즉, 메모리 다이(23413) 및 로직 다이(23412)의 순서로, 센서 다이(23411) 아래에 적층할 수 있다.
또한, 도 43에서는, 센서 다이(23411)에는, 화소의 광전 변환부가 되는 PD나, 화소(Tr)의 소스/드레인 영역이 형성되어 있다.
PD의 주위에는 게이트 절연막을 통하여 게이트 전극이 형성되고, 게이트 전극과 쌍인 소스/드레인 영역에 의해 화소(Tr)(23421), 화소(Tr)(23422)가 형성되어 있다.
PD에 인접하는 화소(Tr)(23421)가 전송 Tr이고, 그 화소(Tr)(23421)를 구성하는 쌍인 소스/드레인 영역의 일방이 FD가 되어 있다.
또한, 센서 다이(23411)에는, 층간 절연막이 형성되고, 층간 절연막에는, 접속 구멍이 형성된다. 접속 구멍에는, 화소(Tr)(23421) 및 화소(Tr)(23422)에 접속하는 접속 도체(23431)가 형성되어 있다.
또한, 센서 다이(23411)에는, 각 접속 도체(23431)에 접속하는 복수층의 배선(23432)을 갖는 배선층(23433)이 형성되어 있다.
또한, 센서 다이(23411)의 배선층(23433)의 최하층에는, 외부 접속용의 전극이 되는 알루미늄 패드(23434)가 형성되어 있다. 즉, 센서 다이(23411)에서는, 배선(23432)보다도 로직 다이(23412)와의 접착면(23440)에 가까운 위치에 알루미늄 패드(23434)가 형성되어 있다. 알루미늄 패드(23434)는 외부와의 신호의 입출력에 관한 배선의 일단으로서 이용된다.
또한, 센서 다이(23411)에는, 로직 다이(23412)와의 전기적 접속에 이용되는 콘택트(23441)가 형성되어 있다. 콘택트(23441)는 로직 다이(23412)의 콘택트(23451)에 접속됨과 함께, 센서 다이(23411)의 알루미늄 패드(23442)에도 접속되어 있다.
그리고, 센서 다이(23411)에는, 센서 다이(23411)의 이면측(상측)으로부터 알루미늄 패드(23442)에 도달하도록 패드 구멍(23443)이 형성되어 있다.
본 개시에 관한 기술은 이상과 같은 고체 촬상 소자에 적용할 수 있다. 예를 들면, 배선(23110)이나 배선층(23161)에는, 예를 들면, 상술한 복수의 화소 구동선(23) 및 복수의 수직 신호선(24)이 마련되어 있어도 좋다. 그 경우, 이 복수의 수직 신호선(24)의 배선 사이에 도 1에 도시한 바와 같은 공극(G)을 형성함으로써, 배선 사이의 용량을 저감할 수 있다. 또한, 배선 사이의 용량의 증가를 억제함으로써, 배선 용량의 편차를 저감할 수 있다.
<4. 응용례>
(응용례 1)
본 개시에 관한 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 44는 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 44에 도시한 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은 키레스 엔트리 시스템, 스마트키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 접수하고, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 좋다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 거리 측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별해도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 44의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 1개를 포함하고 있어도 좋다.
도 45는 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 45에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 가진다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프런트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프런트글라스의 상부에 구비되는 촬상부(12105)는 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득되는 전방의 화상은 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 45에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 맞겹쳐짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 1개는 거리 정보를 취득하는 기능을 가지고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 1개는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는 선행차와 내 차와의 사이에 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량(12100)의 주변의 장애물을 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104)의 적어도 1개는 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행해진다. 마이크로 컴퓨터(12051)가 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어해도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은 이상 설명한 구성 중 촬상부(12031)에 적용될 수 있다. 구체적으로는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)는 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해, 노이즈가 적은 고정밀 촬영 화상을 얻을 수 있기 때문에, 이동체 제어 시스템에서 촬영 화상을 이용한 고정밀한 제어를 행할 수 있다.
(응용례 2)
도 46은 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 46에서는, 수술자(의사)(11131)가 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 상태가 도시되어 있다. 도시하는 바와 같이, 내시경 수술 시스템(11000)은 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 외의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은 선단으로부터 소정의 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속되는 카메라 헤드(11102)로 구성된다. 도시한 예에서는, 경성(硬性)의 경통(11101)을 갖는 이른바 경성경으로서 구성되는 내시경(11100)을 도시하고 있는데, 내시경(11100)은, 연성(軟性)의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이 경통(11101)의 내부에 연설(延設)되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은 직시경(直視鏡)이라도 좋고, 사시경(斜視鏡) 또는 측시경(側視鏡)이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학계에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전 변환되고, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는 RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해, 예를 들어 현상 처리(디모자이크 처리) 등의 당해 화상 신호에 의거하는 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는 CCU(11201)로부터의 제어에 의해, 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거하는 화상을 표시한다.
광원 장치(11203)는 예를 들어 LED(Light Emitting Diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수 있다. 예를 들면, 유저는 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는 조직의 소작(燒灼), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로, 환자(11132)의 체강을 팽창시키기 위해, 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는 수술에 관한 각종의 정보를 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는 예를 들어 LED, 레이저 광원 또는 이들 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에, 광원 장치(11203)에서 촬상 화상의 화이트 밸런스의 조정을 행할 수 있다. 또한, 이 경우에는, RGB 레이저 광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해, RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 당해 촬상 소자에 컬러 필터를 마련하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해, 이른바 흑바램(underexposed blocked up shadow) 및 백바램(overexposed highlight)이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는 특수광 관찰에 대응한 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는, 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰시에서의 조사광(즉, 백색광)에 비해 협대역의 광을 조사함에 의해, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역 광관찰(Narrow Band Imaging)이 행해진다. 또는, 특수광 관찰에서는, 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행해져도 좋다. 형광 관찰에서는, 체조직에 여기광을 조사하고 당해 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(局注)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사하고 형광상을 얻는 것 등을 행할 수 있다. 광원 장치(11203)는 이와 같은 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있다.
도 47은 도 46에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 가진다. CCU(11201)는 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 가진다. 카메라 헤드(11102)와 CCU(11201)는 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은 경통(11101)과의 접속부에 마련되는 광학계이다. 경통(11101)의 선단으로부터 취입된 관찰광은 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는 촬상 소자로 구성된다. 촬상부(11402)를 구성하는 촬상 소자는 1개(이른바 단판식)라도 좋고, 복수(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들어 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그것들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는, 촬상부(11402)는, 3D(Dimensional) 표시에 대응하는 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한 한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행해짐에 의해, 수술자(11131)는 수술부에서의 생체 조직의 깊이를 보다 정확하게 파악하는 것이 가능해진다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는, 각 촬상 소자에 대응하여, 렌즈 유닛(11401)도 복수 계통 마련될 수 있다.
또한, 촬상부(11402)는 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는 경통(11101)의 내부에 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축을 따라 소정의 거리만큼 이동시킨다. 이에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있다.
통신부(11404)는 CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는, CCU(11201)로부터, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상 시의 노출치를 지정하는 취지의 정보 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등 촬상 조건에 관한 정보가 포함된다.
또한, 상기 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는, 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있는 것으로 된다.
카메라 헤드 제어부(11405)는 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는 카메라 헤드(11102)로부터 전송 케이블(11400)을 통하여 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대해, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는 전기 통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는 내시경(11100)에 의한 수술부 등의 촬상 및 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여, 수술부 등이 찍힌 촬상 화상을 표시 장치(11202)에 표시시킨다. 이때, 제어부(11413)는 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식해도 좋다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해, 겸자(鉗子) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용 시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에, 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되고, 수술자(11131)에게 제시됨에 의해, 수술자(11131)의 부담을 경감하는 것이나, 수술자(11131)가 확실하게 수술을 진행시키는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이들 복합 케이블이다.
여기서, 도시하는 예에서는, 전송 케이블(11400)을 이용하여 유선으로 통신이 행해지고 있었는데, 카메라 헤드(11102)와 CCU(11201) 사이의 통신은 무선으로 행해져도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 내시경 수술 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은 이상 설명한 구성 중 내시경(11100)의 카메라 헤드(11102)에 마련된 촬상부(11402)에 알맞게 적용될 수 있다. 촬상부(11402)에 본 개시에 관한 기술을 적용함에 의해, 촬상부(11402)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 내시경(11100)을 제공할 수 있다.
이상, 실시의 형태 및 그 변형례 1∼14, 적용례 및 응용례를 들어 본 개시를 설명했지만, 본 개시는 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러 가지 변형이 가능하다. 예를 들면, 상기 변형례 1∼4에서는, 상기 실시의 형태에 나타낸 배선 사이에 공극(G)을 갖는 배선 구조(100)의 변형례로서 그 제조 방법을 설명했지만, 본 기술은, 유전율 재료(Low-k 재료)로 이루어지는 절연막을 이용한 배선 구조를 갖는 것이라면, 배선 사이에 공극(G)의 유무에 상관없이 적용할 수 있고, 상기 변형례 1∼4와 같은 효과를 얻을 수 있다.
또한, 상기 실시의 형태 등에서는, 복수의 화소 구동선(23)은 행방향으로, 복수의 수직 신호선은 열방향으로 연재되는 예를 나타냈는데, 서로 동일 방향으로 연재되도록 해도 좋다. 또한, 화소 구동선(23)은 수직 방향 등 적절히 그 연재 방향을 바꿀 수 있다.
또한, 상기 실시의 형태 등에서는, 3차원 구조를 갖는 촬상 소자를 예로 본 기술을 설명했지만 이것으로 한하지 않다. 본 기술은 3차원 적층형의 대규모적 집적화(LSI)된 모든 반도체 장치에 적용할 수 있다.
또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이다. 본 개시의 효과는 본 명세서 중에 기재된 효과로 한정되는 것이 아니다. 본 개시가 본 명세서 중에 기재된 효과 이외의 효과를 가지고 있어도 좋다.
또한, 본 개시는 이하와 같은 구성을 취하는 것도 가능하다. 이하의 구성의 본 기술에 의하면, 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층상에, 이웃하는 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막을 마련하고, 또한 표면이 평탄한 제2 절연막을 마련함에 의해, 제1 절연막 및 제2 절연막을 사이에 두고, 복수의 제1 배선의 적어도 일부와 정대하는 위치에, 예를 들면, 접합용의 패드 전극으로서 이용하는 것이 가능한 제1 도전막을 형성할 수 있게 된다. 따라서, 예를 들면, 적층 방향으로 늘어나는 관통 배선의 길이를 단축하는 것이 가능해지고, 배선 용량을 저감할 수 있게 된다.
(1)
일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층과,
상기 제1 배선층에 적층되고, 이웃하는 상기 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막과,
상기 제1 절연막에 적층됨과 함께, 표면이 평탄한 제2 절연막과,
상기 제1 절연막 및 상기 제2 절연막을 사이에 두고, 상기 복수의 제1 배선의 적어도 일부와 정대하는 제1 도전막을 구비한 촬상 소자.
(2)
상기 제1 절연막은, 상기 복수의 제1 배선의 상방에 요철을 갖는 상기 (1)에 기재된 촬상 소자.
(3)
상기 제1 절연막 및 상기 제2 절연막을 관통하여, 상기 복수의 제1 배선의 일부와 상기 제1 도전막을 전기적으로 접속하는 접속부를 또한 갖는 상기 (1) 또는 (2)에 기재된 촬상 소자.
(4)
상기 접속부는 상기 제1 도전막과 일체 형성되어 있는 상기 (3)에 기재된 촬상 소자.
(5)
상기 접속부는 상기 제1 도전막과는 다른 재료를 이용하여 형성되어 있는 상기 (3) 또는 (4)에 기재된 촬상 소자.
(6)
상기 접속부의 주위에는, 상기 제1 절연막과는 다른 절연막이 형성되어 있는 상기 (3) 내지 (5) 중의 어느 하나에 기재된 촬상 소자.
(7)
제3 절연막을 또한 가지고,
상기 제1 도전막은 상기 제3 절연막에 매입 형성되고, 상기 제1 도전막의 표면은 상기 제3 절연막과 동일 평면을 형성하고 있는 상기 (1) 내지 (6) 중의 어느 하나에 기재된 촬상 소자.
(8)
상기 제1 절연막은 비유전율(k)이 3.0 이하의 저유전율 재료를 이용하여 형성되어 있는 상기 (1) 내지 (7) 중의 어느 하나에 기재된 촬상 소자.
(9)
상기 제2 절연막은 상기 제1 절연막보다도 연마 레이트가 높은 재료를 이용하여 형성되어 있는 상기 (1) 내지 (8) 중의 어느 하나에 기재된 촬상 소자.
(10)
상기 제2 절연막은 산화 실리콘(SiOx), SiOC, SiOF 또는 SiON을 이용하여 형성되어 있는 상기 (1) 내지 (8) 중의 어느 하나에 기재된 촬상 소자.
(11)
상기 제2 절연막과 상기 제3 절연막 사이에, 휘어짐을 교정하는 제4 절연막을 또한 갖는 상기 (7) 내지 (10) 중의 어느 하나에 기재된 촬상 소자.
(12)
제1 반도체 기판에 광전 변환을 행하는 센서 화소를 갖는 제1 기판과,
제2 반도체 기판에 상기 센서 화소로부터 출력된 전하에 의거하는 화소 신호를 출력하는 판독 회로를 갖는 제2 기판과,
제3 반도체 기판에 상기 화소 신호를 처리하는 로직 회로 및 상기 화소 신호를 유지하는 메모리 회로의 적어도 일방을 갖는 제3 기판을 또한 구비하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서로 적층되어 있는 상기 (1) 내지 (11) 중의 어느 하나에 기재된 촬상 소자.
(13)
또한,
상기 제2 기판은 상기 제3 기판과 면하는 측에 상기 제1 도전막이 매입 형성된 제3 절연막을 포함하는 다층 배선층을 가지고,
상기 제3 기판은 상기 제2 기판과 면하는 측에 상기 제2 기판과 면하는 면과 동일 평면을 형성하는 제2 도전막을 포함하는 다층 배선층을 가지고,
상기 제2 기판 및 상기 제3 기판은, 상기 제1 도전막과 상기 제2 도전막의 접합에 의해, 서로 전기적으로 접속되어 있는 상기 (12)에 기재된 촬상 소자.
(14)
일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층을 형성하고,
상기 제1 배선층의 소정의 영역에서, 이웃하는 상기 복수의 제1 배선 사이에 제1 개구를 형성하고,
제1 절연막을 성막함에 의해, 상기 이웃하는 상기 복수의 제1 배선 사이에 공극을 형성하고,
상기 제1 절연막을 덮는 제2 절연막을 성막한 후, 상기 제2 절연막의 표면을 평탄화하고,
상기 제1 절연막 및 상기 제2 절연막을 사이에 두고 상기 복수의 제1 배선의 적어도 일부와 정대하는 위치에 제1 도전막을 형성하는 촬상 소자의 제조 방법.
(15)
상기 제2 절연막상에 제3 절연막을 또한 형성하고,
상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 관통하여, 상기 복수의 제1 배선의 어느 하나에 도달하는 제2 개구 및 상기 제3 절연막의 일부를 관통하는 제3 개구를 마련한 후, 상기 제2 개구 및 상기 제3 개구에 상기 제1 도전막을 매설하는 상기 (14)에 기재된 촬상 소자의 제조 방법.
(16)
상기 제2 절연막을 평탄화한 후,
상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 복수의 제1 배선의 어느 하나에 도달하는 접속부를 형성하고, 상기 제1 배선층과 상기 제1 도전막을 전기적으로 접속하는 상기 (14) 또는 (15)에 기재된 촬상 소자의 제조 방법.
(17)
상기 제1 절연막을 성막한 후,
상기 복수의 제1 배선의 어느 하나에 도달하는 제4 개구를 형성하고, 상기 제2 절연막을 성막하는 상기 (14) 내지 (16) 중의 어느 하나에 기재된 촬상 소자의 제조 방법.
(18)
상기 제2 절연막상에 제3 절연막을 또한 형성한 후,
2단계 에칭에 의해 상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 복수의 제1 배선의 어느 하나에 도달하는 제5 개구를 형성하고,
상기 제5 개구의 측면 및 저면을 피복하는 보호막을 형성한 후,
상기 복수의 제1 배선의 적어도 일부와 정대함과 함께, 상기 제5 개구를 매설하는 상기 제1 도전막을 성막하는 상기 (14)에 기재된 촬상 소자의 제조 방법.
본 출원은 일본 특허청에서 2019년 11월 18일에 출원된 일본 특허출원 번호 2019-208192호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도 할 수 있는데, 그것들은 첨부의 청구의 범위나 그 균등물의 범위에 포함되는 것임이 이해된다.

Claims (18)

  1. 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층과,
    상기 제1 배선층에 적층되고, 이웃하는 상기 복수의 제1 배선 사이에 공극을 형성하는 제1 절연막과,
    상기 제1 절연막에 적층됨과 함께, 표면이 평탄한 제2 절연막과,
    상기 제1 절연막 및 상기 제2 절연막을 사이에 두고, 상기 복수의 제1 배선의 적어도 일부와 정대하는 제1 도전막을 구비한 것을 특징으로 하는 촬상 소자.
  2. 제1항에 있어서,
    상기 제1 절연막은 상기 복수의 제1 배선의 상방에 요철을 갖는 것을 특징으로 하는 촬상 소자.
  3. 제1항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막을 관통하고, 상기 복수의 제1 배선의 일부와 상기 제1 도전막을 전기적으로 접속하는 접속부를 또한 갖는 것을 특징으로 하는 촬상 소자.
  4. 제3항에 있어서,
    상기 접속부는 상기 제1 도전막과 일체 형성되어 있는 것을 특징으로 하는 촬상 소자.
  5. 제3항에 있어서,
    상기 접속부는 상기 제1 도전막과는 다른 재료를 이용하여 형성되어 있는 것을 특징으로 하는 촬상 소자.
  6. 제3항에 있어서,
    상기 접속부의 주위에는, 상기 제1 절연막과는 다른 절연막이 형성되어 있는 것을 특징으로 하는 촬상 소자.
  7. 제1항에 있어서,
    제3 절연막을 또한 가지고,
    상기 제1 도전막은 상기 제3 절연막에 매입 형성되고, 상기 제1 도전막의 표면은 상기 제3 절연막과 동일 평면을 형성하고 있는 것을 특징으로 하는 촬상 소자.
  8. 제1항에 있어서,
    상기 제1 절연막은 비유전율(k)이 3.0 이하의 저유전율 재료를 이용하여 형성되어 있는 것을 특징으로 하는 촬상 소자.
  9. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막보다도 연마 레이트가 높은 재료를 이용하여 형성되어 있는 것을 특징으로 하는 촬상 소자.
  10. 제1항에 있어서,
    상기 제2 절연막은 산화 실리콘(SiOx), SiOC, SiOF 또는 SiON을 이용하여 형성되어 있는 것을 특징으로 하는 촬상 소자.
  11. 제7항에 있어서,
    상기 제2 절연막과 상기 제3 절연막 사이에 휘어짐을 교정하는 제4 절연막을 또한 갖는 것을 특징으로 하는 촬상 소자.
  12. 제1항에 있어서,
    제1 반도체 기판에 광전 변환을 행하는 센서 화소를 갖는 제1 기판과,
    제2 반도체 기판에 상기 센서 화소로부터 출력된 전하에 의거하는 화소 신호를 출력하는 판독 회로를 갖는 제2 기판과,
    제3 반도체 기판에 상기 화소 신호를 처리하는 로직 회로 및 상기 화소 신호를 유지하는 메모리 회로의 적어도 일방을 갖는 제3 기판을 또한 구비하고,
    상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은 이 순서로 적층되어 있는 것을 특징으로 하는 촬상 소자.
  13. 제12항에 있어서,
    또한,
    상기 제2 기판은, 상기 제3 기판과 면하는 측에, 상기 제1 도전막이 매입 형성된 제3 절연막을 포함하는 다층 배선층을 가지고,
    상기 제3 기판은, 상기 제2 기판과 면하는 측에, 상기 제2 기판과 면하는 면과 동일 평면을 형성하는 제2 도전막을 포함하는 다층 배선층을 가지고,
    상기 제2 기판 및 상기 제3 기판은, 상기 제1 도전막과 상기 제2 도전막의 접합에 의해, 서로 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 소자.
  14. 일방향으로 연신하는 복수의 제1 배선을 갖는 제1 배선층을 형성하고,
    상기 제1 배선층의 소정의 영역에서, 이웃하는 상기 복수의 제1 배선 사이에 제1 개구를 형성하고,
    제1 절연막을 성막함에 의해, 상기 이웃하는 상기 복수의 제1 배선 사이에 공극을 형성하고,
    상기 제1 절연막을 덮는 제2 절연막을 성막한 후, 상기 제2 절연막의 표면을 평탄화하고,
    상기 제1 절연막 및 상기 제2 절연막을 사이에 두고 상기 복수의 제1 배선의 적어도 일부와 정대하는 위치에 제1 도전막을 형성하는 것을 특징으로 하는 촬상 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 절연막상에 제3 절연막을 또한 형성하고,
    상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 복수의 제1 배선의 어느 하나에 도달하는 제2 개구 및 상기 제3 절연막의 일부를 관통하는 제3 개구를 마련한 후, 상기 제2 개구 및 상기 제3 개구에 상기 제1 도전막을 매설하는 것을 특징으로 하는 촬상 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 절연막을 평탄화한 후,
    상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 복수의 제1 배선의 어느 하나에 도달하는 접속부를 형성하고, 상기 제1 배선층과 상기 제1 도전막을 전기적으로 접속하는 것을 특징으로 하는 촬상 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 절연막을 성막한 후,
    상기 복수의 제1 배선의 어느 하나에 도달하는 제4 개구를 형성하고, 상기 제2 절연막을 성막하는 것을 특징으로 하는 촬상 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 제2 절연막상에 제3 절연막을 또한 형성한 후,
    2단계 에칭에 의해 상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 복수의 제1 배선의 어느 하나에 도달하는 제5 개구를 형성하고,
    상기 제5 개구의 측면 및 저면을 피복하는 보호막을 형성한 후,
    상기 복수의 제1 배선의 적어도 일부와 정대함과 함께, 상기 제5 개구를 매설하는 상기 제1 도전막을 성막하는 것을 특징으로 하는 촬상 소자의 제조 방법.
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