KR20220073717A - 반도체 소자 - Google Patents

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KR20220073717A
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이동진
이지은
정경호
고동수
김용수
유지호
허성
박현
사토루 야마다
정문영
김성진
박경수
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Abstract

복수의 트렌치를 가지는 반도체 기판, 상기 트렌치 내에서 상기 반도체 기판의 내벽을 따라 위치하는 박막인 게이트 절연막, 그리고 상기 트렌치 내에서 상기 반도체 기판의 내벽을 따라 위치하는 박막인 게이트 전극을 포함하고, 상기 게이트 전극과 상기 게이트 절연막은 상기 트렌치 내에서 서로 접해 있고, 상기 게이트 전극은 게이트 도전체 및 상기 게이트 도전체에 분포되어 있는 금속 원소를 포함하며, 상기 금속 원소는 란탄(La), 스트론튬(Sr), 규소(Si), 이트륨(Y), 리튬(Li), 망간(Mn) 또는 이들의 조합을 포함하는 반도체 소자에 관한 것이다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 단위 셀 면적이 크게 작아지면서 전기적 신뢰성을 확보하는 것이 중요하다. 일 예로, 단위 셀 면적이 작아짐에 따라 하나의 셀의 채널 내의 전자가 인접한 셀의 채널로 이동할 확률이 높아지고 이에 따라 트랜지스터의 데이터 로스(data loss) 등의 오작동을 야기할 수 있다.
일 구현예는 전기적 신뢰성을 확보할 수 있는 반도체 소자를 제공한다.
일 구현예에 따르면, 복수의 트렌치를 가지는 반도체 기판, 상기 트렌치 내에서 상기 반도체 기판의 내벽을 따라 위치하는 게이트 전극, 그리고 상기 반도체 기판과 상기 게이트 전극 사이에 위치하는 게이트 절연막을 포함하고, 상기 게이트 전극은 게이트 도전체 및 상기 게이트 도전체에 분포되어 있는 금속 원소를 포함하며, 상기 게이트 전극의 유효 일함수는 상기 게이트 도전체의 유효 일함수보다 작은 반도체 소자를 제공한다.
상기 게이트 전극은 상기 트렌치 내에서 상기 반도체 기판의 내벽을 따라 실질적으로 균일한 두께의 연속 박막(continuous thin film)으로 형성되어 있을 수 있다.
상기 게이트 전극은 약 1nm 내지 30nm의 두께를 가질 수 있다.
상기 게이트 도전체는 Ti, TiN 또는 TiON 일 수 있고, 상기 금속 원소(X)는 상기 게이트 도전체보다 작은 일함수 및 전기음성도를 가질 수 있다.
상기 금속 원소(X)는 란탄(La), 스트론튬(Sr), 이트륨(Y), 리튬(Li), 망간(Mn), 규소(Si) 또는 이들의 조합을 포함할 수 있다.
상기 게이트 도전체는 TiN 일 수 있고 상기 금속 원소는 란탄(La)일 수 있다.
상기 금속 원소는 상기 게이트 도전체와 상기 금속 원소의 총 원자수에 대하여 약 0.01at% 내지 10at%로 포함될 수 있다.
상기 게이트 전극의 유효 일함수는 상기 게이트 도전체의 유효 일함수보다 약 0.10eV 내지 1.40eV 작을 수 있다.
상기 게이트 절연막은 산화규소 막일 수 있다.
상기 반도체 소자는 상기 트렌치를 채우는 충진 금속을 더 포함할 수 있다.
다른 구현예에 따르면, 복수의 트렌치를 가지는 반도체 기판을 준비하는 단계, 상기 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 금속 원소를 포함하는 금속 산화막을 형성하는 단계, 상기 금속 산화막 위에 게이트 도전막을 형성하는 단계, 그리고 열처리하여 상기 금속 원소를 상기 게이트 도전막 내로 확산시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 게이트 절연막을 형성하는 단계, 상기 금속 산화막을 형성하는 단계 및 상기 게이트 도전막을 형성하는 단계는 각각 상기 트렌치 내에서 상기 반도체 기판의 내벽을 따라 실질적으로 균일한 두께의 연속 박막으로 형성할 수 있다.
상기 게이트 도전막을 형성하는 단계는 Ti, TiN, TiO 또는 TiON 을 증착하는 단계를 포함할 수 있고, 상기 금속 산화막을 형성하는 단계는 란탄 산화물, 스트론튬 산화물, 이트륨 산화물, 리튬 산화물, 망간 산화물, 규소 산화물 또는 이들의 조합을 증착하는 단계를 포함할 수 있다.
상기 금속 산화막을 형성하는 단계는 약 0.1nm 내지 3nm 두께로 형성할 수 있다.
상기 게이트 절연막을 형성하는 단계는 산화 규소를 증착하거나 상기 반도체 기판을 열산화하여 산화규소를 형성하는 단계를 포함할 수 있다.
상기 열처리하는 단계는 약 600 내지 1200℃에서 약 10분 내지 20시간 동안 수행할 수 있다.
상기 제조 방법은 상기 트렌치에 충진 금속을 채우는 단계를 더 포함할 수 있다.
반도체 소자의 인접 채널로의 전자 이동 장벽을 높일 수 있고 이에 따라 하나의 채널에서 인접한 채널로 전자가 이동하는 것을 감소 및/또는 차단시킴으로써 소자의 전기적 신뢰성을 높일 수 있다.
도 1은 일 구현예에 따른 반도체 소자를 개략적으로 도시한 단면도이고,
도 2 내지 도 4는 일 구현예에 따른 반도체 소자의 제조 방법을 차례로 도시한 단면도이고,
도 5는 일 예에 따른 반도체 소자에서 란탄(La)의 함량에 따른 유효 일함수의 변화를 보여주는 그래프이고,
도 6은 일 예에 따른 반도체 소자의 트렌치 내의 적층 구조를 보여주는 전자주사현미경(SEM) 사진이고,
도 7은 도 6의 적층 구조에서 게이트 전극의 원자 분포를 보여주는 에너지 분산 분광(energy dispersive spectroscopy, EDS) 사진이고,
도 8은 도 6의 적층 구조에서 게이트 전극의 원자 분포를 보여주는 전자 에너지 로스 분광(electron energy loss spectroscopy, EELS) 사진이고,
도 9는 일 예에 따른 반도체 소자의 유효일함수 변화를 보여주는 그래프이고,
도 10은 일 예에 따른 반도체 소자의 캐패시턴스와 전압 특성을 보여주는 그래프이다.
이하, 구현예들에 대하여 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 '금속'은 금속(metal)과 반금속(semi-metal)을 포함한다.
이하 일 구현예에 따른 반도체 소자를 도면을 참고하여 설명한다.
도 1은 일 구현예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1을 참고하면, 일 구현예에 따른 반도체 소자(100)는 기판(110), 게이트 절연막(120), 게이트 전극(130), 충진 도전체(140), 소스 전극(150) 및 드레인 전극(160)을 포함한다.
기판(110)은 반도체 기판일 수 있다. 예컨대 기판(110)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 갈륨-비소 기판, SOI(silicon-on-insulator) 기판 또는 GOI(germanium-on-insulaor) 기판일 수 있다. 그러나 이에 한정되지 않고 유리 기판, 세라믹 기판 또는 고분자 기판일 수도 있다.
기판(110)은 복수의 트렌치(trench)(111)를 가진다. 트렌치(111)는 기판(110)의 표면으로부터 소정 깊이로 형성될 수 있으며 기판(110)의 내벽을 드러낸다. 트렌치(111)의 형상은 특별히 한정되지 않으며 예컨대 트렌치(111)의 바닥면과 측면의 연결 부분이 둥근 형상일 수도 있고 트렌치(111)의 측면이 소정 각도로 기울어진 형상일 수도 있다.
게이트 절연막(120)은 트렌치(111) 내에서 기판(110)의 내벽을 따라 위치한다. 게이트 절연막(120)은 박막(thin film)일 수 있으며, 예컨대 트렌치(111) 내에서 기판(110)의 내벽을 따라 실질적으로 균일한 두께로 형성된 연속 박막(continuous thin film)일 수 있다. 게이트 절연막(120)은 예컨대 약 1nm 내지 30nm 의 두께를 가질 수 있으며, 예컨대 약 3nm 내지 약 20nm의 두께를 가질 수 있고, 예컨대 약 5nm 내지 10nm의 두께를 가질 수 있다.
게이트 절연막(120)은 예컨대 산화막일 수 있고 예컨대 산화규소 및/또는 금속산화물을 포함할 수 있다. 상기 금속산화물은 예컨대 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물 및/또는 납 스칸듐 탄탈륨 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 게이트 절연막(120)은 산화규소 막일 수 있다.
게이트 전극(130)은 트렌치(111) 내에서 기판(110)의 내벽을 따라 게이트 절연막(120) 위에 위치한다. 게이트 전극(130) 또한 박막일 수 있으며, 예컨대 트렌치(111) 내에서 기판(110)의 내벽을 따라 실질적으로 균일한 두께로 형성된 연속 박막일 수 있다. 게이트 전극(130)은 예컨대 약 1nm 내지 30nm의 두께를 가질 수 있으며, 예컨대 약 3nm 내지 20nm의 두께를 가질 수 있으며, 예컨대 약 3nm 내지 10nm의 두께를 가질 수 있다.
게이트 전극(130)은 게이트 도전체 및 상기 게이트 도전체에 분포되어 있는 금속 원소를 포함한다.
상기 게이트 도전체는 예컨대 티타늄 함유 도전체일 수 있고 예컨대 Ti, TiN 및/또는 TiON 일 수 있다. 예컨대 상기 게이트 도전체는 TiN 일 수 있다.
상기 금속 원소는 상기 게이트 도전체보다 작은 일함수를 가지는 금속에서 선택될 수 있다. 상기 금속 원소는 예컨대 약 4.20eV 이하의 일함수를 가질 수 있으며 예컨대 약 2.00eV 내지 4.20eV의 일함수를 가질 수 있다. 상기 금속 원소는 예컨대 란탄(La), 스트론튬(Sr), 이트륨(Y), 리튬(Li), 망간(Mn), 규소(Si) 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 금속 원소는 상기 게이트 도전체와 상기 금속 원소의 총 원자수에 대하여 약 0.01at% 내지 10at%로 포함될 수 있다.
상기 게이트 도전체와 상기 금속 원소는 화학 결합되어 있으며, 예컨대 상기 게이트 도전체의 티타늄(Ti)과 상기 금속 원소(X)가 화학 결합된 Ti-X의 화학 결합을 가질 수 있다. 일 예로, 상기 게이트 도전체가 TiN 이고 상기 금속 원소(X)를 포함할 때 Ti-X-N 또는 Ti-N-X의 화학 결합을 가질 수 있으며, 일 예로 상기 게이트 도전체가 TiN 이고 상기 금속 원소가 란탄(La)일 때 Ti-La-N 또는 Ti-N-La의 화학 결합을 가질 수 있다.
이와 같이 상기 게이트 도전체에 상기 금속 원소가 분포되어 상기 게이트 도전체의 화학 결합을 변형시킴으로써 게이트 전극(130)의 일함수는 상기 게이트 도전체의 일함수와 달라질 수 있다. 여기서 게이트 전극(130)의 일함수는 유효 일함수(effective workfunction)를 의미하며, 상기 유효 일함수는 전극과 산화막이 접촉되어 있는 구조에서 전극과 산화막 사이의 접합 계면의 영향에 의해 변형된 일함수를 말한다. 상기 유효 일함수는 반도체 소자의 동작 특성을 결정하는 주요 인자이다.
본 구현예에서 게이트 전극(130)의 유효 일함수는 상기 게이트 도전체의 유효 일함수보다 작을 수 있다. 예컨대 게이트 전극(130)의 유효 일함수는 상기 게이트 도전체의 유효 일함수보다 약 0.10eV 내지 1.40eV 작을 수 있으며 예컨대 약 0.20eV 내지 1.00eV 작을 수 있다.
이와 같이 게이트 전극(130)의 유효 일함수를 낮춤으로써 반도체 소자의 인접 채널로의 전자 이동 장벽을 높일 수 있고 이에 따라 하나의 채널에서 인접한 채널로 전자가 이동하는 것을 감소 및/또는 차단시킴으로써 소자의 신뢰성을 높일 수 있다.
트렌치(111)는 충진 도전체(140)로 채워져 있다. 충진 도전체(140)는 게이트 전극(130)과 맞닿아 있으며 트렌치(111)를 채울 수 있다. 충진 도전체(140)는 예컨대 텅스텐 또는 텅스텐 합금일 수 있으나, 이에 한정되는 것은 아니다.
소스 전극(150)과 드레인 전극(160)은 트렌치(111)의 양측에 배치되고, 예컨대 불순물로 도핑된 도전 영역일 수 있다. 소스 전극(150)과 드레인 전극(160)은 기판(110)보다 높은 도전성을 가지며, 일 예로 반도체 소자(100)가 N형 트랜지스터인 경우 소스 전극(150)과 드레인 전극(160)은 n형 불순물로 고농도 도핑될 수 있고 P형 트랜지스터인 경우 소스 전극(150)과 드레인 전극(160)은 p형 불순물로 고농도 도핑될 수 있다. 상기 n형 불순물 또는 상기 p형 불순물은 예컨대 약 1015 개/㎤ 이상의 농도로 포함될 수 있으나, 이에 한정되는 것은 아니다.
본 구현예의 일 예로, 실리콘 기판/산화규소로 이루어진 게이트 절연막/ TiN과 란탄(La)을 포함하는 게이트 전극을 포함하는 반도체 소자에서, 란탄(La)의 함량에 따른 유효 일함수 변화를 측정한다. 상기 유효 일함수는 제일원리 전자구조 계산(First-principles electronic structure calculations)을 사용하여 얻을 수 있다.
도 5는 일 예에 따른 반도체 소자에서 란탄(La)의 함량에 따른 유효 일함수의 변화를 보여주는 그래프이다.
도 5를 참고하면, TiN 전극에 란탄(La)이 포함되는 경우, 란탄(La)의 함유량이 0인 TiN 전극과 비교하여 일함수가 감소하는 것을 확인할 수 있다. 구체적으로 TiN 전극의 유효일함수는 약 4.8eV인데 반하여 TiN 전극에 란탄(La)의 함량이 많아질수록 일함수가 낮아지고 란탄(La)이 약 7at% 이내로 포함되는 경우 약 3.1eV 내지 4.7eV의 유효 일함수를 가지는 것을 확인할 수 있다.
이하 상기 반도체 소자의 제조 방법에 대하여 도면을 참고하여 설명한다.
도 2 내지 도 4는 일 구현예에 따른 반도체 소자의 제조 방법을 차례로 도시한 단면도이다.
도 2를 참고하면, 기판(110) 상부에 n형 또는 p형 불순물을 고농도로 주입하여 도전층(170)을 형성한다.
이어서 소자 분리막(도시하지 않음)을 형성한다. 상기 소자 분리막은 산화규소를 사용하여 얕은 트렌치 소자 분리(shallow trench isolation, STI) 공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참고하면, 기판(110)에 트렌치(111)를 형성한다. 트렌치(111)는 예컨대 식각 마스크 및 감광 패턴을 사용한 식각 공정으로 형성될 수 있다. 상기 식각 마스크는 예컨대 산화물, 질화물 또는 산질화물일 수 있으나, 이에 한정되는 것은 아니다. 일 예로 실리콘 질화물을 예컨대 화학 기상 증착으로 적층하고 감광 패턴을 사용하여 패터닝함으로써 식각 마스크를 준비하고, 상기 식각 마스크를 사용하여 기판(110)을 식각하여 트렌치(111)를 형성할 수 있다. 트렌치(111)에 의해 도전층(170)은 분리되어 소스 전극(150)과 드레인 전극(160)으로 형성될 수 있다.
도 4를 참고하면, 트렌치(111) 내에 게이트 절연막(120), 금속 산화막(125) 및 게이트 도전층(130a)을 차례로 형성한다. 게이트 절연막(120), 금속 산화막(125) 및 게이트 도전막(130a)은 예컨대 화학기상증착 또는 원자층 증착법으로 형성될 수 있으며, 트렌치(111) 내의 기판(110)의 내벽을 따라 연속 박막으로 형성될 수 있다.
게이트 절연막(120)은 예컨대 산화규소 및/또는 금속산화물로 형성될 수 있으며, 예컨대 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물 및/또는 납 스칸듐 탄탈륨 산화물을 증착할 수 있다. 일 예로, 게이트 절연막(120)은 산화규소를 증착할 수 있다. 또는 트렌치(111) 내의 기판(110)의 내벽을 열산화하여 산화규소로 이루어진 게이트 절연막(120)을 형성할 수도 있다.
금속 산화막(125)은 전술한 금속 원소를 포함하는 산화막일 수 있으며, 예컨대 란탄 산화물, 스트론튬 산화물, 이트륨 산화물, 리튬 산화물, 망간 산화물, 규소 산화물 또는 이들의 조합을 증착할 수 있다. 금속 산화막(125)은 예컨대 약 0.1nm 내지 약 3nm 두께로 형성될 수 있고, 예컨대 약 0.2nm 내지 약 2nm 두께로 형성될 수 있고, 약 0.3nm 내지 1.3nm 두께로 형성될 수 있다.
게이트 도전막(130a)은 게이트 도전체를 증착할 수 있고 예컨대 티타늄 함유 도전체를 증착할 수 있고 예컨대 Ti, TiN 및/또는 TiON 을 증착할 수 있다. 예컨대 상기 게이트 도전체는 TiN 일 수 있다.
게이트 절연막(120)을 형성하는 단계, 금속 산화막(125)을 형성하는 단계 및 게이트 도전막(130a)을 형성하는 단계는 각각 트렌치(111) 내에서 기판(110)의 내벽을 따라 실질적으로 균일한 두께의 연속 박막으로 형성될 수 있다.
이어서 기판(110)을 열처리한다. 열처리는 금속 산화막(125)의 금속 원소가 게이트 도전막(130a)으로 확산될 수 있는 온도에서 수행될 수 있다. 열처리는 예컨대 약 600℃ 내지 1200℃에서 10분 내지 20시간 동안 수행할 수 있고, 예컨대 약 600℃ 내지 1000℃에서 10분 내지 15시간 동안 수행할 수 있고, 예컨대 약 600℃ 내지 800℃에서 20분 내지 10시간 동안 수행할 수 있으나, 이에 한정되는 것은 아니다.
상기 열처리에 의해 금속 산화막(125)의 금속 원소가 게이트 도전막(130a)으로 확산될 수 있고 이에 따라 게이트 도전막(130a)에 금속 원소가 분포되어 있는 게이트 전극(130)으로 형성될 수 있다.
이어서 도 1을 참고하면, 트렌치(111)를 충진 도전체(140)로 채운다.
본 구현예의 일 예로, 실리콘 기판의 트렌치 내에 산화규소로 이루어진 게이트 절연막/란탄산화막(LaO)(두께: 4.5Å, 7Å)/TiN 게이트 도전막을 차례로 적층한 구조물을 약 700℃에서 2분간 열처리할 때 금속 원소의 확산 여부, 유효 일함수 변화 및 전기적 특성의 변화를 확인한다.
도 6은 일 예에 따른 반도체 소자의 트렌치 내의 적층 구조를 보여주는 전자주사현미경(SEM) 사진이고, 도 7은 도 6의 적층 구조에서 게이트 전극의 원자 분포를 보여주는 에너지 분산 분광(energy dispersive spectroscopy, EDS) 사진이고, 도 8은 도 6의 적층 구조에서 게이트 전극의 원자 분포를 보여주는 전자 에너지 로스 분광(electron energy loss spectroscopy, EELS) 사진이다.
도 6 내지 도 8을 참고하면, 고온의 열처리 후 TiN 게이트 도전막에 란탄(La)이 분포되어 있음을 확인할 수 있다. 이로부터 고온의 열처리에 의해 란탄산화막(LaO)의 란탄(La)이 TiN 게이트 도전막으로 확산되었음을 확인할 수 있다.
도 9는 일 예에 따른 반도체 소자의 유효일함수 변화를 보여주는 그래프이다.
도 9를 참고하면, 일 예에서 란탄산화막(LaO)을 4.5Å 및 7Å 두께로 적용하고 열처리한 경우 유효 일함수(EWF)가 낮아지는 것을 알 수 있으며 란탄산화막(LaO)의 두께가 두꺼운 경우 유효 일함수가 더욱 낮아지는 것을 알 수 있다.
도 10은 일 예에 따른 반도체 소자의 캐패시턴스와 전압 특성을 보여주는 그래프이다.
도 10을 참고하면, 일 예에서 란탄산화막(LaO)을 4.5Å 및 7Å 두께로 적용하고 열처리한 경우 플랫밴드 전압(flat band voltage, VFB)이 네가티브(-) 방향으로 이동하는 것을 확인할 수 있고 이로부터 유효일함수가 감소될 수 있음을 알 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
100: 반도체 소자 110: 기판
111: 트렌치 120: 게이트 절연막
125: 금속 산화막 130: 게이트 전극
140: 충진 도전체 150: 소스 전극
160: 드레인 전극 170: 도전층

Claims (12)

  1. 반도체 기판의 트렌치 내에서 서로 접해있는 게이트 절연막 및 게이트 전극,
    상기 게이트 전극 위에 위치하고 상기 반도체 기판의 트렌치를 채우는 충진 도전체, 그리고
    상기 반도체 기판의 트렌치의 양 측에 위치하는 소스 전극과 드레인 전극
    을 포함하고,
    상기 게이트 전극은 티타늄 함유 도전체와 란탄(La), 스트론튬(Sr), 규소(Si), 이트륨(Y), 리튬(Li), 망간(Mn) 또는 이들의 조합에서 선택된 금속 원소를 포함하는 반도체 소자.
  2. 제1항에서,
    상기 티타늄 함유 도전체는 Ti, TiN, TiON 또는 이들의 조합을 포함하는 반도체 소자.
  3. 제2항에서,
    상기 게이트 전극의 유효 일함수는 Ti, TiN, TiON 또는 이들의 조합의 유효 일함수보다 작은 반도체 소자.
  4. 제3항에서,
    상기 게이트 전극의 유효 일함수는 TiN의 유효 일함수보다 0.10eV 내지 1.40eV 작은 반도체 소자.
  5. 제1항에서,
    상기 금속 원소는 상기 티타늄 함유 도전체와 상기 금속 원소의 총 원자수에 대하여 0.01at% 내지 10at%로 포함되어 있는 반도체 소자.
  6. 제1항에서,
    상기 티타늄 함유 도전체와 상기 금속 원소는 화학 결합되어 있는 반도체 소자.
  7. 제1항에서,
    상기 게이트 절연막은 산화규소, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물 또는 납 스칸듐 탄탈륨 산화물을 포함하는 반도체 소자.
  8. 제1항에서,
    상기 게이트 절연막과 상기 게이트 전극은 각각 상기 반도체 기판의 트렌치 내에서 상기 반도체 기판의 내벽을 따라 균일한 두께를 가진 박막으로 형성되어 있는 반도체 소자.
  9. 제8항에서,
    상기 게이트 절연막과 상기 게이트 전극의 두께는 각각 독립적으로 1nm 내지 30nm인 반도체 소자.
  10. 제1항에서,
    상기 티타늄 함유 도전체는 Ti, TiN, TiON 또는 이들의 조합을 포함하고,
    상기 게이트 절연막은 산화규소인 반도체 소자.
  11. 제10항에서,
    상기 소스 전극과 상기 드레인 전극은 n형 불순물 또는 p형 불순물로 도핑되어 있는 반도체 소자.
  12. 제1항에서,
    상기 충진 도전체는 텅스텐 또는 텅스텐 합금인 반도체 소자.
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