KR20220063034A - 발광 표시 장치 - Google Patents

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심성빈
이성배
김문수
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 발광 표시 장치는, 픽셀 전극과 공통 전극 및 픽셀 전극과 공통 전극 사이에 개재된 발광층을 갖는 발광 소자, 및 발광 소자의 픽셀 전극에 전기적으로 연결된 픽셀 회로를 포함하고, 픽셀 전극은, 제1 픽셀 전극부, 제1 픽셀 전극부와 이격된 제2 픽셀 전극부, 픽셀 회로에 연결된 회로 컨택부, 제1 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제1 전극 연결부, 및 제2 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제2 전극 연결부를 포함할 수 있다.

Description

발광 표시 장치{ELECTROLUMINESCENCE DISPLAY DEVICE}
본 명세서는 발광 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다.
이들 표시 장치 중에서 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 예를 들어, 유기 발광 표시 장치는 자체 발광형(self-luminance)으로서, 정공(hole) 주입을 위한 애노드 전극과 전자(electron) 주입을 위한 캐소드 전극으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하여 영상을 표시할 수 있다.
유기 발광 표시 장치는 크게 박막 트랜지스터(Thin Film Transistor; TFT)를 형성하는 제조공정과 박막 트랜지스터 상에 발광 소자를 형성하는 제조공정을 통해 제작된다.
이러한 제조공정 중에서 발광 소자를 형성하는 제조공정은 애노드 전극과 캐소드 전극 사이에 발생된 이물질로 인해 쇼트(short)가 발생하여 암점(dark defect)을 유발시킬 수 있다.
본 명세서의 발명자들은 배경기술의 문제점이 상부 발광(top emission) 표시 장치에서 더욱 문제된다는 점을 인식하였다. 예를 들어, 상부 발광 표시 장치에서는, 발광 소자에서 상층에 위치하는 캐소드 전극의 투과도를 확보할 필요가 있기 때문에, 캐소드 전극을 투명 도전 물질을 스퍼터링(sputtering) 방식으로 형성하게 된다. 이 경우, 애노드 전극 상에 이물질이 잔존할 수 있고, 이러한 이물질에 의한 공극 사이에 캐소드 전극이 증착되기 때문에 애노드 전극과 캐소드 전극 간의 쇼트 현상이 현저히 커지게 된다.
이를 해결하기 위해, 본 명세서의 발명자들은 에이징(aging) 공정을 이용해 상부 발광 표시 장치에 일정 전압을 인가하여 쇼트에 의한 불량을 리페어할 수 있는 새로운 구조의 발광 표시 장치를 발명하였다.
본 명세서의 실시예는 애노드 전극과 캐소드 전극 사이의 쇼트(short) 불량에 대한 리페어 구조를 갖는 발광 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 발광 표시 장치는, 픽셀 전극과 공통 전극 및 픽셀 전극과 공통 전극 사이에 개재된 발광층을 갖는 발광 소자, 및 발광 소자의 픽셀 전극에 전기적으로 연결된 픽셀 회로를 포함하고, 픽셀 전극은, 제1 픽셀 전극부, 제1 픽셀 전극부와 이격된 제2 픽셀 전극부, 픽셀 회로에 연결된 회로 컨택부, 제1 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제1 전극 연결부, 및 제2 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제2 전극 연결부를 포함할 수 있다.
본 명세서에 따른 발광 표시 장치는 서브 픽셀의 내부에 분할 구조를 마련하고, 에이징 공정에 의해 제거되지 않는 불량이 발생하는 경우, 서브 픽셀의 불량 영역만을 전기적으로 분리할 수 있도록 함으로써, 서브 픽셀 전체가 암점화되는 현상을 방지할 수 있는 리페어 구조를 구현할 수 있다. 이를 통해, 발광 표시 장치의 제조 수율을 높일 수 있고 제조 비용을 절감할 수 있는 효과가 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 발광 표시 장치의 서브 픽셀 구조를 설명하기 위한 회로도이다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치의 에이징 공정의 원리를 설명하기 위한 도면이다.
도 4는 본 명세서의 일 예에 따른 발광 표시 장치의 서브 픽셀에서 픽셀 전극의 구조를 개략적으로 나타낸 도면이다.
도 5는 도 4의 Ⅰ-Ⅰ'의 단면도이다.
도 6은 도 5의 A 부분의 평면 구조를 나타낸 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'의 단면도이다.
도 8a 내지 도 8c는 본 명세서의 일 예에 따른 발광 표시 장치의 전극 연결부에서 에이징시 전류의 흐름과 리페어 상태를 설명하기 위한 도면들이다.
도 9는 본 명세서의 다른 예에 따른 발광 표시 장치의 서브 픽셀에서 픽셀 전극의 구조를 개략적으로 나타낸 도면이다.
도 10은 도 9의 Ⅲ-Ⅲ'의 단면도이다.
도 11a 및 도 11b는 본 명세서의 다른 예에 따른 발광 표시 장치의 전극 연결부에서 정상구동시 전류의 흐름을 설명하기 위한 도면들이다.
도 12a 및 도 12b는 본 명세서의 다른 예에 따른 발광 표시 장치의 전극 연결부에서 에이징시 전류의 흐름과 리페어 상태를 설명하기 위한 도면들이다.
도 13 내지 도 16은 본 명세서의 실시예에 따른 발광 표시 장치에 대한 에이징 및 리페어 공정을 설명하기 위한 회로도들이다.
도 17은 본 명세서의 실시예에 따른 발광 표시 장치를 에이징 및 리페어한 상태를 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예에 따른 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치(100)는 표시 패널(110), 영상 처리부(120), 타이밍 제어부(130), 데이터 구동부(140), 스캔 구동부(150), 및 전원 공급부(160)를 포함할 수 있다.
표시 패널(110)은 데이터 구동부(140)로부터 공급된 데이터신호(DATA)와 스캔 구동부(150)로부터 공급된 스캔 신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시할 수 있다. 표시 패널(110)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함할 수 있다.
서브 픽셀들(SP)은 구조에 따라 상부 발광(top emission) 방식, 하부 발광(bottom emission) 방식 또는 양면 발광(dual emission) 방식으로 형성될 수 있다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 적색 서브 픽셀, 청색 서브 픽셀, 백색 서브 픽셀 및 녹색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수 있다. 하나 이상의 서브 픽셀들(SP)은 하나의 단위 픽셀(pixel)을 이룰 수 있다. 예들 들면, 하나의 단위 픽셀은 적색, 녹색, 청색 및 백색 서브 픽셀들을 포함할 수 있고, 적색, 녹색, 청색 및 백색 서브 픽셀들이 반복 배치되거나, 적색, 녹색, 청색 및 백색 서브 픽셀들이 쿼드(quad) 타입으로 배치될 수 있다. 예를 들어, 쿼드 타입의 배치로 첫 번째 스캔 라인에는 청색 및 적색 서브 픽셀이 각각 배치되고, 두 번째 스캔 라인에는 녹색 및 백색 서브 픽셀이 각각 배치될 수 있다. 하지만, 본 명세서에 따른 실시예에서 서브 픽셀들의 컬러 타입, 배치 타입, 배치 순서 등은 발광 특성, 소자의 수명, 장치의 스펙(spec) 등에 따라 다양한 형태로 구성될 수 있는 바 이에 한정되지 않는다.
본 명세서의 실시예에 따른 발광 표시 장치의 서브 픽셀들(SP)은 기판 상에 제1 전극층(예: 픽셀 전극 또는 애노드 전극), 발광층(예: 유기물층) 및 제2 전극층(예: 공통 전극 또는 캐소드 전극)을 순차적으로 증착하는 방식으로 형성될 수 있다. 이와 같이, 유기물층을 증착하는 과정에서 픽셀 전극층과 제2 전극층 사이에 발생된 이물질로 인해 쇼트(short)가 발생할 수 있고, 이로 인해 서브 픽셀에 암점 또는 휘점 불량이 발현될 수 있으므로, 생산이 완료된 발광 표시 장치에 대해서는 모듈화 전에 이물질에 의한 쇼트를 제거하여 암점을 정상화하는 에이징(aging) 공정을 수행할 수 있다.
영상 처리부(120)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(120)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(130)는 영상 처리부(120)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받을 수 있다. 타이밍 제어부(130)는 구동신호에 기초하여 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)와 스캔 구동부(150)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 출력할 수 있다.
데이터 구동부(140)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(130)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터 라인들(DL1~DLn)을 통해 데이터신호(DATA)를 출력할 수 있다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 구현될 수 있다.
스캔 구동부(150)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 게이트 라인들(GL1~GLm)을 통해 스캔 신호를 출력할 수 있다. 스캔 구동부(150)는 IC(Integrated Circuit) 형태로 구현되거나 표시 패널(110)에 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
전원 공급부(160)는 표시 패널(110)을 구동하기 위한 고전위전압 및 저전위전압 등을 출력할 수 있다. 전원 공급부(160)는 고전위전압을 제1 전원라인(EVDD)을 통해 표시 패널(110)에 공급할 수 있고, 저전위전압을 제2 전원라인(EVSS)을 통해 표시 패널(110)에 공급할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에서 표시 패널(110)에는 에이징 공정을 위한 에이징 신호가 인가될 수 있다. 에이징 신호는 표시 패널(110)의 에이징 시 제2 전원라인(EVSS)을 통해 발광 소자의 공통 전극(예: 캐소드 전극 또는 제2 전극)에 공급될 수 있다. 에이징 신호는 발광 소자의 픽셀 전극(예: 애노드 전극 또는 제1 전극)과 공통 전극 간에 입력되는 역전류 신호로서, 역전류가 인가되면 발열 반응에 의해 이물질, 픽셀 전극 및 공통 전극 간의 쇼트된 부분들이 열에 의해 이격되어 쇼트 상태를 제거하고, 이를 통해 쇼트에 의한 암점을 정상화할 수 있다. 예를 들어, 발광 표시 장치의 정상 구동시 전원 공급부(160)는 고전위전압을 출력하여 제1 전원라인(EVDD)을 통해 입력하고, 저전위전압을 출력하여 제2 전원라인(EVSS)을 통해 입력할 수 있다. 반면에, 발광 표시 장치의 에이징 시 전원 공급부(160)는 에이징 신호를 출력하고, 이를 제2 전원라인(EVSS)을 통해 발광 소자의 공통 전극(예: 캐소드 전극 또는 제2 전극)에 입력할 수 있고, 고전위전압을 출력하지 않고 제1 전원라인(EVDD)에 무신호 또는 그라운드 전압(GND)을 입력할 수 있다. 또는, 에이징 신호는 전원 공급부(160)와는 무관하게 입력되는 외부 신호일 수 있고, 외부로부터 입력된 에이징 신호가 제2 전원라인(EVSS)을 통해 발광 소자의 공통 전극(예: 캐소드 전극 또는 제2 전극)에 입력될 수 있다.
도 2는 도 1에 도시된 발광 표시 장치의 서브 픽셀 구조를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치에서 단위 픽셀을 구성하는 하나의 서브 픽셀(SP)에는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 센싱 박막 트랜지스터(ST), 커패시터(Cst) 및 발광 소자(EL)를 포함할 수 있다.
스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(SW)는 제1 데이터 라인(DL1)에 제1 전극이 연결되고, 구동 박막 트랜지스터(DR)의 게이트 전극에 제2 전극이 연결될 수 있다.
구동 박막 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 제1 전원라인(EVDD)(예: 고전위전압)과 제2 전원라인(EVSS)(예: 저전위전압) 사이로 구동 전류가 흐르도록 동작할 수 있다. 예를 들어, 구동 박막 트랜지스터(DR)는 제1 전원라인(EVDD)에 제1 전극이 연결되고, 발광 소자(EL)의 픽셀 전극(예: 애노드 전극 또는 제1 전극)에 제2 전극이 연결될 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(DR)의 게이트와 소스 사이에 형성되어, 스위칭 박막 트랜지스터(SW)를 통해 전송된 데이터 전압을 충전하며, 구동 박막 트랜지스터(DR)는 커패시터(Cst)에 충전된 전압에 따라 구동될 수 있다.
발광 소자(EL)는 구동 박막 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작할 수 있다. 예를 들어, 발광 소자(EL)는 구동 박막 트랜지스터(DR)의 제2 전극에 픽셀 전극(또는 애노드 전극)이 연결되고, 제2 전원 라인(EVSS)에 공통 전극(또는 캐소드 전극)이 연결될 수 있다. 예를 들면, 발광 소자(EL)는 유기 발광다이오드(Organic Light Emitting Diode; OLED)일 수 있다.
센싱 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DR)의 제2 전극과 발광 소자(EL)의 픽셀 전극(또는 애노드 전극) 사이(이하, 센싱 노드)에 접속될 수 있다. 센싱 박막 트랜지스터(ST)는 레퍼런스 라인(VREF)을 통해 전달되는 초기화 전압(또는 센싱 전압)을 구동 박막 트랜지스터(DR)의 센싱 노드에 공급하거나, 구동 박막 트랜지스터(DR)의 센싱 노드 또는 레퍼런스 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작할 수 있다.
센싱 박막 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 박막 트랜지스터(SW)와 유사, 동일, 또는 다를 수 있다. 일 예로, 스위칭 박막 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 박막 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달될 수 있다. 다른 예로, 스위칭 박막 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 박막 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
또한, 도 2의 예에서는 스위칭 박막 트랜지스터(SW), 구동 박막 트랜지스터(DR), 커패시터(Cst), 발광 소자(EL), 센싱 박막 트랜지스터(ST)를 포함하는 3T(Transistor) 1C(Capacitor) 구조의 서브 픽셀을 일 예로 설명하였지만, 보상회로의 구성에 따라 각 서브 픽셀은 2T1C, 3T2C, 4T2C, 5T1C, 6T2C, 7T1C, 및 7T2C 등으로 다양하게 구성될 수도 있다.
한편, 전원 공급부(160)는 각 서브 픽셀(SP)의 구동을 위해 필요한 고전위전압과 저전위전압 등을 생성하여 공급할 수 있고, 전원 공급부(160)에서 생성된 고전위전압은 제1 전원라인(EVDD)을 통해 발광 소자(EL)의 픽셀 전극(또는 애노드 전극)으로 입력되고, 전원 공급부(160)에서 생성된 저전위전압은 제2 전원라인(EVSS)을 통해 발광 소자(EL)의 공통 전극(또는 캐소드 전극)으로 입력될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치의 서브 픽셀(SP)에서 발광 소자(EL)는 기판 상에 제1 전극층(예: 픽셀 전극 또는 애노드 전극)과, 발광층(또는 유기물층)과, 제2 전극층(예: 공통 전극 또는 캐소드 전극)을 순차적으로 증착하는 방식으로 형성될 수 있다. 이와 같이, 유기물을 증착하는 과정에서 제1 전극층과 제2 전극층 사이에 발생된 이물질로 인해 쇼트(short)가 발생할 수 있고, 이로 인해 서브 픽셀에 암점 또는 휘점 불량이 발현될 수 있으므로, 생산이 완료된 전계발광 표시장치에 대해서는 모듈화 전에 이물질에 의한 쇼트를 제거하여 암점을 정상화하는 에이징(aging) 공정을 수행할 수 있다.
도 3은 본 명세서의 실시예에 따른 발광 표시 장치의 에이징 공정의 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치는 기판 상에 제1 전극층(예: 픽셀 전극 또는 애노드 전극), 발광층(또는 유기물층), 제2 전극층(예: 공통 전극 또는 캐소드 전극)을 순차적으로 증착하여 픽셀(또는 발광 소자)을 형성할 수 있다. 그런데, 이물질 등으로 인해 애노드 전극과 캐소드 전극 간 쇼트(short)가 발생할 수 있다. 애노드 전극과 캐소드 전극이 쇼트되면 해당 픽셀은 암점이 발생될 수 있다.
이를 방지하기 위해, 기판 상에 표시 패널의 구성들을 형성한 후 애노드 전극과 캐소드 전극 간에 에이징 신호를 인가하는 에이징 공정을 수행할 수 있다. 에이징 신호는 애노드 전극과 캐소드 전극 간에 입력되는 역전류 신호로서, 역전류가 인가되면 발열 반응에 의해, 이물질, 애노드 전극 및 캐소드 전극 간의 쇼트된 부분들이 열에 의해 이격되어 쇼트 상태를 제거하고, 이를 통해 쇼트에 의한 암점을 정상화할 수 있다. 예를 들어, 발광 표시 장치의 정상 구동시 전원 공급부(160)는 고전위전압을 출력하여 제1 전원라인(EVDD)을 통해 입력하고, 저전위전압을 출력하여 제2 전원라인(EVSS)을 통해 입력할 수 있다. 반면에, 발광 표시 장치의 에이징 시 전원 공급부(160)는 펄스 구동되는 고전위전압인 에이징 신호를 생성하여 출력하고, 이를 제2 전원라인(EVSS)을 통해 발광 소자의 공통 전극(예: 캐소드 전극 또는 제2 전극)에 입력할 수 있고, 고전위전압을 출력하지 않고 제1 전원라인(EVDD)에 무신호 또는 그라운드 전압(GND)을 입력할 수 있다. 또는, 에이징 신호는 전원 공급부(160)와는 무관하게 입력되는 외부 신호일 수 있고, 외부로부터 입력된 에이징 신호가 제2 전원라인(EVSS)을 통해 발광 소자의 공통 전극(예: 캐소드 전극 또는 제2 전극)에 입력될 수 있다.
이와 같이, 에이징 공정에 의해 애노드 전극과 캐소드 전극 간의 쇼트 상태가 제거되어 암점이 정상화될 수 있다. 그런데, 애노드 전극과 캐소드 전극 사이에 위치된 이물질의 상태에 따라 에이징 공정에 의해 애노드 전극과 캐소드 전극 사이의 이물성 쇼트가 제거되지 못하는 불량이나, 이물성 쇼트가 제거된 후 재 쇼트되는 진행성 암점 불량이 발생될 수 있다.
본 명세서의 발명자들은 서브 픽셀의 내부에 분할 구조를 마련하고, 에이징 공정을 이용해 서브 픽셀의 불량 영역만을 전기적으로 분리할 수 있도록 함으로써, 서브 픽셀 전체가 암점화되는 현상을 방지할 수 있는 리페어 구조가 구현될 수 있는 새로운 구조의 발광 표시 장치를 제안한다.
도 4는 본 명세서의 일 예에 따른 발광 표시 장치의 서브 픽셀에서 픽셀 전극의 구조를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 명세서의 일 예에 따른 발광 표시 장치는 도 2의 발광 소자(EL)가 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)로 분할된 구조로 제공될 수 있다. 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)는 도 2의 스위칭 박막 트랜지스터(SW), 센싱 박막 트랜지스터(ST), 커패시터(Cst) 및 구동 박막 트랜지스터(DR)로 구성된 픽셀 회로와 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)는 픽셀 회로에 포함된 구동 박막 트랜지스터(DR)에 전기적으로 연결되며, 구동 박막 트랜지스터(DR)와의 컨택부(DR_CNT)를 사이에 두고 양측으로 분할될 수 있다.
제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)는 픽셀 전극과 공통 전극 및 픽셀 전극과 공통 전극 사이에 개재된 발광층을 포함할 수 있다.
도 4를 참조하면, 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)는 픽셀 전극(210)을 포함하고, 픽셀 전극(210) 상에 발광영역을 정의하는 개구부를 가진 뱅크층(BA)이 배치될 수 있다. 픽셀 전극(210)은 제1 발광 소자(EL_a)에 대응하여 위치된 제1 픽셀 전극부, 제2 발광 소자(EL_b)에 대응하여 위치되며 제1 픽셀 전극부와 이격된 제2 픽셀 전극, 및 픽셀 회로에 포함된 구동 박막 트랜지스터(DR)에 컨택부(DR_CNT)를 통해 연결된 회로 컨택부를 포함할 수 있다.
본 명세서의 실시예에 따르면, 픽셀 전극(210)은 제1 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리될 수 있는 제1 전극 연결부(310), 및 제2 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리될 수 있는 제2 전극 연결부(320)를 포함할 수 있다. 예를 들어, 제1 전극 연결부(310)와 제2 전극 연결부(320)는 회로 컨택부를 사이에 두고 제1 픽셀 전극부와 제2 픽셀 전극부 사이에 각각 배치될 수 있다. 또한, 제1 전극 연결부(310)와 제2 전극 연결부(320) 각각의 길이는 제1 및 제2 픽셀 전극부 각각과 회로 컨택부 사이의 최단거리에 대응할 수 있다.
도 5는 도 4의 Ⅰ-Ⅰ'의 단면도이다. 도 6은 도 5의 A 부분의 평면 구조를 나타낸 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ'의 단면도이다. 도 5에는 제1 픽셀 전극부와 회로 컨택부 사이에 배치된 제1 전극 연결부(310)의 단면 구조를 나타낸 것이고, 도 6은 제1 전극 연결부(310)에서 발광층과 공통 전극을 제외한 평면 구조를 나타낸 것이고, 도 7은 제1 전극 연결부(310)의 도 5와는 다른 방향의 단면 구조를 나타낸 것이다. 또한, 도 5 내지 도 7에는 제1 전극 연결부(310)에 대해서만 도시되었지만, 제2 전극 연결부(320)도 실질적으로 동일한 형태일 수 있다.
도 5 내지 도 7을 참조하여 본 명세서의 일 예에 따른 발광 표시 장치의 제1 전극 연결부(310)를 보다 구체적으로 살펴보면 다음과 같다.
도 5에 도시된 바와 같이, 기판(SUB) 상에 복수의 박막 트랜지스터들로 구성된 픽셀 회로가 형성되고, 픽셀 회로 상에 평탄화층(PAS)이 형성될 수 있다. 그리고, 평탄화층(PAS) 상에 픽셀 회로에 포함된 구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD)이 배치될 수 있다. 구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD)은 제1 픽셀 전극부와 제2 픽셀 전극부 사이의 회로 컨택부에 위치할 수 있다.
도 5에서 A 영역에는 제1 전극 연결부(310)가 배치될 수 있다. 또한, 도 5에는 도시되지 않았지만, 제2 전극 연결부(320)도 실질적으로 동일한 형태일 수 있다. 제1 전극 연결부(310)는 제1 픽셀 전극부로부터 연장된 제1 전극 패턴(210a), 회로 컨택부로부터 연장된 제2 전극 패턴(210b), 제1 전극 패턴(210a)과 제2 전극 패턴(210b) 사이에 이격되게 배치된 공통 전극 연결 패턴(225), 제1 전극 패턴(210a)과 공통 전극 연결 패턴(225) 사이를 전기적으로 연결하는 제1 전극 연결 패턴(240a), 및 제1 전극 연결 패턴(240a)과 이격되고 제2 전극 패턴(210b)과 공통 전극 연결 패턴(225) 사이를 전기적으로 연결하는 제2 전극 연결 패턴(240b)을 포함할 수 있다.
제1 및 제2 전극 연결 패턴(240a, 240b)은 구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD)과 동일 평면 상인 평탄화층(PAS) 상에 서로 이격되게 배치될 수 있다. 그리고, 제1 및 제2 전극 연결 패턴(240a, 240b)과 소스/드레인 전극(DR_SD) 상에 오버코트층(OC)이 형성될 수 있다.
제1 및 제2 전극 패턴(210a, 210b)은 오버코트층(OC) 상에 제1 및 제2 전극 연결 패턴(240a, 240b) 각각에 적어도 일부 중첩되고 서로 이격되게 배치될 수 있다. 제1 및 제2 전극 패턴(210a, 210b) 각각은 오버코트층(OC)에 형성된 컨택홀(CNT)을 통해 제1 및 제2 전극 연결 패턴(240a, 240b) 각각과 전기적으로 연결될 수 있다. 제1 및 제2 전극 패턴(210a, 210b)은 제1 및 제2 픽셀 전극부와 회로 컨택부를 포함하는 픽셀 전극(210)과 동일한 물질로 이루어질 수 있다.
제1 및 제2 전극 패턴(210a, 210b) 사이에 위치한 오버코트층(OC)은 도 5 및 도 6에 도시된 바와 같이, 제1 및 제2 전극 연결 패턴(240a, 240b) 각각의 끝단을 덮도록 형성된 오버코트 패턴(OC_P)과, 오버코트 패턴(OC_P)을 둘러싸고 제1 및 제2 전극 패턴(210a, 210b) 각각의 끝단 하부와 제1 및 제2 전극 연결 패턴(240a, 240b)의 상면 일부를 노출하도록 형성된 관통홀(400)을 포함할 수 있다. 관통홀(400)의 외측면(410)은 제1 및 제2 전극 패턴(210a, 210b) 각각의 끝단보다 안쪽에 위치하여 제1 및 제2 전극 패턴(210a, 210b) 각각의 끝단 하부가 노출되는 것에 의한 언더컷 구조(430a)를 형성할 수 있다.
뱅크층(BA)은, 도 5 및 도 6에 도시된 바와 같이, 오버코트 패턴(OC_P) 상에 단차 구조(440)를 갖도록 형성된 뱅크 패턴(BA_P)과, 뱅크 패턴(BA_P)을 둘러싸고 오버코트층(OC)의 관통홀(400)과 적어도 일부 중첩되도록 형성된 뱅크홀을 포함할 수 있다.
오버코트 패턴(OC_P)과 뱅크 패턴(BA_P) 상에는 발광층(230)과 공통 전극 연결 패턴(225)이 형성될 수 있다. 공통 전극 연결 패턴(225)은 오버코트 패턴(OC_P)과 뱅크 패턴(BA_P)에 의한 단차 구조(440)와 관통홀(400)의 내측면(420)을 따라 관통홀(400)을 통해 노출된 제1 및 제2 전극 연결 패턴(240a, 240b)의 상면과 접촉하여 전기적으로 연결될 수 있다. 공통 전극 연결 패턴(225)은 공통 전극(220)과 동일한 물질로 이루어질 수 있다.
공통 전극(220)은, 도 6 및 도 7에 도시된 바와 같이, 제1 및 제2 전극 패턴(210a, 210b)과 제1 및 제2 전극 연결 패턴(240a, 240b)에 중첩되지 않는 오버코트층(OC)의 관통홀(400)의 외측면(410)이 뱅크층(BA)의 끝단보다 안쪽에 위치하는 것에 의해 형성된 언더컷 구조(430b)를 통해 공통 전극 연결 패턴(225)과 이격되게 형성될 수 있다. 공통 전극 연결 패턴(225)과 공통 전극(220)은 전기적으로 분리될 수 있다.
도 8a 내지 도 8c는 본 명세서의 일 예에 따른 발광 표시 장치의 전극 연결부에서 에이징시 전류의 흐름과 리페어 상태를 설명하기 위한 도면들이다.
도 8a에 도시된 바와 같이, 본 명세서의 일 예에 따른 제1 및 제2 전극 연결부(310, 320)는 제1 픽셀 전극부로부터 연장된 제1 전극 패턴(210a)과 회로 컨택부로부터 연장된 제2 전극 패턴(210b)이 서로 이격된 사이에서 제1 및 제2 전극 연결 패턴(240a, 240b)을 매개로 공통 전극 연결 패턴(225)을 통해 전기적으로 연결될 수 있다. 에이징 공정시 도 8a에서 화살표로 표기된 바와 같이, 제1 및 제2 픽셀 전극부로부터 회로 컨택부로 향하는 역전류 신호가 제1 및 제2 전극 연결부(310, 320)를 통해 흐를 수 있다. 예를 들어, 제1 픽셀 전극부에 대응하는 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에 이물성 쇼트가 발생한 경우, 제1 전극 연결부(310)을 통해서만 역전류 신호가 흐를 수 있고, 이물성 쇼트가 발생되지 않은 제2 픽셀 전극부에 연결된 제2 전극 연결부(320)로는 역전류 신호가 흐르지 않을 수 있다.
에이징 공정시 제1 픽셀 전극부 또는 제2 픽셀 전극부 중 어느 한쪽에 위치한 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에서 이물성 쇼트가 제거되지 않는 강한 이물성 쇼트가 발생하는 경우, 강한 이물성 쇼트가 발생된 픽셀 전극부로부터의 역전류 값이 크게 증가할 수 있고, 이에 의해 해당 픽셀 전극부와 연결된 전극 연결부의 저항이 높은 공통 전극 연결 패턴(225)에 더 높은 열이 가해질 수 있다. 그러면, 도 8b에 도시된 바와 같이, 공통 전극 연결 패턴(225)에서 제1 전극 연결 패턴(240a)과 접하는 부분(225a)이 단선되거나 제거될 수 있다. 또는, 도 8c에 도시된 바와 같이, 공통 전극 연결 패턴(225)의 중심 부분(225b)이 단선되거나 제거될 수 있다. 이를 통해 강한 이물성 쇼트가 발생된 픽셀 전극부와 픽셀 회로 사이를 전기적으로 분리함으로써, 해당 픽셀 영역만을 암점화하고 다른 픽셀 영역을 활성화하도록 리페어할 수 있다.
도 9는 본 명세서의 다른 예에 따른 발광 표시 장치의 서브 픽셀에서 픽셀 전극의 구조를 개략적으로 나타낸 도면이다. 도 10은 도 9의 Ⅲ-Ⅲ'의 단면도이다. 도 9 및 도 10은 도 4에 도시된 픽셀 전극의 구조에서 전극 연결부의 구조를 변경한 것이다. 이에 따라, 이하의 설명에서는 도 4의 픽셀 전극 구조에서 변형된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 본 명세서의 다른 예에 따른 발광 표시 장치의 픽셀 전극(210)은 제1 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리될 수 있는 제1 전극 연결부(310)와 제2 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리될 수 있는 제2 전극 연결부(320)를 포함할 수 있다. 예를 들어, 제1 전극 연결부(310)와 제2 전극 연결부(320)는 회로 컨택부를 사이에 두고 제1 픽셀 전극부와 제2 픽셀 전극부 사이에 배치될 수 있다. 또한, 제1 전극 연결부(310)와 제2 전극 연결부(320) 각각의 크기는 회로 컨택부로 갈수록 감소하는 형태를 가질 수 있다. 또한, 제1 전극 연결부(310)와 제2 전극 연결부(320) 각각의 길이는 제1 및 제2 픽셀 전극부 각각과 회로 컨택부 사이의 최단거리에 대응할 수 있다.
제1 전극 연결부(310)는 제1 픽셀 전극부로부터 연장된 제1 전극부(310a)와 픽셀 회로에 포함된 구동 박막 트랜지스터(DR)에 컨택부(DR_CNT)를 통해 연결된 회로 컨택부로부터 연장된 제2 전극부(310b)를 포함할 수 있다. 제2 전극 연결부(320)는 제2 픽셀 전극부로부터 연장된 제1 전극부(320a)와 회로 컨택부로부터 연장된 제2 전극부(320b)를 포함할 수 있다. 제1 및 제2 전극 연결부(310, 320)는 서로의 연결 방향만이 상이할 뿐, 실질적으로 동일한 형태일 수 있다.
도 9에 도시된 바와 같이, 제1 전극부(310a)와 제2 전극부(310b)는 제1 및 제2 픽셀 전극부 각각으로부터 연장되어 회로 컨택부까지 일체로 형성될 수 있다. 또한, 제1 전극부(310a)와 제2 전극부(310b)는 제1 및 제2 픽셀 전극부와 회로 컨택부를 포함하는 픽셀 전극(210)과 동일한 물질로 이루어질 수 있다.
예를 들어, 제1 전극 연결부(310)의 제1 전극부(310a)와 제2 전극부(310b)는 면적이 상이할 수 있고, 제1 전극부(310a)의 면적이 제2 전극부(310b)의 면적보다 넓을 수 있다. 제1 전극부(310a)는 제1 픽셀 전극부와 접하는 부분이 제1 폭을 가지고, 제2 전극부(310b)와 접하는 부분이 제1 폭보다 작은 제2 폭을 가질 수 있다. 그리고, 제2 전극부(310b)는 제1 전극부(310a)의 제2 폭보다 같거나 작은 제3 폭을 가질 수 있다. 예를 들면, 제1 전극 연결부(310)는 제1 전극부(310a)에서 회로 컨택부로 갈수록 폭이 감소하다가 제2 전극부(310b)에서 회로 컨택부까지 폭이 좁은 목단 구조를 형성할 수 있다.
도 10에 도시된 바와 같이, 기판(SUB) 상에 복수의 박막 트랜지스터들로 구성된 픽셀 회로가 형성되고, 픽셀 회로 상에 평탄화층(PAS)이 형성되고, 평탄화층(PAS) 상에 픽셀 회로에 포함된 구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD)이 배치될 수 있다. 예를 들어, 구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD)은 제1 픽셀 전극부와 제2 픽셀 전극부 사이의 회로 컨택부에 위치할 수 있다.
제1 및 제2 전극 연결부(310, 320) 각각은 제1 전극부(310a, 320a)와 제2 전극부(310b, 320b)를 포함할 수 있다.
구동 박막 트랜지스터(DR)의 소스/드레인 전극(DR_SD) 상에 오버코트층(OC)이 형성될 수 있고, 오버코트층(OC) 상에 제1 전극부(310a, 320a)와 제2 전극부(310b, 320b)가 서로 일체로 연결되어 배치될 수 있다.
제1 전극부(310a, 320a)와 제2 전극부(310b, 320b) 상에 뱅크층(BA)이 형성되고, 뱅크층(BA) 상에 발광층(230)이 형성되고, 발광층(230) 상에 공통 전극(220)이 형성될 수 있다.
도 11a 및 도 11b는 본 명세서의 다른 예에 따른 발광 표시 장치의 전극 연결부에서 정상구동시 전류의 흐름을 설명하기 위한 도면들이다.
도 11a 및 도 11b에 도시된 바와 같이, 본 명세서의 일 예에 따른 제1 및 제2 전극 연결부(310, 320)는 발광 표시 장치가 정상 구동시 구동 박막 트랜지스터(DR)에 컨택부(DR_CNT)를 통해 연결된 회로 컨택부로부터 제1 및 제2 픽셀 전극부로 향하는 정전류 신호가 제1 및 제2 전극 연결부(310, 320)를 통해 흐를 수 있다. 이때, 정전류 신호의 흐름은 제1 및 제2 전극 연결부(310, 320) 각각의 제2 전극부(310b, 320b)로부터 폭이 넓어지는 제1 전극부(310a, 310b)를 통하기 때문에 저항의 증가 없이 원할하게 이루어질 수 있다.
도 12a 및 도 12b는 본 명세서의 다른 예에 따른 발광 표시 장치의 전극 연결부에서 에이징시 전류의 흐름과 리페어 상태를 설명하기 위한 도면들이다.
도 12a 및 도 12b에 도시된 바와 같이, 본 명세서의 일 예에 따른 제1 및 제2 전극 연결부(310, 320)는 발광 표시 장치가 에이징시 제1 및 제2 픽셀 전극부로부터 회로 컨택부로 향하는 역전류 신호가 제1 및 제2 전극 연결부(310, 320)를 통해 흐를 수 있다. 예를 들어, 도 12a와 같이, 제1 픽셀 전극부에 대응하는 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에 이물성 쇼트가 발생한 경우, 제1 전극 연결부(310)을 통해서만 역전류 신호가 흐를 수 있다. 그리고, 이물성 쇼트가 발생되지 않은 제2 픽셀 전극부에 연결된 제2 전극 연결부(320)로는 역전류 신호가 흐르지 않을 수 있다.
에이징 공정시 제1 픽셀 전극부 또는 제2 픽셀 전극부 중 제1 픽셀 전극부에 대응하는 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에서 이물성 쇼트가 제거되지 않는 강한 이물성 쇼트가 발생하는 경우, 강한 이물성 쇼트가 발생된 제1 픽셀 전극부로부터의 역전류 값이 크게 증가할 수 있다. 그리고, 이에 의해 제1 픽셀 전극부와 연결된 제1 전극 연결부(310)에서 폭이 좁아지는 목단 구조를 가진 제2 전극부(310b)에 더 높은 열이 가해질 수 있다. 그러면, 제1 전극 연결부(310)의 제2 전극부(310b)가 단선되거나 제거될 수 있다. 이를 통해 강한 이물성 쇼트가 발생된 제1 픽셀 전극부와 픽셀 회로 사이를 전기적으로 분리함으로써, 제1 픽셀 전극부에 대응하는 픽셀 영역만을 암점화하고 제2 픽셀 전극부에 대응하는 픽셀 영역을 활성화하도록 리페어할 수 있다.
도 13 내지 도 16은 본 명세서의 실시예에 따른 발광 표시 장치에 대한 에이징 및 리페어 공정을 설명하기 위한 회로도들이다. 도 17은 본 명세서의 실시예에 따른 발광 표시 장치를 에이징 및 리페어한 상태를 설명하기 위한 도면이다.
도 13 내지 도 16을 참조하면, 본 명세서의 실시예에 따른 발광 표시 장치에서의 에이징 공정 및 리페어 공정을 보다 구체적으로 살펴보면 다음과 같다.
도 13에 도시된 바와 같이, 발광 소자(EL)가 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b)로 분할된 구조로 제공될 수 있다. 구동 박막 트랜지스터(DR)와 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b) 각각의 사이에는 제1 및 제2 전극 연결부(310, 320)에 의한 저항이 배치될 수 있다.
도 14에 도시된 바와 같이, 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b) 중 제1 발광 소자(EL_a)의 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에 이물질(PA)이 놓여지게 되면, 이물질(PA)에 의해 제1 발광 소자(EL_a)의 픽셀 전극과 공통 전극 사이에 쇼트(short)가 발생할 수 있다.
도 15에 도시된 바와 같이, 에이징 공정에서 제2 전원라인(EVSS)에는 정상 구동시의 저전위전압과 상이하게 고전위전압인 제1 에이징 신호를 제1 발광 소자(EL_a)와 제2 발광 소자(EL_b) 각각의 공통 전극에 인가하고, 제1 전원라인(EVDD)에는 제1 에이징 신호와 일정 전위차를 갖는 저전위전압인 제2 에이징 신호를 인가하는 것에 의해 역전류 신호인 에이징 신호가 픽셀 전극과 공통 전극 사이에 열을 발생시키고, 제1 전원라인(EVDD)를 통해 인출될 수 있다. 이때, 이물질(PA)이 잔존하지 않는 제2 발광 소자(EL_b)에는 이물질에 의한 쇼트가 발생되지 않기 때문에 에이징 신호에 의한 역전류가 흐르지 않으므로, 발열 현상이 제2 발광 소자(EL_b)의 픽셀 전극, 발광층 및 공통 전극에 영향을 미치지 않을 수 있다. 또한, 이물질(PA)이 잔존하는 제1 발광 소자(EL_a)에는 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이의 이물질(PA)에 의한 전기적 쇼트 현상으로 역전류 값이 증가하게 되고, 이에 의해 픽셀 전극과 공통 전극 사이에 발생된 열에 의해 이물질(PA)로 인한 쇼트가 제거되어 제1 발광 소자(EL_a)가 정상화될 수 있다. 도 17에는 A-C 단락에 의해 암점화된 픽셀에 에이징 공정을 수행할 때, 약한 A-C 단락이 발생된 경우, 암점 불량이 정상화된 상태를 나타내고 있다.
도 16에 도시된 바와 같이, 제1 발광 소자(EL_a)의 픽셀 전극(또는 애노드 전극)과 공통 전극(또는 캐소드 전극) 사이에서 이물성 쇼트가 제거되지 않는 강한 이물성 쇼트가 발생하는 경우, 강한 이물성 쇼트의 발생으로 제1 발광 소자(EL_a)로부터의 역전류 값이 크게 증가할 수 있고, 이에 의해 제1 발광 소자(EL_a)와 연결된 제1 전극 연결부(310)에 더 높은 열이 가해질 수 있다. 그러면, 제1 전극 연결부(310)의 적어도 일부가 단선되거나 제거될 수 있다. 이를 통해 강한 이물성 쇼트가 발생된 제1 발광 소자(EL_a)와 픽셀 회로 사이를 전기적으로 분리함으로써, 제1 발광 소자(EL_a)만을 암점화하고 제2 발광 소자(EL_b)를 활성화하도록 리페어할 수 있다. 도 17에는 A-C 단락에 의해 암점화된 픽셀에 에이징 공정을 수행할 때, 강한 A-C 단락이 발생된 경우, 전극 연결부를 단선시켜 해당 픽셀을 암점화 리페어된 상태를 나타내고 있다.
본 명세서의 실시예에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치는, 픽셀 전극과 공통 전극 및 픽셀 전극과 공통 전극 사이에 개재된 발광층을 갖는 발광 소자, 및 발광 소자의 픽셀 전극에 전기적으로 연결된 픽셀 회로를 포함하고, 픽셀 전극은, 제1 픽셀 전극부, 제1 픽셀 전극부와 이격된 제2 픽셀 전극부, 픽셀 회로에 연결된 회로 컨택부, 제1 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제1 전극 연결부, 및 제2 픽셀 전극부와 회로 컨택부 사이에 연결되거나 분리된 제2 전극 연결부를 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 회로 컨택부와 제1 전극 연결부 및 제2 전극 연결부 각각은 제1 픽셀 전극부와 제2 픽셀 전극부 사이에 배치될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각의 저항은 제1 및 제2 픽셀 전극부 각각보다 높을 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각의 크기는 회로 컨택부로 갈수록 감소할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각의 길이는 제1 및 제2 픽셀 전극부 각각과 회로 컨택부 사이의 최단거리에 대응할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 픽셀 회로에 포함된 구동 박막 트랜지스터, 및 구동 박막 트랜지스터와 회로 컨택부 사이에 배치된 적어도 하나의 절연막을 포함하고, 회로 컨택부는 적어도 하나의 절연막에 형성된 컨택홀을 통해 구동 박막 트랜지스터의 소스/드레인 전극과 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각은, 제1 및 제2 픽셀 전극부 각각으로부터 연장된 제1 전극 패턴, 회로 컨택부로부터 연장된 제2 전극 패턴, 제1 전극 패턴과 제2 전극 패턴 사이에 이격되게 배치된 공통 전극 연결 패턴, 제1 전극 패턴과 공통 전극 연결 패턴 사이를 전기적으로 연결하는 제1 전극 연결 패턴, 및 제1 전극 연결 패턴과 이격되고 제2 전극 패턴과 공통 전극 연결 패턴 사이를 전기적으로 연결하는 제2 전극 연결 패턴을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각은, 구동 박막 트랜지스터의 소스/드레인 전극과 동일 평면 상에 제1 및 제2 전극 연결 패턴이 서로 이격되어 배치되고, 제1 및 제2 전극 연결 패턴 상에 오버코트층이 배치되고, 오버코트층 상에 제1 및 제2 전극 연결 패턴 각각에 중첩된 제1 및 제2 전극 패턴이 서로 이격되어 배치되고, 제1 및 제2 전극 패턴 상에 뱅크층이 배치되고, 뱅크층 상에 발광층이 배치되고, 발광층 상에 공통 전극 및 공통 전극 연결 패턴이 배치될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 전극 패턴은 오버코트층에 형성된 제1 컨택홀을 통해 제1 전극 연결 패턴과 전기적으로 연결되고, 제2 전극 패턴은 오버코트층에 형성된 제2 컨택홀을 통해 제2 전극 연결 패턴과 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 패턴 사이에 위치한 오버코트층은, 제1 및 제2 전극 연결 패턴 각각의 끝단을 덮도록 형성된 오버코트 패턴, 및 오버코트 패턴을 둘러싸고 제1 및 제2 전극 패턴 각각의 끝단 하부와 제1 및 제2 전극 연결 패턴의 상면 일부를 노출하도록 형성된 관통홀을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 뱅크층은 오버코트 패턴 상에 단차를 갖도록 형성된 뱅크 패턴, 및 뱅크 패턴을 둘러싸고 오버코트층의 관통홀과 적어도 일부 중첩되도록 형성된 뱅크홀을 포함할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 공통 전극 연결 패턴은, 오버코트 패턴 및 뱅크 패턴 상에 배치되고 오버코트층의 관통홀을 통해 노출된 제1 및 제2 전극 연결 패턴의 상면과 접촉할 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 전극 패턴과 제2 전극 패턴은 제1 및 제2 픽셀 전극부와 회로 컨택부와 동일한 물질로 이루어지고, 공통 전극 연결 패턴은 공통 전극과 동일한 물질로 이루어지고, 제1 전극 연결 패턴과 제2 전극 연결 패턴은 구동 박막 트랜지스터의 소스/드레인 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 픽셀 전극부 또는 제2 픽셀 전극부에 대응하는 발광 소자에서 암점 불량 발생시 공통 전극 연결 패턴이 단선되거나 제거되는 것에 의해 해당 픽셀 전극부와 픽셀 회로 사이가 전기적으로 분리될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각은, 제1 및 제2 픽셀 전극부 각각으로부터 연장된 제1 전극부, 및 회로 컨택부로부터 연장된 제2 전극부를 포함하며, 제1 전극부의 면적은 제2 전극부의 면적보다 넓을 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 전극부는 제1 및 제2 픽셀 전극부 각각과 접하는 부분이 제1 폭을 가지고, 제2 전극부와 접하는 부분이 제1 폭보다 작은 제2 폭을 가질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제2 전극부는 제1 전극부의 제2 폭과 같거나 작은 제3 폭을 가질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 및 제2 전극 연결부 각각은, 구동 박막 트랜지스터의 소스/드레인 전극 상에 오버코트층이 배치되고, 오버코트층 상에 제1 전극부와 제2 전극부가 연결되어 배치되고, 제1 전극부와 제2 전극부 상에 뱅크층이 배치되고, 뱅크층 상에 발광층이 배치되고, 발광층 상에 공통 전극이 배치될 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 전극부와 제2 전극부는 제1 및 제2 픽셀 전극부와 회로 컨택부와 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 발광 표시 장치에 따르면, 제1 픽셀 전극부 또는 제2 픽셀 전극부에 대응하는 발광 소자에서 암점 불량 발생시 제2 전극부가 단선되거나 제거되는 것에 의해 해당 픽셀 전극부와 픽셀 회로 사이가 전기적으로 분리될 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 발광 표시 장치
210: 픽셀 전극
310, 320: 제1 및 제2 전극 연결부

Claims (20)

  1. 픽셀 전극과 공통 전극 및 상기 픽셀 전극과 상기 공통 전극 사이에 개재된 발광층을 갖는 발광 소자; 및
    상기 발광 소자의 픽셀 전극에 전기적으로 연결된 픽셀 회로를 포함하고,
    상기 픽셀 전극은,
    제1 픽셀 전극부;
    상기 제1 픽셀 전극부와 이격된 제2 픽셀 전극부;
    상기 픽셀 회로에 연결된 회로 컨택부;
    상기 제1 픽셀 전극부와 상기 회로 컨택부 사이에 연결되거나 분리된 제1 전극 연결부; 및
    상기 제2 픽셀 전극부와 상기 회로 컨택부 사이에 연결되거나 분리된 제2 전극 연결부를 포함하는, 발광 표시 장치.
  2. 제1항에 있어서,
    상기 회로 컨택부와 상기 제1 전극 연결부 및 상기 제2 전극 연결부 각각은 상기 제1 픽셀 전극부와 상기 제2 픽셀 전극부 사이에 배치된, 발광 표시 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 전극 연결부 각각의 저항은 상기 제1 및 제2 픽셀 전극부 각각보다 높은, 발광 표시 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 전극 연결부 각각의 크기는 상기 회로 컨택부로 갈수록 감소하는, 발광 표시 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 전극 연결부 각각의 길이는 상기 제1 및 제2 픽셀 전극부 각각과 상기 회로 컨택부 사이의 최단거리에 대응하는, 발광 표시 장치.
  6. 제1항에 있어서,
    상기 픽셀 회로에 포함된 구동 박막 트랜지스터; 및
    상기 구동 박막 트랜지스터와 상기 회로 컨택부 사이에 배치된 적어도 하나의 절연막을 포함하고,
    상기 회로 컨택부는 상기 적어도 하나의 절연막에 형성된 컨택홀을 통해 상기 구동 박막 트랜지스터의 소스/드레인 전극과 전기적으로 연결된, 발광 표시 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 전극 연결부 각각은,
    상기 제1 및 제2 픽셀 전극부 각각으로부터 연장된 제1 전극 패턴;
    상기 회로 컨택부로부터 연장된 제2 전극 패턴;
    상기 제1 전극 패턴과 상기 제2 전극 패턴 사이에 이격되게 배치된 공통 전극 연결 패턴;
    상기 제1 전극 패턴과 상기 공통 전극 연결 패턴 사이를 전기적으로 연결하는 제1 전극 연결 패턴; 및
    상기 제1 전극 연결 패턴과 이격되고 상기 제2 전극 패턴과 상기 공통 전극 연결 패턴 사이를 전기적으로 연결하는 제2 전극 연결 패턴을 포함하는, 발광 표시 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 전극 연결부 각각은,
    상기 구동 박막 트랜지스터의 소스/드레인 전극과 동일 평면 상에 상기 제1 및 제2 전극 연결 패턴이 서로 이격되어 배치되고,
    상기 제1 및 제2 전극 연결 패턴 상에 오버코트층이 배치되고,
    상기 오버코트층 상에 상기 제1 및 제2 전극 연결 패턴 각각에 중첩된 제1 및 제2 전극 패턴이 서로 이격되어 배치되고,
    상기 제1 및 제2 전극 패턴 상에 뱅크층이 배치되고,
    상기 뱅크층 상에 상기 발광층이 배치되고,
    상기 발광층 상에 상기 공통 전극 및 상기 공통 전극 연결 패턴이 배치된, 발광 표시 장치.
  9. 제8항에 있어서,
    상기 제1 전극 패턴은 상기 오버코트층에 형성된 제1 컨택홀을 통해 상기 제1 전극 연결 패턴과 전기적으로 연결되고,
    상기 제2 전극 패턴은 상기 오버코트층에 형성된 제2 컨택홀을 통해 상기 제2 전극 연결 패턴과 전기적으로 연결된, 발광 표시 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 전극 패턴 사이에 위치한 오버코트층은,
    상기 제1 및 제2 전극 연결 패턴 각각의 끝단을 덮도록 형성된 오버코트 패턴; 및
    상기 오버코트 패턴을 둘러싸고 상기 제1 및 제2 전극 패턴 각각의 끝단 하부와 상기 제1 및 제2 전극 연결 패턴의 상면 일부를 노출하도록 형성된 관통홀을 포함하는, 발광 표시 장치.
  11. 제10항에 있어서,
    상기 뱅크층은 상기 오버코트 패턴 상에 단차를 갖도록 형성된 뱅크 패턴; 및
    상기 뱅크 패턴을 둘러싸고 상기 오버코트층의 상기 관통홀과 적어도 일부 중첩되도록 형성된 뱅크홀을 포함하는, 발광 표시 장치.
  12. 제11항에 있어서,
    상기 공통 전극 연결 패턴은,
    상기 오버코트 패턴 및 상기 뱅크 패턴 상에 배치되고 상기 오버코트층의 상기 관통홀을 통해 노출된 상기 제1 및 제2 전극 연결 패턴의 상면과 접촉하는, 발광 표시 장치.
  13. 제12항에 있어서,
    상기 제1 전극 패턴과 상기 제2 전극 패턴은 상기 제1 및 제2 픽셀 전극부와 상기 회로 컨택부와 동일한 물질로 이루어지고,
    상기 공통 전극 연결 패턴은 상기 공통 전극과 동일한 물질로 이루어지고,
    상기 제1 전극 연결 패턴과 상기 제2 전극 연결 패턴은 상기 구동 박막 트랜지스터의 소스/드레인 전극과 동일한 물질로 이루어진, 발광 표시 장치.
  14. 제13항에 있어서,
    상기 제1 픽셀 전극부 또는 상기 제2 픽셀 전극부에 대응하는 발광 소자 영역에서 암점 불량 발생시 상기 공통 전극 연결 패턴이 단선되거나 제거되는 것에 의해 해당 픽셀 전극부와 상기 픽셀 회로 사이가 전기적으로 분리되는, 발광 표시 장치.
  15. 제6항에 있어서,
    상기 제1 및 제2 전극 연결부 각각은,
    상기 제1 및 제2 픽셀 전극부 각각으로부터 연장된 제1 전극부; 및
    상기 회로 컨택부로부터 연장된 제2 전극부를 포함하며,
    상기 제1 전극부의 면적은 상기 제2 전극부의 면적보다 넓은, 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제1 전극부는 상기 제1 및 제2 픽셀 전극부 각각과 접하는 부분이 제1 폭을 가지고, 상기 제2 전극부와 접하는 부분이 상기 제1 폭보다 작은 제2 폭을 가지는, 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제2 전극부는 상기 제1 전극부의 제2 폭과 같거나 작은 제3 폭을 가지는, 발광 표시 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 전극 연결부 각각은,
    상기 구동 박막 트랜지스터의 소스/드레인 전극 상에 오버코트층이 배치되고,
    상기 오버코트층 상에 상기 제1 전극부와 상기 제2 전극부가 연결되어 배치되고,
    상기 제1 전극부와 상기 제2 전극부 상에 뱅크층이 배치되고,
    상기 뱅크층 상에 상기 발광층이 배치되고,
    상기 발광층 상에 상기 공통 전극이 배치된, 발광 표시 장치.
  19. 제18항에 있어서,
    상기 제1 전극부와 상기 제2 전극부는 상기 제1 및 제2 픽셀 전극부와 상기 회로 컨택부와 동일한 물질로 이루어진, 발광 표시 장치.
  20. 제19항에 있어서,
    상기 제1 픽셀 전극부 또는 상기 제2 픽셀 전극부에 대응하는 발광 소자 영역에서 암점 불량 발생시 상기 제2 전극부가 단선되거나 제거되는 것에 의해 해당 픽셀 전극부와 상기 픽셀 회로 사이가 전기적으로 분리되는, 발광 표시 장치.
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