KR20220060078A - 표시 장치 - Google Patents

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KR20220060078A
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김종인
강현승
김준걸
손승석
이우근
전영재
채수정
홍지윤
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 기판, 기판의 일면 상에 배치된 화소 전극, 화소 전극 상에 배치된 발광층, 발광층 상에 배치된 공통 전극, 기판의 일면 상에 배치되고 공통 전극에 전압을 인가하는 전원 배선, 기판의 타면에 배치된 제1 보조 도전층, 및 적어도 부분적으로 기판의 일 측면 상에 배치되며, 제1 보조 도전층과 전원 배선을 전기적으로 연결하는 제1 연결 도전층을 포함한다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기 발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 이와 같은 표시 장치들은 다양한 모바일 전자 기기, 예를 들어 스마트폰, 스마트워치, 태블릿 PC 등의 포터블 전자 기기 등을 중심으로 그 적용예가 다양화되고 있다.
최근에는 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있는데, 고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각에 인가되는 구동 전압이 균일하지 않고 부분적으로 낮은 전압이 인가될 수 있다.
본 발명이 해결하고자 하는 과제는 기판의 후면에 배치되며, 공통 전극과 전기적으로 연결되는 보조 도전층을 통해 공통 전극에 인가되는 전원 전압의 전압 강하를 완화할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판의 일면 상에 배치된 화소 전극; 상기 화소 전극 상에 배치된 발광층; 상기 발광층 상에 배치된 공통 전극; 상기 기판의 일면 상에 배치되고 상기 공통 전극에 전압을 인가하는 전원 배선; 상기 기판의 타면에 배치된 제1 보조 도전층; 및 적어도 부분적으로 상기 기판의 일 측면 상에 배치되며, 상기 제1 보조 도전층과 상기 전원 배선을 전기적으로 연결하는 제1 연결 도전층을 포함한다.
타측 단부가 상기 기판의 일측 단부에 부착되는 복수개의 제1 회로 기판; 상기 제1 회로 기판의 일측 단부에 부착되는 복수개의 제2 회로 기판; 및 상기 제2 회로 기판 및 상기 제1 보조 도전층 사이에 배치되는 제2 연결 도전층을 더 포함할 수 있다.
상기 각 제1 회로 기판은 일 방향을 따라 배열되되, 상기 각 제1 연결 도전층은 상기 각 제1 회로 기판 사이에 배치될 수 있다.
상기 제1 연결 도전층은 상기 기판의 상기 일 측면에 접할 수 있다.
상기 제1 연결 도전층은 금속 페이스트 또는 도전성 테이프를 포함할 수 있다.
상기 제1 연결 도전층은 상기 전원 배선과 접촉할 수 있다.
상기 기판 및 상기 화소 전극 사이에 배치되는 절연층; 및 상기 발광층 및 상기 절연층을 관통하는 컨택홀을 통해 상기 공통 전극과 접촉하는 제2 보조 도전층을 더 포함할 수 있다.
상기 기판은 플렉시블 기판일 수 있다.
상기 기판은 메인 영역, 상기 메인 영역으로부터 연장되며 벤딩되는 벤딩 영역, 및 상기 벤딩 영역으로부터 연장되며 상기 메인 영역과 평행하는 서브 영역을 포함하되, 상기 제1 보조 도전층은 상기 기판의 상기 메인 영역의 타면 상에 배치될 수 있다.
상기 제1 보조 도전층은 상기 기판의 타면에서 전면적으로 배치될 수 있다.
상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되, 상기 제1 보조 도전층은 상기 기판의 타면 상에서 상기 비표시 영역에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판; 상기 기판의 일면 상에 배치된 절연층; 상기 절연층 상에 배치된 전원 배선; 상기 절연층 상에 배치된 화소 전극; 상기 화소 전극 상에 배치된 발광층; 상기 발광층 상에 배치되며, 상기 전원 배선으로부터 전압을 인가받는 공통 전극; 상기 기판의 일면 상에 배치되고 상기 공통 전극에 전압을 인가하는 전원 배선; 및 상기 기판의 타면에 배치된 보조 도전층을 포함하되, 상기 전원 배선은 상기 절연층을 관통하는 컨택홀을 통해 상기 보조 도전층과 전기적으로 연결된다.
상기 보조 도전층은 상기 기판의 타면에서 전면적으로 배치될 수 있다.
상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되, 상기 컨택홀은 상기 비표시 영역에 배치될 수 있다.
상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되, 상기 보조 도전층은 상기 기판의 타면 상에서 상기 비표시 영역에 배치될 수 있다.
상기 기판은 플렉시블 기판일 수 있다.
상기 기판은 메인 영역, 상기 메인 영역으로부터 연장되며 벤딩되는 벤딩 영역, 및 상기 벤딩 영역으로부터 연장되며 상기 메인 영역과 평행하는 서브 영역을 포함하되, 상기 보조 도전층은 상기 기판의 상기 메인 영역의 타면 상에 배치될 수 있다.
적어도 부분적으로 상기 기판의 일 측면 상에 배치되며, 상기 보조 도전층과 상기 전원 배선을 전기적으로 연결하는 제1 연결 도전층을 포함하는 표시 장치.
타측 단부가 상기 기판의 일측 단부에 부착되는 복수개의 제1 회로 기판; 상기 제1 회로 기판의 일측 단부에 부착되는 복수개의 제2 회로 기판; 및 상기 제2 회로 기판 및 상기 보조 도전층 사이에 배치되는 제2 연결 도전층을 더 포함할 수 있다.
상기 각 제1 회로 기판은 일 방향을 따라 배열되되, 상기 각 제1 연결 도전층은 상기 각 제1 회로 기판 사이에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 기판의 후면에 배치되며, 공통 전극과 전기적으로 연결되는 보조 도전층을 통해 공통 전극에 인가되는 전원 전압의 전압 강하를 완화시킬 수 있다.일 실시예에 따른 표시 장치는 보조 도전층을 통해 외부로부터 인가되는 전자파 또는 광을 차폐하며, 전하 축적을 방지하여 표시 장치에 정전기가 발생하는 것을 방지할 수 있다. 또한, 보조 도전층은 방열 특성을 가져 표시 장치가 과열되는 것을 방지할 수 있다. 이로써, 표시 장치의 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 5은 도 4의 VI-VI'를 따라 자른 제1 표시 기판의 단면도이다.
도 6은 도 4의 VII-VII'를 따라 자른 제1 표시 기판의 단면도이다.
도 7은 다른 실시예에 따른 도 4의 표시 장치의 제1 표시 기판의 단면도이다.
도 8는 또 다른 실시예에 따른 도 4의 표시 장치의 제1 표시 기판의 단면도이다.
도 9은 다른 실시예에 따른 표시 장치의 분해 사시도이다.
도 10은 도 9의 XI-XI'를 따라 자른 제1 표시 기판의 단면도이다.
도 11는 도 9의 XII-XII'를 따라 자른 제1 표시 기판의 단면도이다.
도 12은 다른 실시예에 따른 도 9의 표시 장치의 제1 표시 기판의 단면도이다.
도 13는 또 다른 실시예에 따른 도 9의 표시 장치의 제1 표시 기판의 단면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 배면 평면도이다.
도 15은 도 14의 XVI-XVI'를 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
도면에 예시된 표시 장치(1)는 텔레비전이다. 표시 장치(1)는 이에 제한되는 것은 아니지만, HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치(1)의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 이하에서는 표시 장치(1)로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치(1)로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치(1)가 적용될 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루이지는 활성 영역이다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동부(DDP)가 배치될 수 있다. 예를 들어, 구동부(DDP)는 구동 회로나 구동 소자일 수 있다. 구동부(DDP)는 구동 배선(DL)을 통해 표시 영역(DPA)의 각 화소(PX)와 연결될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 빛(L)이 발광층(EML)이 형성된 제1 베이스 기판(110) 방향이 아닌, 반대 방향(제2 베이스 기판(210) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 이에 제한되지 않고 표시 장치(1)는 배면 발광형 또는 양면 발광형 표시 장치일 수 있다.
도 2를 참조하면, 표시 장치(1)는 제1 표시 기판(100), 그에 대향하는 제2 표시 기판(200), 및 이들을 결합하는 30을 포함할 수 있다.
제1 표시 기판(100)은 제1 베이스 기판(110), 제1 베이스 기판(110)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 봉지 구조물(170)을 포함할 수 있다.
제1 표시 기판(100)의 제1 베이스 기판(110)은 절연 기판일 수 있다. 제1 베이스 기판(110)은 유리 등과 같은 리지드 기판일 수 있다.
제1 베이스 기판(110)의 일면 상에는 복수의 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 화소(PX)마다 배치될 수 있다. 제1 베이스 기판(110) 상에는 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 베이스 기판(110)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(PXE)은 발광 다이오드의 제1 전극, 예컨대 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 베이스 기판(110)의 일면 상에는 화소(PX)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치될 수 있다. 발광층(EML)은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 마이크로 LED 표시 장치, 나노 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
일 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 제2 표시 기판(200)이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예컨대, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다.
발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예컨대 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 박막 봉지 구조물(170)이 배치될 수 있다. 박막 봉지 구조물(170)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(171), 유기막(172) 및 제2 무기막(173)을 포함할 수 있다.
제1 베이스 기판(110)의 타면 상에는 보조 도전층(180)이 배치될 수 있다. 보조 도전층(180)은 공통 전극(CME)과 전기적으로 연결될 수 있다. 보조 도전층(180)은 화소(PX)의 구별없이 제1 베이스 기판(110)의 타면 상에 전면적으로 배치될 수 있으나, 이에 제한되지 않고, 제1 베이스 기판(110)의 타면 상에 부분적으로 배치될 수 있다.
보조 도전층(180)은 도전성 및 방열 특성을 갖는 물질을 포함할 수 있다. 보조 도전층(180)은 금속 또는 투명한 도전 물질을 포함할 수 있다. 예를 들어, 표시 장치(1)가 전면 발광형인 경우, 보조 도전층(180)은 불투명한 금속인 Al, Cu, Ti, Mo 중 적어도 어느 하나의 물질을 포함할 수 있다. 표시 장치(1)가 배면 발광형 또는 양면 발광형인 경우, 보조 도전층(180)은 상술한 불투명 금속을 얇은 박막 형상으로 포함하거나, 투명 도전 물질인 ITO, IZO 중 적어도 어느 하나의 물질을 포함할 수 있다.
제2 표시 기판(200)은 박막 봉지 구조물(170) 상부에서 그와 대향하도록 배치될 수 있다.
제2 표시 기판(200)의 제2 베이스 기판(210)은 유리 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 베이스 기판(210)은 리지드 기판일 수 있다.
제1 베이스 기판(110)을 향하는 제2 베이스 기판(210)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BML)가 배치될 수 있다. 차광 부재(BML)는 제1 표시 기판(100)의 화소 정의막(PDL)과 중첩할 수 있다. 차광 부재(BML)는 평면도상 격자 형상으로 형성되며, 제2 베이스 기판(210)의 일면을 노출하는 개구부를 포함할 수 있다.
차광 부재(BML)가 배치된 제2 베이스 기판(210)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BML)의 개구부를 통해 노출되는 제2 베이스 기판(210)의 일면 상에 배치될 수 있다.
컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL3)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다.
컬러 필터층(CFL) 상에는 수분 또는 공기 등의 불순물 침투를 방지하는 제1 캡핑층(220)이 배치될 수 있다.
제1 캡핑층(220) 상에는 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 차광 부재(BML)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)이 배치된 영역을 노출하는 개구를 포함할 수 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL)과 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)은 발광층(EML)으로부터 입사된 제3 색의 광을 제1 색의 광으로 변환한다. 제2 파장 변환 패턴(WCL2)은 발광층(EML)으로부터 입사된 제3 색의 광을 제2 색의 광으로 변환한다.
각 파장 변환 패턴(WCL1, WCL2)은 각각 베이스 수지(BRS1, BRS2) 및 베이스 수지(BRS1, BRS2) 내에 배치된 파장 변환 물질(WCP1, WCP2)을 포함할 수 있다. 베이스 수지(BRS1, BRS2)는 투명한 유기물을 포함할 수 있다. 파장 변환 물질(WCP1, WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다. 투광층(TPL)은 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 파장 변환 물질을 포함하지 않을 수 있다.
파장 변환층(WCL) 및 투광층(TPL) 상에는 제2 캡핑층(230)이 배치될 수 있다.
제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진층(300)은 제1 표시 기판(100)의 박막 봉지 구조물(170)과 제2 표시 기판(200)의 제2 캡핑층(230) 사이에 배치될 수 있다. 충진층(300)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 베이스 기판(110) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기 발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드(micro light emitting diode), 나노 발광 다이오드(nano light emitting diode) 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3를 참조하여, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하, 제1 표시 기판(100)의 적층 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 분해 사시도이다. 도 5은 도 4의 VI-VI'를 따라 자른 제1 표시 기판의 단면도이다. 도 6은 도 4의 VII-VII'를 따라 자른 제1 표시 기판의 단면도이다.
도 5 및 도 6에서는 회로층(CCL)을 위주로 하여 제1 표시 기판(100)의 적층 구조를 도시하였다. 도 5 및 도 6에서는 표시 영역(DPA)의 일부 및 비표시 영역(NDA)의 일부의 단면을 함께 도시하였다. 표시 영역(DPA)의 단면으로는 화소의 구동 트랜지스터(DTR)가 배치되는 구동 트랜지스터 영역(DTRR), 제1 스위칭 트랜지스터(STR1)가 배치되는 제1 스위칭 트랜지스터 영역(STRR1), 제2 스위칭 트랜지스터(STR2)가 배치되는 제2 스위칭 트랜지스터 영역(STRR2) 및 커패시터 영역(CPR)의 단면을 표시하였고, 비표시 영역(NDA)의 단면으로는 패드 영역(PDA)의 단면을 도시하였다.
도 4 내지 도 6을 참조하면, 일 실시예에 따른 표시 장치(1)는 제1 표시 기판(100)의 타측 단부에 부착되는 복수의 제1 회로 기판(400) 및 제1 회로 기판(400)의 타측 단부에 부착되는 제2 회로 기판(600)을 더 포함할 수 있다. 제1 회로 기판(400) 상에는 구동칩(500)이 실장될 수 있다.
복수의 제1 회로 기판(400)은 제1 방향(X)을 따라 상호 이격되어 배열될 수 있다. 각 제1 회로 기판(400) 사이에는 후술하는 연결 도전층(CTL)이 배치될 수 있다. 각 제1 회로 기판(400)의 일측 단부는 제1 표시 기판(100)에 부착되고, 타측 단부는 제2 회로 기판(600)에 부착될 수 있다.
각 제1 회로 기판(400)은 제3 방향(Z) 타측으로 곡률을 가지고 벤딩될 수 있다. 제1 회로 기판(400)은 벤딩됨에 따라 면이 반전될 수 있다. 즉, 제1 회로 기판(400)의 일면에서, 제1 표시 기판(100)과 중첩하는 영역은 제3 방향(Z) 일측을 항하고, 제2 표시 기판(600)과 중첩하는 영역은 제3 방향(Z) 타측을 향할 수 있다.
제1 회로 기판(400)의 타측 단부에는 제2 회로 기판(600)이 부착될 수 있다. 제2 회로 기판(600)은 제1 표시 기판(100)과 중첩할 수 있다. 제2 회로 기판(600)은 복수개일 수 있다. 각 제2 회로 기판(600)의 일측 단부에는 복수의 제1 회로 기판(400)이 부착될 수 있으나, 이에 제한되는 것은 아니다.
회로층(CCL)은 제1 베이스 기판(110) 상에 배치된 반도체층(150), 복수의 도전층 및 복수의 절연층을 포함한다. 반도체층(150)은 산화물 반도체를 포함할 수 있다. 복수의 도전층은 제1 도전층(120), 제2 도전층(130) 및 제3 도전층(140)을 포함할 수 있다. 복수의 절연층은 버퍼층(161), 게이트 절연층(162), 층간 절연층(163), 패시베이션층(164), 및 비아층(165)을 포함할 수 있다.
더욱 구체적으로 설명하면, 제1 베이스 기판(110) 상에는 제1 도전층(120)이 배치된다. 제1 도전층(120)은 기준 전압 라인(RVL)과 전기적으로 연결되는 제1 하부 도전 금속층(121), 외광으로부터 후술하는 반도체층(150)의 구동 채널 영역(152)을 보호하는 제2 하부 도전 금속층(122), 데이터 라인(DTL)과 전기적으로 연결되는 제3 하부 도전 금속층(123), 및 제4 하부 도전 금속층(124)을 포함할 수 있다.
제1 하부 도전 금속층(121)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치될 수 있다. 제1 하부 도전 금속층(121)은 후술하는 버퍼층(161) 및 층간 절연층(163)을 관통하는 컨택홀(CNT1)을 통해 제1 데이터 도전 금속층(141)과 접촉할 수 있다. 제1 데이터 도전 금속층(141)은 제2 스위칭 트랜지스터(STR2)의 제1 소스/드레인 전극일 수 있다. 따라서, 기준 전압 라인(RVL)과 전기적으로 연결되는 제1 하부 도전 금속층(121)을 통해 인가되는 기준 전압은 제2 스위칭 트랜지스터(STR2)의 제1 소스/드레인 전극에 인가될 수 있다.
제2 하부 도전 금속층(122)은 구동 트랜지스터 영역(DTRR)에 배치될 수 있다. 제2 하부 도전 금속층(122)은 하부에서 적어도 상부의 구동 채널 영역(152)의 채널 영역을 커버하도록 배치될 수 있고, 구동 채널 영역(152) 전체를 커버하도록 배치될 수 있다. 제2 하부 도전 금속층(122)은 버퍼층(161) 및 층간 절연층(163)을 관통하는 컨택홀(CNT2)을 통해 제2 데이터 도전 금속층(142)과 접촉할 수 있다. 제2 데이터 도전 금속층(142)은 구동 트랜지스터(DTR)의 소스 전극일 수 있다. 따라서, 제2 하부 도전 금속층(122)은 구동 트랜지스터(DTR)의 전압이 변하는 것을 억제하는 역할을 할 수 있다.
제3 하부 도전 금속층(123)은 제1 스위칭 트랜지스터 영역(STRR1)에 배치될 수 있다. 제3 하부 도전 금속층(123)은 버퍼층(161) 및 층간 절연층(163)을 관통하는 컨택홀(CNT3)을 통해 제5 데이터 도전 금속층(145)과 접촉할 수 있다. 제5 데이터 도전 금속층(145)은 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극일 수 있다. 따라서, 데이터 라인(DTL)과 전기적으로 연결되는 제3 하부 도전 금속층(123)을 통해 인가되는 데이터 전압은 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극에 인가될 수 있다.
제4 하부 도전 금속층(124)은 버퍼층(161) 및 층간 절연층(163)을 관통하는 컨택홀(CNT4)을 통해, 제2 전원 라인(ELVSL)에 전기적으로 연결되는 제9 데이터 도전 금속층(149)에 접촉할 수 있다. 후술하겠지만, 제4 하부 도전 금속층(124)은 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화하는 역할을 할 수 있다.
그 밖에, 기준 전압 라인(RVL) 및 데이터 라인(DTL)이 제1 도전층(120)으로 이루어질 수 있다.
제1 도전층(120)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 도전층(120) 상에는 버퍼층(161)이 배치될 수 있다. 버퍼층(161)은 제1 도전층(120)이 형성된 제1 베이스 기판(110)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(161)은 SiNx/SiOX의 이중막을 포함할 수 있다.
버퍼층(161) 상에는 반도체층(150)이 배치된다. 반도체층(150)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치되며, 제2 스위칭 트랜지스터(STR2)의 채널을 이루는 제2 스위칭 채널 영역(151), 구동 트랜지스터 영역(DTRR)에 배치되며, 구동 트랜지스터(DTR)의 채널을 이루는 구동 채널 영역(152) 및 제1 스위칭 트랜지스터 영역(STRR1)에 배치되며, 제1 스위칭 트랜지스터(STR1)의 채널을 이루는 제1 스위칭 채널 영역(153)을 포함할 수 있다.
제2 스위칭 채널 영역(151)의 일측은 층간 절연층(163)을 관통하는 컨택홀(CNT5)을 통해 제2 스위칭 트랜지스터(STR2)의 제1 소스/드레인 전극인 제1 데이터 도전 금속층(141)과 접촉할 수 있다. 제2 스위칭 채널 영역(151)의 타측은 층간 절연층(163)을 관통하는 컨택홀(CNT6)을 통해 제2 스위칭 트랜지스터(STR2)의 제2 소스/드레인 전극인 제3 데이터 도전 금속층(143)과 접촉할 수 있다.
구동 스위칭 채널 영역(152)의 일측은 층간 절연층(163)을 관통하는 컨택홀(CNT7)을 통해 구동 트랜지스터(DTR)의 소스 전극인 제3 데이터 도전 금속층(143)과 접촉할 수 있다. 구동 스위칭 채널 영역(152)의 타측은 층간 절연층(163)을 관통하는 컨택홀(CNT8)을 통해 구동 트랜지스터(DTR)의 드레인 전극인 제4 데이터 도전 금속층(144)과 접촉할 수 있다. 제4 데이터 도전 금속층(144)은 제1 전원 라인(ELVDL)과 전기적으로 연결될 수 있다.
제1 스위칭 채널 영역(153)의 일측은 층간 절연층(163)을 관통하는 컨택홀(CNT9)을 통해 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극인 제6 데이터 도전 금속층(146)과 접촉할 수 있다. 제1 스위칭 채널 영역(153)의 타측은 층간 절연층(163)을 관통하는 컨택홀(CNT10)을 통해 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극인 제8 데이터 도전 금속층(148)과 접촉할 수 있다.
반도체층(150)은 산화물 반도체를 포함하여 이루어질 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(150)은 IGZO(Indium tin zinc oxide)를 포함하여 이루어질 수 있다.
반도체층(150) 상에는 게이트 절연층(162)이 배치된다. 게이트 절연층(162)은 후술하는 제2 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연층(162)의 측벽은 제2 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되는 것은 아니다. 게이트 절연층(162)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연층(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연층(162)은 SiOx막을 포함하여 이루어질 수 있다.
게이트 절연층(162) 상에는 제2 도전층(130)이 배치된다. 제2 도전층(130)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치되는 제1 게이트 도전 금속층(131)과 제2 게이트 도전 금속층(132), 구동 트랜지스터 영역(DTRR)에 배치되는 제3 게이트 도전 금속층(133), 커패시터 영역(CPR)에 배치되는 제4 게이트 도전 금속층(134), 제1 스위칭 트랜지스터 영역(STRR1)에 배치되는 제5 게이트 도전 금속층(135) 및 제9 데이터 도전 금속층(149)과 전기적으로 연결되는 제6 게이트 도전 금속층(136)을 포함할 수 있다.
제1 게이트 도전 금속층(131)은 층간 절연층(163)을 관통하는 컨택홀(CNT11)을 통해 제1 데이터 도전 금속층(141)과 접촉할 수 있다. 상술한 바와 같이, 제1 데이터 도전 금속층(141)은 기준 전압 라인(RVL)과 전기적으로 연결되는 제1 하부 도전 금속층(121)에 접촉할 수 있다. 제1 게이트 도전 금속층(131)은 기준 전압 라인(RVL)의 저항을 낮추어 기준 전압의 전압 강하를 최소화할 수 있다.
제2 게이트 도전 금속층(132)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치되며, 제2 스위칭 트랜지스터(STR2)의 게이트 전극일 수 있다. 제2 게이트 도전 금속층(132)은 층간 절연층(163)을 관통하는 컨택홀(CNT12)을 통해 센싱 신호 라인(SSL)과 전기적으로 연결되는 제2 데이터 도전 금속층(142)과 접촉할 수 있다. 따라서, 센싱 신호 라인(SSL)으로부터 인가되는 센싱 신호는 제2 데이터 도전 금속층(142)을 통해 제2 게이트 도전 금속층(132)에 인가될 수 있다.
제3 게이트 도전 금속층(133)은 구동 트랜지스터 영역(DTRR)에 배치되며, 구동 트랜지스터(DTR)의 게이트 전극일 수 있다. 도시되지 않았지만, 제3 게이트 도전 금속층(133)은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극인 제6 데이터 도전 금속층(146)과 접촉할 수 있다.
제4 게이트 도전 금속층(134)은 커패시터 영역(CPR)에 배치될 수 있다. 제4 게이트 도전 금속층(134)은 제5 데이터 도전 금속층(145)과 제1 스토리지 커패시터(CST1)를 형성하며, 제1 스토리지 커패시터(CST1)의 제1 전극(또는 하부 전극)일 수 있다. 또한, 제4 게이트 도전 금속층(134)은 제2 하부 도전 금속층(122)과 제2 스토리지 커패시터(CST2)를 형성하며, 제2 스토리지 커패시터(CST2)의 제2 전극(또는 상부 전극)일 수 있다. 제4 게이트 도전 금속층(134)은 층간 절연층(163)을 관통하는 컨택홀(CNT13)을 통해 제6 데이터 도전 금속층(146)과 접촉할 수 있다.
상술한 제1 및 제2 스토리지 커패시터(CST1, CST2)는 후술하는 제5 데이터 도전 금속층(145)과 제2 하부 도전 금속층(122)에 의해 형성되는 제3 스토리지 커패시터(CST3)와 함께 하나의 스토리지 커패시터(CST)를 구성할 수 있다.
제5 게이트 도전 금속층(135)은 제1 스위칭 트랜지스터 영역(STRR1)에 배치되며, 제1 스위칭 트랜지스터(STR1)의 게이트 전극일 수 있다. 제5 게이트 도전 금속층(135)은 층간 절연층(163)을 관통하는 컨택홀(CNT13)을 통해 스캔 라인(SCL)과 전기적으로 연결되는 제7 데이터 도전 금속층(147)과 접촉할 수 있다. 따라서, 스캔 라인(SCL)으로부터 인가되는 스캔 신호는 제7 데이터 도전 금속층(147)을 통해 제5 게이트 도전 금속층(135)에 인가될 수 있다.
제6 게이트 도전 금속층(136)은 층간 절연층(163)을 관통하는 컨택홀(CNT15)을 통해 제2 전원 라인(ELVSL)에 전기적으로 연결되는 제9 데이터 도전 금속층(149)에 접촉할 수 있다. 후술하겠지만, 제6 게이트 도전 금속층(136)은 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화하는 역할을 할 수 있다.
제2 도전층(130)은 단일막으로 이루어질 수도 있지만, 다중막으로 이루어질 수도 있다. 제2 도전층(130)은 저저항 물질로 이루어질 수 있다. 제2 도전층(130)은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 도전층(130) 상에는 층간 절연층(163)이 배치된다. 층간 절연층(163)은 제2 도전층(130)이 형성된 층간 절연층(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 층간 절연층(163)은 SiON을 포함하여 이루어질 수 있다.
층간 절연층(163) 상에는 제3 도전층(140)이 배치된다. 제3 도전층(140)은 표시 영역(DPA)에 배치되는 제1 내지 제9 데이터 도전 금속층(141 내지 149) 및 비표시 영역(NDA)의 패드 영역(PDA)에 배치되는 접촉 패드(CPD) 및 배선 패드(WPD)를 포함할 수 있다.
제1 데이터 도전 금속층(141)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치될 수 있다. 제1 데이터 도전 금속층(141)은 컨택홀(CNT1)을 통해 기준 전압 라인(RVL)과 전기적으로 연결되는 제1 하부 도전 금속층(121)과 접촉할 수 있다. 제1 데이터 도전 금속층(141)은 컨택홀(CNT11)을 통해 제1 게이트 도전 금속층(131)과 접촉할 수 있다. 제1 데이터 도전 금속층(141)은 컨택홀(CNT5)을 통해 반도체층(150)의 제2 스위칭 채널 영역(151)의 일측과 접촉하며, 제2 스위칭 트랜지스터(STR2)의 제1 소스/드레인 전극일 수 있다.
제2 데이터 도전 금속층(142)은 제2 스위칭 트랜지스터 영역(STRR2)에 배치될 수 있다. 제2 데이터 도전 금속층(142)은 센싱 신호 라인(SSL)과 전기적으로 연결될 수 있다. 제2 데이터 도전 금속층(142)은 컨택홀(CNT12)을 통해 제2 스위칭 트랜지스터(STR2)의 게이트 전극인 제2 게이트 도전 금속층(132)과 접촉할 수 있다.
제3 데이터 도전 금속층(143)의 적어도 일부는 제2 스위칭 트랜지스터 영역(STRR2) 및 구동 트랜지스터 영역(DTRR)에 배치될 수 있다. 제3 데이터 도전 금속층(143)은 컨택홀(CNT6)을 통해 반도체층(150)의 제2 스위칭 채널 영역(151)의 타측과 접촉하며, 제2 스위칭 트랜지스터(STR2)의 제2 소스/드레인 전극일 수 있다. 제3 데이터 도전 금속층(143)은 컨택홀(CNT2)을 통해 제2 하부 도전 금속층(122)과 접촉할 수 있다. 제3 데이터 도전 금속층(143)은 컨택홀(CNT7)을 통해 반도체층(150)의 구동 채널 영역(152)의 일측과 접촉하며, 구동 트랜지스터(DTR)의 소스 전극일 수 있다. 또한, 제3 데이터 도전 금속층(143)은 패시베이션층(164) 및 비아층(165)을 관통하는 컨택홀(CNT16)을 통해 화소 전극(PXE)과 접촉할 수 있다.
제4 데이터 도전 금속층(144)은 구동 트랜지스터 영역(DTRR)에 배치될 수 있다. 제4 데이터 도전 금속층(144)은 컨택홀(CNT8)을 통해 반도체층(150)의 구동 채널 영역(152)의 타측과 접촉하며, 구동 트랜지스터(DTR)의 드레인 전극일 수 있다. 제4 데이터 도전 금속층(144)은 제1 전원 라인(ELVDL)과 전기적으로 연결될 수 있다. 따라서, 제1 전원 라인(ELVDL)으로부터 인가되는 제1 전원 전압은 구동 트랜지스터(DTR)의 드레인 전극인 제4 데이터 도전 금속층(144)에 인가될 수 있다.
제5 데이터 도전 금속층(145)은 커패시터 영역(CPR)에 배치될 수 있다. 제5 데이터 도전 금속층(145)은 제4 게이트 도전 금속층(134)과 커패시터(CST1)를 형성하며, 제1 스토리지 커패시터(CST1)의 제2 전극(또는 상부 전극)일 수 있다. 제5 데이터 도전 금속층(145)은 제2 하부 도전 금속층(122)과 제3 스토리지 커패시터(CST3)를 형성하며, 제3 스토리지 커패시터(CST3)의 제2 전극(또는 상부 전극)일 수 있다.
제6 데이터 도전 금속층(146)의 적어도 일부는 커패시터 영역(CPR) 및 제1 스위칭 트랜지스터 영역(STRR1)에 배치될 수 있다. 제6 데이터 도전 금속층(146)은 컨택홀(CNT13)을 통해 제4 게이트 도전 금속층(134)에 접촉할 수 있다. 제6 데이터 도전 금속층(146)은 컨택홀(CNT9)을 통해 반도체층(150)의 제1 스위칭 채널 영역(153)의 일측과 접촉하며, 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극일 수 있다.
제7 데이터 도전 금속층(147)은 제1 스위칭 트랜지스터 영역(STRR1)에 배치될 수 있다. 제7 데이터 도전 금속층(147)은 스캔 라인(SCL)과 전기적으로 연결될 수 있다. 제7 데이터 도전 금속층(147)은 컨택홀(CNT14)을 통해 제1 스위칭 트랜지스터(STR1)의 게이트 전극인 제5 게이트 도전 금속층(135)에 접촉할 수 있다. 따라서, 스캔 라인(SCL)으로부터 인가되는 스캔 신호는 제7 데이터 도전 금속층(147)을 통해 제1 스위칭 트랜지스터(STR1)의 게이트 전극인 제5 게이트 도전 금속층(135)에 인가될 수 있다.
제8 데이터 도전 금속층(148)은 제1 스위칭 트랜지스터 영역(STRR1)에 배치될 수 있다. 제8 데이터 도전 금속층(148)은 컨택홀(CNT10)을 통해 반도체층(150)의 제1 스위칭 채널 영역(153)의 타측과 접촉하며, 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극일 수 있다. 제8 데이터 도전 금속층(148)은 컨택홀(CNT3)을 통해 데이터 라인(DTL)과 전기적으로 연결되는 제3 하부 도전 금속층(123)과 접촉할 수 있다. 따라서, 데이터 라인(DTL)으로부터 인가되는 데이터 신호는 제3 하부 도전 금속층(123)을 통해 제1 스위칭 트랜지스터(STR1)의 제2 소스/드레인 전극인 제8 데이터 도전 금속층(148)에 인가될 수 있다.
제9 데이터 도전 금속층(149)은 제2 전원 라인(ELVSL)에 전기적으로 연결될 수 있다. 제9 데이터 도전 금속층(149)은 컨택홀(CNT4)을 통해 제4 하부 도전 금속층(124)에 접촉하고, 컨택홀(CNT15)을 통해 제6 게이트 도전 금속층(136)에 접촉할 수 있다. 또한, 제9 데이터 도전 금속층(149)은 패시베이션층(164), 비아층(165) 및 발광층(EML)을 관통하는 컨택홀(CNT17)을 통해 공통 전극(CME)과 접촉할 수 있다.
배선 패드(WPD)는 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 회로 기판(400)과 중첩하여 배치될 수 있다. 배선 패드(WPD)에는 제1 회로 기판(400)이 부착될 수 있다. 구체적으로, 배선 패드(WPD)에는 이방성 도전 필름(ACF)에 의해 제1 회로 기판(400)의 일측에 배치되는 제1 범프(410)가 부착될 수 있다. 이방성 도전 필름(ACF)에 의한 제1 범프(410) 및 배선 패드(WPD)의 부착은 패드 영역(PDA)에서 패시베이션층(164)을 관통하는 컨택홀(CNT18)을 통하여 이루어질 수 있다. 상술한 바와 같이, 제1 회로 기판(400)의 일측은 제1 표시 기판(100)의 패드 영역(PDA) 상에 배치되고, 타측은 벤딩되어 보조 도전층(180)의 제3 방향(Z) 타측에 이격되어 배치될 수 있다. 제1 회로 기판(400)은 제1 표시 기판(100)의 비표시 영역(NDA)의 패드 영역(PDA) 및 표시 영역(DPA)과 중첩할 수 있다. 상술한 바와 같이, 제1 회로 기판(400) 상에는 구동칩(500)이 실장될 수 있다.
제1 회로 기판(400)의 타측에 배치되는 제2 범프(420)에는 제2 회로 기판(600)이 배치될 수 있다. 구체적으로, 제2 범프(420)에는 이방성 도전 필름(ACF)에 의해 제2 회로 기판(600)의 일측에 배치되는 제3 범프(610)가 부착될 수 있다. 제2 회로 기판(600)은 보조 도전층(180)으로부터 제3 방향으로 이격되어 배치될 수 있다. 제2 회로 기판(600)은 제1 표시 기판(100)의 비표시 영역(NDA)의 패드 영역(PDA) 및 표시 영역(DPA)과 중첩할 수 있다.
접촉 패드(CPD)는 복수개이며, 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 방향(X)을 따라 배열될 수 있다. 접촉 패드(CPD)는 제1 회로 기판(400)과 비중첩할 수 있다. 구체적으로, 접촉 패드(CPD)는 패드 영역(PDA)에서 각 제1 회로 기판(400) 사이에 배치될 수 있다. 접촉 패드(CPD)는 제2 전원 라인(ELVSL)에 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 접촉 패드(CPD)는 연결 도전층(CTL)을 통해 제1 베이스 기판(110)의 타면 상에 배치되는 보조 도전층(180)과 전기적으로 연결될 수 있다. 접촉 패드(CPD)는 연결 도전층(CTL)과 접촉할 수 있다. 접촉 패드(CPD) 및 연결 도전층(CTL)의 접촉은 패드 영역(PDA)에서 패시베이션층(164)을 관통하는 컨택홀(CNT19)을 통하여 이루어질 수 있다.
그 밖에, 센싱 신호 라인(SSL), 제1 전원 라인(ELVDL), 제2 전원 라인(ELVSL)이 제3 도전층(140)으로 이루어질 수 있다.
제3 도전층(140)은 저저항 물질로 이루어질 수 있다. 제3 도전층(140)은, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 제3 도전층(140)은 Ti/Cu/ZIO의 삼중막을 포함하거나, Ti/Cu/Ti/Mo/ITO의 적층 구조를 가질 수 있다. 제3 도전층(140)과 제2 도전층(130)의 적층 물질 및 적층 구조는 동일할 수 있지만, 이에 제한되는 것은 아니다.
제3 도전층(140) 상에는 패시베이션층(164)이 배치된다. 패시베이션층(164)은 제3 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
패시베이션층(164) 상에는 비아층(165)이 배치된다. 비아층(165)은 패시베이션층(164)의 상면을 부분적으로 덮으며 배치될 수 있다. 비아층(165)은 표시 영역(DPA)에 형성되며, 비표시 영역(NDA)에는 적어도 부분적으로 미형성될 수 있다. 비아층(165)은 적어도 패드 영역(PDA)의 접촉 패드(CPD) 상에는 형성되지 않아 그와 비중첩할 수 있다.
비아층(165)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(165)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(165)은 폴리이미드를 포함하여 이루어질 수 있다.
비아층(165) 상에는 화소 전극(PXE)이 배치된다. 화소 전극(PXE)을 구성하는 물질은 도 2를 참조하여 설명한 바와 같다. 일 실시예에서, 화소 전극(PXE)은 ITO/Ag/ITO의 삼중막을 포함하여 이루어질 수 있다.
화소 전극(PXE)은 표시 영역(DPA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 전극(PXE)은 표시 영역(DPA)의 트랜지스터 영역(DTRR, STRR1, STRR2) 및 커패시터 영역(CPR)에 중첩할 수 있지만, 이에 제한되는 것은 아니다. 화소 전극(PXE)은 패시베이션층(164) 및 비아층(165)을 관통하는 컨택홀(CNT16)을 통해 구동 트랜지스터(DTR)의 소스 전극인 제3 데이터 도전 금속층(143)과 접촉할 수 있다.
화소 전극(PXE) 상에는 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)은 표시 영역(DPA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 테두리 부위에 중첩하도록 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)이 형성되지 않은 비아층(165) 상에도 배치될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
화소 전극(PXE) 및 화소 정의막(PDL) 상에는 발광층(EML)이 배치되고, 발광층(EML) 상에는 공통 전극(CME)이 배치되고, 공통 전극(CME) 상에는 봉지 구조물(170)이 배치된다. 발광층(EML), 공통 전극(CME) 및 봉지 구조물(170)은 제1 표시 기판(100)의 표시 영역(DPA)에서 전면적으로 배치될 수 있다. 발광층(EML), 공통 전극(CME) 및 봉지 구조물(170)에 대한 설명은 도 2를 참조하여 상술하였는 바, 이와 중복되는 설명은 생략하기로 한다.
제1 표시 기판(100)의 제2 방향(Y) 타측 단부에는 연결 도전층(CTL)이 배치될 수 있다. 연결 도전층(CTL)은 제1 표시 기판(100)의 제2 방향(Y) 타측 단부의 상면, 측면 및 하면을 둘러싸며 배치될 수 있다. 연결 도전층(CTL)의 일측은 접촉 패드(CPD)와 접촉하고, 타측은 제1 베이스 기판(110)의 타면 상에 배치되는 보조 도전층(180)과 접촉할 수 있다. 즉, 연결 도전층(CTL)은 접촉 패드(CPD) 및 보조 도전층(180)을 전기적으로 연결할 수 있다.
연결 도전층(CTL)은 도 4에 도시된 바와 같이, 복수개이며 제1 방향(X)을 따라 배열될 수 있다. 각 연결 도전층(CTL)은 상호 분리된 패턴 형상을 가질 수 있다. 연결 도전층(CTL)은 제1 회로 기판(400)과 비중첩할 수 있다. 연결 도전층(CTL)은 각 제1 회로 기판(400) 사이에 배치되며, 제1 회로 기판(400) 과 간섭을 일으키지 않을 수 있다. 연결 도전층(CTL)은 패드 영역(PDA)이 배치되는 제1 표시 기판(100)의 단부의 상면, 측면 및 하면과 접촉할 수 있다. 즉, 연결 도전층(CTL)은 패드 영역(PDA)의 패시베이션층(164)의 상면 및 측면, 층간 절연층(163)의 측면, 버퍼층(161)의 측면, 제1 베이스 기판(110)의 측면 및 보조 도전층(180)의 측면 및 하면과 접촉할 수 있으나, 이에 제한되는 것은 아니다.
연결 도전층(CTL)은 도전성 물질을 포함할 수 있다. 예를 들어, 연결 도전층(CTL)은 금속 페이스트 또는 도전성 테이프를 포함할 수 있다. 연결 도전층(CTL)이 금속 페이스트일 경우 실크 스크린 공법을 이용해 형성할 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(1)에 의하면, 연결 도전층(CTL)을 포함하는 제1 표시 기판(100)을 포함하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 구체적으로, 공통 전극(CME)에는 제9 데이터 도전 금속층(149)을 통해 제2 전원 라인(ELVSL)으로부터 인가되는 제2 전원 전압이 인가되며, 접촉 패드(CPD)는 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 또한, 연결 도전층(CTL)은 접촉 패드(CPD) 및 보조 도전층(180)과 각각 접촉하여, 접촉 패드(CPD)와 보조 도전층(180)을 전기적으로 연결할 수 있다. 따라서, 제9 데이터 도전 금속층(149), 접촉 패드(CPD) 및 연결 도전층(CTL)은 보조 도전층(180) 및 공통 전극(CME)을 전기적으로 연결하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 보조 도전층(180)은 제1 베이스 기판(110)의 타면에 배치되며 넓은 면적을 포함할 수 있다. 제2 전원 전압의 전압 강화를 효과적으로 완화시킬 수 있다.
일 실시예에 따른 표시 장치(1)에 의하면, 보조 도전층(180)은 외부로부터 인가되는 전자파를 차폐하여 표시 장치(1)에 포함되는 회로층(CCL)을 보호할 수 있다. 보조 도전층(180)은 전하의 축적을 방지하여 정전기가 발생하는 것을 방지할 수 있다. 보조 도전층(180)은 외부로부터 반도체층(150)으로 조사되는 광을 차단하여 반도체층(150)의 광노출을 방지할 수 있다. 또한, 보조 도전층(180)은 방열 특성을 가져 표시 장치(1)의 과열 현상을 방지할 수 있다.
이하, 표시 장치(1) 및 제1 표시 기판(100)의 다른 실시예에 대해 설명한다. 후술하는 다른 실시예에 따른 표시 장치(1) 및 제1 표시 기판(100)에 대한 설명은 일 실시예에 따른 표시 장치(1) 및 제1 표시 기판(100)과 중복되는 설명은 생략하고, 차이점 위주로 설명하기로 한다.
도 7은 다른 실시예에 따른 도 4의 표시 장치의 제1 표시 기판의 단면도이다.
도 7을 참조하면, 본 실시예에 따른 제1 표시 기판(100_1)은 접촉 패드(CPD)에 제1 회로 기판(400)이 부착되며, 연결 도전층(CTL_1)이 제2 회로 기판(600_1) 및 보조 도전층(180)과 접촉한다는 점에서 일 실시예에 따른 제1 표시 기판(100)과 차이가 있다.
본 실시예에서, 접촉 패드(CPD)에는 제1 회로 기판(400)의 일측이 부착될 수 있다. 구체적으로, 접촉 패드(CPD)에는 이방성 도전 필름(ACF)에 의해 제1 회로 기판(400)의 제1 범프(410)가 부착될 수 있다. 제1 회로 기판(400)의 타측에는 제2 회로 기판(600_1)이 부착될 수 있다.
연결 도전층(CTL_1)은 제2 회로 기판(600_1) 및 보조 도전층(180) 사이에 배치될 수 있다. 제2 회로 기판(600_1)은 제4 범프(620_1)를 더 포함하며, 연결 도전층(CTL_1)의 일측은 제2 회로 기판(600_1)의 제4 범프(620_1)에 부착될 수 있다. 연결 도전층(CTL_1)의 타측은 보조 도전층(180)의 하면에 접촉할 수 있다.
연결 도전층(CTL_1)은 각 제2 회로 기판(600_1) 마다 하나씩 배치될 수 있으나, 이에 제한되지 않고 하나의 제2 회로 기판(600_1) 마다 복수개가 배치되거나, 복수개의 제2 회로 기판(600_1) 마다 하나씩 배치될 수 있다.
따라서, 접촉 패드(CPD)는 공통 전극(CME)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)에 전기적으로 연결되고, 접촉 패드(CPD)는 제1 회로 기판(400) 및 제2 회로 기판(600_1)을 통해 연결 도전층(CTL_1)과 전기적으로 연결될 수 있다. 연결 도전층(CTL_1)은 보조 도전층(180)과 접촉하므로, 공통 전극(CME)은 보조 도전층(180)과 전기적으로 연결될 수 있다.
본 실시예에 따른 제1 표시 기판(100_1)에 의하면, 보조 도전층(180), 및 보조 도전층(180)과 공통 전극(CME)을 전기적으로 연결하는 연결 도전층(CTL_1)을 통해 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 구체적으로, 공통 전극(CME)에는 제9 데이터 도전 금속층(149)을 통해 제2 전원 라인(ELVSL)으로부터 인가되는 제2 전원 전압이 인가되며, 접촉 패드(CPD)는 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 또한, 연결 도전층(CTL_1)은 제2 회로 기판(600_1) 및 보조 도전층(180)과 각각 접촉하여, 접촉 패드(CPD_1)와 보조 도전층(180)을 전기적으로 연결할 수 있다. 따라서, 제9 데이터 도전 금속층(149), 접촉 패드(CPD_1) 및 연결 도전층(CTL_1)은 보조 도전층(180) 및 공통 전극(CME)을 전기적으로 연결하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 본 실시예에 따른 제1 표시 기판(100_1)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180)을 포함하여 본 실시예에 따른 제1 표시 기판(100_1)을 포함하는 표시 장치(1_1)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 제1 표시 기판(100_1)의 연결 도전층(CTL_1)은 제2 회로 기판(600_1) 및 보조 도전층(180) 사이에 배치되어 좁은 공간에서 공통 전극(CME) 및 보조 도전층(180) 간의 전기적 연결을 용이하게 구현할 수 있다.
도 8는 또 다른 실시예에 따른 도 4의 표시 장치의 제1 표시 기판의 단면도이다.
본 실시예에 따른 제1 표시 기판(100_2)은 발광층(EML), 비아층(165), 패시베이션층(164), 층간 절연층(163), 버퍼층(161) 및 제1 베이스 기판(110)을 관통하는 컨택홀(CNT20)을 통해 공통 전극(CME_2)과 보조 도전층(180)이 접촉하여 상호 간에 직접 전기적으로 연결된다는 점에서 일 실시예에 따른 제1 표시 기판(100)과 차이가 있다. 컨택홀(CNT20)은 각 화소(PX)마다 배치될 수 있으나, 이에 제한되지 않고 주기성을 갖고 복수의 화소(PX)마다 하나씩 배치될 수 있다. 컨택홀(CNT20)의 직경은 약 10um일 수 있다. 컨택홀(CNT20)은 표시 영역(DPA)에서 트랜지스터 영역(DTRR, STRR1, STRR2) 외 영역에 배치될 수 있다. 즉, 컨택홀(CNT20)은 트랜지스터(DTR, STR1, STR2)를 구성하는 복수의 전극 중 어느 것도 관통하지 않을 수 있다. 또한, 컨택홀(CNT20)은 비표시 영역(NPA)에 배치될 수 있다. 구체적으로, 컨택홀(CNT20)은 패드 영역(PDA)에 배치될 수 있다.
본 실시예에 따른 제1 표시 기판(100_2)에 의하면, 보조 도전층(180), 및 공통 전극(CME) 및 보조 도전층(180)을 접촉시키는 컨택홀(CNT20)을 통해 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 본 실시예에 따른 제1 표시 기판(100_2)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180)을 포함하여 본 실시예에 따른 제1 표시 기판(100_2)을 포함하는 표시 장치(1_2)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 제1 표시 기판(100_2)은 컨택홀(CNT20)을 통해 공통 전극(CME) 및 보조 도전층(180) 간의 직접 접촉을 구현하여 제1 표시 기판(100_2)의 접촉 불량 등을 용이하게 확인하여 관리할 수 있다.
도 9은 다른 실시예에 따른 표시 장치의 분해 사시도이다. 도 10은 도 9의 XI-XI'를 따라 자른 제1 표시 기판의 단면도이다. 도 11는 도 9의 XII-XII'를 따라 자른 제1 표시 기판의 단면도이다.
도 9 내지 도 11를 참조하면, 본 실시예에 따른 표시 장치(1_3)는 플렉시블(flexible) 기판인 제1 베이스 기판(110_3)을 포함하는 제1 표시 기판(100_3)을 포함할 수 있다.
제1 표시 기판(100_3)은 메인 영역(MR)과 메인 영역(MR)의 일측에 연결된 벤딩 영역(BD)을 포함할 수 있다. 제1 표시 기판(100_3)은 벤딩 영역(BD)과 연결되고 메인 영역(MR)과 두께 방향으로 중첩된 서브 영역(SR)을 더 포함할 수 있다.
제1 표시 기판(100_3)의 표시 영역(DA)은 메인 영역(MR) 내에 배치된다. 제1 표시 기판(100_3)의 비표시 영역(NDA)이 되는데, 일 실시예에서 메인 영역(MR)에서 표시 영역(DA)의 주변 에지 부분, 벤딩 영역(BD) 전체 및 서브 영역(SR) 전체가 비표시 영역(NDA)일 수 있다. 그러나, 이에 제한되는 것은 아니고, 벤딩 영역(BD) 및/또는 서브 영역(SR)도 표시 영역(DA)을 포함할 수 있다.
메인 영역(MR)에서 표시 영역(DA)의 주변에는 비표시 영역(NDA)이 위치할 수 있다. 메인 영역(MR)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 제1 표시 기판(100_3)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MR)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BD)에서 제1 표시 기판(100_3)은 두께 방향으로 하측 방향, 다시 말하면 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 벤딩 영역(BD)은 일정한 곡률 반경은 가질 수 있지만, 이에 제한되지 않고 구간별로 다른 곡률 반경을 가질 수도 있다. 제1 표시 기판(100_3)이 벤딩 영역(BD)에서 벤딩됨에 따라 제1 표시 기판(100_3)의 면이 반전된다. 즉, 제3 방향(Z) 일측을 항하는 제1 표시 기판(100_3)의 일면이 벤딩 영역(BD)을 통해 제2 방향(Y) 타측을 항하였다가 다시 제3 방향(Z) 타측을 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BD)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 제1 표시 기판(100_3)의 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)은 메인 영역(MR) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MR)의 표시 영역(DA)에까지 중첩할 수 있다. 서브 영역(SR)의 폭은 벤딩 영역(BD)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
또한, 본 실시예에 따른 제1 표시 기판(100_3)에 포함되는 보조 도전층(180_3)은 메인 영역(MR)에 배치되는 제1 도전부(181_3), 벤딩 영역(BR)에 배치되는 제2 도전부(182_3) 및 서브 영역(SR)에 배치되는 제3 도전부(183_3)를 포함할 수 있다.
제1 표시 기판(100_3)의 서브 영역(SR) 단부에는 패드 영역(PDA)이 마련되고, 패드 영역(PDA)상에는 복수개의 제1 회로 기판(400)이 부착될 수 있다. 복수개의 제1 회로 기판(400)은 제1 방향(X)을 따라 상호 이격되어 배열될 수 있다. 각 제1 회로 기판(400) 사이에는 연결 도전층(CTL_3)이 배치될 수 있다. 각 제1 회로 기판(400)의 일측 단부는 제1 표시 기판(100_3)의 서브 영역(SR)의 단부에 부착되고, 타측 단부는 제2 회로 기판(600)에 부착될 수 있다.
제1 회로 기판(400)의 타측 단부에는 제2 회로 기판(600)이 부착될 수 있다. 제2 회로 기판(600)은 제1 표시 기판(100_3)의 메인 영역(MR)과 중첩할 수 있다. 제2 회로 기판(600)은 복수개일 수 있다. 각 제2 회로 기판(600)의 일측 단부에는 복수의 제1 회로 기판(400)이 부착될 수 있으나, 이에 제한되는 것은 아니다.
배선 패드(WPD_3)는 패드 영역(PDA)에서 제1 회로 기판(400)과 중첩하여 배치될 수 있다. 배선 패드(WPD_3)에는 제1 회로 기판(400)이 부착될 수 있다. 구체적으로, 배선 패드(WPD_3)에는 이방성 도전 필름(ACF)에 의해 제1 회로 기판(400)의 일측에 배치되는 제1 범프(410)가 부착될 수 있다. 이방성 도전 필름(ACF)에 의한 제1 범프(410) 및 배선 패드(WPD_3)의 부착은 패드 영역(PDA)에서 패시베이션층(164)을 관통하는 컨택홀(CNT18_3)을 통하여 이루어질 수 있다. 상술한 바와 같이, 제1 회로 기판(400)의 일측은 제1 표시 기판(100_3)의 패드 영역(PDA) 상에 배치되고, 타측은 벤딩되어 보조 도전층(180_3)의 제3 방향(Z) 타측에 이격되어 배치될 수 있다. 제1 회로 기판(400)은 제1 표시 기판(100_3)의 비표시 영역(NDA)의 패드 영역(PDA) 및 표시 영역(DPA)과 중첩할 수 있다. 상술한 바와 같이, 제1 회로 기판(400) 상에는 구동칩(500)이 실장될 수 있다.
제1 회로 기판(400)의 타측에 배치되는 제2 범프(420)에는 제2 회로 기판(600)이 배치될 수 있다. 구체적으로, 제2 범프(420)에는 이방성 도전 필름(ACF)에 의해 제2 회로 기판(600)의 일측에 배치되는 제3 범프(610)가 부착될 수 있다. 제2 회로 기판(600)은 보조 도전층(180_3)으로부터 제3 방향으로 이격되어 배치될 수 있다. 제2 회로 기판(600)은 제1 표시 기판(100_3)의 비표시 영역(NDA)의 패드 영역(PDA) 및 표시 영역(DPA)과 중첩할 수 있다.
접촉 패드(CPD_3)는 복수개이며, 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 방향(X)을 따라 배열될 수 있다. 접촉 패드(CPD_3)는 제1 회로 기판(400)과 비중첩할 수 있다. 구체적으로, 접촉 패드(CPD_3)는 패드 영역(PDA)에서 각 제1 회로 기판(400) 사이에 배치될 수 있다. 접촉 패드(CPD_3)는 제2 전원 라인(ELVSL)에 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 접촉 패드(CPD_3)는 연결 도전층(CTL_3)을 통해 제1 베이스 기판(110_3)의 타면 상에 배치되는 보조 도전층(180_3)과 전기적으로 연결될 수 있다. 접촉 패드(CPD_3)는 연결 도전층(CTL_3)과 접촉할 수 있다. 접촉 패드(CPD_3) 및 연결 도전층(CTL_3)의 접촉은 패드 영역(PDA)에서 패시베이션층(164)을 관통하는 컨택홀(CNT19_3)을 통하여 이루어질 수 있다.
제1 표시 기판(100_3)의 서브 영역(SR)의 단부에는 연결 도전층(CTL_3)이 배치될 수 있다. 연결 도전층(CTL_3)은 제1 표시 기판(100_3)의 서브 영역(SR)의 단부의 상면, 측면 및 하면을 둘러싸며 배치될 수 있다. 연결 도전층(CTL_3)의 일측은 접촉 패드(CPD_3)와 접촉하고, 타측은 제1 베이스 기판(110_3)의 타면 상에 배치되는 보조 도전층(180_3)과 접촉할 수 있다. 즉, 연결 도전층(CTL_3)은 접촉 패드(CPD_3) 및 보조 도전층(180_3)을 전기적으로 연결할 수 있다. 연결 도전층(CTL_3)은 도 4에 도시된 바와 같이, 복수개이며 제1 방향(X)을 따라 배열될 수 있다. 연결 도전층(CTL_3)은 제1 회로 기판(400)과 비중첩할 수 있다. 연결 도전층(CTL_3)은 각 제1 회로 기판(400) 사이에 배치될 수 있다. 연결 도전층(CTL_3)은 패드 영역(PDA)이 배치되는 제1 표시 기판(100_3)의 단부의 상면, 측면 및 하면과 접촉할 수 있다. 즉, 연결 도전층(CTL_3)은 제1 표시 기판(100_3)의 서브 영역(SR)의 단부에 위치하는 패시베이션층(164)의 하면 및 측면, 층간 절연층(163)의 측면, 버퍼층(161)의 측면, 제1 베이스 기판(110_3)의 측면 및 보조 도전층(180_3)의 제3 도전부(183_3)의 측면 및 상면과 접촉할 수 있으나, 이에 제한되는 것은 아니다.
이하, 본 실시예에 따른 제1 표시 기판(100_3)의 제조 방법에 대해 설명한다. 본 실시예에 따른 제1 표시 기판(100_3)은 캐리어 기판(미도시) 상에 보조 도전층(180_3)을 형성하고, 보조 도전층(180_3) 상에 플렉시블한 물질을 도포하여 제1 베이스 기판(110_3)을 형성할 수 있다. 예를 들어, 상기 플렉시블한 물질은 폴리이미드(polyimide, PI)일 수 있으나, 이에 제한되는 것은 아니다. 제1 베이스 기판(110_3)이 형성되면, 그 위에 제1 도전층(120), 버퍼층(161), 반도체층(150), 게이트 절연층(162), 제2 도전층(130), 층간 절연층(163), 제3 도전층(140), 패시베이션층(164), 비아층(165), 화소 전극(PXE), 발광층(EML), 공통 전극(CME), 및 봉지 구조물(170) 등을 차례대로 적층할 수 있다. 그 다음, 패드 영역(PDA)에서, 캐리어 기판(미도시)을 보조 도전층(180_3)으로부터 부분적으로 분리할 수 있다. 패드 영역(PDA)의 보조 도전층(180_3)을 캐리어 기판(미도시)으로부터 분리한 다음, 제1 표시 기판(100_3)의 단부에 연결 도전층(CTL_3)을 증착하여 형성하고, 캐리어 기판(미도시)을 보조 도전층(180_3)으로부터 완전히 분리할 수 있다.
일 실시예에 따른 표시 장치(1_3)에 의하면, 연결 도전층(CTL_3)을 포함하는 제1 표시 기판(100_3)을 포함하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 구체적으로, 공통 전극(CME)에는 제9 데이터 도전 금속층(149)을 통해 제2 전원 라인(ELVSL)으로부터 인가되는 제2 전원 전압이 인가되며, 접촉 패드(CPD_3)는 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 또한, 연결 도전층(CTL_3)은 접촉 패드(CPD_3) 및 보조 도전층(180_3)과 각각 접촉하여, 접촉 패드(CPD_3)와 보조 도전층(180_3)을 전기적으로 연결할 수 있다. 따라서, 제9 데이터 도전 금속층(149), 접촉 패드(CPD_3) 및 연결 도전층(CTL_3)은 보조 도전층(180_3) 및 공통 전극(CME)을 전기적으로 연결하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 일 실시예에 따른 표시 장치(1_3)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180_3)을 포함하여 표시 장치(1_3)의 신뢰성을 향상시킬 수 있다.
도 12은 다른 실시예에 따른 도 9의 표시 장치의 제1 표시 기판의 단면도이다.
도 12을 참조하면, 본 실시예에 따른 제1 표시 기판(100_4)은 접촉 패드(CPD_4)에 제1 회로 기판(400)이 부착되며, 연결 도전층(CTL_4)이 제2 회로 기판(600_4) 및 보조 도전층(180)과 접촉한다는 점에서 도 9 내지 도 11의 실시예에 따른 제1 표시 기판(100_3)과 차이가 있다.
본 실시예에서, 접촉 패드(CPD_4)에는 제1 회로 기판(400)의 일측이 부착될 수 있다. 구체적으로, 접촉 패드(CPD_4)에는 이방성 도전 필름(ACF)에 의해 제1 회로 기판(400)의 제1 범프(410_4)가 부착될 수 있다. 제1 회로 기판(400_4)의 타측에는 제2 회로 기판(600_4)이 부착될 수 있다.
연결 도전층(CTL_4)은 제2 회로 기판(600_4) 및 보조 도전층(180) 사이에 배치될 수 있다. 제2 회로 기판(600_4)은 제4 범프(620_4)를 더 포함하며, 연결 도전층(CTL_4)의 일측은 제2 회로 기판(600_4)의 제4 범프(620_4)에 부착될 수 있다. 연결 도전층(CTL_4)의 타측은 보조 도전층(180_4)의 하면에 접촉할 수 있다. 본 실시예에서, 보조 도전층(180_4)은 메인 영역(MR)에만 배치되며, 벤딩 영역(BR) 및 서브 영역(SR)에는 배치되지 않을 수 있으나, 이에 제한되는 것은 아니다.
연결 도전층(CTL_4)은 각 제2 회로 기판(600_4) 마다 하나씩 배치될 수 있으나, 이에 제한되지 않고 하나의 제2 회로 기판(600_4) 마다 복수개가 배치되거나, 복수개의 제2 회로 기판(600_4) 마다 하나씩 배치될 수 있다.
따라서, 접촉 패드(CPD_4)는 공통 전극(CME)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)에 전기적으로 연결되고, 접촉 패드(CPD_4)는 제1 회로 기판(400_4) 및 제2 회로 기판(600_4)을 통해 연결 도전층(CTL_4)과 전기적으로 연결될 수 있다. 연결 도전층(CTL_4)은 보조 도전층(180_4)과 접촉하므로, 공통 전극(CME)은 보조 도전층(180_4)과 전기적으로 연결될 수 있다.
본 실시예에 따른 제1 표시 기판(100_4)에 의하면, 보조 도전층(180_4), 및 보조 도전층(180_4)과 공통 전극(CME)을 전기적으로 연결하는 연결 도전층(CTL_4)을 통해 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 구체적으로, 공통 전극(CME)에는 제9 데이터 도전 금속층(149)을 통해 제2 전원 라인(ELVSL)으로부터 인가되는 제2 전원 전압이 인가되며, 접촉 패드(CPD_4)는 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 또한, 연결 도전층(CTL_4)은 제2 회로 기판(600_4) 및 보조 도전층(180_4)과 각각 접촉하여, 접촉 패드(CPD_4)와 보조 도전층(180_4)을 전기적으로 연결할 수 있다. 따라서, 제9 데이터 도전 금속층(149), 접촉 패드(CPD_4) 및 연결 도전층(CTL_4)은 보조 도전층(180) 및 공통 전극(CME)을 전기적으로 연결하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 본 실시예에 따른 제1 표시 기판(100_4)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180)을 포함하여 본 실시예에 따른 제1 표시 기판(100_4)을 포함하는 표시 장치(1_4)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 제1 표시 기판(100_4)의 연결 도전층(CTL_4)은 제2 회로 기판(600_4) 및 보조 도전층(180_4) 사이에 배치되어 좁은 공간에서 공통 전극(CME) 및 보조 도전층(180_4) 간의 전기적 연결을 용이하게 구현할 수 있다.
도 13는 또 다른 실시예에 따른 도 9의 표시 장치의 제1 표시 기판의 단면도이다.
본 실시예에 따른 제1 표시 기판(100_5)은 발광층(EML), 비아층(165), 패시베이션층(164), 층간 절연층(163), 버퍼층(161) 및 제1 베이스 기판(110)을 관통하는 컨택홀(CNT20_5)을 통해 공통 전극(CME_5)과 보조 도전층(180)이 접촉하여 상호 간에 직접 전기적으로 연결된다는 점에서 도 9 내지 도 11의 실시예에 따른 제1 표시 기판(100_3)과 차이가 있다. 컨택홀(CNT20_5)은 각 화소(PX)마다 배치될 수 있으나, 이에 제한되지 않고 주기성을 갖고 복수의 화소(PX)마다 하나씩 배치될 수 있다. 컨택홀(CNT20_5)의 직경은 약 10um일 수 있다. 컨택홀(CNT20_5)은 표시 영역(DPA)에서 트랜지스터 영역(DTRR, STRR1, STRR2) 외 영역에 배치될 수 있다. 즉, 컨택홀(CNT20_5)은 트랜지스터(DTR, STR1, STR2)를 구성하는 복수의 전극 중 어느 것도 관통하지 않을 수 있다.
본 실시예에서, 보조 도전층(180_5)은 메인 영역(MR)에만 배치되며, 벤딩 영역(BR) 및 서브 영역(SR)에는 배치되지 않을 수 있으나, 이에 제한되는 것은 아니다.
본 실시예에 따른 제1 표시 기판(100_5)에 의하면, 보조 도전층(180_5), 및 공통 전극(CME) 및 보조 도전층(180_5)을 접촉시키는 컨택홀(CNT20_5)을 통해 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 본 실시예에 따른 제1 표시 기판(100_5)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180_5)을 포함하여 본 실시예에 따른 제1 표시 기판(100_5)을 포함하는 표시 장치(1_5)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 제1 표시 기판(100_5)은 컨택홀(CNT20_5)을 통해 공통 전극(CME) 및 보조 도전층(180_5) 간의 직접 접촉을 구현하여 제1 표시 기판(100_5)의 접촉 불량 등을 용이하게 확인하여 관리할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 배면 평면도이다. 도 15은 도 14의 XVI-XVI'를 따라 자른 단면도이다.
본 실시예에 따른 제1 표시 기판(100_6)은 보조 도전층(180_6)이 제1 베이스 기판(110)의 타면 상에 부분적으로 배치된다는 점에서 일 실시예에 따른 표시 장치(1)와 차이가 있다. 본 실시예에서, 보조 도전층(180_6)은 비표시 영역(NDA)에 배치되되, 표시 영역(DPA)에는 배치되지 않을 수 있다. 다만, 이에 제한되지 않고, 보조 도전층(180_6)의 적어도 일부는 표시 영역(DPA)에 배치될 수도 있다. 도 15에는 보조 도전층(180_6) 및 공통 전극(CME) 간의 전기적 연결 방식으로서, 도 6를 참조하여 상술한 바와 같이 제1 표시 기판(100_6)의 제2 방향(Y) 타측 단부에 배치되는 연결 도전층(CTL)을 통해 전기적으로 연결하는 것을 도시하였으나, 이에 제한되지 않고, 도 7 및 도 8를 참조하여 상술한 바와 같이 연결 도전층(CTL)이 제2 회로 기판(600) 및 보조 도전층(180_6)과 접촉하거나, 컨택홀(CNT20)을 도입하는 방식으로 보조 도전층(180_6)과 공통 전극(CME)을 전기적으로 연결할 수 있다.
또한, 본 실시예에서 제1 표시 기판(100_6)은 리지드(rigid)한 제1 베이스 기판(110)을 포함할 수 있으나, 이에 제한되지 않고 도 9 내지 도 13를 참조하여 상술한 바와 같이 플렉시블한 제1 베이스 기판(110)을 포함할 수도 있을 것이다.
일 실시예에 따른 표시 장치(1_6)에 의하면, 연결 도전층(CTL)을 포함하는 제1 표시 기판(100_6)을 포함하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다. 구체적으로, 공통 전극(CME)에는 제9 데이터 도전 금속층(149)을 통해 제2 전원 라인(ELVSL)으로부터 인가되는 제2 전원 전압이 인가되며, 접촉 패드(CPD)는 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제9 데이터 도전 금속층(149)과 전기적으로 연결될 수 있다. 또한, 연결 도전층(CTL)은 접촉 패드(CPD) 및 보조 도전층(180)과 각각 접촉하여, 접촉 패드(CPD)와 보조 도전층(180)을 전기적으로 연결할 수 있다. 따라서, 제9 데이터 도전 금속층(149), 접촉 패드(CPD) 및 연결 도전층(CTL)은 보조 도전층(180_6) 및 공통 전극(CME)을 전기적으로 연결하여 공통 전극(CME)에 인가되는 제2 전원 전압의 전압 강하를 최소화할 수 있다.
또한, 일 실시예에 따른 표시 장치(1)에 의하면, 외부로부터 인가되는 전자파 및 정전기를 차폐하고, 반도체층(150)의 광노출을 방지하며, 방열 특성을 갖는 보조 도전층(180_6)을 포함하여 표시 장치(1_6)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 제1 표시 기판(100_6)은 제1 베이스 기판(110)의 타면 상에 부분적으로 배치되는 보조 도전층(180_6)을 통해 불필요한 보조 도전층(180_6)과 제1 표시 기판(100_6)에 포함되는 각종 도전층 간에 발생하는 기생 커패시터의 형성을 최소화할 수 있다. 따라서, 본 실시예에 따른 제1 표시 기판(100_6)을 포함하는 표시 장치(1_6)의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
100: 제1 표시 기판
180: 보조 도전층
200: 제2 표시 기판
300: 충진층
CTL: 연결 도전층
PXE: 화소 전극
EML: 발광층
CME: 공통 전극

Claims (20)

  1. 기판;
    상기 기판의 일면 상에 배치된 화소 전극;
    상기 화소 전극 상에 배치된 발광층;
    상기 발광층 상에 배치된 공통 전극;
    상기 기판의 일면 상에 배치되고 상기 공통 전극에 전압을 인가하는 전원 배선;
    상기 기판의 타면에 배치된 제1 보조 도전층; 및
    적어도 부분적으로 상기 기판의 일 측면 상에 배치되며, 상기 제1 보조 도전층과 상기 전원 배선을 전기적으로 연결하는 제1 연결 도전층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    타측 단부가 상기 기판의 일측 단부에 부착되는 복수개의 제1 회로 기판;
    상기 제1 회로 기판의 일측 단부에 부착되는 복수개의 제2 회로 기판; 및
    상기 제2 회로 기판 및 상기 제1 보조 도전층 사이에 배치되는 제2 연결 도전층을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 각 제1 회로 기판은 일 방향을 따라 배열되되,
    상기 각 제1 연결 도전층은 상기 각 제1 회로 기판 사이에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 연결 도전층은 상기 기판의 상기 일 측면에 접하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 연결 도전층은 금속 페이스트 또는 도전성 테이프를 포함하는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 연결 도전층은 상기 전원 배선과 접촉하는 표시 장치.
  7. 제1 항에 있어서,
    상기 기판 및 상기 화소 전극 사이에 배치되는 절연층; 및
    상기 발광층 및 상기 절연층을 관통하는 컨택홀을 통해 상기 공통 전극과 접촉하는 제2 보조 도전층을 더 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 기판은 플렉시블 기판인 표시 장치.
  9. 제8 항에 있어서,
    상기 기판은 메인 영역, 상기 메인 영역으로부터 연장되며 벤딩되는 벤딩 영역, 및 상기 벤딩 영역으로부터 연장되며 상기 메인 영역과 평행하는 서브 영역을 포함하되,
    상기 제1 보조 도전층은 상기 기판의 상기 메인 영역의 타면 상에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 보조 도전층은 상기 기판의 타면에서 전면적으로 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되,
    상기 제1 보조 도전층은 상기 기판의 타면 상에서 상기 비표시 영역에 배치되는 표시 장치.
  12. 기판;
    상기 기판의 일면 상에 배치된 절연층;
    상기 절연층 상에 배치된 전원 배선;
    상기 절연층 상에 배치된 화소 전극;
    상기 화소 전극 상에 배치된 발광층;
    상기 발광층 상에 배치되며, 상기 전원 배선으로부터 전압을 인가받는 공통 전극;
    상기 기판의 일면 상에 배치되고 상기 공통 전극에 전압을 인가하는 전원 배선; 및
    상기 기판의 타면에 배치된 보조 도전층을 포함하되,
    상기 전원 배선은 상기 절연층을 관통하는 컨택홀을 통해 상기 보조 도전층과 전기적으로 연결되는 표시 장치.
  13. 제12 항에 있어서,
    상기 보조 도전층은 상기 기판의 타면에서 전면적으로 배치되는 표시 장치.
  14. 제12 항에 있어서,
    상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되,
    상기 컨택홀은 상기 비표시 영역에 배치되는 표시 장치.
  15. 제12 항에 있어서,
    상기 기판은 표시 영역 및 상기 표시 영역을 둘러싸며 배치되는 비표시 영역을 포함하되,
    상기 보조 도전층은 상기 기판의 타면 상에서 상기 비표시 영역에 배치되는 표시 장치.
  16. 제12 항에 있어서,
    상기 기판은 플렉시블 기판인 표시 장치.
  17. 제16 항에 있어서,
    상기 기판은 메인 영역, 상기 메인 영역으로부터 연장되며 벤딩되는 벤딩 영역, 및 상기 벤딩 영역으로부터 연장되며 상기 메인 영역과 평행하는 서브 영역을 포함하되,
    상기 보조 도전층은 상기 기판의 상기 메인 영역의 타면 상에 배치되는 표시 장치.
  18. 제12 항에 있어서,
    적어도 부분적으로 상기 기판의 일 측면 상에 배치되며, 상기 보조 도전층과 상기 전원 배선을 전기적으로 연결하는 제1 연결 도전층을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    타측 단부가 상기 기판의 일측 단부에 부착되는 복수개의 제1 회로 기판;
    상기 제1 회로 기판의 일측 단부에 부착되는 복수개의 제2 회로 기판; 및
    상기 제2 회로 기판 및 상기 보조 도전층 사이에 배치되는 제2 연결 도전층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 각 제1 회로 기판은 일 방향을 따라 배열되되,
    상기 각 제1 연결 도전층은 상기 각 제1 회로 기판 사이에 배치되는 표시 장치.
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