KR20220030588A - Power semiconductor device and method of fabricating the same - Google Patents

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Abstract

The present invention provides a power semiconductor device of silicon carbide which may reduce electric field concentration in a trench edge and mobility scatter in a channel region to increase reliability, and a method of fabricating the same. The power semiconductor device comprises: a semiconductor layer of silicon carbide (SiC); at least one trench recessed inside of the semiconductor layer from a surface of the semiconductor layer by a predetermined depth; a gate insulation layer formed on at least inner surface of the at least one trench; at least one gate electrode layer formed on the gate insulation layer to bury the at least one trench; a first conductive drift region formed on the semiconductor layer under the at least one gate electrode layer, and including a projection part making contact with a part of the at least one trench; a second conductive well region to surround sides and bottom edges of the at least one trench and formed on the semiconductor layer making contact with the drift region; a first conductive source region formed at the semiconductor layer elongating between the well region and sides of the at least one trench from a surface of the semiconductor layer; and a channel region formed on the semiconductor layer between the source region and the projection part of the drift region.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}Power semiconductor device and method of manufacturing the same

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device for switching power transmission and a method of manufacturing the same.

전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device that operates in a high voltage and high current environment. Such power semiconductor devices are used in fields requiring high power switching, for example, power conversion, power converters, inverters, and the like. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), or the like. Such a power semiconductor device is basically required to withstand high voltage, and recently, a high-speed switching operation is additionally required.

이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, a power semiconductor device using silicon carbide (SiC) instead of conventional silicon (Si) is being studied. Silicon carbide (SiC) is a wide-gap semiconductor material having a higher bandgap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, silicon carbide has a higher breakdown voltage than silicon, and exhibits excellent heat dissipation, so that it can be operated at a high temperature.

이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 구조의 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있어서, 이러한 트렌치 하부를 보호하기 위해서 다양한 구조가 적용되고 있지만 수직 채널 구조에서 그 전계를 완화하는 데 한계가 있다. In order to increase the channel density of a power semiconductor device using such silicon carbide, a trench-type gate structure having a vertical structure is being studied. In such a trench-type gate structure, there is a problem in that an electric field is concentrated at the edge of the trench, and various structures are applied to protect the lower portion of the trench, but there is a limit in alleviating the electric field in the vertical channel structure.

나아가, 도 7에 도시된 바와 같이, 실리콘 카바이드는 에피 성장 시 그 본딩 구조로 인하여 각 테라스(terrace)에서 성장을 하기 때문에 (0001) 면으로 직접 성장이 어려워 약 4도 각도 틸트 하여 성장을 한다. 이로 인해서, 수직으로 트렌치를 형성하더라도 트렌치 측벽들 간의 결정 방향이 다르기 때문에 트렌치 측벽들을 따라서 형성된 채널 영역에서 이동도(mobility) 산포가 크게 발생되는 문제가 있다.Furthermore, as shown in FIG. 7, since silicon carbide grows on each terrace due to its bonding structure during epi-growth, it is difficult to grow directly on the (0001) plane, so it is grown by tilting it at an angle of about 4 degrees. For this reason, even when the trench is formed vertically, there is a problem in that mobility distribution is greatly generated in the channel region formed along the sidewalls of the trench because the crystal directions between the sidewalls of the trench are different.

대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)Republic of Korea Publication No. 2011-0049249 (published on May 11, 2011)

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 트렌치 모서리에서 전계 집중을 완화하고, 채널 영역에서 이동도 산포를 줄여 그 신뢰성을 높일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a silicon carbide power semiconductor device capable of improving reliability by reducing electric field concentration at trench edges and reducing mobility dispersion in a channel region, and a method for manufacturing the same do it with However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 적어도 내면 상에 형성된 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 상기 적어도 하나의 게이트 전극층 아래의 상기 반도체층에 형성되고, 상기 적어도 하나의 트렌치의 바닥면의 일부분에 접하는 돌출부를 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 트렌치의 측면들 및 바닥 모서리들을 둘러싸며 상기 드리프트 영에 접하도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 반도체층의 표면으로부터 상기 상기 웰 영역 및 상기 상기 적어도 하나의 트렌치의 측면들 사이로 신장되게 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 소오스 영역 및 상기 드리프트 영역의 상기 돌출부 사이의 상기 반도체층에 형성된 채널 영역을 포함한다.A power semiconductor device according to an aspect of the present invention for solving the above problems includes a semiconductor layer of silicon carbide (SiC), and at least one trench formed by recessing a predetermined depth into the semiconductor layer from the surface of the semiconductor layer; , a gate insulating layer formed on at least an inner surface of the at least one trench; at least one gate electrode layer formed on the gate insulating layer to fill the at least one trench; and the semiconductor layer under the at least one gate electrode layer. a drift region having a first conductivity type, comprising a protrusion abutting a portion of a bottom surface of the at least one trench; A well region formed in the semiconductor layer to be formed so as to have a second conductivity type, and formed in the semiconductor layer to extend from a surface of the semiconductor layer to side surfaces of the well region and the at least one trench, the first a source region having a conductivity type; and a channel region formed in the semiconductor layer between the source region and the protrusion of the drift region.

상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 적어도 하나의 트렌치의 상기 바닥면의 중심부를 노출하면서 상기 바닥 모서리들을 둘러싸도록 상기 적어도 하나의 트렌치보다 깊게 상기 반도체층에 형성될 수 있다.According to the power semiconductor device, the well region may be formed in the semiconductor layer deeper than the at least one trench to surround the bottom corners while exposing a central portion of the bottom surface of the at least one trench.

상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 반도체층의 표면으로부터 상기 적어도 하나의 트렌치의 측면들을 따라서 신장되고 상기 적어도 하나의 트렌치의 바닥 모서리를 덮도록 상기 반도체층에 형성되고, 상기 채널 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에 형성될 수 있다.According to the power semiconductor device, the source region is formed in the semiconductor layer so as to extend along side surfaces of the at least one trench from the surface of the semiconductor layer and cover a bottom edge of the at least one trench, and the channel region comprises: It may be formed under the bottom surface of the at least one trench.

상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 드리프트 영역의 상기 돌출부와 접하도록 형성되고, 상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 드리프트 영역의 일부일 수 있다.According to the power semiconductor device, the source region is formed to be in contact with the protrusion of the drift region under the bottom surface of the at least one trench, the channel region has a first conductivity type to form an accumulation channel, It may be part of the drift region.

상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 소오스 영역의 단부를 덮도록 형성되고, 상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 웰 영역의 일부일 수 있다.According to the power semiconductor device, the well region is formed to cover an end of the source region under a bottom surface of the at least one trench, the channel region has a second conductivity type such that an inversion channel is formed, and the well region It can be part of an area.

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고, 상기 적어도 하나의 트렌치는 상기 일 방향을 기준으로 양측면들 및 상기 양측면들에 연결된 양측 바닥 모서리들을 포함하고, 상기 웰 영역은 상기 적어도 하나의 트렌치의 양측면들을 덮고 상기 적어도 하나의 트렌치의 상기 양측 바닥 모서리들을 덮도록 상기 적어도 하나의 트렌치의 상기 바닥면 아래로 신장될 수 있다.According to the power semiconductor device, the at least one trench extends in one direction in a line type, and the at least one trench includes both side surfaces and both side bottom edges connected to the both side surfaces with respect to the one direction, and the A well region may extend below the bottom surface of the at least one trench to cover both sides of the at least one trench and to cover both bottom edges of the at least one trench.

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고, 상기 게이트 절연층은 상기 복수의 트렌치들의 적어도 내면 상에 형성되고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 각각 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들을 포함할 수 있다.According to the power semiconductor device, the at least one trench includes a plurality of trenches extending in one direction in a line type and arranged in parallel with each other, and the gate insulating layer is formed on at least inner surfaces of the plurality of trenches, The at least one gate electrode layer may include a plurality of gate electrode layers formed on the gate insulating layer to respectively fill the plurality of trenches.

상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 복수의 트렌치들의 양측면들을 덮도록 상기 복수의 트렌치들의 사이의 상기 반도체층에 형성되고 상기 복수의 트렌치들의 양측 바닥 모서리들을 덮도록 상기 복수의 트렌치들의 상기 바닥면 아래로 신장될 수 있다.According to the power semiconductor device, the well region is formed in the semiconductor layer between the plurality of trenches to cover both side surfaces of the plurality of trenches, and is formed in the plurality of trenches to cover both bottom corners of the plurality of trenches. It can be stretched below the floor surface.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성될 수 있다.The power semiconductor device may further include a drain region having a first conductivity type in the semiconductor layer under the drift region, wherein the drain region is doped to a higher concentration than the drift region.

상기 전력 반도체 소자에 따르면, 상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.According to the power semiconductor device, the drain region may be provided as a silicon carbide substrate having a first conductivity type, and the drift region may be formed as an epitaxial layer on the drain region.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 트렌치 모서리에 전계 집중을 완화하고 채널 영역에서 이동도 산포를 줄여서 소자의 신뢰성을 높일 수 있다. According to the power semiconductor device and the method for manufacturing the same according to an embodiment of the present invention made as described above, the reliability of the device can be improved by alleviating the concentration of the electric field at the trench edge and reducing the mobility dispersion in the channel region.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 단면도이다.
도 2 내지 도 3은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 4 내지 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 개략적인 도면들이다.
도 7은 실리콘 카바이드의 에피택셜층 형성을 보여주는 단면도이다.1 is a schematic cross-sectional view showing a power semiconductor device according to an embodiment of the present invention.
2 to 3 are schematic views showing power semiconductor devices according to other embodiments of the present invention.
4 to 6 are schematic views showing power semiconductor devices according to still other embodiments of the present invention.
7 is a cross-sectional view illustrating the formation of an epitaxial layer of silicon carbide.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like numbers refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the purpose of explanation, and thus are provided to explain the general structures of the present invention.

동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Like reference signs indicate like elements. When referring to one component as being on another component, such as a layer, region, or substrate, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one configuration as being “directly on” of another, it is understood that intervening configurations do not exist.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a power semiconductor device 100 according to an embodiment of the present invention.

도 1을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.Referring to FIG. 1 , the power semiconductor device 100 may include at least a semiconductor layer 105 , a gate insulating layer 118 , and a gate electrode layer 120 . For example, the power semiconductor device 100 may have a power MOSFET structure.

반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다. The semiconductor layer 105 may refer to one or more semiconductor material layers, for example, one or multiple epitaxial layers. Furthermore, the semiconductor layer 105 may refer to one or multiple epitaxial layers on a semiconductor substrate.

예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다. For example, the semiconductor layer 105 may be made of silicon carbide (SiC). More specifically, the semiconductor layer 105 may include at least one epitaxial layer of silicon carbide.

실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider bandgap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Accordingly, the power semiconductor device 100 using silicon carbide as the semiconductor layer 105 has a high breakdown voltage and excellent heat dissipation characteristics compared to the case where silicon is used, and may exhibit stable operating characteristics even at high temperatures.

보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다. 나아가, 드리프트 영역(107)은 그 일부분이 상방으로 신장된 돌출부(107a)를 포함할 수 있다.More specifically, the semiconductor layer 105 may include a drift region 107 . The drift region 107 may have the first conductivity type, and may be formed by implanting impurities of the first conductivity type into a portion of the semiconductor layer 105 . For example, the drift region 107 may be formed by doping an impurity of the first conductivity type into an epitaxial layer of silicon carbide. Further, the drift region 107 may include a protrusion 107a, a portion of which extends upward.

웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105)에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.The well region 110 may be formed in contact with the drift region 107 in the semiconductor layer 105 and may have a second conductivity type. For example, the well region 110 may be formed by doping the semiconductor layer 105 with impurities of a second conductivity type opposite to the first conductivity type.

예를 들어, 웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸면서 드리프트 영역(107)에 접하도록 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)의 돌출부(107a)의 측면을 둘러싸고 드리프트 영역(107)의 다른 부분 상에 형성될 수 있다. 전력 반도체 소자(100)의 동작 시, 돌출부(107a)는 전하의 수직 이동 경로를 제공할 수 있다.For example, the well region 110 may be formed to surround at least a portion of the drift region 107 and be in contact with the drift region 107 . More specifically, the well region 110 may surround a side surface of the protrusion 107a of the drift region 107 and be formed on another portion of the drift region 107 . During operation of the power semiconductor device 100 , the protrusion 107a may provide a vertical movement path of electric charges.

도 1에는, 웰 영역(110)이 두 영역으로 이격되게 형성되고, 그 사이에 수직 부분(107a)이 한정되는 것으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 수직 부분(107a)은 웰 영역(110)에 의해서 그 측면이 한바퀴 둘러싸인 형상일 수도 있다.In FIG. 1 , the well region 110 is formed to be spaced apart into two regions and the vertical portion 107a is defined therebetween, but other various modifications may be made. For example, the vertical portion 107a may have a shape in which a side surface thereof is surrounded by the well region 110 once.

소오스 영역(source region, 112)은 제 1 도전형을 갖도록 반도체층(105)에 형성될 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110) 상에 또는 웰 영역(110) 내에 형성될 수 있다. 예를 들어, 소오스 영역(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.A source region 112 may be formed in the semiconductor layer 105 to have a first conductivity type. For example, the source region 112 may be formed on or within the well region 110 . For example, the source region 112 may be formed by doping the semiconductor layer 105 or the well region 110 with impurities of the first conductivity type. The source region 112 may be formed by doping a higher concentration of impurities of the first conductivity type than the drift region 107 .

부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.Additionally, the drain region 102 may be formed in the semiconductor layer 105 under the drift region 107 and may have a first conductivity type. For example, the drain region 102 may be doped at a higher concentration than the drift region 107 .

일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다. 나아가, 드리프트 영역(107)은 드레인 영역(102) 상의 에피택셜층으로 형성될 수 있다. 이 경우, 드리프트 영역(107)을 형성하는 에피택셜층은 도 7에 도시된 바와 같이, 드레인 영역(102)을 포함하는 기판 상에 소정 각도로 틸팅되어 형성될 수도 있다.In some embodiments, the drain region 102 may be provided as a substrate of silicon carbide having a first conductivity type. In this case, the drain region 102 may be understood as a part of the semiconductor layer 105 or as a substrate separate from the semiconductor layer 105 . Furthermore, the drift region 107 may be formed as an epitaxial layer on the drain region 102 . In this case, the epitaxial layer forming the drift region 107 may be formed by tilting the substrate including the drain region 102 at a predetermined angle as shown in FIG. 7 .

적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 트렌치(116)는 바닥면(116a), 측면들(116b) 및 바닥 모서리들(116c)를 포함할 수 있다. 예를 들어, 트렌치(116)는 반도체층(105)의 표면으로부터 웰 영역(110) 및 소오스 영역(112)의 일부분을 식각하고 드리프트 영역(107)의 돌출부(107a)에 접하도록 형성될 수 있다. 이에 따라, 드리프트 영역(107)의 돌출부(107a)는 트렌치(116)의 바닥면(116a)의 일부분에 접하게 될 수 있다.The at least one trench 116 may be formed by recessing a predetermined depth into the semiconductor layer 105 from the surface of the semiconductor layer 105 . The trench 116 may include a bottom surface 116a , sides 116b and bottom edges 116c . For example, the trench 116 may be formed to etch a portion of the well region 110 and the source region 112 from the surface of the semiconductor layer 105 and contact the protrusion 107a of the drift region 107 . . Accordingly, the protrusion 107a of the drift region 107 may come into contact with a portion of the bottom surface 116a of the trench 116 .

나아가, 트렌치(116)와 인접한 부분에서 웰 영역(110)은 그 가장자리가 파여 절곡된 형상을 갖게 되고, 트렌치(116)는 이러한 웰 영역(110)의 절곡된 부분 상에 안착된 구조를 갖게 될 수 있다. 이에 따라, 웰 영역(110)은 트렌치(116)의 측면들(116b) 및 바닥 모서리들(116c)을 둘러싸며 드리프트 영역(107)과 접하도록 형성될 수 있다.Further, in the portion adjacent to the trench 116 , the well region 110 has a bent shape due to its edge being dug, and the trench 116 has a structure seated on the bent portion of the well region 110 . can Accordingly, the well region 110 may be formed to surround the side surfaces 116b and bottom corners 116c of the trench 116 and to be in contact with the drift region 107 .

또한, 소오스 영역(112)은 반도체층(105)의 표면으로부터 웰 영역(110) 및 트렌치(116)의 측면들(116b) 사이로 신장되게 반도체층(105)에 형성될 수 있다. 예를 들어, 웰 영역(110)과 소오스 영역(112)은 서로 별도로 반도체층(105)에 형성될 수 있다. 다른 예로, 웰 영역(110)을 먼저 형성하고 웰 영역(110) 내에 소오스 영역(112)을 형성할 수도 있다.Also, the source region 112 may be formed in the semiconductor layer 105 to extend from the surface of the semiconductor layer 105 to the well region 110 and the side surfaces 116b of the trench 116 . For example, the well region 110 and the source region 112 may be formed in the semiconductor layer 105 separately from each other. As another example, the well region 110 may be formed first, and then the source region 112 may be formed in the well region 110 .

일부 실시예에서, 트렌치(116)의 개수는 전력 반도체 소자(100)의 성능에 따라서 하나 또는 복수로 적절하게 선택될 수 있고, 라인 타입 또는 행렬 구조 등 다양하게 배열될 수 있다.In some embodiments, the number of trenches 116 may be appropriately selected from one or a plurality according to the performance of the power semiconductor device 100 , and may be variously arranged, such as a line type or a matrix structure.

게이트 절연층(118)은 트렌치(116)의 적어도 내면 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치(116)의 내면 및 트렌치(116) 외측의 반도체층(105) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측벽 상에 형성된 부분보다 두꺼울 수도 있다.The gate insulating layer 118 may be formed on at least an inner surface of the trench 116 . For example, the gate insulating layer 118 may be formed on the inner surface of the trench 116 and the semiconductor layer 105 outside the trench 116 . The thickness of the gate insulating layer 118 may be uniform, or the portion formed on the bottom surface of the trench 116 may be thicker than the portion formed on the sidewall in order to lower the electric field at the bottom portion of the trench 116 .

예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.For example, the gate insulating layer 118 may include an insulating material such as silicon oxide, silicon carbide oxide, silicon nitride, hafnium oxide, zirconium oxide, aluminum oxide, or a stacked structure thereof.

적어도 하나의 게이트 전극층(120)은 적어도 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.At least one gate electrode layer 120 may be formed on the gate insulating layer 118 to fill at least the trench 116 . For example, the gate electrode layer 120 may include a suitable conductive material, such as polysilicon, metal, metal nitride, metal silicide, or the like, or may include a stacked structure thereof.

일부 실시예에서, 게이트 전극층(120)은 트렌치(116) 내부를 매립하고 반도체층(105) 상으로 더 돌출되게 형성될 수 있다. 나아가, 게이트 전극층(120)의 돌출된 부분은 웰 영역(110) 또는 소오스 영역(112) 상으로 더 신장될 수도 있다. 이에 따라, 게이트 전극층(120)의 돌출된 부분의 단면적이 트렌치(116) 내에 매립된 부분의 단면적보다 더 클 수 있다.In some embodiments, the gate electrode layer 120 may be formed to fill the inside of the trench 116 and to further protrude onto the semiconductor layer 105 . Furthermore, the protruding portion of the gate electrode layer 120 may further extend onto the well region 110 or the source region 112 . Accordingly, the cross-sectional area of the protruding portion of the gate electrode layer 120 may be larger than the cross-sectional area of the buried portion in the trench 116 .

일부 실시예에서, 웰 영역(110)은 트렌치(116)의 바닥면(116a)위 적어도 중심부를 노출하면서 바닥 모서리들(116c)을 둘러싸도록 트렌치(116)보다 깊게 반도체층(105)에 형성될 수 있다. 드리프트 영역(107)의 돌출부(107a)는 웰 영역(110)에 의해서 노출된 트렌치(116)의 바닥면(116a)의 중심부에서 게이트 절연층(118) 및 웰 영역(110)에 접하도록 형성될 수 있다.In some embodiments, the well region 110 may be formed in the semiconductor layer 105 deeper than the trench 116 to surround the bottom edges 116c while exposing at least a central portion above the bottom surface 116a of the trench 116 . can The protrusion 107a of the drift region 107 is to be formed in contact with the gate insulating layer 118 and the well region 110 at the center of the bottom surface 116a of the trench 116 exposed by the well region 110 . can

채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)의 돌출부(107a) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 드리프트 영역(107)의 돌출부(107a)로부터 소오스 영역(112)으로 이어지도록 게이트 전극층(120)에 인접하게 웰 영역(110) 내에 형성될 수 있다. The channel region 110a may be formed in the semiconductor layer 105 between the source region 112 and the protrusion 107a of the drift region 107 . For example, the channel region 110a may be formed in the well region 110 adjacent to the gate electrode layer 120 so as to extend from the protrusion 107a of the drift region 107 to the source region 112 .

예를 들어, 소오스 영역(112)은 반도체층(105)의 표면으로부터 트렌치(116)의 측면들(116b)을 따라서 신장되고 트렌치(116)의 바닥 모서리(116c)를 덮도록 반도체층(105)에 형성되고, 채널 영역(110a)은 트렌치(116)의 바닥면(116a) 아래에 형성될 수 있다.For example, the source region 112 extends from the surface of the semiconductor layer 105 along the sides 116b of the trench 116 and covers the bottom edge 116c of the trench 116 . , and the channel region 110a may be formed under the bottom surface 116a of the trench 116 .

보다 구체적으로 보면, 웰 영역(110)은 트렌치(116)의 바닥면(116a) 아래에서 소오스 영역(112)의 단부를 덮도록 형성되고, 채널 영역(110a)은 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다. 이 경우, 채널 영역(110a)은 트렌치(116)의 바닥면(116a)을 따라서 기판 또는 드레인 영역(102)과 평행하게 수평 구조로 형성될 수 있다.More specifically, the well region 110 is formed to cover the end of the source region 112 under the bottom surface 116a of the trench 116 , and the channel region 110a is formed with an inversion channel. It may have a second conductivity type as much as possible. In this case, the channel region 110a may be formed in a horizontal structure parallel to the substrate or drain region 102 along the bottom surface 116a of the trench 116 .

채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.Since the channel region 110a has a doping type opposite to that of the source region 112 and the drift region 107 , the channel region 110a may form a diode junction junction with the source region 112 and the drift region 107 . can Accordingly, although the channel region 110a does not allow the movement of charges under normal circumstances, when an operating voltage is applied to the gate electrode layer 120 , an inversion channel is formed therein to allow the movement of charges. .

일부 실시예에서, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110)과 연속적으로 연결되게 일체로 형성될 수 있다. 채널 영역(110a)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In some embodiments, the channel region 110a may be a part of the well region 110 . In this case, the channel region 110a may be integrally formed to be continuously connected to the well region 110 . The doping concentration of the impurity of the second conductivity type in the channel region 110a may be the same as that of other portions of the well region 110 or may be different for controlling the threshold voltage.

웰 콘택 영역(114)은 소오스 영역(112) 내에 또는 웰 영역(110) 상에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 영역(112) 내에 형성될 수 있다. 웰 콘택 영역(114)은 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.The well contact region 114 may be formed in the source region 112 or on the well region 110 . For example, the well contact region 114 may extend from the well region 110 through the source region 112 and may have the second conductivity type. One or a plurality of well contact regions 114 may be formed in the source region 112 . The well contact region 114 may be doped with an impurity of the second conductivity type at a higher concentration than the well region 110 in order to lower the contact resistance.

층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.The interlayer insulating layer 130 may be formed on the gate electrode layer 120 . For example, the interlayer insulating layer 130 may include a suitable insulating material, such as an oxide layer, a nitride layer, or a laminate structure thereof.

소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.The source electrode layer 140 may be formed on the interlayer insulating layer 130 and may be commonly connected to the source region 112 and the well contact region 114 . For example, the source electrode layer 140 may be formed of an appropriate conductive material, metal, or the like.

전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다. In the above-described power semiconductor device 100 , the first conductivity type and the second conductivity type may have opposite conductivity types, but may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112), 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 채널 영역(110a)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.More specifically, when the power semiconductor device 100 is an N-type MOSFET, the drift region 107 is an N- region, the source region 112 and the drain region 102 are an N+ region, and the well region 110 and The channel region 110a may be a P− region, and the well contact region 114 may be a P+ region.

전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 돌출부(107a)를 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 게이트 전극층(120)의 바닥면 아래를 따라서 수평 방향으로 흐르다가 이어서 소오스 영역(112)을 따라서 게이트 전극층(120)의 측면을 따라서 수직 방향으로 흐를 수 있다.In operation of the power semiconductor device 100 , a current flows from the drain region 102 in a generally vertical direction along the protrusion 107a of the drift region 107 , and then through the channel region 110a of the gate electrode layer 120 . It may flow in a horizontal direction along the bottom surface and then in a vertical direction along the side surface of the gate electrode layer 120 along the source region 112 .

전력 반도체 소자(100)에 있어서, 웰 영역(110)은 게이트 전극층(120)의 바닥 모서리들 또는 트렌치(116)의 바닥 모서리들(116c)을 모두 둘러쌀 수 있다. 이에 따라서, 게이트 전극층(120)의 바닥 모서리들 또는 트렌치(116)의 바닥 모서리들(116c)에 전계가 집중되는 문제를 완화시킬 수 있다. 나아가, 소오스 영역(112)이 트렌치(116)의 바닥 모서리들(116c)까지 신장됨에 따라서, 트렌치(116)의 바닥 모서리들(116c)에 전계가 집중되는 문제를 더욱 완화시킬 수 있다.In the power semiconductor device 100 , the well region 110 may surround all bottom edges of the gate electrode layer 120 or bottom edges 116c of the trench 116 . Accordingly, it is possible to alleviate the problem that the electric field is concentrated at the bottom edges of the gate electrode layer 120 or the bottom edges 116c of the trench 116 . Furthermore, as the source region 112 extends to the bottom edges 116c of the trench 116 , the problem of electric field concentration on the bottom edges 116c of the trench 116 may be further alleviated.

나아가, 에피 성장 시 트렌치(116)이 측벽들의 방향이 편차를 보이더라도, 소오스 영역(112)이 트렌치(116)의 측벽들을 따라서 형성되고 채널 영역(110a)이 트렌치(116)의 바닥면(116a) 아래에 형성됨에 따라서, 채널 영역(110a)의 이동도 편차가 생기지 않게 된다.Furthermore, even if the direction of the sidewalls of the trench 116 is different during epi-growth, the source region 112 is formed along the sidewalls of the trench 116 and the channel region 110a is formed on the bottom surface 116a of the trench 116 . ), there is no variation in mobility of the channel region 110a.

이에 따라, 전력 반도체 소자(100)에서 게이트 절연층(118)에 걸리는 전계 마진을 높여, 전력 반도체 소자(100)의 동작 신뢰성을 높일 수 있다. 나아가, 트렌치(116)의 바닥면의 전계를 낮추고, 게이트 절연층(118)에 걸리는 전계를 낮춤으로써, 드리프트 영역(107)의 수직 부분(107a)의 정션 저항을 낮출 수 있는 여지가 생긴다.Accordingly, the electric field margin applied to the gate insulating layer 118 in the power semiconductor device 100 may be increased, thereby increasing the operational reliability of the power semiconductor device 100 . Furthermore, by lowering the electric field at the bottom of the trench 116 and lowering the electric field applied to the gate insulating layer 118 , there is a room for lowering the junction resistance of the vertical portion 107a of the drift region 107 .

이하에서는 전력 반도체 소자(100)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the power semiconductor device 100 will be described.

실리콘 카바이드(SiC)의 반도체층(105)에 돌출부(107a)를 포함하고 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.The drift region 107 including the protrusion 107a and having the first conductivity type may be formed in the semiconductor layer 105 of silicon carbide (SiC). For example, the drift region 107 may be formed on the drain region 102 having the first conductivity type. In some embodiments, drain region 102 is provided as a substrate of silicon carbide having a first conductivity type, and drift region 107 may be formed as one or more epitaxial layers on this substrate.

이어서, 반도체층(105)에 드리프트 영역(107)에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 예를 들어, 웰 영역(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.Next, the well region 110 having the second conductivity type may be formed in the semiconductor layer 105 to be in contact with the drift region 107 . For example, the forming of the well region 110 may be performed by implanting impurities of the second conductivity type into the semiconductor layer 105 .

이어서, 웰 영역(110) 내에 또는 웰 영역(110) 상에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 상의 반도체층(105)에 또는 웰 영역(110) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.Subsequently, the source region 112 having the first conductivity type may be formed in or on the well region 110 . For example, the forming of the source region 112 may be performed by implanting impurities of the first conductivity type into the semiconductor layer 105 on the well region 110 or into the well region 110 .

나아가, 웰 영역(110) 상에 웰 콘택 영역(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110) 상의 반도체층(105)의 일부에 또는 웰 영역(110)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.Furthermore, a well contact region 114 may be formed on the well region 110 . For example, the well contact region 114 may contain impurities of the second conductivity type in a portion of the semiconductor layer 105 on the well region 110 or in a portion of the well region 110 at a higher concentration than that of the well region 110 . It can be formed by injection.

나아가, 채널 영역(110a)은 소오스 영역(112)과 드리프트 영역(107)의 돌출부(107a) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있고, 반도체층(105)에 제 2 도전형의 불순물을 주입하여 형성할 수 있다.Furthermore, the channel region 110a may be formed in the semiconductor layer 105 between the source region 112 and the protrusion 107a of the drift region 107 . For example, the channel region 110a may be a part of the well region 110 , and may be formed by implanting impurities of the second conductivity type into the semiconductor layer 105 .

전술한 단계들에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.In the above-described steps, impurity implantation or impurity doping may be performed such that ions are implanted into the semiconductor layer 105 or impurities are mixed during formation of the epitaxial layer. However, for implantation of impurities in the selective region, an ion implantation method using a mask pattern may be used.

선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.Optionally, the ion implantation may be followed by a thermal treatment step to activate or diffuse the impurities.

이어서, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 트렌치(116)를 형성할 수 있다.Next, at least one trench 116 may be formed to be recessed by a predetermined depth from the surface of the semiconductor layer 105 into the semiconductor layer 105 .

예를 들어, 트렌치(116)는 소오스 영역(112) 및 웰 영역(110)의 일부분을 부분적으로 식각하여 형성할 수 있다. 트렌치(116)의 바닥면(116a)은 드리프트 영역(107)의 돌출부(107a)와 접하도록 형성될 수 있다.For example, the trench 116 may be formed by partially etching a portion of the source region 112 and the well region 110 . The bottom surface 116a of the trench 116 may be formed to contact the protrusion 107a of the drift region 107 .

예를 들어, 트렌치(116)는 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.For example, the trench 116 may be formed by forming a photomask using photolithography, and then etching the semiconductor layer 105 using the photomask as an etch protective layer.

이어서, 적어도 트렌치들(116)의 내면 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다. Subsequently, a gate insulating layer 118 may be formed on at least inner surfaces of the trenches 116 . For example, the gate insulating layer 118 may be formed of an oxide by oxidizing the semiconductor layer 105 , or may be formed by depositing an insulating material such as oxide or nitride on the semiconductor layer 105 .

이어서, 트렌치들(116)을 매립하도록 게이트 절연층(118) 상에 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.Next, gate electrode layers 120 may be formed on the gate insulating layer 118 to fill the trenches 116 . For example, the gate electrode layer 120 may be formed by forming a conductive layer on the gate insulating layer 118 and then patterning it. The gate electrode layer 120 may be formed by doping polysilicon with impurities or may be formed to include a conductive metal or metal silicide.

패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.The patterning process may be performed using photo lithography and etching processes. The photolithography process includes a process of forming a photoresist pattern with a mask layer using a photolithography process and a developing process, and the etching process includes a process of selectively etching an underlying structure using the photoresist pattern can do.

이어서, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다. 예를 들어, 층간 절연층(130)은 게이트 전극층(120)이 형성된 구조물 상에 적어도 하나의 절연층, 예컨대 산화막을 형성한 후 패터닝하여 형성할 수 있다.Then, the interlayer insulating layer 130 may be formed on the gate electrode layer 120 . For example, the interlayer insulating layer 130 may be formed by forming at least one insulating layer, for example, an oxide layer, on the structure on which the gate electrode layer 120 is formed and then patterning it.

이어서, 층간 절연층(130) 상에 소오스 영역(112) 및 웰 콘택 영역(114)에 연결되게 소오스 전극층(140)을 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.Subsequently, the source electrode layer 140 may be formed on the interlayer insulating layer 130 to be connected to the source region 112 and the well contact region 114 . For example, the source electrode layer 140 may be formed by forming a conductive layer, for example, a metal layer, on the interlayer insulating layer 130 and then patterning it.

도 2 및 도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자들(100a, 100b)를 보여주는 개략적인 사시도이다. 이 실시예에 따른 전력 반도체 소자들(100a, 100b)는 도 1의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 서로 참조할 수 있고 중복된 설명은 생략된다.2 and 3 are schematic perspective views showing power semiconductor devices 100a and 100b according to another embodiment of the present invention. The power semiconductor devices 100a and 100b according to this embodiment use or partially modify the power semiconductor device 100 of FIG. 1 , and thus can be referenced to each other, and overlapping descriptions are omitted.

도 2를 참조하면, 전력 반도체 소자(100a)에서, 트렌치(116)는 라인 타입으로 일 방향으로 신장되게 형성될 수 있다. 이에 따라, 트렌치(116)는 일 방향을 기준으로 양측면들(116b) 및 양측면들(116b)에 연결된 양측 바닥 모서리들(116c)을 포함할 수 있다.Referring to FIG. 2 , in the power semiconductor device 100a , the trench 116 may be formed to extend in one direction in a line type. Accordingly, the trench 116 may include both side surfaces 116b and both side bottom corners 116c connected to the both side surfaces 116b in one direction.

웰 영역(110)은 트렌치(116)의 양측면들(116b)을 덮고 양측 바닥 모서리들(116c)을 덮도록 트렌치(116)의 바닥면(116b) 아래로 신장될 수 있다.The well region 110 may extend below the bottom surface 116b of the trench 116 to cover both sides 116b of the trench 116 and to cover both bottom edges 116c of the trench 116 .

트렌치(116)가 라인 타입으로 형성됨에 따라서, 게이트 전극층(120)도 일 방향으로 신장되게 라인 타입으로 형성될 수 있다. 따라서, 게이트 전극층(120)의 양측 바닥 모서리들도 웰 영역(110)에 의해서 둘러싸일 수 있다.As the trench 116 is formed in a line type, the gate electrode layer 120 may also be formed in a line type to extend in one direction. Accordingly, both bottom corners of the gate electrode layer 120 may be surrounded by the well region 110 .

도 3을 참조하면, 전력 반도체 소자(100b)에 있어서, 복수의 트렌치들(116)이 일 방향으로 신장된 라인 타입으로 서로 나란하게 배치되도록 형성될 수 있다.Referring to FIG. 3 , in the power semiconductor device 100b , a plurality of trenches 116 may be formed to be arranged in parallel with each other in a line type extending in one direction.

게이트 절연층(118)은 트렌치들(116)의 내면 상에 형성될 수 있다. 복수의 게이트 전극층들(120)은 트렌치들(116)을 각각 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.The gate insulating layer 118 may be formed on inner surfaces of the trenches 116 . The plurality of gate electrode layers 120 may be formed on the gate insulating layer 118 to fill the trenches 116 , respectively. Accordingly, the gate electrode layers 120 may be formed in the semiconductor layer 105 in a trench type, and may be disposed to extend in parallel in one direction like the trenches 116 .

웰 영역(110)은 트렌치들(116)의 양측면들(116b)을 덮도록 트렌치들(116) 사이의 반도체층(105)에 형성될 수 있다. 나아가, 웰 영역(110)은 트렌치들(116)의 양측 바닥 모서리들(116c)을 덮도록 트렌치들(116)의 바닥면(116a) 아래로 신장될 수 있다. 웰 영역(110)은 트렌치들(116)의 바닥면(116a)의 적어도 중심부를 노출할 수 있고, 이 노출된 부분에 드리프트 영역(107)의 돌출부들(107a)이 웰 영역(110a)에 인접하게 형성될 수 있다The well region 110 may be formed in the semiconductor layer 105 between the trenches 116 to cover both side surfaces 116b of the trenches 116 . Further, the well region 110 may extend below the bottom surfaces 116a of the trenches 116 to cover both bottom edges 116c of the trenches 116 . The well region 110 may expose at least a central portion of the bottom surface 116a of the trenches 116 , in which the protrusions 107a of the drift region 107 are adjacent to the well region 110a in the exposed portion. can be formed

일부 실시예에서, 드리프트 영역(107)은 돌출부들(107a)을 제외하고 웰 영역(110) 아래에서 트렌치들(116) 또는 게이트 전극층들(120)을 가로질러 드레인 영역(102) 상에 배치될 수 있다.In some embodiments, the drift region 107 is to be disposed on the drain region 102 across the trenches 116 or the gate electrode layers 120 under the well region 110 except for the protrusions 107a. can

전력 반도체 소자(100b)에 있어서, 트렌치들(116) 내 게이트 전극층들(120)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있다.In the power semiconductor device 100b, the gate electrode layers 120 in the trenches 116 may be densely disposed in parallel in a stripe type or a line type.

도 4 내지 도 6은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들(100c, 100d, 100e)을 보여주는 개략적인 도면들이다. 전력 반도체 소자(100c)는 도 1의 전력 반도체 소자(100)에서 일부 구성을 변형한 것으로서, 서로 참조할 수 있고 중복된 설명은 생략된다. 전력 반도체 소자들(100d, 100e)은 도 4의 전력 반도체 소자(100c)에 일부 구성을 추가하거나 변형한 것으로서, 서로 참조할 수 있고 중복된 설명은 생략된다.4 to 6 are schematic views showing power semiconductor devices 100c, 100d, and 100e according to still other embodiments of the present invention. The power semiconductor device 100c is a modified configuration of a portion of the power semiconductor device 100 of FIG. 1 , and may be referenced to each other, and overlapping descriptions will be omitted. The power semiconductor devices 100d and 100e have some components added or modified to the power semiconductor device 100c of FIG. 4 , and may refer to each other, and overlapping descriptions will be omitted.

도 4를 참조하면, 전력 반도체 소자(100c)에 있어서, 소오스 영역(112)은 트렌치(116)의 바닥면(116a) 아래에서 드리프트 영역(107)의 돌출부(107a)와 접하도록 형성될 수 있다. 따라서, 소오스 영역(112)의 단부가 웰 영역(110)으로부터 노출되어 드리프트 영역(107)의 돌출부(107a)와 접할 수 있다.Referring to FIG. 4 , in the power semiconductor device 100c , the source region 112 may be formed to contact the protrusion 107a of the drift region 107 under the bottom surface 116a of the trench 116 . . Accordingly, an end of the source region 112 may be exposed from the well region 110 to contact the protrusion 107a of the drift region 107 .

나아가, 채널 영역(107b)은 축적 채널(accumulation channel)이 형성되도록 제 1 도전형을 가질 수 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)의 돌출부(107a)의 일부분으로 형성될 수 있다. 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. Furthermore, the channel region 107b may have a first conductivity type to form an accumulation channel. For example, the channel region 107b may be formed as a portion of the protrusion 107a of the drift region 107 . The channel region 107b may have the same doping type as the source region 112 and the drift region 107 .

이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가되어야, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.In this case, the source region 112 , the channel region 107b , and the drift region 107 have a structure that can be normally electrically connected. However, in the structure of the semiconductor layer 105 of silicon carbide, the band of the channel region 107b bends upward due to the influence of a negative charge generated while carbon clusters are formed in the gate insulating layer 118 , resulting in a potential barrier. this is formed Accordingly, when an operating voltage is applied to the gate electrode layer 120 , an accumulation channel allowing the flow of electric charge or current to flow may be formed in the channel region 107b.

따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 도 1 내지 도 3의 채널 영역(110a)에 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.Accordingly, the threshold voltage to be applied to the gate electrode layer 120 to form an accumulation channel in the channel region 107b is applied to the gate electrode layer 120 to form an inversion channel in the channel region 110a of FIGS. 1 to 3 . It may be significantly lower than the threshold voltage to be applied.

일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다. 이 경우, 드리프트 영역(107)은 채널 영역(107b)을 통해서 소오스 영역(112)에 연결될 수 있다. 채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In some embodiments, the channel region 107b may be integrally formed with the drift region 107 . In this case, the drift region 107 may be connected to the source region 112 through the channel region 107b. The doping concentration of the impurities of the first conductivity type in the channel region 107b may be the same as that of other portions of the drift region 107 or may be different for controlling the threshold voltage.

도 5를 참조하면, 전력 반도체 소자(100d)에서 트렌치(116)는 라인 타입으로 일 방향으로 신장되게 형성될 수 있다. 이에 따라, 트렌치(116)는 일 방향을 기준으로 양측면들(116b) 및 양측면들(116b)에 연결된 양측 바닥 모서리들(116c)을 포함할 수 있다.Referring to FIG. 5 , in the power semiconductor device 100d, the trench 116 may be formed to extend in one direction in a line type. Accordingly, the trench 116 may include both side surfaces 116b and both side bottom corners 116c connected to the side surfaces 116b in one direction.

도 6을 참조하면, 전력 반도체 소자(100e)에서 복수의 트렌치들(116)이 일 방향으로 신장된 라인 타입으로 서로 나란하게 배치되도록 형성될 수 있다. 복수의 게이트 전극층들(120)은 트렌치들(116)을 각각 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.Referring to FIG. 6 , in the power semiconductor device 100e, a plurality of trenches 116 may be formed to be arranged in parallel with each other in a line type extending in one direction. The plurality of gate electrode layers 120 may be formed on the gate insulating layer 118 to fill the trenches 116 , respectively. Accordingly, the gate electrode layers 120 may be formed in the semiconductor layer 105 in a trench type, and may be disposed to extend in parallel in one direction like the trenches 116 .

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiment shown in the drawings, which is merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100, 100a, 100b, 100c, 100d, 100e: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 웰 콘택 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100, 100a, 100b, 100c, 100d, 100e: power semiconductor device
102: drain region
105: semiconductor layer
107: drift zone
110: well area
112: source area
114: well contact area
118: gate insulating layer
120: gate electrode layer
130: interlayer insulating layer
140: source electrode layer

Claims (10)

실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성된 적어도 하나의 트렌치;
상기 적어도 하나의 트렌치의 적어도 내면 상에 형성된 게이트 절연층;
상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층;
상기 적어도 하나의 게이트 전극층 아래의 상기 반도체층에 형성되고, 상기 적어도 하나의 트렌치의 바닥면의 일부분에 접하는 돌출부를 포함하고, 제 1 도전형을 갖는 드리프트 영역;
상기 적어도 하나의 트렌치의 측면들 및 바닥 모서리들을 둘러싸며 상기 드리프트 영에 접하도록 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 반도체층의 표면으로부터 상기 상기 웰 영역 및 상기 상기 적어도 하나의 트렌치의 측면들 사이로 신장되게 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
상기 소오스 영역 및 상기 드리프트 영역의 상기 돌출부 사이의 상기 반도체층에 형성된 채널 영역을 포함하는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
at least one trench formed by recessing a predetermined depth into the semiconductor layer from the surface of the semiconductor layer;
a gate insulating layer formed on at least an inner surface of the at least one trench;
at least one gate electrode layer formed on the gate insulating layer to fill the at least one trench;
a drift region formed in the semiconductor layer under the at least one gate electrode layer, the drift region having a first conductivity type, the drift region including a protrusion in contact with a portion of a bottom surface of the at least one trench;
a well region having a second conductivity type, formed in the semiconductor layer to surround side surfaces and bottom corners of the at least one trench and to be in contact with the drift zero;
a source region formed in the semiconductor layer to extend between side surfaces of the well region and the at least one trench from a surface of the semiconductor layer, the source region having a first conductivity type; and
a channel region formed in the semiconductor layer between the source region and the protrusion of the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 웰 영역은 상기 적어도 하나의 트렌치의 상기 바닥면의 중심부를 노출하면서 상기 바닥 모서리들을 둘러싸도록 상기 적어도 하나의 트렌치보다 깊게 상기 반도체층에 형성된,
전력 반도체 소자.The method of claim 1,
wherein the well region is formed in the semiconductor layer deeper than the at least one trench to surround the bottom edges while exposing a central portion of the bottom surface of the at least one trench;
power semiconductor devices. 제 1 항에 있어서,
상기 소오스 영역은 상기 반도체층의 표면으로부터 상기 적어도 하나의 트렌치의 측면들을 따라서 신장되고 상기 적어도 하나의 트렌치의 바닥 모서리를 덮도록 상기 반도체층에 형성되고,
상기 채널 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에 형성된,
전력 반도체 소자.The method of claim 1,
the source region is formed in the semiconductor layer so as to extend from a surface of the semiconductor layer along side surfaces of the at least one trench and cover a bottom edge of the at least one trench;
wherein the channel region is formed under a bottom surface of the at least one trench;
power semiconductor devices. 제 3 항에 있어서,
상기 소오스 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 드리프트 영역의 상기 돌출부와 접하도록 형성되고,
상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 드리프트 영역의 일부인,
전력 반도체 소자.4. The method of claim 3,
the source region is formed to be in contact with the protrusion of the drift region under a bottom surface of the at least one trench;
wherein the channel region is of a first conductivity type such that an accumulation channel is formed and is part of the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 웰 영역은 상기 적어도 하나의 트렌치의 바닥면 아래에서 상기 소오스 영역의 단부를 덮도록 형성되고,
상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 웰 영역의 일부인,
전력 반도체 소자.The method of claim 1,
The well region is formed to cover an end of the source region under a bottom surface of the at least one trench;
the channel region has a second conductivity type such that an inversion channel is formed and is part of the well region;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고,
상기 적어도 하나의 트렌치는 상기 일 방향을 기준으로 양측면들 및 상기 양측면들에 연결된 양측 바닥 모서리들을 포함하고,
상기 웰 영역은 상기 적어도 하나의 트렌치의 양측면들을 덮고 상기 적어도 하나의 트렌치의 상기 양측 바닥 모서리들을 덮도록 상기 적어도 하나의 트렌치의 상기 바닥면 아래로 신장된,
전력 반도체 소자.The method of claim 1,
The at least one trench extends in one direction in a line type,
The at least one trench includes both side surfaces and both side bottom edges connected to the both side surfaces with respect to the one direction,
the well region extends below the bottom surface of the at least one trench to cover both sides of the at least one trench and to cover the both bottom edges of the at least one trench;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 라인 타입으로 일 방향으로 신장되고 서로 나란하게 배치된 복수의 트렌치들을 포함하고,
상기 게이트 절연층은 상기 복수의 트렌치들의 적어도 내면 상에 형성되고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 각각 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들을 포함하는,
전력 반도체 소자.The method of claim 1,
The at least one trench includes a plurality of trenches extending in one direction in a line type and arranged in parallel with each other,
the gate insulating layer is formed on at least inner surfaces of the plurality of trenches;
wherein the at least one gate electrode layer includes a plurality of gate electrode layers formed on the gate insulating layer to respectively fill the plurality of trenches,
power semiconductor devices. 제 7 항에 있어서,
상기 웰 영역은 상기 복수의 트렌치들의 양측면들을 덮도록 상기 복수의 트렌치들의 사이의 상기 반도체층에 형성되고 상기 복수의 트렌치들의 양측 바닥 모서리들을 덮도록 상기 복수의 트렌치들의 상기 바닥면 아래로 신장된,
전력 반도체 소자.8. The method of claim 7,
the well region is formed in the semiconductor layer between the plurality of trenches to cover both side surfaces of the plurality of trenches and extends below the bottom surface of the plurality of trenches to cover both bottom edges of the plurality of trenches;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑되어 형성된,
전력 반도체 소자.The method of claim 1,
a drain region having a first conductivity type in the semiconductor layer under the drift region;
The drain region is formed by doping at a higher concentration than the drift region,
power semiconductor devices. 제 9 항에 있어서,
상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고,
상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성되는,
전력 반도체 소자.
10. The method of claim 9,
The drain region is provided as a substrate of silicon carbide having a first conductivity type;
wherein the drift region is formed as an epitaxial layer on the drain region;
power semiconductor devices.
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