KR102315055B1 - Power semiconductor device and method of fabricating the same - Google Patents

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Abstract

A power semiconductor device in accordance with one aspect of the present invention comprises: a semiconductor layer of silicon carbide (SiC); a gate insulating layer on at least a portion of the semiconductor layer; a gate electrode layer on the gate insulating layer; a drift region formed in at least the semiconductor layer under the gate electrode layer and having a first conductivity type; a well region formed in contact with at least a portion of the drift region in the semiconductor layer and having a second conductivity type; a pillar region formed in contact with the well region in the semiconductor layer under the well region, forming a super junction with the drift region, and having the second conductivity type; a source region partially connected to the drift region in the well region and having the first conductivity type; and at least one channel region formed in the semiconductor layer between the at least a portion of the source region and the drift region under the gate electrode layer, having an accumulation channel formed thereon, and having the first conductivity type. Accordingly, it is possible to increase the reliability of the device while lowering the threshold voltage.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}Power semiconductor device and method of fabricating the same

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a power semiconductor device for switching power delivery.

전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device that operates in a high voltage and high current environment. Such power semiconductor devices are used in fields requiring high power switching, for example, power conversion, power converters, inverters, and the like. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), and the like. Such a power semiconductor device is fundamentally required to withstand high voltage, and recently, a high-speed switching operation is additionally required.

이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, a power semiconductor device using silicon carbide (SiC) instead of conventional silicon (Si) is being studied. Silicon carbide (SiC) is a wide-gap semiconductor material having a higher bandgap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, silicon carbide has a high breakdown voltage compared to silicon, and exhibits excellent heat dissipation, so that it can be operated at a high temperature.

그러나, 실리콘 카바이드의 경우 상술한 장점에도 불구하고, 전력 반도체 소자를 제조함에 있어서 여러 가지 문제점을 가지고 있다. 대표적으로 실리콘 카바이드 내에서는 통상적인 도판트들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산 시간 및 온도 조건의 최적화가 용이하지 않다. However, in the case of silicon carbide, despite the above-described advantages, there are several problems in manufacturing a power semiconductor device. Typically, in silicon carbide, the diffusion coefficient of conventional dopants is smaller than that of silicon, so it is difficult to optimize the diffusion time and temperature conditions for forming a deep diffusion region.

또한, 실리콘 카바이드의 경우, 게이트 절연층 내 탄소 클러스터 형성으로 인한 음의 전하의 영향으로 실리콘 카바이드 표면의 밴드갭이 위로 상승하게 되어, 문턱전압이 높아지고 채널 저항이 높아지는 문제가 있다. In addition, in the case of silicon carbide, the band gap of the surface of silicon carbide rises upward due to the influence of negative charges due to the formation of carbon clusters in the gate insulating layer, and thus there is a problem in that the threshold voltage is increased and the channel resistance is increased.

대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)Republic of Korea Publication No. 2011-0049249 (published on May 11, 2011)

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 문턱 전압을 낮추면서 동작 신뢰성을 높일 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.SUMMARY OF THE INVENTION An object of the present invention is to provide a power semiconductor device capable of increasing operational reliability while lowering a threshold voltage and a method for manufacturing the same. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 적어도 일부 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 적어도 상기 게이트 전극층 하부의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과 상기 반도체층 내 상기 드리프트 영역의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 하부의 상기 반도체층에 상기 웰 영역과 접하게 형성되며, 상기 드리프트 영역과 슈퍼 정션(super junction)을 형성하고, 제 2 도전형을 갖는 필라 영역과, 상기 웰 영역 내에 적어도 일부분이 상기 드리프트 영역과 연결되게 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 소오스 영역의 상기 적어도 일부분 및 상기 게이트 전극층 하부의 상기 드리프트 영역 사이의 상기 반도체층에 형성되고, 축적 채널이 형성되고, 제 1 도전형을 갖는 적어도 하나의 채널 영역을 포함한다.A power semiconductor device according to an aspect of the present invention for solving the above problems includes a semiconductor layer of silicon carbide (SiC), a gate insulating layer on at least a portion of the semiconductor layer, a gate electrode layer on the gate insulating layer, and at least the a drift region having a first conductivity type formed in the semiconductor layer under the gate electrode layer, a well region having a second conductivity type formed in contact with at least a portion of the drift region in the semiconductor layer, and a lower portion of the well region; a pillar region having a second conductivity type, formed in contact with the well region in the semiconductor layer of formed in the semiconductor layer between the at least a portion of the source region and the drift region under the gate electrode layer, a source region having a first conductivity type, an accumulation channel being formed, and having a first conductivity type at least one channel region.

상기 전력 반도체 소자에 따르면, 동작 시 최대 전기장이 상기 필라 영역의 바닥면과 동일 선상의 드리프트 영역에 위치되도록, 상기 필라 영역의 전하량이 상기 드리프트 영역의 전하량보다 클 수 있다.According to the power semiconductor device, the amount of charge in the pillar region may be greater than the amount of charge in the drift region so that the maximum electric field is located in the drift region on the same line as the bottom surface of the pillar region during operation.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 게이트 전극 하부에 상기 웰 영역에 의해서 적어도 일부분이 둘러싸인 돌출 부분을 포함하고, 상기 적어도 하나의 채널 영역은 상기 소오스 영역의 일단 및 상기 돌출 부분 사이에 형성될 수 있다.According to the power semiconductor device, the drift region includes a protruding portion at least partially surrounded by the well region under the gate electrode, and the at least one channel region is formed between one end of the source region and the protruding portion. can be

상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 소오스 영역보다 상기 돌출 부분 방향으로 돌출되고, 상기 적어도 하나의 채널 영역은 상기 웰 영역의 돌출된 부분 상의 상기 반도체층에 형성될 수 있다.According to the power semiconductor device, the well region may protrude in a direction of the protruding portion rather than the source region, and the at least one channel region may be formed in the semiconductor layer on the protruding portion of the well region.

상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 드리프트 영역과 접하는 단부에 상방으로 신장된 탭 부분을 포함하고, 상기 적어도 하나의 채널 영역은 상기 웰 영역의 돌출된 부분 및 상기 탭 부분 상의 상기 반도체층에 형성될 수 있다.According to the power semiconductor device, the well region includes a tab portion extending upwardly at an end contacting the drift region, and the at least one channel region includes a protruding portion of the well region and the semiconductor layer on the tab portion. can be formed in

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 채널 영역은 상기 소오스 영역의 하부 및 상기 웰 영역 사이로 더 신장되어 형성될 수 있다.According to the power semiconductor device, the at least one channel region may be further extended between a lower portion of the source region and the well region.

상기 전력 반도체 소자에 따르면, 상기 웰 영역 및 상기 소오스 영역은 상기 돌출 부분을 중심으로 대칭적으로 형성될 수 있다.According to the power semiconductor device, the well region and the source region may be formed symmetrically with respect to the protruding portion.

상기 전력 반도체 소자에 따르면, 상기 필라 영역은 상기 웰 영역의 바닥면의 적어도 일부를 노출하도록 상기 웰 영역의 단부로부터 후퇴되어 상기 웰 영역의 하부에 형성되고, 상기 필라 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 낮을 수 있다.According to the power semiconductor device, the pillar region is formed under the well region by retreating from an end of the well region to expose at least a portion of a bottom surface of the well region, and a doping concentration of the pillar region is determined in the well region. may be lower than the doping concentration of

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 일부일 수 있다.According to the power semiconductor device, the at least one channel region may be a part of the drift region.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑될 수 있다.According to the power semiconductor device, a drain region having a first conductivity type may be further included in the semiconductor layer under the drift region, and the drain region may be doped with a higher concentration than the drift region.

상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조 방법은, 실리콘 카바이드(SiC)의 반도체층에, 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;A method of manufacturing a power semiconductor device according to another aspect of the present invention for solving the above problems includes: forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC);

상기 반도체층에, 상기 드리프트 영역의 적어도 일부에 접하도록 제 2 도전형을 갖는 웰 영역을 형성하는 단계와, 상기 웰 영역의 하부의 상기 반도체층에, 상기 드리프트 영역과 슈퍼 정션을 형성하고 제 2 도전형을 갖는 필라 영역을 형성하는 단계와, 상기 웰 영역 내에 적어도 일부분이 상기 드리프트 영역과 연결되게 제 1 도전형을 갖는 소오스 영역을 형성하는 단계와, 상기 소오스 영역의 상기 적어도 일부분 및 상기 드리프트 영역 사이의 상기 반도체층에, 축적 채널이 형성되고, 제 1 도전형을 갖는 적어도 하나의 채널 영역을 형성하는 단계와, 상기 적어도 하나의 채널 영역 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계를 포함한다.forming a well region having a second conductivity type in contact with at least a portion of the drift region in the semiconductor layer; forming a super junction with the drift region in the semiconductor layer below the well region and forming a second forming a pillar region having a conductivity type; forming a source region having a first conductivity type in the well region such that at least a portion is connected to the drift region; and the at least a portion of the source region and the drift region forming at least one channel region having an accumulation channel and having a first conductivity type in the semiconductor layer therebetween; and forming a gate insulating layer on the at least one channel region; and forming a gate electrode layer on the layer.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 웰 영역을 형성하는 단계는 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행하고, 상기 소오스 영역을 형성하는 단계는 상기 웰 영역 내에 제 1 도전형의 불순물을 주입하여 수행하고, 상기 필라 영역을 형성하는 단계는 상기 웰 영역 하부의 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.According to the method of manufacturing the power semiconductor device, the forming of the well region is performed by implanting an impurity of a second conductivity type into the semiconductor layer, and the forming of the source region is a first conductivity type in the well region. , and the forming of the pillar region may be performed by implanting an impurity of the second conductivity type into the semiconductor layer under the well region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 일부로 형성할 수 있다.According to the method of manufacturing the power semiconductor device, the at least one channel region may be formed as a part of the drift region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 드리프트 영역은 제 1 도전형을 갖는 드레인 영역 상에 형성되고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑될 수 있다.According to the method of manufacturing the power semiconductor device, the drift region may be formed on a drain region having a first conductivity type, and the drain region may be doped with a higher concentration than the drift region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 드레인 영역은 제 1 도전형의 기판으로 제공되고, 상기 드리프트 영역은 상기 기판 상에 에피택셜층으로 형성될 수 있다.According to the method of manufacturing the power semiconductor device, the drain region may be provided as a substrate of a first conductivity type, and the drift region may be formed as an epitaxial layer on the substrate.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 문턱 전압을 낮추면서도 소자의 신뢰성을 높일 수 있다. According to the power semiconductor device and the method for manufacturing the same according to an embodiment of the present invention made as described above, it is possible to increase the reliability of the device while lowering the threshold voltage.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이다.
도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 3은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프이다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 전력 반도체 소자를 보여주는 단면도들이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 보여주는 단면도들이다.1 is a schematic perspective view showing a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing the power semiconductor device taken along line II-II of FIG. 1 .
3 is a graph showing a change in an electric field according to a depth of a power semiconductor device.
4 to 6 are cross-sectional views illustrating power semiconductor devices according to other embodiments of the present invention.
7 to 10 are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like reference numerals refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the sake of illustration, and are therefore provided to illustrate the general structures of the present invention. Like reference signs indicate like elements. When referring to one component, such as a layer, region, or substrate, being on another component, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one configuration as being “directly on” of another, it is understood that intervening configurations do not exist.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이고, 도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.1 is a schematic perspective view showing a power semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view showing the power semiconductor device taken along line II-II of FIG. 1 .

도 1 및 도 2를 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.1 and 2 , the power semiconductor device 100 may include at least a semiconductor layer 105 , a gate insulating layer 118 , and a gate electrode layer 120 . For example, the power semiconductor device 100 may have a power MOSFET structure.

반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다. The semiconductor layer 105 may refer to one or more semiconductor material layers, for example, one or multiple epitaxial layers. Furthermore, the semiconductor layer 105 may refer to one or multiple epitaxial layers on a semiconductor substrate.

예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다. For example, the semiconductor layer 105 may be made of silicon carbide (SiC). More specifically, the semiconductor layer 105 may include at least one epitaxial layer of silicon carbide.

실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider bandgap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, the power semiconductor device 100 using silicon carbide as the semiconductor layer 105 has a high breakdown voltage and excellent heat dissipation characteristics compared to the case where silicon is used, and may exhibit stable operating characteristics even at high temperatures.

보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 에피택셜층에 도핑하여 형성될 수 있다.More specifically, the semiconductor layer 105 may include a drift region 107 . The drift region 107 may have the first conductivity type and may be formed by implanting impurities of the first conductivity type into a portion of the semiconductor layer 105 . For example, the drift region 107 may be formed by doping an epitaxial layer of silicon carbide with impurities of the first conductivity type.

웰 영역(well region, 110)은 반도체층(105) 내 드리프트 영역(107)의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.The well region 110 may be formed to contact at least a portion of the drift region 107 in the semiconductor layer 105 and may have a second conductivity type. For example, the well region 110 may be formed by doping impurities of the second conductivity type into the drift region 107 .

웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸도록 형성될 수 있다. 이에 따라, 드리프트 영역(107)은 웰 영역(110)에 의해서 적어도 일부분이 둘러싸인 돌출 부분(107a)을 포함할 수 있다. 전력 반도체 소자(100)의 동작 시, 돌출 부분(107a)은 전하의 수직 이동 경로를 한정할 수 있다.The well region 110 may be formed to surround at least a portion of the drift region 107 . Accordingly, the drift region 107 may include the protruding portion 107a at least partially surrounded by the well region 110 . During operation of the power semiconductor device 100 , the protruding portion 107a may define a vertical movement path of electric charges.

도 1에는 웰 영역(110)이 두 영역으로 이격되고, 그 사이에 돌출 부분(107a)이 한정되는 것으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 돌출 부분(107a)은 웰 영역(110)에 의해서 그 측면이 한바퀴 둘러싸인 형상일 수도 있다.1 illustrates that the well region 110 is spaced apart into two regions and the protruding portion 107a is defined therebetween, but may be variously modified. For example, the protruding portion 107a may have a shape in which a side surface thereof is surrounded by the well region 110 once.

필라 영역(108)은 드리프트 영역(107)과 슈퍼 정션을 형성하도록 드리프트 영역(107)과 다른 도전형을 갖도록 반도체층(105)에 형성될 수 있다. 예를 들어, 필라 영역(108)은 제 2 도전형을 갖고, 웰 영역(110) 하부의 반도체층(105)에 웰 영역(110)과 접하게 형성될 수 있다.The pillar region 108 may be formed in the semiconductor layer 105 to have a conductivity type different from that of the drift region 107 to form a super junction with the drift region 107 . For example, the pillar region 108 may have the second conductivity type and may be formed in the semiconductor layer 105 under the well region 110 to be in contact with the well region 110 .

예를 들어, 필라 영역(108)은 드리프트 영역(107)의 측벽을 둘러싸도록 형성될 수 있다. 다른 예로, 필라 영역(108)은 복수개로 구분되어 드리프트 영역(107)과 교대로 형성될 수 있다.For example, the pillar region 108 may be formed to surround a sidewall of the drift region 107 . As another example, the pillar regions 108 may be divided into a plurality and alternately formed with the drift regions 107 .

웰 영역(110)이 드리프트 영역(107)의 돌출 부분(107a)을 중심으로 좌우 영역으로 구분되는 경우, 필라 영역(108)도 마찬가지로 좌우 영역으로 구분될 수 있다.When the well region 110 is divided into left and right regions based on the protruding portion 107a of the drift region 107 , the pillar region 108 may also be divided into left and right regions.

일부 실시예에서, 필라 영역(108)은 웰 영역(110)의 바닥면의 적어도 일부를 노출하도록 웰 영역(110)의 단부로부터 후퇴되어 웰 영역(110)의 하부에 형성될 수 있다. 이에 따라, 웰 영역(110)이 필라 영역(108)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 더 돌출되게 형성될 수 있다.In some embodiments, the pillar region 108 may be formed under the well region 110 by retreating from an end of the well region 110 to expose at least a portion of the bottom surface of the well region 110 . Accordingly, the well region 110 may be formed to protrude more in the direction of the protruding portion 107a of the drift region 107 than the pillar region 108 .

소오스 영역(source region, 112)은 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. A source region 112 is formed in the well region 110 and may have a first conductivity type. For example, the source region 112 may be formed by doping the well region 110 with an impurity of the first conductivity type.

소오스 영역(112)은 그 적어도 일부분이 드리프트 영역(107)과 연결되게 형성되게 형성될 수 있다. 예를 들어, 소오스 영역(112)의 일측은 웰 영역(110)의 상부에서 드리프트 영역(107)의 돌출 부분(107a)에 연결되게 형성될 수 있다.The source region 112 may be formed such that at least a portion thereof is connected to the drift region 107 . For example, one side of the source region 112 may be formed to be connected to the protruding portion 107a of the drift region 107 at an upper portion of the well region 110 .

일부 실시예에서, 소오스 영역(112)은 드리프트 영역(107)의 돌출 부분(107a) 을 중심으로 대칭적으로 형성될 수 있다. 예를 들어 소오스 영역(112)은 돌출 부분(107a)을 중심으로 대칭적으로 형성된 좌측 부분과 우측 부분을 포함할 수 있다. 이러한 소오스 영역(112)의 좌측 부분과 우측 부분은 서로 분리될 수도 있고, 서로 연결될 수도 있다.In some embodiments, the source region 112 may be formed symmetrically with respect to the protruding portion 107a of the drift region 107 . For example, the source region 112 may include a left portion and a right portion formed symmetrically with respect to the protruding portion 107a. The left and right portions of the source region 112 may be separated from each other or connected to each other.

부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.Additionally, the drain region 102 may be formed in the semiconductor layer 105 under the drift region 107 and may have a first conductivity type. For example, the drain region 102 may be doped at a higher concentration than the drift region 107 .

일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다.In some embodiments, the drain region 102 may be provided as a substrate of silicon carbide having a first conductivity type. In this case, the drain region 102 may be understood as a part of the semiconductor layer 105 or as a substrate separate from the semiconductor layer 105 .

선택적으로, 웰 콘택 영역(114)은 웰 영역(110) 상의 반도체층(105)에 형성될 수 있고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107)에 제 2 도전형의 불순물을 도핑하여 형성될 수 있고, 웰 영역(110)보다 고농도로 도핑될 수 있다. 웰 콘택 영역(114)은 웰 영역(110)과 소오스 전극(140) 사이에 오믹(ohmic) 접촉을 형성하여, 둘 사이의 접촉 저항을 낮게 할 수 있다.Optionally, the well contact region 114 may be formed in the semiconductor layer 105 on the well region 110 and may have a second conductivity type. For example, the well region 110 may be formed by doping the drift region 107 with an impurity of the second conductivity type, and may be doped with a higher concentration than the well region 110 . The well contact region 114 may form an ohmic contact between the well region 110 and the source electrode 140 , thereby reducing a contact resistance between the well region 110 and the source electrode 140 .

게이트 절연층(118)은 반도체층(105)의 적어도 일부 상에 형성될 수 있고, 게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118) 및/또는 게이트 전극층(120)은 적어도 드리프트 영역(107)의 돌출 부분(107a) 상에 형성될 수 있다. 이에 따라, 드리프트 영역(107)은 적어도 게이트 전극층(120) 하부의 반도체층(105)으로부터 드레인 영역(102) 방향으로 수직으로 연장될 수 있다.The gate insulating layer 118 may be formed on at least a portion of the semiconductor layer 105 , and the gate electrode layer 120 may be formed on the gate insulating layer 118 . For example, the gate insulating layer 118 and/or the gate electrode layer 120 may be formed on at least the protruding portion 107a of the drift region 107 . Accordingly, the drift region 107 may extend vertically from at least the semiconductor layer 105 under the gate electrode layer 120 in the drain region 102 direction.

예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.For example, the gate insulating layer 118 may include an insulating material such as silicon oxide, silicon carbide oxide, silicon nitride, hafnium oxide, zirconium oxide, aluminum oxide, or a stacked structure thereof.

예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. For example, the gate electrode layer 120 may include a suitable conductive material, such as polysilicon, metal, metal nitride, metal silicide, or the like, or may include a stacked structure thereof.

층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다.The interlayer insulating layer 130 may be formed on the gate electrode layer 120 .

소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112) 및 웰 콘택 영역(114)에 연결될 수 있다. 예를 들어, 소오스 영역(112) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 돌출 부분(107b)을 중심으로 좌측 부분과 우측 부분으로 구분되는 경우, 소오스 전극층(140)은 소오스 영역(112) 및 웰 콘택 영역(114)의 좌측 부분과 우측 부분에 공통으로 연결될 수 있다.The source electrode layer 140 may be formed on the interlayer insulating layer 130 and may be connected to the source region 112 and the well contact region 114 . For example, when the source region 112 and the well contact region 114 are divided into a left portion and a right portion with respect to the protruding portion 107b of the drift region 107 , the source electrode layer 140 may be formed in the source region ( 112 ) and a left portion and a right portion of the well contact region 114 may be commonly connected.

예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.For example, the source electrode layer 140 may be formed of an appropriate conductive material, metal, or the like.

적어도 하나의 채널 영역(107b)은 소오스 영역(112)의 적어도 일부분 및 게이트 전극층(120) 하부의 드리프트 영역(107) 사이의 반도체층(105)에 형성될 수 있다. 채널 영역(107b)은 제 1 도전형을 가질 수 있고, 전력 반도체 소자(100)의 동작 시 그 내부에 축적 채널(accumulation channel)이 형성될 수 있다.The at least one channel region 107b may be formed in the semiconductor layer 105 between at least a portion of the source region 112 and the drift region 107 under the gate electrode layer 120 . The channel region 107b may have a first conductivity type, and an accumulation channel may be formed therein during operation of the power semiconductor device 100 .

예를 들어, 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)의 돌출 부분(107a) 사이에 형성될 수 있다. 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. For example, the channel region 107b may be formed between the source region 112 and the protruding portion 107a of the drift region 107 . The channel region 107b may have the same doping type as the source region 112 and the drift region 107 .

이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성될 수 있다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가된 경우에, 채널 영역(107b)에 축적 채널이 형성될 수 있다.In this case, the source region 112 , the channel region 107b , and the drift region 107 have a structure that can be normally electrically connected. However, in the structure of the semiconductor layer 105 of silicon carbide, the band of the channel region 107b bends upward due to the influence of a negative charge generated while carbon clusters are formed in the gate insulating layer 118 , resulting in a potential barrier. can be formed. Accordingly, when an operating voltage is applied to the gate electrode layer 120 , an accumulation channel may be formed in the channel region 107b.

따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 통상적인 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.Accordingly, the threshold voltage that must be applied to the gate electrode layer 120 to form the accumulation channel in the channel region 107b may be significantly lower than the threshold voltage that must be applied to the gate electrode layer 120 to form a typical inversion channel. .

일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(107b)은 드리프트 영역(107)이 돌출 부분(107a)의 일부일 수 있다. In some embodiments, the channel region 107b may be part of the drift region 107 . More specifically, in the channel region 107b, the drift region 107 may be a part of the protruding portion 107a.

이 경우, 채널 영역(107b)은 드리프트 영역(107)과 연속적으로 연결되게 형성될 수 있다. 다만, 채널 영역(107b)의 제 1도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In this case, the channel region 107b may be formed to be continuously connected to the drift region 107 . However, the doping concentration of the impurity of the first conductivity type of the channel region 107b may be the same as that of other portions of the drift region 107 or may be different for controlling the threshold voltage.

채널 영역(107b)은 은 드리프트 영역(107)의 돌출 부분(107a)의 신장 방향 또는 게이트 전극층(120)의 신장 방향을 따라서 신장될 수 있다.The channel region 107b may extend along the extension direction of the protruding portion 107a of the silver drift region 107 or the extension direction of the gate electrode layer 120 .

소오스 영역(112), 웰 영역(110)이 드리프트 영역(107)의 돌출 부분(107a)을 중심으로 좌측 부분과 우측 부분으로 구분되는 경우, 채널 영역(107b)도 드리프트 영역(107)의 돌출 부분(107a)을 중심으로 대칭적으로 좌측 부분과 우측 부분으로 구분되어 형성될 수도 있다.When the source region 112 and the well region 110 are divided into a left portion and a right portion with respect to the protruding portion 107a of the drift region 107 , the channel region 107b is also a protruding portion of the drift region 107 . It may be formed by being divided into a left part and a right part symmetrically with respect to (107a).

전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.In the above-described power semiconductor device 100 , the first conductivity type and the second conductivity type may have opposite conductivity types, but may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107) 및 채널 영역(107b)은 N- 영역이고, 소오스 영역(112), 소오스 콘택 영역(112a) 및 드레인 영역(102)은 N+ 영역이고, 웰 영역(110)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.More specifically, when the power semiconductor device 100 is an N-type MOSFET, the drift region 107 and the channel region 107b are N− regions, and the source region 112 , the source contact region 112a and the drain region ( 102 may be an N+ region, the well region 110 may be a P− region, and the well contact region 114 may be a P+ region.

전술한 전력 반도체 소자(100)에 따르면, 축적 채널이 형성되는 채널 영역(107b)을 이용하여, 전력 반도체 소자(100)의 소자의 동작에 필요한 문턱 전압을 낮출 수 있다.According to the above-described power semiconductor device 100 , the threshold voltage required for the operation of the power semiconductor device 100 may be lowered by using the channel region 107b in which the accumulation channel is formed.

한편, 전력 반도체 소자(100)의 경우, 고전력 스위칭에 이용되기 때문에 높은 내압 특성이 요구된다. 고전압이 드레인 영역(102)에 인가되는 경우, 드레인 영역(102)에 인접한 반도체층(105)으로부터 공핍층(depletion region)이 확장되어, 채널의 전압 장벽이 낮아질 수 있다. 이러한 현상을 DIBL(drain induced barrier lowering)이라고 부른다.Meanwhile, in the case of the power semiconductor device 100 , since it is used for high power switching, high withstand voltage characteristics are required. When a high voltage is applied to the drain region 102 , a depletion region may be extended from the semiconductor layer 105 adjacent to the drain region 102 , so that a voltage barrier of a channel may be lowered. This phenomenon is called DIBL (drain induced barrier lowering).

이러한 DIBL은 채널 영역(107b)의 비정상적인 턴-온을 유발할 수 있고, 나아가 드레인 영역(102)과 소오스 영역(112) 사이의 공핍층이 확장되어 맞닿게 되는 펀치쓰루(punch through) 현상을 초래할 수 있다. Such DIBL may cause abnormal turn-on of the channel region 107b, and further may cause a punch-through phenomenon in which the depletion layer between the drain region 102 and the source region 112 expands and comes into contact. have.

하지만, 전술한 전력 반도체 소자(100)는 드리프트 영역(107)과 슈퍼 정션을 형성하는 필라 영역(108)을 이용하여, DIBL에 의한 비정상적인 전류 흐름 및 펀치쓰루 현상을 억제하여 적절한 내압 특성을 확보할 수 있다.However, the above-described power semiconductor device 100 uses the drift region 107 and the pillar region 108 forming a super junction to suppress abnormal current flow and punch-through phenomenon caused by DIBL to ensure proper withstand voltage characteristics. can

이러한 내압 특성은 필라 영역(108)의 전하량과 드리프트 영역(107)의 전하량을 조절하여 더욱 향상시킬 수 있다.Such withstand voltage characteristics may be further improved by adjusting the charge amount of the pillar region 108 and the charge amount of the drift region 107 .

도 1 및 도 2에는 하나의 셀 구조를 예시적으로 도시하고 있으나, 전력 반도체 소자(100)는 이러한 셀 구조가 복수개 배치된 구조를 포함할 수 있다.1 and 2 exemplarily show a single cell structure, the power semiconductor device 100 may include a structure in which a plurality of such cell structures are disposed.

도 3은 전력 반도체 소자(100)의 깊이에 따른 전계 변화를 보여주는 그래프이다.3 is a graph showing a change in an electric field according to a depth of the power semiconductor device 100 .

도 3을 참조하면, 필라 영역(108)의 전하량(Qp)을 드리프트 영역(107)의 전하량(Qn)보다 크게 하는 경우, 전력 반도체 소자(100)의 동작 시 최대 전기장이 필라 영역(108)의 바닥면과 동일 선상의 드리프트 영역(107)에 생기게 함으로써 항복 전압을 높일 수 있다. 도 3에서 A위치와 B위치 사이에서 전기장의 세기의 기울기는 필라 영역(108)의 전하량(Qp)을 조절하여 제어할 수 있다.Referring to FIG. 3 , when the charge amount Qp of the pillar region 108 is greater than the charge amount Qn of the drift region 107 , the maximum electric field of the pillar region 108 during operation of the power semiconductor device 100 is The breakdown voltage can be increased by making the drift region 107 on the same line as the bottom surface. In FIG. 3 , the slope of the intensity of the electric field between the positions A and B may be controlled by adjusting the charge amount Qp of the pillar region 108 .

이에 따라, 필라 영역(108)의 제 2 도전형의 불순물의 도핑 농도를 드리프트 영역(107)의 제 1 도전형의 불순물의 도핑 농도보다 높게 하여, 전력 반도체 소자(100)의 내압 특성을 향상시킬 수 있다.Accordingly, the doping concentration of the impurity of the second conductivity type in the pillar region 108 is higher than the doping concentration of the impurity of the first conductivity type in the drift region 107 to improve the withstand voltage characteristics of the power semiconductor device 100 . can

따라서, 전술한 전력 반도체 소자(100)에 의하면, 축적 채널을 이용하여 동작에 필요한 문턱 전압을 낮추면서도, 내압을 유지할 수 있어서 동작 신뢰성을 높일 수 있다.Therefore, according to the above-described power semiconductor device 100 , it is possible to maintain a withstand voltage while lowering a threshold voltage required for an operation by using an accumulation channel, thereby improving operation reliability.

도 5 내지 도 7은 본 발명의 다른 실시예들에 따른 전력 반도체 소자들(100a, 100b, 100c)여주는 단면도들이다. 전력 반도체 소자들(100a, 100b, 100c)은 도 1 내지 도 4의 전력 반도체 소자(100)에서 일부 구성을 변형한 것이고, 따라서 이들 실시예들에서 중복된 설명은 생략된다.5 to 7 are cross-sectional views illustrating power semiconductor devices 100a, 100b, and 100c according to other embodiments of the present invention. The power semiconductor devices 100a , 100b , and 100c have some configurations modified from the power semiconductor device 100 of FIGS. 1 to 4 , and thus repeated descriptions in these embodiments are omitted.

도 4를 참조하면, 전력 반도체 소자(100a)에서 웰 영역(110)은 소오스 영역(112)의 일부분보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출될 수 있다. 예를 들어, 웰 영역(110)은 소오스 영역(112)의 단부보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출될 수 있다.Referring to FIG. 4 , in the power semiconductor device 100a , the well region 110 may protrude in the direction of the protruding portion 107a of the drift region 107 rather than a portion of the source region 112 . For example, the well region 110 may protrude in the direction of the protruding portion 107a of the drift region 107 rather than the end of the source region 112 .

채널 영역(107b1)은 웰 영역(110)의 돌출된 부분 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)의 돌출 부분(107a)이 웰 영역(110)이 돌출되어 생긴 웰 영역(110)과 게이트 전극층(120) 사이의 홈 부분으로 더 신장될 수 있고, 채널 영역(107b1)은 이 돌출 부분(107a)에 형성될 수 있다. 이러한 구조는 채널 영역(107b1)이 게이트 전극층(120) 및 웰 영역(110) 사이에 한정되게 할 수 있다.The channel region 107b1 may be formed in the semiconductor layer 105 on the protruding portion of the well region 110 . For example, the protruding portion 107a of the drift region 107 may further extend into a groove portion between the well region 110 and the gate electrode layer 120 formed by the protrusion of the well region 110, and the channel region ( 107b1 may be formed in this protruding portion 107a. This structure allows the channel region 107b1 to be defined between the gate electrode layer 120 and the well region 110 .

도 5을 참조하면, 전력 반도체 소자(100b)에서 웰 영역(110)은 소오스 영역(112)의 일부분보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 나아가 그 단부에 상방으로 신장된 탭 부분(110b)을 포함할 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 탭 부분(110b)을 포함할 수 있다.Referring to FIG. 5 , in the power semiconductor device 100b , the well region 110 protrudes in the direction of the protruding portion 107a of the drift region 107 rather than a portion of the source region 112 , and further extends upwardly at the end thereof. It may include a tapped portion 110b. For example, the well region 110 may protrude in the direction of the protruding portion 107a of the drift region 107 , and may include a tab portion 110b at an end thereof.

채널 영역(107b2)은 웰 영역(110)의 돌출된 부분 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b2)은 웰 영역(110)의 돌출된 부분과 탭 부분(110b) 위에 굴절 형상으로 형성될 수 있다. 이러한 구조는 채널 영역(107b2)이 게이트 전극층(120) 및 웰 영역(110) 사이에 보다 한정되게 할 수 있다.The channel region 107b2 may be formed in the semiconductor layer 105 on the protruding portion of the well region 110 . For example, the channel region 107b2 may be formed in a refractive shape on the protruding portion and the tab portion 110b of the well region 110 . This structure may allow the channel region 107b2 to be more confined between the gate electrode layer 120 and the well region 110 .

도 6을 참조하면, 전력 반도체 소자(100c)에서 웰 영역(110)은 소오스 영역(112)의 일부분보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 나아가 그 단부에 게이트 전극층(120) 방향으로 신장된 탭 부분(110b)을 포함할 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 탭 부분(110b)을 포함할 수 있다. 나아가, 드리프트 영역(107)의 돌출 부분(107a)은 소오스 영역(112)의 하부 및 웰 영역(110) 사이로 더 신장될 수 있다.Referring to FIG. 6 , in the power semiconductor device 100c, the well region 110 protrudes in the direction of the protruding portion 107a of the drift region 107 rather than a portion of the source region 112, and furthermore, the gate electrode layer ( 120) may include a tab portion 110b extending in the direction. For example, the well region 110 may protrude in the direction of the protruding portion 107a of the drift region 107 , and may include a tab portion 110b at an end thereof. Further, the protruding portion 107a of the drift region 107 may further extend between the lower portion of the source region 112 and the well region 110 .

채널 영역(107b3)은 소오스 영역(112)의 하부 및 웰 영역(110) 사이로 더 신장되어 형성될 수 있다. 예를 들어, 채널 영역(107b3)은 웰 영역(110)의 탭 부분(110b) 상으로부터 소오스 영역(112)의 하부로 굴절 형상으로 형성될 수 있다. 이러한 구조는 채널 영역(107b3)과 소오스 영역(112) 사이의 접촉 면적을 넓게 할 수 있다.The channel region 107b3 may be further extended between the lower portion of the source region 112 and the well region 110 . For example, the channel region 107b3 may be formed in a refractive shape from the tab portion 110b of the well region 110 to the lower portion of the source region 112 . This structure may increase the contact area between the channel region 107b3 and the source region 112 .

도 7 내지 도 10은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법을 보여주는 개략적인 단면도들이다.7 to 10 are schematic cross-sectional views illustrating a method of manufacturing the power semiconductor device 100 according to an embodiment of the present invention.

도 7을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.Referring to FIG. 7 , a drift region 107 having a first conductivity type may be formed in the semiconductor layer 105 of silicon carbide (SiC). For example, the drift region 107 may be formed on the drain region 102 having the first conductivity type. In some embodiments, the drain region 102 is provided as a substrate of a first conductivity type, and the drift region 107 may be formed as one or more epitaxial layers on this substrate.

이어서, 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 예를 들어, 웰 영역(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.Next, the well region 110 having the second conductivity type may be formed in the semiconductor layer 105 to contact at least a portion of the drift region 107 . For example, the forming of the well region 110 may be performed by implanting impurities of the second conductivity type into the semiconductor layer 105 .

예를 들어, 웰 영역(110)은 드리프트 영역(107)이 웰 영역(11)에 의해서 적어도 일부분이 둘러싸인 돌출 부분(107a)을 포함하도록 상기 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)에 드리프트 영역(107)과 반대되는 불순물을 도핑하여 형성할 수 있다.For example, the well region 110 may be formed in the semiconductor layer 105 such that the drift region 107 includes a protruding portion 107a at least partially surrounded by the well region 11 . More specifically, the well region 110 may be formed by doping the drift region 107 with an impurity opposite to that of the drift region 107 .

아울러, 웰 영역(110)의 하부의 반도체층(105)에, 드리프트 영역(107)과 슈퍼 정션을 형성하고 제 2 도전형을 갖는 필라 영역(108)을 형성할 수 있다. 예를 들어, 필라 영역(108)을 형성하는 단계는 웰 영역(110) 하부의 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다. In addition, in the semiconductor layer 105 under the well region 110 , a super junction with the drift region 107 may be formed and the pillar region 108 having the second conductivity type may be formed. For example, the forming of the pillar region 108 may be performed by implanting impurities of the second conductivity type into the semiconductor layer 105 under the well region 110 .

웰 영역(110)과 필라 영역(108)은 임의의 순서로 형성될 수 있다.The well region 110 and the pillar region 108 may be formed in any order.

도 8를 참조하면, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)은 그 적어도 일부분이 드리프트 영역(107)과 연결되도록 형성할 수 있다. Referring to FIG. 8 , a source region 112 having a first conductivity type may be formed in the well region 110 . For example, the source region 112 may be formed such that at least a portion thereof is connected to the drift region 107 .

예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.For example, the forming of the source region 112 may be performed by implanting impurities of the first conductivity type into the well region 110 .

아울러, 소오스 영역(112)의 적어도 일부분 및 드리프트 영역(107) 사이의 반도체층(105)에, 축적 채널이 형성되고, 제 1 도전형을 갖는 적어도 하나의 채널 영역(107b)을 형성할 수 있다. 예를 들어, 채널 영역(107b)은 소오스 영역(112)의 일단 및 드리프트 영역(107)의 돌출 부분(107a) 사이에 형성될 수 있다. 나아가, 채널 영역(107b)은 드리프트 영역(107)의 일부로 형성할 수 있다.In addition, an accumulation channel may be formed in the semiconductor layer 105 between at least a portion of the source region 112 and the drift region 107 , and at least one channel region 107b having a first conductivity type may be formed. . For example, the channel region 107b may be formed between one end of the source region 112 and the protruding portion 107a of the drift region 107 . Furthermore, the channel region 107b may be formed as a part of the drift region 107 .

웰 콘택 영역(114)은 웰 영역(110)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.The well contact region 114 may be formed by implanting an impurity of the second conductivity type into a portion of the well region 110 at a higher concentration than that of the well region 110 .

전술한 제조 방법에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.In the above-described manufacturing method, impurity implantation or impurity doping may be performed such that ions are implanted into the semiconductor layer 105 or impurities are mixed during formation of the epitaxial layer. However, for implantation of impurities in the selective region, an ion implantation method using a mask pattern may be used.

선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다. Optionally, the ion implantation may be followed by a thermal treatment step to activate or diffuse the impurities.

도 9를 참조하면, 반도체층(105) 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 적어도 채널 영역(107b) 상에 게이트 절연층(118)을 형성할 수 있다. 보다 구체적으로 보면, 게이트 절연층(118)은 적어도 드리프트 영역(107)의 돌출 부분(107a) 상에 형성될 수 있다.Referring to FIG. 9 , a gate insulating layer 118 may be formed on the semiconductor layer 105 . For example, the gate insulating layer 118 may be formed on at least the channel region 107b. More specifically, the gate insulating layer 118 may be formed on at least the protruding portion 107a of the drift region 107 .

예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다.For example, the gate insulating layer 118 may be formed of an oxide by oxidizing the semiconductor layer 105 , or may be formed by depositing an insulating material such as oxide or nitride on the semiconductor layer 105 .

이어서, 게이트 절연층(118) 상에 게이트 전극층(120)을 형성할 수 있다. 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.Subsequently, the gate electrode layer 120 may be formed on the gate insulating layer 118 . The gate electrode layer 120 may be formed by forming a conductive layer on the gate insulating layer 118 and then patterning it. For example, the gate electrode layer 120 may be formed by doping polysilicon with impurities or including a conductive metal or metal silicide.

패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.The patterning process may be performed using photo lithography and etching processes. The photolithography process includes a process of forming a photoresist pattern with a mask layer using a photolithography process and a developing process, and the etching process includes a process of selectively etching an underlying structure using the photoresist pattern can do.

도 10을 참조하면, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다.Referring to FIG. 10 , an interlayer insulating layer 130 may be formed on the gate electrode layer 120 .

이어서, 층간 절연층(130) 상에 소오스 전극층(140)을 형성할 수 있다. 소오스 전극층(140)은 소오스 영역(112) 및 웰 콘택 영역(114)에 연결될 수 있다.Subsequently, the source electrode layer 140 may be formed on the interlayer insulating layer 130 . The source electrode layer 140 may be connected to the source region 112 and the well contact region 114 .

예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.For example, the source electrode layer 140 may be formed by forming a conductive layer, for example, a metal layer, on the interlayer insulating layer 130 and then patterning it.

도 3 내지 도 5의 전력 반도체 소자들(100a, 100b, 100c)은 전술한 전력 반도체 소자(100)의 제조 방법에서 일부 구성을 변형하여 형성할 수 있다.The power semiconductor devices 100a , 100b , and 100c of FIGS. 3 to 5 may be formed by modifying some configurations in the above-described method of manufacturing the power semiconductor device 100 .

전술한 제조 방법에 따르면, 실리콘 카바이드의 반도체층(105)을 이용하여 기존의 실리콘 기판에 사용되는 공정을 이용하여 전력 반도체 소자들(100, 100a, 100b, 100c)를 경제적으로 제조할 수 있다.According to the above-described manufacturing method, the power semiconductor devices 100 , 100a , 100b , and 100c can be economically manufactured by using the semiconductor layer 105 of silicon carbide using a process used for a conventional silicon substrate.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
108: 필라 영역
110: 웰 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100: power semiconductor device
102: drain region
105: semiconductor layer
107: drift zone
108: pillar area
110: well area
112: source area
118: gate insulating layer
120: gate electrode layer
130: interlayer insulating layer
140: source electrode layer

Claims (15)

실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 적어도 일부 상의 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극층;
적어도 상기 게이트 전극층 하부의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
상기 반도체층 내 상기 드리프트 영역의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 웰 영역 하부의 상기 반도체층에 상기 웰 영역과 접하게 형성되며, 상기 드리프트 영역과 슈퍼 정션을 형성하고, 제 2 도전형을 갖는 필라 영역;
상기 웰 영역 내에 적어도 일부분이 상기 드리프트 영역과 연결되게 형성되고, 제 1 도전형을 갖는 소오스 영역;
상기 소오스 영역의 상기 적어도 일부분 및 상기 게이트 전극층 하부의 상기 드리프트 영역 사이의 상기 반도체층에 형성되고, 축적 채널이 형성되고, 제 1 도전형을 갖는 적어도 하나의 채널 영역;을 포함하고,
상기 웰 영역은 상기 소오스 영역 보다 상기 드리프트 영역 방향으로 더 돌출되고,
상기 웰 영역은 상기 드리프트 영역과 접하는 단부에 상방으로 신장되고, 상기 소오스 영역과 이격되는 탭 부분을 포함하고,
상기 적어도 하나의 채널 영역은 상기 탭 부분 위 및 상기 탭 부분과 상기 소오스 영역 사이에 굴절 형상으로 형성되는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
a gate insulating layer on at least a portion of the semiconductor layer;
a gate electrode layer on the gate insulating layer;
a drift region formed in at least the semiconductor layer under the gate electrode layer and having a first conductivity type;
a well region formed in contact with at least a portion of the drift region in the semiconductor layer and having a second conductivity type;
a pillar region formed in the semiconductor layer under the well region in contact with the well region, forming a super junction with the drift region, and having a second conductivity type;
a source region having a first conductivity type, at least a portion of the well region being connected to the drift region;
at least one channel region formed in the semiconductor layer between the at least a portion of the source region and the drift region under the gate electrode layer, the accumulation channel being formed, and having a first conductivity type;
the well region protrudes more in a direction of the drift region than the source region;
the well region includes a tab portion extending upwardly from an end contacting the drift region and spaced apart from the source region;
wherein the at least one channel region is formed in a refractive shape over the tab portion and between the tab portion and the source region,
power semiconductor devices. 제 1 항에 있어서,
동작 시 최대 전기장이 상기 필라 영역의 바닥면과 동일 선상의 드리프트 영역에 위치되도록, 상기 필라 영역의 전하량이 상기 드리프트 영역의 전하량보다 큰,
전력 반도체 소자.The method of claim 1,
In operation, the charge amount of the pillar area is greater than the charge amount of the drift area so that the maximum electric field is located in the drift area on the same line as the bottom surface of the pillar area;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역은 상기 게이트 전극층 하부에 상기 웰 영역에 의해서 적어도 일부분이 둘러싸인 돌출 부분을 포함하고,
상기 적어도 하나의 채널 영역은 상기 소오스 영역의 일단 및 상기 돌출 부분 사이에 형성된,
전력 반도체 소자.The method of claim 1,
the drift region includes a protruding portion at least partially surrounded by the well region under the gate electrode layer;
the at least one channel region is formed between one end of the source region and the protruding portion;
power semiconductor devices. 제 3 항에 있어서,
상기 웰 영역은 상기 소오스 영역보다 상기 돌출 부분 방향으로 돌출되고,
상기 적어도 하나의 채널 영역은 상기 웰 영역의 돌출된 부분 상의 상기 반도체층에 형성된,
전력 반도체 소자.4. The method of claim 3,
the well region protrudes in a direction of the protruding portion rather than the source region;
wherein the at least one channel region is formed in the semiconductor layer on the protruding portion of the well region;
power semiconductor devices. 삭제delete 제 4 항에 있어서,
상기 적어도 하나의 채널 영역은 상기 소오스 영역의 하부 및 상기 웰 영역 사이로 더 신장되어 형성된,
전력 반도체 소자.5. The method of claim 4,
wherein the at least one channel region is further extended between a lower portion of the source region and the well region;
power semiconductor devices. 제 4 항에 있어서,
상기 웰 영역 및 상기 소오스 영역은 상기 돌출 부분을 중심으로 대칭적으로 형성되는,
전력 반도체 소자.5. The method of claim 4,
wherein the well region and the source region are symmetrically formed with respect to the protruding portion.
power semiconductor devices. 제 1 항에 있어서,
상기 필라 영역은 상기 웰 영역의 바닥면의 적어도 일부를 노출하도록 상기 웰 영역의 단부로부터 후퇴되어 상기 웰 영역의 하부에 형성되고,
상기 필라 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 낮은,
전력 반도체 소자.The method of claim 1,
the pillar region is formed under the well region by retreating from an end of the well region to expose at least a portion of a bottom surface of the well region;
a doping concentration of the pillar region is lower than a doping concentration of the well region;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 일부인,
전력 반도체 소자.The method of claim 1,
wherein the at least one channel region is part of the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑된,
전력 반도체 소자.The method of claim 1,
a drain region having a first conductivity type in the semiconductor layer under the drift region;
The drain region is doped with a higher concentration than the drift region,
power semiconductor devices. 실리콘 카바이드(SiC)의 반도체층에, 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;
상기 반도체층에, 상기 드리프트 영역의 적어도 일부에 접하도록 제 2 도전형을 갖는 웰 영역을 형성하는 단계;
상기 웰 영역의 하부의 상기 반도체층에, 상기 드리프트 영역과 슈퍼 정션을 형성하고 제 2 도전형을 갖는 필라 영역을 형성하는 단계;
상기 웰 영역 내에 적어도 일부분이 상기 드리프트 영역과 연결되게 제 1 도전형을 갖는 소오스 영역을 형성하는 단계; 및
상기 소오스 영역의 상기 적어도 일부분 및 상기 드리프트 영역 사이의 상기 반도체층에, 축적 채널이 형성되고, 제 1 도전형을 갖는 적어도 하나의 채널 영역을 형성하는 단계;
상기 적어도 하나의 채널 영역 상에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 게이트 전극층을 형성하는 단계를 포함하고,
상기 웰 영역은 상기 소오스 영역 보다 상기 드리프트 영역 방향으로 더 돌출되고,
상기 웰 영역은 상기 드리프트 영역과 접하는 단부에 상방으로 신장되고, 상기 소오스 영역과 이격되는 탭 부분을 포함하고,
상기 적어도 하나의 채널 영역은 상기 탭 부분 위 및 상기 탭 부분과 상기 소오스 영역 사이에 굴절 형상으로 형성되는,
전력 반도체 소자의 제조방법.forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC);
forming a well region having a second conductivity type in contact with at least a portion of the drift region in the semiconductor layer;
forming a super junction with the drift region and a pillar region having a second conductivity type in the semiconductor layer under the well region;
forming a source region having a first conductivity type so that at least a portion of the well region is connected to the drift region; and
forming at least one channel region having a first conductivity type and having an accumulation channel formed in the semiconductor layer between the at least a portion of the source region and the drift region;
forming a gate insulating layer on the at least one channel region; and
forming a gate electrode layer on the gate insulating layer;
the well region protrudes more in a direction of the drift region than the source region;
the well region includes a tab portion extending upwardly from an end contacting the drift region and spaced apart from the source region;
wherein the at least one channel region is formed in a refractive shape over the tab portion and between the tab portion and the source region,
A method of manufacturing a power semiconductor device. 제 11 항에 있어서,
상기 웰 영역을 형성하는 단계는 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행하고,
상기 소오스 영역을 형성하는 단계는 상기 웰 영역 내에 제 1 도전형의 불순물을 주입하여 수행하고,
상기 필라 영역을 형성하는 단계는 상기 웰 영역 하부의 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행하는,
전력 반도체 소자의 제조방법.12. The method of claim 11,
The forming of the well region is performed by implanting impurities of a second conductivity type into the semiconductor layer;
The forming of the source region is performed by implanting impurities of the first conductivity type into the well region;
The forming of the pillar region is performed by implanting impurities of a second conductivity type into the semiconductor layer under the well region.
A method of manufacturing a power semiconductor device. 제 11 항에 있어서,
상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 일부로 형성하는,
전력 반도체 소자의 제조방법.12. The method of claim 11,
wherein the at least one channel region is formed as a part of the drift region,
A method of manufacturing a power semiconductor device. 제 11 항에 있어서,
상기 드리프트 영역은 제 1 도전형을 갖는 드레인 영역 상에 형성되고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑된,
전력 반도체 소자의 제조방법.12. The method of claim 11,
the drift region is formed on a drain region having a first conductivity type;
The drain region is doped with a higher concentration than the drift region,
A method of manufacturing a power semiconductor device. 제 14 항에 있어서,
상기 드레인 영역은 제 1 도전형의 기판으로 제공되고,
상기 드리프트 영역은 상기 기판 상에 에피택셜층으로 형성되는,
전력 반도체 소자의 제조방법.15. The method of claim 14,
The drain region is provided as a substrate of a first conductivity type;
wherein the drift region is formed as an epitaxial layer on the substrate;
A method of manufacturing a power semiconductor device.
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