KR102310148B1 - Power semiconductor device and method of fabricating the same - Google Patents

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Abstract

According to one aspect of the present invention, a power semiconductor device comprises: a semiconductor layer made of silicon carbide (SiC); at least one trench stretched in one direction to have recesses formed from the surface to the inside of the semiconductor layer in predetermined depth; a gate insulation layer formed at least on the inner wall of the at least one trench; at least one gate electrode layer formed on the gate insulation layer to fill the at least one trench; a drift area formed on the semiconductor layer at one side of the at least gate electrode layer to have a first conductive-type; a well area adjacent to at least a part of the drift area and formed on the semiconductor layer to be deeper than the at least one gate electrode layer such that the well area can at least surround a bottom surface of the at least one gate electrode layer at one end portion of the at least one gate electrode layer and have a second conductive-type; a source area formed in the well area to have the first conductive-type; and at least one channel area formed on the semiconductor layer at one side of the at least one gate electrode layer between the drift area and the source area and stretched in one direction to have a reverse channel formed in one direction and the second conductive-type. In accordance with the present invention, the electric field concentration can be relieved, and the channel density can be increased.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}Power semiconductor device and method of fabricating the same

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device for switching power transmission and a method of manufacturing the same.

전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device that operates in a high voltage and high current environment. Such power semiconductor devices are used in fields requiring high power switching, for example, power conversion, power converters, inverters, and the like. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), and the like. Such a power semiconductor device is fundamentally required to withstand high voltage, and recently, a high-speed switching operation is additionally required.

이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, a power semiconductor device using silicon carbide (SiC) instead of conventional silicon (Si) is being studied. Silicon carbide (SiC) is a wide-gap semiconductor material having a higher bandgap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, silicon carbide has a high breakdown voltage compared to silicon, and exhibits excellent heat dissipation, so that it can be operated at a high temperature.

이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있어서, 이러한 트렌치 하부를 보호하기 위한 구조의 적용으로 채널 밀도를 줄이는 데 한계가 있다. 나아가, 게이트 전극들 사이에 소오스 콘택 구조를 배치하다 보니, 또한 게이트 전극들 사이의 간격을 좁히기 어려워, 채널 밀도를 줄이는 데 한계가 있다.In order to increase the channel density of a power semiconductor device using such silicon carbide, a trench-type gate structure having a vertical channel structure is being studied. In such a trench-type gate structure, there is a problem in that an electric field is concentrated at the trench edge, so there is a limit in reducing the channel density by applying a structure for protecting the lower portion of the trench. Furthermore, since the source contact structure is disposed between the gate electrodes, it is also difficult to narrow the gap between the gate electrodes, so there is a limit in reducing the channel density.

대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)Republic of Korea Publication No. 2011-0049249 (published on May 11, 2011)

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 전계 집중을 완화하면서 채널 밀도를 높일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a silicon carbide power semiconductor device capable of increasing channel density while reducing electric field concentration and a method for manufacturing the same. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 신장된 적어도 하나의 트렌치와, 상기 적어도 하나의 트렌치의 적어도 내벽 상에 형성된 게이트 절연층과, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층과, 적어도 상기 적어도 하나의 게이트 전극층의 일측 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역의 적어도 일부에 접하고 적어도 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 반도체층에 형성되고, 상기 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 적어도 하나의 채널 영역을 포함한다.A power semiconductor device according to an aspect of the present invention for solving the above problems is formed by recessing a semiconductor layer of silicon carbide (SiC) by a predetermined depth from the surface of the semiconductor layer into the semiconductor layer and extending in one direction at least one trench, a gate insulating layer formed on at least an inner wall of the at least one trench, and at least one gate electrode layer formed on the gate insulating layer to fill the at least one trench; a drift region formed in the semiconductor layer on one side of the gate electrode layer and having a first conductivity type, and a bottom surface of the at least one gate electrode layer in contact with at least a part of the drift region and at least at one end of the at least one gate electrode layer a well region formed in the semiconductor layer deeper than the at least one gate electrode layer to surround it and having a second conductivity type; a source region formed in the well region and having a first conductivity type; the drift region and the source and at least one channel region having a second conductivity type formed in a semiconductor layer on one side of the at least one gate electrode layer between the regions and having an inversion channel formed along the one direction.

상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 포함할 수 있다.According to the power semiconductor device, the source region may include a source contact region connected to the source electrode layer on the outside of one end of the at least one gate electrode layer.

상기 전력 반도체 소자에 따르면, 상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 상기 소오스 전극층과 연결되며 제 2 도전형을 갖는 웰 콘택 영역을 포함하고, 상기 웰 콘택 영역은 상기 웰 영역보다 고농도로 도핑될 수 있다.According to the power semiconductor device, the source contact region includes a well contact region extending from the well region through the source region, connected to the source electrode layer, and having a second conductivity type, wherein the well contact region is the well region. It may be doped at a higher concentration.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 일측의 반도체층에 수직으로 신장된 수직 부분을 포함하고, 상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 상기 수직 부분 및 상기 소오스 영역 사이의 상기 반도체층에 형성될 수 있다.According to the power semiconductor device, the drift region includes a vertical portion extending perpendicular to a semiconductor layer on one side of the at least one gate electrode layer, and the at least one channel region includes the vertical portion of the drift region and the source. It may be formed in the semiconductor layer between the regions.

상기 전력 반도체 소자에 따르면, 상기 웰 영역, 상기 소오스 영역 및 상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분의 양측의 상기 반도체층에 각각 형성될 수 있다.According to the power semiconductor device, the well region, the source region, and the channel region may be respectively formed in the semiconductor layer on both sides of the vertical portion of the drift region.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 양측의 반도체층에 수직으로 신장된 수직 부분들을 포함하고, 상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역들을 포함할 수 있다.According to the power semiconductor device, the drift region includes vertical portions extending perpendicular to the semiconductor layer on both sides of the at least one gate electrode layer, and the at least one channel region includes the vertical portions of the drift region and the and channel regions formed in the semiconductor layer between the source regions.

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 채널 영역은 상기 웰 영역의 일부일 수 있다.According to the power semiconductor device, the at least one channel region may be a part of the well region.

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 상기 반도체층에 나란하게 형성된, 복수의 트렌치들을 포함하고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고, 상기 웰 영역 및 상기 소오스 영역은 상기 복수의 게이트 전극층들을 가로질러 각각 신장되고, 상기 적어도 하나의 채널 영역은 상기 복수의 게이트 전극층들의 일측의 반도체층에 형성된 복수의 채널 영역들을 포함할 수 있다.According to the power semiconductor device, the at least one trench includes a plurality of trenches formed in parallel with the semiconductor layer along the one direction, and the at least one gate electrode layer includes a plurality of trenches formed by filling the plurality of trenches. gate electrode layers, wherein the well region and the source region extend across the plurality of gate electrode layers, respectively, and the at least one channel region forms a plurality of channel regions formed in a semiconductor layer at one side of the plurality of gate electrode layers. may include

상기 전력 반도체 소자에 따르면, 상기 소오스 영역은 상기 복수의 게이트 전극층들의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 포함할 수 있다.According to the power semiconductor device, the source region may include a source contact region connected to the source electrode layer on the outside of one end of the plurality of gate electrode layers.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 복수의 게이트 전극층들 사이의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고, 상기 채널 영역들은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성될 수 있다.According to the power semiconductor device, the drift region includes vertical portions extending perpendicular to the semiconductor layer between the plurality of gate electrode layers, and the channel regions are between the vertical portions of the drift region and the source region. may be formed on the semiconductor layer of

상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 트렌치는 상기 일 방향으로 일렬로 이격 배치된 복수의 트렌치들을 포함하고, 상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고, 상기 웰 영역 및 상기 소오스 영역은 적어도 상기 복수의 트렌치들 사이의 상기 반도체층에 각각 형성될 수 있다.According to the power semiconductor device, the at least one trench includes a plurality of trenches spaced apart in a line in the one direction, and the at least one gate electrode layer includes a plurality of gate electrode layers formed by filling the plurality of trenches. and the well region and the source region may be respectively formed in at least the semiconductor layer between the plurality of trenches.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑될 수 있다.According to the power semiconductor device, a drain region having a first conductivity type may be further included in the semiconductor layer under the drift region, and the drain region may be doped with a higher concentration than the drift region.

상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 나란하게 신장된 복수의 트렌치들과, 상기 복수의 트렌치들의 적어도 내벽 상에 형성된 게이트 절연층과, 상기 복수의 트렌치들을 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들과, 상기 복수의 게이트 전극층들 사이의 상기 반도체층에 형성된 복수의 수직 부분들을 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 드리프트 영역의 상기 복수의 수직 부분들에 접하고, 상기 복수의 게이트 전극층들의 양단에서 상기 복수의 게이트 전극층들의 바닥면을 둘러싸도록 상기 복수의 게이트 전극층들 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 복수의 게이트 전극층들의 양측의 반도체층에 형성되고, 상기 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 복수의 채널 영역들을 포함한다.A power semiconductor device according to another aspect of the present invention for solving the above problems is formed by recessing a semiconductor layer of silicon carbide (SiC) by a predetermined depth from the surface of the semiconductor layer into the semiconductor layer and parallel to one another a plurality of trenches, a gate insulating layer formed on at least inner walls of the plurality of trenches, a plurality of gate electrode layers formed on the gate insulating layer to fill the plurality of trenches, and the plurality of gate electrode layers a drift region having a first conductivity type, including a plurality of vertical portions formed in the semiconductor layer between a well region formed in the semiconductor layer deeper than the plurality of gate electrode layers to surround the bottom surfaces of the gate electrode layers and having a second conductivity type; and a source region formed in the well region and having a first conductivity type; a plurality of channel regions having a second conductivity type formed in semiconductor layers on both sides of the plurality of gate electrode layers between the vertical portions of the drift region and the source region, and in which an inversion channel is formed along the one direction; include

상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조 방법은, 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계와, 상기 반도체층에 상기 드리프트 영역의 적어도 일부에 접하고 제 2 도전형을 갖는 웰 영역을 형성하는 단계와, 상기 웰 영역 내에 제 1 도전형을 갖는 소오스 영역을 형성하는 단계와, 상기 드리프트 영역 및 상기 소오스 영역 사이의 반도체층에, 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 적어도 하나의 채널 영역을 형성하는 단계와, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 상기 일 방향으로 상기 드리프트 영역을 가로질러 신장되고, 상기 웰 영역보다 얕은, 적어도 하나의 트렌치를 형성하는 단계와, 상기 적어도 하나의 트렌치의 적어도 내벽 상에 게이트 절연층을 형성하는 단계와, 상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 적어도 하나의 게이트 전극층을 형성하는 단계를 포함하고, 상기 웰 영역은 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 상기 채널 영역은 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 반도체층에 형성된다.A method of manufacturing a power semiconductor device according to another aspect of the present invention for solving the above problems includes forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC), and the drift in the semiconductor layer forming a well region having a second conductivity type in contact with at least a portion of the region, forming a source region having a first conductivity type in the well region, in a semiconductor layer between the drift region and the source region , forming at least one channel region having a second conductivity type, in which an inversion channel is formed along one direction, and recessed by a predetermined depth from a surface of the semiconductor layer into the semiconductor layer, forming at least one trench extending across the drift region in a direction and shallower than the well region; forming a gate insulating layer on at least an inner wall of the at least one trench; forming at least one gate electrode layer on the gate insulating layer to fill a trench, wherein the well region surrounds a bottom surface of the at least one gate electrode layer at one end of the at least one gate electrode layer. It is formed in the semiconductor layer deeper than one gate electrode layer, and the channel region is formed in the semiconductor layer on one side of the at least one gate electrode layer between the drift region and the source region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 소오스 영역을 형성하는 단계는, 상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 형성하는 단계를 더 포함할 수 있다.According to the method of manufacturing the power semiconductor device, the forming of the source region may further include forming a source contact region connected to the source electrode layer outside one end of the at least one gate electrode layer.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 상기 소오스 전극층과 연결되며 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계를 더 포함하고, 상기 웰 콘택 영역은 상기 웰 영역보다 고농도로 도핑될 수 있다.According to the method of manufacturing the power semiconductor device, the method further comprises: forming a well contact region extending from the well region through the source region, connected to the source electrode layer, and having a second conductivity in the source contact region; The well contact region may be doped at a higher concentration than the well region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 웰 영역을 형성하는 단계는 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행하고, 상기 소오스 영역을 형성하는 단계는 상기 웰 영역 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.According to the method of manufacturing the power semiconductor device, the forming of the well region is performed by implanting an impurity of a second conductivity type into the semiconductor layer, and the forming of the source region is a first conductivity type in the well region. This can be done by injecting impurities of

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 드리프트 영역은 제 1 도전형을 갖는 드레인 영역 상에 형성되고, 상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑될 수 있다.According to the method of manufacturing the power semiconductor device, the drift region may be formed on a drain region having a first conductivity type, and the drain region may be doped with a higher concentration than the drift region.

상기 전력 반도체 소자의 제조 방법에 따르면, 상기 드레인 영역은 제 1 도전형의 기판으로 제공되고, 상기 드리프트 영역은 상기 기판 상에 에피택셜층으로 형성될 수 있다.According to the method of manufacturing the power semiconductor device, the drain region may be provided as a substrate of a first conductivity type, and the drift region may be formed as an epitaxial layer on the substrate.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 전계 집중을 완화하면서 채널 밀도를 높여 집적도를 높일 수 있다. According to the power semiconductor device and the method for manufacturing the same according to an embodiment of the present invention made as described above, it is possible to increase the degree of integration by increasing the channel density while alleviating the concentration of the electric field.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 개략적인 사시도이다.
도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 사시도이다.
도 5는 도 4의 V-V선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 6은 도 4의 VI-VI선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 보여주는 개략적인 사시도들이다.1 is a schematic schematic perspective view showing a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view showing the power semiconductor device taken along line II-II of FIG. 1 .
3 is a cross-sectional view illustrating a power semiconductor device taken along line III-III of FIG. 2 .
4 is a schematic perspective view showing a power semiconductor device according to another embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the power semiconductor device taken along line VV of FIG. 4 .
6 is a cross-sectional view illustrating a power semiconductor device taken along line VI-VI of FIG. 4 .
7 to 9 are schematic perspective views illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like reference numerals refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the sake of illustration, and are therefore provided to illustrate the general structures of the present invention.

동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Like reference signs indicate like elements. When referring to one component, such as a layer, region, or substrate, being on another component, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one configuration as being “directly on” of another, it is understood that intervening configurations do not exist.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 개략적인 사시도이고, 도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 평면도이고, 도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.1 is a schematic schematic perspective view showing a power semiconductor device according to an embodiment of the present invention, FIG. 2 is a plan view showing the power semiconductor device taken along line II-II of FIG. 1, and FIG. It is a cross-sectional view showing the power semiconductor device taken along line III-III.

도 1 내지 도 3을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.1 to 3 , the power semiconductor device 100 may include at least a semiconductor layer 105 , a gate insulating layer 118 , and a gate electrode layer 120 . For example, the power semiconductor device 100 may have a power MOSFET structure.

반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다. The semiconductor layer 105 may refer to one or more semiconductor material layers, for example, one or multiple epitaxial layers. Furthermore, the semiconductor layer 105 may refer to one or multiple epitaxial layers on a semiconductor substrate.

예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다. For example, the semiconductor layer 105 may be made of silicon carbide (SiC). More specifically, the semiconductor layer 105 may include at least one epitaxial layer of silicon carbide.

실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider bandgap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, the power semiconductor device 100 using silicon carbide as the semiconductor layer 105 has a high breakdown voltage and excellent heat dissipation characteristics compared to the case where silicon is used, and may exhibit stable operating characteristics even at high temperatures.

보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다.More specifically, the semiconductor layer 105 may include a drift region 107 . The drift region 107 may have the first conductivity type and may be formed by implanting impurities of the first conductivity type into a portion of the semiconductor layer 105 . For example, the drift region 107 may be formed by doping an impurity of the first conductivity type into an epitaxial layer of silicon carbide.

웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.The well region 110 may be formed to contact at least a portion of the drift region 107 in the semiconductor layer 105 and may have a second conductivity type. For example, the well region 110 may be formed by doping impurities of a second conductivity type opposite to the first conductivity type in the drift region 107 .

예를 들어, 웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸도록 형성될 수 있다. 이에 따라, 드리프트 영역(107)은 웰 영역(110)에 의해서 적어도 일부분이 둘러싸인 수직 부분(107a)을 포함할 수 있다. 전력 반도체 소자(100)의 동작 시, 수직 부분(107a)은 전하의 수직 이동 경로를 제공할 수 있다.For example, the well region 110 may be formed to surround at least a portion of the drift region 107 . Accordingly, the drift region 107 may include a vertical portion 107a at least partially surrounded by the well region 110 . During operation of the power semiconductor device 100 , the vertical portion 107a may provide a vertical movement path of electric charges.

도 1에는, 웰 영역(110)이 두 영역으로 이격되게 형성되고, 그 사이에 수직 부분(107a)이 한정되는 것으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 수직 부분(107a)은 웰 영역(110)에 의해서 그 측면이 한바퀴 둘러싸인 형상일 수도 있다.In FIG. 1 , the well region 110 is formed to be spaced apart into two regions and the vertical portion 107a is defined therebetween, but other various modifications may be made. For example, the vertical portion 107a may have a shape in which a side surface thereof is surrounded by the well region 110 once.

소오스 영역(source region, 112)은 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.A source region 112 is formed in the well region 110 and may have a first conductivity type. For example, the source region 112 may be formed by doping the well region 110 with an impurity of the first conductivity type. The source region 112 may be formed by doping a higher concentration of impurities of the first conductivity type than the drift region 107 .

적어도 하나의 채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(110a)은 일 방향을 따라서 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다.At least one channel region 110a may be formed in the semiconductor layer 105 between the drift region 107 and the source region 112 . For example, the channel region 110a may have a second conductivity type such that an inversion channel is formed along one direction.

채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.Since the channel region 110a has a doping type opposite to that of the source region 112 and the drift region 107 , the channel region 110a may form a diode junction junction with the source region 112 and the drift region 107 . can Accordingly, although the channel region 110a does not allow the movement of charges under normal circumstances, when an operating voltage is applied to the gate electrode layer 120 , an inversion channel is formed therein to allow the movement of charges. .

일부 실시예에서, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110a)과 연속적으로 연결되게 형성될 수 있다. 채널 영역(110a)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In some embodiments, the channel region 110a may be a part of the well region 110 . In this case, the channel region 110a may be formed to be continuously connected to the well region 110a. The doping concentration of the impurity of the second conductivity type in the channel region 110a may be the same as that of other portions of the well region 110 or may be different for controlling the threshold voltage.

일부 실시예에서, 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 드리프트 영역(107)의 수직 부분(107a)을 중심으로 대칭적으로 형성될 수 있다. 예를 들어 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 수직 부분(107a)을 중심으로 대칭적으로 형성된 좌측 부분과 우측 부분을 각각 포함할 수 있다. 이러한 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)의 좌측 부분과 우측 부분은 서로 분리될 수도 있고, 서로 연결될 수도 있다.In some embodiments, the well region 110 , the channel region 110a , and the source region 112 may be formed symmetrically with respect to the vertical portion 107a of the drift region 107 . For example, the well region 110 , the channel region 110a , and the source region 112 may each include a left portion and a right portion formed symmetrically with respect to the vertical portion 107a . The left and right portions of the well region 110 , the channel region 110a , and the source region 112 may be separated from or connected to each other.

부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.Additionally, the drain region 102 may be formed in the semiconductor layer 105 under the drift region 107 and may have a first conductivity type. For example, the drain region 102 may be doped at a higher concentration than the drift region 107 .

일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다.In some embodiments, the drain region 102 may be provided as a substrate of silicon carbide having a first conductivity type. In this case, the drain region 102 may be understood as a part of the semiconductor layer 105 or as a substrate separate from the semiconductor layer 105 .

적어도 하나의 트렌치(116)는 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되어 형성될 수 있다. 트렌치(116)는 반도체층(105) 내에서 일 방향으로 신장될 수 있다. 일 방향은 트렌치(116)의 깊이 방향이 아닌 길이 방향을 지칭하는 것으로서, 도 1에서 II-II선 또는 III-III선 방향을 지칭할 수 있다. The at least one trench 116 may be formed by recessing a predetermined depth into the semiconductor layer 105 from the surface of the semiconductor layer 105 . The trench 116 may extend in one direction within the semiconductor layer 105 . One direction refers to a length direction rather than a depth direction of the trench 116 , and may refer to a direction along a line II-II or a line III-III in FIG. 1 .

게이트 절연층(118)은 트렌치(116)의 적어도 내벽 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 상에 형성된 부분이 측벽 상에 형성된 부분보다 두꺼울 수도 있다.The gate insulating layer 118 may be formed on at least an inner wall of the trench 116 . For example, the gate insulating layer 118 may include an insulating material such as silicon oxide, silicon carbide oxide, silicon nitride, hafnium oxide, zirconium oxide, aluminum oxide, or a stacked structure thereof. The thickness of the gate insulating layer 118 may be uniform or the portion formed on the bottom surface of the trench 116 may be thicker than the portion formed on the sidewall.

적어도 하나의 게이트 전극층(120)은 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.At least one gate electrode layer 120 may be formed on the gate insulating layer 118 to fill the trench 116 . For example, the gate electrode layer 120 may include a suitable conductive material, such as polysilicon, metal, metal nitride, metal silicide, or the like, or may include a stacked structure thereof.

드리프트 영역(107)은 게이트 전극층(120)의 일측 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)의 수직 부분(107a)은 게이트 전극층(120)의 일측의 반도체층(105)에 수직으로 신장될 수 있다. The drift region 107 may be formed in the semiconductor layer 105 on one side of the gate electrode layer 120 . For example, the vertical portion 107a of the drift region 107 may extend vertically to the semiconductor layer 105 on one side of the gate electrode layer 120 .

일부 실시예에서, 드리프트 영역(107)은 게이트 전극층(120)의 양측 상의 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 게이트 전극층(120)의 양측의 반도체층(105)에 수직으로 신장된 수직 부분들(107a)을 포함할 수 있다.In some embodiments, the drift region 107 may be formed in the semiconductor layer 105 on both sides of the gate electrode layer 120 . For example, the drift region 107 may include vertical portions 107a extending perpendicular to the semiconductor layer 105 on both sides of the gate electrode layer 120 .

웰 영역(110)은 게이트 전극층(120)의 일단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 형성될 수 있다. 나아가, 웰 영역(110)은 게이트 전극층(120)의 양단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 형성될 수 있다. 이에 따라, 소오스 영역(112) 주위의 게이트 전극층(120)의 양단부는 웰 영역(110)에 의해서 둘러싸여 있을 수 있다.The well region 110 may be formed to be deeper than the gate electrode layer 120 so as to surround the bottom surface of the gate electrode layer 120 at one end of the gate electrode layer 120 . Furthermore, the well region 110 may be formed to be deeper than the gate electrode layer 120 so as to surround the bottom surface of the gate electrode layer 120 at both ends of the gate electrode layer 120 . Accordingly, both ends of the gate electrode layer 120 around the source region 112 may be surrounded by the well region 110 .

이러한 구조는 트렌치(116)의 바닥면에서, 즉 게이트 전극층(120)의 하단에서 전계가 집중되는 문제를 완화시킬 수 있다. 따라서, 이 실시예에 따른 전력 반도체 소자(100)에 따르면, 부가적인 깊은 웰(deep well)을 형성할 필요 없이 웰 영역(110)을 게이트 전극층(120)보다 깊게 형성함으로써, 트렌치(116)의 바닥면에서 전계가 집중되는 문제를 완화시킬 수 있다. 종래 수직 채널 구조에서는 깊은 웰과 트렌치 사이의 간격이 좁아지면 정션 저항과 문턱전압이 높아지는 문제가 있었으나, 이 실시예의 전력 반도체 소자(100)에서는 이러한 부분이 해결될 수 있다.This structure can alleviate the problem of electric field being concentrated at the bottom of the trench 116 , that is, at the bottom of the gate electrode layer 120 . Therefore, according to the power semiconductor device 100 according to this embodiment, the well region 110 is formed to be deeper than the gate electrode layer 120 without the need to form an additional deep well, so that the trench 116 is formed. It is possible to alleviate the problem of electric field concentration on the floor surface. In the conventional vertical channel structure, when the gap between the deep well and the trench is narrowed, there is a problem that the junction resistance and the threshold voltage increase. However, in the power semiconductor device 100 of this embodiment, these problems can be solved.

채널 영역(110a)은 드리프트 영역(107)의 수직 부분(107a) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 일측의 반도체층(105)에 형성될 수 있다. 따라서, 게이트 전극층(120)의 일측의 반도체층(105)은 일 방향을 따라서, 소오스 영역(112), 채널 영역(110a) 및 드리프트 영역(107)의 수직 부분(107a)이 연결된 구조를 포함할 수 있다.The channel region 110a may be formed in the semiconductor layer 105 on one side of the gate electrode layer 120 between the source region 112 and the vertical portion 107a of the drift region 107 . Accordingly, the semiconductor layer 105 on one side of the gate electrode layer 120 may include a structure in which the source region 112, the channel region 110a, and the vertical portion 107a of the drift region 107 are connected along one direction. can

이러한 채널 영역(110a)은 게이트 전극층(120)의 측벽을 따라서 형성된다는 점에서, 측면 채널(lateral channel) 구조로 불릴 수도 있다.Since the channel region 110a is formed along the sidewall of the gate electrode layer 120, it may be referred to as a lateral channel structure.

나아가, 채널 영역들(110a)은 드리프트 영역(107)의 수직 부분(107a) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 양측의 반도체층(105)에 형성될 수도 있다. Furthermore, the channel regions 110a may be formed in the semiconductor layer 105 on both sides of the gate electrode layer 120 between the source region 112 and the vertical portion 107a of the drift region 107 .

일부 실시예에서, 게이트 절연층(118) 및 게이트 전극층(120)은 트렌치(116) 내부에 형성될 뿐만 아니라, 트렌치(116) 외부로 더 신장되게 형성될 수도 있다.In some embodiments, the gate insulating layer 118 and the gate electrode layer 120 may be formed to extend outside the trench 116 as well as inside the trench 116 .

일부 실시예에서, 트렌치(116)는 반도체층(105) 내에 하나 또는 복수로 제공될 수 있다. 트렌치(116)의 수는 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다. In some embodiments, one or more trenches 116 may be provided in the semiconductor layer 105 . The number of trenches 116 may be appropriately selected, thus not limiting the scope of this embodiment.

예를 들어, 복수의 트렌치들(116)은 일 방향을 따라서 반도체층(105)에 나란하게 형성될 수 있다. 트렌치들(116)은 일 방향으로 신장되고, 일 방향에 수직한 방향으로 이격되어 나란하게 배치될 수 있다.For example, the plurality of trenches 116 may be formed in parallel in the semiconductor layer 105 along one direction. The trenches 116 may extend in one direction and may be spaced apart from each other in a direction perpendicular to the one direction and disposed in parallel.

이 경우, 복수의 게이트 전극층들(120)은 트렌치들(116) 내부를 채우도록 게이트 절연층(118) 상에 형성될 수 있다. 이에 따라, 게이트 전극층들(120)은 트렌치 타입으로 반도체층(105) 내에 형성되고, 트렌치들(116)과 마찬가지로 일 방향으로 나란하게 신장되게 배치될 수 있다.In this case, the plurality of gate electrode layers 120 may be formed on the gate insulating layer 118 to fill the inside of the trenches 116 . Accordingly, the gate electrode layers 120 may be formed in the semiconductor layer 105 in a trench type, and may be disposed to extend in parallel in one direction like the trenches 116 .

나아가, 웰 영역(110) 및 소오스 영역(112)은 게이트 전극층들(120)을 가로질러 각각 신장될 수 있다. 드리프트 영역(107)의 수직 부분들(107a)은 게이트 전극층들(120) 사이의 반도체층(105)에 배치될 수 있다. 복수의 채널 영역들(110a)은 게이트 전극층들(120)의 일측 또는 양측에 소오스 영역(112) 및 드리프트 영역(107)의 수직 부분들(107a) 사이의 반도체층(105)에 형성될 수 있다.Furthermore, the well region 110 and the source region 112 may each extend across the gate electrode layers 120 . The vertical portions 107a of the drift region 107 may be disposed in the semiconductor layer 105 between the gate electrode layers 120 . The plurality of channel regions 110a may be formed in the semiconductor layer 105 between the vertical portions 107a of the source region 112 and the drift region 107 on one or both sides of the gate electrode layers 120 . .

일부 실시예에서, 웰 영역(110)은 드리프트 영역(107)의 수직 부분들(107a)에 접하고, 게이트 전극층들(120)의 양단에서 게이트 전극층들(120)의 바닥면을 둘러싸도록 게이트 전극층들(120)보다 깊이 반도체층(105)에 형성될 수 있다.In some embodiments, the well region 110 abuts the vertical portions 107a of the drift region 107 , and includes gate electrode layers at both ends of the gate electrode layers 120 to surround the bottom surface of the gate electrode layers 120 . It may be formed in the semiconductor layer 105 deeper than (120).

층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다.The interlayer insulating layer 130 may be formed on the gate electrode layer 120 .

소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 소오스 영역(112)에 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.The source electrode layer 140 may be formed on the interlayer insulating layer 130 and may be connected to the source region 112 . For example, the source electrode layer 140 may be formed of an appropriate conductive material, metal, or the like.

도시의 명확화를 위하여, 도 1에는 도 2 및 도 3과 달리, 층간 절연층(130) 및 소오스 전극층(140)의 도시가 생략되어 있다.For clarity of illustration, the illustration of the interlayer insulating layer 130 and the source electrode layer 140 is omitted in FIG. 1 unlike FIGS. 2 and 3 .

전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다. In the above-described power semiconductor device 100 , the first conductivity type and the second conductivity type may have opposite conductivity types, but may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112), 소오스 콘택 영역(112a) 및 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 채널 영역(110a)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.More specifically, when the power semiconductor device 100 is an N-type MOSFET, the drift region 107 is an N- region, and the source region 112 , the source contact region 112a and the drain region 102 are an N+ region. , the well region 110 and the channel region 110a may be a P− region, and the well contact region 114 may be a P+ region.

전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 수직 부분들(107a)을 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 게이트 전극층들(120)의 측면을 따라서 소오스 영역(112)으로 흐를 수 있다.In operation of the power semiconductor device 100 , current flows from the drain region 102 in a generally vertical direction along the vertical portions 107a of the drift region 107 , and then through the channel region 110a to the gate electrode layers ( It may flow along the side of 120 to the source region 112 .

전술한 전력 반도체 소자(100)에 있어서, 게이트 전극층들(120)은 스트라이프 타입으로 병렬적으로 조밀하게 배치될 수 있고, 채널 영역들(110a)은 게이트 전극층들(120)의 측면에 배치될 수 있어서, 채널 밀도가 높아질 수 있다. In the power semiconductor device 100 described above, the gate electrode layers 120 may be densely disposed in parallel in a stripe type, and the channel regions 110a may be disposed on side surfaces of the gate electrode layers 120 . Therefore, the channel density may be increased.

또한, 전력 반도체 소자(100)에 있어서, 게이트 전극층들(120)의 바닥면이 웰 영역(110)에 의해서 둘러싸여 있기 때문에, 트렌치들(116)의 모서리에서 전계가 집중되어 항복(break down)이 일어나는 현상을 완화할 수 있다. 따라서, 전력 반도체 소자(100)의 내압 특성이 향상되어 동작 신뢰성이 향상될 수 있다.In addition, in the power semiconductor device 100 , since the bottom surface of the gate electrode layers 120 is surrounded by the well region 110 , the electric field is concentrated at the edges of the trenches 116 to prevent breakdown. phenomena can be alleviated. Accordingly, the withstand voltage characteristic of the power semiconductor device 100 may be improved, and thus operation reliability may be improved.

도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자(100a)를 보여주는 개략적인 사시도이고, 도 5는 도 4의 V-V선에서 절취한 전력 반도체 소자(100a)를 보여주는 단면도이고, 도 6은 도 4의 VI-VI선에서 절취한 전력 반도체 소자(100a)를 보여주는 단면도이다.4 is a schematic perspective view showing a power semiconductor device 100a according to another embodiment of the present invention, FIG. 5 is a cross-sectional view showing the power semiconductor device 100a taken along the line VV of FIG. 4 , and FIG. 4 is a cross-sectional view showing the power semiconductor device 100a taken along line VI-VI.

이 실시예에 따른 전력 반도체 소자(100a)는 도 1 내지 도 3의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이고, 따라서 중복된 설명은 생략된다.The power semiconductor device 100a according to this embodiment uses or partially modified the power semiconductor device 100 of FIGS. 1 to 3 , and thus the redundant description is omitted.

도 4 내지 도 6을 참조하면, 소오스 영역(112)은 게이트 전극층들(120)의 적어도 일단의 외측에 소오스 전극층(140)과 연결되는 소오스 콘택 영역(112a)을 포함할 수 있다. 예를 들어, 소오스 콘택 영역(112a)은 소오스 영역(112)의 일부로서, 소오스 전극층(140)이 연결되는 부분을 지칭할 수 있다.4 to 6 , the source region 112 may include a source contact region 112a connected to the source electrode layer 140 outside at least one end of the gate electrode layers 120 . For example, the source contact region 112a is a part of the source region 112 and may refer to a portion to which the source electrode layer 140 is connected.

웰 콘택 영역(114)은 소오스 콘택 영역(112a) 내에 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장되고, 제 2 도전형을 가질 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112a) 내에 형성될 수 있다.The well contact region 114 may be formed in the source contact region 112a. For example, the well contact region 114 may extend from the well region 110 through the source region 112 and may have the second conductivity type. One or a plurality of well contact regions 114 may be formed in the source contact region 112a.

예를 들어, 웰 콘택 영역(114)은 소오스 전극층(140)과 연결될 수 있고, 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.For example, the well contact region 114 may be connected to the source electrode layer 140 , and when connected to the source electrode layer 140 , the second conductivity type impurity has a higher concentration than the well region 110 in order to lower the contact resistance. may be doped.

도 4 내지 도 6에는 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 수직 부분들(107a)을 기준으로 일측의 소오스 영역(112)에 형성된 것으로 도시되었으나, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 소오스 영역(112) 및 웰 영역(110)이 복수로 분리된 경우, 그 각각에 형성될 수도 있다.4 to 6 show that the source contact region 112a and the well contact region 114 are formed in the source region 112 on one side with respect to the vertical portions 107a of the drift region 107, but the source contact When the source region 112 and the well region 110 are separated into a plurality, the region 112a and the well contact region 114 may be respectively formed therein.

일부 실시예에서, 복수의 트렌치들(116)은 일 방향을 따라서 일렬로 이격 배치될 수도 있다. 이에 따라, 게이트 전극층들(120)도 트렌치들(116)을 따라서, 일 방향을 따라서 일렬로 이격 배치될 수 있다. 이 경우, 웰 영역(110) 및 소오스 영역(112)은 일 방향을 따라서 일렬로 이격 배치된 트렌치들(116) 사이의 반도체층(105)에 각각 형성될 수 있다.In some embodiments, the plurality of trenches 116 may be spaced apart from each other in a line along one direction. Accordingly, the gate electrode layers 120 may also be disposed to be spaced apart in a line along the trenches 116 and in one direction. In this case, the well region 110 and the source region 112 may be respectively formed in the semiconductor layer 105 between the trenches 116 spaced apart from each other in one direction.

예를 들어, 도 1 내지 도 3의 전력 반도체 소자(100)의 구조가 일 방향을 따라서 복수개 배치되고, 그 사이에 웰 영역(110) 및 소오스 영역(112)이 형성될 수 있다.For example, a plurality of structures of the power semiconductor device 100 of FIGS. 1 to 3 may be disposed along one direction, and a well region 110 and a source region 112 may be formed therebetween.

도시의 명확화를 위하여, 도 4에는 도 5 및 도 6과 달리, 층간 절연층(130) 및 소오스 전극층(140)의 도시가 생략되어 있다.For clarity of illustration, the illustration of the interlayer insulating layer 130 and the source electrode layer 140 is omitted in FIG. 4 , unlike FIGS. 5 and 6 .

이 실시예에 따른 전력 반도체 소자(100a)에 따르면, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)을 게이트 전극층들(120) 사이에 배치하지 않고 그 외측으로 배치함으로써, 게이트 전극층들(120)을 매우 조밀하게 배치할 수 있다. 이에 따라, 전력 반도체 소자(100a)의 채널 밀도가 크게 높아질 수 있다. 나아가, 전력 반도체 소자(110a)에 따르면, 트렌치들(116)의 모서리에서 전계가 집중되어 항복(break down)이 일어나는 현상을 완화하여, 전력 반도체 소자(100a)의 내압 특성이 향상되어 동작 신뢰성이 향상될 수 있다.According to the power semiconductor device 100a according to this embodiment, by disposing the source contact region 112a and the well contact region 114 outside the gate electrode layers 120 rather than between them, the gate electrode layers 120 are ) can be placed very densely. Accordingly, the channel density of the power semiconductor device 100a may be greatly increased. Furthermore, according to the power semiconductor device 110a, the electric field is concentrated at the edges of the trenches 116 to alleviate the phenomenon of break down, so that the withstand voltage characteristics of the power semiconductor device 100a are improved, so that the operation reliability is improved. can be improved

도 7 내지 도 9는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법을 보여주는 개략적인 사시도들이다.7 to 9 are schematic perspective views illustrating a method of manufacturing the power semiconductor device 100 according to an embodiment of the present invention.

도 7을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.Referring to FIG. 7 , a drift region 107 having a first conductivity type may be formed in the semiconductor layer 105 of silicon carbide (SiC). For example, the drift region 107 may be formed on the drain region 102 having the first conductivity type. In some embodiments, the drain region 102 is provided as a substrate of a first conductivity type, and the drift region 107 may be formed as one or more epitaxial layers on this substrate.

이어서, 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 제 2 도전형을 갖는 웰 영역(110)을 형성할 수 있다. 예를 들어, 웰 영역(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다.Next, the well region 110 having the second conductivity type may be formed in the semiconductor layer 105 to contact at least a portion of the drift region 107 . For example, the forming of the well region 110 may be performed by implanting impurities of the second conductivity type into the semiconductor layer 105 .

예를 들어, 웰 영역(110)은 드리프트 영역(107)이 웰 영역(11)에 의해서 적어도 일부분이 둘러싸인 수직 부분(107a)을 포함하도록 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 드리프트 영역(107)에 드리프트 영역(107)과 반대되는 불순물을 도핑하여 형성할 수 있다.For example, the well region 110 may be formed in the semiconductor layer 105 such that the drift region 107 includes a vertical portion 107a at least partially surrounded by the well region 11 . More specifically, the well region 110 may be formed by doping the drift region 107 with an impurity opposite to that of the drift region 107 .

이어서, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112)을 형성할 수 있다. 예를 들어, 소오스 영역(112)을 형성하는 단계는 웰 영역(110) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다.Subsequently, a source region 112 having a first conductivity type may be formed in the well region 110 . For example, the forming of the source region 112 may be performed by implanting impurities of the first conductivity type into the well region 110 .

소오스 영역(112) 형성과 더불어, 소오스 영역(112) 및 드리프트 영역(107) 사이의 반도체층(105)에, 일 방향을 따라서 반전 채널이 형성되고, 제 2 도전형을 갖는 적어도 하나의 채널 영역(110a)을 형성할 수 있다. 예를 들어, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)의 수직 부분(107a) 사이에 형성될 수 있다. In addition to the formation of the source region 112 , an inversion channel is formed along one direction in the semiconductor layer 105 between the source region 112 and the drift region 107 , and at least one channel region having a second conductivity type (110a) can be formed. For example, the channel region 110a may be formed between the source region 112 and the vertical portion 107a of the drift region 107 .

전술한 제조 방법에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.In the above-described manufacturing method, impurity implantation or impurity doping may be performed such that ions are implanted into the semiconductor layer 105 or impurities are mixed during formation of the epitaxial layer. However, for implantation of impurities in the selective region, an ion implantation method using a mask pattern may be used.

선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.Optionally, the ion implantation may be followed by a thermal treatment step to activate or diffuse the impurities.

도 8을 참조하면, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 적어도 하나의 트렌치(116)를 형성할 수 있다.Referring to FIG. 8 , at least one trench 116 may be formed to be recessed by a predetermined depth from the surface of the semiconductor layer 105 into the semiconductor layer 105 .

예를 들어, 트렌치(116)는 일 방향으로 드리프트 영역(107)을 가로질러 신장되고, 웰 영역(110)보다 얕게 형성될 수 있다.For example, the trench 116 may extend across the drift region 107 in one direction and be formed to be shallower than the well region 110 .

나아가, 복수의 트렌치들(116)이 일 방향으로 나란하게 반도체층(105)에 형성될 수도 있다.Furthermore, a plurality of trenches 116 may be formed in the semiconductor layer 105 in parallel in one direction.

예를 들어, 트렌치들(116)은 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.For example, the trenches 116 may be formed by forming a photomask using photolithography, and then etching the semiconductor layer 105 using the photomask as an etch protective layer.

도 9를 참조하면, 트렌치들(116)의 내벽 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다.Referring to FIG. 9 , a gate insulating layer 118 may be formed on inner walls of the trenches 116 . For example, the gate insulating layer 118 may be formed of an oxide by oxidizing the semiconductor layer 105 , or may be formed by depositing an insulating material such as oxide or nitride on the semiconductor layer 105 .

이어서, 트렌치들(116)을 매립하도록 게이트 절연층(118) 상에 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.Subsequently, gate electrode layers 120 may be formed on the gate insulating layer 118 to fill the trenches 116 . For example, the gate electrode layer 120 may be formed by forming a conductive layer on the gate insulating layer 118 and then patterning it. The gate electrode layer 120 may be formed by doping polysilicon with impurities or may be formed to include a conductive metal or metal silicide.

패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.The patterning process may be performed using photo lithography and etching processes. The photolithography process includes a process of forming a photoresist pattern with a mask layer using a photolithography process and a developing process, and the etching process includes a process of selectively etching an underlying structure using the photoresist pattern can do.

이에 따라, 웰 영역(110)은 게이트 전극층(120)의 일단에서 게이트 전극층(120)의 바닥면을 둘러싸도록 게이트 전극층(120)보다 깊게 배치되고, 채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 게이트 전극층(120)의 일측 또는 양측의 반도체층(105)에 형성될 수 있다.Accordingly, the well region 110 is disposed deeper than the gate electrode layer 120 so as to surround the bottom surface of the gate electrode layer 120 at one end of the gate electrode layer 120 , and the channel region 110a includes the drift region 107 and The semiconductor layer 105 may be formed on one side or both sides of the gate electrode layer 120 between the source regions 112 .

부가적으로, 도 2 및 도 3에 도시된 바와 같이, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다.Additionally, as shown in FIGS. 2 and 3 , an interlayer insulating layer 130 may be formed on the gate electrode layer 120 .

이어서, 층간 절연층(130) 상에 소오스 전극층(140)을 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.Subsequently, the source electrode layer 140 may be formed on the interlayer insulating layer 130 . For example, the source electrode layer 140 may be formed by forming a conductive layer, for example, a metal layer, on the interlayer insulating layer 130 and then patterning it.

한편, 도 4 내지 도 6의 전력 반도체 소자(100a)는 전술한 전력 반도체 소자(100)의 제조 공정에 일부 공정을 추가하거나 변형하여 제조할 수 있다.Meanwhile, the power semiconductor device 100a of FIGS. 4 to 6 may be manufactured by adding or modifying some processes to the above-described manufacturing process of the power semiconductor device 100 .

예를 들어, 전력 반도체 소자(100a)의 제조 시, 소오스 영역(112)을 형성하는 단계는 적어도 게이트 전극층(120)의 일단의 외측에 소오스 전극층(140)과 연결되는 소오스 콘택 영역(112a)을 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 소오스 콘택 영역(112a)은 소오스 영역(112)과 구분되지 않을 수 있다.For example, when the power semiconductor device 100a is manufactured, the forming of the source region 112 includes at least a source contact region 112a connected to the source electrode layer 140 outside one end of the gate electrode layer 120 . It may include the step of forming. In some embodiments, the source contact region 112a may not be distinguished from the source region 112 .

나아가, 트렌치들(116)을 형성하기 전에, 소오스 콘택 영역(112a) 내에 웰 콘택 영역(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)의 일부에 제 2 도전형의 불순물을 웰 영역(110)보다 높은 농도로 주입하여 형성할 수 있다.Furthermore, before forming the trenches 116 , a well contact region 114 may be formed in the source contact region 112a. For example, the well contact region 114 may be formed by implanting impurities of the second conductivity type into a portion of the well region 110 at a higher concentration than that of the well region 110 .

전력 반도체 소자(100a)의 제조 시, 트렌치들(116)은 일 방향으로 일렬로 이격 배치될 수 있다. 나아가, 웰 영역(110), 채널 영역(110a) 및 소오스 영역(112)은 트렌치들(116) 사이의 반도체층(105)에 각각 형성될 수 있다.When the power semiconductor device 100a is manufactured, the trenches 116 may be disposed to be spaced apart in a line in one direction. Further, the well region 110 , the channel region 110a , and the source region 112 may be respectively formed in the semiconductor layer 105 between the trenches 116 .

전술한 제조 방법에 따르면, 실리콘 카바이드의 반도체층(105)을 이용하여 기존의 실리콘 기판에 사용되는 공정을 이용하여 전력 반도체 소자(100)를 경제적으로 제조할 수 있다.According to the above-described manufacturing method, the power semiconductor device 100 can be economically manufactured by using the semiconductor layer 105 of silicon carbide and using a process used for an existing silicon substrate.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiment shown in the drawings, which is merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100: power semiconductor device
102: drain region
105: semiconductor layer
107: drift zone
110: well area
112: source area
118: gate insulating layer
120: gate electrode layer
130: interlayer insulating layer
140: source electrode layer

Claims (19)

실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 신장된 적어도 하나의 트렌치;
상기 적어도 하나의 트렌치의 적어도 내벽 상에 형성된 게이트 절연층;
상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 형성된 적어도 하나의 게이트 전극층;
적어도 상기 적어도 하나의 게이트 전극층의 일측 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
상기 드리프트 영역의 적어도 일부에 접하고 적어도 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 형성되고, 상기 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 적어도 하나의 채널 영역을 포함하고,
상기 소오스 영역은 상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 포함하고,
상기 적어도 하나의 게이트 전극층은 상기 적어도 하나의 채널 영역을 가로지르는 방향으로 나란하게 신장되고,
상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 일렬로 이격 배치된 복수의 트렌치들, 및 상기 일 방향과 다른 방향을 따라 상기 복수의 트렌치들로부터 이격되어 배치되는 복수의 다른 트렌치들을 포함하고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들 및 상기 복수의 다른 트랜치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
상기 소오스 콘택 영역은 상기 복수의 트렌치들 및 상기 복수의 다른 트랜치들의 사이에 배치되는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
at least one trench formed by recessing a predetermined depth into the semiconductor layer from the surface of the semiconductor layer and extending in one direction;
a gate insulating layer formed on at least an inner wall of the at least one trench;
at least one gate electrode layer formed on the gate insulating layer to fill the at least one trench;
a drift region formed in the semiconductor layer on at least one side of the at least one gate electrode layer and having a first conductivity type;
It is formed in the semiconductor layer deeper than the at least one gate electrode layer so as to contact at least a portion of the drift region and surround the bottom surface of the at least one gate electrode layer at at least one end of the at least one gate electrode layer, the second conductivity type well area with;
a source region formed in the well region and having a first conductivity type; and
at least one channel region having a second conductivity type formed in the semiconductor layer on one side of the at least one gate electrode layer between the drift region and the source region, and in which an inversion channel is formed along the one direction; ,
The source region includes a source contact region connected to the source electrode layer on the outside of one end of the at least one gate electrode layer;
the at least one gate electrode layer extends in parallel in a direction crossing the at least one channel region;
The at least one trench includes a plurality of trenches spaced apart in a line along the one direction, and a plurality of other trenches spaced apart from the plurality of trenches along a direction different from the one direction,
the at least one gate electrode layer includes a plurality of gate electrode layers formed by filling the plurality of trenches and the plurality of other trenches;
the source contact region is disposed between the plurality of trenches and the plurality of other trenches;
power semiconductor devices. 삭제delete 제 1 항에 있어서,
상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 상기 소오스 전극층과 연결되며 제 2 도전형을 갖는 웰 콘택 영역을 포함하고,
상기 웰 콘택 영역은 상기 웰 영역보다 고농도로 도핑된,
전력 반도체 소자.The method of claim 1,
a well contact region extending from the well region through the source region in the source contact region, connected to the source electrode layer, and having a second conductivity type;
the well contact region is more heavily doped than the well region;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 일측의 상기 반도체층에 수직으로 신장된 수직 부분을 포함하고,
상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 상기 수직 부분 및 상기 소오스 영역 사이의 상기 반도체층에 형성된,
전력 반도체 소자.The method of claim 1,
the drift region includes a vertical portion extending perpendicular to the semiconductor layer on one side of the at least one gate electrode layer;
the at least one channel region is formed in the semiconductor layer between the source region and the vertical portion of the drift region;
power semiconductor devices. 제 4 항에 있어서,
상기 웰 영역, 상기 소오스 영역 및 상기 채널 영역은 상기 드리프트 영역의 상기 수직 부분의 양측의 상기 반도체층에 각각 형성되는,
전력 반도체 소자.5. The method of claim 4,
the well region, the source region and the channel region are respectively formed in the semiconductor layer on both sides of the vertical portion of the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역은 상기 적어도 하나의 게이트 전극층의 양측의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고,
상기 적어도 하나의 채널 영역은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성된 채널 영역들을 포함하는,
전력 반도체 소자.The method of claim 1,
the drift region includes vertical portions extending perpendicular to the semiconductor layer on both sides of the at least one gate electrode layer;
wherein the at least one channel region comprises channel regions formed in the semiconductor layer between the source region and the vertical portions of the drift region.
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 채널 영역은 상기 웰 영역의 일부인,
전력 반도체 소자.The method of claim 1,
wherein the at least one channel region is part of the well region;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 상기 반도체층에 나란하게 형성된, 복수의 트렌치들을 포함하고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
상기 웰 영역 및 상기 소오스 영역은 상기 복수의 게이트 전극층들을 가로질러 각각 신장되고,
상기 적어도 하나의 채널 영역은 상기 복수의 게이트 전극층들의 일측의 반도체층에 형성된 복수의 채널 영역들을 포함하는,
전력 반도체 소자.The method of claim 1,
The at least one trench includes a plurality of trenches formed in parallel in the semiconductor layer along the one direction,
the at least one gate electrode layer includes a plurality of gate electrode layers formed by filling the plurality of trenches;
the well region and the source region extend across the plurality of gate electrode layers, respectively;
The at least one channel region includes a plurality of channel regions formed in a semiconductor layer on one side of the plurality of gate electrode layers.
power semiconductor devices. 제 8 항에 있어서,
상기 소오스 영역은 상기 복수의 게이트 전극층들의 일단의 외측에 상기 소오스 전극층과 연결되는 상기 소오스 콘택 영역을 포함하는,
전력 반도체 소자.9. The method of claim 8,
The source region includes the source contact region connected to the source electrode layer outside one end of the plurality of gate electrode layers,
power semiconductor devices. 제 8 항에 있어서,
상기 드리프트 영역은 상기 복수의 게이트 전극층들 사이의 상기 반도체층에 수직으로 신장된 수직 부분들을 포함하고,
상기 채널 영역들은 상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 반도체층에 형성된,
전력 반도체 소자.9. The method of claim 8,
the drift region includes vertical portions extending perpendicular to the semiconductor layer between the plurality of gate electrode layers;
the channel regions are formed in the semiconductor layer between the source region and the vertical portions of the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 상기 일 방향으로 일렬로 이격 배치된 복수의 트렌치들을 포함하고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
상기 웰 영역 및 상기 소오스 영역은 적어도 상기 복수의 트렌치들 사이의 상기 반도체층에 각각 형성된,
전력 반도체 소자.The method of claim 1,
The at least one trench includes a plurality of trenches spaced apart in a line in the one direction,
the at least one gate electrode layer includes a plurality of gate electrode layers formed by filling the plurality of trenches;
the well region and the source region are respectively formed in the semiconductor layer between at least the plurality of trenches;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑된,
전력 반도체 소자.The method of claim 1,
a drain region having a first conductivity type in the semiconductor layer under the drift region;
The drain region is doped with a higher concentration than the drift region,
power semiconductor devices. 실리콘 카바이드(SiC)의 반도체층;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고 일 방향으로 나란하게 신장된 복수의 트렌치들;
상기 복수의 트렌치들의 적어도 내벽 상에 형성된 게이트 절연층;
상기 복수의 트렌치들을 매립하도록 상기 게이트 절연층 상에 형성된 복수의 게이트 전극층들;
상기 복수의 게이트 전극층들 사이의 상기 반도체층에 형성된 복수의 수직 부분들을 포함하고, 제 1 도전형을 갖는 드리프트 영역;
상기 드리프트 영역의 상기 복수의 수직 부분들에 접하고, 상기 복수의 게이트 전극층들의 양단에서 상기 복수의 게이트 전극층들의 바닥면을 둘러싸도록 상기 복수의 게이트 전극층들 보다 깊이 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 웰 영역 내에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
상기 드리프트 영역의 상기 수직 부분들 및 상기 소오스 영역 사이의 상기 복수의 게이트 전극층들의 양측의 반도체층에 형성되고, 상기 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 복수의 채널 영역들을 포함하고,
상기 소오스 영역은 상기 복수의 게이트 전극층들의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 포함하고,
상기 복수의 게이트 전극층들은 상기 복수의 채널 영역을 가로지르는 방향으로 나란하게 신장되고,
상기 복수의 트렌치들은 상기 일 방향을 따라서 일렬로 이격 배치된 적어도 하나의 트렌치들, 및 상기 일 방향과 다른 방향을 따라 상기 적어도 하나의 트렌치들로부터 이격되어 배치되는 적어도 하나의 다른 트렌치들을 포함하고,
상기 복수의 게이트 전극층들은 상기 적어도 하나의 트렌치들 및 상기 적어도 하나의 다른 트랜치들을 매립하여 형성되고,
상기 소오스 콘택 영역은 상기 적어도 하나의 트렌치들 및 상기 적어도 하나의 다른 트랜치들의 사이에 배치되는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
a plurality of trenches formed by being recessed by a predetermined depth into the semiconductor layer from the surface of the semiconductor layer and extending in parallel in one direction;
a gate insulating layer formed on at least inner walls of the plurality of trenches;
a plurality of gate electrode layers formed on the gate insulating layer to fill the plurality of trenches;
a drift region comprising a plurality of vertical portions formed in the semiconductor layer between the plurality of gate electrode layers and having a first conductivity type;
It is formed in the semiconductor layer to be in contact with the plurality of vertical portions of the drift region and to be deeper than the plurality of gate electrode layers so as to surround bottom surfaces of the plurality of gate electrode layers at both ends of the plurality of gate electrode layers, and a second conductivity a well region having a shape;
a source region formed in the well region and having a first conductivity type; and
a plurality of channel regions having a second conductivity type formed in semiconductor layers on both sides of the plurality of gate electrode layers between the vertical portions of the drift region and the source region and in which an inversion channel is formed along the one direction; including,
The source region includes a source contact region connected to the source electrode layer outside one end of the plurality of gate electrode layers;
The plurality of gate electrode layers extend in parallel in a direction crossing the plurality of channel regions,
The plurality of trenches includes at least one trench spaced apart in a line along the one direction, and at least one other trench spaced apart from the at least one trenches in a direction different from the one direction.
The plurality of gate electrode layers are formed by filling the at least one trench and the at least one other trench,
the source contact region is disposed between the at least one trench and the at least one other trench;
power semiconductor devices. 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;
상기 반도체층에 상기 드리프트 영역의 적어도 일부에 접하고 제 2 도전형을 갖는 웰 영역을 형성하는 단계;
상기 웰 영역 내에 제 1 도전형을 갖는 소오스 영역을 형성하는 단계;
상기 드리프트 영역 및 상기 소오스 영역 사이의 반도체층에, 일 방향을 따라서 반전 채널이 형성되는, 제 2 도전형을 갖는 적어도 하나의 채널 영역을 형성하는 단계;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 소정 깊이만큼 리세스 되어 형성되고, 상기 일 방향으로 상기 드리프트 영역을 가로질러 신장되고, 상기 웰 영역보다 얕은, 적어도 하나의 트렌치를 형성하는 단계;
상기 적어도 하나의 트렌치의 적어도 내벽 상에 게이트 절연층을 형성하는 단계;
상기 적어도 하나의 트렌치를 매립하도록 상기 게이트 절연층 상에 적어도 하나의 게이트 전극층을 형성하는 단계;및
상기 적어도 하나의 게이트 전극층의 일단의 외측에 소오스 전극층과 연결되는 소오스 콘택 영역을 형성하는 단계를 포함하고,
상기 웰 영역은 상기 적어도 하나의 게이트 전극층의 일단에서 상기 적어도 하나의 게이트 전극층의 바닥면을 둘러싸도록 상기 적어도 하나의 게이트 전극층 보다 깊이 상기 반도체층에 형성되고,
상기 채널 영역은 상기 드리프트 영역 및 상기 소오스 영역 사이의 상기 적어도 하나의 게이트 전극층의 일측의 반도체층에 형성되고,
상기 적어도 하나의 게이트 전극층은 상기 적어도 하나의 채널 영역을 가로지르는 방향으로 나란하게 신장되고,
상기 적어도 하나의 트렌치는 상기 일 방향을 따라서 일렬로 이격 배치된 복수의 트렌치들, 및 상기 일 방향과 다른 방향을 따라 상기 복수의 트렌치들로부터 이격되어 배치되는 복수의 다른 트렌치들을 포함하고,
상기 적어도 하나의 게이트 전극층은 상기 복수의 트렌치들 및 상기 복수의 다른 트랜치들을 매립하여 형성된 복수의 게이트 전극층들을 포함하고,
상기 소오스 콘택 영역은 상기 복수의 트렌치들 및 상기 복수의 다른 트랜치들의 사이에 배치되는,
전력 반도체 소자의 제조방법.forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC);
forming a well region in contact with at least a portion of the drift region and having a second conductivity type in the semiconductor layer;
forming a source region having a first conductivity type in the well region;
forming at least one channel region having a second conductivity type in which an inversion channel is formed along one direction in a semiconductor layer between the drift region and the source region;
forming at least one trench recessed by a predetermined depth from the surface of the semiconductor layer into the semiconductor layer, extending across the drift region in the one direction, and shallower than the well region;
forming a gate insulating layer on at least an inner wall of the at least one trench;
forming at least one gate electrode layer on the gate insulating layer to fill the at least one trench; and
forming a source contact region connected to the source electrode layer outside one end of the at least one gate electrode layer;
The well region is formed in the semiconductor layer deeper than the at least one gate electrode layer so as to surround a bottom surface of the at least one gate electrode layer at one end of the at least one gate electrode layer;
the channel region is formed in a semiconductor layer on one side of the at least one gate electrode layer between the drift region and the source region;
the at least one gate electrode layer extends in parallel in a direction crossing the at least one channel region;
The at least one trench includes a plurality of trenches spaced apart in a line along the one direction, and a plurality of other trenches spaced apart from the plurality of trenches along a direction different from the one direction,
the at least one gate electrode layer includes a plurality of gate electrode layers formed by filling the plurality of trenches and the plurality of other trenches;
the source contact region is disposed between the plurality of trenches and the plurality of other trenches;
A method of manufacturing a power semiconductor device. 삭제delete 제 14 항에 있어서,
상기 소오스 콘택 영역 내에 상기 웰 영역으로부터 소오스 영역을 관통하여 신장되고 상기 소오스 전극층과 연결되며 제 2 도전형을 갖는 웰 콘택 영역을 형성하는 단계를 더 포함하고,
상기 웰 콘택 영역은 상기 웰 영역보다 고농도로 도핑된,
전력 반도체 소자의 제조방법.15. The method of claim 14,
The method further comprising: forming a well contact region extending from the well region through the source region and connected to the source electrode layer in the source contact region and having a second conductivity type;
the well contact region is more heavily doped than the well region;
A method of manufacturing a power semiconductor device. 제 14 항에 있어서,
상기 웰 영역을 형성하는 단계는 상기 반도체층에 제 2 도전형의 불순물을 주입하여 수행하고,
상기 소오스 영역을 형성하는 단계는 상기 웰 영역 내에 제 1 도전형의 불순물을 주입하여 수행하는,
전력 반도체 소자의 제조방법.15. The method of claim 14,
The forming of the well region is performed by implanting impurities of a second conductivity type into the semiconductor layer;
The forming of the source region is performed by implanting impurities of the first conductivity type into the well region.
A method of manufacturing a power semiconductor device. 제 14 항에 있어서,
상기 드리프트 영역은 제 1 도전형을 갖는 드레인 영역 상에 형성되고,
상기 드레인 영역은 상기 드리프트 영역보다 고농도로 도핑된,
전력 반도체 소자의 제조방법.15. The method of claim 14,
the drift region is formed on a drain region having a first conductivity type;
The drain region is doped with a higher concentration than the drift region,
A method of manufacturing a power semiconductor device. 제 18 항에 있어서,
상기 드레인 영역은 제 1 도전형의 기판으로 제공되고,
상기 드리프트 영역은 상기 기판 상에 에피택셜층으로 형성되는,
전력 반도체 소자의 제조방법.19. The method of claim 18,
The drain region is provided as a substrate of a first conductivity type;
wherein the drift region is formed as an epitaxial layer on the substrate;
A method of manufacturing a power semiconductor device.
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