KR102417147B1 - Power semiconductor device and method of fabricating the same - Google Patents

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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층에 배치되고, 제 2 도전형을 갖는 복수의 웰 영역들과, 상기 복수의 웰 영역들 상의 상기 반도체층에 각각 형성되고, 제 1 도전형을 갖는 복수의 소오스 영역들과, 전하의 수직 이동 경로를 제공하도록 상기 복수의 웰 영역들 아래로부터 상기 복수의 웰 영역들 사이를 지나 상기 반도체층의 표면으로 연결되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 복수의 소오스 영역들 중 인접한 둘 사이들을 각각 연결하도록 상기 반도체층의 표면으로부터 상기 반도체층의 내부로 리세스되게 형성된 복수의 트렌치들과, 상기 복수의 트렌치들을 매립하는 제 1 부분 및 상기 반도체층의 표면 상의 제 2 부분을 포함하는 게이트 전극층과, 상기 게이트 전극층의 상기 제 1 부분에 대응되게, 상기 복수의 트렌치들을 따라서 반전 채널이 형성되도록 상기 반도체층에 한정된 제 1 채널 영역과, 상기 게이트 전극층의 상기 제 2 부분 아래에, 축적 채널이 형성되도록 상기 반도체층에 한정된 제 2 채널 영역을 포함한다.A power semiconductor device according to an aspect of the present invention includes a semiconductor layer of silicon carbide (SiC), a plurality of well regions disposed on the semiconductor layer and having a second conductivity type, and the semiconductor on the plurality of well regions A plurality of source regions each formed in a layer, each having a first conductivity type, from below the plurality of well regions to a surface of the semiconductor layer through between the plurality of well regions to provide a vertical movement path of charge A plurality of drift regions formed in the semiconductor layer to be connected and formed to be recessed into the semiconductor layer from the surface of the semiconductor layer to respectively connect adjacent two of the plurality of source regions to a drift region having a first conductivity type a gate electrode layer including trenches, a first portion filling the plurality of trenches, and a second portion on a surface of the semiconductor layer, corresponding to the first portion of the gate electrode layer, along the plurality of trenches a first channel region defined in the semiconductor layer to form an inversion channel, and a second channel region defined in the semiconductor layer to form an accumulation channel under the second portion of the gate electrode layer.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of fabricating the same}Power semiconductor device and method of manufacturing the same

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device for switching power transmission and a method of manufacturing the same.

전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력(power) 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device that operates in a high voltage and high current environment. Such power semiconductor devices are used in fields requiring high power switching, for example, power conversion, power converters, inverters, and the like. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the like. Such a power semiconductor device is basically required to withstand high voltage, and recently, a high-speed switching operation is additionally required.

이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, a power semiconductor device using silicon carbide (SiC) instead of conventional silicon (Si) is being studied. Silicon carbide (SiC) is a wide-gap semiconductor material having a higher bandgap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Therefore, silicon carbide has a higher breakdown voltage than silicon, and exhibits excellent heat dissipation, so that it can be operated at a high temperature.

이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 경우, 게이트 절연층 내 탄소 클러스터 형성으로 인한 음의 전하의 영향으로 실리콘 카바이드 표면의 밴드갭이 위로 상승하게 되어, 문턱전압이 높아지고 채널 저항이 높아지는 문제가 있다. 또한, 기존 평면형 구조나 트렌치 구조만으로는, 채널 밀도를 높이는 데 한계가 있다. In the case of a power semiconductor device using such silicon carbide, the band gap on the surface of the silicon carbide rises upward due to the influence of negative charges due to the formation of carbon clusters in the gate insulating layer, so there is a problem in that the threshold voltage is increased and the channel resistance is increased. In addition, there is a limit in increasing the channel density only with the existing planar structure or the trench structure.

대한민국 공개공보 제2011-0049249호(2011.05.112. 공개)Republic of Korea Publication No. 2011-0049249 (published on May 11, 2011)

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 채널 밀도를 높이면서 안정성을 높일 수 있는 실리콘 카바이드의 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a silicon carbide power semiconductor device capable of improving stability while increasing channel density as to solve the above problems. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층에 배치되고, 제 2 도전형을 갖는 복수의 웰 영역들과, 상기 복수의 웰 영역들 상의 상기 반도체층에 각각 형성되고, 제 1 도전형을 갖는 복수의 소오스 영역들과, 전하의 수직 이동 경로를 제공하도록 상기 복수의 웰 영역들 아래로부터 상기 복수의 웰 영역들 사이를 지나 상기 반도체층의 표면으로 연결되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역과, 상기 복수의 소오스 영역들 중 인접한 둘 사이들을 각각 연결하도록 상기 반도체층의 표면으로부터 상기 반도체층의 내부로 리세스되게 형성된 복수의 트렌치들과, 상기 복수의 트렌치들의 내벽 및 상기 반도체층의 표면 상의 게이트 절연층과, 상기 게이트 절연층 상에 형성되고, 상기 복수의 트렌치들을 매립하는 제 1 부분 및 상기 반도체층의 표면 상의 제 2 부분을 포함하는 게이트 전극층과, 상기 게이트 전극층의 상기 제 1 부분에 대응되게, 상기 복수의 트렌치들을 따라서 반전 채널이 형성되도록 상기 반도체층에 한정된 제 1 채널 영역과, 상기 게이트 전극층의 상기 제 2 부분 아래에, 축적 채널이 형성되도록 상기 반도체층에 한정된 제 2 채널 영역을 포함한다.A power semiconductor device according to an aspect of the present invention for solving the above problems includes a semiconductor layer of silicon carbide (SiC), a plurality of well regions disposed on the semiconductor layer and having a second conductivity type, and the plurality of A plurality of source regions each formed in the semiconductor layer on the well regions, each having a first conductivity type, and passing between the plurality of well regions from below the plurality of well regions to provide a vertical movement path of charge. A drift region formed in the semiconductor layer to be connected to the surface of the semiconductor layer and having a first conductivity type, and the inside of the semiconductor layer from the surface of the semiconductor layer to respectively connect adjacent two of the plurality of source regions a plurality of trenches formed to be recessed into a plurality of trenches; a gate insulating layer on inner walls of the plurality of trenches and a surface of the semiconductor layer; a first portion formed on the gate insulating layer and filling the plurality of trenches; and a gate electrode layer including a second portion on a surface of the semiconductor layer; a first channel region defined in the semiconductor layer to form an inversion channel along the plurality of trenches to correspond to the first portion of the gate electrode layer; and a second channel region defined in the semiconductor layer to form an accumulation channel under the second portion of the gate electrode layer.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 영역들의 인접한 각 3개의 웰 영역들의 간격은 서로 동일하고, 상기 복수의 소오스 영역들의 인접한 각 3개의 소오스 영역들의 간격은 서로 동일할 수 있다.According to the power semiconductor device, the spacing of each of the three adjacent well regions of the plurality of well regions may be the same, and the spacing of each of the three adjacent source regions of the plurality of source regions may be the same.

상기 전력 반도체 소자에 따르면, 상기 드리프트 영역은 상기 복수의 웰 영역들 중 인접한 각 3개의 웰 영역들 사이에서 상기 반도체층의 표면 상으로 신장된 돌출 부분들을 포함하고, 상기 게이트 전극층의 상기 제 2 부분은 인접한 상기 복수의 웰 영역들 및 상기 드리프트 영역의 상기 돌출 부분 상에 형성될 수 있다.According to the power semiconductor device, the drift region includes protruding portions extending onto a surface of the semiconductor layer between adjacent respective three well regions of the plurality of well regions, and the second portion of the gate electrode layer may be formed on the protrusion of the plurality of adjacent well regions and the drift region.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 영역들 중 인접한 각 7개의 웰 영역들의 중심들은 정육각형의 중심 및 꼭지점들에 배치되고, 상기 복수의 소오스 영역들 중 인접한 각 7개의 웰 영역들 상의 각 7개의 소오스 영역들의 중심들은 정육각형의 중심 및 꼭지점들에 배치될 수 있다.According to the power semiconductor device, centers of each of the seven adjacent well regions among the plurality of well regions are disposed at the center and vertices of a regular hexagon, and each 7 on each of the seven adjacent well regions among the plurality of source regions The centers of the source regions may be arranged at the centers and vertices of the regular hexagon.

상기 전력 반도체 소자에 따르면, 상기 복수의 트렌치들은 인접한 각 7개의 소오스 영역들을 연결하도록 정육각형의 중심 및 꼭지점들 줄 인접한 둘 사이를 연결하는 라인들의 일부분을 형성할 수 있다.According to the power semiconductor device, the plurality of trenches may form a portion of lines connecting two adjacent rows of vertices and centers of a regular hexagon to connect each of the seven adjacent source regions.

상기 전력 반도체 소자에 따르면, 상기 제 1 채널 영역 제 2 도전형을 갖고, 상기 복수의 웰 영역들의 일부분일 수 있다.According to the power semiconductor device, the first channel region may have a second conductivity type and may be a portion of the plurality of well regions.

상기 전력 반도체 소자에 따르면, 상기 반도체층의 표면에서 상기 복수의 소오스 영역들은 상기 드리프트 영역과 접하고, 상기 제 2 채널 영역은 제 1 도전형을 갖고, 상기 복수의 소오스 영역들과 접하는 상기 드리프트 영역의 일부분일 수 있다.According to the power semiconductor device, on the surface of the semiconductor layer, the plurality of source regions contact the drift region, the second channel region has a first conductivity type, and the drift region is in contact with the plurality of source regions. may be part of it.

상기 전력 반도체 소자에 따르면, 상기 복수의 소오스 영역들은 상기 드리프트 영역과 접하는 부분에 상기 복수의 웰 영역들에 제 1 도전형의 불순물을 도핑하여 형성된 카운터 도핑 영역들을 각각 포함할 수 있다.According to the power semiconductor device, the plurality of source regions may each include counter-doped regions formed by doping the plurality of well regions with impurities of the first conductivity type in a portion in contact with the drift region.

상기 전력 반도체 소자에 따르면, 상기 복수의 소오스 영역들 내 및 상기 복수의 복수의 웰 영역들 상에 형성되고, 제 2 도전형을 갖는 복수의 웰 콘택 영역들과, 상기 복수의 소오스 영역들 및 상기 복수의 웰 콘택 영역들에 연결된 소오스 전극층이 더 제공될 수 있다.According to the power semiconductor device, a plurality of well contact regions formed in the plurality of source regions and on the plurality of well regions, and having a second conductivity type, the plurality of source regions and the A source electrode layer connected to the plurality of well contact regions may be further provided.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 콘택 영역들은 평면상으로 볼 때 원형으로 형성되고, 상기 복수의 소오스 영역들은 상기 복수의 웰 콘택 영역들을 둘러싸는 도넛 형상으로 형성될 수 있다.According to the power semiconductor device, the plurality of well contact regions may be formed in a circular shape in plan view, and the plurality of source regions may be formed in a donut shape surrounding the plurality of well contact regions.

상기 전력 반도체 소자는, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.The power semiconductor device may further include a drain region having a first conductivity type in the semiconductor layer under the drift region, and the drift region may be formed as an epitaxial layer on the drain region.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 영역들은 인접한 둘들끼리 적어도 일부분이 서로 접하도록 형성될 수 있다.According to the power semiconductor device, the plurality of well regions may be formed such that at least a portion of adjacent two well regions are in contact with each other.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 갖고, 상기 복수의 웰 영역들의 인접한 둘들은 상기 반도체층의 내부에서 적어도 폭이 가장 큰 부분에서 서로 접하고 상기 반도체층의 표면에서는 서로 이격되어 있을 수 있다.According to the power semiconductor device, the plurality of well regions have a shape in which the width increases from the surface of the semiconductor layer toward the inside of the semiconductor layer and then decreases again, and adjacent two of the plurality of well regions are formed in the semiconductor layer. It may be in contact with each other at least in a portion having the greatest width in the interior of the , and may be spaced apart from each other on the surface of the semiconductor layer.

상기 전력 반도체 소자에 따르면, 상기 게이트 전극층의 상기 제 1 부분의 신장 방향의 단면에서 볼 때, 상기 제 1 부분의 바닥면은 전체적으로 상기 복수의 웰 영역들에 의해서 둘러싸일 수 있다.According to the power semiconductor device, when viewed from a cross-section in an extension direction of the first portion of the gate electrode layer, a bottom surface of the first portion may be entirely surrounded by the plurality of well regions.

상기 전력 반도체 소자에 따르면, 상기 복수의 웰 영역들은 상기 반도체층에 서로 이격되게 형성되고, 상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 가질 수 있다.According to the power semiconductor device, the plurality of well regions are formed to be spaced apart from each other in the semiconductor layer, and the width of the plurality of well regions increases from the surface of the semiconductor layer to the inside of the semiconductor layer and then decreases again. may have a shape.

상기 전력 반도체 소자에 따르면, 상기 게이트 전극층의 상기 제 1 부분의 양측 바닥 모서리들은 상기 복수의 웰 영역들에 의해서 둘러싸일 수 있다.According to the power semiconductor device, both bottom corners of the first portion of the gate electrode layer may be surrounded by the plurality of well regions.

본 발명의 다른 관점에 따른 전력 반도체 소자의 제조방법은, 실리콘 카바이드(SiC)의 반도체층에, 전하의 수직 이동 경로를 제공하도록 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계와, 상기 반도체층에, 상기 반도체층에, 제 2 도전형을 갖는 복수의 웰 영역들을 형성하는 단계와, 상기 복수의 웰 영역들 상의 상기 반도체층에, 제 1 도전형을 갖는 복수의 소오스 영역들을 각각 형성하는 단계와, 상기 복수의 소오스 영역들 중 인접한 둘들을 각각 연결하도록 상기 반도체층의 표면으로부터 상기 반도체층의 내부로 리세스되게 복수의 트렌치들을 형성하는 단계와, 상기 복수의 트렌치들의 내벽 및 상기 반도체층의 표면 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에, 상기 복수의 트렌치들을 매립하는 제 1 부분 및 상기 반도체층의 표면 상의 제 2 부분을 포함하는 게이트 전극층을 형성하는 단계를 포함하고, 상기 드리프트 영역은 상기 복수의 웰 영역들 아래로부터 상기 복수의 웰 영역들 사이를 지나 상기 반도체층의 표면으로 연결되도록 형성되고, 제 1 채널 영역은 상기 게이트 전극층의 상기 제 1 부분에 대응되게, 상기 복수의 트렌치들을 따라서 반전 채널이 형성되도록 상기 반도체층에 한정되고, 제 2 채널 영역은 상기 게이트 전극층의 상기 제 2 부분 아래에, 축적 채널이 형성되도록 상기 반도체층에 한정된다.A method of manufacturing a power semiconductor device according to another aspect of the present invention comprises the steps of: forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC) to provide a vertical movement path for electric charges; forming a plurality of well regions having a second conductivity type in the semiconductor layer, and forming a plurality of source regions having a first conductivity type in the semiconductor layer on the plurality of well regions, respectively and forming a plurality of trenches to be recessed from the surface of the semiconductor layer into the inside of the semiconductor layer to respectively connect adjacent two of the plurality of source regions, and inner walls of the plurality of trenches and the semiconductor layer forming a gate insulating layer on a surface of the gate insulating layer; and the drift region is formed to be connected to the surface of the semiconductor layer from below the plurality of well regions through between the plurality of well regions, and a first channel region corresponds to the first portion of the gate electrode layer , is defined in the semiconductor layer such that an inversion channel is formed along the plurality of trenches, and a second channel region is defined in the semiconductor layer such that an accumulation channel is formed under the second portion of the gate electrode layer.

상기 전력 반도체 소자의 제조방법에 따르면, 상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 갖도록 형성될 수 있다.According to the method of manufacturing the power semiconductor device, the plurality of well regions may be formed to have a shape in which the width increases from the surface of the semiconductor layer toward the inside of the semiconductor layer and then decreases again.

상기 전력 반도체 소자의 제조방법에 따르면, 상기 복수의 웰 영역들을 형성하는 단계는, 상기 복수의 웰 영역들 중 인접한 각 7개의 웰 영역들의 중심들이 정육각형의 중심 및 꼭지점들에 배치되도록 형성하는 단계를 포함할 수 있다.According to the method of manufacturing the power semiconductor device, the forming of the plurality of well regions may include forming the centers of each of seven adjacent well regions among the plurality of well regions to be disposed at the centers and vertices of a regular hexagon. may include

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자에 의하면, 채널 밀도를 높여 집적도를 높이고 트렌치 모서리를 보호하여 신뢰성을 높일 수 있다. According to the power semiconductor device according to an embodiment of the present invention made as described above, it is possible to increase the channel density to increase the degree of integration, and to protect the trench edges, thereby improving reliability.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인 개략적인 사시도이다.
도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 4는 도 2의 IV-IV선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 5는 도 2의 V-V선에서 절취한 전력 반도체 소자를 보여주는 단면도이다.
도 6은 도 1의 VI-VI선에서 절취한 전력 반도체 소자를 보여주는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 보여주는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자를 보여주는 사시도이다.
도 10 내지 도 12 및 도 14는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 13은 도 12의 전력 반도체 소자의 제조 방법을 보여주는 평면도이다.1 is a schematic schematic perspective view showing a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view showing the power semiconductor device taken along line II-II of FIG. 1 .
3 is a cross-sectional view illustrating a power semiconductor device taken along line III-III of FIG. 2 .
4 is a cross-sectional view illustrating the power semiconductor device taken along line IV-IV of FIG. 2 .
FIG. 5 is a cross-sectional view showing the power semiconductor device taken along line VV of FIG. 2 .
6 is a plan view illustrating a power semiconductor device taken along line VI-VI of FIG. 1 .
7 is a plan view showing a power semiconductor device according to another embodiment of the present invention.
8 is a cross-sectional view showing a power semiconductor device according to another embodiment of the present invention.
9 is a perspective view showing a power semiconductor device according to another embodiment of the present invention.
10 to 12 and 14 are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
13 is a plan view illustrating a method of manufacturing the power semiconductor device of FIG. 12 .

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform the In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like numbers refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the purpose of explanation, and thus are provided to explain the general structures of the present invention.

동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Like reference signs indicate like elements. When referring to one component as being on another component, such as a layer, region, or substrate, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one configuration as being “directly on” of another, it is understood that intervening configurations do not exist.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 개략적인 사시도이고, 도 2는 도 1의 II-II선에서 절취한 전력 반도체 소자(100)를 보여주는 평면도이고, 도 3은 도 2의 III-III선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이고, 도 4는 도 2의 IV-IV선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이고, 도 5는 도 2의 V-V선에서 절취한 전력 반도체 소자(100)를 보여주는 단면도이고, 도 6은 도 1의 VI-VI선에서 절취한 전력 반도체 소자(100)를 보여주는 평면도이다.1 is a schematic schematic perspective view showing a power semiconductor device 100 according to an embodiment of the present invention, FIG. 2 is a plan view showing the power semiconductor device 100 taken along line II-II of FIG. 1, 3 is a cross-sectional view showing the power semiconductor device 100 taken along line III-III of FIG. 2, FIG. 4 is a cross-sectional view showing the power semiconductor device 100 taken along line IV-IV of FIG. 2, and FIG. is a cross-sectional view showing the power semiconductor device 100 taken along line V-V of FIG. 2 , and FIG. 6 is a plan view showing the power semiconductor device 100 taken along line VI-VI of FIG. 1 .

도 1 내지 도 6을 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.1 to 6 , the power semiconductor device 100 may include at least a semiconductor layer 105 , a gate insulating layer 118 , and a gate electrode layer 120 . For example, the power semiconductor device 100 may have a power MOSFET structure.

반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다. The semiconductor layer 105 may refer to one or more semiconductor material layers, for example, one or multiple epitaxial layers. Furthermore, the semiconductor layer 105 may refer to one or multiple epitaxial layers on a semiconductor substrate.

예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다. For example, the semiconductor layer 105 may be made of silicon carbide (SiC). More specifically, the semiconductor layer 105 may include at least one epitaxial layer of silicon carbide.

실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider bandgap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high insulating wave field compared to silicon, so it can operate stably even at a high voltage. Accordingly, the power semiconductor device 100 using silicon carbide as the semiconductor layer 105 has a high breakdown voltage and excellent heat dissipation characteristics compared to the case where silicon is used, and may exhibit stable operating characteristics even at high temperatures.

보다 구체적으로 보면, 반도체층(105)은 복수의 웰 영역들(well regions, 110), 복수의 소오스 영역들(source regions, 112) 및 드리프트 영역(drift region, 107)을 포함할 수 있다. More specifically, the semiconductor layer 105 may include a plurality of well regions 110 , a plurality of source regions 112 , and a drift region 107 .

드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다. 드리프트 영역(107)은 전하의 수직 이동 경로를 제공할 수 있다.The drift region 107 may have the first conductivity type, and may be formed by implanting impurities of the first conductivity type into a portion of the semiconductor layer 105 . For example, the drift region 107 may be formed by doping an impurity of the first conductivity type into an epitaxial layer of silicon carbide. The drift region 107 may provide a vertical movement path for electric charges.

웰 영역들(110)은 반도체층(105)에 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역들(110)은 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 형성될 수 있다. 일부 실시예에서, 웰 영역들(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.The well regions 110 may be formed in the semiconductor layer 105 and may have a second conductivity type. For example, the well regions 110 may be formed to contact at least a portion of the drift region 107 in the semiconductor layer 105 . In some embodiments, the well regions 110 may be formed by doping impurities of a second conductivity type opposite to the first conductivity type in the semiconductor layer 105 or the drift region 107 .

소오스 영역들(112)은 웰 영역(110)들 상의 반도체층(105)에 각각 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다.The source regions 112 are respectively formed in the semiconductor layer 105 on the well regions 110 and may have a first conductivity type. For example, the source region 112 may be formed by doping the semiconductor layer 105 or the well region 110 with impurities of the first conductivity type. The source region 112 may be formed by doping a higher concentration of impurities of the first conductivity type than the drift region 107 .

복수의 웰 콘택 영역들(114)은 소오스 영역들(112) 내에 그리고 웰 영역들(110) 상에 형성될 수 있다. 예를 들어, 웰 콘택 영역들(114)은 소오스 영역들(112)을 관통하여 웰 영역들(110)에 연결되도록 웰 영역들(110) 상에 형성될 수 있다. 웰 콘택 영역들(114)은 제 2 도전형을 갖도록 형성될 수 있다.A plurality of well contact regions 114 may be formed in the source regions 112 and on the well regions 110 . For example, the well contact regions 114 may be formed on the well regions 110 to pass through the source regions 112 to be connected to the well regions 110 . The well contact regions 114 may be formed to have a second conductivity type.

웰 콘택 영역들(114)은 소오스 전극층(140)과 연결될 수 있고, 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역들(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.The well contact regions 114 may be connected to the source electrode layer 140 , and may be doped with impurities of the second conductivity type more heavily than the well regions 110 to lower contact resistance when connected to the source electrode layer 140 . can

일부 실시예에서, 웰 콘택 영역들(114)은 웰 영역들(110)에 접하는 리세스 홈 내에 형성될 수도 있다. 이 경우, 소오스 전극층(140)은 이러한 리세스 홈을 채우도록 형성되어, 웰 콘택 영역(114)과 연결될 수 있다. In some embodiments, the well contact regions 114 may be formed in a recess groove that contacts the well regions 110 . In this case, the source electrode layer 140 may be formed to fill the recess groove and may be connected to the well contact region 114 .

부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.Additionally, the drain region 102 may be formed in the semiconductor layer 105 under the drift region 107 and may have a first conductivity type. For example, the drain region 102 may be doped at a higher concentration than the drift region 107 .

일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다. 나아가, 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 실리콘 카바이드 기판으로 제공되고, 드리프트 영역(107)은 이러한 드레인 영역(102) 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.In some embodiments, the drain region 102 may be provided as a substrate of silicon carbide having a first conductivity type. In this case, the drain region 102 may be understood as a part of the semiconductor layer 105 or as a substrate separate from the semiconductor layer 105 . Further, in some embodiments, the drain region 102 is provided as a silicon carbide substrate of a first conductivity type, and the drift region 107 may be formed on one or more epitaxial layers on this drain region 102 . have.

웰 영역들(110)은 인접한 둘들끼리 적어도 일부분이 접하도록 반도체층(105) 내에 형성될 수 있다. 나아가, 웰 영역들(110)은 반도체층(105)의 표면에서 반도체층(105)의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 가질 수 있다. 보다 구체적으로 보면, 웰 영역들(110)의 인접한 둘들은 도 6에 도시된 바와 같이, 반도체층(105)의 내부에서 적어도 폭이 가장 큰 부분에서 서로 접하고, 도 2에 도시된 바와 같이 반도체층(105)의 표면에서는 서로 이격되어 있을 수 있다.The well regions 110 may be formed in the semiconductor layer 105 such that at least a portion of the two adjacent well regions contact each other. Furthermore, the well regions 110 may have a shape in which the width increases from the surface of the semiconductor layer 105 to the inside of the semiconductor layer 105 and then decreases again. More specifically, two adjacent well regions 110 are in contact with each other at least in the portion having the largest width inside the semiconductor layer 105 as shown in FIG. 6 , and as shown in FIG. 2 , the semiconductor layer The surface of (105) may be spaced apart from each other.

일부 실시예에서, 드리프트 영역(107)은 웰 영역들(110) 아래로부터 웰 영역들(110) 사이를 지나 반도체층(105)의 표면으로 연결되도록 반도체층(105)에 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 웰 영역들(110) 사이에서 반도체층(105)의 표면으로 신장된 돌출 부분들(107a)을 포함할 수 있다.In some embodiments, the drift region 107 may be formed in the semiconductor layer 105 to be connected to the surface of the semiconductor layer 105 from below the well regions 110 through between the well regions 110 . For example, the drift region 107 may include protruding portions 107a extending to the surface of the semiconductor layer 105 between the well regions 110 .

복수의 트렌치들(116)은 반도체층(105)의 표면으로부터 반도체층(105)의 내부로 소정 깊이만큼 리세스되게 형성될 수 있다. 예를 들어, 트렌치들116)은 웰 영역(110)들의 인접한 둘들의 접하는 부분을 가로질러 소오스 영역들(112) 중 인접한 둘들을 각각 연결하도록 형성될 수 있다. 보다 구체적으로 보면, 각 트렌치(116)는 하나의 소오스 영역(112)으로부터 이 소오스 영역(112)을 둘러싸는 하나의 웰 영역(110), 드리프트 영역(107)의 돌출 부분(107a) 및 인접한 웰 영역(110)을 가로질러 인접한 소오스 영역(112)에 연결되는 라인 타입으로 형성될 수 있다. The plurality of trenches 116 may be formed to be recessed by a predetermined depth from the surface of the semiconductor layer 105 into the semiconductor layer 105 . For example, the trenches 116 may be formed to cross contact portions of adjacent two of the well regions 110 to connect adjacent two of the source regions 112 , respectively. More specifically, each trench 116 has one well region 110 surrounding the source region 112 from one source region 112 , a protruding portion 107a of the drift region 107 and an adjacent well. It may be formed in a line type that crosses the region 110 and is connected to the adjacent source region 112 .

예를 들어, 트렌치들(116)은 소오스 영역들(112)의 일부분으로 침투하고, 웰 영역들(110) 및 드리프트 영역(107)의 돌출 부분들(107a)의 일정 깊이까지 리세스되게 형성될 수 있다. 따라서, 트렌치들(116)의 적어도 양측 모서리들은 웰 영역들(110)에 의해서 둘러싸일 수 있다. For example, the trenches 116 may be formed to penetrate into a portion of the source regions 112 and to be recessed to a certain depth of the protruding portions 107a of the well regions 110 and the drift region 107 . can Accordingly, at least both edges of the trenches 116 may be surrounded by the well regions 110 .

나아가, 트렌치들(116)의 신장 방향을 따른 단면에서 볼 때, 트렌치들(116)의 바닥면은 웰 영역들(110)에 의해서 전체적으로 둘러싸일 수 있다. 예를 들어, 웰 영역들(110)의 인접한 둘들은 트렌치들(116)의 바닥면 또는 그 부근에서 서로 접하게 형성될 수 있고, 이에 따라 트렌치들의 바닥면은 적어도 그 신장 방향을 따른 라인 선상에서는 웰 영역들(110)에 의해서 둘러싸일 수 있다.Furthermore, when viewed in a cross-section along the extension direction of the trenches 116 , the bottom surfaces of the trenches 116 may be entirely surrounded by the well regions 110 . For example, adjacent two of the well regions 110 may be formed to contact each other at or near the bottom surface of the trenches 116 , such that the bottom surface of the trenches is a well at least on a line along its elongation direction. may be surrounded by regions 110 .

게이트 절연층(118)은 트렌치들(116)의 내벽 및 반도체층(105)의 적어도 일부 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치들(116)의 내벽과 반도체층(105)의 표면 상에 형성될 수 있다.The gate insulating layer 118 may be formed on inner walls of the trenches 116 and at least a portion of the semiconductor layer 105 . For example, the gate insulating layer 118 may be formed on inner walls of the trenches 116 and on the surface of the semiconductor layer 105 .

예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. For example, the gate insulating layer 118 may include an insulating material such as silicon oxide, silicon carbide oxide, silicon nitride, hafnium oxide, zirconium oxide, aluminum oxide, or a stacked structure thereof.

게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 트렌치들(116)을 매립하는 제 1 부분(120a) 및 반도체층(105)의 표면 상의 제 2 부분(120b)을 포함할 수 있다. 예를 들어, 게이트 전극층(120)의 제 1 부분(120a)은 트렌치형(trench type) 게이트 구조를 갖고, 제 2 부분(120b)은 평면형(planar type) 게이트 구조를 가질 수 있다. 따라서, 게이트 전극층(120)은 트렌치형 게이트 구조와 평면형 게이트 구조를 모두 포함하는 하이브리드형 구조를 가질 수 있다.The gate electrode layer 120 may be formed on the gate insulating layer 118 . For example, the gate electrode layer 120 may include a first portion 120a filling the trenches 116 and a second portion 120b on the surface of the semiconductor layer 105 . For example, the first portion 120a of the gate electrode layer 120 may have a trench type gate structure, and the second portion 120b may have a planar type gate structure. Accordingly, the gate electrode layer 120 may have a hybrid-type structure including both a trench-type gate structure and a planar-type gate structure.

예를 들어, 게이트 전극층(120)의 제 2 부분(120b)은 드리프트 영역(107)의 돌출 부분들(107a) 및 소오스 영역들(112) 상에 형성될 수 있다. 보다 구체적으로 보면, 게이트 전극층(120)의 제 2 부분(120b)은 반도체층(105)의 표면 상에 노출된, 드리프트 영역(107)의 돌출 부분들(107a), 및 소오스 영역들(112)의 가장자리 일부분의 표면 상에 형성될 수 있다. 웰 콘택 영역들(114) 및 소오스 영역들(112)의 나머지 부분은 게이트 전극층(120) 외측에 배치될 수 있고, 게이트 전극층(120)으로부터 노출될 수 있다.For example, the second portion 120b of the gate electrode layer 120 may be formed on the protruding portions 107a of the drift region 107 and the source regions 112 . More specifically, the second portion 120b of the gate electrode layer 120 is exposed on the surface of the semiconductor layer 105 , the protruding portions 107a of the drift region 107 , and the source regions 112 . may be formed on the surface of a portion of the edge of The remaining portions of the well contact regions 114 and the source regions 112 may be disposed outside the gate electrode layer 120 and may be exposed from the gate electrode layer 120 .

게이트 전극층(120)의 제 1 부분(120a)의 적어도 바닥면 모서리 부분들은 웰 영역들(110)에 의해서 둘러싸일 수 있다. 나아가, 제 1 부분(120a)의 신장 방향의 단면에서 볼 때, 제 1 부분(120a)의 바닥면은 전체적으로 웰 영역들(110)에 의해서 둘러싸일 수 있다. 예를 들어, 제 1 부분(120a)의 바닥면을 둘러싸는 웰 영역들(110)의 부분은 제 1 부분(120a)의 바닥면의 가운데 부분에서 가장 얇고 모서리 부분으로 갈수록 점점 두꺼워질 수 있다. At least bottom edge portions of the first portion 120a of the gate electrode layer 120 may be surrounded by the well regions 110 . Furthermore, when viewed in a cross-section in the elongation direction of the first portion 120a , the bottom surface of the first portion 120a may be entirely surrounded by the well regions 110 . For example, portions of the well regions 110 surrounding the bottom surface of the first portion 120a may be thinnest in the middle portion of the bottom surface of the first portion 120a and gradually thicken toward the corner portions.

도 3에서, 인접한 두 웰 영역들(110)은 트렌치(116)의 바닥면 중앙에서 접하는 걸로 도시되었으나, 두 웰 영역들(110)은 트렌치(116)의 바닥면 중앙 부근에서 보다 중첩될 수도 있다. 이 경우, 도 5에서, 트렌치(116)의 바닥면 아래에 웰 영역들(110)이 더 배치될 수 있다.In FIG. 3 , two adjacent well regions 110 are shown to be in contact with the center of the bottom surface of the trench 116 , but the two well regions 110 may overlap more near the center of the bottom surface of the trench 116 . . In this case, in FIG. 5 , well regions 110 may be further disposed under the bottom surface of the trench 116 .

예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.For example, the gate electrode layer 120 may include a suitable conductive material, such as polysilicon, metal, metal nitride, metal silicide, or the like, or may include a stacked structure thereof.

층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.The interlayer insulating layer 130 may be formed on the gate electrode layer 120 . For example, the interlayer insulating layer 130 may include a suitable insulating material, such as an oxide layer, a nitride layer, or a laminate structure thereof.

소오스 전극층(140)은 층간 절연층(130) 상에 형성될 수 있다. 나아가, 소오스 전극층(140)은 소오스 영역들(112) 및 웰 콘택 영역들(114)에 공통으로 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 게이트 전극층(120)에 의해서 노출된 부분을 통해서 소오스 영역들(112) 및 웰 콘택 영역들(114)에 연결되고, 게이트 전극층(120) 상으로 더 신장되게 배치될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.The source electrode layer 140 may be formed on the interlayer insulating layer 130 . Furthermore, the source electrode layer 140 may be commonly connected to the source regions 112 and the well contact regions 114 . For example, the source electrode layer 140 is connected to the source regions 112 and the well contact regions 114 through a portion exposed by the gate electrode layer 120 , and is further extended onto the gate electrode layer 120 . can be placed. For example, the source electrode layer 140 may be formed of an appropriate conductive material, metal, or the like.

도 4에 도시된 바와 같이, 소오스 영역들(112)은 웰 영역들(110) 상에서 적어도 가장자리 부분이 웰 영역들(110)로부터 노출될 수 있다. 이에 따라, 소오스 영역들(112)의 가장자리 부분은 드리프트 영역(107)의 돌출 부분(107a)과 접촉될 수 있다.4 , at least an edge portion of the source regions 112 may be exposed from the well regions 110 on the well regions 110 . Accordingly, edge portions of the source regions 112 may contact the protruding portion 107a of the drift region 107 .

제 1 채널 영역(C1)은 게이트 전극층(120)의 제 1 부분(120a)에 대응되게 트렌치들(116)을 따라서 반도체층(105)에 한정될 수 있다. 예를 들어, 제 1 채널 영역(C1)은 트렌치들(116)을 따라서 소오스 영역들(112) 및 드리프트 영역(107)에 연결되게 반도체층(105)에 형성될 수 있다. The first channel region C1 may be defined in the semiconductor layer 105 along the trenches 116 to correspond to the first portion 120a of the gate electrode layer 120 . For example, the first channel region C1 may be formed in the semiconductor layer 105 to be connected to the source regions 112 and the drift region 107 along the trenches 116 .

보다 구체적으로 보면, 제 1 채널 영역(C1)은 트렌치들(116) 하부 또는 트렌치들(116) 측면의 드리프트 영역(107), 예컨대 드리프트 영역(107)의 돌출 부분(107a) 및 트렌치들(116)에 접하는 소오스 영역들(112) 사이를 연결하도록 트렌치들(116)의 측벽들을 따라서 반도체층(105) 내에 형성될 수 있다. 따라서, 제 1 채널 영역(C1)은 트렌치형 채널 구조를 가질 수 있다.More specifically, the first channel region C1 is a drift region 107 below the trenches 116 or on the side of the trenches 116 , for example, the protruding portion 107a of the drift region 107 and the trenches 116 . ) may be formed in the semiconductor layer 105 along sidewalls of the trenches 116 to connect between the source regions 112 in contact with each other. Accordingly, the first channel region C1 may have a trench-type channel structure.

예를 들어, 제 1 채널 영역(C1)은 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다. 제 1 채널 영역(C1)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 제 1 채널 영역(C1)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. For example, the first channel region C1 may have the second conductivity type to form an inversion channel. Since the first channel region C1 has a doping type opposite to that of the source region 112 and the drift region 107 , the first channel region C1 is a diode junction with the source region 112 and the drift region 107 . junctions can be formed.

따라서, 제 1 채널 영역(C1)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.Therefore, although the first channel region C1 does not allow the movement of charges in a normal situation, when an operating voltage is applied to the gate electrode layer 120 , an inversion channel is formed therein to allow the movement of charges. there will be

일부 실시예들에서, 제 1 채널 영역(C1)은 웰 영역들(110)의 일부분일 수 있다. 보다 구체적으로 보면, 제 1 채널 영역(C1)은 게이트 전극층(120)의 제 1 부분(120a) 하부에 인접한 웰 영역들(110)의 일부분일 수 있다. In some embodiments, the first channel region C1 may be a portion of the well regions 110 . More specifically, the first channel region C1 may be a portion of the well regions 110 adjacent to the lower portion of the first portion 120a of the gate electrode layer 120 .

이 경우, 제 1 채널 영역(C1)은 웰 영역(110)과 일체로 또는 연속적으로 연결되게 형성될 수 있다. 제 1 채널 영역(C1)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.In this case, the first channel region C1 may be formed to be integrally or continuously connected to the well region 110 . The doping concentration of the impurity of the second conductivity type of the first channel region C1 may be the same as that of other portions of the well region 110 or may be different for controlling the threshold voltage.

제 2 채널 영역(C2a)은 게이트 전극층(120)의 제 2 부분(120b) 아래의 반도체층(105)에 한정될 수 있다. 제 2 채널 영역(C2a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 제 2 채널 영역(C2a)은 드리프트 영역(107)의 돌출 부분(107a) 및 제 1 소오스 영역(112a) 사이의 반도체층(105)에 형성될 수 있다. 따라서, 제 2 채널 영역(C2)은 평면형 채널 구조를 가질 수 있다.The second channel region C2a may be limited to the semiconductor layer 105 under the second portion 120b of the gate electrode layer 120 . The second channel region C2a may be formed in the semiconductor layer 105 between the drift region 107 and the source region 112 . For example, the second channel region C2a may be formed in the semiconductor layer 105 between the protruding portion 107a of the drift region 107 and the first source region 112a. Accordingly, the second channel region C2 may have a planar channel structure.

제 2 채널 영역(C2a)은 축적 채널(accumulation channel)이 형성되도록 제 1 도전형을 가질 수 있다. 제 2 채널 영역(C2a)은 소오스 영역들(112)과 접할 수 있다. 예를 들어, 제 2 채널 영역(C2a)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. 이 경우, 소오스 영역(112), 제 2 채널 영역(C2a)은 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다.The second channel region C2a may have the first conductivity type to form an accumulation channel. The second channel region C2a may contact the source regions 112 . For example, the second channel region C2a may have the same doping type as the source region 112 and the drift region 107 . In this case, the source region 112 , the second channel region C2a , and the drift region 107 have a structure in which they can be normally electrically connected.

하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 제 2 채널 영역(C2a)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가된 경우에, 제 2 채널 영역(C2a)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다. However, in the structure of the semiconductor layer 105 of silicon carbide, the band of the second channel region C2a is bent upward due to the influence of a negative charge generated while carbon clusters are formed in the gate insulating layer 118 . A potential barrier is formed. Accordingly, when an operating voltage is applied to the gate electrode layer 120 , an accumulation channel allowing the flow of charges or currents may be formed in the second channel region C2a.

따라서, 제 2 채널 영역(C2a)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 통상적인 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.Therefore, the threshold voltage that must be applied to the gate electrode layer 120 to form the accumulation channel in the second channel region C2a is significantly lower than the threshold voltage that must be applied to the gate electrode layer 120 to form a conventional inversion channel. can

일부 실시예에서, 제 2 채널 영역(C2a)은 드리프트 영역(107)의 일부분일 수 있다. 보다 구체적으로 보면, 제 2 채널 영역(C2a)은 드리프트 영역(107)의 돌출 부분(107a)의 일부일 수 있다. 예를 들어, 제 2 채널 영역(C2a)은 드리프트 영역(107)과 일체로 형성될 수 있다. 이에 따라, 소오스 영역들(112)은 드리프트 영역(107), 예컨대 돌출 부분들(107a)과 직접 접촉되고, 이 접촉 부분에서 드리프트 영역(107)의 일부분에 제 2 채널 영역(C2a)이 한정될 수 있다.In some embodiments, the second channel region C2a may be a part of the drift region 107 . More specifically, the second channel region C2a may be a part of the protruding portion 107a of the drift region 107 . For example, the second channel region C2a may be integrally formed with the drift region 107 . Accordingly, the source regions 112 are in direct contact with the drift region 107 , for example the protruding portions 107a , in which the second channel region C2a is defined in a portion of the drift region 107 . can

예를 들어, 제 2 채널 영역(C2a)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.For example, the doping concentration of the impurity of the first conductivity type in the second channel region C2a may be the same as that of other portions of the drift region 107 or may be different for controlling the threshold voltage.

일부 실시예에서, 웰 영역들(110)은 소오스 영역들(112)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되게 소오스 영역들(112) 하부에 형성될 수 있다. 이 경우, 제 2 채널 영역(C2a)은 웰 영역들(110)의 돌출된 부분 상의 반도체층(105)에 형성될 수도 있다. 예를 들어, 드리프트 영역(107)의 돌출 부분(107a)이 웰 영역들(110)과 게이트 전극층(120)의 제 2 부분(120b) 사이의 홈 부분으로 더 신장될 수 있고, 제 2 채널 영역(C2a)은 이 부분에 형성될 수 있다. 이러한 구조는 제 2 채널 영역(C2a)이 게이트 전극층(120)의 제 2 부분(120b) 및 웰 영역들(110) 사이에 한정되게 할 수 있다.In some embodiments, the well regions 110 may be formed below the source regions 112 to protrude in the direction of the protruding portion 107a of the drift region 107 rather than the source regions 112 . In this case, the second channel region C2a may be formed in the semiconductor layer 105 on the protruding portion of the well regions 110 . For example, the protruding portion 107a of the drift region 107 may further extend into a groove portion between the well regions 110 and the second portion 120b of the gate electrode layer 120 , and the second channel region (C2a) may be formed in this portion. This structure may allow the second channel region C2a to be defined between the second portion 120b of the gate electrode layer 120 and the well regions 110 .

일부 실시예들에서, 웰 영역들(110)의 인접한 각 3개의 웰 영역들(110)의 간격은 서로 동일할 수 있다. 나아가, 소오스 영역들(112)의 인접한 각 3개의 소오스 영역들(112)의 간격은 서로 동일할 수 있다. 예를 들어, 인접한 각 3개의 웰 영역들(110)은 그 중심이 정삼각형의 꼭지점에 배치될 수 있고, 이 웰 영역들(110) 상의 인접한 각 3개의 소오스 영역들(112)의 중심 역시 동일한 정삼각형의 꼭지점에 배치될 수 있다. 예를 들어, 웰 영역들(110) 및 소오스 영역들(112)은 도 2에서 삼각형으로 배치된 3개를 지칭하는 것으로 이해될 수 있다.In some embodiments, the spacing of each of the three adjacent well regions 110 of the well regions 110 may be equal to each other. Furthermore, the distance between each of the three source regions 112 adjacent to the source regions 112 may be equal to each other. For example, each of the three adjacent well regions 110 may have a center at the vertex of an equilateral triangle, and the centers of each of the three adjacent source regions 112 on the well regions 110 are also the same equilateral triangle. It can be placed at the vertex of For example, the well regions 110 and the source regions 112 may be understood to refer to three arranged in a triangle in FIG. 2 .

일부 실시예에서, 웰 영역들(110) 중 인접한 각 7개의 웰 영역들(110)의 중심들은 정육각형의 중심 및 꼭지점들에 배치될 수 있다. 나아가, 소오스 영역들(112) 중 인접한 각 7개의 웰 영역들(110) 상의 각 7개의 소오스 영역들(112)의 중심들은 정육각형의 중심 및 꼭지점들에 배치될 수 있다. 예를 들어, 도 1 내지 도 5는 이러한 7개의 웰 영역들(110) 및 7개의 소오스 영역들(112)을 도시하고 있는 것으로 이해될 수 있다.In some embodiments, centers of each of the adjacent seven well regions 110 among the well regions 110 may be disposed at the center and vertices of a regular hexagon. Further, centers of each of the seven source regions 112 on each of the adjacent seven well regions 110 among the source regions 112 may be disposed at the center and vertices of a regular hexagon. For example, it can be understood that FIGS. 1-5 show these seven well regions 110 and seven source regions 112 .

이러한 구조에서, 웰 영역들(110) 및 소오스 영역들(112)은 육방조밀(hexagonal closed packed) 배치 구조에서 평면형 배치 구조와 유사하게 배치될 수 있다. 나아가, 웰 영역들(110)의 인접할 둘 사이들의 간격은 모두 동일하고, 소오스 영역들(112)의 인접한 둘 사이들의 간격 역시 모두 동일할 수 있다.In this structure, the well regions 110 and the source regions 112 may be arranged similarly to a planar arrangement structure in a hexagonal closed packed arrangement structure. Further, the spacing between two adjacent well regions 110 may be the same, and the spacing between two adjacent well regions 112 may also be the same.

이 구조에서, 트렌치들(116)은 인접한 각 7개의 소오스 영역들(112)을 연결하도록 정육각형의 중심 및 꼭지점들 중 인접한 둘 사이를 연결하는 라인들의 일부분을 형성하도록 배치될 수 있다. 보다 구체적으로 보면, 도 2에서 트렌치들(116)은 정육각형의 중심에 배치된 하나의 소오스 영역(112)으로부터 꼭지점들에 배치된 6개의 소오스 영역들(112)을 연결하는 6개의 라인들과, 꼭지점들에 배치된 6개의 소오스 영역들(112)의 인접한 둘 사이를 연결하는 6개의 라인들을 포함할 수 있다.In this structure, the trenches 116 may be arranged to form portions of lines connecting between adjacent two of the vertices and the center of the regular hexagon to connect each of the seven adjacent source regions 112 . More specifically, in Fig. 2, the trenches 116 are six lines connecting six source regions 112 arranged at vertices from one source region 112 arranged at the center of a regular hexagon, It may include six lines connecting adjacent two of the six source regions 112 disposed at the vertices.

일부 실시예들에서, 웰 영역들(110)은 구 형상의 일부분일 수 있고, 웰 영역들(110)의 평면상의 단면은 원형일 수 있다. 나아가, 웰 콘택 영역들(114)은 평면상으로 볼 때 원형으로 형성될 수 있다. 예를 들어, 평면상으로 볼 때, 원형의 웰 영역들(110) 내에 원형의 웰 콘택 영역들(114)이 형성될 수 있다. 웰 콘택 영역들(114)은 바닥에서 웰 영역들(110)과 연결될 수 있다. 평면상에서 볼 때, 소오스 영역들(112)은 이러한 웰 콘택 영역들(114)을 둘러싸는 도넛 형상으로 형성될 수 있다. 이러한 평면상의 형태는 반도체층(105)의 표면에서 소정 깊이까지 이어질 수 있다.In some embodiments, the well regions 110 may be a portion of a spherical shape, and a cross-section in a plane of the well regions 110 may be circular. Further, the well contact regions 114 may be formed in a circular shape when viewed in a plan view. For example, when viewed in a plan view, circular well contact regions 114 may be formed in the circular well regions 110 . The well contact regions 114 may be connected to the well regions 110 at the bottom. When viewed in a plan view, the source regions 112 may be formed in a donut shape surrounding the well contact regions 114 . This planar shape may extend to a predetermined depth from the surface of the semiconductor layer 105 .

일부 실시예들에서, 트렌치들(116) 바닥면 아래의 웰 영역들(110)의 일부분, 예컨대 트렌치들(116)의 바닥면 중심 부근의 웰 영역들(110)의 두께가 제 1 채널 영역(C1)보다 같거나 얇은 경우, 제 1 채널 영역(C1)은 해당 부분 아래의 드리프트 영역(107)과 연결될 수 있다. In some embodiments, a portion of the well regions 110 below the bottom of the trenches 116 , such as the thickness of the well regions 110 near the center of the bottom of the trenches 116 , is equal to the thickness of the first channel region ( When it is equal to or thinner than C1), the first channel region C1 may be connected to the drift region 107 below the corresponding portion.

다른 예로, 트렌치들(116) 바닥면 아래의 웰 영역들(110)의 두께가 전체적으로 제 1 채널 영역(C1)보다 두꺼운 경우, 제 1 채널 영역(C1)은 트렌치들(116) 하부의 드리프트 영역(107)과 연결되기 어렵다. 하지만, 웰 영역들(110)이 구 형상을 갖는 경우 트렌치들(116)의 적어도 측면은 웰 영역들(110)로부터 노출되고 드리프트 영역(107)의 돌출 부분(107a)에 의해서 둘러싸여 있기 때문에, 제 1 채널 영역(C1)은 트렌치들(116)의 측면 또는 게이트 전극층(120)의 제 1 부분(120a)의 측벽 상의 드리프트 영역(107)의 돌출 부분(107a)으로부터 소오스 영역들(112)로 연결될 수 있다.As another example, when the thickness of the well regions 110 under the bottom surface of the trenches 116 is thicker than the first channel region C1 as a whole, the first channel region C1 is a drift region under the trenches 116 . It is difficult to connect with (107). However, when the well regions 110 have a spherical shape, at least side surfaces of the trenches 116 are exposed from the well regions 110 and are surrounded by the protruding portion 107a of the drift region 107 , One channel region C1 is to be connected from the protruding portion 107a of the drift region 107 on the sidewall of the first portion 120a of the gate electrode layer 120 or the sidewall of the trenches 116 to the source regions 112 . can

전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다. In the above-described power semiconductor device 100 , the first conductivity type and the second conductivity type may have opposite conductivity types, but may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107) 및 제 2 채널 영역(C2a)은 N- 영역이고, 소오스 영역(112) 및 드레인 영역(102)은 N+ 영역이고, 웰 영역(110) 및 제 1 채널 영역(C1)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.More specifically, when the power semiconductor device 100 is an N-type MOSFET, the drift region 107 and the second channel region C2a are N− regions, and the source region 112 and the drain region 102 are N+ regions. , the well region 110 and the first channel region C1 may be a P− region, and the well contact region 114 may be a P+ region.

전력 반도체 소자(100)에 따르면, 웰 영역들(110)의 깊이는 트렌치들(116) 및 게이트 전극층(120) 보다 깊을 수 있다. 이에 따라, 게이트 전극층(120)의 제 1 부분(120a)의 트렌치 바닥 모서리는 웰 영역들(110)에 의해서 둘러싸일 수 있다. 나아가, 제 1 부분(120a)의 바닥면은 전체적으로 웰 영역들(110)에 의해서 둘러싸일 수 있고, 이러한 구조는 웰 영역들(110)을 통한 전하 공유 효과로 트렌치형 게이트 구조에서 트렌치 바닥 모서리에서 전계가 집중되는 부분을 완화시킬 수 있다.According to the power semiconductor device 100 , the well regions 110 may have a depth greater than that of the trenches 116 and the gate electrode layer 120 . Accordingly, the trench bottom edge of the first portion 120a of the gate electrode layer 120 may be surrounded by the well regions 110 . Furthermore, the bottom surface of the first portion 120a may be entirely surrounded by the well regions 110 , and this structure is formed at the trench bottom edge in the trench-type gate structure due to the charge sharing effect through the well regions 110 . It is possible to alleviate the part where the electric field is concentrated.

전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)을 따라서 대체로 수직 방향으로 흐르고, 이어서 제 1 채널 영역(C1) 및 제 2 채널 영역(C2a)을 통해서 소오스 영역(112)으로 흐를 수 있다.In operation of the power semiconductor device 100 , current flows from the drain region 102 in a generally vertical direction along the drift region 107 , and then through the first channel region C1 and the second channel region C2a to the source may flow into region 112 .

전력 반도체 소자(100)는 트렌치형 구조와 평면형 구조를 모두 포함하는 하이브리드 구조를 가질 수 있다. 나아가, 전력 반도체 소자(100)는 트렌치형 반전 채널과 평면형 축적 채널을 모두 이용함으로써 전류 밀도를 높이고, 문턱 전압을 낮출 수 있다.The power semiconductor device 100 may have a hybrid structure including both a trench-type structure and a planar structure. Furthermore, the power semiconductor device 100 may increase the current density and lower the threshold voltage by using both the trench type inversion channel and the planar type accumulation channel.

나아가, 전력 반도체 소자(100)는 정육각형 배치 구조를 갖고, 트렌치 구조와 평면형 구조를 결합함으로써, 높은 채널 밀도를 구현하여 높은 집적도를 가질 수 있다. 나아가, 전력 반도체 소자(100)는 평면형 구조만 가질 때에 비해서 트렌치형 구조를 부가함으로 인해서 집적도를 유지하면서도 채널 모빌리티를 높일 수 있다. Furthermore, the power semiconductor device 100 has a regular hexagonal arrangement structure, and by combining a trench structure and a planar structure, a high channel density can be realized and a high degree of integration can be achieved. Furthermore, compared to the case where the power semiconductor device 100 has only a planar structure, it is possible to increase channel mobility while maintaining the degree of integration by adding a trench-type structure.

도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자(100a)를 보여주는 단면도이다.7 is a cross-sectional view showing a power semiconductor device 100a according to another embodiment of the present invention.

도 7을 참조하면, 전력 반도체 소자(100a)는 도 1 내지 도 6의 전력 반도체 소자(100)가 복수개 배치된 구조의 일부를 도시하고 있다.Referring to FIG. 7 , the power semiconductor device 100a illustrates a portion of a structure in which a plurality of power semiconductor devices 100 of FIGS. 1 to 6 are disposed.

전력 반도체 소자(100a)는 육방 조밀 배치 구조를 반복하여 높은 집적도를 가질 수 있다.The power semiconductor device 100a may have a high degree of integration by repeating the hexagonal dense arrangement structure.

도 8은 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(100b)를 보여주는 단면도이다. 전력 반도체 소자(100b)는 도 1 내지 도 7의 전력 반도체 소자들(100, 100a)에서 일부 구성을 변형한 것이고 서로 참조될 수 있고, 중복된 설명은 생략된다.8 is a cross-sectional view showing a power semiconductor device 100b according to another embodiment of the present invention. The power semiconductor device 100b is a variation of some configurations from the power semiconductor devices 100 and 100a of FIGS. 1 to 7 and may be referenced to each other, and overlapping descriptions will be omitted.

도 8을 참조하면, 전력 반도체 소자(100b)에서, 소오스 영역들(112)은 드리프트 영역(107)과 접하는 부분에 웰 영역들(110)에 제 1 도전형의 불순물을 도핑하여 형성된 카운터 도핑 영역들(112a)을 포함할 수 있다. Referring to FIG. 8 , in the power semiconductor device 100b , the source regions 112 are counter-doped regions formed by doping the first conductivity type impurities into the well regions 110 at portions in contact with the drift region 107 . They may include 112a.

이 실시예에서, 카운터 도핑 영역들(112a)은 소오스 영역들(112)의 나머지 부분과 분리되어 형성될 수 있다. 카운터 도핑 영역들(112a)의 불순물의 도핑 농도는 나머지 소오스 영역들(112)의 불순물 농도와 동일하거나 다를 수 있다. 일부 실시예들에서, 카운터 도핑 영역들(112a)의 불순물의 도핑 농도는 나머지 소오스 영역들(112)의 불순물 농도보다 낮고 드리프트 영역(107)의 불순물의 도핑 농도보다는 높을 수 있다.In this embodiment, the counter-doped regions 112a may be formed separately from the rest of the source regions 112 . The doping concentration of the impurity of the counter-doped regions 112a may be the same as or different from that of the remaining source regions 112 . In some embodiments, a doping concentration of an impurity of the counter-doped regions 112a may be lower than an impurity concentration of the remaining source regions 112 and higher than a doping concentration of an impurity of the drift region 107 .

도 9는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자(100c)를 보여주는 사시도이다. 전력 반도체 소자(100c)는 도 1 내지 도 8의 전력 반도체 소자들(100, 100a, 100b)에서 일부 구성을 변형한 것이고 서로 참조될 수 있고, 중복된 설명은 생략된다.9 is a perspective view showing a power semiconductor device 100c according to another embodiment of the present invention. The power semiconductor device 100c is a variation of some configurations from the power semiconductor devices 100, 100a, and 100b of FIGS. 1 to 8 and may be referenced to each other, and overlapping descriptions will be omitted.

도 9를 참조하면, 전력 반도체 소자(100c)에서 웰 영역들(110)은 반도체층(105)에 서로 이격되게 형성될 수 있다. 이 경우, 게이트 전극층(120)의 제 1 부분(120a)의 바닥의 중앙 부분은 웰 영역들(110)로 노출되지만, 적어도 양측 바닥 모서리들은 웰 영역들(110)에 의해서 둘러싸일 수 있다.Referring to FIG. 9 , in the power semiconductor device 100c , the well regions 110 may be formed to be spaced apart from each other in the semiconductor layer 105 . In this case, a central portion of the bottom of the first portion 120a of the gate electrode layer 120 is exposed to the well regions 110 , but at least both bottom corners may be surrounded by the well regions 110 .

이 실시예에서, 제 1 채널 영역(C1)은 도 3에서와 달리, 웰 영역들(110)이 이격되어 있기 때문에 트렌치들(116)의 바닥 중심 부근이 드리프트 영역(107)과 접할 수 있다. In this embodiment, unlike in FIG. 3 , in the first channel region C1 , since the well regions 110 are spaced apart, the vicinity of the bottom center of the trenches 116 may contact the drift region 107 .

도 10 내지 도 12 및 도 14는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법을 도시하는 단면도들이고, 도 13은 도 12의 평면도이다.10 to 12 and 14 are cross-sectional views illustrating a method of manufacturing the power semiconductor device 100 according to an embodiment of the present invention, and FIG. 13 is a plan view of FIG. 12 .

도 10을 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에, 전하의 수직 이동 경로를 제공하도록 제 1 도전형을 갖는 드리프트 영역(107)을 형성할 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형을 갖는 드레인 영역(102) 상에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107)은 이러한 기판 상에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다.Referring to FIG. 10 , a drift region 107 having a first conductivity type may be formed in the semiconductor layer 105 of silicon carbide (SiC) to provide a vertical movement path of electric charges. For example, the drift region 107 may be formed on the drain region 102 having the first conductivity type. In some embodiments, drain region 102 is provided as a substrate of a first conductivity type, and drift region 107 may be formed on one or more epitaxial layers on such a substrate.

이어서, 반도체층(105)에 드리프트 영역(107)에 접하도록 제 2 도전형을 갖는 웰 영역들(110)을 형성할 수 있다. 예를 들어, 웰 영역들(110)은 그 인접한 둘들끼리 적어도 일부분이 접하도록 형성될 수 있다. 나아가, 웰 영역들(110)을 형성하는 단계는 반도체층(105)에 제 2 도전형의 불순물을 주입하여 수행할 수 있다. 웰 영역들(110)은 실질적으로 반도체층(105)의 표면으로부터 소정 깊이로 형성될 수 있다.Next, well regions 110 having the second conductivity type may be formed in the semiconductor layer 105 to contact the drift region 107 . For example, the well regions 110 may be formed such that at least a portion of the two adjacent well regions contact each other. Furthermore, the forming of the well regions 110 may be performed by implanting impurities of the second conductivity type into the semiconductor layer 105 . The well regions 110 may be formed substantially to a predetermined depth from the surface of the semiconductor layer 105 .

예를 들어, 웰 영역들(110)은 드리프트 영역(107)이 웰 영역(11)에 의해서 적어도 일부분이 둘러싸인 돌출 부분들(107a)을 포함하도록 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 웰 영역들(110)은 드리프트 영역(107)에 드리프트 영역(107)과 반대되는 불순물을 도핑하여 형성할 수 있다.For example, the well regions 110 may be formed in the semiconductor layer 105 such that the drift region 107 includes protruding portions 107a that are at least partially surrounded by the well region 11 . More specifically, the well regions 110 may be formed by doping the drift region 107 with an impurity opposite to that of the drift region 107 .

웰 영역들(110) 내에 또는 웰 영역들(110) 상의 반도체층(105)에 제 1 도전형을 갖는 소오스 영역들(112)을 형성할 수 있다. 예를 들어, 소오스 영역들(112)을 형성하는 단계는 웰 영역들(110) 및 드리프트 영역(107) 내에 제 1 도전형의 불순물을 주입하여 수행할 수 있다. 소오스 영역들(112)은 실질적으로 반도체층(105)의 표면으로부터 웰 영역(110) 내 소정 깊이로 형성될 수 있다. The source regions 112 having the first conductivity type may be formed in the well regions 110 or in the semiconductor layer 105 on the well regions 110 . For example, the forming of the source regions 112 may be performed by implanting impurities of the first conductivity type into the well regions 110 and the drift region 107 . The source regions 112 may be formed substantially from the surface of the semiconductor layer 105 to a predetermined depth in the well region 110 .

나아가, 소오스 영역들(112) 내 및 웰 영역들(110) 상에 제 2 도전형을 갖는 웰 콘택 영역들(114)울 형성할 수 있다. 예를 들어 웰 영역들(110) 내에 또는 소오스 영역들(112) 내에 제 2 도전형의 불순물을 고농도로 주입하여 웰 콘택 영역들(114)을 형성할 수 있다. 예를 들어, 웰 콘택 영역들(114)은 평면상으로 원형을 갖도록 형성할 수 있다.Furthermore, well contact regions 114 having the second conductivity type may be formed in the source regions 112 and on the well regions 110 . For example, the well contact regions 114 may be formed by implanting impurities of the second conductivity type into the well regions 110 or into the source regions 112 at a high concentration. For example, the well contact regions 114 may be formed to have a circular shape in plan view.

일부 실시예에서, 웰 영역들(110)은 드리프트 영역(107)이 웰 영역들(110) 아래로부터 웰 영역들(110) 사이를 지나 반도체층(105)의 표면으로 연결되도록 드리프트 영역(107)에 접하도록 형성될 수 있다.In some embodiments, the well regions 110 are configured such that the drift region 107 connects from below the well regions 110 through between the well regions 110 to the surface of the semiconductor layer 105 . may be formed to be in contact with

이 실시예의 변형된 예에서, 웰 영역들(110), 웰 콘택 영역들(114) 및 소오스 영역들(112)의 불순물 도핑 순서는 임의로 변경될 수 있다.In a modified example of this embodiment, the order of impurity doping of the well regions 110 , the well contact regions 114 , and the source regions 112 may be arbitrarily changed.

전술한 제조 방법에 있어서, 불순물 주입 또는 불순물 도핑은 반도체층(105)에 불순물을 이온 주입하거나 또는 에피택셜층의 형성 시 불순물이 혼입되게 수행할 수 있다. 다만, 선택적인 영역에서 불순물 주입은 마스크 패턴을 이용한 이온 주입 방법을 이용할 수 있다.In the above-described manufacturing method, impurity implantation or impurity doping may be performed such that ions are implanted into the semiconductor layer 105 or impurities are mixed during formation of the epitaxial layer. However, for implantation of impurities in the selective region, an ion implantation method using a mask pattern may be used.

선택적으로, 이온 주입 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 이어질 수 있다.Optionally, the ion implantation may be followed by a thermal treatment step to activate or diffuse the impurities.

도 11을 참조하면, 반도체층(105)의 표면으로부터 반도체층(105) 내부로 소정 깊이만큼 리세스 되게 복수의 트렌치들(116)을 형성할 수 있다.Referring to FIG. 11 , a plurality of trenches 116 may be formed to be recessed by a predetermined depth into the semiconductor layer 105 from the surface of the semiconductor layer 105 .

예를 들어, 트렌치들(116)은 소오스 영역들(112)의 일부분을 관통하고, 웰 영역들(110) 및 드리프트 영역(107)의 돌출 부분들(107a)의 일정 깊이까지 리세스되게 형성할 수 있다. 보다 구체적으로 보면, 트렌치들(116)은 웰 영역들(110)의 인접한 둘들의 접하는 부분을 가로질러 소오스 영역들(112) 중 인접한 둘들을 각각 연결하도록 반도체층(105)의 표면으로부터 반도체층(105)의 내부로 리세스되게 형성될 수 있다.For example, the trenches 116 may penetrate a portion of the source regions 112 and be formed to be recessed to a predetermined depth of the protruding portions 107a of the well regions 110 and the drift region 107 . can More specifically, trenches 116 cross a tangent portion of adjacent two of well regions 110 and extend from the surface of semiconductor layer 105 to connect adjacent two of source regions 112 respectively. 105) may be formed to be recessed into the interior.

예를 들어, 트렌치들(116)은 포토리소그래피를 이용하여 포토 마스크를 형성하고, 이어서 이러한 포토마스크를 식각 보호막으로 하여 반도체층(105)을 식각하여 형성할 수 있다.For example, the trenches 116 may be formed by forming a photomask using photolithography, and then etching the semiconductor layer 105 using the photomask as an etch protective layer.

도 12 및 도 13을 참조하면, 트렌치들(116)의 내벽 및 반도체층(105)의 표면 상에 게이트 절연층(118)을 형성할 수 있다. 예를 들어, 게이트 절연층(118)은 반도체층(105)을 산화시켜 산화물로 형성하거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착하여 형성할 수 있다. 12 and 13 , a gate insulating layer 118 may be formed on inner walls of the trenches 116 and on the surface of the semiconductor layer 105 . For example, the gate insulating layer 118 may be formed of an oxide by oxidizing the semiconductor layer 105 , or may be formed by depositing an insulating material such as oxide or nitride on the semiconductor layer 105 .

이어서, 게이트 절연층(118) 상에 트렌치들(116)을 매립하는 제 1 부분(120a) 및 반도체층(105)의 표면 상의 제 2 부분(120b)을 포함하는 게이트 전극층들(120)을 형성할 수 있다. 예를 들어, 게이트 전극층(120)은 게이트 절연층(118) 상에 도전층을 형성한 후, 이를 패터닝하여 형성할 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물을 도핑하여 형성하거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성할 수 있다.Subsequently, gate electrode layers 120 are formed on the gate insulating layer 118 , including a first portion 120a filling the trenches 116 , and a second portion 120b on the surface of the semiconductor layer 105 . can do. For example, the gate electrode layer 120 may be formed by forming a conductive layer on the gate insulating layer 118 and then patterning it. The gate electrode layer 120 may be formed by doping polysilicon with impurities or may be formed to include a conductive metal or metal silicide.

패터닝 공정은 포토 리소그래피(photo lithography) 및 식각(etching) 공정들을 이용하여 수행할 수 있다. 포토 리소그래피 공정은 사진 공정과 현상 공정을 이용하여 마스크층으로 포토레지스트(photo resist) 패턴을 형성하는 공정을 포함하고, 식각 공정은 이러한 포토레지스트 패턴을 이용하여 하부 구조물을 선택적으로 식각하는 공정을 포함할 수 있다.The patterning process may be performed using photo lithography and etching processes. The photolithography process includes a process of forming a photoresist pattern with a mask layer using a photolithography process and a developing process, and the etching process includes a process of selectively etching an underlying structure using the photoresist pattern can do.

도 14를 참조하면, 게이트 전극층(120) 상에 층간 절연층(130)을 형성할 수 있다.Referring to FIG. 14 , an interlayer insulating layer 130 may be formed on the gate electrode layer 120 .

이어서, 층간 절연층(130) 상에 소오스 전극층(140)을 형성할 수 있다. 나아가, 소오스 전극층(140)은 소오스 영역들(112) 및 웰 콘택 영역들(114)에 연결되도록 형성될 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 도전층, 예컨대 금속층을 형성한 후, 이를 패터닝하여 형성할 수 있다.Subsequently, the source electrode layer 140 may be formed on the interlayer insulating layer 130 . Furthermore, the source electrode layer 140 may be formed to be connected to the source regions 112 and the well contact regions 114 . For example, the source electrode layer 140 may be formed by forming a conductive layer, for example, a metal layer, on the interlayer insulating layer 130 and then patterning it.

전술한 제조 방법에 따르면, 반도체층(105) 내에 육방 조밀 배치를 갖는 모스펫 구조를 경제적으로 형성할 수 있다.According to the above-described manufacturing method, a MOSFET structure having a hexagonal dense arrangement in the semiconductor layer 105 can be economically formed.

전술한 제조 방법은 도 7 내지 도 9의 전력 반도체 소자들(100a, 100b, 100c)에도 그대로 적용될 수 있다.The above-described manufacturing method may be directly applied to the power semiconductor devices 100a, 100b, and 100c of FIGS. 7 to 9 .

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100, 100a, 100b: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
112: 소오스 영역
114: 웰 콘택 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100, 100a, 100b: power semiconductor device
102: drain region
105: semiconductor layer
107: drift zone
110: well area
112: source area
114: well contact area
118: gate insulating layer
120: gate electrode layer
130: interlayer insulating layer
140: source electrode layer

Claims (19)

실리콘 카바이드(SiC)의 반도체층;
상기 반도체층에 배치되고, 제 2 도전형을 갖는 복수의 웰 영역들;
상기 복수의 웰 영역들 상의 상기 반도체층에 각각 형성되고, 제 1 도전형을 갖는 복수의 소오스 영역들;
전하의 수직 이동 경로를 제공하도록 상기 복수의 웰 영역들 아래로부터 상기 복수의 웰 영역들 사이를 지나 상기 반도체층의 표면으로 연결되도록 상기 반도체층에 형성되고, 제 1 도전형을 갖는 드리프트 영역;
상기 복수의 소오스 영역들 중 인접한 둘 사이들을 각각 연결하도록 상기 반도체층의 표면으로부터 상기 반도체층의 내부로 리세스되게 형성된 복수의 트렌치들;
상기 복수의 트렌치들의 내벽 및 상기 반도체층의 표면 상의 게이트 절연층;
상기 게이트 절연층 상에 형성되고, 상기 복수의 트렌치들을 매립하는 제 1 부분 및 상기 반도체층의 표면 상의 제 2 부분을 포함하는 게이트 전극층;
상기 게이트 전극층의 상기 제 1 부분에 대응되게, 상기 복수의 트렌치들을 따라서 반전 채널이 형성되도록 상기 반도체층에 한정된 제 1 채널 영역;
상기 게이트 전극층의 상기 제 2 부분 아래에, 축적 채널이 형성되도록 상기 반도체층에 한정된 제 2 채널 영역; 및
상기 복수의 소오스 영역들 내 및 상기 복수의 복수의 웰 영역들 상에 형성되고, 제 2 도전형을 갖는 복수의 웰 콘택 영역들을 포함하고,
상기 복수의 웰 콘택 영역들은 평면상으로 볼 때 원형으로 형성되고,
상기 복수의 소오스 영역들은 상기 복수의 웰 콘택 영역들을 둘러싸는 도넛 형상으로 형성되고,
복수의 웰 영역들은 복수의 소오스 영역들을 둘러싸는 도넛 형상으로 형성되는,
전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
a plurality of well regions disposed in the semiconductor layer and having a second conductivity type;
a plurality of source regions each formed in the semiconductor layer on the plurality of well regions and having a first conductivity type;
a drift region formed in the semiconductor layer and having a first conductivity type so as to be connected from under the plurality of well regions to a surface of the semiconductor layer through between the plurality of well regions to provide a vertical movement path of charge;
a plurality of trenches formed to be recessed into the semiconductor layer from the surface of the semiconductor layer to respectively connect adjacent two of the plurality of source regions;
a gate insulating layer on inner walls of the plurality of trenches and a surface of the semiconductor layer;
a gate electrode layer formed on the gate insulating layer and including a first portion filling the plurality of trenches and a second portion on a surface of the semiconductor layer;
a first channel region defined in the semiconductor layer such that an inversion channel is formed along the plurality of trenches to correspond to the first portion of the gate electrode layer;
a second channel region defined in the semiconductor layer such that an accumulation channel is formed under the second portion of the gate electrode layer; and
a plurality of well contact regions formed in the plurality of source regions and on the plurality of well regions and having a second conductivity type;
The plurality of well contact regions are formed in a circular shape when viewed in a plan view;
The plurality of source regions are formed in a donut shape surrounding the plurality of well contact regions;
the plurality of well regions are formed in a donut shape surrounding the plurality of source regions;
power semiconductor devices. 제 1 항에 있어서,
상기 복수의 웰 영역들의 인접한 각 3개의 웰 영역들의 간격은 서로 동일하고,
상기 복수의 소오스 영역들의 인접한 각 3개의 소오스 영역들의 간격은 서로 동일한,
전력 반도체 소자.The method of claim 1,
Intervals of three adjacent well regions of the plurality of well regions are equal to each other,
Intervals of each of the three adjacent source regions of the plurality of source regions are equal to each other;
power semiconductor devices. 제 1 항에 있어서,
상기 드리프트 영역은 상기 복수의 웰 영역들 중 인접한 각 3개의 웰 영역들 사이에서 상기 반도체층의 표면으로 신장된 돌출 부분들을 포함하고,
상기 게이트 전극층의 상기 제 2 부분은 인접한 상기 복수의 웰 영역들 및 상기 드리프트 영역의 상기 돌출 부분 상에 형성된,
전력 반도체 소자.The method of claim 1,
the drift region includes protruding portions extending to the surface of the semiconductor layer between adjacent respective three well regions of the plurality of well regions;
the second portion of the gate electrode layer is formed on the protruding portion of the plurality of adjacent well regions and the drift region;
power semiconductor devices. 제 1 항에 있어서,
상기 복수의 웰 영역들 중 인접한 각 7개의 웰 영역들의 중심들은 정육각형의 중심 및 꼭지점들에 배치되고,
상기 복수의 소오스 영역들 중 인접한 각 7개의 웰 영역들 상의 각 7개의 소오스 영역들의 중심들은 정육각형의 중심 및 꼭지점들에 배치되는,
전력 반도체 소자.The method of claim 1,
Centers of each of the seven adjacent well regions among the plurality of well regions are disposed at the center and vertices of a regular hexagon,
Centers of each of the seven source regions on each of the adjacent seven well regions of the plurality of source regions are disposed at the center and vertices of a regular hexagon;
power semiconductor devices. 제 4 항에 있어서,
상기 복수의 트렌치들은 인접한 각 7개의 소오스 영역들을 연결하도록 정육각형의 중심 및 꼭지점들 중 인접한 둘 사이를 연결하는 라인들의 일부분을 형성하는,
전력 반도체 소자.5. The method of claim 4,
wherein the plurality of trenches form part of lines connecting between adjacent two of the vertices and the center of the regular hexagon to connect each of the seven adjacent source regions.
power semiconductor devices. 제 1 항에 있어서,
상기 제 1 채널 영역은 제 2 도전형을 갖고, 상기 복수의 웰 영역들의 일부분인,
전력 반도체 소자.The method of claim 1,
wherein the first channel region has a second conductivity type and is part of the plurality of well regions;
power semiconductor devices. 제 6 항에 있어서,
상기 반도체층의 표면에서 상기 복수의 소오스 영역들은 상기 드리프트 영역과 접하고,
상기 제 2 채널 영역은 제 1 도전형을 갖고, 상기 복수의 소오스 영역들과 접하는 상기 드리프트 영역의 일부분인,
전력 반도체 소자.7. The method of claim 6,
On the surface of the semiconductor layer, the plurality of source regions are in contact with the drift region,
wherein the second channel region is of a first conductivity type and is a portion of the drift region in contact with the plurality of source regions;
power semiconductor devices. 제 7 항에 있어서,
상기 복수의 소오스 영역들은 상기 드리프트 영역과 접하는 부분에 상기 복수의 웰 영역들에 제 1 도전형의 불순물을 도핑하여 형성된 카운터 도핑 영역들을 각각 포함하는,
전력 반도체 소자.8. The method of claim 7,
The plurality of source regions each include counter-doped regions formed by doping the plurality of well regions with impurities of the first conductivity type in a portion in contact with the drift region, respectively.
power semiconductor devices. 제 1 항에 있어서,
상기 복수의 소오스 영역들 및 상기 복수의 웰 콘택 영역들에 연결된 소오스 전극층을 더 포함하는,
전력 반도체 소자.The method of claim 1,
and a source electrode layer connected to the plurality of source regions and the plurality of well contact regions.
power semiconductor devices. 삭제delete 제 1 항에 있어서,
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하고,
상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성되는,
전력 반도체 소자.The method of claim 1,
a drain region having a first conductivity type in the semiconductor layer under the drift region;
wherein the drift region is formed as an epitaxial layer on the drain region;
power semiconductor devices. 제 1 항에 있어서,
상기 복수의 웰 영역들은 서로 인접한 웰 영역들끼리 적어도 일부분이 서로 접하도록 형성된,
전력 반도체 소자.The method of claim 1,
wherein the plurality of well regions are formed such that at least a portion of adjacent well regions are in contact with each other;
power semiconductor devices. 제 12 항에 있어서,
상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 갖고,
상기 복수의 웰 영역들 중 서로 인접한 웰 영역들은 상기 반도체층의 내부에서 적어도 폭이 가장 큰 부분에서 서로 접하고 상기 반도체층의 표면에서는 서로 이격되어 있는,
전력 반도체 소자.13. The method of claim 12,
The plurality of well regions have a shape in which the width increases from the surface of the semiconductor layer toward the inside of the semiconductor layer and then decreases again,
Well regions adjacent to each other among the plurality of well regions are in contact with each other at least in a portion having the largest width inside the semiconductor layer and are spaced apart from each other on the surface of the semiconductor layer;
power semiconductor devices. 제 13 항에 있어서,
상기 게이트 전극층의 상기 제 1 부분의 신장 방향의 단면에서 볼 때, 상기 제 1 부분의 바닥면은 전체적으로 상기 복수의 웰 영역들에 의해서 둘러싸인,
전력 반도체 소자.14. The method of claim 13,
When viewed in a cross section in an elongation direction of the first portion of the gate electrode layer, a bottom surface of the first portion is entirely surrounded by the plurality of well regions;
power semiconductor devices. 제 1 항에 있어서,
상기 복수의 웰 영역들은 상기 반도체층에 서로 이격되게 형성되고,
상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 갖는,
전력 반도체 소자.The method of claim 1,
The plurality of well regions are formed to be spaced apart from each other in the semiconductor layer,
The plurality of well regions have a shape in which the width increases from the surface of the semiconductor layer toward the inside of the semiconductor layer and then decreases again.
power semiconductor devices. 제 15 항에 있어서,
상기 게이트 전극층의 상기 제 1 부분의 양측 바닥 모서리들은 상기 복수의 웰 영역들에 의해서 둘러싸인,
전력 반도체 소자.16. The method of claim 15,
both bottom corners of the first portion of the gate electrode layer are surrounded by the plurality of well regions;
power semiconductor devices. 실리콘 카바이드(SiC)의 반도체층에, 전하의 수직 이동 경로를 제공하도록 제 1 도전형을 갖는 드리프트 영역을 형성하는 단계;
상기 반도체층에, 제 2 도전형을 갖는 복수의 웰 영역들을 형성하는 단계;
상기 복수의 웰 영역들 상의 상기 반도체층에, 제 1 도전형을 갖는 복수의 소오스 영역들을 각각 형성하는 단계;
상기 복수의 소오스 영역들 중 서로 인접한 소오스 영역들을 각각 연결하도록 상기 반도체층의 표면으로부터 상기 반도체층의 내부로 리세스되게 복수의 트렌치들을 형성하는 단계;
상기 복수의 트렌치들의 내벽 및 상기 반도체층의 표면 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에, 상기 복수의 트렌치들을 매립하는 제 1 부분 및 상기 반도체층의 표면 상의 제 2 부분을 포함하는 게이트 전극층을 형성하는 단계;및
상기 복수의 소오스 영역들 내 및 상기 복수의 복수의 웰 영역들 상에, 제 2 도전형을 갖는 복수의 웰 콘택 영역들을 형성하는 단계를 포함하고,
상기 드리프트 영역은 상기 복수의 웰 영역들 아래로부터 상기 복수의 웰 영역들 사이를 지나 상기 반도체층의 표면으로 연결되도록 형성되고,
제 1 채널 영역은 상기 게이트 전극층의 상기 제 1 부분에 대응되게, 상기 복수의 트렌치들을 따라서 반전 채널이 형성되도록 상기 반도체층에 한정되고,
제 2 채널 영역은 상기 게이트 전극층의 상기 제 2 부분 아래에, 축적 채널이 형성되도록 상기 반도체층에 한정되고,
상기 복수의 웰 콘택 영역들은 평면상으로 볼 때 원형으로 형성되고,
상기 복수의 소오스 영역들은 상기 복수의 웰 콘택 영역들을 둘러싸는 도넛 형상으로 형성되고,
복수의 웰 영역들은 복수의 소오스 영역들을 둘러싸는 도넛 형상으로 형성되는,
전력 반도체 소자의 제조방법.forming a drift region having a first conductivity type in a semiconductor layer of silicon carbide (SiC) to provide a vertical movement path for electric charges;
forming a plurality of well regions having a second conductivity type in the semiconductor layer;
forming a plurality of source regions each having a first conductivity type in the semiconductor layer on the plurality of well regions;
forming a plurality of trenches to be recessed into the semiconductor layer from the surface of the semiconductor layer to respectively connect adjacent source regions among the plurality of source regions;
forming a gate insulating layer on inner walls of the plurality of trenches and a surface of the semiconductor layer;
forming, on the gate insulating layer, a gate electrode layer including a first portion filling the plurality of trenches and a second portion on a surface of the semiconductor layer; and
forming a plurality of well contact regions having a second conductivity type in the plurality of source regions and on the plurality of well regions;
The drift region is formed so as to be connected to the surface of the semiconductor layer from under the plurality of well regions through between the plurality of well regions;
A first channel region is defined in the semiconductor layer so that an inversion channel is formed along the plurality of trenches to correspond to the first portion of the gate electrode layer,
a second channel region is defined in the semiconductor layer such that an accumulation channel is formed under the second portion of the gate electrode layer;
The plurality of well contact regions are formed in a circular shape when viewed in a plan view;
The plurality of source regions are formed in a donut shape surrounding the plurality of well contact regions;
the plurality of well regions are formed in a donut shape surrounding the plurality of source regions;
A method of manufacturing a power semiconductor device. 제 17 항에 있어서,
상기 복수의 웰 영역들은 상기 반도체층의 표면에서 상기 반도체층의 내부로 갈수록 그 폭이 증가하다가 다시 감소하는 형상을 갖도록 형성되는
전력 반도체 소자의 제조방법.18. The method of claim 17,
The plurality of well regions are formed to have a shape in which the width increases from the surface of the semiconductor layer toward the inside of the semiconductor layer and then decreases again.
A method of manufacturing a power semiconductor device. 제 17 항에 있어서,
상기 복수의 웰 영역들을 형성하는 단계는, 상기 복수의 웰 영역들 중 인접한 각 7개의 웰 영역들의 중심들이 정육각형의 중심 및 꼭지점들에 배치되도록 형성하는 단계를 포함하는,
전력 반도체 소자의 제조방법.
18. The method of claim 17,
The forming of the plurality of well regions includes forming so that centers of adjacent seven well regions among the plurality of well regions are disposed at centers and vertices of a regular hexagon.
A method of manufacturing a power semiconductor device.
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