KR20220028100A - Jig for chip-shaped electronic components - Google Patents

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유타 타나카
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

칩형상 전자부품용 지그(10)는 제1 층(11)과 제2 층(12)과 제3 층(13)을 포함하면서 제4 층(14) 및 제5 층(15) 중 적어도 한 층을 포함한다. 제4 층(14)은 제1 층(11)보다 위쪽에 위치한다. 제4 층(14)은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제3 선상 부재(13L)의 수 미만의 복수개의 제4 선상 부재(14L)로 구성된다. 제5 층(15)은 제1 층(11)보다 위쪽에 위치한다. 제5 층(15)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제2 선상 부재(12L)의 수 미만의 복수개의 제5 선상 부재(15L)로 구성된다.The jig 10 for a chip-shaped electronic component includes a first layer 11 , a second layer 12 , and a third layer 13 , and includes at least one of the fourth layer 14 and the fifth layer 15 . includes The fourth layer 14 is located above the first layer 11 . The fourth layer 14 extends so as to overlap the plurality of third linear members 13L when viewed in the stacking direction, and is two or more and a plurality of fourth linear members less than the number of the plurality of third linear members 13L. (14L). The fifth layer 15 is located above the first layer 11 . The fifth layer 15 extends so as to overlap the plurality of second linear members 12L when viewed in the stacking direction, and is two or more and a plurality of fifth linear members less than the number of the plurality of second linear members 12L. (15L).

Description

칩형상 전자부품용 지그 Jig for chip-shaped electronic components

본 발명은 칩형상 전자부품용 지그에 관한 것이다.The present invention relates to a jig for chip-shaped electronic components.

칩형상 전자부품용 지그의 구성을 개시한 문헌으로서, 일본 공개특허공보 특개2008-177188호(특허문헌 1), 일본 특허공보 특허제6259943호(특허문헌 2), 일본 공개특허공보 특개2018-193287호(특허문헌 3)가 있다. As a document disclosing the configuration of a jig for a chip-shaped electronic component, Japanese Patent Laid-Open No. 2008-177188 (Patent Document 1), Japanese Patent Publication No. 6259943 (Patent Document 2), Japanese Patent Application Laid-Open No. 2018-193287 No. (Patent Document 3).

특허문헌 1에 기재된 칩형상 전자부품용 지그는 칩형상 전자부품의 처리에 사용되는 지그이며, 지지 부재와 받침 부재를 포함한다. 지지 부재는 금속재료로 구성된다. 지지 부재는 전체적으로 평면 형상이며, 그 면 내에 다수의 관통하는 칩 삽입구멍을 가진다. 받침 부재는 금속경선과 금속위선을 넣어서 짠 망상체(網狀體)이다. 받침 부재는 지지 부재의 일면에 접합되고, 칩 삽입구멍의 개구면 내에 적어도 하나의 교차부가 존재한다. The jig for chip-shaped electronic components described in patent document 1 is a jig used for the process of a chip-shaped electronic component, and contains a support member and a support member. The supporting member is made of a metallic material. The support member is generally planar in shape and has a plurality of penetrating chip insertion holes in its surface. The support member is a mesh body woven by inserting a metal meridian wire and a metal weft wire. The support member is joined to one surface of the support member, and at least one intersection is present in the opening surface of the chip insertion hole.

특허문헌 2에 기재된 칩형상 전자부품용 지그는 세라믹스 격자체이다. 세라믹스 격자체는 한 방향을 향해 연장되는 세라믹스제의 복수개의 제1 선조부(線條部)와, 상기 제1 선조부와 교차하는 방향을 향해 연장되는 세라믹스제의 복수개의 제2 선조부를 가진다. 제1 선조부와 제2 선조부의 교차부는 어느 상기 교차부에서도 제1 선조부 상에 제2 선조부가 배치된다. 교차부에서 제1 선조부는 그 절단면이 직선부와, 상기 직선부의 양 단부(端部)를 단부로 하는 볼록형 곡선부로 구성되는 형상을 가진다. 교차부에서, 제2 선조부는 그 절단면이 원형 또는 타원형인 형상을 가진다. 교차부의 종단면에서 봤을 때, 제1 선조부와 제2 선조부는 제1 선조부에서의 볼록형 곡선부의 꼭대기부와, 제2 선조부에서의 원형 또는 타원형에서의 아래 방향으로 볼록한 꼭대기부만 접촉한다. The jig for chip-shaped electronic components described in patent document 2 is a ceramic lattice body. The ceramic lattice body has a plurality of ceramic first line portions extending in one direction, and a plurality of ceramic second line portions extending in a direction crossing the first line line portion. At the intersection of the first ancestor and the second ancestor, the second ancestor is disposed on the first ancestor at any of the intersections. In the intersecting portion, the first linear portion has a shape in which the cut surface is composed of a straight portion and a convex curved portion having both ends of the straight portion as the ends. At the intersection, the second filigree has a shape whose cut surface is circular or elliptical. When viewed in the longitudinal section of the intersection, the first filigree and the second filigree contact only the apex of the convex curved portion in the first filigree and the downwardly convex apex in the circular or oval shape in the second filigree.

특허문헌 3에 기재된 칩형상 전자부품용 지그는 세라믹스 격자체이다. 세라믹스 격자체는 한 방향을 향해 연장되는 세라믹스제의 복수개의 제1 선조부와, 상기 제1 선조부와 교차하는 방향을 향해 연장되는 세라믹스제의 복수개의 제2 선조부를 가진다. 제1 선조부와 제2 선조부의 교차부는 어느 상기 교차부에서도 제1 선조부 상에 제2 선조부가 배치된다. 제1 선조부에서의 직선부를 배치면으로 하여 평면 상에 배치했을 때, 제2 선조부가 이웃하는 2개의 상기 교차부 사이에서 상기 평면으로부터 이간되는 형상을 가진다. 세라믹스 격자체는 제1 선조부가 연장되는 방향과 동일 방향을 향해 연장되는 세라믹스제의 복수개의 제3 선조부를 더 가진다. 제3 선조부는 제2 선조부와 교차한다. 제3 선조부와 제2 선조부의 교차부는 어느 상기 교차부에서도 제2 선조부 상에 제3 선조부가 배치된다. 제3 선조부는 제1 선조부의 배치의 피치와 반 피치 어긋나서 배치된다.The jig for chip-shaped electronic components described in patent document 3 is a ceramic lattice body. The ceramic lattice body has a plurality of ceramic first line portions extending in one direction, and a plurality of ceramic second line portions extending in a direction crossing the first line line portion. At the intersection of the first ancestor and the second ancestor, the second ancestor is disposed on the first ancestor at any of the intersections. When the straight line portion of the first line portion is disposed on a plane as an arrangement surface, the second line line portion has a shape that is spaced apart from the plane between the two adjacent intersection portions. The ceramic grid body further has a plurality of third line portions made of ceramic that extend in the same direction as the direction in which the first line portion extends. The third progenitor intersects the second progenitor. At the intersection of the third ancestor and the second ancestor, the third ancestor is disposed on the second ancestor at any of the intersections. The third filigree portion is disposed to be shifted by half the pitch of the arrangement of the first filigree portion.

일본 공개특허공보 특개2008-177188호Japanese Patent Laid-Open No. 2008-177188 일본 특허공보 특허제6259943호Japanese Patent Publication No. 6259943 일본 공개특허공보 특개2018-193287호Japanese Patent Laid-Open No. 2018-193287

종래의 칩형상 전자부품용 지그를 사용하여 복수개의 칩형상 전자부품을 반응 가스로 처리할 때에는 칩형상 전자부품용 지그에 형성된 복수개의 칩 삽입구멍 각각에 복수개의 칩형상 전자부품을 삽입한다. 이때, 칩형상 전자부품과 칩 삽입구멍의 둘레벽부의 이간 거리가 길어짐에 따라, 반응 가스가 칩형상 전자부품의 주변으로 흘러 들어가기 쉬워, 칩형상 전자부품의 반응 효율이 높아진다. 그러나 상기 이간 거리가 길어짐에 따라, 1개의 칩형상 전자부품용 지그에 배치할 수 있는 칩형상 전자부품의 수가 감소된다. 이로써, 상기 처리 공정에서의 칩형상 전자부품의 생산성이 저하되는 경우가 있다. When a plurality of chip-shaped electronic components are treated with a reactive gas using a conventional jig for chip-shaped electronic components, a plurality of chip-shaped electronic components are inserted into each of a plurality of chip insertion holes formed in the chip-shaped electronic component jig. At this time, as the distance between the chip-shaped electronic component and the peripheral wall portion of the chip insertion hole increases, the reactive gas easily flows into the periphery of the chip-shaped electronic component, and the reaction efficiency of the chip-shaped electronic component increases. However, as the separation distance increases, the number of chip-shaped electronic components that can be disposed in one jig for chip-shaped electronic components decreases. Thereby, the productivity of the chip-shaped electronic component in the said processing process may fall.

본 발명은 상기 과제에 비추어 보아 이루어진 것이며, 칩형상 전자부품을 배치할 수 있는 수를 유지하면서, 칩형상 전자부품의 반응 효율을 향상시킬 수 있는 칩형상 전자부품용 지그를 제공하는 것을 목적으로 한다. The present invention has been made in view of the above object, and an object of the present invention is to provide a jig for chip-shaped electronic components capable of improving the reaction efficiency of chip-shaped electronic components while maintaining the number of arrangement of chip-shaped electronic components. .

본 발명에 기초한 칩형상 전자부품용 지그는 복수개의 선상(線狀) 부재가 서로 평행하게 연장됨으로써 구성된 층이 복수개 적층된 복수개의 층으로 구성된 칩형상 전자부품용 지그는 제1 층과 제2 층과 제3 층을 포함하면서, 제4 층 및 제5 층 중 적어도 한 층을 포함한다. 제1 층은 등간격으로 늘어서서 연장되는 복수개의 제1 선상 부재를 포함한다. 제2 층은 제1 층보다 위쪽에 위치한다. 제2 층은 복수개의 층의 적층방향에서 보았을 때에 제1 선상 부재와 엇갈리도록 등간격으로 늘어서서 연장되는 복수개의 제2 선상 부재로 구성된다. 제3 층은 제1 층보다 위쪽에 위치한다. 제3 층은 적층방향에서 보았을 때에 등간격으로 늘어서서 제2 선상 부재와 교차하는 방향으로 연장되는 복수개의 제3 선상 부재로 구성된다. 제4 층은 제1 층보다 위쪽에 위치한다. 제4 층은 적층방향에서 보았을 때에 복수개의 제3 선상 부재와 겹치도록 연장되며, 2개 이상이면서 복수개의 제3 선상 부재의 수 미만의 복수개의 제4 선상 부재로 구성된다. 제5 층은 제1 층보다 위쪽에 위치한다. 제5 층은 적층방향에서 보았을 때에 복수개의 제2 선상 부재와 겹치도록 연장되며, 2개 이상이면서 복수개의 제2 선상 부재의 수 미만의 복수개의 제5 선상 부재로 구성된다. The jig for a chip-shaped electronic component based on the present invention is a jig for a chip-shaped electronic component composed of a plurality of layers in which a plurality of layers formed by extending a plurality of linear members in parallel to each other is a first layer and a second layer and a third layer, and at least one of a fourth layer and a fifth layer. The first layer includes a plurality of first linear members extending in a row at equal intervals. The second layer is located above the first layer. The second layer is composed of a plurality of second linear members extending in a line at equal intervals so as to cross the first linear member when viewed from the stacking direction of the plurality of layers. The third layer is located above the first layer. The third layer is composed of a plurality of third linear members arranged at equal intervals and extending in a direction intersecting with the second linear members when viewed in the lamination direction. The fourth layer is located above the first layer. The fourth layer extends so as to overlap the plurality of third linear members when viewed in the stacking direction, and is composed of two or more and a plurality of fourth linear members less than the number of the plurality of third linear members. The fifth layer is located above the first layer. The fifth layer extends so as to overlap the plurality of second linear members when viewed in the stacking direction, and is composed of a plurality of fifth linear members of two or more and less than the number of the plurality of second linear members.

본 발명에 따르면, 칩형상 전자부품을 배치할 수 있는 수를 유지하면서, 칩형상 전자부품의 반응 효율을 향상시킬 수 있다. ADVANTAGE OF THE INVENTION According to this invention, the reaction efficiency of a chip-shaped electronic component can be improved while maintaining the number which can arrange|position a chip-shaped electronic component.

도 1은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 2는 도 1의 칩형상 전자부품용 지그를 화살표(II) 방향에서 본 정면도이다.
도 3은 도 1의 칩형상 전자부품용 지그를 화살표(III) 방향에서 본 측면도이다.
도 4는 비교예에 따른 칩형상 전자부품의 구성을 나타내는 정면도이다.
도 5는 비교예에 따른 칩형상 전자부품의 구성을 나타내는 측면도이다.
도 6은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 정면도이다.
도 7은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 측면도이다.
도 8은 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 정면도이다.
도 9는 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 측면도이다. BRIEF DESCRIPTION OF THE DRAWINGS It is a top view which shows the structure of the jig for chip-shaped electronic components which concerns on Embodiment 1 of this invention.
FIG. 2 is a front view of the chip-shaped electronic component jig of FIG. 1 as viewed in the direction of arrow II.
3 is a side view of the jig for a chip-shaped electronic component of FIG. 1 as viewed in the direction of the arrow III.
4 is a front view showing the configuration of a chip-shaped electronic component according to a comparative example.
5 is a side view showing the configuration of a chip-shaped electronic component according to a comparative example.
6 is a front view showing the configuration of a jig for chip-shaped electronic components according to a second embodiment of the present invention.
7 is a side view showing the configuration of a jig for a chip-shaped electronic component according to a second embodiment of the present invention.
Fig. 8 is a front view showing the configuration of a jig for chip-shaped electronic components according to a third embodiment of the present invention.
9 is a side view showing the configuration of a jig for chip-shaped electronic components according to Embodiment 3 of the present invention.

이하, 본 발명의 각 실시형태에 따른 칩형상 전자부품용 지그에 대해 설명한다. 이하의 실시형태의 설명에서는 도면 중의 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다. Hereinafter, a jig for a chip-shaped electronic component according to each embodiment of the present invention will be described. In the description of the following embodiment, the same or equivalent parts in the drawings are denoted by the same reference numerals, and the description is not repeated.

(실시형태 1) (Embodiment 1)

도 1는 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다. 도 2는 도 1의 칩형상 전자부품용 지그를 화살표(II) 방향에서 본 정면도이다. 도 3은 도 1의 칩형상 전자부품용 지그를 화살표(III) 방향에서 본 측면도이다. BRIEF DESCRIPTION OF THE DRAWINGS It is a top view which shows the structure of the jig for chip-shaped electronic components which concerns on Embodiment 1 of this invention. FIG. 2 is a front view of the jig for chip-shaped electronic components of FIG. 1 as viewed in the direction of arrow II. 3 is a side view of the jig for a chip-shaped electronic component of FIG. 1 viewed in the direction of the arrow III.

도 1부터 도 3에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 복수개의 층으로 구성되고, 상기 복수개의 층에서는 복수개의 선상 부재가 서로 평행하게 연장됨으로써 구성된 층이 복수개 적층된다. 칩형상 전자부품용 지그(10)는 제1 층(11)과 제2 층(12)과 제3 층(13)과 제4 층(14)과 제5 층(15)과 제6 층(16)과 제7 층(17)을 포함한다. 1 to 3, the jig 10 for a chip-shaped electronic component according to Embodiment 1 of the present invention is composed of a plurality of layers, and in the plurality of layers, a plurality of linear members extend in parallel to each other. A plurality of the constituted layers are stacked. The jig 10 for a chip-shaped electronic component includes a first layer 11 , a second layer 12 , a third layer 13 , a fourth layer 14 , a fifth layer 15 , and a sixth layer 16 . ) and the seventh layer 17 .

도 1에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 상기 복수개의 층의 적층방향에서 보았을 때에, 전체적으로 대략 직사각형상의 외형을 가진다. 칩형상 전자부품용 지그(10)는 상기 복수개의 층의 적층방향에서 보았을 때에 삼각형, 오각형, 또는 육각형 등의 다른 다각형상의 외형을 가져도 된다. 적층방향에서 보아, 본 실시형태에 따른 칩형상 전자부품용 지그의 전체적인 외형은 후술할 복수개의 선상 부재의 연장방향으로 평행한 변을 가진다. 한편, 적층방향에서 보아, 상기 외형은 복수개의 선상 부재의 연장방향에 대하여 45도 경사진 변을 가져도 된다. As shown in FIG. 1, the jig 10 for chip-shaped electronic components which concerns on Embodiment 1 of this invention has a substantially rectangular external shape as a whole when seen from the lamination|stacking direction of the said plurality of layers. The jig 10 for chip-shaped electronic components may have another polygonal external shape such as a triangle, a pentagon, or a hexagon when viewed from the stacking direction of the plurality of layers. When viewed from the stacking direction, the overall outer shape of the jig for chip-shaped electronic component according to the present embodiment has sides parallel to the extending direction of a plurality of linear members, which will be described later. On the other hand, when viewed from the stacking direction, the outer shape may have a side inclined at 45 degrees with respect to the extending direction of the plurality of linear members.

도 1부터 도 3에 나타내는 바와 같이, 제1 층(11)은 등간격으로 늘어서서 연장되는 복수개의 제1 선상 부재(11L)를 포함한다. 이웃하는 제1 선상 부재(11L)가 이간된 거리는 예를 들면 0.1㎜ 이상 5.0㎜ 이하이다. 제1 층(11)은 적층방향에서 보았을 때에 복수개의 제1 선상 부재(11L)의 더 외측에 다른 선상 부재를 포함해도 된다. 제1 선상 부재(11L) 및 후술할 기타 선상 부재는 판상 부재를 한 방향으로 절단하여 가늘고 길게 가공한 것이어도 된다. 1 to 3, the first layer 11 includes a plurality of first linear members 11L extending in a row at equal intervals. The distance between the adjacent first linear members 11L is, for example, 0.1 mm or more and 5.0 mm or less. The first layer 11 may include another linear member on the outer side of the plurality of first linear members 11L when viewed from the lamination direction. The first linear member 11L and other linear members to be described later may be formed by cutting a plate-shaped member in one direction and processing it to be long and thin.

도 2 및 도 3에 나타내는 바와 같이, 제2 층(12)은 제1 층(11)보다 위쪽에 위치한다. 도 1 및 도 3에 나타내는 바와 같이, 제2 층(12)은 복수개의 제2 선상 부재(12L)로 구성된다. 복수개의 제2 선상 부재(12L)는 상기 복수개의 층의 적층방향에서 보았을 때에 제1 선상 부재(11L)와 엇갈리도록 등간격으로 늘어서서 연장된다. 한편, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)에서는 후술할 삽입구멍의 입구가 있는 쪽이 위쪽이 된다. 2 and 3 , the second layer 12 is located above the first layer 11 . 1 and 3, the second layer 12 is composed of a plurality of second linear members 12L. The plurality of second linear members 12L extend in a row at equal intervals so as to cross the first linear members 11L when viewed from the stacking direction of the plurality of layers. On the other hand, in the jig 10 for chip-shaped electronic components according to Embodiment 1 of the present invention, the side with the entrance of the insertion hole to be described later is upward.

본 실시형태에서, 상기 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L) 중 가장 외측에 배치된 2개의 제2 선상 부재(12L)는 복수개의 제1 선상 부재(11L)보다 외측에 위치한다. 적층방향에서 보았을 때에 복수개의 제1 선상 부재(11L) 각각은 복수개의 제2 선상 부재(12L) 중 서로 이웃하는 복수개의 제2 선상 부재(12L)들의 중앙에 위치한다. 복수개의 제1 선상 부재(11L) 각각은 적층방향에서 보아, 서로 이웃하는 복수개의 제2 선상 부재(12L)들의 중앙에서 어긋난 장소에 위치해도 되는데, 적층방향에서 보았을 때에 복수개의 제1 선상 부재(11L) 각각이 상기 중앙에 위치함으로써 후술하는 바와 같이, 복수개의 칩 삽입구 각각에 삽입된 복수개의 칩형상 전자부품(1)을 안정적으로 유지할 수 있다. 한편, 제1 층(11)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)보다 외측에 위치하는 다른 선상 부재를 포함해도 된다. In the present embodiment, the two second linear members 12L disposed at the outermost among the plurality of second linear members 12L when viewed from the stacking direction are located outside the plurality of first linear members 11L . When viewed in the stacking direction, each of the plurality of first linear members 11L is located at the center of the plurality of second linear members 12L adjacent to each other among the plurality of second linear members 12L. Each of the plurality of first linear members 11L may be located at a position shifted from the center of a plurality of adjacent second linear members 12L when viewed from the stacking direction, but when viewed from the stacking direction, the plurality of first linear members ( 11L) each of which is located in the center, as will be described later, it is possible to stably hold the plurality of chip-shaped electronic components 1 inserted into each of the plurality of chip insertion holes. In addition, the 1st layer 11 may also contain the other linear member located outside the some 2nd linear member 12L when seen from the lamination|stacking direction.

도 2 및 도 3에 나타내는 바와 같이, 제3 층(13)은 제1 층(11)보다 위쪽에 위치한다. 도 1 및 도 2에 나타내는 바와 같이, 제3 층(13)은 복수개의 제3 선상 부재(13L)로 구성된다. 복수개의 제3 선상 부재(13L)는 적층방향에서 보았을 때에 등간격으로 늘어서서 제2 선상 부재(12L)와 교차하는 방향으로 연장된다. 본 실시형태에서 서로 이웃하는 복수개의 제3 선상 부재(13L)들의 이간 거리는 서로 이웃하는 복수개의 제2 선상 부재(12L)들의 이간 거리와 동일하다. 본 실시형태에서는 복수개의 제3 선상 부재(13L)는 적층방향에서 보았을 때에 등간격으로 늘어서서 제2 선상 부재(12L)와 직교하는 방향으로 연장된다. 2 and 3 , the third layer 13 is positioned above the first layer 11 . 1 and 2, the 3rd layer 13 is comprised from the some 3rd linear member 13L. The plurality of third linear members 13L are arranged at equal intervals when viewed from the stacking direction and extend in a direction intersecting with the second linear members 12L. In the present embodiment, the distance between the plurality of third linear members 13L adjacent to each other is the same as the distance between the plurality of second linear members 12L adjacent to each other. In this embodiment, when seen from the lamination|stacking direction, the some 3rd linear member 13L is lined up at equal intervals, and extends in the direction orthogonal to the 2nd linear member 12L.

제2 층(12) 및 제3 층(13)은 제1 층(11)보다 위쪽에 위치한다. 본 실시형태에서는 제2 층(12) 및 제3 층(13) 중 하나의 층이 상기 복수개의 층 중 가장 위쪽에 위치하고, 제2 층(12) 및 제3 층(13) 중 다른 하나의 층이 하나의 층의 바로 아래에 위치한다. 구체적으로는 제3 층(13)이 상기 복수개의 층 중 가장 위쪽에 위치한다. 제2 층(12) 및 제3 층(13)은 서로 인접하도록 적층된다. 한편, 제2 층(12) 및 제3 층(13) 사이에 후술할 제4 층 등이 위치해도 된다. The second layer 12 and the third layer 13 are located above the first layer 11 . In this embodiment, one of the second layer 12 and the third layer 13 is located at the top of the plurality of layers, and the other one of the second layer 12 and the third layer 13 is It is located just below this one floor. Specifically, the third layer 13 is located at the top of the plurality of layers. The second layer 12 and the third layer 13 are stacked adjacent to each other. On the other hand, a fourth layer or the like to be described later may be located between the second layer 12 and the third layer 13 .

도 1부터 도 3에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 칩형상 전자부품(1)을 삽입할 수 있는 복수개의 삽입구멍을 포함한다. 구체적으로는, 도 1에 나타내는 바와 같이, 적층방향에서 보았을 때에 서로 인접하는 2개의 제2 선상 부재(12L)와, 서로 인접하는 2개의 제3 선상 부재(13L)로 둘러싸인 복수개의 영역 각각을 삽입구멍으로 하여, 상기 복수개의 삽입구멍 각각에 칩형상 전자부품(1)이 삽입될 수 있도록, 본 실시형태에 따른 칩형상 전자부품용 지그(10)가 구성된다. 바꿔 말하면, 서로 이웃하는 2개의 삽입구멍은 1개의 제2 선상 부재(12L) 혹은 1개의 제3 선상 부재(13L)에 의해 구획된다. 또한, 제4 층(14), 제5 층 및 제7 층(17)에는 각 층에 위치하는 후술할 복수개의 선상 부재 각각이 서로 이웃하는 2개의 삽입구멍을 구획했는데, 제4 층(14), 제5 층(15) 및 제7 층(17)에서는 서로 이웃하는 삽입구멍이 선상 부재에 의해 구획되지 않은 경우도 있다. 또한, 도 2에 나타내는 바와 같이, 삽입구멍에 삽입된 칩형상 전자부품(1)은 복수개의 제1 선상 부재(11L)로 구성된 제1 층(11)에 의해 유지된다. 1 to 3, the jig 10 for a chip-shaped electronic component according to Embodiment 1 of the present invention includes a plurality of insertion holes into which the chip-shaped electronic component 1 can be inserted. Specifically, as shown in Fig. 1, each of a plurality of regions surrounded by two adjacent second linear members 12L and two third linear members 13L adjacent to each other when viewed from the stacking direction is inserted. The jig 10 for a chip-shaped electronic component according to the present embodiment is configured such that the chip-shaped electronic component 1 can be inserted into each of the plurality of insertion holes as a hole. In other words, two insertion holes adjacent to each other are partitioned by one second linear member 12L or one third linear member 13L. In addition, in the fourth layer 14 , the fifth layer and the seventh layer 17 , each of a plurality of linear members to be described later located on each layer partitioned two adjacent insertion holes, the fourth layer 14 . , in the fifth layer 15 and the seventh layer 17, the insertion holes adjacent to each other may not be partitioned by the linear member. Moreover, as shown in FIG. 2, the chip-shaped electronic component 1 inserted into the insertion hole is hold|maintained by the 1st layer 11 comprised with the some 1st linear member 11L.

도 1부터 도 3에 나타내는 바와 같이, 칩형상 전자부품(1)은 예를 들면 직방체의 외형을 가진다. 본 실시형태에 따른 칩형상 전자부품용 지그(10)는 두께방향의 치수(T)와, 두께방향에 직교하는 폭방향의 치수(W)와, 두께방향 및 폭방향 양쪽에 직교하는 길이방향의 치수(L)가, 서로 W=T＜L의 관계를 가지는 직방체상의 칩형상 전자부품(1)을 삽입구멍에 삽입할 수 있게 구성된다. 본 실시형태에서는 복수개의 삽입구멍이 상기 직방체상의 칩형상 전자부품(1)을 길이방향과 평행한 방향으로 삽입이 가능하게 구성된다. 칩형상 전자부품(1)은 예를 들면 적층 세라믹 콘덴서, 적층 세라믹 인덕터, 적층 세라믹 압전소자, 또는 적층 세라믹 모듈 기판 등에 사용할 수 있다. 한편, 실제로 상기 삽입구멍에 삽입이 가능한 칩형상 전자부품(1)의 치수(W)와 치수(T)는 서로 엄밀하게 동일하지는 않고 어느 정도의 범위 내에서 차가 있어도 된다. 예를 들면, 서로 동일해지도록 설계된 치수(W) 및 치수(T) 각각이 설계 시의 값에 대하여 플러스 마이너스 5% 이내이어도 된다. 1 to 3, the chip-shaped electronic component 1 has, for example, a rectangular parallelepiped external shape. The jig 10 for a chip-shaped electronic component according to this embodiment has a dimension T in the thickness direction, a dimension W in the width direction orthogonal to the thickness direction, and a longitudinal direction orthogonal to both the thickness direction and the width direction. The dimension L is configured to allow insertion of the rectangular parallelepiped chip-shaped electronic component 1 having a relationship of W=T<L with each other into the insertion hole. In this embodiment, a plurality of insertion holes are configured to enable insertion of the rectangular-shaped chip-shaped electronic component 1 in a direction parallel to the longitudinal direction. The chip-shaped electronic component 1 can be used, for example, for a multilayer ceramic capacitor, a multilayer ceramic inductor, a multilayer ceramic piezoelectric element, or a multilayer ceramic module substrate. On the other hand, the dimension W and the dimension T of the chip-shaped electronic component 1 that can be actually inserted into the insertion hole are not strictly the same and may differ within a certain range. For example, each of the dimensions W and T designed to be equal to each other may be within plus or minus 5% of the value at the time of design.

도 2 및 도 3에 나타내는 바와 같이, 본 실시형태에서 제4 층(14)은 제1 층(11)보다 위쪽이면서 제3 층(13)보다 아래쪽에 위치한다. 제4 층(14)은 제3 층보다 위쪽에 위치해도 된다. 2 and 3 , in the present embodiment, the fourth layer 14 is located above the first layer 11 and below the third layer 13 . The fourth layer 14 may be located above the third layer.

제4 층(14)은 2개 이상이면서 복수개의 제3 선상 부재(13L)의 수 미만의 복수개의 제4 선상 부재(14L)로 구성된다. 복수개의 제4 선상 부재(14L) 각각은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치도록 연장된다. 또한, 제4 층(14)과 제3 층(13) 사이에는 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L) 각각과 교차하도록 연장되는 선상 부재로 구성된 다른 층이 적어도 위치한다. 본 실시형태에서는 제4 층(14)과 제3 층(13) 사이에는 제5 층(15)과, 후술할 제7 층(17)과 제2 층(12)이 위치한다. The fourth layer 14 is composed of two or more and a plurality of fourth linear members 14L less than the number of the plurality of third linear members 13L. Each of the plurality of fourth linear members 14L extends so as to overlap the plurality of third linear members 13L when viewed from the stacking direction. Also, between the fourth layer 14 and the third layer 13, at least another layer composed of a linear member extending to intersect each of the plurality of third linear members 13L when viewed in the stacking direction is located. In the present embodiment, a fifth layer 15 and a seventh layer 17 and a second layer 12 to be described later are positioned between the fourth layer 14 and the third layer 13 .

도 2에 나타내는 바와 같이, 제4 층(14)에서는 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치는 위치의 일부에서 복수개의 제4 선상 부재(14L)가 위치하지 않은 공극부(19)가 형성된다. 제4 층(14)에서의 공극부(19)는 상기 복수개의 삽입구멍 각각에 칩형상 전자부품(1)을 삽입했을 때에는 복수개의 제4 선상 부재(14L) 각각의 연장방향에서 반응 가스가 통류될 수 있는 가스 유로로서 기능한다. As shown in FIG. 2 , in the fourth layer 14, when viewed from the stacking direction, in a part of the position overlapping the plurality of third linear members 13L, the plurality of fourth linear members 14L are not located in the gap portion ( 19) is formed. In the void 19 in the fourth layer 14, when the chip-shaped electronic component 1 is inserted into each of the plurality of insertion holes, a reactive gas flows in the extending direction of each of the plurality of fourth linear members 14L. It functions as a gas flow path that can be

본 실시형태에서는 제4 층(14)은 적층방향에서 보았을 때에 복수개의 제4 선상 부재(14L)와 복수개의 공극부(19)가 교대로 위치하도록 구성된다. 이로써, 상기 복수개의 삽입구멍 각각에 삽입된 모든 칩형상 전자부품(1)이 제4 층(14)에서 공극부(19)와 인접할 수 있다. 나아가서는 칩형상 전자부품용 지그(10)에 삽입한 칩형상 전자부품(1)을 소성할 때에, 제4 층(14)에서의 복수개의 제4 선상 부재(14L)에 의해, 칩형상 전자부품(1)이 삽입구멍 안에서 여기저기 돌아다니는 것을 억제할 수 있음과 함께, 칩형상 전자부품용 지그(10)의 강도를 유지할 수 있다. 또한, 제4 층(14)에서의 제4 선상 부재(14L)의 수를 변경함으로써 칩형상 전자부품(1)의 움직임 방지 효과와 가스 흐름 향상 효과를 조정할 수 있다. In this embodiment, the 4th layer 14 is comprised so that the some 4th linear member 14L and the some space|gap part 19 may be located alternately when seen from the lamination direction. Accordingly, all the chip-shaped electronic components 1 inserted into each of the plurality of insertion holes may be adjacent to the voids 19 in the fourth layer 14 . Furthermore, when baking the chip-shaped electronic component 1 inserted in the jig|tool 10 for chip-shaped electronic components, it is a chip-shaped electronic component by the some 4th linear member 14L in the 4th layer 14. (1) While being able to suppress moving around in this insertion hole, the intensity|strength of the jig 10 for chip-shaped electronic components can be maintained. In addition, by changing the number of the fourth linear members 14L in the fourth layer 14, the effect of preventing movement of the chip-like electronic component 1 and the effect of improving the gas flow can be adjusted.

본 실시형태에서, 칩형상 전자부품용 지그(10)는 제4 층(14)과 평행하게 위치하는 제7 층(17)을 더 포함한다. 제7 층(17)도 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제3 선상 부재(13L)의 수 미만의 복수개의 제7 선상 부재(17L)로 구성된다. 본 실시형태에서는 제7 층(17)과 제3 층(13) 사이에는 제2 층(12)이 위치한다. In the present embodiment, the jig 10 for chip-shaped electronic components further includes a seventh layer 17 positioned parallel to the fourth layer 14 . The seventh layer 17 also extends so as to overlap the plurality of third linear members 13L when viewed from the stacking direction, and is two or more and a plurality of seventh linear members less than the number of the plurality of third linear members 13L. (17L). In this embodiment, the second layer 12 is positioned between the seventh layer 17 and the third layer 13 .

제7 층(17)에서도 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치는 위치의 일부에서 복수개의 제7 선상 부재(17L)가 위치하지 않은 공극부(19)가 형성된다. 제7 층(17)은 적층방향에서 보았을 때에 복수개의 제7 선상 부재(17L)와 복수개의 공극부(19)가 교대로 위치하도록 구성된다. 또한, 제7 층(17)을 구성하는 복수개의 제7 선상 부재(17L) 각각은 적층방향에서 보았을 때에 제4 층(14)에서의 복수개의 공극부(19) 각각과 겹치는 위치에 위치한다. 한편, 칩형상 전자부품용 지그(10)는 제7 층(17)을 포함하지 않아도 된다. Also in the seventh layer 17, a void 19 in which the plurality of seventh linear members 17L is not located is formed in a part of the position overlapping the plurality of third linear members 13L when viewed from the stacking direction. The seventh layer 17 is configured such that the plurality of seventh linear members 17L and the plurality of void portions 19 are alternately positioned when viewed from the stacking direction. In addition, each of the plurality of seventh linear members 17L constituting the seventh layer 17 is positioned at a position overlapping with each of the plurality of voids 19 in the fourth layer 14 when viewed from the stacking direction. On the other hand, the jig 10 for a chip-shaped electronic component does not need to include the seventh layer 17 .

제5 층(15)은 제1 층(11)보다 위쪽이면서 제2 층(12)의 아래쪽에 위치한다. 제5 층(15)은 제2 층(12)보다 위쪽에 위치해도 된다. The fifth layer 15 is located above the first layer 11 and below the second layer 12 . The fifth layer 15 may be located above the second layer 12 .

제5 층(15)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제2 선상 부재(12L)의 수 미만의 복수개의 제5 선상 부재(15L)로 구성된다. 이 때문에, 제5 층(15)과 제2 층(12) 사이에는 적어도 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L) 각각과 직교하도록 연장되는 선상 부재로 구성된 다른 층이 위치한다. 본 실시형태에서는 제5 층(15)과 제2 층 사이에는 제7 층(17)이 위치한다. The fifth layer 15 extends so as to overlap the plurality of second linear members 12L when viewed in the stacking direction, and is two or more and a plurality of fifth linear members less than the number of the plurality of second linear members 12L. (15L). For this reason, between the 5th layer 15 and the 2nd layer 12, at least when viewed in the lamination direction, another layer composed of a linear member extending perpendicular to each of the plurality of second linear members 12L is located. In this embodiment, the seventh layer 17 is positioned between the fifth layer 15 and the second layer.

도 3에 나타내는 바와 같이, 제5 층(15)에서는 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)와 겹치는 위치의 일부에서 복수개의 제5 선상 부재(15L)가 위치하지 않은 공극부(19)가 형성된다. 제5 층(15)에서의 공극부(19)는 상기 복수개의 삽입구멍 각각에 칩형상 전자부품(1)을 삽입했을 때에는 복수개의 제5 선상 부재(15L) 각각의 연장방향에서 반응 가스가 통류될 수 있는 가스 유로로서 기능한다. As shown in Fig. 3, in the fifth layer 15, when viewed from the stacking direction, in a part of the position overlapping with the plurality of second linear members 12L, the plurality of fifth linear members 15L are not located in the gap portion ( 19) is formed. In the void 19 in the fifth layer 15, when the chip-shaped electronic component 1 is inserted into each of the plurality of insertion holes, a reactive gas flows in the extending direction of each of the plurality of fifth linear members 15L. It functions as a gas flow path that can be

본 실시형태에서는 제5 층(15)은 적층방향에서 보았을 때에 복수개의 제5 선상 부재(15L)와 복수개의 공극부(19)가 교대로 위치하도록 구성된다. 이로써, 삽입구멍 각각에 삽입된 모든 칩형상 전자부품(1)이 제5 층(15)에서 공극부(19)와 인접할 수 있다. In this embodiment, the 5th layer 15 is comprised so that the some 5th linear member 15L and the some space|gap part 19 may be located alternately when seen from the lamination|stacking direction. Accordingly, all the chip-shaped electronic components 1 inserted into each of the insertion holes can be adjacent to the voids 19 in the fifth layer 15 .

본 실시형태에서 칩형상 전자부품용 지그(10)는 제4 층(14)과 제7 층(17)의 대응 관계와 마찬가지로 하여 제5 층(15)에 대응하는 추가 층을 포함해도 된다. 칩형상 전자부품용 지그(10)는 상기 추가 층을 포함하지 않아도 된다. In the present embodiment, the jig 10 for chip-shaped electronic components may include an additional layer corresponding to the fifth layer 15 in the same manner as the correspondence between the fourth layer 14 and the seventh layer 17 . The jig 10 for chip-shaped electronic components does not need to include the additional layer.

이와 같이, 칩형상 전자부품용 지그(10)는 제4 층(14) 및 제5 층(15) 중 적어도 한 층을 반드시 포함하고, 본 실시형태에서는 칩형상 전자부품용 지그(10)는 제4 층(14) 및 제5 층(15) 양쪽을 포함한다. 칩형상 전자부품용 지그(10)는 제4 층(14)을 포함한 경우, 제5 층(15)을 포함하지 않아도 된다. 칩형상 전자부품용 지그(10)는 제5 층(15)을 포함한 경우, 제4 층(14)을 포함하지 않아도 된다. As described above, the jig 10 for a chip-shaped electronic component necessarily includes at least one of the fourth layer 14 and the fifth layer 15, and in this embodiment, the jig 10 for a chip-shaped electronic component is the first It includes both a fourth layer (14) and a fifth layer (15). When the jig 10 for a chip-shaped electronic component includes the fourth layer 14 , it is not necessary to include the fifth layer 15 . When the jig 10 for a chip-shaped electronic component includes the fifth layer 15 , the fourth layer 14 may not be included.

또한, 도 2 및 도 3에 나타내는 바와 같이, 본 실시형태에서는 상기 복수개의 층이 적층방향에서 보았을 때에 제1 층(11)보다 위쪽이면서 제2 층(12)보다 아래쪽에서 모든 복수개의 제2 선상 부재(12L) 각각과 겹치도록 연장되는 복수개의 선상 부재, 및 제1 층(11)보다 위쪽이면서 제3 층(13)보다 아래쪽에서 모든 복수개의 제3 선상 부재(13L) 각각과 겹치도록 연장되는 복수개의 선상 부재 중, 적어도 하나를 포함한다. 도 2에 나타내는 바와 같이, 구체적으로는 적층방향에서 보아, 제4 층(14)의 복수개의 제4 선상 부재(14L)와 제7 층(17)의 복수개의 제7 선상 부재(17L)로 이루어지는 복수개의 선상 부재가 제3 층(13)의 모든 제3 선상 부재(13L)와 1대1로 대응되도록 겹친다. 즉, 상기 복수개의 층 중 제1 층(11)보다 위쪽 부분에서 제3 층(13)의 제3 선상 부재(13L)와 동일한 방향으로 연장되는 다른 층의 복수개의 선상 부재는 제3 층의 모든 제3 선상 부재(13L)와 1대1로 대응되도록 겹친다. 또한, 도 3에 나타내는 바와 같이, 제2 층(12)의 복수개의 제2 선상 부재(12L) 중 일부의 제2 선상 부재(12L)는 적층방향에서 보아, 제2 선상 부재(12L)와 동일한 방향으로 연장되는 다른 층의 복수개의 선상 부재와 겹치지 않아도 된다. Moreover, as shown in FIG.2 and FIG.3, in this embodiment, when the said some layer sees from the lamination|stacking direction, above the 1st layer 11 and below the 2nd layer 12, all the 2nd line shape of A plurality of linear members extending to overlap each of the members 12L, and a plurality of linear members extending above the first layer 11 and below the third layer 13 so as to overlap each of the plurality of third linear members 13L Among the plurality of linear members, at least one is included. As shown in FIG. 2, specifically, viewed from the lamination direction, it consists of a plurality of fourth linear members 14L of the fourth layer 14 and a plurality of seventh linear members 17L of the seventh layer 17. A plurality of linear members overlap with all the third linear members 13L of the third layer 13 so as to correspond one-to-one. That is, among the plurality of layers, the plurality of linear members of other layers extending in the same direction as the third linear members 13L of the third layer 13 in a portion above the first layer 11 are all of the third layer. It overlaps so as to correspond to the third linear member (13L) one-to-one. Moreover, as shown in FIG. 3, the 2nd linear member 12L of some of the some 2nd linear member 12L of the 2nd layer 12 is the same as that of the 2nd linear member 12L as seen from the lamination direction. It is not necessary to overlap the plurality of linear members of different layers extending in the direction.

도 2 및 도 3에 나타내는 바와 같이, 제6 층(16)은 제1 층(11)의 아래쪽에 위치한다. 제6 층(16)은 복수개의 제6 선상 부재(16L)로 구성된다. 2 and 3 , the sixth layer 16 is located below the first layer 11 . The sixth layer 16 is composed of a plurality of sixth linear members 16L.

도 1 및 도 2에 나타내는 바와 같이, 복수개의 제6 선상 부재(16L) 각각은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 엇갈리도록 등간격으로 늘어서서 연장된다. 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L) 중 가장 외측에 배치된 2개의 제3 선상 부재(13L)는 복수개의 제6 선상 부재(16L)보다 외측에 위치한다. 1 and 2, each of the plurality of sixth linear members 16L extends in a line at equal intervals so as to cross each other with the plurality of third linear members 13L when viewed from the lamination direction. When viewed from the stacking direction, the two third linear members 13L disposed on the outermost side among the plurality of third linear members 13L are located outside the plurality of sixth linear members 16L.

복수개의 제6 선상 부재(16L)가 마련됨으로써 칩형상 전자부품용 지그(10)의 강도가 향상된다. 한편, 복수개의 제6 선상 부재(16L)는 칩형상 전자부품(1)에서의 칩 삽입구멍의 내면을 구성하는 것이 아니기 때문에, 복수개의 제6 선상 부재(16L)의 수, 배치의 간격 및 방향 등은 적절히 변경이 가능하다. 복수개의 제6 선상 부재(16L)의 수를 변경한 실시형태에 대해서는 후술한다. By providing the plurality of sixth linear members 16L, the strength of the jig 10 for chip-shaped electronic components is improved. On the other hand, since the plurality of sixth linear members 16L do not constitute the inner surface of the chip insertion hole in the chip-shaped electronic component 1, the number of the plurality of sixth linear members 16L, the spacing and direction of arrangement etc. can be suitably changed. Embodiment in which the number of the some 6th linear member 16L was changed is mentioned later.

또한, 적층방향에서 보았을 때에 복수개의 제6 선상 부재(16L) 각각은 복수개의 제3 선상 부재(13L) 중 서로 이웃하는 복수개의 제3 선상 부재(13L)들의 중앙에 위치한다. 즉, 도 1부터 도 3에 나타내는 바와 같이, 본 실시형태에서는 적층방향에서 보았을 때의 복수개의 제1 선상 부재(11L) 각각 및 복수개의 제6 선상 부재(16L) 각각의 교차부(18)는 상기 삽입구의 대략 중앙에 위치한다. 적층방향에서 보았을 때에 복수개의 제6 선상 부재(16L) 각각은 서로 이웃하는 복수개의 제3 선상 부재(13L)들 사이에서 이들 제3 선상 부재(13L)들의 중앙에서 어긋난 장소에 위치해도 된다. In addition, when viewed from the stacking direction, each of the plurality of sixth linear members 16L is located at the center of a plurality of third linear members 13L adjacent to each other among the plurality of third linear members 13L. That is, as shown in Figs. 1 to 3, in this embodiment, when viewed from the lamination direction, the intersection 18 of each of the plurality of first linear members 11L and each of the plurality of sixth linear members 16L is It is located approximately in the center of the insertion hole. When viewed from the stacking direction, each of the plurality of sixth linear members 16L may be located at a position shifted from the center of the third linear members 13L between the plurality of third linear members 13L adjacent to each other.

본 실시형태에서 복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각은 대략 직선 형상이다. 복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각은 연장방향에서 보았을 때에 대략 원형상의 외형을 가진다. 이들 복수개의 선상 부재 각각은 연장방향에서 보았을 때에 직사각형상, 반원상 또는 직사각형상 이외의 다각형상의 외형을 가져도 된다. 복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각의 선지름은 예를 들면 0.1㎜ 이상 2.0㎜ 이하이다. 이들 선상 부재의 선지름은 서로 동일해도 되고 달라도 되는데, 본 실시형태에서는 서로 동일하다. In the present embodiment, a plurality of first linear members 11L, a plurality of second linear members 12L, a plurality of third linear members 13L, a plurality of fourth linear members 14L, and a plurality of fifth linear members are present. 15L, each of the plurality of sixth linear members 16L and the plurality of seventh linear members 17L is substantially linear. A plurality of first linear members 11L, a plurality of second linear members 12L, a plurality of third linear members 13L, a plurality of fourth linear members 14L, a plurality of fifth linear members 15L, Each of the plurality of sixth linear members 16L and the plurality of seventh linear members 17L has a substantially circular external shape when viewed in the extension direction. Each of these plurality of linear members may have a rectangular shape, a semicircle shape, or a polygonal external shape other than a rectangular shape when viewed in the extension direction. A plurality of first linear members 11L, a plurality of second linear members 12L, a plurality of third linear members 13L, a plurality of fourth linear members 14L, a plurality of fifth linear members 15L, The wire diameter of each of the some 6th linear member 16L and the some 7th linear member 17L is 0.1 mm or more and 2.0 mm or less, for example. Although the wire diameters of these linear members may be mutually the same or different, they are mutually the same in this embodiment.

복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각은 서로 동일한 재료로 구성되어도 되고 서로 다른 재료로 구성되어도 된다. 복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각은 예를 들면, SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나 혹은 멀라이트 등의 세라믹스, 니켈, 알루미늄, 인코넬(등록상표) 혹은 SUS 등의 금속, 폴리테트라플루오로에틸렌(PTFE: polytetrafluoroethylene), 폴리프로필렌(PP: polypropylene), 아크릴 수지, ABS(Acrylonitrile butadiene styrene) 라이크 수지 혹은 기타 내열 수지 등의 수지 재료, 카본, 또는 금속과 세라믹스로 이루어지는 복합 재료로 구성되고, 본 실시형태에서는 세라믹스로 구성된다. 또한, 복수개의 제1 선상 부재(11L), 복수개의 제2 선상 부재(12L), 복수개의 제3 선상 부재(13L), 복수개의 제4 선상 부재(14L), 복수개의 제5 선상 부재(15L), 복수개의 제6 선상 부재(16L) 및 복수개의 제7 선상 부재(17L) 각각의 표면은 SiC, 지르코니아, 이트리아, 이트리아 안정화 지르코니아, 알루미나 혹은 멀라이트 등의 세라믹스, 또는 니켈 등의 금속에 의해 더 코팅되어도 된다. A plurality of first linear members 11L, a plurality of second linear members 12L, a plurality of third linear members 13L, a plurality of fourth linear members 14L, a plurality of fifth linear members 15L, Each of the plurality of sixth linear members 16L and the plurality of seventh linear members 17L may be composed of the same material as each other or may be composed of different materials. A plurality of first linear members 11L, a plurality of second linear members 12L, a plurality of third linear members 13L, a plurality of fourth linear members 14L, a plurality of fifth linear members 15L, Each of the plurality of sixth linear members 16L and the plurality of seventh linear members 17L is, for example, SiC, zirconia, yttria-stabilized zirconia, ceramics such as alumina or mullite, nickel, aluminum, Inconel (registered trademark) ) or metal such as SUS, polytetrafluoroethylene (PTFE: polytetrafluoroethylene), polypropylene (PP: polypropylene), acrylic resin, ABS (Acrylonitrile butadiene styrene) like resin or other heat-resistant resin, carbon, or metal and a composite material made of ceramics, and in the present embodiment, ceramics. Moreover, several 1st linear member 11L, several 2nd linear member 12L, several 3rd linear member 13L, several 4th linear member 14L, several 5th linear member 15L. ), the surfaces of the plurality of sixth linear members 16L and the plurality of seventh linear members 17L are SiC, zirconia, yttria, yttria-stabilized zirconia, ceramics such as alumina or mullite, or metal such as nickel may be further coated by

본 실시형태에서 제1 층(11), 제2 층(12), 제3 층(13), 제4 층(14), 제5 층(15), 제6 층(16) 및 제7 층(17) 각각은 인접하는 다른 층과 서로 접합한다. 본 실시형태에 따른 칩형상 전자부품용 지그(10)는 예를 들면, 소성 전의 세라믹스로 구성된 복수개의 선상 부재로 형성된 격자체를 소성함으로써 얻어진다. In this embodiment, the first layer 11, the second layer 12, the third layer 13, the fourth layer 14, the fifth layer 15, the sixth layer 16 and the seventh layer ( 17) Each is bonded to the other adjacent layers. The jig 10 for chip-shaped electronic components according to the present embodiment is obtained by, for example, firing a grid body formed of a plurality of linear members made of ceramics before firing.

여기서, 비교예에 따른 칩형상 전자부품용 지그에 대해 설명한다. 도 4는 비교예에 따른 칩형상 전자부품의 구성을 나타내는 정면도이다. 도 5는 비교예에 따른 칩형상 전자부품의 구성을 나타내는 측면도이다. 도 4에서는 도 2와 동일 방향에서 보고 도시했다. 도 5에서는 도 3과 동일 방향에서 보고 도시했다. Here, a jig for a chip-shaped electronic component according to a comparative example will be described. 4 is a front view showing the configuration of a chip-shaped electronic component according to a comparative example. 5 is a side view showing the configuration of a chip-shaped electronic component according to a comparative example. In FIG. 4, it was shown and viewed from the same direction as FIG. In FIG. 5, it is shown and viewed from the same direction as FIG.

도 4에 나타내는 바와 같이, 비교예에 따른 칩형상 전자부품용 지그(90)에서는 제4 층(94)은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)의 수와 동일한 수의 복수개의 제4 선상 부재(94L)로 구성된다. 제7 층(97)은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)의 수와 동일한 수의 복수개의 제7 선상 부재(97L)로 구성된다. 도 5에 나타내는 바와 같이, 제5 층(95)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)의 수와 동일한 수의 복수개의 제5 선상 부재(95L)로 구성된다. 이 때문에, 비교예에 따른 칩형상 전자부품용 지그(90)에서는 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)로 형성된 복수개의 공극부(19)와 같은 공극부는 형성되지 않았다. As shown in Fig. 4, in the jig 90 for a chip-shaped electronic component according to the comparative example, the fourth layer 94 has the same number as the number of the plurality of third linear members 13L when viewed from the stacking direction. It is comprised by the 4th linear member 94L. The seventh layer 97 is composed of a plurality of seventh linear members 97L in the same number as the number of the plurality of third linear members 13L when viewed from the stacking direction. As shown in Fig. 5, the fifth layer 95 is composed of a plurality of fifth linear members 95L in the same number as the number of the plurality of second linear members 12L when viewed from the lamination direction. For this reason, in the jig 90 for a chip-shaped electronic component according to the comparative example, voids such as the plurality of voids 19 formed by the jig 10 for a chip-shaped electronic component according to Embodiment 1 of the present invention were not formed. .

이에 반하여, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 제4 층(14) 및 제5 층(15) 중 적어도 한 층을 포함한다. 제4 층(14)은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제3 선상 부재(13L)의 수 미만의 복수개의 제4 선상 부재(14L)로 구성된다. 제5 층(15)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)와 겹치도록 연장되며, 2개 이상이면서 복수개의 제2 선상 부재(12L)의 수 미만의 복수개의 제5 선상 부재(15L)로 구성된다. In contrast, the jig 10 for a chip-shaped electronic component according to Embodiment 1 of the present invention includes at least one of the fourth layer 14 and the fifth layer 15 . The fourth layer 14 extends so as to overlap the plurality of third linear members 13L when viewed in the stacking direction, and is two or more and a plurality of fourth linear members less than the number of the plurality of third linear members 13L. (14L). The fifth layer 15 extends so as to overlap the plurality of second linear members 12L when viewed in the stacking direction, and is two or more and a plurality of fifth linear members less than the number of the plurality of second linear members 12L. (15L).

이로써, 본 실시형태에 따른 칩형상 전자부품용 지그(10)에서는 상기 적층방향에서 보았을 때의 칩형상 전자부품(1)의 삽입구멍의 크기를 넓히지 않고 공극부(19)가 형성된다. 이 때문에, 칩형상 전자부품용 지그(10)를 사용하여 복수개의 칩형상 전자부품(1)을 반응 가스로 처리할 때에는 공극부(19)에 반응 가스를 통류시킴으로써, 공극부(19)로부터 복수개의 칩형상 전자부품(1) 각각의 주변부에 반응 가스를 공급할 수 있다. 즉, 본 실시형태에 따른 칩형상 전자부품용 지그(10)에서는 칩형상 전자부품(1)을 배치할 수 있는 수를 유지하면서, 칩형상 전자부품(1)의 반응 효율을 향상시킬 수 있다. Accordingly, in the jig 10 for a chip-shaped electronic component according to the present embodiment, the cavity 19 is formed without increasing the size of the insertion hole of the chip-shaped electronic component 1 when viewed from the stacking direction. For this reason, when the plurality of chip-shaped electronic components 1 are treated with a reactive gas using the jig 10 for chip-shaped electronic components, the reactive gas flows through the air gaps 19 so that a plurality of A reactive gas may be supplied to the periphery of each of the chip-shaped electronic components 1 . That is, in the jig 10 for a chip-shaped electronic component according to the present embodiment, the reaction efficiency of the chip-shaped electronic component 1 can be improved while maintaining the number of arrangement of the chip-shaped electronic component 1 .

또한, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 상기의 구성에 의해, 비교예에 따른 칩형상 전자부품용 지그(90)를 구성하는 복수개의 선상 부재보다 적은 수의 선상 부재로 구성할 수 있다. 이로써, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)는 비교예에 따른 칩형상 전자부품용 지그(90)보다 열용량을 작게 할 수 있다. 이 때문에, 칩형상 전자부품용 지그(10)를 사용하여 복수개의 칩형상 전자부품(1)을 소성하는 경우에는 칩형상 전자부품용 지그(90)의 열용량을 작게 함으로써, 칩형상 전자부품(1)에 열이 전해지기 쉽기 때문에 소성에서의 가열 부하를 저감할 수 있다. In addition, the jig 10 for chip-shaped electronic components according to Embodiment 1 of the present invention has a smaller number than the plurality of linear members constituting the chip-shaped electronic component jig 90 according to the comparative example by the above configuration. It can be constituted by a linear member. Accordingly, the jig 10 for chip-shaped electronic components according to Embodiment 1 of the present invention can have a smaller thermal capacity than the jig 90 for chip-shaped electronic components according to the comparative example. For this reason, when using the jig 10 for chip-shaped electronic components and baking a plurality of chip-shaped electronic components 1, by reducing the heat capacity of the chip-shaped electronic component jig 90, the chip-shaped electronic component 1 ), heat is easily transmitted, so the heating load in firing can be reduced.

또한, 본 실시형태에서는 제2 층(12) 및 제3 층(13) 중 하나의 층이 상기 복수개의 층 중 가장 위쪽에 위치하고, 제2 층(12) 및 제3 층(13) 중 다른 하나의 층이 하나의 층의 바로 아래에 위치한다. In addition, in the present embodiment, one of the second layer 12 and the third layer 13 is located at the top of the plurality of layers, and the other one of the second layer 12 and the third layer 13 is A layer of is located just below one layer.

이로써, 적층방향에서 보았을 때의 제2 층(12)을 구성하는 복수개의 제2 선상 부재(12L) 및 제3 층(13)을 구성하는 복수개의 제3 선상 부재(13L)에 의해, 칩형상 전자부품(1)을 삽입하기 위한 복수개의 칩 삽입구 각각의 개구단이 형성된다. 이 때문에, 상기 복수개의 칩 삽입구 각각에 대응되도록 복수개의 칩형상 전자부품(1)을 용이하게 배치할 수 있다. Thereby, when viewed from the lamination direction, the plurality of second linear members 12L constituting the second layer 12 and the plurality of third linear members 13L constituting the third layer 13 form a chip shape. An open end of each of the plurality of chip insertion holes for inserting the electronic component 1 is formed. For this reason, it is possible to easily arrange a plurality of chip-shaped electronic components 1 so as to correspond to each of the plurality of chip insertion holes.

본 실시형태에서는 적층방향에서 보았을 때에 복수개의 제1 선상 부재(11L) 각각이 복수개의 제2 선상 부재(12L) 중 서로 이웃하는 복수개의 제2 선상 부재(12L)들의 중앙에 위치한다. In the present embodiment, when viewed from the stacking direction, each of the plurality of first linear members 11L is located at the center of a plurality of second linear members 12L adjacent to each other among the plurality of second linear members 12L.

이로써, 복수개의 칩 삽입구 각각에 삽입된 복수개의 칩형상 전자부품(1)을 안정적으로 유지할 수 있다. Thereby, it is possible to stably hold the plurality of chip-shaped electronic components 1 inserted into each of the plurality of chip insertion holes.

본 실시형태에 따른 칩형상 전자부품용 지그(10)는 제4 층(14) 및 제5 층(15) 양쪽을 포함한다. The jig 10 for chip-shaped electronic components according to the present embodiment includes both the fourth layer 14 and the fifth layer 15 .

이로써, 반응 가스가 통과할 수 있는 복수개의 공극부(19)의 수를 늘릴 수 있기 때문에 반응 가스의 공급 경로의 수가 증가하고, 칩 삽입구멍에 삽입된 칩형상 전자부품(1)의 주변부를 흐르는 반응 가스의 유량이 더 증가한다. 나아가서는 칩형상 전자부품(1)의 반응 효율을 더 향상시킬 수 있다. Thereby, since the number of the plurality of voids 19 through which the reactive gas can pass can be increased, the number of supply paths for the reactive gas is increased, and the peripheral portion of the chip-shaped electronic component 1 inserted into the chip insertion hole flows The flow rate of the reaction gas is further increased. Furthermore, the reaction efficiency of the chip-shaped electronic component 1 can be further improved.

본 실시형태에 따른 칩형상 전자부품용 지그(10)는 제6 층(16)을 더 포함한다. 제6 층(16)은 제1 층(11)의 아래쪽에 위치한다. 제6 층(16)은 복수개의 제6 선상 부재(16L)로 구성된다. 복수개의 제6 선상 부재(16L) 각각은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 엇갈리도록 등간격으로 늘어서서 연장된다. The jig 10 for a chip-shaped electronic component according to the present embodiment further includes a sixth layer 16 . The sixth layer 16 is located below the first layer 11 . The sixth layer 16 is composed of a plurality of sixth linear members 16L. Each of the plurality of sixth linear members 16L extends in a line at equal intervals so as to cross each other with the plurality of third linear members 13L when viewed from the stacking direction.

이로써, 제1 선상 부재(11L)를 보강함과 함께, 복수개의 칩 삽입구 각각의 바닥부 측에서 제1 선상 부재(11L)와 제6 선상 부재(16L)가 교차함으로써, 칩형상 전자부품(1)을 보다 안정적으로 유지할 수 있다. Thereby, while reinforcing the 1st linear member 11L, the 1st linear member 11L and the 6th linear member 16L cross at the bottom side of each of a plurality of chip insertion openings, and the chip-shaped electronic component 1 ) can be kept more stable.

본 실시형태에서는 상기 복수개의 층이, 적층방향에서 보았을 때에 제1 층(11)보다 위쪽이면서 제2 층(12)보다 아래쪽에서 복수개의 제2 선상 부재(12L) 각각과 겹치도록 연장되는 복수개의 선상 부재, 및 제1 층(11)보다 위쪽이면서 제3 층(13)보다 아래쪽에서 복수개의 제3 선상 부재(13L) 각각과 겹치도록 연장되는 복수개의 선상 부재 중, 적어도 하나를 포함한다. In the present embodiment, the plurality of layers extend above the first layer 11 and below the second layer 12 so as to overlap each of the plurality of second linear members 12L when viewed from the stacking direction. It includes at least one of a linear member and a plurality of linear members extending above the first layer 11 and below the third layer 13 so as to overlap each of the plurality of third linear members 13L.

이로써, 선상 부재가 위치하지 않은 복수개의 공극부(19)를 치우침 없이 배치할 수 있기 때문에, 칩형상 전자부품용 지그(10)의 강도가 국소적으로 저하되는 것을 억제하면서 반응 가스가 유통될 수 있는 공극부(19)를 형성할 수 있다. Thereby, since the plurality of voids 19 in which the linear member is not located can be arranged without bias, the reaction gas can flow while suppressing a local decrease in the strength of the jig 10 for chip-shaped electronic components. It is possible to form a void 19 with a

(실시형태 2) (Embodiment 2)

이하, 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그에 대해 설명한다. 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그는 제4 선상 부재의 수 및 제5 선상 부재의 수가 각각 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)와 다르다. 따라서, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)와 동일한 구성에 대해서는 설명을 반복하지 않는다. Hereinafter, a jig for a chip-shaped electronic component according to a second embodiment of the present invention will be described. The jig for chip-shaped electronic component according to Embodiment 2 of the present invention is different from the jig 10 for chip-shaped electronic component according to Embodiment 1 of the present invention in the number of fourth and fifth linear members, respectively. Therefore, description will not be repeated about the same structure as the jig|tool 10 for chip-shaped electronic components which concerns on Embodiment 1 of this invention.

도 6은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 정면도이다. 도 7은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 측면도이다. 도 6에서는 도 2와 동일 방향에서 보고 도시했다. 도 7에서는 도 3과 동일 방향에서 보고 도시했다. 6 is a front view showing the configuration of a jig for chip-shaped electronic components according to a second embodiment of the present invention. 7 is a side view showing the configuration of a jig for a chip-shaped electronic component according to a second embodiment of the present invention. In FIG. 6, it is shown and viewed from the same direction as FIG. In FIG. 7, it is shown and viewed from the same direction as FIG.

도 6에 나타내는 바와 같이, 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그(20)에서 제4 층(24)은 2개의 제4 선상 부재(24L)로 구성된다. 이로써, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)와 비교하여, 반응 가스가 통류될 수 있는 공극부(29)의 수가 많아지기 때문에 칩형상 전자부품(1)의 반응 효율을 더 향상시킬 수 있다. As shown in FIG. 6, in the jig|tool 20 for chip-shaped electronic components which concerns on Embodiment 2 of this invention, the 4th layer 24 is comprised by the 2 4th linear member 24L. As a result, compared with the jig 10 for a chip-shaped electronic component according to Embodiment 1 of the present invention, the number of voids 29 through which a reactive gas can flow increases, so that the reaction efficiency of the chip-shaped electronic component 1 is increased. can be further improved.

제4 층(24)을 구성하는 2개의 제4 선상 부재(24L) 각각은 적층방향에서 보았을 때에 제3 층(13)에서 가장 외측에 위치하는 2개의 제3 선상 부재(13L)와 겹치도록 위치한다. 이로써, 칩형상 전자부품용 지그(10)의 강도를 향상시킬 수 있다. 또한, 제4 층을 구성하는 제4 선상 부재(24L)의 수가 2개이기 때문에, 최저한으로 필요한 수의 제4 선상 부재(24L)에 의해, 제4 층의 위쪽에 다른 층을 적층 및 유지할 수 있다. Each of the two fourth linear members 24L constituting the fourth layer 24 is positioned so as to overlap the two third linear members 13L positioned at the outermost sides of the third layer 13 when viewed from the stacking direction. do. Thereby, the intensity|strength of the jig 10 for chip-shaped electronic components can be improved. In addition, since the number of the fourth linear members 24L constituting the fourth layer is two, another layer can be stacked and held above the fourth layer by the minimum required number of fourth linear members 24L. there is.

제7 층(27)도 제4 층(24)과 마찬가지로, 2개의 제7 선상 부재(27L)로 구성된다. 제7 층(27)을 구성하는 2개의 제7 선상 부재(27L) 각각은 적층방향에서 보았을 때에 제3 층(13)에서 가장 외측에 위치하는 2개의 제3 선상 부재(13L)와 겹치도록 위치한다. The 7th layer 27 is also comprised similarly to the 4th layer 24 by the two 7th linear members 27L. Each of the two seventh linear members 27L constituting the seventh layer 27 is positioned so as to overlap the two third linear members 13L positioned at the outermost sides of the third layer 13 when viewed from the stacking direction. do.

도 7에 나타내는 바와 같이, 제5 층(25)은 2개의 제5 선상 부재(25L)로 구성된다. 제5 층(25)을 구성하는 2개의 제5 선상 부재(25L) 각각은 적층방향에서 보았을 때에 제2 층(12)에서 가장 외측에 위치하는 2개의 제2 선상 부재(12L)와 겹치도록 위치한다. As shown in FIG. 7, the 5th layer 25 is comprised from 25 L of 2 5th linear members. Each of the two fifth linear members 25L constituting the fifth layer 25 is positioned so as to overlap the two second linear members 12L located at the outermost sides of the second layer 12 when viewed in the stacking direction. do.

(실시형태 3) (Embodiment 3)

이하, 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그에 대해 설명한다. 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그는 제1 선상 부재의 수 및 제6 선상 부재의 수가 각각 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)와 다르다. 따라서, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(10)와 동일한 구성에 대해서는 설명을 반복하지 않는다. Hereinafter, a jig for a chip-shaped electronic component according to a third embodiment of the present invention will be described. The jig for chip-shaped electronic component according to Embodiment 3 of the present invention is different from the jig 10 for chip-shaped electronic component according to Embodiment 1 of the present invention in the number of first and sixth linear members, respectively. Therefore, description will not be repeated about the same structure as the jig 10 for chip-shaped electronic components which concerns on Embodiment 1 of this invention.

도 8은 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 정면도이다. 도 9는 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 측면도이다. 도 8에서는 도 2와 동일 방향에서 보고 도시했다. 도 9에서는 도 3과 동일 방향에서 보고 도시했다. Fig. 8 is a front view showing the configuration of a jig for chip-shaped electronic components according to a third embodiment of the present invention. 9 is a side view showing the configuration of a jig for chip-shaped electronic components according to Embodiment 3 of the present invention. In FIG. 8, it was shown and viewed from the same direction as FIG. In FIG. 9, it is shown and viewed from the same direction as FIG.

도 9에 나타내는 바와 같이, 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그(30)에서는 제1 층(11)은 적층방향에서 보았을 때에 복수개의 제2 선상 부재(12L)와 겹치도록 연장되는 복수개의 추가 선상 부재(31L)를 더 포함한다. 이로써, 칩형상 전자부품용 지그(30)의 강도를 향상시킬 수 있다. As shown in Fig. 9, in the jig 30 for chip-shaped electronic components according to the third embodiment of the present invention, the first layer 11 extends so as to overlap the plurality of second linear members 12L when viewed from the lamination direction. It further includes a plurality of additional linear members (31L) to be. Thereby, the intensity|strength of the jig 30 for chip-shaped electronic components can be improved.

또한, 도 8에 나타내는 바와 같이, 본 실시형태에서는 제6 층(16)은 적층방향에서 보았을 때에 복수개의 제3 선상 부재(13L)와 겹치도록 연장되는 복수개의 추가 선상 부재(36L)를 더 포함한다. 이로써, 칩형상 전자부품용 지그(30)의 강도를 향상시킬 수 있다. Further, as shown in Fig. 8, in the present embodiment, the sixth layer 16 further includes a plurality of additional linear members 36L extending so as to overlap the plurality of third linear members 13L when viewed from the lamination direction. do. Thereby, the intensity|strength of the jig 30 for chip-shaped electronic components can be improved.

상술한 실시형태의 설명에서 복수개의 선상 부재가 "등간격으로 늘어선다"란, 복수개의 선상 부재가 실질적으로 등간격으로 이간되어 늘어선 것을 나타내는 것이며, 선상 부재들이 엄밀하게 등간격이 아닌, 어느 정도의 범위 내에서 이간되어도 된다. 예를 들면, 복수개의 선상 부재들의 이간 거리가 설계 시의 값에 대하여 플러스 마이너스 5% 이내이어도 된다. In the description of the above-described embodiment, the phrase "a plurality of linear members lined up at equal intervals" indicates that the plurality of linear members are arranged in a substantially equal interval spaced apart, and the linear members are not strictly equally spaced, but to some extent. may be separated within the range of For example, the separation distance of the plurality of linear members may be within plus or minus 5% of the value at the time of design.

또한, 상술한 실시형태의 설명에서는 특정 층에서 등간격으로 복수개의 선상 부재가 늘어선 경우이어도 적층방향에서 보아, 칩형상 전자부품용 지그의 단부 또는 중앙의 일부 등에서 칩형상 전자부품의 수용 수에 큰 영향을 주지 않는 범위에서, 상기 특정 층이 선상 부재들이 등간격이 아닌 부분을 부분적으로 포함해도 된다. In addition, in the description of the above-described embodiment, even when a plurality of linear members are lined up at equal intervals in a specific layer, when viewed from the stacking direction, the number of accommodating chip-shaped electronic components is large at the end or part of the center of the chip-shaped electronic component jig. As long as it does not affect, the specific layer may partially include portions in which the linear members are not equally spaced.

또한, 상술한 실시형태의 설명에서 칩형상 전자부품용 지그를 구성하는 복수개의 층은 부분적으로 서로 다른 형상의 선상 부재를 포함해도 된다. 칩형상 전자부품용 지그는 판상 부재를 포함해도 된다. 상기 복수개의 층에 포함되는 복수개의 선상 부재는 서로 다른 재료로 구성되어도 된다. In addition, in the description of the above-described embodiment, the plurality of layers constituting the jig for chip-shaped electronic component may include linear members of partially different shapes. The jig for chip-shaped electronic components may also contain a plate-shaped member. The plurality of linear members included in the plurality of layers may be composed of different materials.

또한, 상술한 실시형태의 설명에서 칩형상 전자부품의 삽입 및 유지에 큰 영향이 없으면서 칩형상 전자부품용 지그의 형상이 유지되는 범위에서 복수개의 선상 부재 각각은 연장방향에서 도중에 끊어져 있어도 된다. In addition, in the description of the above-described embodiment, each of the plurality of linear members may be cut off in the extending direction within the range in which the shape of the jig for chip-shaped electronic components is maintained without significantly affecting the insertion and holding of the chip-shaped electronic component.

상술한 실시형태의 설명에서 조합이 가능한 구성을 서로 조합해도 된다. In the description of the above-described embodiment, the configurations that can be combined may be combined with each other.

이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아닌 청구범위에 의해 나타내지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다. It should be considered that embodiment disclosed this time is an illustration in all respects, and is not restrictive. The scope of the present invention is indicated by the claims rather than the description above, and it is intended that all modifications within the meaning and scope equivalent to the claims are included.

1: 칩형상 전자부품 10, 20, 30, 90: 칩형상 전자부품용 지그
11: 제1 층 11L: 제1 선상 부재
12: 제2 층 12L: 제2 선상 부재
13: 제3 층 13L: 제3 선상 부재
14, 24, 94: 제4 층 14L, 24L, 94L: 제4 선상 부재
15, 25, 95: 제5 층 15L, 25L, 95L: 제5 선상 부재
16: 제6 층 16L: 제6 선상 부재
17, 27, 97: 제7 층 17L, 27L, 97L: 제7 선상 부재
18: 교차부 19, 29: 공극부
31L, 36L: 추가 선상 부재 1: Chip-shaped electronic component 10, 20, 30, 90: Chip-shaped electronic component jig
11: first layer 11L: first linear member
12: 2nd layer 12L: 2nd linear member
13: 3rd layer 13L: 3rd linear member
14, 24, 94: fourth layer 14L, 24L, 94L: fourth linear member
15, 25, 95: fifth layer 15L, 25L, 95L: fifth linear member
16: 6th layer 16L: 6th linear member
17, 27, 97: seventh layer 17L, 27L, 97L: seventh linear member
18: intersection 19, 29: air gap
31L, 36L: additional onboard members

Claims (7)

복수개의 선상(線狀) 부재가 서로 평행하게 연장됨으로써 구성된 층이 복수개 적층된 복수개의 층으로 구성된 칩형상 전자부품용 지그로서,
등간격으로 늘어서서 연장되는 복수개의 제1 선상 부재를 포함하는 제1 층과,
상기 제1 층보다 위쪽에 위치하고 상기 복수개의 층의 적층방향에서 보았을 때에 상기 제1 선상 부재와 엇갈리도록 등간격으로 늘어서서 연장되는 복수개의 제2 선상 부재로 구성된 제2 층과,
상기 제1 층보다 위쪽에 위치하고 상기 적층방향에서 보았을 때에 등간격으로 늘어서서 상기 제2 선상 부재와 교차하는 방향으로 연장되는 복수개의 제3 선상 부재로 구성된 제3 층과,
상기 제1 층보다 위쪽에 위치하고 상기 적층방향에서 보았을 때에 상기 복수개의 제3 선상 부재와 겹치도록 연장되며, 2개 이상이면서 상기 복수개의 제3 선상 부재의 수 미만의 복수개의 제4 선상 부재로 구성된 제4 층, 및 상기 제1 층보다 위쪽에 위치하고 상기 적층방향에서 보았을 때에 상기 복수개의 제2 선상 부재와 겹치도록 연장되며, 2개 이상이면서 상기 복수개의 제2 선상 부재의 수 미만의 복수개의 제5 선상 부재로 구성된 제5 층 중, 적어도 한 층을 포함하는, 칩형상 전자부품용 지그. A jig for a chip-shaped electronic component composed of a plurality of layers in which a plurality of layers formed by extending a plurality of linear members in parallel to each other are stacked, the jig comprising:
A first layer comprising a plurality of first linear members extending in line at equal intervals;
A second layer comprising a plurality of second linear members positioned above the first layer and extending at equal intervals to cross the first linear member when viewed from the stacking direction of the plurality of layers;
a third layer positioned above the first layer and comprising a plurality of third linear members arranged at equal intervals and extending in a direction intersecting the second linear members when viewed from the stacking direction;
A plurality of fourth linear members positioned above the first layer and extending to overlap the plurality of third linear members when viewed in the stacking direction, which is two or more and less than the number of the plurality of third linear members a fourth layer and a plurality of third layers positioned above the first layer and extending to overlap with the plurality of second linear members when viewed in the stacking direction, two or more and less than the number of the plurality of second linear members A jig for a chip-shaped electronic component comprising at least one of the fifth layers composed of five linear members. 제1항에 있어서,
상기 제2 층 및 상기 제3 층 중 하나의 층이 상기 복수개의 층 중 가장 위쪽에 위치하고, 상기 제2 층 및 상기 제3 층 중 다른 하나의 층이 상기 하나의 층의 바로 아래에 위치하는, 칩형상 전자부품용 지그. The method of claim 1,
one of the second layer and the third layer is located at the top of the plurality of layers, and the other one of the second layer and the third layer is located directly below the one layer, A jig for chip-shaped electronic components. 제1항 또는 제2항에 있어서,
상기 적층방향에서 보았을 때에 상기 복수개의 제1 선상 부재 각각이 상기 복수개의 제2 선상 부재 중 서로 이웃하는 복수개의 제2 선상 부재들의 중앙에 위치하는, 칩형상 전자부품용 지그. 3. The method of claim 1 or 2,
A jig for a chip-shaped electronic component, wherein each of the plurality of first linear members is positioned at the center of a plurality of second linear members adjacent to each other among the plurality of second linear members when viewed in the stacking direction. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제4 층 및 상기 제5 층 양쪽을 포함하는, 칩형상 전자부품용 지그.4. The method according to any one of claims 1 to 3,
A jig for a chip-shaped electronic component comprising both the fourth layer and the fifth layer. 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 층은 상기 적층방향에서 보았을 때에 상기 복수개의 제2 선상 부재와 겹치도록 연장되는 복수개의 추가 선상 부재를 더 포함하는, 칩형상 전자부품용 지그. 5. The method according to any one of claims 1 to 4,
The first layer may further include a plurality of additional linear members extending to overlap the plurality of second linear members when viewed in the stacking direction. 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 층의 아래쪽에 위치하고 상기 적층방향에서 보았을 때에 상기 복수개의 제3 선상 부재와 엇갈리도록 등간격으로 늘어서서 연장되는 복수개의 제6 선상 부재로 구성된 제6 층을 더 포함하는, 칩형상 전자부품용 지그.6. The method according to any one of claims 1 to 5,
Chip-shaped electrons, which are located below the first layer and further include a sixth layer composed of a plurality of sixth linear members extending at equal intervals to cross the plurality of third linear members when viewed from the stacking direction. jigs for parts. 제2항에 있어서,
상기 복수개의 층은 상기 적층방향에서 보았을 때에 상기 제1 층보다 위쪽이면서 상기 제2 층보다 아래쪽에서 상기 복수개의 제2 선상 부재 각각과 겹치도록 연장되는 복수개의 선상 부재, 및 상기 제1 층보다 위쪽이면서 상기 제3 층보다 아래쪽에서 상기 복수개의 제3 선상 부재 각각과 겹치도록 연장되는 복수개의 선상 부재 중, 적어도 하나를 포함하는, 칩형상 전자부품용 지그. 3. The method of claim 2,
The plurality of layers includes a plurality of linear members extending above the first layer and below the second layer to overlap each of the plurality of second linear members when viewed in the stacking direction, and above the first layer The jig for a chip-shaped electronic component comprising at least one of a plurality of linear members extending from below the third layer to overlap each of the plurality of third linear members.
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