KR20230133355A - Jig for manufacturing electronic components and method of manufacturing electronic components - Google Patents

Jig for manufacturing electronic components and method of manufacturing electronic components Download PDF

Info

Publication number
KR20230133355A
KR20230133355A KR1020237028077A KR20237028077A KR20230133355A KR 20230133355 A KR20230133355 A KR 20230133355A KR 1020237028077 A KR1020237028077 A KR 1020237028077A KR 20237028077 A KR20237028077 A KR 20237028077A KR 20230133355 A KR20230133355 A KR 20230133355A
Authority
KR
South Korea
Prior art keywords
jig
chip storage
work
linear member
linear
Prior art date
Application number
KR1020237028077A
Other languages
Korean (ko)
Inventor
유타 타나카
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20230133355A publication Critical patent/KR20230133355A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C17/00Apparatus or processes specially adapted for manufacturing resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G13/00Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Packaging Frangible Articles (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

하나의 칩 수납부에 하나의 워크를, 용이하고 적정하게 수납할 수 있는 지그를 제공한다.
칩 수납부(8)에 수납하는 가공 전 워크를, 길이(L1), 폭(W1), 두께(T1)(L1>W1≥T1)의 직방체 형상으로 한다. 칩 수납부(8)에 길이(L2), 폭(W2), 두께(T2)(W2≥T2)의 가상의 직방체를 삽입했을 때, 바닥부에 접촉 가능하면서 폭(W2)×두께(T2)가 최대가 되는 직방체를 최대 절단면 직방체(MR)로 한다. 최대 절단면 직방체(MR)가 칩 수납부(8)의 바닥부에 접촉했을 때의, 최대 절단면 직방체(MR)의 바닥부에 접촉한 단면을 칩 수납부(8)의 최대 가상 바닥면(MS)으로 한다. 최대 가상 바닥면(MS)은 긴 변(d1) 및 짧은 변(d2)(d1=d2이어도 됨)을 가진다. 칩 수납부(8)의 최대 깊이를 Zmax로 하고, 최소 깊이를 Zmin으로 한다. 이 때, 복수개의 칩 수납부(8) 중 식(1) 및 식(2)를 만족하는 모든 칩 수납부가 식(3)~식(7)을 전부 만족하는 것으로 한다.
W1<d1…(1)
T1<d2…(2)
d1<2W1…(3)
d2<2T1…(4)
1/2×L1<Zmin…(5)
Zmax<3/2×L1…(6)
d1<L1…(7)
A jig is provided that can easily and appropriately store one workpiece in one chip storage section.
The workpiece before processing to be stored in the chip storage unit 8 is shaped like a rectangular parallelepiped with a length (L1), a width (W1), and a thickness (T1) (L1>W1≥T1). When a virtual rectangular parallelepiped with length (L2), width (W2), and thickness (T2) (W2 ≥ T2) is inserted into the chip storage portion 8, width (W2) The cuboid where is the maximum is called the maximum cutting surface cuboid (MR). When the maximum cutting surface rectangular parallelepiped MR is in contact with the bottom of the chip storage unit 8, the cross section in contact with the bottom of the maximum cutting surface rectangular parallelepiped MR is the maximum virtual bottom surface MS of the chip storage unit 8. Do it as The maximum virtual floor MS has a long side d1 and a short side d2 (maybe d1=d2). The maximum depth of the chip storage portion 8 is set to Zmax, and the minimum depth is set to Zmin. At this time, among the plurality of chip accommodating parts 8, all chip accommodating parts that satisfy Equations (1) and (2) are assumed to satisfy Equations (3) to (7).
W1<d1… (One)
T1<d2… (2)
d1<2W1… (3)
d2<2T1… (4)
1/2×L1<Zmin… (5)
Zmax<3/2×L1… (6)
d1<L1… (7)

Description

전자부품 제조용 지그 및 전자부품의 제조 방법 Jig for manufacturing electronic components and method of manufacturing electronic components

본 발명은 전자부품 제조용 지그에 관한 것이다. 또한, 본 발명은 본 발명의 전자부품 제조용 지그를 사용한 전자부품의 제조 방법에 관한 것이다. The present invention relates to a jig for manufacturing electronic components. Additionally, the present invention relates to a method of manufacturing electronic components using the jig for manufacturing electronic components of the present invention.

일본 공개특허공보 특개2008-177188호(특허문헌 1) 및 일본 특허제6259943호(특허문헌 2)에 종래의 전자부품 제조용 지그가 개시되어 있다. A conventional jig for manufacturing electronic components is disclosed in Japanese Patent Application Laid-Open No. 2008-177188 (Patent Document 1) and Japanese Patent No. 6259943 (Patent Document 2).

특허문헌 1에 기재된 지그는 지지 부재와 수용(受容) 부재를 포함하고, 칩 형상 전자부품의 처리에 이용되는 지그이다. 지지 부재는 금속 재료로 이루어진다. 지지 부재는 전체적으로 평면 형상이며, 그 면 내에 다수개의 관통하는 칩 삽입 구멍을 가지고 있다. 수용 부재는 금속경선과 금속위선을 짜 넣은 망상체이다. 수용 부재는 지지 부재의 일면에 접합되고, 칩 삽입 구멍의 개구면 내에 적어도 하나의 교차부가 존재하고 있다. The jig described in Patent Document 1 includes a support member and a receiving member and is a jig used for processing chip-shaped electronic components. The support member is made of metal material. The support member has an overall planar shape and has a plurality of penetrating chip insertion holes in its surface. The receiving member is a reticulated body made up of metal meridians and metal pseudowires. The receiving member is joined to one surface of the supporting member, and at least one intersection exists within the opening surface of the chip insertion hole.

특허문헌 2에 기재된 지그는 세라믹스 격자체이며, 복수개의 제1 선조부와 복수개의 제2 선조부를 가지고 있다. 복수개의 제1 선조부 각각은 세라믹스제이며, 일방향을 향해 연장되어 있다. 복수개의 제2 선조부 각각은 세라믹스제이며, 제1 선조부와 교차하는 방향을 향해 연장되어 있다. 제1 선조부와 제2 선조부의 교차부는 어느 교차부에서도 제1 선조부 상에 제2 선조부가 배치되어 있다. 교차부에서 제1 선조부는 그 절단면이 직선부와, 직선부의 양 단부(端部)를 단부로 하는 볼록형 곡선부로 구성되는 형상을 가지고 있다. 교차부에서 제2 선조부는 그 절단면이 원형 또는 타원형의 형상을 가지고 있다. 교차부의 종단면에서 보았을 때 제1 선조부와 제2 선조부는 제1 선조부에서의 볼록형 곡선부의 정상부와, 제2 선조부에서의 원형 또는 타원형에서의 하향으로 볼록한 정상부만이 접촉하고 있다. The jig described in Patent Document 2 is a ceramic lattice body and has a plurality of first line parts and a plurality of second line parts. Each of the plurality of first line parts is made of ceramics and extends in one direction. Each of the plurality of second stripes is made of ceramics and extends in a direction intersecting the first stripes. At the intersection of the first line and the second line, the second line is disposed on the first line at any intersection. At the intersection, the first line portion has a shape in which the cut surface is composed of a straight portion and a convex curved portion with both ends of the straight portion as ends. The second line part at the intersection has a circular or oval shape in its cut surface. When viewed from the longitudinal cross section of the intersection, the first and second stripes are in contact with only the top of the convex curved part of the first stripe and the circular or elliptical downwardly convex top of the second stripe.

일본 공개특허공보 특개2008-177188호Japanese Patent Publication No. 2008-177188 일본 특허제6259943호Japanese Patent No. 6259943

종래의 지그에서는 복수개의 칩 수납부의 개구 측으로부터, 지그 상에 복수개의 워크(칩 수납부에 수납되는 피수납물; 예를 들면, 칩 형상 전자부품, 그 제조 공정의 도중에 있는 미완성물 등)를 흩어지게 한 후, 지그를 요동시킨다. 이로써, 복수개의 칩 수납부 각각에 워크가 삽입된다. 칩 수납부에 전부 들어가지 않고, 지그 상의 남은 워크는 지그를 기울여서 흔들어 떨어뜨린다. In a conventional jig, a plurality of works (objects stored in the chip storage section; for example, chip-shaped electronic components, unfinished products in the middle of the manufacturing process, etc.) are placed on the jig from the opening side of the plurality of chip storage sections. After scattering, shake the jig. Accordingly, the work is inserted into each of the plurality of chip storage portions. Any remaining work on the jig that does not all fit into the chip compartment is tilted and shaken off.

이 때문에, 복수개의 칩 수납부에서 하나의 칩 수납부에 하나의 워크를 삽입하기 위해서는 칩 수납부의 크기(깊이 치수, 개구 면적, 바닥부 면적 등)를 적절하게 설정할 필요가 있다. 예를 들면, 워크의 개구 면적이 지나치게 작으면, 칩 수납부에 워크를 삽입하기에 시간이 걸린다. 또한, 워크의 개구 면적이 지나치게 크면, 하나의 칩 수납부에 2개의 워크가 들어간다. 이로써, 워크용 지그를 이용한 워크의 소성에서는 소성 불균일성이 발생할 우려가 있다. 또한, 칩 수납부의 깊이의 치수가 지나치게 작으면, 남은 워크를 흔들어 떨어뜨릴 때에, 칩 수납부에 수납된 워크도 흔들어 떨어질 우려가 있다. 또한 칩 수납부의 깊이의 치수가 지나치게 크면, 깊이방향으로 2개의 워크가 나란히 삽입되었을 때에, 상측 워크만 흔들어 떨어뜨릴 수 없을 우려가 있다. For this reason, in order to insert one work into one chip accommodating part of a plurality of chip accommodating parts, it is necessary to appropriately set the size of the chip accommodating part (depth dimension, opening area, bottom area, etc.). For example, if the opening area of the work is too small, it takes time to insert the work into the chip storage section. Additionally, if the opening area of the work is too large, two works enter one chip storage section. Accordingly, there is a risk that firing unevenness may occur when firing a work using a work jig. Additionally, if the depth dimension of the chip storage section is too small, there is a risk that the work stored in the chip storage section will also be shaken off when the remaining work is shaken off. Additionally, if the depth dimension of the chip storage portion is too large, when two works are inserted side by side in the depth direction, there is a risk that only the upper work piece cannot be shaken off.

본 발명은 상기의 과제에 비추어 보아 이루어진 것이며, 하나의 칩 수납부에 하나의 워크를 용이하게 삽입할 수 있는 전자부품 제조용 지그를 제공하는 것을 목적으로 한다. The present invention has been made in light of the above problems, and its purpose is to provide a jig for manufacturing electronic components that can easily insert one work into one chip compartment.

본 발명은 상술한 종래의 문제를 해결하기 위해 이루어진 것이며, 그 수단으로서 본 발명의 한 실시양태에 따른 전자부품 제조용 지그는 세로방향과, 세로방향에 직교하는 가로방향과, 세로방향 및 가로방향에 직교하는 높이방향을 가지며, 높이방향에서 상방이 개구된 복수개의 칩 수납부를 포함하고, 복수개의 칩 수납부 각각에 길이(L1), 폭(W1), 두께(T1)(L1>W1≥T1)의 직방체 형상의 가공 전 워크를 수납한 후에 가공 전 워크에 가공을 실시하고, 가공 전 워크를 가공 후 워크에 가공하는 것을 상정한 전자부품 제조용 지그로서, 높이방향에 적층된 복수개의 선상 부재군을 가지며, 선상 부재군은 각각, 서로 평행하게 이간되어 배치된 복수개의 선상 부재를 포함하고, 높이방향으로 보았을 때, 소정의 층에 적층된 선상 부재군의 선상 부재와, 인접하는 다른 층에 적층된 다른 선상 부재군의 선상 부재가 서로 교차하며, 칩 수납부는 각각, 가공 전 워크를 높이방향의 하방으로부터 지지하는 바닥부와, 인접하는 다른 칩 수납부를 구획하는 측벽부를 가지며, 바닥부가 하나의 선상 부재군에 속하는 1개 이상의 선상 부재에 의해 구성되며, 측벽부가 하나의 선상 부재군에 속하는 1개의 선상 부재이거나 또는 2개 이상의 선상 부재군에 각각 속하는 2개 이상의 선상 부재에 의해 구성되고, 칩 수납부에 길이(L2), 폭(W2), 두께(T2)(W2≥T2)의 가상의 직방체를 길이방향으로 삽입했을 때, 바닥부에 접촉 가능하면서 폭(W2)×두께(T2)가 최대가 되는 직방체를 최대 절단면 직방체로 하고, 최대 절단면 직방체가 칩 수납부의 바닥부에 접촉했을 때의, 최대 절단면 직방체의 바닥부에 접촉한 단면(端面)을 칩 수납부의 최대 가상 바닥면으로 했을 때, 최대 가상 바닥면은 긴 변(d1) 및 짧은 변(d2)(d1=d2이어도 됨)을 가지며, 최대 가상 바닥면으로부터 법선방향으로 연장되는 최대 가상 바닥면과, 위에서 1번째로 적층된 선상 부재군에 속하는 선상 부재의 천장면 사이의 치수를 칩 수납부의 최대 깊이(Zmax)로 하고, 최대 가상 바닥면으로부터 법선방향으로 연장되는 최대 가상 바닥면과, 위에서 2번째로 적층된 선상 부재군에 속하는 선상 부재의 천장면까지 사이의 치수를 칩 수납부의 최소 깊이(Zmin)로 했을 때, 복수개의 칩 수납부 중 식(1) 및 식(2)를 만족하는 모든 칩 수납부가 식(3)~식(7)도 모두 만족하는 것으로 한다. The present invention has been made to solve the above-mentioned conventional problems, and as a means thereof, a jig for manufacturing electronic components according to an embodiment of the present invention has a vertical direction, a horizontal direction orthogonal to the vertical direction, and a vertical direction and a horizontal direction. It has orthogonal height directions and includes a plurality of chip accommodating parts that are open upward in the height direction, and each of the plurality of chip accommodating parts has a length (L1), a width (W1), and a thickness (T1) (L1>W1≥T1). A jig for manufacturing electronic components that assumes storing a rectangular parallelepiped-shaped workpiece before processing, machining the workpiece before processing, and machining the workpiece before processing into a workpiece after processing, comprising a group of a plurality of linear members stacked in the height direction. Each group of linear members includes a plurality of linear members arranged in parallel and spaced apart from each other, and when viewed in the height direction, the linear members of the group of linear members stacked on a predetermined layer and the linear members stacked on another adjacent layer. Line members of different linear member groups intersect each other, and the chip storage portions each have a bottom portion that supports the workpiece before processing from below in the height direction and a side wall portion that partitions other adjacent chip storage portions, and the bottom portion is one linear member. It is composed of one or more linear members belonging to a group, and the side wall portion is composed of one linear member belonging to one linear member group or two or more linear members each belonging to two or more linear member groups, and the chip storage portion is When a virtual rectangular parallelepiped of length (L2), width (W2), and thickness (T2) (W2≥T2) is inserted in the longitudinal direction, width (W2) The rectangular cuboid with the largest cutting surface is set as the rectangular cuboid with the largest cutting surface, and when the cuboid with the largest cutting surface is in contact with the bottom of the chip storage section, the cross section in contact with the bottom of the cuboid with the largest cutting surface is taken as the maximum virtual bottom surface of the chip storage section. , the maximum virtual floor has a long side (d1) and a short side (d2) (d1=d2 may be), the maximum virtual floor extends in the normal direction from the maximum virtual floor, and the first stacked line from the top. The dimension between the ceiling surfaces of the linear members belonging to the member group is set as the maximum depth of the chip storage section (Zmax), the maximum virtual floor extending in the normal direction from the maximum virtual floor, and the linear member group laminated second from the top. When the dimension between the ceiling surface of the linear member belonging to )~Equation (7) are also assumed to be satisfied.

W1<d1…(1) W1<d1… (One)

T1<d2…(2) T1<d2… (2)

d1<2W1…(3) d1<2W1… (3)

d2<2T1…(4) d2<2T1… (4)

1/2×L1<Zmin…(5) 1/2×L1<Zmin… (5)

Zmax<3/2×L1…(6) Zmax<3/2×L1… (6)

d1<L1…(7) d1<L1… (7)

본 발명의 전자부품 제조용 지그에 따르면, 하나의 칩 수납부에 하나의 워크를 용이하고 적정하게 수납할 수 있다. According to the electronic component manufacturing jig of the present invention, one work can be easily and appropriately stored in one chip storage unit.

도 1은 지그(100)의 평면도이다.
도 2(A)~(D)는 각각, 지그(100)의 단면도이다.
도 3(A)는 지그(100)의 주요부 평면도이다. 도 3(B), (C)는 각각 지그(100)의 주요부 단면도이다.
도 4(A)는 가공 전 워크(AW), 도 4(B)는 최대 절단면 직방체(MR), 도 4(C)는 가공 후 워크(BW)를 각각 나타내는 사시도이다.
도 5(A)~(C)는 각각 최대 가상 바닥면(MS)을 나타내는 설명도이다.
도 6(A), (B)는 각각 최대 가상 바닥면(MS)을 나타내는 설명도이다.
도 7은 가공 전 워크를 칩 수납부에 수용하기 쉬운 조건을 설명하기 위한 설명도이다.
도 8은 적층 세라믹 콘덴서(1000)의 단면도이다.
도 9(A), (B)는 각각 적층 세라믹 콘덴서(1000)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 10(C)~(F)는 도 9(B)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(1000)의 제조 방법의 일례에서의 하나의 공정, 혹은 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 11(G), (H)는 도 10(F)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(1000)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 12(I), (J)는 도 11(H)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(1000)의 제조 방법의 일례에서의 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 13(A), (B)는 각각 지그(200)를 나타내는 단면도이다.
도 14(A), (B)는 각각 지그(400)를 나타내는 설명도이다.
도 15는 지그(500)를 나타내는 단면도이다.
Figure 1 is a top view of the jig 100.
2(A) to 2(D) are cross-sectional views of the jig 100, respectively.
Figure 3(A) is a plan view of the main part of the jig 100. 3(B) and 3(C) are cross-sectional views of main parts of the jig 100, respectively.
Figure 4 (A) is a perspective view showing the work (AW) before processing, Figure 4 (B) is a rectangular parallelepiped (MR) with the maximum cross section, and Figure 4 (C) is a perspective view showing the work (BW) after processing.
5(A) to 5(C) are explanatory diagrams showing the maximum virtual floor surface (MS), respectively.
Figures 6(A) and (B) are explanatory diagrams showing the maximum virtual floor surface (MS), respectively.
Figure 7 is an explanatory diagram for explaining the conditions under which it is easy to accommodate the workpiece before processing in the chip storage section.
Figure 8 is a cross-sectional view of the multilayer ceramic condenser 1000.
9(A) and 9(B) are explanatory diagrams showing one process in an example of a manufacturing method for the multilayer ceramic capacitor 1000, respectively.
FIGS. 10(C) to 10(F) continue from FIG. 9(B) and are explanatory diagrams showing one step in an example of the method for manufacturing the multilayer ceramic capacitor 1000, or the multilayer ceramic capacitor being manufactured.
FIGS. 11(G) and (H) are continuations of FIG. 10(F) and are explanatory diagrams each showing one step in an example of the manufacturing method of the multilayer ceramic capacitor 1000.
FIGS. 12(I) and (J) are continuations of FIG. 11(H) and are explanatory diagrams showing a multilayer ceramic capacitor being manufactured in an example of the manufacturing method of the multilayer ceramic capacitor 1000, respectively.
Figures 13(A) and (B) are cross-sectional views showing the jig 200, respectively.
14(A) and 14(B) are explanatory diagrams showing the jig 400, respectively.
Figure 15 is a cross-sectional view showing the jig 500.

이하, 도면과 함께 본 발명을 실시하기 위한 형태에 대해 설명한다. Hereinafter, modes for carrying out the present invention will be described along with the drawings.

한편, 각 실시형태는 본 발명의 실시형태를 예시적으로 나타낸 것이며, 본 발명이 실시형태의 내용에 한정되지는 않는다. 또한, 다른 실시형태에 기재된 내용을 조합하여 실시하는 것도 가능하며, 그 경우의 실시 내용도 본 발명에 포함된다. 또한, 도면은 명세서의 이해를 돕기 위한 것으로, 모식적으로 묘화되어 있는 경우가 있고, 묘화된 구성 요소 또는 구성 요소간의 치수의 비율이 명세서에 기재된 그들의 치수의 비율과 일치하지 않는 경우가 있다. 또한, 명세서에 기재되어 있는 구성 요소가 도면에서 생략되어 있는 경우나 개수를 생략하여 묘화되어 있는 경우 등이 있다. Meanwhile, each embodiment illustratively shows an embodiment of the present invention, and the present invention is not limited to the content of the embodiment. In addition, it is possible to combine and implement the contents described in other embodiments, and the implementation details in that case are also included in the present invention. In addition, the drawings are intended to aid understanding of the specification, and may be drawn schematically, and the drawn components or the ratio of dimensions between components may not match the ratio of their dimensions described in the specification. Additionally, there are cases where components described in the specification are omitted from the drawings or are drawn with their number omitted.

[제1 실시형태] [First Embodiment]

(전자부품 제조용 지그(100)) (Jig for manufacturing electronic components (100))

도 1, 도 2(A)~(D), 도 3(A)~(C)에 전자부품 제조용 지그(100)를 나타낸다. 단, 도 1은 지그(100)의 평면도이다. 도 2(A)~(D)는 각각 지그(100)의 단면도이다. 도 2(A)는 도 1의 일점쇄선 화살표(S-S) 부분을 나타내고 있다. 도 2(B)는 도 1의 일점쇄선 화살표(T-T) 부분을 나타내고 있다. 도 2(C)는 도 1의 일점쇄선 화살표(U-U) 부분을 나타내고 있다. 도 2(D)는 도 1의 일점쇄선 화살표(V-V) 부분을 나타내고 있다. 도 3(A)는 지그(100)의 주요부 평면도이다. 도 3(B), (C)는 각각 지그(100)의 주요부 단면도이다. 한편, 도 3(A)는 도 1에서의 지그(100)의 우상단 부분을 나타내고 있다. 도 3(B)는 도 1의 일점쇄선 화살표(S-S) 부분을 나타내고 있다. 도 3(C)는 도 1의 일점쇄선 화살표(U-U) 부분을 나타내고 있다. A jig 100 for manufacturing electronic components is shown in Figs. 1, 2(A) to (D), and 3(A) to (C). However, Figure 1 is a top view of the jig 100. 2(A) to (D) are cross-sectional views of the jig 100, respectively. FIG. 2(A) shows the dashed-dotted arrow (S-S) portion of FIG. 1. FIG. 2(B) shows the dashed-dotted arrow (T-T) portion of FIG. 1. FIG. 2(C) shows the dashed-dotted arrow (U-U) portion of FIG. 1. FIG. 2(D) shows the dashed-dotted arrow (V-V) portion of FIG. 1. Figure 3(A) is a plan view of the main part of the jig 100. 3(B) and 3(C) are cross-sectional views of main parts of the jig 100, respectively. Meanwhile, FIG. 3(A) shows the upper right portion of the jig 100 in FIG. 1. FIG. 3(B) shows the dashed-dotted arrow (S-S) portion of FIG. 1. FIG. 3(C) shows the dashed-dotted arrow (U-U) portion of FIG. 1.

한편, 지그(100)는 세로방향(X), 세로방향(X)에 직교하는 가로방향(Y), 세로방향(X) 및 가로방향(Y)에 각각 직교하는 높이방향(Z)을 가지고 있고, 이하의 설명에서 이들 방향으로 언급하는 경우가 있다. 또한, 세로방향(X) 및 가로방향(Y)을 포함하는 평면을 기준 평면이라고 부르는 경우가 있고, 이하의 설명에서 기준 평면으로 언급하는 경우가 있다. Meanwhile, the jig 100 has a vertical direction (X), a horizontal direction (Y) orthogonal to the vertical direction (X), and a height direction (Z) orthogonal to the vertical direction (X) and the horizontal direction (Y), respectively. , These directions may be referred to in the following description. Additionally, the plane including the vertical direction (X) and the horizontal direction (Y) may be called a reference plane, and may be referred to as a reference plane in the following description.

지그(100)는 높이방향(Z)을 따라 순서대로 적층된 제1 선상 부재군(1G), 제2 선상 부재군(2G), 제3 선상 부재군(3G), 제4 선상 부재군(4G), 제5 선상 부재군(5G), 제6 선상 부재군(6G), 제7 선상 부재군(7G)을 가지고 있다. 한편, 설명을 위해 높이방향(Z) 중 제1 선상 부재군(1G)이 있는 측을 하방, 제7 선상 부재군(7G)이 있는 측을 상방이라고 부른다. 단, 선상 부재군의 수는 7개에 한정되지는 않으며, 7개에서 증감시키는 것이 가능하다. The jig 100 includes a first linear member group (1G), a second linear member group (2G), a third linear member group (3G), and a fourth linear member group (4G) stacked in order along the height direction (Z). ), the fifth linear member group (5G), the sixth linear member group (6G), and the seventh linear member group (7G). Meanwhile, for explanation purposes, the side in the height direction Z where the first linear member group 1G is located is referred to as downward, and the side where the seventh linear member group 7G is located is referred to as upward. However, the number of linear member groups is not limited to 7, and it is possible to increase or decrease the number from 7.

본 실시형태에서는 제1 선상 부재군(1G)은 세로방향(X)으로 연장되는 7개의 직선상의 선상 부재(1)를 포함하고 있다. 7개의 선상 부재(1)는 서로 평행하게 배치 피치(D)로 배치되어 있다. 한편, 배치 피치란, 이간되어 배치된 인접하는 2개의 선상 부재의 중심간 거리를 말한다. In this embodiment, the first linear member group 1G includes seven straight linear members 1 extending in the longitudinal direction (X). The seven linear members 1 are arranged parallel to each other at an arrangement pitch D. On the other hand, arrangement pitch refers to the distance between the centers of two adjacent linear members arranged apart from each other.

제2 선상 부재군(2G)은 가로방향(Y)으로 연장되는 7개의 직선상의 선상 부재(2)를 포함하고 있다. 7개의 선상 부재(2)는 서로 평행하게 배치 피치(E)로 배치되어 있다. 한편, 배치 피치(E)는 배치 피치(D)와 동일한 크기이어도 되고, 배치 피치(D)와 다른 크기이어도 된다. The second linear member group 2G includes seven straight linear members 2 extending in the horizontal direction (Y). The seven linear members 2 are arranged in parallel with each other at an arrangement pitch E. Meanwhile, the arrangement pitch (E) may be the same size as the arrangement pitch (D), or may be a different size from the arrangement pitch (D).

제3 선상 부재군(3G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(3)를 포함하고 있다. 8개의 선상 부재(3)는 서로 평행하게 배치 피치(D)로 배치되어 있다. 제3 선상 부재군(3G)의 선상 부재(3)는 제1 선상 부재군(1G)의 선상 부재(1)에 대하여 높이방향(Z)으로 보았을 때, 선상 부재(1)와 선상 부재(3)의 간격이 모든 부분에서 균등해지도록 배치되어 있다. 한편, 도 1의 평면도에서는 제3 선상 부재군(3G)의 선상 부재(3)는 후술할 제7 선상 부재군(7G)의 선상 부재(7) 바로 아래에 배치되기 때문에, 보이지 않는다. The third linear member group 3G includes eight straight linear members 3 extending in the longitudinal direction (X). The eight linear members 3 are arranged parallel to each other at an arrangement pitch D. The linear members 3 of the third linear member group 3G are the linear members 1 and 3 when viewed in the height direction (Z) with respect to the linear members 1 of the first linear member group 1G. ) are arranged so that the spacing is equal in all parts. On the other hand, in the plan view of FIG. 1, the linear members 3 of the third linear member group 3G are not visible because they are disposed immediately below the linear members 7 of the seventh linear member group 7G, which will be described later.

제4 선상 부재군(4G)은 가로방향(Y)으로 연장되는 8개의 직선상의 선상 부재(4)를 포함하고 있다. 8개의 선상 부재(4)는 서로 평행하게 배치 피치(E)로 배치되어 있다. 제4 선상 부재군(4G)의 선상 부재(4)는 제2 선상 부재군(2G)의 선상 부재(2)에 대하여 높이방향(Z)으로 보았을 때, 선상 부재(2)와 선상 부재(4)의 간격이 모든 부분에서 균등해지도록 배치되어 있다. 한편, 도 1의 평면도에서는 제4 선상 부재군(4G)의 선상 부재(4)는 후술할 제6 선상 부재군(6G)의 선상 부재(6) 바로 아래에 배치되기 때문에, 보이지 않는다. The fourth linear member group 4G includes eight straight linear members 4 extending in the horizontal direction (Y). The eight linear members 4 are arranged in parallel with each other at an arrangement pitch E. The linear members 4 of the fourth linear member group 4G are the linear members 2 and 4 when viewed in the height direction (Z) with respect to the linear members 2 of the second linear member group 2G. ) are arranged so that the spacing is equal in all parts. On the other hand, in the plan view of FIG. 1, the linear members 4 of the fourth linear member group 4G are not visible because they are disposed immediately below the linear members 6 of the sixth linear member group 6G, which will be described later.

제5 선상 부재군(5G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(5)를 포함하고 있다. 8개의 선상 부재(5)는 서로 평행하게 배치 피치(D)로 배치되어 있다. 제5 선상 부재군(5G)의 선상 부재(5)는 각각 제3 선상 부재군(3G)의 선상 부재(3) 바로 위에 배치되어 있다. 한편, 도 1의 평면도에서는 제5 선상 부재군(5G)의 선상 부재(5)는 후술할 제7 선상 부재군(7G)의 선상 부재(7) 바로 아래에 배치되기 때문에, 보이지 않는다. The fifth linear member group 5G includes eight straight linear members 5 extending in the longitudinal direction (X). The eight linear members 5 are arranged parallel to each other at an arrangement pitch D. The linear members 5 of the fifth linear member group 5G are each arranged immediately above the linear members 3 of the third linear member group 3G. On the other hand, in the plan view of FIG. 1, the linear members 5 of the fifth linear member group 5G are not visible because they are disposed immediately below the linear members 7 of the seventh linear member group 7G, which will be described later.

제6 선상 부재군(6G)은 가로방향(Y)으로 연장되는 8개의 직선상의 선상 부재(6)를 포함하고 있다. 8개의 선상 부재(6)는 서로 평행하게 배치 피치(E)로 배치되어 있다. 제6 선상 부재군(6G)의 선상 부재(6)는 각각 제4 선상 부재군(4G)의 선상 부재(4) 바로 위에 배치되어 있다. The sixth linear member group 6G includes eight straight linear members 6 extending in the horizontal direction (Y). The eight linear members 6 are arranged in parallel with each other at an arrangement pitch E. The linear members 6 of the sixth linear member group 6G are each disposed immediately above the linear members 4 of the fourth linear member group 4G.

제7 선상 부재군(7G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(7)를 포함하고 있다. 8개의 선상 부재(7)는 서로 평행하게 배치 피치(D)로 배치되어 있다. 제7 선상 부재군(7G)의 선상 부재(7)는 각각 제5 선상 부재군(5G)의 선상 부재(5) 바로 위에 배치되어 있다. The seventh linear member group 7G includes eight straight linear members 7 extending in the longitudinal direction (X). The eight linear members 7 are arranged parallel to each other at an arrangement pitch D. The linear members 7 of the seventh linear member group 7G are each disposed immediately above the linear members 5 of the fifth linear member group 5G.

선상 부재(1~7)의 개수는 각각 임의이고, 증감시킬 수 있다. The number of linear members 1 to 7 is arbitrary and can be increased or decreased.

본 실시형태에서는 선상 부재(1, 3, 5, 7)와 선상 부재(2, 4, 6)가 직교하고 있다. 즉, 90°의 각도로 교차하고 있다. 단, 선상 부재(1, 3, 5, 7)와 선상 부재(2, 4, 6)가 교차하는 각도는 90°에 한정되지는 않고, 90°에서 증감시킬 수 있다. In this embodiment, the linear members 1, 3, 5, and 7 and the linear members 2, 4, and 6 are orthogonal to each other. That is, they intersect at an angle of 90°. However, the angle at which the linear members 1, 3, 5, 7 and the linear members 2, 4, and 6 intersect is not limited to 90° and can be increased or decreased from 90°.

본 실시형태에서는 선상 부재(1~7)에 각각 절단면의 형상이 원형이고, 면적 및 직경이 동일한 크기의 것을 사용했다. 단, 선상 부재(1~7)의 절단면 형상, 면적, 직경 등은 임의이고, 자유롭게 선택할 수 있다. 또한, 선상 부재(1~7)의 절단면 형상, 면적, 직경 등은 선상 부재마다 달라도 된다. In this embodiment, the linear members 1 to 7 each had a circular cutting surface and were used with the same area and diameter. However, the cut surface shape, area, diameter, etc. of the linear members 1 to 7 are arbitrary and can be freely selected. In addition, the cut surface shape, area, diameter, etc. of the linear members 1 to 7 may be different for each linear member.

본 실시형태에서는 선상 부재(1~7)의 재질(소재)에 세라믹을 사용했다. 세라믹으로는 예를 들면, SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나, 멀라이트 등을 사용할 수 있다. 단, 선상 부재(1~7)의 재질은 임의이고, 세라믹 대신에 니켈, 알루미늄, 인코넬(등록상표), SUS 등의 금속이나, 폴리테트라플루오로에틸렌(PTFE; polytetrafluoroethylene), 폴리프로필렌(PP; polypropylene), 아크릴수지, ABS(Acrylonitrile butadiene styrene) 라이크 수지, 그 밖의 내열 수지 등의 수지 재료나, 카본이나, 금속과 세라믹으로 이루어지는 복합 재료 등을 사용해도 된다. In this embodiment, ceramic was used as the material (material) of the linear members 1 to 7. As ceramics, for example, SiC, zirconia, yttria-stabilized zirconia, alumina, mullite, etc. can be used. However, the material of the linear members 1 to 7 is arbitrary, and instead of ceramic, metal such as nickel, aluminum, Inconel (registered trademark), SUS, polytetrafluoroethylene (PTFE), polypropylene (PP), etc. Resin materials such as polypropylene, acrylic resin, ABS (Acrylonitrile butadiene styrene) like resin, and other heat-resistant resins, carbon, or composite materials made of metal and ceramic may be used.

선상 부재(1~7)의 표면은 SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나, 멀라이트 등의 세라믹이나, 니켈 등의 금속에 의해 추가로 코팅되어 있어도 된다. The surfaces of the linear members 1 to 7 may be additionally coated with ceramics such as SiC, zirconia, yttria-stabilized zirconia, alumina, and mullite, or metals such as nickel.

지그(100)는 예를 들면, 세라믹 전구체를 포함하는 선상 부재를 사용하여 상기 구성의 구조체를 제작하고, 상기 구조체를 가열(소성)하여 세라믹 전구체로부터 세라믹을 합성함으로써 제조할 수 있다. The jig 100 can be manufactured, for example, by manufacturing a structure having the above configuration using a linear member containing a ceramic precursor, heating (firing) the structure, and synthesizing ceramic from the ceramic precursor.

상기 구성으로 이루어지는 지그(100)는 복수개의 칩 수납부(8)를 포함하고 있다. 칩 수납부(8)는 개구(8a)를 가진다. 칩 수납부(8)는 가공 전 워크를 수납하기 위한 것이다. The jig 100 having the above configuration includes a plurality of chip storage portions 8. The chip storage portion 8 has an opening 8a. The chip storage portion 8 is for storing the workpiece before processing.

복수개의 칩 수납부(8)는 지그(100)에 규칙성을 가져서 형성되어 있다. 본 실시형태에서는 복수개의 칩 수납부(8)는 지그(100)의 주면(主面)에 매트릭스 형상(바둑판의 눈 형상)으로 형성되어 있다. 단, 칩 수납부(8)의 배치는 매트릭스 형상에 한정되지는 않는다. A plurality of chip storage portions 8 are formed in a regular manner on the jig 100. In this embodiment, the plurality of chip storage portions 8 are formed in a matrix shape (checkerboard eye shape) on the main surface of the jig 100. However, the arrangement of the chip storage portion 8 is not limited to a matrix shape.

칩 수납부(8)는 각각 가공 전 워크를 하방으로부터 지지하는 바닥부(8b)와, 개구(8a)에 의해 상방이 개구된, 인접하는 다른 칩 수납부(8)와의 사이를 구획하는 측벽부(8c)를 가진다. 본 실시형태에서는 하나의 칩 수납부(8)가 하나의 바닥부(8b)와 4개의 측벽부(8c)를 가지고 있다. 단, 측벽부(8c)의 수는 4개에 한정되지는 않고, 4개에서 증감시킬 수 있다. The chip storage portion 8 has a bottom portion 8b that supports the workpiece before processing from below, and a side wall portion that partitions the adjacent chip storage portion 8, which is opened upward by an opening 8a. We have (8c). In this embodiment, one chip storage portion 8 has one bottom portion 8b and four side wall portions 8c. However, the number of side wall portions 8c is not limited to four and can be increased or decreased from four.

칩 수납부(8)는 가공 전 워크를 구속하지 않고 수납한다. The chip storage unit 8 accommodates the workpiece before processing without restraining it.

도 3(A)에 나타내는 바와 같이, 칩 수납부(8)의 바닥부(8b)는 선상 부재(2)의 천장면(능선)에 의해 구성되어 있다. 바닥부(8b)는 서로 인접하는 2개의 선상 부재(2) 사이의 간극에 의해 구성된, 바닥부(8b)의 이면에 연통하는 바닥부 통과 구멍(8d)을 가지고 있다. As shown in Fig. 3(A), the bottom portion 8b of the chip storage portion 8 is formed by the top surface (ridge) of the linear member 2. The bottom portion 8b has a bottom passage hole 8d configured by a gap between two adjacent linear members 2 and communicating with the rear surface of the bottom portion 8b.

도 3(B), (C)에 나타내는 바와 같이, 칩 수납부(8)의 측벽부(8c)는 선상 부재(4, 6), 또는 선상 부재(3, 5, 7)에 의해 형성되어 있다. 측벽부(8c)는 선상 부재(4)와 선상 부재(6) 사이의 간극, 선상 부재(3)와 선상 부재(5) 사이의 간극, 선상 부재(5)와 선상 부재(7) 사이의 간극 등에, 인접하는 다른 칩 수납부(8)에 연통하는 측벽부 통과 구멍(8e)을 가지고 있다. 3(B) and (C), the side wall portion 8c of the chip storage portion 8 is formed by the linear members 4 and 6 or the linear members 3, 5, and 7. . The side wall portion 8c has a gap between the linear member 4 and the linear member 6, a gap between the linear member 3 and the linear member 5, and a gap between the linear member 5 and the linear member 7. On the back, it has a side wall passage hole 8e that communicates with another adjacent chip storage section 8.

(전자부품 제조용 지그(100)에서의 칩 수납부(8)의 치수에 대해) (About the dimensions of the chip storage portion 8 in the jig 100 for manufacturing electronic components)

전자부품 제조용 지그(100)의 치수는 하나의 칩 수납부(8)에 하나의 워크가 수납됨으로써 설계되어 있다. 보다 구체적으로는 하나의 칩 수납부(8)에 하나의 직방체 형상의 워크가 서 있는 상태로 수납되는 것을 상정하고 있다. 세운 상태로 수납된다란, 칩 수납부(8)의 깊이방향(후술할 최대 절단면 직방체(MR)의 길이방향, 이상적으로는 높이방향(Z)과 일치함)에 워크의 길이방향을 일치시켜서 수납하는 것을 의미한다. The dimensions of the electronic component manufacturing jig 100 are designed so that one work is stored in one chip storage portion 8. More specifically, it is assumed that one rectangular parallelepiped-shaped work is stored in one chip storage section 8 in a standing state. Storing in an upright position means storing the workpiece by aligning its longitudinal direction with the depth direction of the chip storage unit 8 (the longitudinal direction of the maximum cutting surface of the rectangular parallelepiped (MR), which will be described later, ideally coinciding with the height direction (Z)). It means to do.

워크의 칩 수납부(8)로의 수납은 예를 들면, 지그(100) 상에 복수개의 워크를 위치 및 방향을 불규칙하게 거치한 후에 지그(100)에 진동을 주거나, 혹은 지그(100)를 경사시키는 등을 하여, 지그(100) 상에 거치된 워크를 칩 수납부(8)에 떨어뜨려 넣음으로써 실시할 수 있다. Storing the work into the chip storage unit 8 can be done by, for example, placing a plurality of works on the jig 100 in irregular positions and directions and then applying vibration to the jig 100 or tilting the jig 100. This can be carried out by dropping the work mounted on the jig 100 into the chip storage section 8, for example.

그리고 워크를 칩 수납부(8)에 수납한 후에, 예를 들면, 지그(100)에 진동을 주거나 혹은 지그(100)를 경사시키는 등을 하여, 남은 워크나, 부적정하게 수납된 워크(예를 들면 하나의 칩 수납부(8)에 2개 수납되어 있는 워크 등)를 제거한다. After storing the work in the chip storage section 8, for example, by vibrating the jig 100 or tilting the jig 100, the remaining work or improperly stored work (e.g. For example, two works stored in one chip storage section (8) are removed.

다음 요건(a)~(e)를 만족하는 경우에 칩 수납부(8)에 워크가 적정하게 수납된다. When the following requirements (a) to (e) are satisfied, the work is properly stored in the chip storage section 8.

(a)칩 수납부(8)에 하나의 워크를 세운 상태로 수용할 수 있는 것. (a) One workpiece can be accommodated in the chip storage section 8 in an upright position.

(b)칩 수납부(8)에 2개 이상의 워크를 세운 상태로 나란히 수용되지 않는 것. (b) Two or more works cannot be accommodated side by side in the chip storage section 8.

(c)칩 수납부(8)에 적정하게 수납된 워크가, 진동을 가하는 것 등에 의해 간단히 튀어나오지 않는 것. (c) The work properly stored in the chip storage section 8 does not easily pop out by applying vibration, etc.

(d)칩 수납부(8)에 2개 이상의 워크를 세운 상태에서 상하로 겹쳐서 수용된 경우는, 진동을 가하는 것 등에 의해 상측 워크를 간단히 제거할 수 있는 것. (d) In the case where two or more works are placed in the chip storage section 8 and stacked vertically, the upper works can be easily removed by applying vibration, etc.

(e)칩 수납부(8)에 하나의 워크를 눕힌 상태로 수용되지 않는 것. (e) A workpiece cannot be accommodated in a lying state in the chip storage section 8.

우선, 칩 수납부(8)에 수납하는 워크에 대해 정의한다. 지그(100)는 칩 수납부(8)에 워크를 수납하고, 그 워크에 가공을 실시하는 것을 목적으로 하는 것이기 때문에, 칩 수납부(8)에 수납하는 워크를 여기서는 가공 전 워크(AW)라고 부른다. First, the work stored in the chip storage unit 8 is defined. Since the purpose of the jig 100 is to store a work in the chip storage section 8 and perform processing on the work, the work to be stored in the chip storage section 8 is herein referred to as the work before processing (AW). I call.

가공 전 워크(AW)의 형상은 전자부품에 널리 채용되고 있는 형상인 직방체 형상으로 한다. 가공 전 워크(AW)는 길이(L1), 폭(W1), 두께(T1)의 각 치수를 가지고 있다. 단, L1>W1≥T1을 만족하는 것으로 한다. 즉, 길이(L1)는 폭(W1) 및 두께(T1)보다도 크지만, 폭(W1)은 두께(T1)보다 커도 되고, 동일해도 된다. 도 4(A)에 가공 전 워크(AW)를 나타낸다. The shape of the work (AW) before processing is a rectangular parallelepiped shape, which is a shape widely adopted in electronic components. The workpiece (AW) before processing has the following dimensions: length (L1), width (W1), and thickness (T1). However, it is assumed that L1>W1≥T1 is satisfied. That is, the length L1 is larger than the width W1 and the thickness T1, but the width W1 may be larger than the thickness T1 or may be the same. Figure 4(A) shows the work (AW) before processing.

칩 수납부(8)의 치수를 규정하기에 앞서, 칩 수납부(8)에 수납 가능한 최대 절단면 직방체(MR)와, 칩 수납부(8)의 최대 가상 바닥면(MS)과, 칩 수납부(8)의 최대 깊이(Zmax)와, 칩 수납부(8)의 최소 깊이(Zmin)를 규정한다. Before defining the dimensions of the chip accommodating portion 8, the maximum cut surface rectangular parallelepiped (MR) that can be accommodated in the chip accommodating portion 8, the maximum virtual bottom surface (MS) of the chip accommodating portion 8, and the chip accommodating portion 8 are defined. The maximum depth (Zmax) of (8) and the minimum depth (Zmin) of the chip storage portion (8) are specified.

최대 절단면 직방체(MR)는 길이(L2), 폭(W2), 두께(T2)의 각 치수를 가지면서 W2≥T2를 만족하는 가상 상의 직방체이다. 여기서는 최대 절단면 직방체(MR)의 길이(L2)는 문제가 되지 않는다(고려할 필요가 없다). 폭(W2)은 두께(T2)보다 커도 되고, 동일해도 된다. The maximum cutting surface cuboid (MR) is a virtual cuboid that has the following dimensions: length (L2), width (W2), and thickness (T2) and satisfies W2 ≥ T2. Here, the length (L2) of the maximum cutting surface of the rectangular parallelepiped (MR) does not matter (there is no need to consider it). The width W2 may be greater than the thickness T2 or may be the same.

최대 절단면 직방체(MR)는 칩 수납부(8)의 바닥부에 접촉 가능하면서 폭(W2)×두께(T2)가 최대가 되는 직방체를 말한다. 최대 절단면 직방체(MR)를 도 4(B)에 나타낸다. The maximum cutting surface rectangular parallelepiped (MR) refers to a rectangular parallelepiped that can contact the bottom of the chip storage portion 8 and has the maximum width (W2) x thickness (T2). The maximum sectional rectangular parallelepiped (MR) is shown in Figure 4(B).

최대 절단면 직방체(MR)를 칩 수납부(8)에 수납하고, 최대 절단면 직방체(MR)가 칩 수납부(8)의 바닥부에 접촉했을 때의 최대 절단면 직방체(MR)의 바닥부에 접촉한 단면을, 칩 수납부(8)의 최대 가상 바닥면(MS)으로 한다. 한편, 가상 바닥면이라고 칭하는 것은, 실제로는 바닥부 통과 구멍(8d)이 존재함으로써 바닥면이 존재하지 않는 경우가 있기 때문이다. A rectangular parallelepiped (MR) with the largest cutting surface is stored in the chip storage unit 8, and when the rectangular parallelepiped with the largest cutting surface MR is in contact with the bottom of the chip storage unit 8, the maximum cutting surface MR is in contact with the bottom of the cuboid MR. Let the cross section be the maximum virtual bottom surface MS of the chip storage portion 8. On the other hand, the reason why it is called a virtual bottom surface is because in reality, there are cases where the bottom surface does not exist due to the presence of the bottom passing hole 8d.

최대 가상 바닥면(MS)은 긴 변(d1) 및 짧은 변(d2)을 가진다. 한편, d1=d2이어도 된다. 또한, 긴 변(d1) 및 짧은 변(d2)은 각각 지그(100)의 세로방향(X)을 따라도 되고, 가로방향(Y)을 따라도 되며, 그 이외의 방향을 따라도 된다. 도 5(A)~(C)에 최대 가상 바닥면(MS)을 나타낸다. 한편, 도 6(A), (B)에 나타내는 바와 같이, 높이방향(Z)에 대하여 칩 수납부(8)가 기울어져 있는 경우는 최대 가상 바닥면(MS)도 기울어지게 된다(세로방향(X) 및 가로방향(Y)을 포함하는 평면인 기준 평면과 평행이 되지 않음). 또한, 앞서 서술한 칩 수납부(8)의 깊이방향은 최대 절단면 직방체(MR)의 길이방향을 가리키기 때문에, 이 경우는 높이방향(Z)에 대하여 기울어지게 된다. The maximum virtual floor MS has a long side d1 and a short side d2. Meanwhile, d1=d2 may be sufficient. Additionally, the long side d1 and the short side d2 may each follow the vertical direction (X), the horizontal direction (Y), or other directions of the jig 100. Figures 5(A) to (C) show the maximum virtual floor surface (MS). On the other hand, as shown in FIGS. 6(A) and 6(B), when the chip storage portion 8 is tilted with respect to the height direction Z, the maximum virtual bottom surface MS is also tilted (vertical direction ( not parallel to the reference plane, which is the plane containing the X) and transverse directions (Y). In addition, since the depth direction of the above-described chip storage portion 8 points to the longitudinal direction of the maximum sectional rectangular parallelepiped MR, in this case, it is inclined with respect to the height direction Z.

가공 전 워크(AW)의 폭(W1) 및 두께(T1)의 크기와 칩 수납부(8)의 최대 가상 바닥면(MS)의 크기가 길항하는 경우는 가공 전 워크(AW)는 가공 전 워크(AW)의 폭(W1) 측을 최대 가상 바닥면(MS)의 긴 변(d1) 측으로 하고, 가공 전 워크(AW)의 두께(T1) 측을 최대 가상 바닥면(MS)의 짧은 변(d2) 측으로 하여, 칩 수납부(8)에 수납된다. If the size of the width (W1) and thickness (T1) of the work (AW) before machining and the size of the maximum virtual bottom surface (MS) of the chip storage portion (8) are antagonistic, the work before machining (AW) is the work before machining. The width (W1) side of (AW) is set to the long side (d1) side of the maximum virtual floor (MS), and the thickness (T1) side of the work (AW) before processing is set to the short side (d1) of the maximum virtual floor (MS). On the d2) side, it is stored in the chip storage unit 8.

칩 수납부(8)의 깊이는 단일이 아니다. 즉, 칩 수납부(8)가, 적층된 복수개의 제1 선상 부재군(1G)~제7 선상 부재군(7G)에 속하는 선상 부재(1~7)로 형성되어 있는 것에 기인하여, 칩 수납부(8)는 최대 깊이(Zmax)와 최소 깊이(Zmin)를 가진다. The depth of the chip storage portion 8 is not uniform. That is, due to the fact that the chip storage portion 8 is formed of a plurality of stacked linear members 1 to 7 belonging to the first to seventh linear member groups 1G to 7G, the number of chips Payment (8) has a maximum depth (Zmax) and a minimum depth (Zmin).

칩 수납부(8)의 최대 깊이(Zmax)는 최대 가상 바닥면(MS)으로부터 법선방향으로 연장되는 최대 가상 바닥면(MS)과 위에서 1번째로 적층된 제7 선상 부재군(7G)에 속하는 선상 부재(7)의 천장면 사이의 치수이다. 도 5(B)에 칩 수납부(8)의 최대 깊이(Zmax)를 나타낸다. The maximum depth (Zmax) of the chip storage unit 8 belongs to the maximum virtual bottom surface (MS) extending in the normal direction from the maximum virtual bottom surface (MS) and the seventh linear member group 7G stacked first from above. This is the dimension between the ceiling surfaces of the linear members 7. Fig. 5(B) shows the maximum depth (Zmax) of the chip storage portion 8.

칩 수납부(8)의 최소 깊이(Zmin)는 최대 가상 바닥면(MS)으로부터 법선방향으로 연장되는 최대 가상 바닥면(MS)과, 위에서 2번째로 적층된 제6 선상 부재군(6G)에 속하는 선상 부재(6)의 천장면 사이의 치수이다. 도 5(C)에 칩 수납부(8)의 최소 깊이(Zmin)를 나타낸다. The minimum depth (Zmin) of the chip storage portion 8 is the maximum virtual bottom surface (MS) extending in the normal direction from the maximum virtual bottom surface (MS) and the sixth linear member group 6G stacked second from the top. It is the dimension between the ceiling surfaces of the belonging linear members 6. Fig. 5(C) shows the minimum depth (Zmin) of the chip storage portion 8.

칩 수납부(8)에 하나의 가공 전 워크(AW)를 세운 상태로 수용할 수 있기 위해서는 가공 전 워크(AW)의 폭(W1), 두께(T1)(W1≥T1)와, 최대 가상 바닥면(MS)의 긴 변(d1), 짧은 변(d2)(d1=d2이어도 됨)이 다음의 식(1), (2)를 만족할 필요가 있다. In order to accommodate one unmachined workpiece (AW) in an upright position in the chip storage section 8, the width (W1) and thickness (T1) (W1≥T1) of the workpiece (AW) before machining (W1≥T1), and the maximum virtual floor The long side (d1) and short side (d2) of the surface MS (d1=d2 may be sufficient) must satisfy the following equations (1) and (2).

W1<d1…(1) W1<d1… (One)

T1<d2…(2) T1<d2… (2)

칩 수납부(8)에 2개 이상의 가공 전 워크(AW)를 세운 상태로 나란히 수용되지 않기 위해서는 가공 전 워크(AW)의 폭(W1), 두께(T1)(W1≥T1)와, 최대 가상 바닥면(MS)의 긴 변(d1), 짧은 변(d2)(d1=d2이어도 됨)이 다음의 식(3), (4)를 만족할 필요가 있다. In order for two or more unmachined works (AW) not to be accommodated side by side in the chip storage section 8, the width (W1) and thickness (T1) (W1 ≥ T1) of the unmachined work (AW) and the maximum virtual The long side (d1) and short side (d2) of the bottom surface (MS) (d1=d2 may be sufficient) need to satisfy the following equations (3) and (4).

d1<2W1…(3) d1<2W1… (3)

d2<2T1…(4) d2<2T1… (4)

칩 수납부(8)에 적정하게 수납된 가공 전 워크(AW)가 진동을 가하는 것 등에 의해 간단히 밖으로 튀어나오지 않기 위해서는 가공 전 워크(AW)의 길이(L1)와 최소 깊이(Zmin)가 다음의 식(5)를 만족할 필요가 있다. 즉, 최소 깊이(Zmin)보다도 가공 전 워크(AW)의 길이(L1) 절반의 길이가 작으면, 진동을 가해도 적정하게 수납된 가공 전 워크(AW)는 간단히 밖으로 튀어나오지 않는다. In order to prevent the unmachined workpiece (AW) properly stored in the chip storage unit 8 from easily popping out due to vibration, etc., the length (L1) and minimum depth (Zmin) of the unmachined workpiece (AW) are as follows. Equation (5) needs to be satisfied. In other words, if the length of half the length L1 of the workpiece AW before machining is smaller than the minimum depth Zmin, the workpiece AW before machining that is properly stored does not easily pop out even if vibration is applied.

1/2×L1<Zmin…(5) 1/2×L1<Zmin… (5)

칩 수납부(8)에 2개 이상의 가공 전 워크(AW)를 세운 상태로 상하로 겹쳐서 수용된 경우는 가공 전 워크(AW)의 길이(L1)와 최대 깊이(Zmax)가 다음의 식(6)을 만족하면, 진동을 가하는 것 등에 의해 상측의 가공 전 워크(AW)를 간단히 제거할 수 있다. 즉, 최대 깊이(Zmax)가 가공 전 워크(AW)의 길이(L1)의 1.5배보다도 작으면, 진동을 가하는 것 등에 의해 상측의 가공 전 워크(AW)를 간단히 제거할 수 있다. When two or more unmachined works (AW) are placed in the chip storage section 8 and stacked vertically, the length (L1) and maximum depth (Zmax) of the unmachined works (AW) are expressed in the following equation (6). If is satisfied, the upper unprocessed work (AW) can be easily removed by applying vibration, etc. That is, if the maximum depth Zmax is less than 1.5 times the length L1 of the work AW before processing, the upper work AW before processing can be easily removed by applying vibration, etc.

Zmax<3/2×L1…(6) Zmax<3/2×L1… (6)

칩 수납부(8)에 하나의 워크를 눕힌 상태로 수용되지 않기 위해서는 가공 전 워크(AW)의 길이(L1)와, 최대 가상 바닥면(MS)의 긴 변(d1)이 다음의 식(7)을 만족할 필요가 있다. In order for a workpiece not to be accommodated in a lying state in the chip storage unit 8, the length (L1) of the workpiece (AW) before processing and the long side (d1) of the maximum virtual bottom surface (MS) are calculated using the following equation (7): ) needs to be satisfied.

d1<L1…(7) d1<L1… (7)

이상으로부터, 지그(100)는 칩 수납부(8)의 치수를, 식(1) 및 식(2)를 만족하는 모든 칩 수납부에서 식(3)~식(7)을 모두 만족하도록 설계하고 있다. From the above, the jig 100 is designed so that the dimensions of the chip accommodating portion 8 satisfy all of equations (3) to (7) in all chip accommodating portions that satisfy equations (1) and (2), there is.

W1<d1…(1) W1<d1… (One)

T1<d2…(2) T1<d2… (2)

d1<2W1…(3) d1<2W1… (3)

d2<2T1…(4) d2<2T1… (4)

1/2×L1<Zmin…(5) 1/2×L1<Zmin… (5)

Zmax<3/2×L1…(6) Zmax<3/2×L1… (6)

d1<L1…(7) d1<L1… (7)

지그(100)는 식(1)~식(7)을 모두 만족함으로써, 단순히 칩 수납부(8)에 워크가 수납된 상태뿐만 아니라, 가공 전 워크를 수납하는 공정부터 가공 후 워크를 꺼내는 공정까지를 통해 적정하면서 효율적으로 사용할 수 있는 지그가 되어 있다. The jig 100 satisfies all of equations (1) to (7), so not only is the workpiece stored in the chip storage unit 8, but also the process of storing the workpiece before machining to the process of removing the workpiece after machining. It is a jig that can be used appropriately and efficiently.

또한, 칩 수납부(8)에 가공 전 워크(AW)가 들어가기 쉽게 하기 위해서는 지그(100)의 칩 수납부(8)의 치수는 식(1) 및 식(2)를 만족하는 모든 칩 수납부(8)에서 가공 전 워크(AW)의 길이(L1), 폭(W1)(L1>W1)과, 최대 가상 바닥면(MS)의 긴 변(d1)과, 상방에서 1번째로 적층된 선상 부재군(제7 선상 부재군(7G))에 속하고, 측벽부(8c)를 구성하고 있는 선상 부재(선상 부재(7))의 최소 직경(R1min)이 다음의 식(8)을 만족하는 것이 바람직하다. 이하에 이유를 설명한다. In addition, in order to make it easier for the workpiece (AW) before processing to enter the chip accommodating part 8, the dimensions of the chip accommodating part 8 of the jig 100 must be adjusted to all chip accommodating parts that satisfy Equations (1) and (2). In (8), the length (L1) and width (W1) of the workpiece (AW) before processing (L1>W1), the long side (d1) of the maximum virtual bottom surface (MS), and the first stacked line from above. It belongs to the member group (seventh linear member group 7G), and the minimum diameter (R1min) of the linear member (linear member 7) constituting the side wall portion 8c satisfies the following equation (8). It is desirable. The reason is explained below.

(W12+(1/4)×L12)1/2-R1min<d1…(8) (W1 2 +(1/4)×L1 2 ) 1/2 -R1min<d1… (8)

한편, 여기서는 새롭게 상방에서 1번째로 적층된 선상 부재군(제7 선상 부재군(7G))에 속하고, 측벽부(8c)를 구성하고 있는 선상 부재(선상 부재(7))의 직경의 크기를 본다. 선상 부재는 절단면이 원형인 것으로 한다. 또한, 선상 부재의 절단면의 직경은 일반적으로는 균일하지만, 불균일에 의해 혹은 의도적으로 직경이 변동되는 경우가 있는 것을 고려하여, 여기서는 가장 작은 직경인 최소 직경(R1min)을 보는 것으로 한다. Meanwhile, here, the size of the diameter of the linear member (linear member 7) that belongs to the first linear member group (seventh linear member group 7G) newly stacked from above and constitutes the side wall portion 8c See . The linear member shall have a circular cutting surface. In addition, the diameter of the cutting surface of the linear member is generally uniform, but considering that the diameter may vary due to non-uniformity or intentionally, here, the minimum diameter (R1min), which is the smallest diameter, is considered.

도 7에, 가공 전 워크(AW)가 칩 수납부(8)에 들어가기 전이며, 가공 전 워크(AW)의 길이(L1)의 방향이 수직방향(지그(100)의 높이방향(Z))으로부터 45° 기울어져 있는 상태를 나타낸다(이하에서 단순히 "45° 기울어져 있다"라고 하는 경우가 있음). In FIG. 7, before the workpiece AW enters the chip storage unit 8 before processing, the direction of the length L1 of the workpiece AW before processing is vertical (height direction Z of the jig 100). It indicates a state that is tilted 45° from (hereinafter, it may simply be referred to as “inclined 45°”).

칩 수납부(8)에 가공 전 워크(AW)가 들어가기 쉽게 하기 위해서는 가공 전 워크(AW)가 45° 기울어져 있을 때에 가공 전 워크(AW)가 위에서 1번째로 적층된 선상 부재군에 속하는 선상 부재(7)에 걸리지 않는 것이 중요하다. 가공 전 워크(AW)가 45° 기울어져 있을 때에 가공 전 워크(AW)가 선상 부재(7)에 걸리면, 가공 전 워크(AW)는 칩 수납부(8)에 들어가기 어렵다. 한편, 가공 전 워크(AW)가 45° 기울어져 있을 때에 가공 전 워크(AW)가 선상 부재(7)에 걸리지 않으면, 가공 전 워크(AW)는 칩 수납부(8)에 들어가기 쉽다. In order to make it easier for the unmachined work (AW) to enter the chip storage section (8), when the unmachined work (AW) is tilted at 45°, the unmachined work (AW) belongs to the group of linear members laminated first from the top. It is important not to get caught in absence (7). If the work AW before processing is tilted at 45° and the work AW before processing is caught on the linear member 7, it is difficult for the work AW before processing to enter the chip storage section 8. On the other hand, when the work AW before processing is tilted at 45°, if the work AW before processing is not caught by the linear member 7, the work AW before processing is likely to enter the chip storage portion 8.

도 7에 나타내는 바와 같이, 45° 기울어진 가공 전 워크(AW)의 하방 측의 한쪽 능선(P)을 포함하는 수평방향의 길이를 L4로 한다. L4를 가공 전 워크(AW)의 길이(L1)와 폭(W1)으로 나타내면, 피타고라스의 정리로부터 다음의 식이 된다. As shown in FIG. 7, the horizontal length including one ridge P on the lower side of the workpiece AW before processing, which is inclined at 45°, is set to L4. If L4 is expressed as the length (L1) and width (W1) of the workpiece (AW) before processing, the following equation is obtained from the Pythagorean theorem.

L4=(W12+(1/4)L12)1/2 L4=(W1 2 +(1/4)L1 2 ) 1/2

인접하는 2개의 선상 부재(7)의 중심간 거리를 L5로 한다. L5는 최대 가상 바닥면(MS)의 긴 변(d1)에 한쪽 선상 부재(7)의 최소 반경(1/2R1min)과, 다른 쪽 선상 부재(7)의 최소 반경(1/2R1min)을 더한 것이기 때문에, 다음의 식이 성립한다. The distance between the centers of two adjacent linear members 7 is set to L5. L5 is the long side (d1) of the maximum virtual floor surface (MS) plus the minimum radius (1/2R1min) of one linear member 7 and the minimum radius (1/2R1min) of the other linear member 7. Therefore, the following equation holds.

L5=d1+1/2R1min+1/2R1min=d1+R1min L5=d1+1/2R1min+1/2R1min=d1+R1min

45° 기울어진 가공 전 워크(AW)의 수평방향의 길이(L4)가 2개의 선상 부재(7)의 중심간 거리(L5)보다도 작으면, 45° 기울어진 가공 전 워크(AW)는 선상 부재(7)에 걸리기 어려워지고, 칩 수납부(8)에 들어가기 쉬워진다. 즉, L4<L5이면, 가공 전 워크(AW)는 칩 수납부(8)에 들어가기 쉬워진다. L4<L5에 위의 L4의 식과 L5의 식을 대입함으로써 식(8)이 성립한다. If the horizontal length (L4) of the workpiece (AW) before machining inclined at 45° is smaller than the distance (L5) between the centers of the two linear members 7, the workpiece (AW) before machining inclined at 45° is the linear member. It becomes difficult to get caught in (7), and it becomes easier to enter the chip storage section (8). That is, if L4<L5, the workpiece AW before processing is likely to enter the chip storage portion 8. Equation (8) is established by substituting the above expressions of L4 and L5 into L4<L5.

(W12+(1/4)×L12)1/2-R1min<d1…(8) (W1 2 +(1/4)×L1 2 ) 1/2 -R1min<d1… (8)

지그(100)는 칩 수납부(8)에 가공 전 워크(AW)가 들어가기 쉽게 하기 위해서는 식(1) 및 식(2)를 만족하는 모든 칩 수납부(8)에서 식(8)을 만족하는 것이 바람직하다. In order to make it easier for the workpiece (AW) before processing to enter the chip receiving portion (8), the jig (100) satisfies equation (8) in all chip receiving portions (8) that satisfy equations (1) and (2). It is desirable.

한편, 다음의 식을 만족하면, 가공 전 워크(AW)는 칩 수납부(8)에 더 들어가기 쉬워진다. On the other hand, if the following equation is satisfied, the workpiece AW before processing becomes easier to enter the chip storage section 8.

(W12+(1/4)×L12)1/2<d1 (W1 2 +(1/4)×L1 2 ) 1/2 <d1

다음으로, 지그(100)의 칩 수납부(8)에서 가공을 마친 가공 후 워크(BW)를 칩 수납부(8)로부터 꺼내기 쉽게 하기 위한 요건에 대해 설명한다. 한편, 가공 전 워크(AW)가 아닌 가공 후 워크(BW)로 설명하는 것은, 가공을 마침으로써 가공 후 워크(BW)는 가공 전 워크(AW)로부터 치수가 바뀌는(예를 들면 작아지는) 경우가 있기 때문이다. Next, the requirements for making it easy to remove the work BW from the chip storage section 8 after processing in the chip storage section 8 of the jig 100 will be described. On the other hand, the reason why it is described as a work after machining (BW) rather than as a work before machining (AW) is when the dimensions of the work after machining (BW) change (for example, become smaller) from the work before machining (AW) after finishing machining. Because there is.

가공 후 워크(BW)는 길이(L3), 폭(W3), 두께(T3)(L3>W3≥T3)를 가지는 직방체 형상이다. 도 4(C)에 가공 후 워크(BW)를 나타낸다. After processing, the workpiece (BW) has a rectangular parallelepiped shape with length (L3), width (W3), and thickness (T3) (L3>W3≥T3). Figure 4(C) shows the workpiece (BW) after processing.

가공 후 워크(BW)를 칩 수납부(8)로부터 꺼내기 쉽게 하기 위해서는 가공 후 워크(BW)의 길이(L3)와, 칩 수납부(8)의 최대 깊이(Zmax)와, 위에서 1번째로 적층된 선상 부재군(제7 선상 부재군(7G))에 속하는 선상 부재(선상 부재(7))의 최소 직경(R1min)이 식(1) 및 식(2)를 만족하는 모든 칩 수납부(8)에서 다음의 식(9)를 만족하는 것이 바람직하다. In order to make it easy to remove the workpiece (BW) from the chip storage section 8 after processing, the length (L3) of the workpiece (BW) after processing, the maximum depth (Zmax) of the chip storage section 8, and the first stack from the top. The minimum diameter (R1min) of the linear member (linear member 7) belonging to the linear member group (seventh linear member group 7G) satisfies equations (1) and (2). ), it is desirable to satisfy the following equation (9):

(Zmax-L3)<1/2×R1min…(9) (Zmax-L3)<1/2×R1min… (9)

식(9)를 만족하면, 가공 후 워크(BW)를 칩 수납부(8)로부터 꺼낼 때에 가공 후 워크(BW)의 상단의 변이 위에서 1번째로 적층된 선상 부재군에 속하는 선상 부재의 직경의 중심보다도 상방에 있고, 가공 후 워크(BW)의 상단의 변이 위에서 1번째로 적층된 선상 부재군에 속하는 선상 부재에 걸리지 않기 때문이다. If equation (9) is satisfied, when the workpiece BW after processing is taken out from the chip storage unit 8, the upper end of the workpiece BW after processing is equal to the diameter of the linear member belonging to the first stacked linear member group from above. This is because it is located above the center and does not catch on the linear member belonging to the first laminated linear member group on the upper edge of the workpiece BW after processing.

(지그(100)의 특징) (Features of jig (100))

지그(100)는 칩 수납부(8)의 치수가 위에서 나타낸 식(1)~(7)을 모두 만족하고 있기 때문에, 다음의 특징을 포함하고 있다. 우선, 칩 수납부(8)에 하나의 워크를 세운 상태로 수용할 수 있다. 또한, 칩 수납부(8)에 2개 이상의 워크를 세운 상태로 나란히 수용되지 않는다. 칩 수납부(8)에 적정하게 수납된 워크가 진동을 가하는 것 등에 의해 간단히 밖으로 튀어나오지 않는다. 칩 수납부(8)에 2개 이상의 워크를 세운 상태에서 상하로 겹쳐서 수용된 경우는 진동을 가하는 것 등에 의해 상측의 워크를 간단히 제거할 수 있다. 칩 수납부(8)에 하나의 워크를 눕힌 상태로 수용되지 않는다. The jig 100 includes the following features because the dimensions of the chip storage portion 8 satisfy all of the equations (1) to (7) shown above. First, one work can be accommodated in the chip storage section 8 in an upright state. Additionally, two or more works cannot be accommodated side by side in the chip storage section 8. A work properly stored in the chip storage portion 8 does not easily jump out due to vibration or the like. When two or more works are placed in the chip storage section 8 and placed overlapping each other, the upper works can be easily removed by applying vibration, etc. A workpiece cannot be accommodated lying down in the chip storage section 8.

그 때문에 지그(100)를 전자부품의 제조 공정에서의 가공 공정에 사용하면, 가공 전 워크를 하나씩 독립적으로 칩 수납부(8)에 수납한 상태로 가공을 할 수 있기 때문에, 워크별 가공 조건의 불균일을 저감할 수 있다. 따라서, 지그(100)를 사용하여 제조된 전자부품은 품질(특성이나 형상 등)의 불균일이 억제된다. Therefore, when the jig 100 is used in the machining process in the manufacturing process of electronic components, machining can be performed with each workpiece independently stored in the chip storage section 8 before machining, so that machining conditions for each workpiece can be adjusted. Non-uniformity can be reduced. Accordingly, variations in quality (characteristics, shape, etc.) of electronic components manufactured using the jig 100 are suppressed.

또한, 지그(100)를 사용하면, 가공 공정 시에 워크끼리가 접촉하지 않기 때문에, 가공이 합성 공정이나 소성 공정 등 열을 수반하는 것이어도, 가공 후 워크끼리가 서로 부착되기 어렵다. 또한, 워크가 약한 경우이어도, 서로 충돌되어 파손되기 어렵다. 따라서, 지그(100)를 사용하면, 전자부품의 불량품률을 저감할 수 있다. Additionally, when the jig 100 is used, the works do not come into contact with each other during the machining process, so it is difficult for the works to adhere to each other after machining even if the machining involves heat such as a synthesis process or a firing process. Additionally, even if the workpieces are weak, they are unlikely to collide with each other and be damaged. Therefore, by using the jig 100, the defective product rate of electronic components can be reduced.

또한, 지그(100)를 사용하면, 가공 전 워크를 단시간에 용이하게 칩 수납부(8)에 수납할 수 있기 때문에, 전자부품을 높은 생산성으로 제조할 수 있다. Additionally, when the jig 100 is used, the workpiece before processing can be easily stored in the chip storage section 8 in a short time, so electronic components can be manufactured with high productivity.

또한, 지그(100)는 재질(소재)에 세라믹을 사용하고 있기 때문에 다른 재질과 비교하여 내열성이 높고, 가공 공정이 소성 공정이나 합성 공정 등 가열을 수반하는 것이어도, 지그(100)의 파손이나 변형을 억제할 수 있다. 또한, 지그(100)의 재질이 세라믹이기 때문에, 소성 분위기나 합성 분위기에 대해 주위를 기울이는 것을 경감시킬 수 있다. 예를 들면, 지그(100)의 재질이 니켈이면, 분위기 중의 산소를 흡수하여 분위기를 변화시킬 우려가 있지만, 지그(100)의 재질이 세라믹이면 그와 같은 문제는 일어나기 어렵다. 또한, 지그(100)의 재질이 세라믹이면 워크와의 반응에 대해 주위를 기울이는 것을 경감시킬 수 있다. 예를 들면, 지그(100)의 재질이 철이면 워크와 반응할 우려가 있지만, 지그(100)의 재질이 세라믹이면 그와 같은 문제는 일어나기 어렵다. In addition, because the jig 100 uses ceramic as a material, it has higher heat resistance compared to other materials, and even if the processing process involves heating such as a firing process or a synthesis process, the jig 100 may not be damaged or damaged. Deformation can be suppressed. Additionally, since the material of the jig 100 is ceramic, it is possible to reduce the need to pay attention to the firing atmosphere or synthesis atmosphere. For example, if the jig 100 is made of nickel, there is a risk of absorbing oxygen in the atmosphere and changing the atmosphere, but if the jig 100 is made of ceramic, such a problem is unlikely to occur. Additionally, if the jig 100 is made of ceramic, it is possible to reduce the need to pay attention to reaction with the work. For example, if the material of the jig 100 is iron, there is a risk of reaction with the work, but if the material of the jig 100 is ceramic, such a problem is unlikely to occur.

또한, 지그(100)는 선상 부재(1~7)가 대략 직선상이며 굴곡부가 없기 때문에, 물리적 충격에 강하다. 또한, 온도변화에 의해 스트레스가 가해져도 파손되기 어렵다. 따라서, 지그(100)는 재질에 세라믹 등의 충격에 약한 것을 사용한 경우이어도 파손되기 어렵다. Additionally, the jig 100 is strong against physical shock because the linear members 1 to 7 are substantially straight and have no bends. Additionally, it is difficult to break even if stress is applied due to temperature changes. Therefore, the jig 100 is unlikely to be damaged even if a material that is weak against shock, such as ceramic, is used.

높은 생산성으로 세라믹 전자부품을 제조하기 위해 합성 공정이나 소성 공정 등의 가공 공정에서 워크를 수납한 복수개의 지그를 복수단으로 쌓아 겹쳐서 사용하는 경우가 있다. 그러나, 종래의 지그에는 복수단으로 쌓아 겹쳐 사용하면, 수납부의 통기성이 악화된다는 문제가 있었다. In order to manufacture ceramic electronic components with high productivity, there are cases where a plurality of jigs containing work pieces are stacked in multiple stages and used in a processing process such as a synthesis process or a firing process. However, the conventional jig had a problem that the ventilation of the storage portion deteriorated when stacked in multiple stages and used in an overlapping manner.

이에 반해, 지그(100)는 칩 수납부(8)의 상방에 마련한 개구(8a) 외에, 측벽부(8c)에 측벽부 통과 구멍(8e)이 형성되고, 바닥부(8b)에 바닥부 통과 구멍(8d)이 형성되어 있다. 지그(100)는 가스가 통과할 수 있는 측벽부 통과 구멍(8e) 및 바닥부 통과 구멍(8d)을 포함하고 있기 때문에 양호한 통기성을 포함하고 있다. 따라서, 지그(100)를 사용하면, 통기성이 나쁜 것에 기인하는 가공 불량을 억제할 수 있다. On the other hand, in the jig 100, in addition to the opening 8a provided above the chip storage portion 8, a side wall passage hole 8e is formed in the side wall portion 8c, and a bottom passage hole 8e is formed in the bottom portion 8b. A hole 8d is formed. The jig 100 has good ventilation because it includes a side wall passage hole 8e and a bottom passage hole 8d through which gas can pass. Therefore, by using the jig 100, processing defects due to poor ventilation can be suppressed.

(지그(100)를 사용한 전자부품의 제조 방법의 일례) (Example of manufacturing method of electronic components using jig 100)

제1 실시형태에서는 지그(100)를 사용하여, 적층 세라믹 콘덴서(1000)(전자부품)를 제조한다. 단, 제조하는 전자부품은 적층 세라믹 콘덴서에 한정되지는 않고, 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 LC 부품, 적층 세라믹 기판 등의 다른 적층형 전자부품이나, 세라믹 공진기, 세라믹 필터, 세라믹 저항, 세라믹 서미스터, 세라믹 기판 등의 비적층형 전자부품이어도 된다. In the first embodiment, a multilayer ceramic capacitor 1000 (electronic component) is manufactured using the jig 100. However, the electronic components manufactured are not limited to multilayer ceramic capacitors, but other multilayer electronic components such as multilayer ceramic inductors, multilayer ceramic thermistors, multilayer ceramic LC components, and multilayer ceramic substrates, as well as ceramic resonators, ceramic filters, ceramic resistors, and ceramic substrates. It may be a non-laminated electronic component such as a thermistor or ceramic substrate.

도 8에 제1 실시형태에서 제조하는 적층 세라믹 콘덴서(1000)를 나타낸다. 단, 도 8은 적층 세라믹 콘덴서(1000)의 단면도이다. Figure 8 shows a multilayer ceramic capacitor 1000 manufactured in the first embodiment. However, Figure 8 is a cross-sectional view of the multilayer ceramic condenser 1000.

적층 세라믹 콘덴서(1000)는 직방체 형상으로 이루어지는 적층 세라믹 소체(11)를 포함하고 있다. 적층 세라믹 소체(11)는 복수개의 비도전체층(11a)과 복수개의 제1 내부전극층(12)과 복수개의 제2 내부전극층(13)이 적층된 것을 포함하여 이루어진다. The multilayer ceramic capacitor 1000 includes a multilayer ceramic body 11 in the shape of a rectangular parallelepiped. The multilayer ceramic body 11 includes a plurality of non-conductor layers 11a, a plurality of first internal electrode layers 12, and a plurality of second internal electrode layers 13 stacked.

적층 세라믹 소체(11)는 길이(L3), 폭(W3), 두께(T3)(L3>W3≥T3)의 각 치수를 가지고 있다. The multilayer ceramic body 11 has the following dimensions: length (L3), width (W3), and thickness (T3) (L3>W3≥T3).

적층 세라믹 소체(11)(비도전체층(11a))의 재질은 임의인데, 예를 들면, BaTiO3을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 단, BaTiO3 대신에 CaTiO3, SrTiO3, CaZrO3 등, 다른 재질을 주성분으로 하는 유전체 세라믹을 사용해도 된다. The material of the multilayer ceramic body 11 (non-conductor layer 11a) is arbitrary; for example, a dielectric ceramic containing BaTiO 3 as a main component can be used. However, instead of BaTiO 3 , dielectric ceramics containing other materials as main components, such as CaTiO 3 , SrTiO 3 , and CaZrO 3 , may be used.

비도전체층(11a)의 두께는 임의인데, 예를 들면, 제1 내부전극층(12), 제2 내부전극층(13)이 형성된 용량 형성의 실효 영역에서 0.3㎛~2.0㎛ 정도로 할 수 있다. The thickness of the non-conductor layer 11a is arbitrary. For example, it can be about 0.3 μm to 2.0 μm in the effective region of capacitance formation where the first internal electrode layer 12 and the second internal electrode layer 13 are formed.

비도전체층(11a)의 층수는 임의인데, 예를 들면, 제1 내부전극층(12), 제2 내부전극층(13)이 형성된 용량 형성의 실효 영역에서 1층~6000층 정도로 할 수 있다. The number of layers of the non-conductor layer 11a is arbitrary; for example, it can be about 1 to 6000 layers in the effective area of capacitance formation in which the first internal electrode layer 12 and the second internal electrode layer 13 are formed.

적층 세라믹 소체(11)의 적층방향의 양단에 제1 내부전극층(12), 제2 내부전극층(13)이 형성되지 않고 비도전체층(11a)만으로 구성된 외층(보호층)이 마련되어 있다. 외층 영역의 비도전체층(11a)의 두께는 제1 내부전극층(12), 제2 내부전극층(13)이 형성되어 있는 용량 형성의 실효 영역의 비도전체층(11a)의 두께와 달라도 된다. 또한, 외층 영역의 비도전체층(11a)의 재질은 실효 영역의 비도전체층(11a)의 재질과 달라도 된다. The first internal electrode layer 12 and the second internal electrode layer 13 are not formed at both ends of the multilayer ceramic body 11 in the stacking direction, and an outer layer (protective layer) consisting only of the non-conductive layer 11a is provided. The thickness of the non-conductor layer 11a in the outer layer region may be different from the thickness of the non-conductor layer 11a in the effective area of capacitance formation where the first internal electrode layer 12 and the second internal electrode layer 13 are formed. Additionally, the material of the non-conductor layer 11a in the outer layer region may be different from the material of the non-conductor layer 11a in the effective region.

제1 내부전극층(12)은 적층 세라믹 소체(11)의 한쪽 단면(적층방향과 직교하는 임의의 외면)으로 인출되어 있다. 제2 내부전극층(13)은 적층 세라믹 소체(11)의 다른 쪽 단면(한쪽 단면과 등을 맞대는 외면)으로 인출되어 있다. 한편, 제1 내부전극층(12)과 제2 내부전극층(13)은 원칙적으로 교대로 적층되어 있다. The first internal electrode layer 12 is extended on one end surface (an arbitrary outer surface perpendicular to the stacking direction) of the multilayer ceramic body 11. The second internal electrode layer 13 is extended to the other end surface of the multilayer ceramic body 11 (the outer surface facing back to one end surface). Meanwhile, the first internal electrode layer 12 and the second internal electrode layer 13 are, in principle, alternately stacked.

제1 내부전극층(12), 제2 내부전극층(13)의 주성분(금속 성분)의 재질은 임의이고, 예를 들면, Ni, Cu, Ag, Pd, Au 등을 사용할 수 있다. 또한, Ni, Cu, Ag, Pd, Au 등은 다른 금속과의 합금이어도 된다. 제1 내부전극층(12), 제2 내부전극층(13)은 금속 성분 외에 세라믹 등의 다른 성분을 포함하고 있어도 된다. The material of the main component (metal component) of the first internal electrode layer 12 and the second internal electrode layer 13 is arbitrary, and for example, Ni, Cu, Ag, Pd, Au, etc. can be used. Additionally, Ni, Cu, Ag, Pd, Au, etc. may be alloyed with other metals. The first internal electrode layer 12 and the second internal electrode layer 13 may contain other components such as ceramics in addition to the metal component.

제1 내부전극층(12), 제2 내부전극층(13)의 두께는 임의인데, 예를 들면, 0.3㎛~1.5㎛ 정도로 할 수 있다. The thickness of the first internal electrode layer 12 and the second internal electrode layer 13 is arbitrary, but can be, for example, about 0.3 μm to 1.5 μm.

적층 세라믹 소체(11)의 한쪽 단면에 제1 외부전극(14)이 형성되어 있다. 적층 세라믹 소체(11)의 다른 쪽 단면에 제2 외부전극(15)이 형성되어 있다. 제1 내부전극층(12)이 제1 외부전극(14)과 전기적으로 접속되어 있다. 제2 내부전극층(13)이 제2 외부전극(15)과 전기적으로 접속되어 있다. A first external electrode 14 is formed on one end surface of the multilayer ceramic body 11. A second external electrode 15 is formed on the other end surface of the multilayer ceramic body 11. The first internal electrode layer 12 is electrically connected to the first external electrode 14. The second internal electrode layer 13 is electrically connected to the second external electrode 15.

제1 외부전극(14), 제2 외부전극(15)의 구조는 임의이다. 제1 외부전극(14), 제2 외부전극(15)의 외표면에 1층, 또는 복수층의 도금 전극층을 형성하는 것도 바람직하다. 단, 도 8에서는 도금 전극층의 도시를 생략하고 있다. The structures of the first external electrode 14 and the second external electrode 15 are arbitrary. It is also preferable to form one or multiple plating electrode layers on the outer surfaces of the first external electrode 14 and the second external electrode 15. However, in Figure 8, the plating electrode layer is omitted.

하부 전극층의 주성분(금속 성분)의 재질은 임의이고, 예를 들면, Ni, Cu, Ag, Pd, Au 등을 사용할 수 있다. 또한, Ni, Cu, Ag, Pd, Au 등은 다른 금속과의 합금이어도 된다. 하부 전극층은 금속 성분 외에 세라믹 등의 다른 성분을 포함하고 있어도 된다. The material of the main component (metal component) of the lower electrode layer is arbitrary, and for example, Ni, Cu, Ag, Pd, Au, etc. can be used. Additionally, Ni, Cu, Ag, Pd, Au, etc. may be alloyed with other metals. The lower electrode layer may contain other components such as ceramics in addition to the metal component.

도금 전극층의 종류 및 층수도 임의이고, 예를 들면, Cu도금 전극층, Ni도금 전극층, Sn도금 전극층 등을 형성할 수 있다. The type and number of plating electrode layers are arbitrary, and for example, a Cu plating electrode layer, a Ni plating electrode layer, or a Sn plating electrode layer can be formed.

이하에 도 9(A)~도 12(J)를 참조하여, 본 실시형태에 따른 적층 세라믹 콘덴서(1000)의 제조 방법에 대해 설명한다. Below, with reference to FIGS. 9(A) to 12(J), a method for manufacturing the multilayer ceramic capacitor 1000 according to this embodiment will be described.

(1)세라믹 슬러리의 제작(가공 전 워크 준비 공정 중 하나) (1) Production of ceramic slurry (one of the work preparation processes before processing)

도시는 생략하지만, 유전체 세라믹의 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 세라믹 슬러리를 제작한다. Although not shown, dielectric ceramic powder, binder resin, solvent, etc. are prepared and wet mixed to produce a ceramic slurry.

(2)세라믹 그린시트의 제작(가공 전 워크 준비 공정 중 하나) (2) Production of ceramic green sheets (one of the work preparation processes before processing)

도 9(A)에 나타내는 비도전체층(11a)을 제작하기 위한 세라믹 그린시트(21a)를 제작한다. 세라믹 그린시트(21a)는 복수개의 세라믹 전자부품을 일괄적으로 제조하기 위해, 마더 세라믹 그린시트로서 준비하는 것이 바람직하다. 한편, 도면에는 마더 세라믹 그린시트를 나타내고, 하나의 세라믹 전자부품이 되는 세라믹 그린시트(21a)를 일점쇄선으로 구획하여 나타내고 있다. A ceramic green sheet 21a for producing the non-conductive layer 11a shown in FIG. 9(A) is produced. The ceramic green sheet 21a is preferably prepared as a mother ceramic green sheet in order to manufacture a plurality of ceramic electronic components in batches. Meanwhile, in the drawing, the mother ceramic green sheet is shown, and the ceramic green sheet 21a, which becomes one ceramic electronic component, is shown divided by a dashed-dotted line.

우선, 캐리어 필름(도시하지 않음)을 준비한다. 다음으로 캐리어 필름 상에 세라믹 슬러리를 예를 들면, 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 도포하고 건조시켜서, 세라믹 그린시트(21a)를 제작한다. 제작한 세라믹 그린시트(21a)는 후의 공정에서 적절히, 캐리어 필름으로부터 박리시켜서 떼어낸다. First, prepare a carrier film (not shown). Next, the ceramic slurry is applied on the carrier film in a sheet shape using, for example, a die coater, gravure coater, micro gravure coater, etc. and dried to produce a ceramic green sheet 21a. The produced ceramic green sheet 21a is peeled off from the carrier film as appropriate in a later process.

한편, 세라믹 그린시트(21a)에는 세라믹 전구체가 포함되어 있다. Meanwhile, the ceramic green sheet 21a contains a ceramic precursor.

(3)내부전극용 페이스트의 제작(가공 전 워크 준비 공정 중 하나)/외부전극용 페이스트의 제작 (3) Production of paste for internal electrodes (one of the work preparation processes before processing) / Production of paste for external electrodes

도시는 생략하지만, 금속의 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 내부전극용 페이스트 및 외부전극용 페이스트를 제작한다. 내부전극용 페이스트와 외부전극용 페이스트는 서로 재질, 재질의 비율, 점도 등이 달라도 된다. Although not shown, metal powder, binder resin, solvent, etc. are prepared and wet mixed to produce a paste for internal electrodes and a paste for external electrodes. The paste for internal electrodes and the paste for external electrodes may have different materials, material ratios, and viscosity.

(4)내부전극용 페이스트의 도포(가공 전 워크 준비 공정 중 하나) (4) Application of paste for internal electrodes (one of the work preparation processes before processing)

도 9(B)에 나타내는 바와 같이, 소정의 세라믹 그린시트(21a)의 주면에 제1 내부전극층(12)을 형성하기 위한 내부전극용 페이스트(22)와, 제2 내부전극층(13)을 형성하기 위한 내부전극용 페이스트(23)를, 각각 원하는 패턴 형상으로 도포한다. 한편, 외층이 되는 세라믹 그린시트(21a)에는 내부전극용 페이스트는 도포하지 않는다. 내부전극용 페이스트의 도포는 예를 들면, 스크린 인쇄, 잉크젯 인쇄, 오목판 인쇄, 볼록판 인쇄 등에 의해 실시할 수 있다. 내부전극용 페이스트(22, 23)를 코팅한 후에 건조 처리를 실시한다. As shown in FIG. 9(B), an internal electrode paste 22 for forming a first internal electrode layer 12 and a second internal electrode layer 13 are formed on the main surface of a predetermined ceramic green sheet 21a. The paste 23 for internal electrodes is applied in a desired pattern shape. Meanwhile, the internal electrode paste is not applied to the ceramic green sheet 21a, which becomes the outer layer. The application of the paste for internal electrodes can be performed, for example, by screen printing, inkjet printing, intaglio printing, or relief printing. After coating the internal electrode pastes 22 and 23, drying is performed.

(5)마더 세라믹 그린시트 적층체의 제작(가공 전 워크 준비 공정 중 하나) (5) Production of mother ceramic green sheet laminate (one of the work preparation processes before processing)

우선, 도 9(B)에 나타내는 마더 세라믹 그린시트(31a)를, 소정의 순서로 적층한다. 마더 세라믹 그린시트(31a)에는 내부전극용 페이스트(22)가 도포된 세라믹 그린시트(21a), 내부전극용 페이스트(23)가 도포된 세라믹 그린시트(21a), 내부전극용 페이스트가 도포되어 있지 않은 세라믹 그린시트(21a)가 포함되어 있다. 한편, 이 시점에서는 세라믹 그린시트(21a)는 캐리어 필름으로부터 박리되어 떨어져 있다. First, the mother ceramic green sheets 31a shown in Fig. 9(B) are stacked in a predetermined order. The mother ceramic green sheet 31a includes a ceramic green sheet 21a on which the internal electrode paste 22 is applied, a ceramic green sheet 21a on which the internal electrode paste 23 is applied, and no internal electrode paste is applied on the mother ceramic green sheet 31a. A ceramic green sheet (21a) is included. Meanwhile, at this point, the ceramic green sheet 21a is separated from the carrier film.

다음으로 도 10(C)에 나타내는 바와 같이, 적층된 복수개의 마더 세라믹 그린시트(31a)를 압착하고, 일체화시켜서 마더 세라믹 그린시트 적층체(31)를 제작한다. 마더 세라믹 그린시트 적층체(31)는 복수개의 미소성의 적층 세라믹 소체(21)를 포함하고 있다. Next, as shown in FIG. 10(C), a plurality of stacked mother ceramic green sheets 31a are pressed and integrated to produce a mother ceramic green sheet laminate 31. The mother ceramic green sheet laminate 31 includes a plurality of unfired multilayer ceramic bodies 21.

(6)마더 세라믹 그린시트 적층체의 커팅(가공 전 워크 준비 공정 중 하나)(6) Cutting of mother ceramic green sheet laminate (one of the work preparation processes before processing)

도 10(D)에 나타내는 바와 같이, 마더 세라믹 그린시트 적층체(31)를 예를 들면 절단 날(50)에 의해 커팅하고, 도 10(E)에 나타내는 바와 같이 복수개의 각각의 미소성의 적층 세라믹 소체(21)를 얻는다. As shown in FIG. 10(D), the mother ceramic green sheet laminate 31 is cut using, for example, a cutting blade 50, and as shown in FIG. 10(E), a plurality of unfired laminated ceramics are formed. Obtain corpuscles (21).

(7)배럴 연마(가공 전 워크 준비 공정 중 하나) (7)Barrel polishing (one of the work preparation processes before machining)

필요에 따라 미소성의 적층 세라믹 소체(21)를 배럴 연마에 가해, 도 10(F)에 나타내는 바와 같이, 미소성의 적층 세라믹 소체(21)의 모서리부나 능선부에 라운드형(R)을 형성한다. 연마된 미소성의 적층 세라믹 소체(21)도 가공 전 워크에 해당한다. If necessary, the unfired multilayer ceramic body 21 is subjected to barrel polishing to form a round shape (R) at the corners or ridges of the unfired multilayer ceramic body 21, as shown in FIG. 10(F). The polished uncooked multilayer ceramic body 21 also corresponds to the work before processing.

(8)지그 준비 공정 (8)Jig preparation process

상술한 지그(100)를 준비한다. Prepare the jig 100 described above.

(9)가공 전 워크 수납 공정 (9) Work storage process before processing

다음으로 도 11(G)에 나타내는 바와 같이, 지그(100)의 윗면에 가공 전 워크인 복수개의 미소성의 적층 세라믹 소체(21)를, 위치 및 방향을 불규칙하게 거치한다. 그리고 지그(100)에 진동을 주고, 도 11(H)에 나타내는 바와 같이, 미소성의 적층 세라믹 소체(21)를 각각 지그(100)의 하나의 칩 수납부(8)에 하나씩 수납한다. Next, as shown in FIG. 11(G), a plurality of unfired multilayer ceramic bodies 21, which are works before processing, are placed on the upper surface of the jig 100 in irregular positions and directions. Then, vibration is applied to the jig 100, and as shown in FIG. 11(H), the unfired multilayer ceramic bodies 21 are stored one by one in each chip storage portion 8 of the jig 100.

수납이 완료된 후 추가로 진동을 부여하는, 지그(100)를 기울이는 등의 방법으로 여분의 미소성의 적층 세라믹 소체(21)를 지그(100)로부터 제거한다. After storage is completed, the excess unfired multilayer ceramic body 21 is removed from the jig 100 by a method such as tilting the jig 100 and applying additional vibration.

본 실시형태에서는 상술한 지그(100)를 사용하고 있기 때문에 지그(100)의 칩 수납부(8)에 가공 전 워크인 미소성의 적층 세라믹 소체(21)를 적정하게 수납할 수 있다. In this embodiment, since the above-described jig 100 is used, the unfired multilayer ceramic body 21, which is a work before processing, can be appropriately stored in the chip storage portion 8 of the jig 100.

(10)워크 가공 공정(소성 공정) (10) Work processing process (firing process)

도 11(H)에 나타내는 바와 같이, 가공 전 워크인 미소성의 적층 세라믹 소체(21)를, 지그(100)에 하나의 칩 수납부(8)에 하나씩 수납한 상태로 지그(100)와 함께 가열하고 소성한다. 한편, 세라믹 그린시트(21a)에 수지 성분이 포함되는 경우에는 소성 공정에 앞서, 가열 등에 의해 그 수지 성분을 삭감 혹은 제거하는 탈지 공정을 실시해도 된다. As shown in FIG. 11(H), the unfired multilayer ceramic body 21, which is a work before processing, is stored in the jig 100 one by one in each chip storage portion 8 and heated together with the jig 100. and fire it. On the other hand, when the ceramic green sheet 21a contains a resin component, a degreasing process to reduce or remove the resin component by heating or the like may be performed prior to the firing process.

소성은 원하는 온도 프로파일로 한다. 이 때, 세라믹 그린시트(21a)가 비도전체층(11a)이 되고, 내부전극용 페이스트(22)가 제1 내부전극층(12)이 되며, 내부전극용 페이스트(23)가 제2 내부전극층(13)이 된다. 그리고 미소성의 적층 세라믹 소체(21)가 가공 후 워크인 소성 완료된 적층 세라믹 소체(11)가 된다. Firing is done at the desired temperature profile. At this time, the ceramic green sheet 21a becomes the non-conductor layer 11a, the internal electrode paste 22 becomes the first internal electrode layer 12, and the internal electrode paste 23 becomes the second internal electrode layer ( 13). Then, the unfired multilayer ceramic body 21 becomes the walk-in fired multilayer ceramic body 11 after processing.

(11)가공 후 워크 꺼냄 공정 (11) Work removal process after processing

도 12(I)에 나타내는 바와 같이, 가공을 거친 가공 후 워크인 적층 세라믹 소체(11)를 지그(100)의 칩 수납부(8)로부터 꺼낸다. As shown in FIG. 12(I), the work-in multilayer ceramic body 11 after processing is taken out from the chip storage portion 8 of the jig 100.

본 실시형태에서는 상술한 지그(100)를 사용하고 있기 때문에, 지그(100)의 칩 수납부(8)로부터 가공 후 워크인 적층 세라믹 소체(11)를 용이하게 꺼낼 수 있다. Since the above-described jig 100 is used in this embodiment, the work-in multilayer ceramic body 11 after processing can be easily taken out from the chip storage portion 8 of the jig 100.

(12)외부전극의 형성(후공정) (12) Formation of external electrode (post-process)

도 13(J)에 나타내는 바와 같이, 가공 후 워크인 적층 세라믹 소체(11)의 한쪽 단부에 제1 외부전극(14)을 형성하고, 다른 쪽 단부에 제2 외부전극(15)을 형성한다. As shown in FIG. 13(J), a first external electrode 14 is formed on one end of the work-in multilayer ceramic body 11 after processing, and a second external electrode 15 is formed on the other end.

우선, 적층 세라믹 소체(11)의 양단에 외부전극용 페이스트를 도포한다. 다음으로 외부전극용 페이스트가 도포된 적층 세라믹 소체(11)를 가열하고, 외부전극용 페이스트를 적층 세라믹 소체(11)의 표면에 베이킹하여, 제1 외부전극(14) 및 제2 외부전극(15)의 하부 전극층을 형성한다. 다음으로 하부 전극층의 표면에 예를 들면 전해 도금을 실시하고, 1층 또는 복수층으로 이루어지는 도금층을 형성하여, 제1 외부전극(14), 제2 외부전극(15)을 형성한다. First, paste for external electrodes is applied to both ends of the multilayer ceramic body 11. Next, the multilayer ceramic body 11 to which the external electrode paste is applied is heated, and the external electrode paste is baked on the surface of the multilayer ceramic body 11 to form the first external electrode 14 and the second external electrode 15. ) to form the lower electrode layer. Next, electroplating, for example, is performed on the surface of the lower electrode layer to form a plating layer consisting of one layer or multiple layers, thereby forming the first external electrode 14 and the second external electrode 15.

(13)도금(후공정) (13) Plating (post-process)

다음으로 제1 외부전극(14) 및 제2 외부전극(15)의 외표면에 예를 들면 전해 도금을 실시하고, 1층 또는 복수층으로 이루어지는 도금층을 형성한다. Next, electrolytic plating, for example, is applied to the outer surfaces of the first external electrode 14 and the second external electrode 15 to form a plating layer consisting of one layer or multiple layers.

이상으로부터, 적층 세라믹 콘덴서(1000)가 완성된다. From the above, the multilayer ceramic capacitor 1000 is completed.

상술한 적층 세라믹 콘덴서(1000)의 제조 방법에서는 미소성의 적층 세라믹 소체(21)를 소성하고, 소성 완료된 적층 세라믹 소체(11)를 얻은 후에 적층 세라믹 소체(11)의 양단에 외부전극용 페이스트를 도포하고, 베이킹하여, 제1 외부전극(14) 및 제2 외부전극(15)을 형성했다. 이 방법은 변경해도 된다. In the manufacturing method of the multilayer ceramic capacitor 1000 described above, the unbaked multilayer ceramic body 21 is fired, and after obtaining the fired multilayer ceramic body 11, the paste for external electrodes is applied to both ends of the multilayer ceramic body 11. and baked to form the first external electrode 14 and the second external electrode 15. You can change this method.

구체적으로는 예를 들면, 우선, 가공 전 워크 준비 공정으로서, 미소성의 적층 세라믹 소체(21)의 양단에 외부전극용 페이스트를 도포한다. 그리고 가공 공정에서 외부전극용 페이스트를 베이킹하여, 적층 세라믹 소체(11)의 양단에 제1 외부전극(14) 및 제2 외부전극(15)을 각각 형성한다. Specifically, for example, first, as a work preparation step before processing, paste for external electrodes is applied to both ends of the unfired multilayer ceramic body 21. Then, in the processing process, the external electrode paste is baked to form the first external electrode 14 and the second external electrode 15 at both ends of the multilayer ceramic body 11, respectively.

이와 같이, 제1 외부전극(14), 제2 외부전극(15)의 형성 방법을 변경해도 된다. In this way, the method of forming the first external electrode 14 and the second external electrode 15 may be changed.

[제2 실시형태] [Second Embodiment]

도 13(A), (B)에 제2 실시형태에 따른 전자부품 제조용 지그(200)를 나타낸다. 단, 각각 도 13(A), (B)는 각각 지그(200)의 단면도이다. 13(A) and 13(B) show a jig 200 for manufacturing electronic components according to the second embodiment. However, Figures 13(A) and 13(B) are cross-sectional views of the jig 200, respectively.

제2 실시형태의 지그(200)는 제1 실시형태의 지그(100) 구성의 일부에 변경을 가했다. 즉, 지그(100)에서는 세로방향(X)으로 연장되는 복수개의 선상 부재(3)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 가로방향(Y)으로 연장되는 복수개의 선상 부재(4)가 세로방향(X)에 배치 피치(E)로 평행하게 배치되어 있었다. 세로방향(X)으로 연장되는 복수개의 선상 부재(5)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 가로방향(Y)으로 연장되는 복수개의 선상 부재(6)가 세로방향(X)에 배치 피치(E)로 평행하게 배치되어 있었다. 세로방향(X)으로 연장되는 복수개의 선상 부재(7)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 그리고 지그(100)의 주면의 전체 면에 칩 수납부(8)가 매트릭스 형상으로 형성되어 있었다. The jig 200 of the second embodiment has a part of the structure of the jig 100 of the first embodiment changed. That is, in the jig 100, a plurality of linear members 3 extending in the vertical direction (X) were arranged in parallel in the horizontal direction (Y) at an arrangement pitch (D). A plurality of linear members 4 extending in the horizontal direction (Y) were arranged in parallel in the vertical direction (X) at an arrangement pitch (E). A plurality of linear members 5 extending in the vertical direction (X) were arranged in parallel in the horizontal direction (Y) at an arrangement pitch (D). A plurality of linear members 6 extending in the horizontal direction (Y) were arranged in parallel in the vertical direction (X) at an arrangement pitch (E). A plurality of linear members 7 extending in the vertical direction (X) were arranged in parallel in the horizontal direction (Y) at an arrangement pitch (D). And the chip storage portion 8 was formed in a matrix shape on the entire main surface of the jig 100.

지그(200)는 이를 변경하고, 선상 부재(3, 4, 5, 6, 7)에서 이간되어 배치된, 인접하는 2개의 선상 부재의 중심간 거리인 배치 피치를 부분적으로 다르게 했다. 구체적으로는 선상 부재(3, 5, 7)에 대해서는 큰 배치 피치(DB)와, 작은 배치 피치(DS)를 교대로 반복했다. 또한, 선상 부재(4, 6)에 대해서는 큰 배치 피치(EB)와 작은 배치 피치(ES)를 교대로 반복했다. 한편, 다음에 설명하는 통기성 향상을 위해서는 큰 배치 피치(DB)의 크기는 작은 배치 피치(DS)의 120% 이상인 것이 바람직하다. 또한, 큰 배치 피치(EB)의 크기는 작은 배치 피치(ES)의 120% 이상인 것이 바람직하다. The jig 200 changed this and made the arrangement pitch, which is the distance between the centers of two adjacent linear members arranged apart from the linear members 3, 4, 5, 6, and 7, partially different. Specifically, for the linear members 3, 5, and 7, a large arrangement pitch (DB) and a small arrangement pitch (DS) were alternately repeated. Additionally, for the linear members 4 and 6, the large arrangement pitch (EB) and the small arrangement pitch (ES) were alternately repeated. Meanwhile, in order to improve breathability as described below, it is preferable that the size of the large batch pitch (DB) is 120% or more of the small batch pitch (DS). Additionally, the size of the large batch pitch (EB) is preferably 120% or more of the small batch pitch (ES).

이 결과, 지그(200)의 주면에는 워크를 수납할 수 있는 칩 수납부(8)와, 워크를 수납할 수 없는 비(非)-칩 수납부(28)가 형성되어 있다. As a result, a chip accommodating portion 8 that can accommodate the work and a non-chip accommodating portion 28 that cannot accommodate the work are formed on the main surface of the jig 200.

지그의 주면의 전체 면에 칩 수납부(8)를 형성하면, 수용된 워크에 의해 통기성이 저하되는 경우가 있다. 이에 반해, 제2 실시형태의 지그(200)에서는 워크를 수납할 수 없는 비-칩 수납부(28)를 마련하고 있기 때문에 통기성이 향상되어 있다. If the chip storage portion 8 is formed on the entire main surface of the jig, ventilation may be reduced due to the accommodated work. On the other hand, in the jig 200 of the second embodiment, the non-chip storage portion 28 that cannot accommodate the work is provided, and thus the ventilation is improved.

[제3 실시형태] [Third Embodiment]

제3 실시형태에 따른 지그(300)도 제1 실시형태의 지그(100)의 구성의 일부에 변경을 가했다. 한편, 제3 실시형태의 설명에는 도면은 이용하지 않는다. The jig 300 according to the third embodiment also has a part of the structure of the jig 100 according to the first embodiment changed. Meanwhile, drawings are not used in the description of the third embodiment.

복수 종류의 전자부품을 제조하는 공장이나 동일한 종류의 전자부품이어도, 크기 등이 다른 복수개의 제품을 제조하는 공장에서는 예를 들면, 칩 수납부(8)의 크기, 형상 등이 상이한 복수 종류의 지그를 포함하고, 사용하는 것이 필요해지는 경우가 있다. In a factory that manufactures multiple types of electronic components or a factory that manufactures multiple products of different sizes, etc. even for the same type of electronic components, for example, multiple types of jigs with different sizes and shapes of the chip storage portion 8 are used. There are cases where it becomes necessary to include and use .

이 경우에는 지그의 종류를 용이하게 분별할 수 있는 것이 중요하다. 지그의 식별(선별)에 시간을 필요로 하면 전자부품의 생산성이 저하되기 때문이다. 또한, 지그의 종류를 잘못 사용한 경우에는 제조된 전자부품의 특성이나 형상에 불량이 발생할 우려가 있기 때문이다. 예를 들면, 작은 워크를 큰 칩 수납부(8)를 포함한 지그를 사용하여 가공하거나, 큰 워크를 작은 칩 수납부(8)를 포함한 지그를 사용하여 가공하는 경우이다. In this case, it is important to be able to easily distinguish the type of jig. This is because if time is required to identify (select) the jig, the productivity of electronic components decreases. Additionally, if the wrong type of jig is used, there is a risk of defects in the characteristics or shape of the manufactured electronic components. For example, this is the case when a small workpiece is processed using a jig including a large chip storage portion 8, or a large workpiece is processed using a jig including a small chip storage portion 8.

따라서 지그의 종류를 용이하게 분별할 수 있도록, 제3 실시형태에 따른 지그(300)(도시하지 않음)에서는 일부분에 다른 부분과 상이한 특이한 특징을 부여했다. 상이한 특이한 특징이란, 예를 들면, 색이다. 지그(300)의 일부분에 다른 부분과 상이한 색을 부여한 경우, 지그(300)의 통기성이나 내열성, 물리적 충격에 대한 내성 등을 저하시키지 않는다고 생각되어 적합하다. 단, 상이한 특이한 특징은 색에 한정되지는 않고, 지그(300)의 형상을 변경하거나 표식이 되는 부재를 추가하는 것이어도 된다. Therefore, in order to easily distinguish the type of jig, some parts of the jig 300 (not shown) according to the third embodiment are given unique characteristics that are different from other parts. Different distinctive characteristics are, for example, color. When a color different from other parts is given to a part of the jig 300, it is considered appropriate because it is considered that the ventilation, heat resistance, resistance to physical shock, etc. of the jig 300 will not be reduced. However, the different unique features are not limited to color, and may include changing the shape of the jig 300 or adding a member that serves as a marker.

상술한 지그(100)는 선상 부재(1~7)에 의해 구성되어 있었는데, 지그(300)에서는 그 중 1종류의 선상 부재를 다른 선상 부재와 상이한 색으로 했다. 예를 들면, 선상 부재(1)의 색을, 적색 계통의 색, 청색 계통의 색, 녹색 계통의 색 등에서 선택되는 하나의 색으로 하고, 그 밖의 선상 부재(2~7)의 색을 회색 등의 다른 색으로 했다. The jig 100 described above was composed of linear members 1 to 7, and in the jig 300, one type of linear member was colored differently from the other linear members. For example, the color of the linear member 1 is set to be a color selected from a red color, a blue color, a green color, etc., and the color of the other linear members 2 to 7 is gray, etc. made in different colors.

이와 같은 구성으로 함으로써, 본 실시형태에 따른 지그(300)에서는 칩 수납부(8)의 크기가 큰 지그(300)의 선상 부재(1)의 색을 적색 계통의 색, 칩 수납부(8)의 크기가 중간 정도인 지그(300)의 선상 부재(1)의 색을 청색 계통의 색, 칩 수납부(8)의 크기가 작은 지그(300)의 선상 부재(1)의 색을 녹색 계통의 색으로 하는 등, 지그(300)의 종류별로 식별을 위한 특징을 가지게 하는 것이 가능하게 되어 있다. By having such a configuration, in the jig 300 according to the present embodiment, the color of the linear member 1 of the jig 300 with the large chip accommodating portion 8 is a red color, and the chip accommodating portion 8 is a red color. The color of the linear member 1 of the jig 300 with a medium size is a blue color, and the color of the linear member 1 of the jig 300 with a small chip storage portion 8 is a green color. It is possible to have characteristics for identification for each type of jig 300, such as color.

한편, 선상 부재의 색을 바꾸는 방법으로는 예를 들면, 선상 부재(1)의 재료에 내열 잉크나, 컬러 지르코니아 등을 첨가하는 방법이 있다. 이 방법이면, 특히 지그(300)의 소재에 세라믹을 포함하는 경우에도, 지그(300)의 내열성을 저하시키지 않아 적합하다. On the other hand, as a method of changing the color of the linear member, for example, there is a method of adding heat-resistant ink, colored zirconia, etc. to the material of the linear member 1. This method is suitable because it does not reduce the heat resistance of the jig 300, especially when the material of the jig 300 includes ceramic.

한편, 선상 부재의 색을 바꾸는 방법에서는 제1 선상 부재군(1G)에 속하는 선상 부재(1)에 착색하는 것이 보다 바람직하다. 제1 선상 부재군(1G)에 속하는 선상 부재(1)는 칩 수납부(8)에 수용된 워크와 접하지 않기 때문에, 착색에 의한 워크에 대한 영향을 없앨 수 있거나, 혹은 최소한으로 할 수 있다고 생각되기 때문이다. On the other hand, in the method of changing the color of a linear member, it is more preferable to color the linear member 1 belonging to the first linear member group 1G. Since the linear member 1 belonging to the first linear member group 1G does not come into contact with the work accommodated in the chip storage section 8, it is believed that the influence on the work due to coloring can be eliminated or minimized. Because it becomes.

제3 실시형태에 따른 지그(300)는 지그의 종류 구별이 용이해져 있다. In the jig 300 according to the third embodiment, it is easy to distinguish between types of jigs.

[제4 실시형태] [Fourth Embodiment]

제4 실시형태에 따른 지그(400)를 도 14(A), (B)에 나타낸다. 단, 도 14(A), (B)는 각각 지그(400)의 설명도이다. A jig 400 according to the fourth embodiment is shown in FIGS. 14A and 14B. However, Figures 14(A) and 14(B) are illustrations of the jig 400, respectively.

제4 실시형태에 따른 지그(400)도 제1 실시형태의 지그(100)의 구성의 일부에 변경을 가했다. 구체적으로는 지그(400)에서는 지그를 하부분(400A)과 상부분(400B)으로 구성하고, 양자를 높이방향(Z)에서 분리 가능하게 했다. The jig 400 according to the fourth embodiment also has a part of the structure of the jig 100 according to the first embodiment changed. Specifically, in the jig 400, the jig is composed of a lower part (400A) and an upper part (400B), and both can be separated in the height direction (Z).

하부분(400A)은 선상 부재(1~5)로 형성되어 있다. 상부분(400B)은 선상 부재(6, 7)로 형성되어 있다. The lower portion 400A is formed of linear members 1 to 5. The upper portion 400B is formed of linear members 6 and 7.

하부분(400A)은 하측 벽부(8ca)를 가지는 하측 칩 수납부(8f)를 포함하고 있다. 상부분(400B)은 상측 벽부(8cb)를 가지는 상측 칩 수납부(8g)를 포함하고 있다. 하부분(400A)과 상부분(400B)을 합체시킨 경우, 칩 수납부(8)는 하측 칩 수납부(8f)와 상측 칩 수납부(8g)로 구성된다. 또한, 측벽부(8c)는 하측 벽부(8ca)와 상측 벽부(8cb)로 구성된다. 이하에, 이와 같이 구성한 이유를 설명한다. The lower portion 400A includes a lower chip storage portion 8f having a lower wall portion 8ca. The upper portion 400B includes an upper chip receiving portion 8g having an upper wall portion 8cb. When the lower portion 400A and the upper portion 400B are combined, the chip accommodating portion 8 is composed of a lower chip accommodating portion 8f and an upper chip accommodating portion 8g. Additionally, the side wall portion 8c is composed of a lower wall portion 8ca and an upper wall portion 8cb. Below, the reason for this configuration will be explained.

지그는 칩 수납부(8)에 수납된 워크(W)의 머리가 개구(8a)로부터 칩 수납부(8) 밖으로 나온 편이 좋은 경우와, 나오지 않는 편이 좋은 경우가 있다. In the case of the jig, there are cases where it is better for the head of the work W stored in the chip storage unit 8 to protrude out of the chip storage unit 8 through the opening 8a, and there are cases where it is better for the head not to protrude out of the chip storage unit 8.

예를 들면, 칩 수납부(8)로부터 워크(W)를 꺼낼 때에는 일반적으로 워크(W)의 머리가 칩 수납부(8)의 밖으로 나온 편이 좋다. 칩 수납부(8)의 깊이가 작을수록 워크(W)를 꺼내기 쉽기 때문이다. For example, when taking out the work W from the chip storage unit 8, it is generally better for the head of the work W to be outside the chip storage unit 8. This is because the smaller the depth of the chip storage portion 8, the easier it is to take out the work W.

한편, 칩 수납부(8)에 워크(W)를 수납할 때에는 일반적으로 워크(W)의 머리가 칩 수납부(8)의 밖으로 나와 있지 않은 편이 좋다. 워크(W)의 머리가 칩 수납부(8)의 밖으로 나와 있으면, 칩 수납부(8)에 먼저 수납된 워크(W)가 아직 수납되어 있지 않은 다른 워크(W)가 다른 칩 수납부(8)에 수납되는 것을 저해할 우려가 있기 때문이다. On the other hand, when storing the work W in the chip storage section 8, it is generally better for the head of the work W not to protrude outside the chip storage section 8. If the head of the work (W) sticks out of the chip storage section (8), the work (W) that was previously stored in the chip storage section (8) will be moved to another work (W) that has not yet been stored in the chip storage section (8). ) This is because there is a risk of preventing it from being stored in.

제4 실시형태에 따른 지그(400)는 예를 들면, 칩 수납부(8)에 워크(W)를 수납할 때에는 하부분(400A)과 상부분(400B)을 합체시켜서 사용하고, 칩 수납부(8)로부터 워크(W)를 꺼낼 때에는 하부분(400A)과 상부분(400B)을 분리시켜, 하부분(400A)만을 사용할 수 있다. The jig 400 according to the fourth embodiment is used by combining the lower portion 400A and the upper portion 400B when storing the work W in the chip storage portion 8, for example. When taking out the work W from (8), the lower part 400A and the upper part 400B can be separated, and only the lower part 400A can be used.

한편, 지그(400)는 하부분(400A)과 상부분(400B)을 합체시킨 지그(400), 및 하부분(400A) 중 적어도 하나가 상기 식(1)~(7)을 만족하고 있으면 된다. 혹은 하부분(400A)과 상부분(400B)을 합체시킨 지그(400), 및 하부분(400A)의 양자에서 서로 보완하여 상기 식(1)~(7)을 만족해도 된다. On the other hand, the jig 400 is a jig 400 that combines the lower part 400A and the upper part 400B, and at least one of the lower part 400A is sufficient as long as it satisfies the above equations (1) to (7). . Alternatively, the jig 400 combining the lower part 400A and the upper part 400B and the lower part 400A may complement each other to satisfy the above equations (1) to (7).

[제5 실시형태] [Fifth Embodiment]

제5 실시형태에 따른 지그(500)를 도 15에 나타낸다. 단, 도 15는 지그(500)의 단면도이다. A jig 500 according to the fifth embodiment is shown in FIG. 15 . However, Figure 15 is a cross-sectional view of the jig 500.

제5 실시형태에 따른 지그(500)도 제1 실시형태의 지그(100)의 구성의 일부에 변경을 가했다. 구체적으로는 지그(100)에서는 칩 수납부(8)의 개구의 크기가 하방(바닥부(8b) 측)으로부터 상방(개구(8a) 측)까지 균일했다. 지그(500)에서는 이를 변경하여, 칩 수납부(8)의 개구 크기를 하측(바닥부(8b) 측)으로부터 상측(개구(8a) 측)을 향해 크게 했다. The jig 500 according to the fifth embodiment also has a part of the structure of the jig 100 according to the first embodiment changed. Specifically, in the jig 100, the size of the opening of the chip storage portion 8 was uniform from the bottom (bottom 8b side) to the top (opening 8a side). In the jig 500, this was changed, and the opening size of the chip storage portion 8 was increased from the lower side (bottom 8b side) to the upper side (opening 8a side).

구체적으로는 지그(500)는 선상 부재(1)의 직경=선상 부재(2)의 직경=선상 부재(3)의 직경>선상 부재(4)의 직경=선상 부재(5)의 직경>선상 부재(6)의 직경=선상 부재(7)의 직경으로 함으로써, 칩 수납부(8)의 개구의 크기를 하측에서 상측을 향해 크게 했다. Specifically, the jig 500 is: diameter of linear member 1 = diameter of linear member 2 = diameter of linear member 3 > diameter of linear member 4 = diameter of linear member 5 > linear member By setting the diameter of (6) to the diameter of the linear member 7, the size of the opening of the chip storage portion 8 was increased from the bottom to the top.

지그(500)는 칩 수납부(8)의 개구의 크기가 하측(바닥부(8b) 측)으로부터 상측(개구(8a) 측)을 향해 커져 있기 때문에 워크의 수납이나 꺼냄이 보다 용이해져 있다. In the jig 500, the size of the opening of the chip storage portion 8 increases from the lower side (bottom 8b side) to the upper side (opening 8a side), making it easier to store and take out the work.

이상, 제1 실시형태~제5 실시형태에 따른 전자부품 제조용 지그(100, 200, 300, 400, 500)에 대해 설명했다. 또한, 지그(100)를 사용한 제1 실시형태에 따른 전자부품(적층 세라믹 콘덴서)의 제조 방법에 대해 설명했다. 그러나, 본 발명이 상술한 내용에 한정되는 것은 아니며 발명의 취지에 따라 다양한 변경을 이룰 수 있다. Above, the jigs 100, 200, 300, 400, and 500 for manufacturing electronic components according to the first to fifth embodiments have been described. Additionally, a method for manufacturing an electronic component (multilayer ceramic capacitor) according to the first embodiment using the jig 100 was explained. However, the present invention is not limited to the above-described content and various changes can be made depending on the purpose of the invention.

예를 들면, 상기 실시형태에서는 전자부품으로서 적층 세라믹 콘덴서를 제조했는데, 제조하는 세라믹 전자부품은 적층 세라믹 콘덴서는 한정되지는 않고, 이 대신에 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 LC 부품, 적층 세라믹 기판 등의 적층형 전자부품이나, 세라믹 공진기, 세라믹 필터, 세라믹 저항, 세라믹 서미스터, 세라믹 기판 등의 비적층형 전자부품 등이어도 된다. For example, in the above embodiment, a multilayer ceramic capacitor was manufactured as an electronic component, but the ceramic electronic component manufactured is not limited to a multilayer ceramic capacitor, and instead includes a multilayer ceramic inductor, a multilayer ceramic thermistor, a multilayer ceramic LC component, and a multilayer ceramic capacitor. It may be a stacked electronic component such as a ceramic substrate, or a non-laminated electronic component such as a ceramic resonator, a ceramic filter, a ceramic resistor, a ceramic thermistor, or a ceramic substrate.

또한, 실시형태에 따른 전자부품의 제조 방법에서는 워크 가공 공정이 소성 공정이었는데, 워크 가공 공정은 소성 공정에 한정되지는 않는다. 워크 가공 공정은 예를 들면, 합성 공정, 탈지 공정, 소성 공정, 세정 공정, 건조 공정, 외부전극 형성 공정(페이스트 도포, 도금, 스패터나 증착 등의 진공 성막 등), 외형 가공 공정(에지(edge)부의 라운드, 내부전극의 단부 노출, 기계 가공, 기계 연마, 샌드 블라스트, 액상(液相) 혹은 기상(氣相)에 의한 화학 에칭, 레이저나 플라스마에 의한 가공 등), 아닐 공정, 에이징 공정, 분극 공정, 특성 선별 공정, 외관 선별 공정, 환경시험 공정(스트레스 인가를 포함해도 됨) 등이어도 된다. 특히, 가열을 포함하는 공정에는 소재에 세라믹을 포함하는 지그를 이용하면, 내열성이 높기 때문에 적합하다. 또한, 워크를 기체나 액체에 폭로하는 공정에는 칩 수납부의 바닥부 및 측벽부 중 적어도 하나에 통과 구멍을 가지는 지그를 이용하면, 통기성 및 통액성이 높기 때문에 적합하다. In addition, in the electronic component manufacturing method according to the embodiment, the work processing process is a firing process, but the work processing process is not limited to the firing process. Work processing processes include, for example, synthesis process, degreasing process, firing process, cleaning process, drying process, external electrode formation process (paste application, plating, vacuum film formation such as sputtering or vapor deposition), and external shape processing process (edge ) rounding of the part, exposure of the end of the internal electrode, machining, mechanical polishing, sandblasting, chemical etching by liquid or gas phase, processing by laser or plasma, etc.), annealing process, aging process, It may be a polarization process, characteristic selection process, appearance selection process, environmental testing process (may include stress application), etc. In particular, for processes involving heating, using a jig containing ceramic as the material is suitable because it has high heat resistance. In addition, in the process of exposing the work to gas or liquid, it is suitable to use a jig having a through hole in at least one of the bottom and side walls of the chip storage section because it has high air permeability and liquid permeability.

본 발명의 한 실시양태에 따른 전자부품 제조용 지그는 "과제의 해결 수단" 란에 기재한 바와 같다. The jig for manufacturing electronic components according to an embodiment of the present invention is as described in the “Means for solving the problem” section.

이 지그에서 상방에서 1번째로 적층된 선상 부재군에 속하면서 측벽부를 구성하고 있는 선상 부재의 적어도 일부의 것의 절단면이 원형이면서 절단면의 가장 작은 직경의 크기를 최소 직경(R1min)으로 했을 때, 식(1) 및 식(2)를 만족하는 모든 칩 수납부에서 다음의 식(8)을 만족하는 것도 바람직하다. In this jig, when the cut surface of at least some of the linear members constituting the side wall part belonging to the group of linear members stacked first from the top is circular and the size of the smallest diameter of the cut surface is set to the minimum diameter (R1min), the equation ( It is also desirable that the following equation (8) is satisfied in all chip storage units that satisfy equations (1) and (2).

(W12+(1/4)×L12)1/2-R1min<d1…(8) (W1 2 +(1/4)×L1 2 ) 1/2 -R1min<d1… (8)

이 경우에는 지그의 칩 수납부에 가공 전 워크를 용이하게 수납할 수 있기 때문이다. In this case, the workpiece before processing can be easily stored in the chip storage part of the jig.

또한, 칩 수납부에 수납되어서 가공된 가공 후 워크가 길이(L3), 폭(W3), 두께(T3)(L3>W3≥T3)의 직방체 형상이며, 식(1) 및 식(2)를 만족하는 모든 칩 수납부에서 다음의 식(9)를 만족하는 것도 바람직하다. In addition, the processed workpiece stored in the chip storage unit has a rectangular parallelepiped shape with length (L3), width (W3), and thickness (T3) (L3>W3≥T3), and Equations (1) and (2) are It is also desirable that the following equation (9) is satisfied in all chip storage portions.

(Zmax-L3)<1/2×R1min…(9) (Zmax-L3)<1/2×R1min… (9)

이 경우에는 지그의 칩 수납부에서 가공 후 워크를 용이하게 꺼낼 수 있기 때문이다. In this case, the workpiece can be easily removed from the chip storage part of the jig after processing.

적어도 하나의 상기 선상 부재군에서 이간되어 배치된, 인접하는 2개의 상기 선상 부재의 중심간 거리인 배치 피치가 부분적으로 다른 것도 바람직하다. 이 경우에는 칩 수납부 외에 워크를 수납할 수 없는 비-칩 수납부를 마련할 수 있고, 지그의 통기성이 향상되기 때문이다. 이 경우에 가장 큰 배치 피치의 크기가 가장 작은 배치 피치의 120% 이상인 것도 바람직하다. 이 경우에는 지그의 통기성이 더 향상되기 때문이다. It is also preferable that the arrangement pitch, which is the distance between the centers of the two adjacent linear members arranged apart from each other in the group of at least one linear member, is partially different. In this case, a non-chip storage portion that cannot accommodate the workpiece can be provided in addition to the chip storage portion, and the ventilation of the jig is improved. In this case, it is also desirable that the size of the largest batch pitch is 120% or more of the smallest batch pitch. In this case, the jig's ventilation is further improved.

높이방향에서 복수개의 부분(예를 들면 하부분과 상부분)으로 분리 가능하며, 부분은 각각 2개 이상의 선상 부재군에 속하는 선상 부재를 포함하여 구성되는 것도 바람직하다. 이 경우에는 칩 수납부에 워크를 수납할 때에는 하부분과 상부분을 합체시켜서 사용하고, 칩 수납부로부터 워크를 꺼낼 때에는 하부분과 상부분을 분리시켜 하부분만을 사용하는 것 같은 사용법이 가능하기 때문이다. 그리고 칩 수납부로의 워크의 수납, 및 칩 수납부로부터의 워크 꺼냄 양쪽을 용이하게 할 수 있기 때문이다. It can be separated into a plurality of parts (for example, a lower part and an upper part) in the height direction, and it is also preferable that the parts each include linear members belonging to two or more linear member groups. In this case, it is possible to use the lower part and the upper part by combining them when storing the work in the chip storage part, and to separate the lower part and the upper part and use only the lower part when taking the work out of the chip storing part. Because. This is because both storage of the work into the chip storage section and removal of the work from the chip storage section can be facilitated.

선상 부재의 일부의 것이 다른 일부 또는 다른 전부의 것과 상이한 특이한 특징을 포함하는 것도 바람직하다. 상이한 특이한 특징이란, 예를 들면, 색이다. 이 경우에는 지그 종류의 식별(선별)이 용이해지기 때문이다. It is also desirable for some of the linear members to include unique features that make them different from other parts or all of the other members. Different distinctive characteristics are, for example, color. In this case, identification (selection) of the jig type becomes easier.

본 발명의 한 실시양태에 따른 전자부품의 제조 방법은 복수개의 가공 전 워크를 준비하는 가공 전 워크 준비 공정과, 상술한 본 발명의 전자부품 제조용 지그의 칩 수납부에 가공 전 워크를 수납하는 가공 전 워크 수납 공정과, 지그의 칩 수납부에 수납된 가공 전 워크를 각각 가공하고, 가공 후 워크로 하는 워크 가공 공정과, 가공 후 워크를 지그의 칩 수납부로부터 꺼내는 가공 후 워크 꺼냄 공정을 포함한 것으로 한다. 이 경우에는 제조된 전자부품의 특성이나 형상의 불균일을 억제할 수 있다. A method of manufacturing an electronic component according to an embodiment of the present invention includes a pre-processing work preparation process of preparing a plurality of pre-processing works, and a processing of storing the pre-processing work in the chip storage portion of the electronic component manufacturing jig of the present invention described above. It includes a pre-work storage process, a work machining process in which the pre-machined work stored in the chip storage part of the jig is machined to produce a post-machined work, and a post-machined work removal process in which the processed work is taken out from the chip storage part of the jig. Let's do it. In this case, unevenness in the characteristics or shape of the manufactured electronic components can be suppressed.

이 경우에 가공 전 워크 수납 공정이 지그 상에 복수개의 가공 전 워크를, 위치 및 방향을 불규칙하게 거치하고, 지그에 진동을 주는 및/또는 지그를 경사시킴으로써, 지그 상에 거치된 복수개의 가공 전 워크를 칩 수납부에 수납하는 것도 바람직하다. 이 경우에는 칩 수납부에 가공 전 워크를 용이하게 수납할 수 있기 때문이다. In this case, the pre-machining work storage process is performed by placing a plurality of pre-machined workpieces on a jig in irregular positions and directions, applying vibration to the jig, and/or tilting the jig. It is also desirable to store the work in the chip storage unit. In this case, the workpiece before processing can be easily stored in the chip storage portion.

워크 가공 공정이 가공 전 워크를 소성하는 소성 공정인 것도 바람직하다. 이 경우에는 가공 후 워크가 서로 부착되는 것을 억제할 수 있기 때문이다. It is also preferable that the work processing process is a firing process in which the work is fired before processing. In this case, it is possible to prevent the work pieces from adhering to each other after processing.

1~7: 선상 부재
1G: 제1 선상 부재군
2G: 제2 선상 부재군
3G: 제3 선상 부재군
4G: 제4 선상 부재군
5G: 제5 선상 부재군
6G: 제6 선상 부재군
7G: 제7 선상 부재군
8: 칩 수납부
8a: 개구
8b: 바닥부
8c: 측벽부
8d: 바닥부 통과 구멍
8e: 측벽부 통과 구멍
11: 적층 세라믹 소체
11a: 비도전체층
12: 제1 내부전극층
13: 제2 내부전극층
14: 제1 외부전극
15: 제2 외부전극
21: 미소성의 적층 세라믹 소체
21a: 세라믹 그린시트
22, 23: 내부전극용 페이스트
100: 적층 세라믹 콘덴서(세라믹 전자부품)
1~7: Linear members
1G: First line member group
2G: Second line member group
3G: Third line member group
4G: 4th line member group
5G: Fifth Line Member Group
6G: 6th Line Member Group
7G: 7th Line Member Group
8: Chip storage unit
8a: opening
8b: bottom part
8c: side wall portion
8d: bottom through hole
8e: Side wall through hole
11: Multilayer ceramic body
11a: non-conductive layer
12: first internal electrode layer
13: second internal electrode layer
14: first external electrode
15: Second external electrode
21: Unfired multilayer ceramic body
21a: Ceramic green sheet
22, 23: Paste for internal electrodes
100: Multilayer ceramic condenser (ceramic electronic components)

Claims (11)

세로방향과, 상기 세로방향에 직교하는 가로방향과, 상기 세로방향 및 상기 가로방향에 직교하는 높이방향을 가지며,
상기 높이방향에서 상방이 개구된 복수개의 칩 수납부를 포함하고,
상기 복수개의 칩 수납부 각각에 길이(L1), 폭(W1), 두께(T1)(L1>W1≥T1)의 직방체 형상의 가공 전 워크를 수납한 후에 상기 가공 전 워크에 가공을 실시하고, 상기 가공 전 워크를 가공 후 워크에 가공하는 것을 상정한 전자부품 제조용 지그로서,
상기 높이방향에 적층된 복수개의 선상 부재군을 가지며,
상기 선상 부재군은 각각, 서로 평행하게 이간되어 배치된 복수개의 선상 부재를 포함하고,
상기 높이방향으로 보았을 때, 소정의 층에 적층된 상기 선상 부재군의 상기 선상 부재와, 인접하는 다른 층에 적층된 다른 상기 선상 부재군의 상기 선상 부재가 서로 교차하며,
상기 칩 수납부는 각각, 상기 가공 전 워크를 상기 높이방향의 하방으로부터 지지하는 바닥부와, 인접하는 다른 상기 칩 수납부를 구획하는 측벽부를 가지며,
상기 바닥부가 하나의 상기 선상 부재군에 속하는 1개 이상의 상기 선상 부재에 의해 구성되고,
상기 측벽부가 하나의 상기 선상 부재군에 속하는 1개의 상기 선상 부재이거나 또는 2개 이상의 상기 선상 부재군에 각각 속하는 2개 이상의 상기 선상 부재에 의해 구성되며,
상기 칩 수납부에 길이(L2), 폭(W2), 두께(T2)(W2≥T2)의 가상의 직방체를 길이방향으로 삽입했을 때, 상기 바닥부에 접촉 가능하면서 폭(W2)×두께(T2)가 최대가 되는 직방체를 최대 절단면 직방체로 하고,
상기 최대 절단면 직방체가 상기 칩 수납부의 상기 바닥부에 접촉했을 때의, 상기 최대 절단면 직방체의 상기 바닥부에 접촉한 단면(端面)을 상기 칩 수납부의 최대 가상 바닥면으로 했을 때, 상기 최대 가상 바닥면은 긴 변(d1) 및 짧은 변(d2)(d1=d2이어도 됨)을 가지며,
상기 최대 가상 바닥면으로부터 법선방향으로 연장되는 상기 최대 가상 바닥면과, 상방에서 1번째로 적층된 상기 선상 부재군에 속하는 상기 선상 부재의 천장면 사이의 치수를 상기 칩 수납부의 최대 깊이(Zmax)로 하고,
상기 최대 가상 바닥면으로부터 법선방향으로 연장되는 상기 최대 가상 바닥면과, 위에서 2번째로 적층된 상기 선상 부재군에 속하는 상기 선상 부재의 천장면 사이의 치수를 상기 칩 수납부의 최소 깊이(Zmin)로 했을 때,
복수개의 상기 칩 수납부 중 식(1) 및 식(2)를 만족하는 모든 상기 칩 수납부가 식(3)~식(7)을 모두 만족하는, 전자부품 제조용 지그.
W1<d1…(1)
T1<d2…(2)
d1<2W1…(3)
d2<2T1…(4)
1/2×L1<Zmin…(5)
Zmax<3/2×L1…(6)
d1<L1…(7)
It has a vertical direction, a horizontal direction orthogonal to the vertical direction, and a height direction orthogonal to the vertical direction and the horizontal direction,
It includes a plurality of chip storage portions open upward in the height direction,
After storing a rectangular parallelepiped-shaped workpiece with a length (L1), a width (W1), and a thickness (T1) (L1>W1≥T1) in each of the plurality of chip storage units, processing is performed on the workpiece before processing, A jig for manufacturing electronic components assuming that the workpiece before processing is processed into a workpiece after processing,
It has a plurality of linear member groups stacked in the height direction,
The linear member group each includes a plurality of linear members arranged in parallel and spaced apart from each other,
When viewed in the height direction, the linear members of the linear member group laminated on a predetermined layer and the linear members of another linear member group laminated on another adjacent layer intersect each other,
Each of the chip storage units has a bottom portion that supports the workpiece before processing from below in the height direction, and a side wall portion that partitions another adjacent chip storage portion,
The bottom portion is composed of one or more linear members belonging to one linear member group,
The side wall portion is composed of one linear member belonging to one linear member group or two or more linear members each belonging to two or more linear member groups,
When a virtual rectangular parallelepiped with length (L2), width (W2), and thickness (T2) (W2 ≥ T2) is inserted into the chip storage unit in the longitudinal direction, the width (W2) × thickness ( The cuboid with the maximum T2) is considered the maximum cutting surface cuboid,
When the maximum cross-section rectangular cuboid is in contact with the bottom of the chip accommodating section, and the cross section in contact with the bottom of the maximum cross-section cuboid is taken as the maximum virtual bottom surface of the chip accommodating section, the maximum The virtual floor surface has a long side (d1) and a short side (d2) (d1=d2 may be optional),
The dimension between the maximum virtual floor extending in the normal direction from the maximum virtual floor and the ceiling surface of the linear member belonging to the linear member group first stacked from above is defined as the maximum depth of the chip storage portion (Zmax) ),
The minimum depth of the chip storage portion (Zmin) is the dimension between the maximum virtual floor extending in the normal direction from the maximum virtual floor and the ceiling surface of the linear member belonging to the linear member group stacked second from the top. When ,
A jig for manufacturing electronic components, wherein all of the chip accommodating parts that satisfy Equations (1) and (2) among the plurality of chip accommodating parts satisfy all of Equations (3) to (7).
W1<d1… (One)
T1<d2… (2)
d1<2W1… (3)
d2<2T1… (4)
1/2×L1<Zmin… (5)
Zmax<3/2×L1… (6)
d1<L1… (7)
제1항에 있어서,
상방에서 1번째로 적층된 상기 선상 부재군에 속하면서 상기 측벽부를 구성하는 상기 선상 부재 중 적어도 일부의 것의 절단면이 원형이면서 상기 절단면의 가장 작은 직경의 크기를 최소 직경(R1min)으로 했을 때,
식(1) 및 식(2)를 만족하는 모든 칩 수납부에서 다음의 식(8)을 만족하는, 전자부품 제조용 지그.
(W12+(1/4)×L12)1/2-R1min<d1…(8)
According to paragraph 1,
When the cut surface of at least some of the linear members constituting the side wall and belonging to the linear member group first stacked from above is circular and the size of the smallest diameter of the cut surface is set to the minimum diameter (R1min),
A jig for manufacturing electronic components that satisfies the following equation (8) in all chip storage parts that satisfy equations (1) and (2).
(W1 2 +(1/4)×L1 2 ) 1/2 -R1min<d1… (8)
제1항 또는 제2항에 있어서,
상기 칩 수납부에 수납되어서 가공된 상기 가공 후 워크가 길이(L3), 폭(W3), 두께(T3)(L3>W3≥T3)의 직방체 형상이며,
식(1) 및 식(2)를 만족하는 모든 칩 수납부에서 다음의 식(9)를 만족하는, 전자부품 제조용 지그.
(Zmax-L3)<1/2×R1min…(9)
According to claim 1 or 2,
The processed workpiece stored in the chip storage unit has a rectangular parallelepiped shape with a length (L3), a width (W3), and a thickness (T3) (L3>W3≥T3),
A jig for manufacturing electronic components that satisfies the following equation (9) in all chip storage parts that satisfy equations (1) and (2).
(Zmax-L3)<1/2×R1min… (9)
제1항 내지 제3항 중 어느 한 항에 있어서,
적어도 하나의 상기 선상 부재군에서,
이간되어 배치된, 인접하는 2개의 상기 선상 부재의 중심간 거리인 배치 피치가 부분적으로 다른, 전자부품 제조용 지그.
According to any one of claims 1 to 3,
In at least one group of linear members,
A jig for manufacturing electronic components in which the arrangement pitch, which is the distance between the centers of the two adjacent linear members arranged apart from each other, is partially different.
제4항에 있어서,
가장 큰 상기 배치 피치의 크기가, 가장 작은 상기 배치 피치의 120% 이상인, 전자부품 제조용 지그.
According to paragraph 4,
A jig for manufacturing electronic components, wherein the size of the largest batch pitch is 120% or more of the smallest batch pitch.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 높이방향에서 복수개의 부분으로 분리 가능하고,
상기 부분은 각각 2개 이상의 상기 선상 부재군에 속하는 상기 선상 부재를 포함하여 구성되는, 전자부품 제조용 지그.
According to any one of claims 1 to 5,
Can be separated into a plurality of parts in the height direction,
A jig for manufacturing electronic components, wherein the portion includes two or more linear members belonging to the linear member group.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 선상 부재 중 일부의 것이, 다른 일부 또는 다른 전부의 것과 상이한 특이한 특징을 포함한, 전자부품 제조용 지그.
According to any one of claims 1 to 6,
A jig for manufacturing electronic components, wherein some of the linear members include unique features that are different from those of some or all of the other linear members.
제7항에 있어서,
상기 상이한 특이한 특징이 색인, 전자부품 제조용 지그.
In clause 7,
The above different and unique features are indicative of the jig for manufacturing electronic components.
복수개의 청구항 1에 기재된 가공 전 워크를 준비하는 가공 전 워크 준비 공정과,
제1항 내지 제8항 중 어느 한 항에 기재된 전자부품 제조용 지그의 상기 칩 수납부에 상기 가공 전 워크를 수납하는 가공 전 워크 수납 공정과,
상기 지그의 상기 칩 수납부에 수납된 상기 가공 전 워크를 각각 가공하여 가공 후 워크로 하는 워크 가공 공정과,
상기 가공 후 워크를 상기 지그의 상기 칩 수납부로부터 꺼내는 가공 후 워크 꺼냄 공정을 포함한, 전자부품의 제조 방법.
A pre-processing work preparation process for preparing a pre-processing work as set forth in claim 1;
A pre-processing work storage step of storing the pre-processing work in the chip storage portion of the electronic component manufacturing jig according to any one of claims 1 to 8;
A work machining process of processing each of the pre-machined works stored in the chip storage portion of the jig to obtain a after-machined work,
A method of manufacturing an electronic component, including a post-processed work removal process of removing the processed work from the chip storage portion of the jig.
제9항에 있어서,
상기 가공 전 워크 수납 공정이,
상기 지그 상에 복수개의 상기 가공 전 워크를, 위치 및 방향을 규제하지 않고 거치하고,
상기 지그에 진동을 주는 및/또는 상기 지그를 경사시킴으로써, 상기 지그 상에 거치된 복수개의 상기 가공 전 워크를 상기 칩 수납부에 수납하는 것인, 전자부품의 제조 방법.
According to clause 9,
The work storage process before the above processing,
Holding a plurality of the pre-processed works on the jig without restricting their positions and directions,
A method of manufacturing an electronic component, wherein the plurality of unprocessed works mounted on the jig are stored in the chip storage unit by vibrating the jig and/or tilting the jig.
제9항 또는 제10항에 있어서,
상기 워크 가공 공정이, 상기 가공 전 워크를 상기 지그와 함께 가열하고, 상기 가공 전 워크를 소성하는 소성 공정인, 전자부품의 제조 방법.
According to claim 9 or 10,
A method of manufacturing an electronic component, wherein the work processing step is a firing step of heating the work before processing with the jig and firing the work before processing.
KR1020237028077A 2021-02-22 2021-11-20 Jig for manufacturing electronic components and method of manufacturing electronic components KR20230133355A (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021026441 2021-02-22
JPJP-P-2021-026441 2021-02-22
PCT/JP2021/042703 WO2022176297A1 (en) 2021-02-22 2021-11-20 Jig for manufacturing electronic component and method for manufacturing electronic component

Publications (1)

Publication Number Publication Date
KR20230133355A true KR20230133355A (en) 2023-09-19

Family

ID=82931361

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237028077A KR20230133355A (en) 2021-02-22 2021-11-20 Jig for manufacturing electronic components and method of manufacturing electronic components

Country Status (4)

Country Link
JP (1) JPWO2022176297A1 (en)
KR (1) KR20230133355A (en)
CN (1) CN116670787A (en)
WO (1) WO2022176297A1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6259943B2 (en) 1979-07-10 1987-12-14 Tamura Electric Works Ltd
JP2008177188A (en) 2007-01-16 2008-07-31 Tdk Corp Tool for chip electronic component

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3629007B2 (en) * 2001-06-21 2005-03-16 Tdk株式会社 Method and apparatus for baking terminal electrodes of ceramic electronic components
JP2012144433A (en) * 2012-04-20 2012-08-02 Tdk Corp Degreasing tool
JP6462102B2 (en) * 2017-12-11 2019-01-30 三井金属鉱業株式会社 Ceramic lattice
JP7193001B2 (en) * 2019-08-23 2022-12-20 株式会社村田製作所 Jigs for chip-shaped electronic components

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6259943B2 (en) 1979-07-10 1987-12-14 Tamura Electric Works Ltd
JP2008177188A (en) 2007-01-16 2008-07-31 Tdk Corp Tool for chip electronic component

Also Published As

Publication number Publication date
CN116670787A (en) 2023-08-29
JPWO2022176297A1 (en) 2022-08-25
WO2022176297A1 (en) 2022-08-25

Similar Documents

Publication Publication Date Title
KR102044370B1 (en) Multilayer ceramic capacitor and multilayer-ceramic-capacitor-mounted structure
US10062512B2 (en) Multilayer ceramic electronic component
KR100370670B1 (en) Inductor element and manufacturing method thereof
KR101634598B1 (en) Multilayer ceramic electronic component, series of electronic components stored in a tape, and method of manufacturing multilayer ceramic electronic component
US20120243143A1 (en) Electronic component
US10510488B2 (en) Multilayer ceramic capacitor
US11398353B2 (en) Multilayer ceramic capacitor
JP2021005665A (en) Multilayer ceramic capacitor
JPH05101996A (en) Manufacture of chip component
JPH03108306A (en) Manufacture of multilayer capacitor
JP2017143129A (en) Multilayer ceramic capacitor
KR20230133355A (en) Jig for manufacturing electronic components and method of manufacturing electronic components
US9961815B2 (en) Series of electronic components stored in a tape, manufacturing method for series of electronic components stored in a tape, and electronic component
KR100676035B1 (en) Multi layer ceramic capacitor
JP2009239204A (en) Manufacturing method for electronic component
WO2022176296A1 (en) Method for manufacturing ceramic electronic component
JPH09153430A (en) Chip-shaped circuit component and its manufacture
JPH03178112A (en) Compound chip part
KR100937298B1 (en) Electronic component and method for forming external electrodes thereof
JP3089922B2 (en) Manufacturing method of ceramic laminated electronic component
US20140238578A1 (en) Method for manufacturing monolithic ceramic electronic component
WO2023127469A1 (en) Multilayer ceramic capacitor
KR20200025972A (en) Multilayer capacitor
WO2024047980A1 (en) Multilayer ceramic capacitor
WO2023127470A1 (en) Method for producing multilayer ceramic capacitor