KR20220024162A - 발광 다이오드를 구비한 축형 광전자 장치 및 그 제조 방법 - Google Patents

발광 다이오드를 구비한 축형 광전자 장치 및 그 제조 방법 Download PDF

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KR20220024162A
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마리옹 그뤼아
브루노-쥘 도댕
월프 시하위
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알레디아
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
유니베르시떼 그르노블 알프스
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Abstract

본 발명은, 광전자 장치(55; 58; 60; 65)로서, 하나 또는 복수의 발광 다이오드(DEL)를 포함하며, 각각의 발광 다이오드는 3차원 반도체 소자(26), 3차원 반도체 소자 상에 놓여 있는 능동 영역(40) 및 능동 영역을 덮는 반도체 층의 스택(42)을 포함하고, 능동 영역은 복수의 양자 우물(50)을 포함하며, 스택은 복수의 양자 우물과 기계적 접촉하는, 광전자 장치에 관한 것이다.

Description

발광 다이오드를 구비한 축형 광전자 장치 및 그 제조 방법
본 특허출원은 프랑스 특허출원 FR19/06899의 우선권 이익을 청구하며, 이 프랑스 특허출원은 본 명세서에서 참조로서 인용된다.
본 발명은 일반적으로, 예컨대 마이크로와이어, 나노와이어, 마이크로미터- 또는 나노미터-범위의 원추, 절두 원추, 피라미드 또는 절두 피라미드 소자와 같은 3차원 반도체 소자를 포함하는 발광 다이오드를 구비한 광전자 장치와, 그러한 장치를 제조하는 방법에 관한 것이다.
각각의 3차원 소자의 상면에 형성된 능동 영역을 포함하는 축형 발광 다이오드의 개선이 여기서 더 구체적으로 고려된다. 발광 다이오드에 의해 전달되는 전자기 조사선 대부분이 방출되는 구역을 발광 다이오드의 능동 영역이라고 한다.
여기서 고려되는 3차원 소자는 III족 원소와 V족 원소(예컨대, 질화갈륨(GaN))를 주로 포함하는 반도체 소재 - 이후 III-V 화합물이라고 함 - 를 포함한다. 그러한 장치는 예컨대 특허 US9728680에 기재되어 있다.
각각의 능동 영역은 관련 3차원 반도체 소자 - 일반적으로 제1 도전형으로 도핑됨 - 와 이 반도체 소자와 동일한 III-V 화합물이며 정반대 도전형으로 도핑된 반도체 층 사이에 삽입된다.
일례에 따르면, 능동 영역은 가둠(confinement) 수단을 포함할 수 도 있다. 능동 영역은, 3차원 반도체 소자 및 반도체 층의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖는 반도체 소재의 층을 포함하며 바람직하게는 2개의 배리어 층 사이에 개삽되어 전하 캐리어의 가둠을 개선하는 적어도 하나의 양자 우물을 포함할 수 도 있으며, 배리어 층은 3차원 반도체 소자와 동일한 소재로 만들어질 수 도 있으며, 비-계획적으로 도핑될 수 도 있다. 각각의 양자 우물은 제1 III족 원소 - 일반적으로 III-V 화합물의 III족 원소에 대응함 - 와 적어도 하나의 제2 III족 원소를 포함하는 3원 합금을 포함할 수 도 있으며, 각각의 배리어 층은 III-V 화합물을 포함할 수 도 있다.
능동 영역은 양자 우물의 스택을 포함하여 능동 영역에 의해 방출되는 광량을 증가시킬 수 도 있다. 그러나 특히 홀의 확산 길이가 전자 확산 길이보다 훨씬 작다는 점으로 인해, 능동 영역의 양자 우물의 일부분만이 동작 시 광을 방출할 수 있다.
그에 따라, 본 발명의 목적은 앞서 기재한 광전자 장치 및 그 제조 방법의 단점을 적어도 부분적으로 극복하는 것이다.
실시형태의 다른 목적은 축형 발광 다이오드를 구비한 광전자 장치의 방출 성능을 개선하는 것이다.
일 실시형태는, 광전자 장치로서, 하나 또는 복수의 발광 다이오드를 포함하며, 각각의 발광 다이오드는 3차원 반도체 소자, 3차원 반도체 소자 상에 놓여 있는 능동 영역 및 능동 영역을 덮는 반도체 층의 스택을 포함하고, 능동 영역은 복수의 양자 우물을 포함하며, 상기 스택은 복수의 양자 우물과 기계적 접촉하는, 광전자 장치를 제공한다.
일 실시형태에 따르면, 각각의 능동 영역은 베이스, 측면 및 상면을 포함하며, 베이스는 3차원 반도체 소자 상에 놓여 있고, 양자 우물은 측면 상에서 노출되는 에지를 포함하며, 상기 스택은 측면과 상면을 덮는다.
일 실시형태에 따르면, 각각의 능동 영역은, 3차원 반도체 소자 상에 놓여 있는 그 베이스를 갖는 1/2 정점각(β)의 피라미드 또는 절두 피라미드 형상을 갖는다.
일 실시형태에 따르면, 각도(β)는 0°보다 크고, 바람직하게는 5°내지 80° 사이의 범위, 더 바람직하게는 20°내지 30° 사이의 범위에 있다.
일 실시형태에 따르면, 반도체 층의 스택은, 스택의 반도체 층을 형성하는 결정질 재료의 성장 방향(C)에 평행한 측벽을 포함한다.
일 실시형태에 따르면, 각각의 능동 영역은, 3차원 반도체 소자 상에 놓여 있는 그 베이스를 갖는 원통 형상을 갖는다.
일 실시형태에 따르면, 3차원 반도체 소자는 평행 축을 따라 연장하며, 각각의 3차원 반도체 소자는 하부와, 하부에 대해 나팔 모양이며 1/2 정점각(α)의 절두체 내에 내접하는 상부를 포함한다.
일 실시형태에 따르면, 각도(α)는 0°보다 크고, 바람직하게는 5°내지 50° 사이의 범위, 더 바람직하게는 5°내지 30° 사이의 범위에 있다.
일 실시형태에 따르면, 각각의 3차원 반도체 소자의 적어도 일부분이 마이크로와이어, 나노와이어 또는 마이크로미터- 또는 나노미터-범위의 절두 원추 소자이다.
일 실시형태에 따르면, 3차원 반도체 소자는 III-V 화합물을 포함한다.
일 실시형태에 따르면, 3차원 반도체 소자는 n-타입 도핑되어 있다.
일 실시형태에 따르면, 각각의 스택은 p-타입 도핑된 III-V 화합물로 형성된 반도체 층을 포함한다.
일 실시형태에 따르면, 각각의 스택은 적어도 하나의 전자-차단 층을 포함한다.
일 실시형태에 따르면, 각각의 양자 우물은 제1 III족 원소, III-V 화합물의 V족 원소, 및 제2 III족 원소를 포함하는 3원 합금을 포함한다.
일 실시형태에 따르면, 광전자 장치는 3개 내지 10개의 양자 우물을 포함한다.
일 실시형태에 따르면, 상기 스택은 각각의 양자 우물과 기계적 접촉한다.
일 실시형태는, 하나 또는 복수의 발광 다이오드를 포함하는 광전자 장치를 제조하는 방법으로서, 각각의 발광 다이오드에 대해, 3차원 반도체 소자를 형성하는 단계, 3차원 반도체 소자 상에 놓여 있는 능동 영역을 형성하는 단계, 및 능동 영역을 덮는 반도체 층의 스택을 형성하는 단계를 포함하며, 능동 영역은 복수의 양자 우물을 포함하며, 상기 스택은 복수의 양자 우물과 기계적 접촉하는, 광전자 장치 제조 방법을 또한 제공한다.
일 실시형태에 따르면, 3차원 반도체 소자는 III-V 화합물을 포함한다. 각각의 양자 우물은 제1 III족 원소, III-V 화합물의 V족 원소, 및 제2 III족 원소를 포함하는 3원 합금을 포함한다. 양자 우물은 III-V 화합물을 포함하는 배리어 층에 의해 분리되고, 각각의 배리어 층의 성장에서, III-V 화합물의 III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비가 1보다 작다.
그에 따라, 일 실시형태는 발광 다이오드를 포함하는 광전자 장치를 제조하는 방법으로서, 3차원 반도체 소자를 형성하는 단계를 포함하며, 상기 3차원 반도체 소자는 평행 축을 따라 연장하며, III-V 화합물로 만들어지고, 각각의 3차원 반도체 소자는 하부와, 하부에 대해 나팔 모양이며 1/2 정점각(α)을 갖는 절두체 내에 내접하는 상부를 포함하는, 광전자 장치 제조 방법을 제공한다. 이 방법은, 각 반도체 소자에 대해, 상부의 상면을 덮는 능동 영역을 형성하는 단계와, 10mPa보다 낮은 압력에서 증기 퇴적에 의해, 각도(θIII) 만큼 경사진 제1 방향을 따른 III족 원소의 흐름과, 수직 축에 대해 각도(θV) 만큼 경사진 제2 방향을 따른 V족 원소의 흐름을 사용하여, 능동 영역을 덮는 III-V 화합물의 적어도 하나의 반도체 층을 형성하는 단계를 더 포함하며, 2개의 각도(θIII와 θV) 중 가장 큰 각도는 각도(α)보다 작다.
일 실시형태에 따르면, 반도체 층은 분자 빔 에피택시에 의해 형성된다.
일 실시형태에 따르면, III/V 비는, 반도체 층 형성 단계에서, 1.4보다 작으며, 바람직하게는 1.3보다 작다.
일 실시형태에 따르면, 각도(α)는 0°보다 크고, 바람직하게는 5°내지 50° 사이의 범위, 더 바람직하게는 5°내지 30° 사이의 범위에 있다.
일 실시형태에 따르면, 3차원 반도체 소자의 상부는 분자 빔 에피택시에 의해 형성된다.
일 실시형태에 따르면, III/V 비는, 3차원 반도체 소자의 상부를 형성하는 단계에서, 1.1보다 크다.
일 실시형태에 따르면, 3차원 반도체 소자의 하부는 분자 빔 에피택시에 의해 형성된다.
일 실시형태에 따르면, III/V 비는, 3차원 반도체 소자의 하부를 형성하는 단계에서, 1.4보다 작다.
일 실시형태에 따르면, 3차원 반도체 소자의 상부를 형성하는 단계 동안의 온도는 3차원 반도체 소자의 하부를 형성하는 단계 동안의 온도보다 적어도 50℃ 만큼 더 낮다.
일 실시형태에 따르면, 능동 영역은 분자 빔 에피택시에 의해 형성된다.
일 실시형태에 따르면, 3차원 반도체 소자의 하부는 마이크로와이어, 나노와이어, 마이크로미터- 또는 나노미터-범위의 원추 소자 또는 마이크로미터- 또는 나노미터-범위의 절두 원추 또는 피라미드 소자이다.
일 실시형태에 따르면, 능동 영역은, 발광 다이오드에 의해 공급되는 전자기 조사선 대부분이 방출되게 하는 구역이다.
전술한 특성과 장점 및 기타 특성과 장점은, 예시를 들어 주어지며 수반하는 도면을 참조하여 제한되지는 않는 특정한 실시형태에 대한 다음의 설명에서 상세하게 기재될 것이다.
도 1은 축형 발광 다이오드를 구비한 광전자 장치의 일례의 부분 간략화한 횡단면도이다.
도 2는 발광 다이오드를 구비한 광전자 장치의 발광 다이오드의 능동 영역의 양자 우물의 전류 밀도의 변동 - 시뮬레이션에 의해 구함 - 의 곡선이다.
도 3 내지 도 6 각각은 축형 발광 다이오드를 포함하는 광전자 장치의 일 실시형태를 도시한다.
도 7a 내지 도 7d는 도 5에 도시한 광전자 장치를 제조하는 방법의 다른 실시형태의 연속 단계에서 구한 구조의 부분 간략화한 횡단면도이다.
도 8은 주사 전자 현미경에 의해 구한 도 5의 장치의 일부분의 이미지이다.
도 9 및 도 10 각각은 TEM 및 EDX에 의해 구한 도 3에 도시한 광전자 장치의 발광 다이오드의 단부의 이미지를 포함한다.
도 11은 도 3에 도시한 광전자 장치의 발광 다이오드의 단부의 EBIC 전류 이미지이다.
동일한 구성요소는 여러 도면들에서 동일한 참조번호로 표시된다. 특히, 여러 실시형태와 공통인 구조적 및/또는 기능적 구성요소는 동일한 참조번호를 가질 수 도 있으며, 동일한 구조, 치수 및 소재 특성을 가질 수 있다. 명확성을 위하여, 기재된 실시형태의 이해를 위하여 사용할 수 있는 단계와 구성요소만이 도시되며 상세하게 설명된다. 특히, 광전자 장치 바이어싱 및 제어 수단은 잘 알려져 있으며 설명하지 않을 것이다.
다음의 설명에서, 용어 "앞", "뒤", "상면", "바닥면", "왼쪽", "오른쪽" 등과 같은, 절대 위치 또는 "위", "아래", "상측", "하측" 등과 같은 상대적 위치를 한정하는 용어, 또는 용어 "수평", "수직", 등과 같은 방향을 한정하는 용어가 언급되는 경우에, 도면의 방향을 언급하는 것이거나 정상 사용 위치에서의 광전자 장치를 언급하는 것이다. 다음의 설명에서, 소자가 원통면에 의해 또는 2개의 평행 평면에 의해 경계가 정해지는 입체에 대응할 때 이 소자는 "원통 형상"을 가지며, 원통면은, 평행한 축 주위를 회전하고 있는 이동 직선에 의해 생성되는 면임을 고려해야 한다. 그에 따라, 각주 형상은 원통 형상의 특정 예이다. 다음의 설명에서, 소자가 원추, 즉 평면과 원추면에 의해 경계가 정해지는 입체에 대응할 때 "원추 형상"을 가지며, 원추면은 정점이라고 하는 고정점과 폐쇄된 곡선을 따르는 가변점을 통해 진행하는 직선에 의해 생성되는 면이고, 여기서 평면은 정점을 포함하지 않으며 원추면을 절단함을 고려해야 한다. 또한, 소자가, 그 상부를 가졌고, 제거된 정점을 포함하는 원추에 대응할 때 "절두 원추" 형상을 가짐을 고려해야 한다.
3원 합금이라고 하는 것은, 3개의 원소(예컨대, 2개의 III족 원소와 하나의 V족 원소)로 본래 형성되는 합금이지만, 물론 이 합금은 다른 원소(예컨대, III족)와 관련될 수 도 있으며, 그 후 예컨대 4원 합금과 같은 더 복잡한 합금을 형성할 수 도 있다.
달리 지정하지 않는다면, 표현 "대략", "약", "실질적으로", 및 "정도"는 10% 내 및 바람직하게는 5% 내를 나타낸다. 또한, 여기서, 용어 "절연" 및 "도전성"은 각각 "전기 절연" 및 "전기 도전성"을 나타냄을 고려해야 한다.
본 설명은, 마이크로와이어, 나노와이어, 마이크로미터- 또는 나노미터-범위의 원추 소자, 또는 마이크로미터- 또는 나노미터-범위의 절두 원추 소자와 같은 3차원 반도체 소자를 포함하는 광전자 장치에 관한 것이다. 특히, 원추 또는 절두 원추 소자는 원형 원추 또는 원형 절두 원추 소자나 피라미드 원추 또는 피라미드 절두 원추 소자일 수 도 있다. 다음의 설명에서, 실시형태는 마이크로와이어 또는 나노와이어를 포함하는 광전자 장치에 대해 설명한다. 그러나 그러한 실시형태는, 예컨대 원추 또는 절두 원추 소자와 같은 마이크로와이어나 나노와이어 외의 반도체 소자에 대해서 구현될 수 도 있다.
용어 "마이크로와이어", "나노와이어", "원추 소자" 또는 "절두 원추 소자"는 예컨대 원통, 원추 또는 절두 원추와 같은 형상을 갖는 3차원 구조물을 나타내며, 이것은 이후 축이라고 하는 주 방향을 따라 신장되며, 5nm와 2.5㎛ 사이의 범위, 바람직하게는 50nm와 1㎛ 사이의 범위에 있는, 마이너 치수라고도 하는 적어도 두 개의 치수와, 메이저 치수라고 하며, 가장 큰 마이너 치수의 1배 이상, 바람직하게는 5배 이상, 더 바람직하게는 10배 이상이며, 예컨대 1㎛ 내지 50㎛의 범위에 있는 제3 치수를 갖는다.
도 1은 축형 발광 다이오드를 구비한 광전자 장치(10)의 일례의 부분 간략화한 횡단면도이다. 광전자 장치(10)는 도 1의 바닥면부터 상면까지:
- 바람직하게는 평면인 평행면(16 및 18)을 포함하는, 예컨대 반도체 기판인 기판(14)으로서, 면(18)은 와이어 성장에 유리하도록 처리된, 기판(14). 이 처리는, 기판(14)의 면(18) 상에서, 와이어 성장에 유리한 소재로 만들어진 시드 층(20)으로서 도 1에 개략적으로 도시된다;
- 시드 층(20)을 덮으며 관통 개구(24)를 포함하는 절연 층(22);
- 평행 축(C)을 갖는 와이어(26)로서, 2개의 와이어(26)가 예컨대 n-타입 도핑되는 것과 같이 제1 도전형으로 적어도 부분적으로 도핑되어 도 1에 도시되어 있는, 와이어(26);
- 각각의 와이어(26)에 대해, 와이어(26)의 상면(30)을 덮는 헤드(28);
- 와이어(26)의 측면을 덮으며 헤드(28)의 측면을 부분적으로 덮는 절연 층(32); 및
- 절연 층(32)을 덮으며 헤드(28)와 접촉하는 전극 층(34).
광전자 장치(10)는 와이어(26)의 베이스를 바이어싱하기 위해 미도시한 다른 전극을 포함한다.
각 헤드(28)는 도 1에서 바닥면에서 상면까지:
- 와이어(26)의 상면(30)을 덮는 능동 영역(40); 및
- 능동 영역(40)을 덮되, 와이어(26)의 도전형과 정반대인 제2 도전형 - 예컨대 p-타입 도핑됨 - 이며 능동 영역(40)을 덮는 도핑된 반도체 층(44)을 포함하는 반도체 스택(42).
각각의 와이어(26) 및 관련 헤드(28)에 의해 형성된 조립체가 축방향 구성에서 발광 다이오드(DEL)를 형성한다.
반도체 스택(42)은 능동 영역(40)과 반도체 층(44) 사이에 전자-차단 층(46)과, 능동 영역(40)에 정반대인 측 상에서 반도체 층(44)을 덮는 반도체 본딩 층(48)을 더 포함할 수 도 있으며, 본딩 층(48)은 전극 층(34)으로 덮인다. 능동 층(40) 및 반도체 층(44)과 접촉하는 전자-차단 층(46)은 능동 영역(40)에서 전기 캐리어의 존재를 최적화할 수 있다. 본딩 층(48)은 반도체 층(44)과 동일한 소재로 만들어질 수 도 있으며 반도체 층(44)과 동일한 도전형으로 그러나 더 높은 불순물 농도로 도핑될 수 도 있어서, 반도체 층(44)과 전극 층(34) 사이에 오믹 접촉을 형성하게 할 수 있다.
능동 영역(40)은, 발광 다이오드((DEL)에 의해 전달되는 전자기 조사선 대부분이 방출되게 하는 발광 다이오드(DEL)의 영역이다. 일례에 따르면, 능동 영역(40)은 가둠 수단을 포함한다. 능동 영역(40)은, 와이어(26)와 반도체 층(44)의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 반도체 소재의 층을 포함하며, 바람직하게는 2개의 배리어 층 사이에 개삽되어, 전하 캐리어의 가둠을 개선하는 적어도 하나의 양자 우물을 포함할 수 도 있으며, 배리어 층은 와이어(26)와 동일한 소재로 만들어질 수 도 있으며, 비-계획적으로 도핑될 수 도 있다. 능동 영역(40)은 양자 우물의 스택을 포함하여 능동 영역에 의해 방출되는 광량을 증가시킬 수 도 있다. 일례로서, 도 1에서, 2개의 양자 우물(50)과 3개의 배리어 층(52)의 축(C)을 따른 교대배치를 도시하였다. 바람직하게도, 능동 영역(40)은 3개와 10개 사이의 양자 우물(50), 바람직하게는 약 10개의 양자 우물(50)을 포함한다.
그러나 특히 홀의 확산 길이가 전자 확산 길이보다 훨씬 작다는 점으로 인해, 능동 영역(40)의 양자 우물의 일부분만이 동작 시 광을 방출할 수 있다. 와이어(26)가 n-타입 도핑되며 반도체 층(44)이 p-타입 도핑된 경우에, 반도체 층(44) 측 상의 제1 2개의 양자 우물들만이 동작 시 광을 방출할 것이다. 사실, 능동 영역의 소정의 양자 우물에 도달하기 위해, 홀은 소정의 양자 우물과 p-타입 도핑된 반도체 층 사이에 개삽된 모든 양자 우물을 건너야 한다.
도 2는, 양자 우물로 표시되는 넘버 N°에 따른 발광 다이오드를 포함하는 광전자 장치의 발광 다이오드의 능동 영역의 양자 우물에서의 A/cm2으로 표현되는 전류 밀도(J)의 변동(C1, C2 및 C3) - 시뮬레이션에 의해 구함 - 의 곡선을 도시한다. 시뮬레이션에 있어서, 와이어(26)는 n-타입으로 도핑된 GaN으로 만들어졌고, 반도체 층(44)은 p-타입으로 도핑된 GaN으로 만들어졌다. 능동 영역(40)은, 횡축 상에서 넘버 1 내지 6으로 표시되는 6개의 연속 양자 우물(50)의 스택을 포함하며, 넘버 1로 표시된 양자화 우물(50)은 반도체 와이어(26)에 가장 가까운 우물이며, 넘버 6으로 표시된 양자 우물(50)은 반도체 층(44)에 가장 가까운 우물이다. 각각의 양자 우물(50)은 In0 , 14Ga0 ,86N으로 만들어졌고, 각각의 배리어 층(52)은 비-계획적으로 도핑된 GaN으로 만들어졌다. 각각의 곡선(C1, C2 및 C3)은, "반도체에서의 무질서의 국부 랜드스케이프 이론. III. 발광 다이오드에서의 캐리어 운반 및 재결합에의 응용"이라는 명칭의 Chi-Kang Li 등의 공개문헌(물리학 리뷰 B 95, 144206(2017))에서 기재한 바와 같이, 프와송의 방정식에 결합되는 드리프트-확산 모델에 따라 결정되었다. 곡선(C1)은, 균일한 조성인 것으로 가정한 양자 우물에서 그 이론치에 대해 50%만큼의 편광 장의 하락을 고려함으로써 결정되었다. 곡선(C2)은, 양자 우물에서 화학 조성의 랜덤 변동을 고려함으로써 결정되었다. 곡선(C3)은, 랜드스케이프 전위 공식에서 화학 조성 변동을 고려함으로써 결정되었다. 고려한 이론적 변형이 무엇이든 간에, 모든 이들 시뮬레이션에 의하면, 전자/홀 재결합이 2개의 넘버 5 및 6 양자 우물(50)에서, 즉 반도체(44)에 가장 가까운 2개의 양자 우물(50)에서 발생하며, 이들 양자 우물(50)은 그에 따라 광을 방출할 수 있는 반면, 그에 따라 넘버 1 내지 4의 양자 우물(52)에서는 전자/홀 재결합은 없으며 그에 따라 광을 방출할 수 없다.
와이어(26), 능동 영역(40) 및 반도체 스택(42)을 포함하는 광전자 장치(10)를 제조하는 방법의 일례는, 와이어(26)의 축(C)을 따른 결정 성장에 유리한 성장 방법을 구현한다. 와이어 성장 방법은 화학 증기 퇴적(CVD: Chemical Vapor Deposition) 또는 금속-유기 기상 에피택시(MOCVD: Metal-Organic Vapor Phase Epitaxy) 타입 - 금속-유기 기상 에피택시(MOVPE)로도 알려짐 - 또는 플라즈마-지원 MOCVD(PA-MOCVD)의 방법이거나, 분자 빔 에피택시(MBE: Molecular Beam Epitaxy), 가스-소스 MBE(GSMBE), 금속-유기 MBE(MOMBE), 플라즈마-지원 MBE(PA-MBE), 원자 층 퇴적(ALD) 또는 수소화 기상 에피택시 또는 할라이드 기상 에피택시(HVPE: Halide Vapor Phase Epitaxy)와 같은 방법이 사용될 수 도 있다. 그러나 예컨대 화학 배쓰 퇴적(CBD: Chemical Bath Deposition), 열수 처리, 액체 에어로졸 열분해 또는 전착(electrodeposition)과 같은 전기화학 처리가 사용될 수 도 있다.
발명자들에 의하면, 적어도 능동 영역(40)을 형성하는 단계 및/또는 반도체 스택(42)을 형성하는 단계를 위한 특정 성장 방법을 구현함으로써, 각각의 양자 우물(50)과 직접 접촉하는 반도체 스택(42)을 구할 수 있다.
광전자 장치를 제조하는 방법의 일례는, 축방향 결정 성장에 유리하도록 성장 파라미터를 변경함으로써 양자 우물의 측방향 에지가 측면 상에서 노출되도록 능동 영역(40)을 형성하는 단계와, 능동 영역의 상면 상 및 능동 영역의 측면 상의 결정 성장에 유리하도록 성장 파라미터를 변경함으로써 반도체 스택(42)을 형성하는 단계를 포함한다. 반도체 스택(42)의 반도체 층은 이때 양자 우물의 측방향 에지와 기계적 접촉하게 된다. 각각의 양자화 우물로의 홀의 주입은 그에 따라 양자 우물의 측방향 에지를 통해 발생할 수 도 있다. 또한, 스택(42)과 능동 영역(40) 사이의 교환 표면적은, 2개의 평면 사이의 접촉 표면적에 대응하는 도 1에서의 타입의 교환 표면적에 대해 증가한다.
도 3은, 광전자 장치(55)의 일례의 부분 간략화한 횡단면도이다. 광전자 장치(55)는 도 1에 도시한 광전자 장치(10)의 모든 소자를 포함하며, 차이점은, 능동 영역(40)이 경사진 측면(56)과 상면(57)을 구비한 피라미드 형상을 갖는다는 점이다. 능동 영역(40)에서, 양자 우물(50)과 배리어 층(52)을 형성하는 층은 실질적으로 평면이다. 층(44, 46 및 48)의 스택(42)은 능동 영역(40)의 측면(56)과 상면(57)을 덮는다. 그리하여, 층(44 및 46)은 각각의 양자 우물(50)의 측방향 에지 정반대편에 위치한다. 측면(56)은 와이어(26)의 축(C)에 대해 각도(β) 만큼 경사져 있다. 일 실시형태에 따르면, 각도(β)는 0°내지 80° 사이, 바람직하게는 10°내지 45° 사이, 더 바람직하게는 20°내지 30° 사이의 범위에 있다. 이로 인해 스택(42)과 각각의 양자 우물(50) 사이의 접촉 영역을 얻을 수 있다. 전기 도전 및 전기 분배는 그에 따라 전체 능동 영역(40)에 걸쳐서 능동 영역(40)의 모든 양자 우물(50)에서 개선된다. 특히, 능동 영역(40)은 스테이지형 피라미드 또는 절두 스테이지형 피라미드의 형상을 가질 수 도 있다. 각각의 스테이지는 양자 우물(50)에 대응하거나 배리어 층(52)에 대응하며, 이러한 배리어 층(52)은 방향(C)에 실질적으로 수직인 상부 벽과 방향(C)에 실질적으로 평행일 수 있는 측벽을 갖는다.
도 4는 광전자 장치(58)의 일 실시형태의 부분 간략화한 횡단면도이다. 광전자 장치(58)는 도 3에 도시한 광전자 장치(55)의 모든 소자를 포함하며, 차이점은, 능동 영역(40)이 도 1에 도시한 광전자 장치(10)의 능동 영역(40)과 동일한, 즉 원통, 정사각형, 육각형 또는 기타 베이스를 갖는 원통 기하학적 모양, 특히 직각기둥 기하학적 모양을 갖는 형상을 갖는다는 점이다. 능동 층(44, 46 및 48)의 스택(42)은 능동 영역(40)의 측면(56)과 상면(57)을 덮는다. 그에 따라, 층(44, 46 및 48)은 각각의 양자 우물(50)의 측방향 에지의 정반대편에 위치한다. 도 3에 도시한 광전자 장치(55)의 도 4에 도시한 광전자 장치(58)에 대한 장점은, 반도체 스택(42)과 와이어(26) 사이의 전류 통로를 형성할 위험이 하락한다는 점이다. 또한, 능동 영역(40)의 측면(56)의 레벨에서의 스택(42)의 부분들의 두께는, 도 4에 도시한 광전자 장치(58)와 비교하여 도 3에 도시한 광전자 장치(55)가 더 클 수 있으며, 이로 인해 이들 부분들의 전기 저항을 하락시킬 수 있다.
도 5는 광전자 장치(60)의 일 실시형태의 횡단면도이다. 광전자 장치(60)는 도 1에 도시한 광전자 장치(10)의 모든 소자를 포함하며, 차이점은, 각각의 와이어(26)가, 기판(14)으로의 거리가 증가함에 따라 횡단면적이 증가하는 외향-나팔 모양 형상의 상부(64)에서 연장하는 실질적으로 일정한 횡단면을 갖는 하부(62)를 포함한다. 이 도면에서 나타난 바와 같이, 반도체 스택(42)의 층들은 적어도 와이어(26)의 상면 레벨에서 와이어(26)와 접촉하여 연장하지 않는다. 도 5에 도시한 실시형태에서, 상부(64)는 축(C)에 대해 각도(α) 만큼 경사진 실질적으로 평면인 퍼싯(facet)을 포함한다. 일반적으로, 상부(64)의 각도를, 상부(64)가 내삽된 원형 베이스의 축(C)의 절두체의 1/2 정점각이라고 한다. 일 실시형태에 따르면, 각도(α)는 0°보다 크고, 바람직하게는 5°내지 50° 사이, 더 바람직하게는 5°내지 30° 사이이다.
바람직하게도, 각각의 와이어(26)에 있어서, 와이어(26)의 상부(64)의 상면(30)은 와이어(26)의 축(C)에 직각인 실질적으로 평면인 면에 대응한다. 바람직하게도, 상면(30)의 표면적은 와이어(26)의 하부(62)의 횡단면적보다 적어도 20%만큼 크다. 축(C)을 따라 측정한 각각의 와이어(26)의 상부(64)의 높이는 5nm 내지 2㎛, 바람직하게는 20nm 내지 500nm의 범위에 있을 수 도 있다. 축(C)을 따라 측정한 각각의 와이어(26)의 하부(62)의 높이는 200nm 내지 5㎛의 범위에 있을 수 도 있다. 와이어(26)의 횡단면적과 동일한 표면적인 디스크의 직경인, 와이어(26)의 하부(62)의 평균 직경은 50nm 내지 10㎛, 바람직하게는 100nm 내지 2㎛, 바람직하게는 100nm 내지 1㎛의 범위에 있을 수 도 있다. 와이어(26)의 하부(62)의 횡단면은 예컨대, 타원형, 원형 또는 다각형, 특히 직사각형, 정사각형 또는 육각형과 같은 상이한 형상을 가질 수 도 있다.
도 6은 광전자 장치(65)의 일 실시형태의 부분 간략화한 횡단면도이다. 광전자 장치(65)는 도 3에 도시한 광전자 장치(55)의 모든 소자를 포함하며, 차이점은, 와이어(26)가 도 5에 도시한 광전자 장치(60)의 와이어(26)의 구조를 갖는다는 점이다.
와이어(26), 반도체 층(44) 및 본딩 층(48)은 예컨대 III-N 화합물과 같은 III-V 화합물을 주로 포함하는 반도체 소재로 적어도 부분적으로 만들어질 수 도 있다. III족 원소의 예는 갈륨(Ga), 인듐(In) 또는 알루미늄(Al)을 포함한다. III-N 화합물의 예는 GaN, AlN, InN, InGaN, AlGaN 또는 AlInGaN이다. 다른 V족 원소, 예컨대 인 또는 비소가 또한 사용될 수 도 있다. 일반적으로, III-V 화합물에서 원소는 상이한 몰비로 결합될 수 도 있다. 와이어 및 층(44, 48)의 III-V 화합물은 불순물, 예컨대 III-N 화합물의 경우 n-타입 불순물인 실리콘이나 III-N 화합물의 경우 p-타입 불순물인 마그네슘을 포함할 수 도 있다.
능동 영역(40)의 양자 우물이나 양자 우물들의 반도체 소재는 적어도 하나의 추가 원소를 포함시키는 반도체 층(44)과 와이어(26)의 III-V 화합물을 포함할 수 도 있다. 일예로서, GaN을 만들어진 와이어(26)의 경우에, 제2 원소는 예컨대 인듐(In)이다. 제2 원소의 원자 백분율은 발광 다이오드(DEL)의 원하는 광학 속성과 방출 스펙트럼의 함수이다. 와이어(26)의 상부(64)가 계획대로 도핑되지 않을 때, 와이어는 능동 영역(40)의 배리어 층 중 하나를 교체할 수 도 있다.
전자-차단 층(46)은 3원 합금, 예컨대 질화 알루미늄 갈륨(AlGaN)이나 질화 알루미늄 인듐(AlInN)으로 형성될 수 도 있다.
기판(14)은 모노블록 구조에 대응할 수 도 있거나 다른 소재로 만들어진 지지부를 덮는 층에 대응할 수 도 있다. 기판(14)은 바람직하게는 반도체 기판, 예컨대 실리콘, 게르마늄, 탄화 실리콘, GaN이나 GaAs와 같은 III-V 화합물로 만들어진 기판이나, 도전성 기판, 예컨대 특히 구리, 티타늄, 몰리브덴, 니켈이나 강 원료 합금으로 만들어진 금속 기판이나, 사파이어 기판이다. 바람직하게도, 기판(14)은 단결정 실리콘 기판이다. 바람직하게도, 이것이 마이크로전자기술로 구현되는 제조 방법과 호환되는 반도체 기판이다. 기판(14)은 SOI라고도 하는 실리콘-온-절연체 타입의 다층 구조에 대응할 수 도 있다.
시드 층(20)은 와이어(26)의 성장에 유리한 소재로 만들어진다. 일예로서, 시드 층(20)을 형성하는 소재는, 원소의 주기율표의 IV, V 또는 VI 칼럼으로부터의 전이 금속의 질화물, 탄화물 또는 붕소화물이나 이들 화합물의 결합일 수 도 있다. 일예로서, 시드 층(20)은 질화 알루미늄(AlN)으로 만들어질 수 도 있다. 시드 층(20)은 단층 구조를 가질 수 도 있거나, 2개의 층이나 2개보다 많은 층의 스택에 대응할 수 도 있다.
절연 층(22)은 유전체 소재, 예컨대 산화 실리콘(SiO2) 또는 질화 실리콘(SixNy, 여기서 x는 약 3이며, y는 약 4이고, 예컨대 Si3N4)으로 만들어질 수 도 있다. 일예로서, 절연 층(22)의 두께는 5nm 내지 100nm의 범위에 있으며, 예컨대 약 30nm이다. 절연 층(22)은 단층 구조를 가질 수 도 있거나 2개의 층이나 2개보다 많은 층의 스택에 대응할 수 도 있다.
절연 층(32)은 유전체 소재, 예컨대 산화 실리콘(SiO2) 또는 질화 실리콘(SixNy, 여기서 x는 약 3이며, y는 약 4이고, 예컨대 Si3N4)으로 만들어질 수 도 있다. 절연 층(32)은 단층 구조를 가질 수 도 있거나 2개의 층이나 2개보다 많은 층의 스택에 대응할 수 도 있다. 일예로서, 절연 층(32)은 중합체 소재, 무기물 소재 또는 중합체 소재와 무기물 소재로 만들어질 수 도 있다. 일예로서, 무기물 소재는 산화 티타늄(TiO2) 또는 산화 알루미늄(AlxOy, 여기서 x는 약 2이며, y는 약 3이고, 예컨대 Al2O3)이다.
전극 층(34)은 각각의 와이어(26)를 덮는 능동 영역(40)을 바이어싱할 수 있으며 발광 다이오드(DEL)에 의해 방출되는 전자기 조사선에 통로를 제공할 수 도 있다. 전극 층(34)을 형성하는 소재는, 알루미늄이나 갈륨으로 도핑되거나 도핑되지 않는 산화 인듐 주석(ITO), 산화 아연, 또는 그래핀과 같은 투명한 도전 소재일 수 도 있다. 일예로서, 전극 층(34)은 5nm 내지 200nm, 바람직하게는 20nm 내지 50nm의 범위의 두께를 갖는다.
도 7a 내지 도 7d는, 도 5에 도시한 광전자 장치(60) 제조 방법의 다른 실시형태의 연속 단계에서 얻은 구조의 부분 간략화한 횡단면도이다.
도 7a는 단계들:
- 시드 층(20)을 기판(14) 상에 형성하는 단계;
- 시드 층(20) 상에 절연 층(22)을 형성하는 단계;
- 절연 층(22)에 개구(24)를 형성하여, 와이어(24)의 원하는 위치에서 시드 층(20)의 일부분을 노출하는 단계로서, 개구(24)의 직경은 와이어(26)의 하부(62)의 평균 직경에 실질적으로 대응하는, 단계; 및
- 개구(24)의 시드 층(20)으로부터 와이어(26)의 하부(62)를 성장시키는 단계 이후 얻어진 구조를 도시한다.
시드 층(20)과 절연 층(22)은 CVD, 물리 증기 퇴적(PVD) 또는 ALD에 의해 형성될 수 도 있다.
일 실시형태에 따르면, 와이어(26)의 하부(62)를 성장시키는 단계는 PA-MBE에 의해 달성된다. 이 구조는 수직 축을 중심으로 반응기에서 회전하고 있다. 반응기에서의 압력은 10-4Torr(13.3mPa) 내지 10-7Torr(0.0133mPa)의 범위에 있다. 반응기에서의 성장 조건은 그 축(C)을 따라 각각의 와이어(26)의 하부(62)의 우선 성장에 유리하도록 되어 있다. 이것이 의미하는 점은, 축(C)을 따른 와이어(26)의 성장 속도가 축(C)에 수직인 방향을 따른 와이어(26)의 성장 속도보다 바람직하게는 적어도 한 자릿수 크기만큼 훨씬 더 크다는 점이다. III/V 비는 바람직하게는 1.4보다 작고, 특히 0.3 내지 1.4의 범위에 있고, 더 바람직하게는, 0.35 내지 1의 범위에 있으며, 예컨대 약 0.8이다. 반응기에서의 온도는 예컨대 600℃ 내지 1,000℃, 바람직하게는 700℃ 내지 950℃, 더 바람직하게는 800℃ 내지 925℃의 범위에 있으며, 예컨대 약 900℃이다.
도 7b는 와이어(26)의 상부(64)를 성장시키는 단계 후 얻어진 구조를 도시한다. 일 실시형태에 따르면, 와이어(26)의 상부(64)를 성장시키는 단계는 PA-MBE에 의해 달성된다. 이 구조는 수직 축을 중심으로 반응기에서 회전하고 있다. 반응기에서의 압력은 10-4Torr 내지 10-7Torr의 범위에 있다. III/V 비는 바람직하게는 1.1보다 크고, 특히 1.1 내지 2의 범위에 있고, 더 바람직하게는, 1.3 내지 1.6의 범위에 있으며, 예컨대 약 1.4이다. 반응기에서의 온도는, 와이어의 하부(62)가 MBE에 의해 형성될 때 이들 하부(62)를 형성하는 단계에 사용되는 온도보다 낮으며, 바람직하게는 적어도 50℃, 예컨대 550℃ 내지 950℃, 바람직하게는 650℃ 내지 900℃, 더 바람직하게는 750℃ 내지 875℃의 범위에 있으며, 예컨대 약 850℃이다. 이로 인해, 각각의 와이어(26)의 상부(64)의, 바람직하게는 적어도 20% 만큼의 확장을 얻을 수 있다. 앞서 설명한 바와 같이 축(C)과 각도(α)를 형성하는 그 측방향 부분을 갖는 상부(64)를 이때 얻는다.
유리하게도, 와이어(26)의 상부(64)가 PA-MBE에 의해 형성될 때, 능동 영역(40)이 그 내부에 형성되어지는, 각각의 상부(64)의 상면(30)의 표면적의 치수는 상부(64)를 형성하는 단계에 사용되는 III/V 비에 의해 실질적으로 설정되며, 상부(64)가 연장되어 나오는 와이어(26)의 하부(62)의 평균 치수와 실질적으로 독립적이다. 이로 인해, 그에 따라 상부(64)의 상면(30)의 표면의 치수와, 그에 따라 능동 영역(40)의 측방향 치수를 정확히 제어할 수 있다. 이로 인해, 와이어 제조 방법으로부터 야기될 수 도 있는 와이어(26)의 하부(62)의 평균 치수의 변경을 적어도 부분적으로 보상할 수 있다.
또한, 양자 우물에 의해 방출된 조사선의 파장은 양자 우물의 3원 화합물에 포함되는 제2 III족 원소, 예컨대, 인듐의 비율에 특히 의존한다. 이 비율은 그 자체가 능동 영역(40)의 측방향 치수에 의존한다. 이로써, 능동 영역(40)의 측방향 치수의 정확한 제어는 능동 영역(40)에 의해 방출되는 조사선의 파장을 정확히 제어할 수 있게 한다. 발광 다이오드에 의해 방출된 조사선의 파장의 변경은 그에 따라 하락할 수 있다.
도 7c는 능동 영역(40)의 층을 성장시키는 단계 후 얻어진 구조를 도시한다. 일 실시형태에 따르면, 능동 영역(40)의 층을 성장시키는 단계는 1.33mPa(10-5Torr)보다 작은, 바람직하게는 0.0133mPa(10-7Torr)보다 작은 압력에서 진공 성장 방법에 의해 실행되며, 이를 위해, 분자 빔이 그 위에서 결정 성장이 요구되는 표면 상에 투여된다. 성장 방법은 예컨대 MBE 또는 PA-MBE이다. 구조는 수직 축을 중심으로 반응기에서 회전하고 있다. 저압으로 인해, 분자 빔은 준-탄도 거동을 갖는다. 이로써, 와이어(26)의 상면의 나팔 모양 형상은, 분자 빔을 차단하며 적어도 와이어(26)의 상면의 레벨에서 와이어(26)의 측벽 상에서 반도체 스택(42)의 반도체 층의 형성을 방지하는 차폐를 형성한다. 일 실시형태에 따르면, 능동 영역(40)의 층을 성장시키는 단계는 PA-MBE에 의해 수행된다. 반응기에서의 압력은 10- 4Torr 내지 10-7Torr의 범위에 있다. 각각의 양자 우물의 형성에 있어서, 제2 III족 원소가 반응기에 추가된다. III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는, 와이어(26)의 상부(64)가 MBE에 의해 형성될 때 이들 상부를 형성하는 단계에 사용되는 III/V 흐름과 같다. 반응기에서의 온도는 예컨대 500℃ 내지 750℃, 바람직하게는 600℃ 내지 700℃의 범위에 있다. 일 실시형태에 따르면, 각각의 양자 우물(50)의 형성에 있어서, III-V 화합물의 III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 1보다 작고, 바람직하게는 0.1 내지 0.5의 범위에 있으며, 바람직하게는 0.15 내지 0.25의 범위에 있다. 또한, 각각의 양자 우물(50)의 형성에 있어서, 제2 III족 원소, 예컨대 In이 반응기에 추가된다. 제2 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 0.5 내지 2, 바람직하게는 0.9 내지 1.2의 범위에 있다. 일 실시형태에 따르면, 각각의 배리어 층(52)의 형성에 있어서, III-V 화합물의 III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 0.5 내지 1.2의 범위, 바람직하게는 0.8 내지 1의 범위에 있다. 일 실시형태에 따르면, 각각의 배리어 층(52)의 형성에 있어서, 제2 III족 원소의 원자 흐름은 0이다.
도 7d는 반도체 스택(42)의 층을 성장시키는 단계 후 얻어진 구조를 도시한다. 일 실시형태에 따르면, 반도체 스택(42)의 층을 성장시키는 단계는 PA-MBE에 의해 달성된다. 이 구조는 수직 축을 중심으로 반응기에서 회전하고 있다. 반응기에서의 압력은 10- 4Torr 내지 10- 7Torr의 범위에 있다. 전자-차단 층(46)의 형성에 있어서, 제3 III족 원소가 반응기에 추가되고, III/V 비는 바람직하게는 거의 1이며, 제3 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 0.1 내지 0.3의 범위에 있다. 전자-차단 층(46)의 형성에 있어서, 반응기에서의 온도는 예컨대 600℃ 내지 1,000℃, 바람직하게는 700℃ 내지 950℃, 더 바람직하게는 750℃ 내지 900℃의 범위에 있다. 반도체 층(44 또는 48)의 형성에 있어서, III/V 비는 바람직하게는 1.3보다 작으며, 특히 0.8 내지 1.3의 범위에 있다. 반도체 층(44 또는 48)의 형성에 있어서, 반응기에서의 온도는 예컨대 600℃ 내지 900℃, 바람직하게는 650℃ 내지 750℃의 범위에 있다. III족 원소 및 V족 원소의 원자 흐름은 화살표(63, 65)에 의해 도 7d에 개략적으로 도시한다. 와이어의 축(C)에 대한 III족 원소의 원자 흐름의 입사각을 θIII이라고 하며, V족 원소의 원자 흐름의 입사각을 θV라고 한다. 각도(θIII 및 θV)는 특히 사용된 반응기의 타입에 의존한다. 각도(θIII 및 θV) 중 가장 큰 것이 각도(α)보다 작을 때, 영역(66)이 각각의 와이어(26)의 하부(62) 상에서 얻어지며, 이 영역에서 퇴적이 없는 반면, 원치 않는 퇴적물(67)의 형성이 각각의 와이어(26)의 하부(62)의 하측 부분에서 관찰될 수 있다. 각각의 와이어(26)에 있어서, 반도체 스택(42)의 반도체 층과 와이어(26)의 측벽 상에 동시에 형성되는 퇴적물(67) 사이에 연속성이 없어서, 단락 회로의 형성이 방지된다.
도 7c 및 도 7d에서, 각각의 능동 영역(40)은 축(C)을 따른 실질적으로 일정한 횡단면적으로 도시되어 있다. 일 변형으로서, 능동 영역(40)의 성장 조건은, 능동 영역(40)이, 기판(14)으로의 거리가 증가함에 따라 축(C)을 따라 하락하는 횡단면적을 갖는 축(C)의 절두 원추 피라미드의 형상을 갖도록 선택될 수 도 있다. 그러한 형상은, 횡단면적이 일정한 경우에 대한 양자 우물 또는 양자 우물들의 부피의 상당한 손실 없이 얻어질 수 도 있다. 절두 피라미드의 형상을 갖는 능동 영역(40)으로 인해, 유리하게도 이 영역을 덮는 반도체 층(44)의 두께를 증가할 수 있으며, 능동 영역(40)의 표면의 패시베이션을 개선할 수 있다.
다른 실시형태에 따르면, 와이어(26)의 하부(62) 및/또는 와이어(26)의 상부(64) 및/또는 능동 영역(40)의 성장은 1.33mPa(10-5Torr)보다 낮은 압력에서 증기 퇴적과는 다른 방법에 의해, 특히 PA-MBE에 의해 달성된다. 성장 방법은 그러나 각각의 와이어(26)의 나팔 모양 상부(64)의 형성을 허용해야 한다.
다른 실시형태에 따르면, 와이어(26)의 하부(62) 및/또는 와이어(26)의 상부(64) 및/또는 능동 영역(40)을 성장시키는 단계는 MOCVD에 의해, MBE에 의해, 특히 암모니아-증가한 MBE에 의해, 원자 층 에피택시(ALE)에 의해 달성된다. 일례로서, 방법은 III족 원소의 전구체 및 V족 원소의 전구체를 반응기에 주입하는 단계를 포함할 수 도 있다. III족 원소의 전구체의 예로는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa), 트리메틸인듐(TMIn) 또는 트리메틸알루미늄(TMAl)이 있다. V족 원소의 전구체의 예로는 암모니아(NH3), 테르티아리부틸포스핀(TBT: tertiarybutylphosphine), 아르신(AsH3) 또는 비대칭 디메틸하이드라진(UDMH)이 있다. III족 원소의 전구체의 가스 흐름의 V족 원소의 전구체의 가스 흐름에 대한 비를 III/V라고 한다.
도 4에 도시한 광전자 장치(58)를 제조하는 방법의 일 실시형태는 도 7a 내지 도 7d와 관련한 광전자 장치(60)의 제조에 대해 앞서 기재한 단계들과 동일한 단계를 포함할 수 도 있으며, 차이점은, 와이어(26)가 실질적으로 일정한 횡단면을 가지며, CVD, MOCVD, PA-MOCVD, MBE, GSMBE, PA-MBE, ALD, HVPE, CBD, 열수 처리, 액체 에어로졸 열분해 또는 전착에 의해 형성될 수 도 있다는 점이다.
도 3에 도시한 광전자 장치(55)를 제조하는 방법의 일 실시형태는, 와이어(26)의 제조 단계 및 능동 영역(40)의 제조 단계와 달리, 도 7a 내지 도 7d와 관련한 광전자 장치(60)의 제조에 대해 앞서 기재한 단계와 동일한 단계를 포함할 수 도 있다. 와이어(26)는 도 4에 도시한 광전자 장치(58)의 와이어(26)에 대해 앞서 기재한 바와 같이 형성될 수 도 있다.
일 실시형태에 따르면, 각각의 양자 우물(50)은 PA-MBE 에 의해 형성된다. 성장 온도는 500℃ 내지 800℃, 바람직하게는 600℃ 내지 700℃의 범위에 있다. 반응기에서의 압력은 10- 7Torr(0.01mPa) 내지 5.10- 4Torr(50mPa)의 범위에 있다. 일 실시형태에 따르면, 각각의 양자 우물(50)과 각각의 배리어 층(52)의 형성에 있어서, III-V 화합물의 III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 1보다 작고, 바람직하게는 0.15 내지 0.5의 범위에 있으며, 바람직하게는 0.15 내지 0.25의 범위에 있다. 또한, 각각의 양자 우물(50)의 형성에 있어서, 제2 III족 원소, 예컨대 In이 반응기에 더해진다. III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비는 0.5 내지 2.85, 바람직하게는 0.9 내지 1.2의 범위에 있다. III-V 화합물의 III족 원소의 원자 흐름의 V족 원소의 원자 흐름에 대한 비가 1보다 작다는 사실은, 피라미드나 절두 피라미드의 일반 형상을 갖는 능동 영역(40)을 얻게 할 수 있다. 일 실시형태에 따르면, 각각의 배리어 층(52)의 형성에 있어서, 제2 III족 원소의 원자 흐름이 없다. 앞서 기재한 성장 조건으로 인해 축(C)에 평행인 성장 방향을 따라 양자 우물(50) 및 배리어 층(52)의 성장에 유리할 수 있으며, 세미-극 또는 비-극평면을 따른 결정 성장을 하락시키거나 심지어 억제할 수 있다.
도 6에 도시한 광전자 장치(65)를 제조하는 방법의 일 실시형태는 도 7a 내지 도 7d와 관련한 광전자 장치(60)의 제조에 대해 앞서 기재한 단계와 동일한 단계를 포함할 수 도 있으며, 차이점은, 능동 영역(40)이 광전자 장치(55)에 대해 앞서 기재한 바와 같이 형성된다는 점이다.
도 8은, 도 7a 내지 도 7d와 관련하여 앞서 기재한 바와 같이 MBE에 의해 형성된 와이어(26)의 상위 단부, 능동 영역(40) 및 반도체 스택(42)의 - 주사 전자 현미경에 의해 얻은 - 이미지이다. 와이어(26)의 하부(62)는 n-타입 도핑된 GaN으로 만들었다. 각각의 와이어(26)의 하부(62)의 평균 직경은 실질적으로 200nm이었다. 와이어(26)의 상부(64)는 n-타입 도핑된 GaN으로 만들어졌다. 각각의 능동 영역(40)은 비-계획적으로 도핑된 GaN 배리어 층을 갖는 10개의 InGaN 양자 우물을 포함했다. 각각의 반도체 스택(42)은 AlGaN 차단 층(46)과 p-타입 도핑된 GaN 반도체 층(44)을 포함했다.
와이어(26)의 하부(62)는 0.1의 III/V 비와 1,050℃ 온도로 MOCVD에 의해 형성되었다. 와이어(26)의 상부(64)는 1.6의 Ga/N 비와 850℃ 온도로 MBE에 의해 형성되었다. InGaN 양자 우물은 1.6의 (Ga+In)/N 비와 750℃ 온도로 MBE에 의해 형성되었다. AlGaN 차단 층(46)은 1의 (Ga+Al)/N 비로 MBE에 의해 형성되었다. p-타입 도핑된 반도체 GaN 층(44)은 1의 Ga/N 비와 850℃ 온도로 MBE에 의해 형성되었다.
도 8에 도시한 바와 같이, 각각의 와이어(26)에 대해, 와이어(26)의 상부(64)의 확장을 관찰할 수 있다. 또한, 와이어(26)의 측벽 상의 p-타입 GaN의 퇴적물(67)은 와이어(26)의 하부에서만 관찰할 수 있다. 와이어(26)의 넥부(68)가, 와이어(26)의 상부(64)에 의해 제공된 섀도우잉(shadowing)으로 인해 p-타입 GaN 퇴적물이 없는 와이어(26)의 부분에 대응한다.
도 9는, 도 3에 도시한 광전자 장치(55)의 와이어(26)의 상위 단부, 능동 영역(40) 및 반도체 스택(42)의 이미지를 도시한다. 와이어(26)는 n-타입 도핑된 GaN으로 만들어졌다. 각각의 양자 우물(50)은 InGaN으로 만들었다. 각각의 배리어 층(52)은 GaN을 만들어졌다. 전자-차단 층(46)은 AlGaN으로 만들어졌다. 반도체 층(44)은 p-타입 도핑된 GaN으로 만들어졌다. 더욱 정확하게, 도 9는, 왼쪽부터 오른쪽으로, 주사 투과 전자 현미경(STEM)에 의해 얻은 TEM 이미지, Ga 원소에 대해 에너지 분산 X-선(EDX) 분광술에 의해 얻은 Ga 이미지, In 원소에 대해 EDX 분광술에 의해 얻은 In 이미지, 및 Al 원소에 대해 EDX 분광술에 의해 얻은 Al 이미지를 도시한다. 도 9의 이미지에 있어서, 각도(β)는 약 23°였다.
도 10은, 각도(β)가 약 9°인 광전자 장치(55)로 얻은 도 9의 이미지와 유사한 이미지를 도시한다.
도 9 및 도 10 각각에서, 전자-차단 층(46)은 각각의 양자 우물(50)의 에지와 접촉한다.
도 11은, 도 3에 도시한 광전자 장치의 발광 다이오드의 단부의 전자 빔-유도 전류(EBIC) 이미지이다. 이 도면에 도시한 바와 같이, 전계가 능동 영역(40)의 상면(57)과 측면(56) 상에 존재하여, 상면(57) 및 측면(56) 모두를 통한 능동 영역(40) 내로의 홀의 주입을 나타낸다.
여러 실시형태와 변형을 기재하였다. 당업자는 이들 여러 실시형태와 변형의 특정 구성요소가 결합될 수 도 있으며, 다른 변형은 당업자에게 일어날 것임을 이해할 것이다. 마지막으로, 기재한 실시형태와 변형의 실제 구현은 앞서 기재한 기능적 표시를 기초로 하여 당업자의 능력 내에 있다.

Claims (18)

  1. 광전자 장치(55; 58; 60; 65)로서,
    하나 또는 복수의 발광 다이오드(DEL)를 포함하며, 각각의 발광 다이오드는 3차원 반도체 소자(26), 상기 3차원 반도체 소자 상에 놓여 있는 능동 영역(40) 및 상기 능동 영역을 덮는 반도체 층들의 스택(42)을 포함하고, 상기 능동 영역은 복수의 양자 우물(50)을 포함하며, 상기 스택은 복수의 양자 우물과 기계적 접촉하는 광전자 장치.
  2. 제1항에 있어서, 각각의 능동 영역(40)은 베이스, 측면들(56) 및 상면(57)을 포함하며, 상기 베이스는 상기 3차원 반도체 소자(26) 상에 놓여 있고, 상기 양자 우물들은 상기 측면들 상에서 노출되는 에지들을 포함하며, 상기 스택(42)은 상기 측면들과 상기 상면을 덮는 광전자 장치.
  3. 제2항에 있어서, 각각의 능동 영역(40)은, 상기 3차원 반도체 소자(26) 상에 놓여 있는 그 베이스를 갖는 1/2 정점각(β)의 피라미드 또는 절두 피라미드 형상을 갖는 광전자 장치.
  4. 제3항에 있어서, 상기 각도(β)는 0°보다 크고, 바람직하게는 5°내지 80° 사이의 범위, 더 바람직하게는 20°내지 30° 사이의 범위에 있는 광전자 장치.
  5. 제4항에 있어서, 상기 반도체 층들의 스택(42)은, 상기 스택의 반도체 층들을 형성하는 결정질 재료들의 성장 방향(C)에 평행한 측벽을 포함하는 광전자 장치.
  6. 제2항에 있어서, 각각의 능동 영역(40)은, 상기 3차원 반도체 소자(26) 상에 놓여 있는 그 베이스를 갖는 원통 형상을 갖는 광전자 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 3차원 반도체 소자들(26)은 평행 축들을 따라 연장하며, 각각의 3차원 반도체 소자는 하부(62)와, 상기 하부에 대해 나팔 모양이며 1/2 정점각(α)의 절두체 내에 내접하는 상부(64)를 포함하는 광전자 장치.
  8. 제7항에 있어서, 상기 각도(α)는 0°보다 크고, 바람직하게는 5°내지 50° 사이의 범위, 더 바람직하게는 5°내지 30° 사이의 범위에 있는 광전자 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 각각의 3차원 반도체 소자(26)의 적어도 일부분이 마이크로와이어, 나노와이어 또는 마이크로미터- 또는 나노미터-범위의 절두 원추 소자인 광전자 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 3차원 반도체 소자들(26)은 III-V 화합물을 포함하는 광전자 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 3차원 반도체 소자들(26)은 n-타입 도핑되어 있는 광전자 장치.
  12. 제11항에 있어서, 각각의 스택(42)은 p-타입 도핑된 III-V 화합물로 형성된 반도체 층(44)을 포함하는 광전자 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 각각의 스택(42)은 적어도 하나의 전자-차단 층을 포함하는 광전자 장치.
  14. 제10항에 있어서, 각각의 양자 우물(50)은, 제1 III족 원소, 상기 III-V 화합물의 V족 원소, 및 제2 III족 원소를 포함하는 3원 합금을 포함하는 광전자 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 3개 내지 10개의 양자 우물들(50)을 포함하는 광전자 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 스택(42)은 각각의 양자 우물(50)과 기계적 접촉하는 광전자 장치.
  17. 하나 또는 복수의 발광 다이오드(DEL)를 포함하는 광전자 장치(55; 58; 60; 65)를 제조하는 방법으로서, 각각의 발광 다이오드에 대해,
    3차원 반도체 소자(26)를 형성하는 단계,
    상기 3차원 반도체 소자 상에 놓여 있는 능동 영역(40)을 형성하는 단계, 및
    상기 능동 영역을 덮는 반도체 층들의 스택(42)을 형성하는 단계를 포함하며, 상기 능동 영역은 복수의 양자 우물(50)을 포함하며, 상기 스택은 복수의 양자 우물과 기계적 접촉하는 광전자 장치 제조 방법.
  18. 제17항에 있어서, 상기 3차원 반도체 소자들(26)은 III-V 화합물을 포함하며, 각각의 양자 우물(50)은, 제1 III족 원소, 상기 III-V 화합물의 V족 원소, 및 제2 III족 원소를 포함하는 3원 합금을 포함하고, 상기 양자 우물들은 상기 III-V 화합물을 포함하는 배리어 층들(52)에 의해 분리되고, 각각의 배리어 층(52)의 성장에서, 상기 V족 원소의 원자 흐름(atomic flux)에 대한 상기 III-V 화합물의 III족 원소의 원자 흐름의 비가 1보다 작은 광전자 장치 제조 방법.
KR1020217042142A 2019-06-25 2020-06-25 발광 다이오드를 구비한 축형 광전자 장치 및 그 제조 방법 KR20220024162A (ko)

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