KR102279462B1 - 광 추출효율이 향상된 발광 다이오드를 구비하는 광전자 디바이스 - Google Patents

광 추출효율이 향상된 발광 다이오드를 구비하는 광전자 디바이스 Download PDF

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Abstract

본 발명은 상면(12)과, 상면 상에 배치되며 배선된 원추형 또는 절두원추형 반도체 소자(20)를 가지는 발광체 다이오드(DEL)와, 그리고 발광 다이오드를 피복하며 굴절률이 1.6 내지 1.8인 적어도 부분적으로 투명한 절연층(34)을 포함하는 반도체 기판(10)을 구비하는 광전자 디바이스에 관한 것이다.

Description

광 추출효율이 향상된 발광 다이오드를 구비하는 광전자 디바이스{OPTOELECTRONIC DEVICE COMPRISING LIGHT-EMITTING DIODES WITH IMPROVED LIGHT EXTRACTION}
본 발명은 일반적으로 반도재 재료에 기반한 광전자 디바이스와 이를 제조하는 방법에 관한 것이다. 본 발명은 더 구체적으로 3차원 소자, 특히 반도체 마이크로와이어와 나노 와이어로 형성된 발광 다이오드를 구비하는 광전자 디바이스에 관한 것이다.
"발광 다이오드(light-emitting diode)를 구비하는 광전자 디바이스(optoelectronic device)"라는 용어는 전기 신호를 전자기 복사(electromagnetic radiation)로 변환시킬 수 있는 디바이스, 특히 광(light) 등의 전자기 복사 방출(emission) 전용의 디바이스를 지칭한다. 발광 다이오드를 형성할 수 있는 3차원 소자(three-dimensional element)의 예는 이하 III-V족 화합물이라고 지칭될 적어도 한 III족 원소와 한 V족 원소(예를 들어 질화 갈륨(GaN))를 주로 포함하는 화합물에 기반하는 반도체 재료를 구비하는 마이크로와이어(microwire) 또는 나노와이어(nanowire)이다.
광전자 디바이스의 추출효율(extraction efficiency)은 일반적으로 발광 다이오드에서 탈출하는 광자(photon)의 수에 대한 광전자 디바이스에서 탈출하는 광자의 수의 비율로 정의된다. 광전자 디바이스의 추출효율은 가능한 한 높은 것이 바람직하다.
기존의 광전자 디바이스의 단점은 각 발광 다이오드 내에서 방출된 광자의 일부(fraction)가 발광 다이오드를 탈출하지 못한다는 것이다.
기존의 발광 다이오드의 다른 단점은 각 발광 다이오드에서 방출된 광자의 일부가 인접 발광 다이오드들에 포획(trapped) 또는 흡수(abdorb)된다는 것이다.
이에 따라, 본 발명의 목적은 특히 마이크로와이어 또는 나노와이어로 형성된 발광 다이오드를 구비한 광전자 디바이스와 그 제조방법의 전술한 단점의 적어도 일부를 해결하는 것이다.
본 발명의 다른 목적은 광전자 디바이스의 추출효율을 향상시키는 것이다.
본 발명의 다른 목적은 각 발광 다이오드에서 탈출하지 못하는 광의 비율을 저하시키는 것이다.
본 발명의 다른 목적은 발광 다이오드에서 방출된 광이 인접 발광 다이오드에 흡수/포획되는 비율을 저하시키는 것이다.
본 발명의 다른 목적은 산업적 규모(industrial scale) 및 낮은 원가로 제조될 수 있는, 발광 다이오드를 구비한 광전자 디바이스를 제공하는 것이다.
이에 따라, 본 발명은
표면을 가지는 반도체 기판과,
이 표면에 지지되며 와이어형(wire-shaped), 원추형(conical), 또는 테이퍼형(tapered) 반도체 소자를 가지는 발광 다이오드와,
발광 다이오드를 피복하며 굴절률(refractive index)이 1.6 내지 1.8의 범위인 적어도 부분적으로 투명한 유전층(dielectric layer)을
구비하는 광전자 디바이스를 제공한다.
한 실시예에 의하면, 유전층의 굴절률은 1.7 내지 1.75의 범위이다.
한 실시예에 의하면, 반도체 소자는 주로 III-V족 화합물로 구성된다.
한 실시예에 의하면, 각 반도체 소자는 주로 질화 갈륨을 포함한다.
한 실시예에 의하면, 각 반도체 소자의 평균 직경(mean diameter)은 200nm 내지 1μm의 범위이다.
한 실시예에 의하면, 밀봉층(encapsulation layer) 또는 유전층은 내부에 분산된 제2 재질의 입자를 포함하는 적어도 부분적으로 투명한 제1 재질로 구성된 매트릭스(matrix)를 구비하는데, 제2 재질의 굴절률은 제1 재질의 굴절률보다 크다. 한 실시예에 의하면, 제1 재질은 폴리실록산(polysiloxane)이다.
한 실시예에 의하면, 제2 재질은 산화티타늄(titanium oxide; TiO2), 산화지르코늄(zirconium oxide; ZrO2), 그리고 황화아연(zinc sulfide; ZnS) 중에서 선택된 유전 재질이다,
한 실시예에 의하면, 밀봉층은 에폭사이드 중합체(epoxide polymers), x가 0보다 크고 2 이하의 실수일 때 SiOx 방식의 규소 산화물, y가 0보다 크고 2 이하의 실수이고 z가 0보다 크고 0.57 이하의 실수일 때 SiOyNz 방식의 규소 산화물, 그리고 산화알루미늄(Al2O3)을 포함하는 그룹에서 선택된 재질로 구성된다.
한 실시예에 의하면, 발광 다이오드는 표면의 부분 상에 분포되고 이 부분 상의 발광 다이오드의 표면 밀도는 이 부분의 모서리에서 멀어질수록 감소된다.
한 실시예에 의하면, 발광 다이오드는 표면의 부분 상에 분포되고 이 부분의 표면 면적에 대한 이 부분의 둘레(perimeter)의 비율은 단위 표면 면적당 4 이상이다.
한 실시예에 의하면, 이 부분은 구멍을 가지는 표면에 대응한다.
전술한 것과 다른 특징과 이점들을 첨부된 도면을 참조로 한 이하의 특정한 실시예들에 대한 비제한적인 기술로 상세히 설명할 것인데, 도면에서
도 1은 마이크로와이어와 나노와이어를 가지는 광전자 디바이스의 한 실시예에 대한 개략 단면도,
도 2 내지 도 6은 마이크로와이어 또는 나노와이어 내에서 광선들이 추종하는 다른 경로의 구성을 보이는 단면도들,
도 7은 발광 다이오드를 둘러싸는 재질의 굴절률에 따른, 마이크로 와이어 또는 나노와이어를 가지는 발광 다이오드에 의해 전송되는 광의 전파 모드의 다양한 분포를 보이는 그래프,
도 8은 발광 다이오드를 둘러싸는 재질의 굴절률에 따른, 발광 다이오드의 마이크로 와이어 또는 나노와이어 내의 포획 안내 모드의 비율의 변화를 보이는 그래프,
도 9는 마이크로와이어 또는 나노와이어를 가지는 발광 다이오드를 구비하는 광전자 디바이스의 개략 부분 평면도,
도 10은 도 9의 광전자 디바이스의 전면 상의 고려 위치에 따른 추출 효율의 변화를 나타내는 그래프, 그리고
도 11 내지 20은 마이크로와이어 또는 나노와이어를 가지는 발광 다이오드를 구비하는 광전자 디바이스의 실시예들의 부분 개략 평면도들이다.
명확성을 위해 동일한 부재들은 여러 도면들에서 동일한 참조번호가 부여되었으며, 회로도와 여러 도면들의 표시는 축척에 따른 것이 아니다. 또한 본 발명의 이해에 필요한 부재들만을 도시하고 설명하였다. 특히 광전자 디바이스의 발광 다이오드를 바이어싱(마이크로와이어 또는 나노와이어를 가지는 발광 다이오드를 구비하는 광전자 디바이스의)하는 수단은 잘 알려져 있으므로 설명하지 않는다.
이하의 설명에서 달리 지적하지 않는 한, "거의(substantially)", "약(approximately)", 그리고 "정도로(in the order of)"라는 용어는 "10% 이내(to within 10%)"를 의미한다. 또한 "어떤 재질로 주로 구성되는 화합물(compound mainly formed of a material)" 또는 "어떤 재질에 기반하는 화합물(compound based on a material)"은 상기 재질을 95% 이상의 비율로 포함하는 화합물을 의미하고, 이 비율은 바람직하기로 99%보다 크다.
이 설명은 예를 들어 와이어형, 원추형, 테이퍼형 등의 3차원 소자, 특히 마이크로와이어 또는 나노와이어를 가지는 광전자 디바이스에 관련된다.
"마이크로와이어(microwire)" 또는 "나노와이어(nanowire)"라는 용어는 5nm 내지 2.5μm, 바람직하기로 50nm 내지 2.5μm 범위의 단차원(minor dimension)으로 지칭되는 적어도 2차원과, 최대 단차원의 적어도 1배, 바람직하기로 적어도 5배, 더욱 바람직하기로 적어도 10배인 장차원(major dimension)으로 지칭되는 제3의 차원을 가지는 우선적 방향(preferential direction)을 가지는 3차원 구조물을 지칭한다. 어떤 실시예들에서는, 단차원이 약 1μm 이하, 바람직하기로 100nm 내지 1μm, 더 바람직하기로 100nm 내지 800nm의 범위이다. 어떤 실시예들에서는, 각 마이크로와이어 또는 나노와이어의 높이가 500nm 이상, 바람직하기로 1μm 내지 50μm의 범위이다.
이하의 설명에서 "와이어"라는 용어는 "마이크로와이어 또는 나노와이어"를 의미하는 데 사용된다. 바람직하기로, 와이어의 우선적 방향에 직교하는 평면에서 단면의 무게중심을 통과하는 평균선(mean line)은 거의 직선이며 이하 와이어의 "축선(axis)"으로 지칭된다.
도 1은 발광 다이오드를 구비한 광전자 디바이스(5)의 한 실시예의 개략 부분 단면도이다.
도 1은 다음을 구비하는 구조물을 도시하는데, 밑에서 위의 순서로
제1 전극(8)과,
하면(11)과 상면(12)을 가지며, 하면(11)은 제1 전극(8)으로 피복되고 상면(12)은 바람직하기로 적어도 발광 다이오드의 레벨(level)에서 평면인 반도체 기판(10)과,
와이어의 성장을 촉진하는 도전성 재질로 구성되고 상면(12) 상에 배치되는 시드 패드(seed pad; 16)과,
높이 H1의 와이어(20)(6개의 와이어가 도시됨)로, 각 와이어(20)는 시드 패드(16)의 하나와 접촉되고, 각 와이어(20)는 시드 패드(16)와 접촉되는 높이 H2의 하부(lower portion 22)와 하부(22)에서 연속되는 높이 H3의 상부(upper portion; 24)를 포함하는 와이어(20)와,
기판(10)의 상면(12)과 각 와이어(20)의 하부(22)의 측면 상에 연장되는 절연층(insulating layer; 26)과.
각 상부(24)를 피복하는 반도체 층의 스택(stack)을 포함하는 쉘(shell; 28)과,
각 쉘(28)을 피복하는 제2 전극을 형성하며 절연층(26) 상으로 더 연장되는 층(30)과,
와이어(20) 사이에 와이어(20)가 연장되지 않는 전극층(30)을 피복하는 도전성 경면 층(conductive mirror layer; 32)과, 그리고
전체 구조와 특히 전극(30)을 피복하며 전면(36)를 가지는 밀봉층(encapsulation layer; 34)를
구비한다.
광전자 디바이스(5)는 도시되지는 않았지만 밀봉층(34) 상에 제공되거나 이에 교락되는(confounded therewith) 발광층(layer of phosphors)을 더 구비할 수 있다.
각 와이어(20), 관련 시드 패드(16), 그리고 쉘(28)로 형성되는 어셈블리가 발광 다이오드(DEL)를 구성한다. 다이오드(DEL)의 베이스(base)는 시드 패드(16)에 대응한다. 쉘(28)은 특히 발광 다이오드(DEL)에서 전송되는 대부분의 전자기 복사가 방출되는 층인 활성층(active layer)를 구비한다. 발광 다이오드(DEL)는 발광 다이오드 어셈블리에 병렬로 연결되어 이를 구성한다. 이 어셈블리는 몇 개의 발광 다이오드(DEL)부터 1천개의 발광 다이오드까지 포함할 수 있다.
발광 다이오드(DEL)은 전체 상면(12)에 걸쳐 형성되지 않을 수도 있다. 그 위에 형성된 발광 다이오드를 가지는 상면(12)의 일부는 활성 영역(active area)으로 지칭된다.
기판(10)은 독립된 구조(solid structure)이거나 다른 재질로 구성된 지지물 상의 층이 될 수 있다. 기판은 바람직하기로, 예를 들어 실리콘, 게르마늄, 탄화규소, GaN이나 GaAs 등의 III-V족 화합물, 또는 ZnO 기판 등의 반도체 기판이다. 바람직하기로 기판은 단결정(single-crystal) 실리콘 기판이다. 바람직하기로 이는 마이크로일렉트로닉스(microelectronics)에서 사용하는 제조 방법과 호환되는 반도체 기판이다. 기판(10)은 절연층 상 실리콘(silicon on insulator; SOI) 방식의 다층 구조에 대응할 수 있다. .
기판은 고농도로 도핑되거나(doped) 저농도로 도핑되거나 도핑되지 않을 수 있다. 기판이 고농도로 도핑되는 경우, 반도체 기판(10)은 전기 저항률을 금속의 전기 저항률에 가깝게, 바람직하기로는 수 밀리옴.cm(mohm.cm) 미만까지 저하시키도록 도핑된다. 예를 들어 기판은 5*1016　원자/cm3 내지 2*1020　원자/cm3의 범위의 도판트 농도(dopant concentration)를 가지는 고농도 도핑된 기판이다. 기판이 예를 들어 5*1016　원자/cm3 이하, 바람직하기로 약 1015 원자/cm3의 저농도로 도핑되는 경우, 제1 도전 형(conductivity type) 또는 제1 형의 반대인 제2 도전 형의 기판보다 고농도로 도핑된 도핑 영역(doped area)이 제공될 수 있는데, 이는 기판(10)에서 시드 패드(16) 하부의 상면(12)으로부터 연장된다. 실리콘 기판(10)의 경우, p-형 도판트의 예는 붕소(B) 또는 인듐(In)이고 n-형 도판트의 예는 인(P), 비소(As), 또는 안티몬(Sb)이다.
실리콘 기판(10)의 상면(12)은 한 표면(100)이 될 수 있다.
시드 아일랜드(seed islands)로도 지칭되는 시드 패드(16)는 와이어(20)의 성장을 촉진하는 재질로 구성된다. 시드 패드의 측면과 시드 패드가 피복되지 않는 기판 부분의 표면에는 시드 패드의 측면과 시드 패드가 피복되지 않는 기판 부분의 표면에 와이어가 성장하는 것을 방지하기 위해 보호하기 위한 처리가 제공될 수 있다. 이 처리는 시드 패드의 측면 상에 유전 영역(dielectric region)을 형성하고 기판의 상면 및/또는 내부로 연장하는 과정을 포함할 수 있는데, 유전 영역 상에는 와이어가 성장되지 않는다. 변형예로, 시드 패드(16)가 기판(10)의 상면(12)을 피복하는 시드 층(seed layer)로 대체될 수 있다. 다음 이 시드 층 상에 절연 영역을 형성하여 원치 않는 영역의 와이어의 성장을 방지한다.
일례로, 시드 패드(16)를 형성하는 재질은 주기율표의 IV, V, 또는 VI족으로부터의 천이금속의 질화물, 탄화물, 또는 붕화물, 또는 이들 화합물의 조합이 될 수 있다. 예를 들어, 시드 패드(16)는 질화알루미늄(AlN), 붕소(B), 질화붕소(BN), 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 질화탄탈륨(TaN), 하프늄(Hf), 질화하프늄(HfN), 니오븀(Nb), 질화니오븀(NbN), 지르코늄(Zr), 붕산지르코늄(ZrB2), 질화지르코늄(ZrN), 탄화규소(SiC), 탄화질화탄탈륨(TaCN), 예를 들어 Mg3N2 형식의 질화마그네슘 등 x가 약 3이고 y가 약 2일 때 MgxNy 형태의 마그네슘질화물, 질화마그네슘갈륨(MgGaN), 중석(W), 질화중석(WN), 또는 이들의 조합으로 구성될 수 있다.
시드 패드(16)는 기판(10)과 동일한 도전 형으로 도핑될 수 있다.
절연층(26)은 예를 들어 산화규소(SiO2), 질화실리콘(x가 약 3이고 y가 약 4일 때, SixNy, 예를 들어 Si3N4), 실리콘산화질화물(특히 일반식 SiOxNy, 예를 들어 Si2ON2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 또는 다이아몬드 등의 유전 재질(dielectric material)로 구성될 수 있다. 예를 들어, 절연층(26)의 두께는 5nm 내지 500nm의 범위를 가지는데, 예를 들어 30nm이다.
와이어(20)는 적어도 부분적으로 적어도 한 반도체 재질로 구성된다. 와이어(20)은 적어도 부분적으로 예를 들어 III-N 화합물 등 III-V족 화합물을 주로 포함하는 반도체 재질로 구성될 수 있다. III족 원소의 예는갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물의 예는 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN들이다. 다른 V족 원소들 역시 사용될 수 있는데, 예를 들어 인 또는 비소이다. III-V족 화합물은 다른 몰분율(molar fraction)로 조합될 수 있다.
와이어(20)는 도판트를 포함할 수 있다. 예를 들어 III-V족 화합물로, 도판트는 예를 들어 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg) 등의 II족 p-형 도판트를 포함하는 그룹, 또는 예를 들어 탄소(C) 등의 IV족 p-형 도판트, 또는 예를 들어 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn)을 포함하는 IV족 n-형 도판트를 포함하는 그룹에서 선택될 수 있다.
와이어(20)의 단면은 예를 들어 타원형, 원형, 특히 삼각형, 직사각형, 정사각형 또는 육각형 등의 다각형과 같이 다른 형상을 가질 수 있다. 이에 따라 "직경(diameter)"이라는 용어가 와이어나 이 와이어 상에 적층된 층의 단면에 대해 언급될 때는 예를 들어 와이어 단면과 동일한 표면적을 가지는 원판의 직경에 해당하는 등 목표 구조의 표면적(surface area)에 관련된 양(quantity)으로 이해되어야 한다. 각 와이어(20)의 높이(H1)는 250nm 내지 50μm의 범위를 가질 수 있다. 각 와이어(20)는 상면(12)에 거의 직교하는 축선을 따라 연장된 반도체 구조를 가질 수 있다. 두 와이어(20)의 축선은 0.5μm 내지 10μm, 바람직하기로 1.5μm 내지 6μm 만큼 이격(distant)될 수 있다. 예를 들어 와이어(20)는 특히 육각형 네트워크로 균일하게 분포될 수 있다.
예를 들어, 각 와이어(20)의 하부(22)는 예를 들어 n-형이고, 예를 들어 실리콘 도핑된 영역(14)와 동일한 도핑 형의 예를 들어 질화갈륨 등 주로 III-N 화합물로 구성될 수 있다. 하부(22)는 100nm 내지 25μm 범위의 높이(H2)로 연장된다.
에를 들어, 각 와이어(20)의 상부(24)는 적어도 부분적으로 예를 들어 GaN 등의 III-N 화합물로 구성된다. 상부(24)는 하부(22)보다 덜 고농도로 도핑되거나 의도적인 도핑을 하지 않을 수 있다. 상부(24)는 100nm 내지 25μm 범위의 높이(H3)로 연장된다.
쉘(28)은 복수의 층들의 스택(stack)을 구비하는데, 복수의 층들은 특히
-　관련 와이어(20)의 상부층(24)을 피복하는 활성층(active layer)과,
-　활성층을 피복하는 하부(22)와 반대의 도전 형을 가지는 중간층(intermediate layer)과, 그리고
-　중간층을 피복하며 전극(30)으로 피복되는 접합층(bonding layer)을
포함한다.
활성층은 발광 다이오드(DEL)가 전송하는 대부분의 복사가 방출되는 층이다. 한 실시예를 따르면, 활성층은 다중 양자 우물(multiple quantum well) 등의 구속 수단(confinement means)을 구비할 수 있다. 이는 예를 들어 각각 5 내지 20nm(예를 들어 8nm)와 1 내지 10nm(예를 들어 2.5nm)의 두께를 가지는 GaN과 InGaN 층의 교호체(alternation)로 형성될 수 있다. GaN 층은 예를 들어 n-형이나 p-형으로 도핑될 수 있다. 다른 실시예에 의하면, 활성층은 예를 들어 10nm보다 큰 두께를 가지는 단일한 InGaN 층을 구비할 수 있다.
예를 들어 p-형으로 도핑된 중간층은 반도체 층이나 반도체 층의 스택이 될 수 있으며 p-n 또는 p-i-n 접합(junction)의 형성을 가능하게 하는데, 활성층은 이 p-n 또는 p-i-n 접합의 중간 p-형 층과 상부 n-형 부분 사이에 구비될 수 있다.
접합층은 반도체 층이나 반도체 층의 스택이 될 수 있으며 중간층과 전극(30) 간에 저항 접점(ohmic contact)이 형성되도록 할 수 잇다. 예를 들어, 접합층은 각 와이어(20)의 하부(22)와 반대의 도전 형으로 반도체 층(들)이 변성(degeneration)될 때까지 매우 고농도로 도핑, 예를 들어 1020　원자/cm3 이상으로 p-형 도핑될 수 있다.
반도체 층들의 스택은 활성층의 전자 캐리어(electric carrier)들의 분포를 향상시키기 위해 활성층과 중간층에 접촉하는 예를 들어 질화갈륨알루미늄(AlGaN)이나 질화인듐알루미늄(AlInN) 등의 삼원 합금(ternary alloy)으로 형성된 전자장벽층(electron barrier layer)을 구비할 수 있다.
전극(30)은 각 와이어(20)의 활성층을 바이어싱하여 발광 다이오드(DEL)에 의한 전자기 복사를 통과하도록 할 수 있다. 전극(30)을 형성하는 재질은 산화인듐주석(indium tin oxide; ITO), 알루미늄 도핑된 산화아연, 또는 그라핀(graphene) 등의 투명한 도전성 재질로 구성될 수 있다. 예를 들어, 전극층(30)은 5nm 내지 200nm, 바람직하기로 20nm 내지 50nm 범위의 두께를 가진다.
도전성 경면 층(32)는 바람직하기로, 예를 들어 알루미늄, 은, 구리, 또는 아연 등의 금속층에 해당한다. 예를 들어, 도전성 경면 층(32)은 20nm 내지 300nm, 바람직하기로 100nm 내지 200nm의 범위의 두께를 가진다.
밀봉층(34)은 적어도 부분적으로 투명한 절연 재질로 구성된다. 밀봉층(34)의 최대 두께는 와이어(20)의 높이(H1)보다 크다. 밀봉층(34)은 와이어(20) 사이에 연장되어 각 와이어(20)를 피복한다. 와이어(20) 사이의 공간은 밀봉층(34)으로 완전히 충전된다. 밀봉층(34)이 발광 다이오드(DEL) 상부에서 전극(30)을 완전히 피복하도록 밀봉층(34)의 최대 두께는 250nm 내지 50μm의 범위이다.
각 발광 다이오드(DEL)의 쉘(28)의 활성층은 모든 방향으로 광을 방출한다.
도 2 내지 도 6은 다른 광 방출 구조에 대해 광선(light ray; R)이 이동하는 경로들을 도시한다. 도 2 내지 도 6에 있어서, 층(30, 32, 그리고 34)들은 도시되지 않았다. θ는 와이어(20)의 측벽에 직교하는 방향(D)에 대해 광선(R)이 형성하는 각을 지칭하고, θC는 와이어(20)과 쉘(28)의 활성층을 구비하는 어셈블리의 임계(critical) 전체(total) 반사각(reflection angle)을 지칭한다.
방출각(θ)에 따라 쉘(28)의 활성층에서 방출된 광은 도 2에 도시된 RL로 지칭되는 복사 모드(radiated mode) 또는 도 3에 도시된 GL로 지칭되는 안내 모드(guided mode) 중의 하나로 연결된다. 안내 모드(GL)는 방출각(θ)이 임계 전체 반사각(θC)보다 커서 와이어(20)를 따라 지그재그로 전파된다. 반대로 복사 모드(RL)는 방출각(θ)이 임계 전체 반사각(θC)보다 작아 전체가 밀봉층(34)으로 전파된다.
임계 전체 반사각(θC)은 다음 식 (1)을 따르는 스넬의 법칙(Snell's law)에 의해 결정된다
θC = asin(nencap/n와이어) (1)
여기서 nencap은 밀봉층(34)의 광학적 굴절률(optical refractive index)의 실수부(real part)이고 n와이어는 와이어(20)와 그 쉘(28)의 광학적 굴절률의 실수부로, n와이어가 nencap보다 크다.
광학적 굴절률은 특히 흡수와 확산 등 매질의 광학적 특성을 나타내는 무차원수(dimensionless number)이다. 굴절률은 복소수 광학 지수(complex optical index)의 실수부와 동일하다. 굴절률은 예를 들어 편광 해석법(ellipsometry)에 의해 결정된다.
입사각(θ) 하에서, 안내 모드(GL)가 깨져 기판 내 소실(lost) 모드(SGL)(도 4) 또는 굴절 모드(RGL)(도 5) 및 전송 모드(transmitted mode; TGL)로 진입하게 된다. SGL 모드는 광선이 와이어(20)의 기부로 유도되어 기판(10) 내에서 소실된다. TGL 모드는 와이어(20) 상면에서의 입사각이 임계 전체 반사각보다 작으므로 광선이 밀봉층(34)로 전송된다. RGL 모드는 상면에서 전체 반사 조건(total reflection condition)이 되어 광선이 와이어(20)의 기부로 복귀되며 추출(extract)되지 않는다.
안내 모드(GL) 중 전송 안내 모드(TGL)만이 관찰자에게 감지되는 광에 기여한다. 기판으로 유도되는 모드(SGL)의 광은 직접적으로 소실되고, 굴절 모드(RGL)에서는 광이 흡수되거나 기판(10)에서 소실될 때까지 와이어(20) 내에 포획되어 남게 된다.
도 7은 밀봉층(34)의 굴절률(nencap)에 따른 RL, GL, SGL, RGL, 그리고 TGL 모드의 비율을 나타낸다. 발광 다이오드에서 추출되는 광의 비율은 RL과 TGL의 비율의 합계이다.
도 8은 밀봉층(34)의 굴절률(nencap)에 따른 안내 모드(GL)의 전체 수에 대한 안내 모드(RGL)의 비율에 대응하는 변화 곡선(CRGL)을 도시한다. 도 7 및 도 8의 곡선은 평균 직경 800nm를 가지는 육각형 단면의 GaN 와이어와 275nm 두께의 쉘의 경우에 대해 얻어진 곡선이다.
밀봉층(34)의 국절률이 증가함에 따라 복사 모드(RL)의 비율이 증가하는 반면 안내 모드(GL)의 비율은 감소된다. 또한 포획 유도 광(RGL)의 비율은 밀봉층(34)의 굴절률이 약 1.73인 경우 0으로 저하된다.
시뮬레이션에 의해, 본 발명은 와이어(20)의 직경이 200nm보다 커지자마자 RL, GL, SGL, RGL, 그리고 TGL의 변화에 따른 곡선의 형상이 와이어(20)의 평균 직경과 독립적으로 거의 동일하다는 것을 보였다. 특히 전파 모드(RGL)가 해제되는 굴절률은 와이어(20)의 직경이 200nm보다 커지자마자 와이어(20)의 평균 직경과 거의 독립적이다
광전자 디바이스를 보는 관찰자에게 인식되기 위해, 광은 전면(36)을 통해 밀봉층을 이탈해야 한다. 전면(36)은 자유 표면(free surface), 즉 공기와 접촉하는 면이 될 수 있다. 밀봉층(34)의 굴절률과 공기의 굴절률의 차이가 클수록 상면(36)에 직교하는 방향에 대해 측정되는 임계 전체 굴절각을 저하시키는데, 이는 발광 다이오드(DEL)에서 유래하는 광을 더 많이 전면(36)으로 굴절시키게 된다. 그러므로 밀봉층(34)의 굴절률이 너무 높은 것은 바람직하지 못하다.
와이어와 활성층을 형성하는 재질이 III-V족 화합물인 경우, 본 발명자는 시뮬레이션에 의해 밀봉층(34)의 굴절률이 1.7 내지 1.75, 바람직하기로 1.72 내지 1.74, 더욱 바람직하기로 약 1.73일 때 최적의 조합이 달성되는 것을 밝혀냈다.
바람직하기로 와이어(20)의 평균 직경은 200nm 내지 1μm, 더 바람직하기로 300nm 내지 800nm의 범위에 있다,
밀봉층(34)은 절연 재질의 입자가 내부에 분산될 수 있는 적어도 부분적으로 투명한 무기물 재질의 매트릭스를 포함할 수 있다. 이 입자를 형성하는 유전 재질의 굴절률은 매트릭스를 구성하는 재질의 굴절률보다 크다. 한 실시예에 의하면, 밀봉층(34)은 폴리실록산(polysiloxane)으로도 지칭되는 실리콘으로 형성된 매트릭스를 구비하고, 이 매트릭스에 분산된 유전 재질 입자를 더 구비한다. 이 입자는 적용된 반사율을 가지는 비교적 구형(relatively spherical)의 나노미터-범위의 입자를 제공하는 임의 방식의 재질로 구성된다. 입자는 예를 들어 산화티탄(TiO2), 산화지르코늄(ZrO2), 황화아연(ZnS), 황화납(PbS),또는 비정질(amorphous) 실리콘(Si)으로 구성될 수 있다. 유전 재질 입자의 평균 직경은 2nm 내지 250nm의 범위에 있다. 밀봉층(34)의 전체 중량에 대한 입자의 용적 농도는 1% 내지 50%의 범위이다.
다른 실시예에 의하면, 무기 재질은 에폭사이드 중합체, x가 0보다 크고 2 이하인 실수일 때 SiOx형 규소 산화물, y가 0보다 크고 2 이하인 실수이고 z가 0보다 크고 0.57 이하의 실수일 때 SiOyNz형 규소 산화물, 산화알루미늄(Al2O3)을 포함하는 그룹에서 선택될 수 있다.
밀봉층(34)은 적어도 부분적으로 투명한 유기 재질로 구성될 수 있다. 한 실시예에 의하면, 밀봉층(34)은 폴리아미드(polyamide)로 구성될 수 있다. 다른 실시예에 의하면, 밀봉층(34)은 매트릭스 내에 분포하는 유전 재질의 입자를 더 포함하는 에촉사이드 중합체(epoxide polymer)로 구성될 수 있다. 이 입자는 산화티타늄(TiO2), 산화지르코늄(ZrO2), 황화아연(ZnS), 황화납(PbS), 또는 비정질 실리콘(Si)으로 구성될 수 있다.
광전자 디바이스(5)의 추출효율의 향상을 위해, 텍스처링(texturing)으로 지칭되는 표면처리가 밀봉층(34)의 전면(36)에 시행되어 전면(36)에 융기 영역(raised area)을 형성할 수 있다. 밀봉층(34)이 무기 재질로 구성된 경우, 전면(34)을 텍스처링하는 방법은, 바람직하기로 전면의 패턴(pattern) 형성을 촉진하기 위해 처리될 전면(36)의 일부를 보호하는 마스크(mask)를 위치시킨 상태로 화학적 식각(chemical etching) 단계나 기계적 연마(mechanical abrasion) 단계을 포함할 수 있다. 유기 재질로 구성된 밀봉층(34)에 대해서는 전면(36)의 텍스처링 방법이 엠보싱(embossing)이나 몰딩(moulding) 단계를 포함할 수 있다.
광전자 디바이스(5)의 추출효율의 향상을 위해, 밀봉층(34)은 적어도 부분적으로 투명한 추가적 층으로 피복될 수 있다. 여기서 추가 층의 굴절률은 밀봉층(34)의 굴절률과 공기의 굴절률 사이가 된다. 변형예로서, 적어도 두 층의 스택(stack)이 밀봉층(34)을 피복할 수 있다. 스택 내의 층들의 굴절률은 밀봉층(34)과 접촉하는 스택의 제1층으로부터 공기와 접촉하는 스택의 마지막 층까지 감소하고, 제1층의 굴절률은 밀봉층(34)의 굴절률보다 작고 마지막 층의 굴절률은 공기의 굴절률보다 크다.
전술한 실시예에 의한 광전자 디바이스는 광전자 디바이스의 전반적 추출효율, 즉 전체 상면(36) 상에서 측정되는 추출효율을 유리하게 향상시킬 수 있다.
추출효율은 국부적으로, 즉 상면(36)의 부분에 대해 측정될 수 있다. 이는 고려 부분을 통해 광전자 디바이스에서 탈출하는 광량의 이 부분의 발광 다이오드가 전송하는 광량에 대한 비율에 해당한다. 관찰자가 광전자 디바이스(5)를 볼 때 휘도 차이(luminance difference)의 감지를 피하기 위해 전체 상면(36)에 걸친 국부적 추출효율의 변화는 가능한 한 작은 것이 바람직하다.
도 9는 도 1에 도시된 모든 요소들을 모두 구비하고 정사각형 활성 영역(51) 상에 예를 들어 행과 열로 규칙적으로 분포된 발광 다이오드(DEL)를 가지는 광전자 디바이스(50)의 실시예의 평면도이다. 활성 영역(51)의 측변(lateral edge)은 참조번호 52로 지시되고 활성 영역(51)의 모서리는 참조번호 54로 지시되어 있다. 각 발광 다이오드는 개략적으로 점으로 도시되어 있다. 예를 들어 측변(52)를 따라 위치하는 발광 다이오드들을 제외하면, 각 발광 다이오드(DEL)는 발광 다이오드가 각 꼭지점에 위치하고 발광 다이오드가 각 변의 중앙에 위치하는 정사각형의 중앙에 위치한다.
도 9에 도시된 실시예에서, 단위 표면적당 발광 다이오드의 밀도는 전체 활성 영역(51)에 걸쳐 거의 일정하다. 예를 들어 발광 다이오드의 표면 밀도는 거의 일정하여 4*106/cm2 to 3*107/cm2의 범위에 있다.
도 10은 도 9의 광전자 디바이스(50)의 활성 영역(51)의 1/4에 걸친 국부 추출효율의 변화를 보인다. 도 10의 곡선은 육각형 단면의 GaN 나노와이어의 배열로, 두 나노와이어의 축선들 간의 거리가 쉘(28)의 평균 반경의 3배이고, 밀봉층(34)의 재질의 굴절률이 1.75인 경우에 대해 얻어진 곡선이다.
국부 추출효율은 활성 영역(51)의 중앙보다 측변(52)을 따라 더 크다. 또한 국부 추출효율은 활성 영역(51)의 측변(52)보다 모서리(54)에서 더 크다. 이 현상에 대한 설명은 발광 다이오드의 인접한 이웃의 수가 많을수록 이 발광 다이오드에서 방출된 광선이 인접 발광 다이오드 중의 하나와 충돌(hit)하여 이 이웃에 의해 흡수되거나 포획된다는 것이다.
시뮬레이션에 의해, 본 발명자는 두 인접 발광 다이오드의 모서리 간의 거리가 쉘(28)의 평균 반경의 15배보다 작아지자마자 추출효율이 저하된다는 것을 밝혀냈다.
인접 발광 다이오드의 모서리 간의 거리가 쉘(28)의 평균 반경의 15배보다 작아지면, 행과 열의 수가 약 50보다 클 때 활성 영역(51) 중앙의 추출효율이 행과 열의 수와 무관하게(independently) 최저가 되는 것이 관찰되었다.
도 11은 광전자 디바이스(60)의 도 9의 실시예와 유사한 평면도이다. 광전자 디바이스(60)는 광전자 디바이스(50)의 모든 요소를 구비하는데, 그 차이는 디바이스의 중앙으로부터 측변(52)으로 갈수록 단위 표면적당 발광 다이오드의 밀도가 높아진다는 점이다. 더 구체적으로, 활성 영역(51)의 중앙에서의 발광 다이오드의 표면 밀도가 측변(52)을 따른 발광 다이오드의 표면 밀도보다 작다. 또한 측변(52)을 따른 발광 다이오드의 표면 밀도가 활성 영역(51)의 모서리(54)에서의 발광 다이오드의 표면 밀도보다 작다.
예를 들어, 발광 다이오드의 표면밀도의 변화는 도 10에 도시된 바와 같은 추출효율의 변화의 역함수(inverse)에 해당할 수 있다. 예를 들어, 광전자 디바이스의 활성 영역 중앙에서의 발광 다이오드의 표면 밀도는 2*106/cm2 내지 6*106/cm2의 범위인 반면 광전자 디바이스의 측변을 따른 발광 다이오드의 표면 밀도는 7*106/cm2 내지 2*107/cm2의 범위에 있을 수 있다.
다른 실시예에 의하면, 본 발명자는 활성 영역의 면적에 대한 활성 영역의 둘레의 비율을 증가시키면 추출효율을 향상시킬 수 있음을 밝혀냈다. 바람직하기로 활성 영역의 둘레 대 면적의 비 P/A는 단위 활성 면적당 4.5 보다 크고, 더 바람직하기로 5 이상이며, 특히 6 이상이다.
도 12 내지 20은 각각 활성 영역의 윤곽만을 도시한 광전자 디바이스의 실시예들의 개략 평면도이다. 각 실시예들에서, 활성 영역의 면적에 대한 활성 영역의 둘레의 비는 같은 면적의 정사각형에서 얻어지는 것보다 크다.
도 12에서, 활성 영역(70)은 정사각형 외변(72)과 정사각형 내변(74)를 가지는 고리(ring) 형태를 가진다. 도 13에서, 활성 영역(76)은 하나 이상의 직사각형 영역(78)을 구비하는데, 두 직사각형 영역이 도시되어 있다. 도 14에서, 활성 영역(80)은 파형 변(wavy edge)을 가지는 하나 이상의 스트립(strip; 82)을 구비하는데, 두 스트립(82)이 도시되어 있다. 도 15에서 활성 영역(84)은 삼각형을 가진다. 도 16에서, 활성 영역(86)은 별모양이다. 도 17에서, 활성 영역은 별모양 외변(90)과 별모양 내변(91)을 구비한다. 바람직하기로 활성 영역의 외변과 가능한 경우 내변은 프랙탈 곡선(fractal curve)에 가까운 곡선을 형성한다. 도 18, 19, 그리고 20에서, 활성 영역(94, 96, 그리고 98)들은 2차, 3차, 또는 4차 이터레이션(iteration)을 거친 코흐 눈송이(Koch snowflake) 형태를 가진다. 활성 영역의 단위 면적에 대한 비율(P/A)은 활성 영역(94, 96, 98)에 대해 각각 6.4, 8.5, 그리고 11.4이다. 도 12와 도 17은 구멍을 가지는 표면에 해당하는 활성 영역의 실시예들을 보이고 있다.
광전자 디바이스를 제조하는 방법은
(1) 기판(10)의 상면(12) 상에 시드 패드(16)를 형성하는 단계.
시드 패드(16)는 상면(12) 상에 시드 층(seed layer)을 증착(deposit)하고 기판(12)의 상면(12)의 전체에 걸쳐 시드 층의 일부를 식각(etching)함으로써 시드 패드를 delimit한다. 시드 층은 화학적 기상 증착법(chemical vapor deposition; CVD) 또는 유기 금속 기상 에피택시(metal-organic vapor phase epitaxy; MOVPE)로도 알려진 유기 금속 화학적 기상 증착법(metal-organic chemical vapor deposition; MOCVD) 등의 방법으로 증착될 수 있다. 그러나 분자선 에피택시(molecular-beam epitaxy; MBE), 가스 소스 MBE(gas-source MBE; GSMBE), 유기 금속 MBE(metal-organic MBE; MOMBE), 플라즈마 보조 MBE(plasma-assisted MBE; PAMBE), 원자층 에피택시(atomic layer epitaxy; ALE), 하이브리드 기상 에피택시(hydride vapor phase epitaxy; HVPE) 등의 방법이 사용될 수 있으며 원자층 증착(atomic layer deposition; ALD)도 사용될 수 있다. 또한 증발(evaporation) 또는 반응 음극 스퍼터링(reactive cathode sputtering) 등의 방법도 사용될 수 있다.
시드 패드(16)가 알루미늄질화물로 구성되는 경우, 충분히(substantially) 텍스처링(texturing)되어 바람직한 극성(polarity)을 가질 수 있다. 시드 패드(16)의 텍스처링은 시드 층의 증착후 수행되는 추가적 처리에 의해 이뤄질 수 있다. 이 처리는 예를 들어 암모니아(NH3) 흐름 하의 어닐링(annealing)이다.
(2) 시드 패드(16)가 피복되지 않은 기판(10)의 상면의 부분을 보호하여 이 분분 상의 와이어의 후속적 성장을 방지하는 단계.
이는 시드 층(16) 사이의 기판(10) 표면에 규소질화물 영역(예를 들어 SiN 또는 Si3N4)을 형성하는 질화 단계(nitriding step)로 이뤄질 수 있다. 이는 또한 시드 층(16) 사이의 기판(10)을 마스킹(masking)하는 단계로 이뤄질 수 있는데, 예를 들어 SiO2 또는 SiN 또는 Si3N4 유전 재질의 층을 증착시킨 다음 시드 패드(16) 외측의 층을 사진식각(photolithography) 단계를 거쳐 식각하는 과정을 포함한다. 이 경우 마스킹 층은 시드 패드(16) 상까지 연장될 수 있다. 보호 단계(2)가 기판(10)의 마스킹으로 실행될 때 시드 층의 식각은 생략될 수 있다. 그러면 시드 패드(16)는 와이어가 통과할 표면이 남겨진 균일하고 연속적인 층으로 형성된다
(3) 각 와이어(20)의 하부(22)를 높이 H2만큼 성장시키는 단계. 각 와이어(20)는 하부의 시드 패드(16) 상부부터 성장된다.
와이어(20)는 CVD, MOCVD, MBE, GSMBE, PAMBE, ALE, HVPE, ALD 방식의 공정으로 성장될 수 있다 또한 예를 들어 화학조 증착(chemical bath deposition; CBD), 열수 공정(hydrothermal process), 액체 에어로졸 열분해(liquid aerosol pyrolysis) 또는 전착(electrodeposition) 등의 전기 화학적 공정(electrochemical processe)도 사용될 수 있다.
예를 들어, 와이어 성장 방법은 III족 원소의 핵종(precursor)과 V족 원소의 핵종을 반응로에 주입(injecting)하는 과정을 포함할 수 있다. III족 원소의 핵종의 예는 트리메틸갈륨(trimethylgallium; TMGa), 트리에틸렌갈륨(triethylgallium; TEGa), 드리메틸인듐(trimethylindium; TMIn), 또는 트리메틸알루미늄(trimethylaluminum; TMAl)이다. V족 원소의 핵종의 예는 암모니아(NH3), 삼차부틸포스핀(tertiarybutylphosphine; TBP), 수소화비소(arsine; AsH3), 또는 비대칭 디메틸히드라진(unsymmetrical dimethylhydrazine; UDMH)이다.
본 발명의 한 실시예에 의하면, III-V족 화합물의 와이어 성장의 첫 국면에서 III-V족 화합물의 핵종에 추가하여 추가적 원소 핵종이 과도히 첨가된다. 이 추가적 원소는 규소(Si)일 수 있다. 규소 핵종의 예는 실란(silane; SiH4)이다.
핵종 가스 내에 실란이 존재하면 GaN 화합물 내에 실리콘의 혼입(incorporation)이 야기된다. 이에 따라 낮은 농도의 n-형 도핑 부분(22)이 얻어진다. 이 과정은 부분(22)이 성장함에 따라, 상부를 제외하고 높이 H2의 부분(22)을 피복하는 규소질화물 층의 형성으로 전환된다
(4) 각 와이어(20)의 하부(22)의 상부 상에 높이 H3의 상부(24)를 성장시키는 단계.
상부(24)의 성장을 위해서는, 예를 들어 전술한 MOCVD 반응로의 작동 조건이 유지되지만 반응로 내의 실란 흐름은 예를 들어 10 이상의 팩터(factor)로 감소되거나 정지된다. 실란트 흐름이 정지되더라도 인접한 부동태화(passivated) 부분에서 기원하는 도판트의 이 활성 부분의 확산 또는 GaN의 잔여 도핑에 의해 상부(24)는 n-형 도핑될 수 있다.
(5) 절연층(24)을 형성하는 단계로, 예를 들어 단계(4)에서 얻어진 전체 구조에 절연층을 등각 증착(conformal deposition)시키고 이를 식각하여 각 와이어(20)의 상부(24)를 노출시킨다..
(6) 각 와이어(20)에 대해 에피택시에 의해 쉘(28)을 형성할 층을 형성하는 단계. 하부(22)를 피복하는 절연층(26)이 존재하면 쉘(28)을 형성할 층의 증착은 절연층(26)으로 피복되지 않은 와이어(20)의 상부(24) 상에서만 이뤄진다.
(7) 예를 들어 등각 증착으로 전극(30)을 형성하는 단계.
(8) 예를 들어 단계(7)에서 얻어진 전체 구조 상에 물리적 기상 증착(physical vapor deposition; PVD)하거나 예를 들어 증발 또는 음극 스퍼터링 및 이 층을 식각시켜 각 전극(20)을 노출시킴으로써 도전성 경면 층(conductive mirror layer; 32)을 형성하는 단계.
(9) 밀봉층(34)을 형성하는 단계. 밀봉층(340이 규소로 구성되는 경우, 밀봉층(34)은 스핀코팅(spin coating) 증착법이나 잉크젯 인쇄법, 또는 실크스크린 인쇄법으로 증착될 수 있다. 밀봉층(34)이 산화물인 경우는 CVD로 증착될 수 있다. 그리고
(10) 기판(10)을 절단하여 광전자 디바이스를 분리하는 단계를
구비한다.
전술한 실시예에 있어서는, 절연층(26)이 각 와이어(20)의 하부(22)의 전체 둘레를 피복한다. 변형례로, 하부(22)의 일부가 절연층(26)으로 피복되지 않도록 할 수도 있다. 이 경우 절연층(26)은 H2보다 낮은 높이까지 피복하고 쉘(28)이 H3보다 높은 높이까지 와이어(20)를 피복한다. 절연층(26)이 각 와이어(20)의 하부(22)를 피복하지 않도록 할 수도 있다. 이 경우 쉘(28)이 각 와이어(20)를 높이 H1까지 피복할 수 있다.
전술한 실시예에서는, 절연층(26)이 각 와이어(20)의 상부(24)의 둘레를 피복하지 않는다. 변형례로, 절연층(26)이 각 와이어(20)의 상부(24)의 부분을 피복할 수 있다. 이 경우 절연층(26)은 와이어를 H2보다 높은 높이까지 피복하고 쉘(28)이 H3보다 낮은 높이까지 피복한다.
다른 변형예에 의하면, 각 와이어(20)에 대해 절연층(26)은 쉘(30)의 하부를 부분적으로 피복한다.
전술한 제조 방법의 변형에에 의하면, 쉘(28)을 형성할 층은 와이어(20) 전체 또는 상부(24) 등 와이어(20)의 일부 상에 절연층(26)을 형성하기 전에 형성될 수 있다.
이상에서 본 발명의 특정한 실시예들을 설명했다. 당업계에 통상의 지식을 가진 자라면 여러 가지 변형과 변경이 가능할 것이다. 또한 전술한 실시예들에서는 각 와이어(20)가 시드 패드(16) 중의 하나와 접촉하는 와이어의 기부에 부동태 부분(22)을 구비하지만, 이 부동태 부분(22)은 존재하지 않을 수 있다.
또한 실시에들이 쉘(28)이 관련 와이어(20)의 상면과 와이어(20)의 측면의 일부를 피복하는 광전자 디바이스에 대해 설명했지만, 와이어(20)의 상면에만 쉘을 형성하는 것도 가능하다.
이상에서 다른 변경들을 가지는 다양한 실시예들을 설명했다. 당업계에 통상의 지식을 가진 자라면 발명적 노력이 없이도 이들 다양한 실시예와 변경들의 다양한 요소를 조합할 수 있을 것이다. 특히 1.7 내지 1.75 범위의 굴절률을 가지는 밀봉층을 구비하는 광전자 디바이스는 추가적으로, 예를 들어 도 11에 도시된 바와 같이 변화되는 발광 다이오드의 표면 밀도를 가질 수 있다. 또한 1.7 내지 1.75 범위의 굴절률을 가지는 밀봉층을 구비하는 광전자 디바이스는 추가적으로, 예를 들어 도 12 내지 20에 관련하여 전술한 바와 같이 정사각형 활성 영역에서 얻을 수 있는 비율보다 큰 활성 영역의 표면에 대한 둘레의 비율을 가질 수 있다. 또한 정사각형 활성 영역에서 얻을 수 있는 비율보다 큰 활성 영역의 표면에 대한 둘레의 비율을 가지는 광전자 디바이스는 다양한 표면 밀도의 발광 다이오드를 가질 수 있다.

Claims (12)

  1. 상면(12)을 가지는 반도체 기판(10)과,
    상면에 지지되며 와이어형, 원추형, 테이퍼형의 반도체 소자(20)를 가지는 발광 다이오드(DEL)와, 그리고
    발광 다이오드를 피복하며, 유전층의 굴절률이 1.6 내지 1.8의 범위이며, 유전층(34)의 최대 두께가 250nm 내지 50μm의 범위인, 적어도 부분적으로 투명한 유전층(34)을
    구비하는 것을 특징으로 하는 광전자 디바이스.
  2. 제1항에 있어서,
    유전층(34)의 굴절률이 1.7 내지 1.75의 범위에 있는 것을
    특징으로 하는 광전자 디바이스.
  3. 제1항에 있어서,
    각 반도체 소자(20)가 III-V족 화합물로 구성되는 것을
    특징으로 하는 광전자 디바이스.
  4. 제3항에 있어서,
    각 반도체 소자(20)가 질화갈륨을 포함하는 것을
    특징으로 하는 광전자 디바이스.
  5. 제1항에 있어서,
    각 반도체 소자(20)의 평균 직경이 200nm 내지 1μm의 범위에 있는 것을
    특징으로 하는 광전자 디바이스.
  6. 제1항에 있어서,
    유전층(34)이 내부에 분산된 제2 재질의 입자를 가지는 제1의 부분적으로 투명한 재질의 매트릭스를 가지며, 제2 재질의 굴절률이 제1 재질의 굴절률보다 큰 것을
    특징으로 하는 광전자 디바이스.
  7. 제6항에 있어서,
    제1 재질이 폴리실록산인 것을
    특징으로 하는 광전자 디바이스.
  8. 제6항에 있어서,
    제2 재질이 산화티타늄(TiO2), 산화지르코늄(ZrO2), 그리고 황화아연(ZnS) 중에서 선택된 유전 재질인 것을
    특징으로 하는 광전자 디바이스.
  9. 제1항에 있어서,
    유전층(34)이 에폭사이드 중합체, x가 0보다 크고 2 이하의 실수일 때 SiOx 방식의 규소 산화물, y가 0보다 크고 2 이하의 실수이고 z가 0보다 크고 0.57 이하의 실수일 때 SiOyNz 방식의 규소 산화물, 그리고 산화알루미늄(Al2O3)을 포함하는 그룹에서 선택된 재질로 구성되는 것을
    특징으로 하는 광전자 디바이스.
  10. 제1항에 있어서,
    발광 다이오드(DEL)가 상면(12)의 부분(51)에 전체적으로 분포되고, 이 부분의 발광 다이오드(DEL)의 표면 밀도가 상기 부분의 측변(52)에서 멀어질수록 저하되는 것을
    특징으로 하는 광전자 디바이스.
  11. 제1항 내지 제10항 중의 어느 한 항에 있어서,
    발광 다이오드(DEL)가 상면(12)의 부분에 전체적으로 분포되고, 상기 부분의 표면적에 대한 상기 부분의 둘레의 비가 단위면적당 4 이상인 것을
    특징으로 하는 광전자 디바이스.
  12. 제11항에 있어서,
    부분이 구멍이 있는 표면에 해당하는 것을
    특징으로 하는 광전자 디바이스.
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