KR20210142584A - Semiconductor device manufacturing method and laminate - Google Patents

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KR20210142584A
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유스케 후미타
신야 다큐
가즈토 아이자와
유야 하세가와
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린텍 가부시키가이샤
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Abstract

인접하는 개편화 후의 칩 사이의 거리가 작은 경우에도, 제조 공정 중에 칩에 균열이나 결손이 잘 발생하지 않는 반도체 장치의 제조 방법을 제공한다. 평면 형상이 사각형상인 반도체 장치의 제조 방법으로서, 매트릭스상으로 나열되어 있는 복수의 사각형상의 개편화 예정 영역을 포함하는 웨이퍼의 표면에, 상기 개편화 예정 영역의 단변 방향을 따라 점착 시트를 첩부하고, 상기 점착 시트가 첩부된 웨이퍼의 이면을 연삭함과 함께, 상기 개편화 예정 영역을 획정하는 분할 예정선을 따라 상기 칩을 분할하는, 반도체 장치의 제조 방법이다.Provided is a method for manufacturing a semiconductor device in which cracks or defects are less likely to occur in chips during a manufacturing process even when the distance between adjacent chips after segmentation is small. A method for manufacturing a semiconductor device having a rectangular planar shape, wherein an adhesive sheet is attached to a surface of a wafer including a plurality of rectangular region to be divided into pieces arranged in a matrix along a short side direction of the region to be divided into pieces, It is a manufacturing method of a semiconductor device which grinds the back surface of the wafer to which the said adhesive sheet was affixed, and divides the said chip|tip along the division|segmentation predetermined line which defines the said segmentation schedule area|region.

Description

반도체 장치의 제조 방법 및 적층체Semiconductor device manufacturing method and laminate

본 발명은, 반도체 장치의 제조 방법, 및 반도체 장치의 제조 방법에 사용되는 적층체에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and to a laminate used for a method for manufacturing a semiconductor device.

실리콘 기판 상에 반도체 회로가 형성된 반도체 칩 등의 반도체 장치의 제조 프로세스로서, DBG (Dicing Before Grinding) 라고 칭해지는 방법이 알려져 있다. DBG 란, 마무리 두께에 상당하는 깊이의 홈을 웨이퍼의 스트리트에 형성해 두고, 웨이퍼의 이면을 연삭함으로써, 앞서 형성한 홈을 웨이퍼의 이면으로부터 표출시켜 웨이퍼를 개개의 반도체 칩으로 분할하는 방법이다.As a manufacturing process of semiconductor devices, such as a semiconductor chip in which the semiconductor circuit was formed on the silicon substrate, the method called DBG (Dicing Before Grinding) is known. DBG is a method of dividing the wafer into individual semiconductor chips by forming a groove having a depth corresponding to the finished thickness in the street of the wafer and grinding the back surface of the wafer to expose the previously formed groove from the back surface of the wafer.

1 장의 웨이퍼로부터의 칩의 취득수를 증가시키거나 할 목적으로, SDBG (Stealth Dicing Before Grinding) 라고 칭해지는 방법도 제안되어 있다. SDBG 란, 웨이퍼에 대하여 투과성을 갖는 파장의 레이저의 집광점을 웨이퍼 내부에 위치시키고, 분할 예정 라인을 따라 레이저를 웨이퍼에 조사하여, 웨이퍼 내부에 다광자 흡수에 의한 개질층을 형성한 후, 웨이퍼의 이면측을 연삭하여 웨이퍼를 얇게 함과 함께, 개질층을 분할 기점으로 하여 웨이퍼를 개개의 반도체 칩으로 분할하는 가공 방법이다.A method called SDBG (Stealth Dicing Before Grinding) has also been proposed for the purpose of increasing the number of chips obtained from one wafer. In SDBG, the light-converging point of a laser having a wavelength that is transparent to the wafer is located inside the wafer, the laser is irradiated to the wafer along a line to be divided, a modified layer by multiphoton absorption is formed inside the wafer, and then the wafer It is a processing method in which the wafer is thinned by grinding the back side of the , and the wafer is divided into individual semiconductor chips using the modified layer as the division starting point.

SDBG 와 같이, 분할된 웨이퍼에 있어서의 칩 사이의 간극이 매우 작아지는 가공 방법을 사용하면, 개편화된 반도체 칩에 결손이나 균열을 발생시키는 경우가 있다. 이 때문에, 예를 들어, 특허문헌 1 에서는, 웨이퍼 표면의 분할 예정 라인의 각 교차점에 금속막 등으로 이루어지는 결손 방지층을 형성하는 것이 제안되어 있다.When a processing method in which the gap between the chips in the divided wafer is very small, like SDBG, is used, defects or cracks may occur in the divided semiconductor chip. For this reason, for example, in patent document 1, it is proposed to form the defect prevention layer which consists of a metal film etc. at each intersection of the division|segmentation schedule line of a wafer surface.

일본 공개특허공보 2018-6653호Japanese Laid-Open Patent Publication No. 2018-6653

그러나, 칩 사이즈의 소형화에 대한 요청은 점점 높아지고 있으며, 반도체 칩의 소형화에 수반하여, 반도체 칩의 균열이나 결손의 문제가 현저해졌다. 본 발명자들의 검토에 의하면, DBG 에서 다이싱에 의해 형성되는 간극을 최대한 작게 하는 방법이나, SDBG 와 같이 웨이퍼의 분할 시점에서는, 이웃하는 칩 사이의 간격이 실질적으로 제로인 방법을 사용하는 경우, 칩 사이즈가 소형화되면, 인접하는 칩끼리의 접촉에 의한 균열이나 결손의 문제가 보다 현저해지는 것이 판명되었다. 따라서, 보다 효과적으로 칩의 결손이나 균열을 방지할 수 있는 신규하고 또한 유용한 반도체 장치의 제조 방법이 요구되고 있다.However, the request|requirement for the miniaturization of a chip size is increasing more and more, and the problem of the crack or defect of a semiconductor chip has become remarkable with miniaturization of a semiconductor chip. According to the studies of the present inventors, when using a method in which the gap formed by dicing in DBG is as small as possible or a method in which the gap between neighboring chips is substantially zero at the time of dividing the wafer like SDBG, the chip size It became clear that the problem of cracks and defects due to contact between adjacent chips became more pronounced when the chip was downsized. Accordingly, there is a demand for a novel and useful method for manufacturing a semiconductor device capable of more effectively preventing chip defects and cracks.

본 발명은, 상기 문제를 감안하여, 인접하는 개편화 후의 칩 사이의 거리가 작은 경우에도, 제조 공정 중에 칩에 균열이나 결손이 잘 발생하지 않는 반도체 장치의 제조 방법, 및 그것에 적합한 적층체를 제공하는 것을 과제로 한다.In view of the above problem, the present invention provides a method for manufacturing a semiconductor device in which cracks or defects are less likely to occur in the chip during the manufacturing process even when the distance between adjacent chips after segmentation is small, and a laminate suitable therefor make it a task

본 발명자들은, 상기 과제를 해결하기 위해 예의 검토를 거듭한 결과, 웨이퍼의 회로층 형성면에 첩부하는 점착 시트의 첩부 방향을, 웨이퍼의 개편화 예정 영역에 기초하여 적절히 설정함으로써, 상기 과제를 해결할 수 있는 것을 알아내어, 본 발명을 완성하였다.MEANS TO SOLVE THE PROBLEM As a result of repeating earnest examination in order to solve the said subject, the present inventors solve the said subject by setting the sticking direction of the adhesive sheet affixed to the circuit layer formation surface of a wafer suitably based on the segmentation scheduled area of a wafer. Finding out what could be done, the present invention was completed.

즉, 본 발명은, 이하의 [1] ∼ [6] 을 제공하는 것이다.That is, the present invention provides the following [1] to [6].

[1] 평면 형상이 사각형상인 반도체 장치의 제조 방법으로서,[1] A method for manufacturing a semiconductor device having a rectangular planar shape, the method comprising:

매트릭스상으로 나열되어 있는 복수의 사각형상의 개편화 예정 영역을 포함하는 웨이퍼의 표면에, 상기 개편화 예정 영역의 단변 방향을 따라 점착 시트를 첩부하고,A pressure-sensitive adhesive sheet is attached to a surface of a wafer including a plurality of rectangular segmentation scheduled regions arranged in a matrix along a short side direction of the segmented segmentation region,

상기 점착 시트가 첩부된 웨이퍼의 이면을 연삭함과 함께, 상기 개편화 예정 영역을 획정하는 분할 예정선을 따라 상기 웨이퍼를 분할하는, 반도체 장치의 제조 방법.The manufacturing method of a semiconductor device which grinds the back surface of the wafer to which the said adhesive sheet was affixed, and divides the said wafer along the division|segmentation predetermined line which defines the said segmentation schedule area|region.

[2] 상기 웨이퍼의 표면에 상기 점착 시트를 첩부한 후, 상기 분할 예정선에 대응하는 평면 위치에 있어서의 상기 웨이퍼의 내부에, 분할의 기점이 되는 개질부를 형성하고,[2] After attaching the pressure-sensitive adhesive sheet to the surface of the wafer, a modified portion serving as a starting point of division is formed inside the wafer at a planar position corresponding to the division line,

상기 점착 시트가 첩부된 상기 웨이퍼의 이면을 연삭하고, 상기 분할 예정선을 따라 상기 웨이퍼를 분할하는, 상기 [1] 에 기재된 반도체 장치의 제조 방법.The method for manufacturing a semiconductor device according to the above [1], wherein the back surface of the wafer to which the pressure-sensitive adhesive sheet is affixed is ground, and the wafer is divided along the division line.

[3] 상기 개편화 예정 영역의 장변 방향의 길이/단변 방향의 길이로 나타내는 애스펙트비가, 1.05 이상인, 상기 [1] 또는 [2] 에 기재된 반도체 장치의 제조 방법.[3] The method for manufacturing a semiconductor device according to [1] or [2], wherein an aspect ratio expressed by the length in the long side direction/the length in the short side direction of the region to be divided into pieces is 1.05 or more.

[4] 상기 개편화 예정 영역은, 장변 방향의 길이가 5 ∼ 50 ㎜ 이고, 단변 방향의 길이가 2 ∼ 20 ㎜ 인, 상기 [1] ∼ [3] 중 어느 하나에 기재된 반도체 장치의 제조 방법.[4] The method for manufacturing a semiconductor device according to any one of [1] to [3], wherein the region to be divided into pieces has a length of 5 to 50 mm in the long side direction and 2 to 20 mm in the short side direction. .

[5] 연삭 후의 상기 웨이퍼의 이면에 전사 시트를 첩부하고,[5] affixing a transfer sheet to the back surface of the wafer after grinding;

상기 전사 시트 첩부 후에, 상기 점착 시트를 상기 웨이퍼로부터 분리하는, 상기 [1] ∼ [4] 중 어느 하나에 기재된 반도체 장치의 제조 방법.The method for manufacturing a semiconductor device according to any one of [1] to [4], wherein the pressure-sensitive adhesive sheet is separated from the wafer after the transfer sheet is pasted.

[6] 매트릭스상으로 나열된 복수의 사각형상의 개편화 예정 영역을 포함하는 웨이퍼와,[6] A wafer including a plurality of rectangular segmented regions arranged in a matrix;

상기 개편화 예정 영역의 단변 방향을 따라 텐션을 부가한 상태에서, 상기 웨이퍼의 표면에 첩부된 점착 시트를 구비하는, 적층체.A laminate comprising an adhesive sheet affixed to the surface of the wafer in a state in which tension is applied along the short side direction of the region to be separated into pieces.

본 발명에 의하면, 인접하는 개편화 후의 칩 사이의 거리가 작은 경우에도, 제조 공정에 있어서, 칩에 균열이나 결손이 잘 발생하지 않는 반도체 장치의 제조 방법, 및 그것에 적합한 적층체를 제공할 수 있다.ADVANTAGE OF THE INVENTION According to this invention, even when the distance between adjacent chips after fragmentation is small, in a manufacturing process, the manufacturing method of a semiconductor device which a chip|tip does not easily generate|occur|produce a crack or defect, and a laminated body suitable for it can be provided. .

도 1 은, 회로층이 형성된 웨이퍼, 이 웨이퍼의 회로층 상에 점착 시트가 첩부된 적층체, 및 이 적층체를 사용하여 웨이퍼를 가공함으로써 얻어지는, 반도체 장치로서의 반도체 칩의 모식적인 단면도이다.
도 2 는, 웨이퍼에 대한 점착 시트의 첩부 방향과 웨이퍼 상의 개편화 예정 영역의 관계를 나타내는 설명도이다.
도 3 은, 적층체의 제조 공정을 나타내는 모식적인 단면도이다.
도 4 는, 반도체 장치의 제조 공정을 나타내는 모식적인 단면도이다.
도 5 는, 반도체 장치의 제조 공정을 나타내는 모식적인 단면도이다.
도 6 은, 본 발명의 실시예에 관련된 반도체 장치의 제조 방법에서 사용하는 웨이퍼와, 비교예에 관련된 반도체 장치의 제조 방법에서 사용하는 웨이퍼를, 대비하여 나타내는 모식적인 평면도이다.
BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic sectional drawing of the semiconductor chip as a semiconductor device obtained by processing the wafer using the wafer with a circuit layer, the laminated body in which the adhesive sheet was affixed on the circuit layer of this wafer, and this laminated body.
It is explanatory drawing which shows the relationship between the sticking direction of the adhesive sheet with respect to a wafer, and the area|region to be separated on a wafer.
3 is a schematic cross-sectional view showing a manufacturing process of a laminate.
4 is a schematic cross-sectional view showing a manufacturing process of a semiconductor device.
5 is a schematic cross-sectional view showing a manufacturing process of a semiconductor device.
Fig. 6 is a schematic plan view showing a wafer used in a method for manufacturing a semiconductor device according to an embodiment of the present invention and a wafer used in a method for manufacturing a semiconductor device according to a comparative example in contrast.

이하, 본 발명의 실시형태 (이하,「본 실시형태」라고 칭하는 경우가 있다) 에 대해 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention (Hereinafter, it may call "this embodiment") is described.

[웨이퍼, 적층체, 및 반도체 장치][Wafer, laminate, and semiconductor device]

본 실시형태의 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치는, 웨이퍼 부분과 그 표면에 형성된 회로부를 구비하고 있고, 평면 형상이 사각형상이다. 본 명세서에 있어서,「반도체 장치」란, 프로세서, 메모리, 센서 등에 사용되는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 구체적으로는, 집적 회로를 구비하는 웨이퍼, 집적 회로를 구비하는 박화 (薄化) 된 웨이퍼, 집적 회로를 구비하는 칩, 집적 회로를 구비하는 박화된 칩, 이들 칩을 포함하는 전자 부품, 및 당해 전자 부품을 구비하는 전자 기기류 등을 들 수 있다. 패키징되기 전의 칩도 포함된다.The semiconductor device manufactured by the semiconductor device manufacturing method of this embodiment is equipped with the wafer part and the circuit part formed in the surface, The planar shape is rectangular shape. In this specification, the term "semiconductor device" refers to the overall device that can function by using semiconductor characteristics used for a processor, a memory, a sensor, and the like. Specifically, a wafer provided with an integrated circuit, a thinned wafer provided with an integrated circuit, a chip provided with an integrated circuit, a thinned chip provided with an integrated circuit, an electronic component comprising these chips, and the said chip Electronic devices provided with an electronic component, etc. are mentioned. Chips before packaging are also included.

반도체 장치는, 회로층이 표면에 형성된 웨이퍼를 개편화함으로써 얻어진다.A semiconductor device is obtained by separating into pieces the wafer in which the circuit layer was formed on the surface.

또, 회로층이 형성된 웨이퍼를 반도체 장치로 가공하는 공정에 있어서, 웨이퍼의 회로층 형성면에 점착 시트를 첩부한 적층체가 사용된다.Moreover, in the process of processing a wafer with a circuit layer into a semiconductor device, the laminated body which affixed the adhesive sheet on the circuit layer formation surface of the wafer is used.

이하, 본 발명의 실시형태에 관련된 웨이퍼, 적층체, 및 반도체 장치를, 도면을 사용하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the wafer, laminated body, and semiconductor device which concern on embodiment of this invention are demonstrated using drawings.

도 1 은, 회로층이 형성된 웨이퍼, 이 웨이퍼의 회로층이 형성된 면에 점착 시트가 첩부된 적층체, 및 상기 웨이퍼를 가공함으로써 얻어지는, 반도체 장치로서의 반도체 칩의 모식적인 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic sectional drawing of the semiconductor chip as a semiconductor device obtained by processing the wafer with a circuit layer, the laminated body by which the adhesive sheet was affixed on the surface on which the circuit layer of this wafer was formed, and the said wafer.

도 1(A) 에 나타내는 바와 같이, 먼저, 포토리소그래피법을 포함하는 반도체 형성 프로세스에 의해, 표면에 회로층 (C) 이 형성된 웨이퍼 (W) 를 준비한다.As shown in FIG. 1(A) , first, a wafer W having a circuit layer C formed on its surface is prepared by a semiconductor formation process including a photolithography method.

다음으로, 도 1(B) 에 나타내는 바와 같이, 웨이퍼 (W) 의 회로층 (C) 이 형성된 면에 점착 시트 (1) 를 첩부하여, 적층체 (10) 를 얻는다.Next, as shown in FIG.1(B), the adhesive sheet 1 is affixed on the surface in which the circuit layer C of the wafer W was formed, and the laminated body 10 is obtained.

또한, 도 1(C) 에 나타내는 바와 같이, 웨이퍼 (W) 의 이면을 필요에 따라 연삭함과 함께, 웨이퍼 (W) 를, 개편화 예정 영역을 획정하는 분할 예정선을 따라 분할함으로써, 개편화 후의 웨이퍼 (WI) 로 한다. 이렇게 하여, 회로층 (C) 을 갖는 웨이퍼 (W) 를 복수로 개편화하여, 반도체 장치로서의 반도체 칩 (CP) 을 얻는다. 개편화 예정 영역에 대해서는 이후에 상세하게 설명한다.Further, as shown in Fig. 1(C) , the back surface of the wafer W is ground as necessary, and the wafer W is divided along a division scheduled line defining a region to be divided into pieces, Let it be the later wafer WI. In this way, the wafer W which has the circuit layer C is divided into plural pieces, and the semiconductor chip CP as a semiconductor device is obtained. The area to be reorganized will be described in detail later.

<웨이퍼><Wafer>

웨이퍼 (W) 는, 고순도의 단결정 실리콘을 원반상으로 잘라낸 것이다. 웨이퍼 (W) 의 직경은, 이것에 한정하는 것은 아니지만, 예를 들어 12 인치이다.The wafer W is obtained by cutting high-purity single-crystal silicon into a disk shape. Although the diameter of the wafer W is not limited to this, For example, it is 12 inches.

회로층 (C) 은, 반도체 제조 프로세스에 의해 웨이퍼 (W) 의 표면에 형성된 반도체 회로를 포함하는 층이다.The circuit layer (C) is a layer including a semiconductor circuit formed on the surface of the wafer (W) by a semiconductor manufacturing process.

반도체 프로세스는, 실리콘 웨이퍼 상에 회로의 소재가 되는 산화실리콘이나 알루미늄 등을, 스퍼터링, 전기 도금, CVD 등에 의해 박막 형성한 후, 포토리소그래피법에 의해 반도체 회로를 형성하는 공정을 포함한다.A semiconductor process includes a process of forming a semiconductor circuit by photolithography after forming a thin film of silicon oxide, aluminum, etc. which become a material of a circuit on a silicon wafer by sputtering, electroplating, CVD, etc.

포토리소그래피법은, 실리콘 웨이퍼 상에 형성된 상기 박막을 레지스트막으로 피복하는 공정, 회로 패턴이 형성된 마스크를 개재하여 UV 광을 상기 레지스트막에 조사하는 공정, 상기 레지스트막 중 미경화의 부분을 현상하여 선택적으로 제거하는 공정, 현상에 의해 노출된 박막을 에칭하여 제거하는 공정, 에칭에 의해 노출된 실리콘 기판에 인이나 붕소 등의 불순물을 주입하여 반도체 특성을 부여하는 공정, 플래시 램프나 레이저 조사 등을 사용하는 열처리에 의해 불순물 이온을 활성화하는 공정, 및 레지스트막을 박리하는 공정을 갖는다.The photolithography method is a process of coating the thin film formed on a silicon wafer with a resist film, a process of irradiating the resist film with UV light through a mask on which a circuit pattern is formed, a process of developing an uncured portion of the resist film Selective removal process, process of etching and removing the thin film exposed by development, process of imparting semiconductor characteristics by implanting impurities such as phosphorus or boron into the silicon substrate exposed by etching, flash lamp or laser irradiation, etc. It has a process of activating impurity ions by the heat treatment used, and a process of peeling a resist film.

<반도체 장치><Semiconductor device>

웨이퍼 (W) 는, 일례로서, 평면에서 봤을 때의 사이즈로, 각각이 12 ㎜ × 6 ㎜ 정도의 크기인 복수의 반도체 칩이 되도록 분할된다. 이 사이즈로 분할하는 경우, 직경 12 인치의 웨이퍼로부터는, 약 1,000 개의 반도체 칩이 얻어진다.As an example, the wafer W is divided|segmented so that it may become the size of a planar view so that it may become a some semiconductor chip each with a size of about 12 mm x 6 mm. When dividing by this size, about 1,000 semiconductor chips are obtained from a wafer having a diameter of 12 inches.

반도체 장치인 반도체 칩은, 상기 서술한 바와 같이, 웨이퍼 (W) 에서 유래하는 웨이퍼 부분과, 그 표면에 형성된 회로층 (C) 에서 유래하는 회로부를 구비하고 있다.As mentioned above, the semiconductor chip which is a semiconductor device is equipped with the wafer part originating in the wafer W, and the circuit part originating in the circuit layer C formed in the surface.

본 실시형태의 반도체 장치의 제조 방법에 의해 얻어지는 반도체 칩은, 사각형상의 평면 형상을 갖는다. 이 때문에, 반도체 칩에 다양한 기능을 부여하거나, 반도체 칩의 상하를 용이하게 파악하거나 할 수 있다.The semiconductor chip obtained by the manufacturing method of the semiconductor device of this embodiment has a rectangular planar shape. For this reason, various functions can be provided to a semiconductor chip, and the top and bottom of a semiconductor chip can be grasped|ascertained easily.

<적층체><Laminate>

적층체 (10) 는, 회로층 (C) 이 형성된 웨이퍼 (W) 의 표면에 점착 시트 (1) 가 첩부된 것이다.The laminate 10 is one in which the pressure-sensitive adhesive sheet 1 is affixed on the surface of the wafer W on which the circuit layer C is formed.

(점착 시트)(adhesive sheet)

점착 시트 (1) 는, 기재층과, 이 기재층 상에 적층된 점착제층을 포함하는 적층체이며, 전형적으로는, 기재층과, 기재층의 적어도 일방의 면측에 형성된 완충층과, 기재층의 타방의 면측에 형성된 점착제층을 포함하는 적층체이다. 점착 시트 (1) 는, 이것들 이외의 다른 구성층을 포함할 수 있으며, 예를 들어, 점착제층측의 기재 표면에는 프라이머층이 형성되어 있어도 되고, 점착제층의 표면에는, 사용시까지 점착제층을 보호하기 위한 박리 시트가 적층되어 있어도 된다. 또, 기재는 단층이어도 되고, 다층이어도 된다. 완충층 및 점착제층도 동일하다. 점착 시트 (1) 의 점착제층이 웨이퍼 (W) 의 회로층 (C) 에 접하도록 하여, 점착 시트 (1) 가 웨이퍼 (W) 에 첩부됨으로써, 점착 시트 (1) 는, 웨이퍼 (W) 의 회로층 (C) 을 보호하는 보호 필름으로서의 역할을 한다.The pressure-sensitive adhesive sheet 1 is a laminate including a base layer and an adhesive layer laminated on the base layer, typically, a base layer, a buffer layer formed on at least one surface side of the base layer, and a base layer It is a laminated body containing the adhesive layer formed in the other surface side. The pressure-sensitive adhesive sheet 1 may include other constituent layers other than these, for example, a primer layer may be formed on the surface of the substrate on the pressure-sensitive adhesive layer side, and on the surface of the pressure-sensitive adhesive layer, to protect the pressure-sensitive adhesive layer until use The release sheet for this purpose may be laminated|stacked. Moreover, a single layer may be sufficient as a base material, and a multilayer may be sufficient as it. The buffer layer and the pressure-sensitive adhesive layer are also the same. When the pressure-sensitive adhesive layer of the pressure-sensitive adhesive sheet 1 is in contact with the circuit layer C of the wafer W, and the pressure-sensitive adhesive sheet 1 is attached to the wafer W, the pressure-sensitive adhesive sheet 1 is formed of the wafer W It serves as a protective film for protecting the circuit layer (C).

(기재층)(substrate layer)

기재층의 재질은, 특별히 제한되지 않지만, 종이나 부직포와 비교하여 진개 (塵芥) 발생이 적기 때문에 전자 부품의 가공 부재에 바람직하고, 입수가 용이하다는 관점에서, 수지 필름인 것이 바람직하다. 점착 시트가 기재층을 가짐으로써, 점착 시트의 형상 안정성을 향상시키거나, 점착 시트에 탄성을 부여하거나 할 수 있다. 또, 웨이퍼 (W) 의 회로층 (C) 의 요철이 큰 경우에도, 점착 시트의 첩부면과 반대의 면이 평활하게 유지되기 쉬워진다.Although the material in particular of a base material layer is not restrict|limited, Compared with paper or a nonwoven fabric, since there is little dust generation, it is preferable for the processing member of an electronic component, It is preferable that it is a resin film from a viewpoint of easy availability. When an adhesive sheet has a base material layer, the shape stability of an adhesive sheet can be improved, or elasticity can be provided to an adhesive sheet. Moreover, even when the unevenness|corrugation of the circuit layer C of the wafer W is large, it becomes easy to keep the surface opposite to the pasting surface of an adhesive sheet smooth.

기재층은, 1 개의 수지 필름으로 이루어지는 단층 필름으로 이루어지는 기재층이어도 되고, 복수의 수지 필름이 적층된 복층 필름으로 이루어지는 기재층이어도 된다.The base material layer may be a base layer composed of a single layer film composed of one resin film, or a base material layer composed of a multilayer film in which a plurality of resin films are laminated.

기재층의 두께는, 점착 시트에 적당한 탄력을 부여하는 관점, 또, 점착 시트의 권수시의 취급성의 관점에서, 바람직하게는 5 ∼ 250 ㎛, 보다 바람직하게는 10 ∼ 200 ㎛, 더욱 바람직하게는 25 ∼ 150 ㎛ 이다.The thickness of the base layer is preferably 5 to 250 µm, more preferably 10 to 200 µm, still more preferably from the viewpoint of imparting moderate elasticity to the pressure-sensitive adhesive sheet, and from the viewpoint of handling properties at the time of winding the pressure-sensitive adhesive sheet. It is 25-150 micrometers.

기재층에 사용될 수 있는 수지 필름으로는, 예를 들어, 폴리올레핀계 필름, 할로겐화 비닐 중합체계 필름, 아크릴 수지계 필름, 고무계 필름, 셀룰로오스계 필름, 폴리에스테르계 필름, 폴리카보네이트계 필름, 폴리스티렌계 필름, 폴리페닐렌술파이드계 필름, 시클로올레핀 폴리머계 필름, 및 우레탄 수지를 함유하는 에너지선 경화성 조성물의 경화물로 이루어지는 필름을 들 수 있다.As a resin film that can be used for the base layer, for example, a polyolefin-based film, a halogenated vinyl polymer-based film, an acrylic resin-based film, a rubber-based film, a cellulose-based film, a polyester-based film, a polycarbonate-based film, a polystyrene-based film, The film which consists of a polyphenylene sulfide type film, a cycloolefin polymer type film, and the hardened|cured material of the energy-beam curable composition containing a urethane resin is mentioned.

기재층에 사용되는 폴리에스테르계 필름은, 폴리에스테르의 공중합체로 이루어지는 필름이어도 되고, 상기 폴리에스테르와 비교적 소량의 타 수지의 혼합물로 이루어지는 수지 혼합 필름이어도 된다. 이들 폴리에스테르계 필름 중에서도, 입수가 용이하고, 두께 정밀도가 높다는 관점에서, 폴리에틸렌테레프탈레이트 필름이 바람직하다.The polyester film used for the base layer may be a film made of a copolymer of polyester, or a resin mixed film comprising a mixture of the polyester and a relatively small amount of another resin. Among these polyester films, a polyethylene terephthalate film is preferable from a viewpoint that an acquisition is easy and thickness precision is high.

(점착제층)(Adhesive layer)

기재층 또는 중간층 상에 형성되는 점착제층은, 웨이퍼 (W) 의 회로층 (C) 에 점착 시트를 확실하게 고정시킴으로써 회로층 (C) 을 보호한다.The pressure-sensitive adhesive layer formed on the base layer or the intermediate layer protects the circuit layer (C) by reliably fixing the pressure-sensitive adhesive sheet to the circuit layer (C) of the wafer (W).

점착제층은 점착제를 함유한다. 점착제로는, 예를 들어, 아크릴계 점착제, 고무계 점착제, 우레탄계 점착제, 실리콘계 점착제, 폴리비닐에테르계 점착제, 올레핀계 점착제 등을 들 수 있다. 이들 점착제는, 1 종 또는 2 종 이상을 조합하여 사용해도 된다.The pressure-sensitive adhesive layer contains a pressure-sensitive adhesive. As an adhesive, an acrylic adhesive, a rubber-type adhesive, a urethane adhesive, a silicone adhesive, a polyvinyl ether type adhesive, an olefin adhesive etc. are mentioned, for example. You may use these adhesives 1 type or in combination of 2 or more type.

점착제층의 두께는, 보호 대상이 되는 회로층의 요철의 크기에 따라 적절히 조정할 수 있지만, 바람직하게는 5 ∼ 200 ㎛, 보다 바람직하게는 7 ∼ 150 ㎛, 더욱 바람직하게는 10 ∼ 100 ㎛ 이다.Although the thickness of an adhesive layer can be suitably adjusted according to the size of the unevenness|corrugation of the circuit layer used as a protection object, Preferably it is 5-200 micrometers, More preferably, it is 7-150 micrometers, More preferably, it is 10-100 micrometers.

(중간층)(middle floor)

중간층은, 특별히 제한되지 않지만, 양호한 요철 흡수성을 얻는 관점에서, 우레탄(메트)아크릴레이트 및 티올기 함유 화합물을 함유하는 수지 조성물로 형성되는 것이 바람직하다.The intermediate layer is not particularly limited, but is preferably formed of a resin composition containing a urethane (meth)acrylate and a thiol group-containing compound from the viewpoint of obtaining good water absorbency.

중간층의 두께는, 보호 대상이 되는 반도체 표면의 요철의 크기에 따라 적절히 조정할 수 있지만, 비교적 큰 요철을 흡수하는 것을 가능하게 하는 관점에서, 바람직하게는 50 ∼ 400 ㎛, 보다 바람직하게는 70 ∼ 300 ㎛, 더욱 바람직하게는 80 ∼ 250 ㎛ 이다.The thickness of the intermediate layer can be appropriately adjusted according to the size of the unevenness on the surface of the semiconductor to be protected, but from the viewpoint of making it possible to absorb relatively large unevenness, preferably 50 to 400 µm, more preferably 70 to 300 µm, more preferably 80 to 250 µm.

(점착 시트의 첩부 방향)(Attaching direction of the adhesive sheet)

도 2 는, 웨이퍼 (W) 에 대한 점착 시트 (1) 의 첩부 방향과 웨이퍼 (W) 상의 개편화 예정 영역 (R) 의 관계를 나타내는 설명도이다.2 : is explanatory drawing which shows the relationship between the sticking direction of the adhesive sheet 1 with respect to the wafer W, and the area|region R to be separated into pieces on the wafer W. As shown in FIG.

도 2(A) 에 나타내는 바와 같이, 웨이퍼 (W) 의 표면에는, 웨이퍼 (W) 에 대한 처리나 가공의 기준 방향을 나타내는 V 노치 (Wv) 와, 분할 예정선 (E) 에 의해 규정되는 개개의 개편화 예정 영역 (R) 내에 형성된 반도체 회로가 형성되어 있다. 반도체 회로는 V 노치 (Wv) 가 나타내는 방향을 기준으로 하여 형성되어 있다. 또, 후술하는 점착 시트의 첩합도 V 노치 (Wv) 가 나타내는 방향을 기준으로 하여 실시된다.As shown in Fig. 2(A) , on the surface of the wafer W, a V-notch Wv indicating a reference direction for processing or processing on the wafer W, and an individual defined by a division line E A semiconductor circuit formed in the region R to be divided into pieces is formed. The semiconductor circuit is formed on the basis of the direction indicated by the V notch Wv. Moreover, bonding of the adhesive sheet mentioned later is performed on the basis of the direction which V-notch (Wv) shows as a reference.

여기서, 개편화 예정 영역 (R) 은 평면에서 봤을 때에 사각형상이다. 개편화 예정 영역 (R) 을 획정하는 분할 예정선 (E) 은 가상적인 것이며, 분할 예정선 (E) 을 넘지 않도록 개개의 회로가 형성되어 있으면 되고, 개편화 예정 영역 (R) 을 획정하는 분할 예정선 (E) 을 웨이퍼 (W) 의 표면이나 회로층 (C) 에 물리적으로 형성해 둘 필요는 없다. 그러나, 개편화 예정 영역 (R) 을 인식하기 쉽게 하거나, 웨이퍼 (W) 의 분할이 원활하게 진행되도록 하거나 하기 위해, 포토리소그래피법에 의해 미리 분할 예정선 (E) 이 되는 가공 홈 등을 형성해 두어도 된다.Here, the area|region R to be divided into pieces is rectangular shape in planar view. The division scheduled line E defining the segmentation scheduled area R is virtual, and individual circuits need only be formed so as not to exceed the division scheduled line E, and the division defining the segmentation scheduled area R It is not necessary to physically form the predetermined line E on the surface of the wafer W or the circuit layer C. However, in order to make it easier to recognize the region R to be divided into pieces or to allow the division of the wafer W to proceed smoothly, even if a processing groove serving as the division line E is formed in advance by a photolithography method, etc. do.

개편화 예정 영역 (R) 을 사각형상으로 함으로써, 최종적으로 얻어지는 반도체 칩의 형상도 사각형이 된다.By making the segmentation scheduled area|region R into square shape, the shape of the semiconductor chip finally obtained also becomes a square shape.

도 2(A) 에 나타내는 예에서는, 각 개편화 예정 영역 (R) 의 단변 방향 (d2) 이, V 노치 (Wv) 가 나타내는 방향 (d3) (이하, 종방향이라고도 한다) 에 일치하도록 회로층 (C) 의 각 회로가 형성되어 있다. 이로써, 개편화 예정 영역의 장변 방향 (d1) 은, V 노치 (Wv) 가 나타내는 방향 (d3) 에 직교하는 방향 (이하, 횡방향이라고도 한다) 에 일치하고 있다.In the example shown in FIG.2(A), the short side direction d2 of each segmentation scheduled area|region R may correspond with the direction d3 (henceforth also referred to as a longitudinal direction) indicated by the V-notch Wv. Each circuit of (C) is formed. Thereby, the long side direction d1 of the segmentation scheduled area|region coincides with the direction (hereinafter also referred to as a transverse direction) orthogonal to the direction d3 indicated by the V-notch Wv.

개편화 예정 영역 (R) 의 장변 방향의 길이는, 제조 공정 중에 있어서의 반도체 칩의 결손이나 균열을 억제하기 쉽고, 또, 다양한 기능을 반도체 칩에 부여하기 쉽게 하는 관점에서, 바람직하게는 5 ∼ 50 ㎜, 보다 바람직하게는 7 ∼ 40 ㎜, 더욱 바람직하게는 10 ∼ 30 ㎜ 이다.The length in the longitudinal direction of the region R to be divided into pieces is preferably 5 to 50 mm, More preferably, it is 7-40 mm, More preferably, it is 10-30 mm.

개편화 예정 영역 (R) 의 단변 방향의 길이는, 취급 용이성을 높이거나, 반도체 칩에 필요 최저한의 기능을 부여하기 쉽게 하거나 하는 관점에서, 바람직하게는 2 ∼ 20 ㎜, 보다 바람직하게는 3 ∼ 18 ㎜, 더욱 바람직하게는 4 ∼ 15 ㎜ 이다.The length in the short side direction of the region R to be divided into pieces is preferably 2 to 20 mm, more preferably 3 to 18 mm, from the viewpoint of improving handling ease or making it easy to provide the minimum necessary function to the semiconductor chip. mm, More preferably, it is 4-15 mm.

개편화 예정 영역 (R) 의 장변 방향의 길이와 단변 방향의 길이의 비율 (장변 방향의 길이/단변 방향의 길이) 로 나타내는 애스펙트비는, 제조 공정 중에 있어서의 반도체 칩의 결손이나 균열의 억제성과, 반도체 칩에 대한 기능 부여성의 밸런스를 적절히 유지하는 관점에서, 바람직하게는 1.05 이상, 보다 바람직하게는 1.10 이상, 더욱 바람직하게는 1.15 이상이며, 또, 바람직하게는 10 이하, 보다 바람직하게는 7.0 이하, 더욱 바람직하게는 5.0 이하이다.The aspect ratio expressed by the ratio of the length in the long side direction to the length in the short side direction of the region R to be divided into pieces (long side length/short side direction length) is the ability to suppress defects or cracks in the semiconductor chip during the manufacturing process. , from the viewpoint of appropriately maintaining the balance of function imparting properties to the semiconductor chip, preferably 1.05 or more, more preferably 1.10 or more, still more preferably 1.15 or more, and preferably 10 or less, more preferably It is 7.0 or less, More preferably, it is 5.0 or less.

또한, 본 실시형태에 있어서는, 후술하는 바와 같이, 반도체 장치를 제조할 때, SDBG 에 의해 웨이퍼 (W) 를 분할하므로, 이웃하는 칩 사이의 거리가 실질적으로 제로이다. 이 때문에, 개편화 예정 영역 (R) 의 종방향 및 횡방향의 길이가, 반도체 칩의 종방향 및 횡방향의 길이에 일치한다.In addition, in this embodiment, since the wafer W is divided|segmented by SDBG when manufacturing a semiconductor device as mentioned later, the distance between adjacent chips is substantially zero. For this reason, the length of the longitudinal direction and the lateral direction of the segmentation scheduled area|region R correspond to the length of the longitudinal direction and lateral direction of a semiconductor chip.

또한, 개편화 예정 영역 (R) 이외에 반도체 회로를 형성하지 않도록 해도 되고, 개편화 예정 영역 외에도 사용하지 않는 반도체 회로를 더미 회로로서 형성해 두어도 된다.In addition, the semiconductor circuit may not be formed other than the segmentation scheduled region R, and an unused semiconductor circuit may be formed as a dummy circuit other than the segmentation segmentation area|region R.

도 2(B) 에 나타내는 바와 같이, 점착 시트 (1) 는, 웨이퍼 (W) 의 표면 전체를 덮을 수 있는 길이와 폭을 갖는 것이다. 직경 12 인치의 웨이퍼 (W) 를 사용하는 경우, 점착 시트 (1) 로는, 예를 들어, 폭 400 ㎜ 의 장척의 것을 사용할 수 있다. 또한, 도 2(B) 에 있어서는, 이해를 용이하게 하기 위해, 점착 시트 (1) 에 의해 덮여진 웨이퍼 (W) 와 그 개편화 예정 영역 (R) 을 얇은 선으로 나타내고 있다. 점착 시트 (1) 로서 광 투과성을 갖는 것을 사용하면, 점착 시트 (1) 를 통하여 개편화 예정 영역 (R) 의 형상과 나열 방향을 확인할 수 있다.As shown in FIG. 2(B) , the pressure-sensitive adhesive sheet 1 has a length and a width that can cover the entire surface of the wafer W. When using the wafer W with a diameter of 12 inches, as the adhesive sheet 1, a long thing with a width of 400 mm can be used, for example. In addition, in FIG.2(B), in order to make understanding easy, the wafer W covered with the adhesive sheet 1 and its segmentation scheduled area|region R are shown with the thin line. When the adhesive sheet 1 uses what has light transmittance, the shape and the alignment direction of the area|region R to be separated into pieces can be confirmed through the adhesive sheet 1 .

점착 시트 (1) 를 첩부할 때에는, V 노치 (Wv) 가 나타내는 방향 (d3) 을 기준으로 하여 첩합 장치에 웨이퍼 (W) 를 세트한다. 이 때, 첩부 장치에 의한 점착 시트 (1) 의 첩부 방향 (d4) 이, V 노치 (Wv) 가 나타내는 방향 (d3) 을 따르도록 웨이퍼 (W) 를 세트한다. 이로써, 본 실시형태에 있어서는, V 노치 (Wv) 가 나타내는 방향 (d3) 을 개편화 예정 영역 (R) 의 단변 방향 (d2) 이 따르게 된다.When affixing the adhesive sheet 1, the wafer W is set in the bonding apparatus on the basis of the direction d3 which the V-notch Wv shows. At this time, the wafer W is set so that the sticking direction d4 of the adhesive sheet 1 by a sticking apparatus may follow the direction d3 which the V-notch Wv shows. Thereby, in this embodiment, the short side direction d2 of the segmentation scheduled area R follows the direction d3 shown by the V notch Wv.

점착 시트 (1) 가 웨이퍼 (W) 의 회로층 (C) 상에 첩부된 후, 필요에 따라, 웨이퍼 (W) 로부터 비어져 나온 점착 시트 (1) 를 절단하여 제거한다. 후술하는 바와 같이, 점착 시트 (1) 의 휨을 없애도록 텐션을 가하면서 첩부하는 방법 등에 의해 점착 시트 (1) 를 첩부하면, 점착 시트 (1) 의 첩부 방향 (d4) 을 따라 텐션이 부가된 상태에서 점착 시트 (1) 가 회로층 (C) 상에 첩부된다. 이로써, 개편화 예정 영역 (R) 의 단변 방향 (d2) 을 따른 방향으로 텐션이 부가된 상태에서 적층체 (10) 가 형성된다.After the adhesive sheet 1 is affixed on the circuit layer C of the wafer W, the adhesive sheet 1 which protruded from the wafer W is cut|disconnected and removed as needed. As will be described later, when the pressure-sensitive adhesive sheet 1 is pasted by a method of pasting while applying tension so as to eliminate warpage of the pressure-sensitive adhesive sheet 1, tension is applied along the pasting direction d4 of the pressure-sensitive adhesive sheet 1 The pressure-sensitive adhesive sheet 1 is affixed on the circuit layer (C). Thereby, the laminated body 10 is formed in the state to which the tension was added in the direction along the short side direction d2 of the segmentation scheduled area|region R.

여기서, 점착 시트의 첩부 방향 (d4) 은, V 노치 (Wv) 가 나타내는 방향 (d3) (요컨대, 본 예에서는 개편화 예정 영역 (R) 의 단변 방향 (d2)) 을 따르도록 설정되지만, 도 2(B) 에 나타내는 바와 같이, 점착 시트 (1) 의 첩부 방향 (d4) 은, V 노치 (Wv) 가 나타내는 방향 (d3) 에 대하여 일정한 각도 (θ) 내가 되도록 설정하면 된다. 여기서, θ 는, V 노치 (Wv) 가 나타내는 방향 (d3) 에 대하여, 바람직하게는 ± 45°, 보다 바람직하게는 ± 40°, 더욱 바람직하게는 ± 35°의 범위 내이다.Here, the sticking direction d4 of the pressure-sensitive adhesive sheet is set to follow the direction d3 indicated by the V notch Wv (that is, in this example, the short side direction d2 of the region R to be separated into pieces). As shown in 2(B), the sticking direction d4 of the adhesive sheet 1 may be set so that it may become within the fixed angle (theta) with respect to the direction d3 which the V-notch Wv shows. Here, θ is in the range of preferably ±45°, more preferably ±40°, still more preferably ±35° with respect to the direction d3 indicated by the V notch Wv.

[적층체의 제조 방법][Method for producing a laminate]

도 3 은, 적층체의 제조 공정을 나타내는 모식적인 단면도이다. 도 3(A) 는, 회로층 (C) 이 형성된 웨이퍼 (W) 를 지지체 (100) 상에 재치 (載置) 한 모습을 나타내는 도면이고, 도 3(B) 는, 웨이퍼 (W) 의 회로층 (C) 상에 점착 시트 (1) 를 첩부하는 모습을 나타내는 도면이고, 도 3(C) 는, 웨이퍼 (W) 의 회로층 (C) 상에 점착 시트 (1) 가 첩부된 모습을 나타내는 도면이다.3 is a schematic cross-sectional view showing a manufacturing process of a laminate. 3(A) is a diagram showing a state in which a wafer W with a circuit layer C formed thereon is mounted on a support 100, and FIG. 3(B) is a circuit of the wafer W It is a figure which shows the mode that the adhesive sheet 1 is affixed on the layer (C), and FIG. 3(C) shows a mode that the adhesive sheet 1 is affixed on the circuit layer (C) of the wafer (W). It is a drawing.

도 3(A) 에 나타내는 바와 같이, 회로층 (C) 이 형성된 웨이퍼 (W) 의 이면이 지지체 (100) 에 접하도록, 웨이퍼 (W) 를 지지체 (100) 에 재치한 후, 도 3(B) 에 나타내는 바와 같이, 웨이퍼 (W) 의 회로층 (C) 상에 점착 시트 (1) 를 첩부한다. 본 예에서는, 점착 시트 (1) 의 일단을, 권취 부재로 권취하거나, 파지 부재로 파지하거나 하여, 웨이퍼 (W) 로부터 뜬 상태로 유지하면서, 타단으로부터 가압체 (101) 에 의해 점착 시트 (1) 를 순차적으로 가압하면서, 웨이퍼 (W) 의 회로층 (C) 의 형성면에 점착 시트 (1) 를 첩부한다.As shown in Fig. 3(A), after the wafer W is placed on the support body 100 so that the back surface of the wafer W on which the circuit layer C is formed is in contact with the support body 100, Fig. 3(B) ), the adhesive sheet 1 is affixed on the circuit layer C of the wafer W. As shown in FIG. In this example, one end of the pressure-sensitive adhesive sheet 1 is wound with a winding member or gripped by a gripping member to keep the pressure-sensitive adhesive sheet 1 from the other end while floating from the wafer W. ), the pressure-sensitive adhesive sheet 1 is affixed to the surface on which the circuit layer C of the wafer W is formed.

이 때, 점착 시트 (1) 의 늘어짐을 가능한 한 없애도록, 일정한 텐션이 점착 시트 (1) 의 길이 방향 (요컨대, 점착 시트 (1) 의 첩부 방향) 으로 가해지거나, 가압체에 의한 가압력이 점착 시트 (1) 의 길이 방향으로 부가되거나 함으로써, 첩부 방향 (d4) 으로 텐션이 가해진 상태에서 점착 시트 (1) 가 웨이퍼 (W) 에 첩부된다. 점착 시트 (1) 의 폭 방향으로는 거의 텐션이 가해지지 않은 상태에서 점착 시트 (1) 가 웨이퍼 (W) 의 회로층 (C) 에 첩부된다.At this time, a certain tension is applied in the longitudinal direction of the pressure-sensitive adhesive sheet 1 (that is, the sticking direction of the pressure-sensitive adhesive sheet 1) in order to eliminate the sagging of the pressure-sensitive adhesive sheet 1 as much as possible, or a pressing force by a pressing body is applied to the pressure-sensitive adhesive. By being added in the longitudinal direction of the sheet 1, the adhesive sheet 1 is affixed to the wafer W in the state to which the tension was applied in the pasting direction d4. In the width direction of the adhesive sheet 1, the adhesive sheet 1 is affixed to the circuit layer C of the wafer W in the state to which almost no tension was applied.

점착 시트 (1) 가 회로층 (C) 상에 첩부된 후, 필요에 따라, 웨이퍼 (W) 로부터 비어져 나온 점착 시트 (1) 를 절단하여 제거한다. 이렇게 하여, 도 3(C) 에 나타내는 바와 같이, 웨이퍼 (W) 의 회로층 (C) 상에 점착 시트 (1) 가 첩부된 적층체 (10) 가 제조된다.After the adhesive sheet 1 is affixed on the circuit layer C, the adhesive sheet 1 which protruded from the wafer W is cut|disconnected and removed as needed. In this way, as shown in FIG.3(C), the laminated body 10 by which the adhesive sheet 1 was affixed on the circuit layer C of the wafer W is manufactured.

또한, 지지체 (100) 를 구성하는 재료에는, 특별히 제한은 없으며, 예를 들어, 스테인리스 등의 금속 재료가 사용된다.In addition, there is no restriction|limiting in particular in the material which comprises the support body 100, For example, metal materials, such as stainless steel, are used.

[반도체 장치의 제조 방법][Method for manufacturing semiconductor device]

본 실시형태의 반도체 장치의 제조 방법의 일례는, 웨이퍼의 회로층 상에 점착 시트가 첩부된 적층체에 대하여 가공을 실시하고, 웨이퍼를 분할함과 함께 웨이퍼의 이면을 연삭하고, 분할된 웨이퍼의 회로층 형성면과는 반대의 면 (요컨대, 웨이퍼의 이면) 에 전사 시트를 첩부하고, 점착 시트를 제거한 후, 웨이퍼를 전사 시트와 함께 분단하여 개편화하는 공정을 포함한다. 이하, 각 공정에 대해, 순차적으로 설명한다. 또한, 전사 시트란, 웨이퍼의 이면에 첩부됨으로써, 상기 점착 시트로부터 웨이퍼가 분리된 후, 당해 웨이퍼가 그 표면에 전사되어, 당해 웨이퍼를 유지하기 위한 시트이다.An example of the manufacturing method of the semiconductor device of the present embodiment is to process a laminate in which an adhesive sheet is affixed on the circuit layer of the wafer, divide the wafer and grind the back surface of the wafer, A step of affixing a transfer sheet to a surface opposite to the circuit layer formation surface (that is, the back surface of the wafer), removing the adhesive sheet, and then dividing the wafer together with the transfer sheet into pieces is included. Hereinafter, each process is demonstrated sequentially. In addition, the transfer sheet is a sheet for holding the wafer by being affixed to the back surface of the wafer and then transferring the wafer to the surface after the wafer is separated from the pressure-sensitive adhesive sheet.

도 4, 도 5 는, 반도체 장치의 제조 공정을 나타내는 모식적인 단면도이다.4 and 5 are schematic cross-sectional views showing a manufacturing process of a semiconductor device.

도 4(A) 는, 지지체 (100) 와는 별도의 지지체 (200) 상에 적층체 (10) 를 재치한 상태를 나타내는 도면이다. 도 4(A) 에 나타내는 바와 같이, 점착 시트 (1) 가 지지체 (200) 에 접하도록, 적층체 (10) 를 지지체 (200) 에 재치한다. 또한, 지지체 (200) 로는, 예를 들어, 지지체 (100) 와 동일한 재질의 것이나, 세라믹제의 포러스 테이블을 사용할 수 있다.FIG. 4(A) is a diagram showing a state in which the laminate 10 is mounted on a support 200 separate from the support 100 . As shown in FIG.4(A), the laminated body 10 is mounted on the support body 200 so that the adhesive sheet 1 may contact|connect the support body 200. As shown in FIG. In addition, as the support body 200, the thing of the same material as the support body 100 or a ceramic porous table can be used, for example.

도 4(B) 는, 이면측으로부터 웨이퍼 (W) 에 대하여 레이저를 조사하는 모습을 나타내는 도면이다. 도 4(B) 에 나타내는 바와 같이, 집광기 (102) 를 사용하여, 웨이퍼 (W) 에 대하여 투과성을 갖는 파장의 레이저 (103) 의 집광점이 웨이퍼 (W) 의 내부가 되도록 레이저 (103) 의 위치를 정하고, 개편화 예정 영역 (R) 을 획정하는 분할 예정선 (E) 을 따라 레이저 (103) 와 웨이퍼 (W) 를 상대적으로 이동시키면서, 이면측으로부터 웨이퍼 (W) 에 레이저 (103) 를 조사한다. 이로써, 분할 예정선 (E) 에 대응하는 평면 위치에 있어서의 웨이퍼 (W) 의 내부에 개질부 (M) 가 형성된다. 개질부 (M) 는 레이저의 조사에 의해 웨이퍼 (W) 가 개질된 부분이며, 웨이퍼 (W) 가 할단되는 기점이 된다.Fig. 4B is a diagram showing a state in which a laser is irradiated to the wafer W from the back side. As shown in Fig. 4(B), using the condenser 102, the laser 103 is positioned so that the light-converging point of the laser 103 having a wavelength that is transparent to the wafer W is inside the wafer W. The laser 103 is irradiated onto the wafer W from the back side while relatively moving the laser 103 and the wafer W along the predetermined division line E defining the segmentation scheduled region R. do. Thereby, the modified part M is formed in the inside of the wafer W in the planar position corresponding to the dividing line E. The modified portion M is a portion where the wafer W is modified by laser irradiation, and serves as a starting point at which the wafer W is cut.

도 4(C) 는, 웨이퍼 (W) 의 이면측을 연삭하는 모습을 나타내는 도면이다. 도 4(C) 에 나타내는 바와 같이, 그라인더 (104) 를 사용하여, 원하는 두께가 될 때까지 웨이퍼 (W) 의 이면을 연삭한다. 이 처리에 의해, 웨이퍼 (W) 는 박형화·경량화된다. 동시에, 개질부 (M) 를 기점으로 하여, 개편화 예정 영역 (R) 을 획정하는 분할 예정선 (E) 을 따라 웨이퍼 (W) 가 할단된다. 또, 웨이퍼 (W) 내에 형성된 개질부 (M) 가 연삭에 의해 제거된다.FIG. 4(C) is a diagram showing a state in which the back surface side of the wafer W is ground. As shown in FIG. 4(C) , the back surface of the wafer W is ground using the grinder 104 until a desired thickness is obtained. By this process, the wafer W is reduced in thickness and weight. At the same time, starting from the reforming portion M, the wafer W is cut along the planned division line E defining the segmentation scheduled region R. Moreover, the modified part M formed in the wafer W is removed by grinding.

SDBG 에서는, 연삭시에 웨이퍼가 분할되었을 때, 이웃하는 칩 사이에는 스텔스 다이싱에 의한 균열 (도 4(C) 의 부호 P) 만이 존재하고, 칩 사이의 거리는 실질적으로 제로이다. 이 때문에, 약간의 스트레스나 충격으로 칩이 시프트되어 칩끼리가 접촉, 가압, 마찰 또는 충돌 등을 발생시키기 쉬워, 크랙이 발생하기 쉬운 상황이 되어 있다. 또, 백 그라인드용 보호 시트 등의 점착 시트를 첩부할 때, 그 첩부 방향으로 텐션을 가하여 첩부되기 때문에, 점착 시트 첩부 후의 적층체에 응력이 잔존하기 쉽게 되어 있다. 이 때문에, 웨이퍼의 이면이 연삭됨으로써, 웨이퍼 (W) 가 개질부 (M) 를 기점으로 하여 개개의 칩으로 할단됨과 동시에 적층체 내의 응력이 해방되어, 점착 시트의 첩부 방향으로 칩이 움직이기 쉬워지고, 결과적으로, 칩끼리가 접촉, 가압, 마찰 또는 충돌하여 크랙을 유발하는 것으로 추측된다.In SDBG, when a wafer is divided during grinding, only cracks due to stealth dicing (symbol P in Fig. 4(C)) exist between neighboring chips, and the distance between the chips is substantially zero. For this reason, the chip is shifted by a slight stress or impact, and it is easy to generate|occur|produce contact, pressurization, friction, collision, or the like between the chips, which is a situation in which cracks are likely to occur. Moreover, when affixing adhesive sheets, such as a protective sheet for back grinds, in order to apply tension in the sticking direction, and to stick, it becomes easy for stress to remain|survive in the laminated body after sticking an adhesive sheet. For this reason, by grinding the back surface of the wafer, the wafer W is split into individual chips starting from the modified portion M, and the stress in the laminate is released, and the chips move easily in the sticking direction of the pressure-sensitive adhesive sheet. As a result, it is presumed that the chips contact, press, rub, or collide to cause cracks.

본 실시형태의 반도체 장치의 제조 방법에 있어서, 칩의 결손이나 균열이 억제되는 이유는, 이것에 한정하는 것은 아니지만, 하나로는, 다음의 이유를 생각할 수 있다. 요컨대, 칩의 종방향의 길이와 횡방향의 길이를 상이하게 하고, 칩의 단변 방향을 따라 점착 시트를 첩부함으로써, 칩의 장변 방향을 따라 점착 시트를 첩부하는 경우에 비해, 점착 시트의 첩부 방향에 있어서의 칩 사이의 절단 라인의 수가 많아진다. 이로써, 첩부 방향에 있어서의 칩의 움직임량이 보다 많은 칩에 의해 분산되어, 칩끼리의 접촉, 가압, 마찰, 충돌 등이 적어져, 균열이나 결손의 억제로 이어지는 것으로 추측된다.In the semiconductor device manufacturing method of the present embodiment, the reason for suppressing chip breakage and cracking is not limited to this, but one of the following reasons can be considered. In other words, by making the length in the longitudinal direction of the chip different from the length in the transverse direction and attaching the pressure-sensitive adhesive sheet along the short side direction of the chip, compared to the case where the pressure-sensitive adhesive sheet is pasted along the long side direction of the chip, the sticking direction of the pressure-sensitive adhesive sheet The number of cutting lines between chips in the Thereby, it is estimated that the amount of movement of the chip|tip in the sticking direction is disperse|distributed by more chips|tips, the contact, pressurization, friction, collision, etc. of chip|tips decrease, leading to suppression of a crack and a defect.

또한, 본 실시형태에서는, 연삭에 의해 개질부를 제거하고 있지만, 예를 들어, 웨이퍼의 박형화가 요구되지 않는 용도나, 웨이퍼가 원래 두꺼운 경우 등에 있어서는, 연삭 후에도 개질부의 적어도 일부가 웨이퍼에 잔존하도록 해도 된다.In addition, although the modified part is removed by grinding in this embodiment, for example, in applications where thinning of the wafer is not required or when the original thickness of the wafer is thick, at least a part of the modified part remains on the wafer even after grinding. do.

도 5(A) 는, 웨이퍼 (W) 가 연삭·분할된 적층체 (11) 를 지지체 (200) 로부터 분리하는 공정을 나타낸다. 도 5(B) 는, 웨이퍼 (W) 가 연삭·분할된 적층체 (11) 를 링 프레임 (300) 에 유지된 전사 시트에 첩착 (貼着) 하는 공정을 나타낸다. 도 5(C) 는, 전사 시트 (303) 에 첩착된 적층체 (11) 로부터 점착 시트 (1) 를 분리하는 공정을 나타낸다. 도 5(D) 는, 전사 시트 (303) 와 함께 개개의 칩을 분리하는 익스팬드 공정이다.FIG. 5(A) shows a step of separating the stacked body 11 in which the wafer W is ground and divided from the support 200 . FIG. 5(B) shows a step of adhering the laminate 11 in which the wafer W is ground and divided to the transfer sheet held by the ring frame 300 . FIG. 5(C) shows a step of separating the pressure-sensitive adhesive sheet 1 from the laminate 11 affixed to the transfer sheet 303 . FIG. 5D is an expand process for separating individual chips together with the transfer sheet 303 .

도 5(A) 에 나타내는 바와 같이 지지체 (200) 로부터 분리된, 웨이퍼 (W) 가 연삭·분할된 적층체 (11) 를, 도 5(B) 에 나타내는 바와 같이, 링 프레임 (300) 에 의해 주위가 유지된, 필름상 접착제 (301) 와 지지 시트 (302) 를 포함하는 전사 시트 (303) 의 필름상 접착제 (301) 에 첩착한다. 그리고, 도 5(C) 에 나타내는 바와 같이, 웨이퍼 (W) 가 연삭·분할된 적층체 (11) 로부터 점착 시트 (1) 를 분리하고, 또한, 도 5(D) 에 나타내는 바와 같이, 지지 시트 (302) 를 잡아당김으로써, 필름상 접착제 (301) 도 칩에 맞춰 절단하여 (절단 후의 필름상 접착제를 부호 301a 로 나타낸다), 칩 사이에 간극 (G) 을 두고, 개개의 칩으로 분리한다.As shown in FIG. 5(A), the stacked body 11 in which the wafer W is ground and divided, separated from the support 200, is formed by a ring frame 300 as shown in FIG. 5(B). It is adhered to the film adhesive 301 of the transfer sheet 303 including the film adhesive 301 and the support sheet 302, the periphery being held. And as shown in FIG.5(C), the adhesive sheet 1 is isolate|separated from the laminated body 11 by which the wafer W was ground and divided|segmented, Furthermore, as shown in FIG.5(D), the support sheet By pulling (302), the film adhesive 301 is also cut to fit the chips (the film adhesive after cutting is denoted by reference numeral 301a), leaving a gap G between the chips, and separating them into individual chips.

또한, 전사 시트 (303) 로는, 예를 들어, 상기 서술한 점착 시트 (1) 의 기재층과 동일한 재질로 이루어지는 기재를 포함하는 지지 시트 (302) 상에, 필요에 따라 점착제층을 개재하여, 경화성을 갖는 필름상 접착제 (301) 가 형성된 것을 사용할 수 있다.In addition, as the transfer sheet 303, for example, on a support sheet 302 including a base material made of the same material as the base material layer of the pressure-sensitive adhesive sheet 1 described above, an adhesive layer is interposed if necessary, What is formed with the film-like adhesive 301 which has curability can be used.

이상의 제조 방법에 의하면, 제조 공정 중에 칩의 결손이나 균열의 발생을 억제함과 함께, 높은 양품률로 반도체 장치를 제조할 수 있다.According to the above manufacturing method, while suppressing generation|occurrence|production of a chip|chip defect and a crack during a manufacturing process, a semiconductor device can be manufactured with a high yield rate.

또한, 본 실시형태에 있어서는, SDBG 에 의해 웨이퍼를 분할하고 있지만, 이것에 한정하는 것은 아니며, 예를 들어, DBG 를 사용하여 웨이퍼를 분할해도 된다. DBG 를 사용하는 경우, 다이싱에 의해 형성되는 칩 사이의 거리가 작은 경우, 칩의 결손이나 균열을 방지하는 효과가 발휘되기 쉽다. DBG 를 사용하는 경우에는, 회로층이 형성된 웨이퍼의 표면으로부터 웨이퍼를 하프컷한 후, 점착 시트를 웨이퍼의 회로 형성면에 첩부하고, 그 후에 웨이퍼의 이면을 연삭하면 된다.In addition, although the wafer is divided|segmented by SDBG in this embodiment, it is not limited to this, For example, you may divide|segment a wafer using DBG. When DBG is used, when the distance between chips formed by dicing is small, the effect of preventing chip breakage and cracking is likely to be exhibited. When DBG is used, after half-cutting a wafer from the front surface of the wafer with a circuit layer, an adhesive sheet is affixed to the circuit formation surface of a wafer, and what is necessary is just to grind the back surface of a wafer after that.

실시예Example

다음으로, 본 발명의 구체적인 실시예를 설명하는데, 본 발명은, 이들 예에 의해 전혀 한정되는 것은 아니다.Next, specific examples of the present invention will be described, but the present invention is not limited by these examples at all.

[실시예 및 비교예][Examples and Comparative Examples]

실시예 1 ∼ 3 및 비교예 1 ∼ 4 의 칩을 이하의 순서로 제조하였다. 또한, 실시예 1 ∼ 3 및 비교예 1 ∼ 4 는, 실험 조건을 가능한 한 일치시키고, 또한 실험을 용이하게 하는 관점에서, 전부 회로층이 형성되어 있지 않은 미러 웨이퍼를 사용하였다.The chips of Examples 1-3 and Comparative Examples 1-4 were manufactured in the following procedure. In Examples 1 to 3 and Comparative Examples 1 to 4, all mirror wafers in which no circuit layer was formed were used from the viewpoint of matching the experimental conditions as much as possible and facilitating the experiment.

<실시예 1><Example 1>

직경 12 인치의 단결정 실리콘의 미러 웨이퍼를 준비하고, 이 미러 웨이퍼에 형성된 V 노치를 기준으로 하여, V 노치의 정점이 나타내는 방향 (이하, 종방향이라고 한다) 을 따라, 점착 시트를 웨이퍼의 일방의 면 (이하, 제 1 표면이라고 한다) 에 첩부하였다. 점착 시트로는, 린텍 주식회사 제조의 백 그라인드 테이프「E-3135KN」을 사용하였다. 점착 시트의 첩부는, 첩부 장치 (린텍 주식회사 제조의「RAD-3510F/12」) 를 사용하여, 압입량 15 ㎛, 돌출량 150 ㎛, 첩부 속도 5 ㎜/s, 첩부 응력 0.35 ㎫, 첩부 온도 23 ℃ 의 조건에서 실시하였다.A mirror wafer of single crystal silicon having a diameter of 12 inches is prepared, and with the V notch formed in the mirror wafer as a reference, the adhesive sheet is applied to one side of the wafer along the direction indicated by the vertex of the V notch (hereinafter referred to as the longitudinal direction). It affixed on the surface (henceforth a 1st surface). As the adhesive sheet, a back grind tape "E-3135KN" manufactured by Lintec Co., Ltd. was used. The sticking of the adhesive sheet uses a sticking device ("RAD-3510F/12" manufactured by Lintec Co., Ltd.), a press-in amount of 15 µm, a protrusion amount of 150 µm, a sticking speed of 5 mm/s, a sticking stress of 0.35 MPa, and a sticking temperature of 23 It was carried out under the conditions of °C.

다음으로, 종방향의 길이가 6 ㎜, 종방향에 대하여 직교하는 방향 (이하, 횡방향이라고 한다) 의 길이가 12 ㎜ 가 되도록 SDBG 를 실시하였다. 구체적으로는, 주식회사 디스코 제조의 스텔스 다이싱 레이저 소「DFL7361」을 사용하여, 웨이퍼의 제 1 표면과는 반대측의 표면 (이하, 제 2 표면이라고 한다) 측으로부터 레이저 조사를 실시하여, 세로 6 ㎜ × 가로 12 ㎜ 의 사이즈의 개편화 예정 영역이 980 개 매트릭스상으로 나열되어 형성되도록 웨이퍼 내부에 개질층을 형성하였다.Next, SDBG was performed so that the length of the longitudinal direction was set to 6 mm, and the length of the direction orthogonal to the longitudinal direction (hereinafter, referred to as the transverse direction) was 12 mm. Specifically, using a stealth dicing laser saw "DFL7361" manufactured by Disco Co., Ltd., laser irradiation is performed from the surface (hereinafter referred to as the second surface) opposite to the first surface of the wafer, and the length is 6 mm. The modified layer was formed inside the wafer so that the area|region to be segmented into the size of 12 mm x width|variety was formed in a row in 980 matrix form.

또한, 이면 연삭 장치 (주식회사 디스코 제조의「DPG8760」) 를 사용하여, 웨이퍼의 두께가 30 ㎛ 가 될 때까지, 웨이퍼의 타방의 면 (이하, 제 2 표면이라고 한다) 을 연삭함으로써, 웨이퍼 내부의 개질층을 제거함과 함께 각 개편화 예정 영역을 획정하는 분할 예정선을 따라 웨이퍼를 할단시켰다.Further, using a back surface grinding device ("DPG8760" manufactured by Disco Co., Ltd.), the other side of the wafer (hereinafter referred to as a second surface) is ground until the thickness of the wafer is 30 µm, whereby the inside of the wafer is While the reformed layer was removed, the wafer was cut along the dividing line that defines each segmented region.

다음으로, 린텍 주식회사 제조의 테이프 마운터「RAD-2700」에 설치된 다이싱 테이프 (린텍 주식회사 제조의「D-175」) 에, 개편화된 웨이퍼의 제 2 표면에 첩부하고, 점착 시트를 제거하였다. 그리고, 스텔스 다이싱 레이저 소에 설치되어 있는 IR 카메라를 사용하여, 제 1 표면측으로부터 크랙 발생의 유무를 관찰하고, 크랙이 발생한 칩의 수를 카운트하였다.Next, the dicing tape ("D-175" manufactured by Lintec Co., Ltd.) installed on a tape mounter "RAD-2700" manufactured by Lintec Co., Ltd. was affixed to the second surface of the separated wafer, and the adhesive sheet was removed. And the presence or absence of crack generation|occurrence|production from the 1st surface side was observed using the IR camera installed in the stealth dicing laser saw, and the number of the chip|tip which a crack generate|occur|produced was counted.

크랙이 발생한 칩은 980 개 중 1 개로서, 크랙의 발생률은 0.10 % 였다.The crack occurred in one chip out of 980, and the crack occurrence rate was 0.10%.

<실시예 2><Example 2>

실시예 1 과 동일한 순서로 종방향을 따라, 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 4 ㎜, 횡방향의 길이가 12 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 에 의한 가공을 실시하여, 1471 개의 칩이 되도록 개편화하였다.In the same procedure as in Example 1 along the longitudinal direction, with respect to the wafer to which the pressure-sensitive adhesive sheet was affixed on the first surface, the same procedure as in Example 1, except that the length in the longitudinal direction was 4 mm and the length in the transverse direction was 12 mm. SDBG processing was performed on the wafer under the same conditions, and the wafer was divided into 1471 chips.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 1471 개 중 1 개로서, 크랙 발생률은 0.07 % 였다.As a result of carrying out observation similarly to Example 1, the crack generation rate was 0.07 % as one of 1471 chips in which the crack generate|occur|produced.

<실시예 3><Example 3>

실시예 1 과 동일한 순서로 종방향을 따라, 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 8 ㎜, 횡방향의 길이가 12 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 에 의한 가공을 실시하여, 735 개의 칩이 되도록 개편화하였다.In the same procedure as in Example 1, in the longitudinal direction, with respect to the wafer to which the pressure-sensitive adhesive sheet was affixed on the first surface, the length in the longitudinal direction was 8 mm and the length in the transverse direction was 12 mm. SDBG processing was performed on the wafer under the same conditions, and the wafer was divided into 735 chips.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 735 개 중 1 개로서, 크랙 발생률은 0.13 % 였다.As a result of carrying out observation similarly to Example 1, the crack occurrence rate was 0.13 % of the chip|tip in which the crack generate|occur|produced as 1 in 735 pieces.

<비교예 1><Comparative Example 1>

실시예 1 과 동일한 순서로 종방향을 따라, 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 12 ㎜, 횡방향의 길이가 6 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 에 의한 가공을 실시하여, 980 개의 칩이 되도록 개편화하였다.In the same procedure as in Example 1, in the longitudinal direction, with respect to the wafer to which the pressure-sensitive adhesive sheet was affixed on the first surface, the length in the longitudinal direction was 12 mm and the length in the transverse direction was set to 6 mm. SDBG processing was performed on the wafer under the same conditions, and the wafer was divided into 980 chips.

도 6 은, 본 발명의 실시예와 비교예를 대비하여 나타내는 모식적인 평면도이다. 도 6(A) 에 나타내는 바와 같이, 실시예 1, 2 의 웨이퍼 (W1) 에 있어서는, 점착 시트 (1) 의 첩부 방향 (d4) 및 개편화 예정 영역 (R) 의 단변 방향 (d2) 을, V 노치 (Wv) 가 나타내는 방향 (d3) 에 일치시키고 있다. 한편, 도 6(B) 에 나타내는 바와 같이, 비교예 1 의 웨이퍼 (W2) 에 있어서는, 점착 시트의 첩부 방향 (d4) 및 개편화 예정 영역 (R) 의 장변 방향 (d1) 을, V 노치가 나타내는 방향 (d3) 에 일치시키고 있다.Fig. 6 is a schematic plan view showing an example of the present invention and a comparative example in comparison. As shown in Fig. 6(A), in the wafers W1 of Examples 1 and 2, the sticking direction d4 of the pressure-sensitive adhesive sheet 1 and the short-side direction d2 of the region R to be separated into pieces, It coincides with the direction d3 indicated by the V notch Wv. On the other hand, as shown in FIG. 6(B) , in the wafer W2 of Comparative Example 1, the V-notch is the sticking direction d4 of the adhesive sheet and the long side direction d1 of the region R to be separated into pieces. It coincides with the direction (d3) shown.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 980 개 중 11 개로서, 크랙 발생률은 1.12 % 였다.As a result of carrying out observation similarly to Example 1, the crack generation rate was 1.12 % of the chip|tip which a crack generate|occur|produced as 11 pieces out of 980.

<비교예 2><Comparative Example 2>

실시예 1 과 동일하게 하여 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 12 ㎜, 횡방향의 길이가 4 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 에 의한 가공을 실시하여, 1471 개의 칩이 되도록 개편화하였다.In the same manner as in Example 1, with respect to the wafer with the adhesive sheet affixed on the first surface, the wafer was subjected to the same conditions as in Example 1, except that the length in the longitudinal direction was 12 mm and the length in the transverse direction was 4 mm. On the other hand, it was processed by SDBG, and it was divided into pieces so that it might become 1471 chips.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 1471 개 중 14 개로서, 크랙 발생률은 0.95 % 였다.As a result of carrying out observation similarly to Example 1, the crack generation rate was 0.95 % as 14 of the 1471 chips|tips which crack generate|occur|produced.

<비교예 3><Comparative example 3>

실시예 1 과 동일하게 하여 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 12 ㎜, 횡방향의 길이가 12 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 가공을 실시하여, 490 개의 칩이 되도록 개편화하였다.In the same manner as in Example 1, with respect to the wafer having the pressure-sensitive adhesive sheet affixed on the first surface, the length in the longitudinal direction was 12 mm and the length in the transverse direction was 12 mm. On the other hand, SDBG processing was performed, and it was divided into pieces so that it might become 490 chips.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 490 개 중 6 개로서, 크랙 발생률은 1.22 % 였다.As a result of carrying out observation similarly to Example 1, the crack generation|occurrence|production rate was 1.22 % of the chip|tip which crack generate|occur|produced as 6 pieces out of 490.

<비교예 4><Comparative Example 4>

실시예 1 과 동일하게 하여 제 1 표면에 점착 시트가 첩부된 웨이퍼에 대하여, 종방향의 길이가 12 ㎜, 횡방향의 길이가 8 ㎜ 가 되도록 한 것 이외에는, 실시예 1 과 동일한 조건에서 웨이퍼에 대하여 SDBG 에 의한 가공을 실시하여, 735 개의 칩이 되도록 개편화하였다.In the same manner as in Example 1, with respect to the wafer having the pressure-sensitive adhesive sheet affixed on the first surface, the length in the longitudinal direction was 12 mm and the length in the transverse direction was 8 mm. On the other hand, it was processed by SDBG, and it was divided into pieces so that it might become 735 chips.

실시예 1 과 동일하게 하여 관찰을 실시한 결과, 크랙이 발생한 칩은, 735 개 중 9 개로서, 크랙 발생률은 1.22 % 였다.As a result of carrying out observation similarly to Example 1, the crack occurrence rate was 1.22 % of the chip|tip in which the crack generate|occur|produced 9 out of 735 pieces.

실시예 1 ∼ 3 및 비교예 1 ∼ 4 의 결과를 표 1 에 나타낸다.Table 1 shows the results of Examples 1-3 and Comparative Examples 1-4.

Figure pct00001
Figure pct00001

표 1 의 결과로부터 분명한 바와 같이, 점착 시트의 첩부 방향과 칩의 단변 방향을 일치시키도록 한 실시예 1 ∼ 3 에 있어서는, 크랙을 발생시킨 칩의 수가 적어, 크랙 발생률도 매우 작은 값을 나타내는 것을 알 수 있다.As is clear from the results in Table 1, in Examples 1 to 3 in which the sticking direction of the pressure-sensitive adhesive sheet and the short side direction of the chip coincide with each other, the number of cracked chips is small, and the crack occurrence rate also shows a very small value. Able to know.

이에 반하여, 점착 시트의 첩부 방향과 칩의 장변 방향을 일치시키도록 한 비교예 1, 2, 4 에 있어서는, 크랙이 발생한 칩의 수가 증가하고 있다. 특히, 비교예 1, 2 는, 크랙 발생률의 값이, 실시예 1, 2 에 비해 각각 10 배 이상으로 상승하고 있고, 비교예 4 도 실시예 3 의 10 배 가깝게 상승하고 있는 것을 알 수 있다.On the other hand, in Comparative Examples 1, 2, and 4 which made the sticking direction of an adhesive sheet and the long side direction of a chip|tip coincide, the number of the chip|tip which a crack generate|occur|produced is increasing. In particular, it can be seen that in Comparative Examples 1 and 2, the value of the crack occurrence rate is increased to 10 times or more, respectively, compared to Examples 1 and 2, and Comparative Example 4 is also increased to close to 10 times as in Example 3.

또, 칩의 형상을 정방형으로 하고, 1 변의 길이를 실시예 1 ∼ 3 의 칩의 장변의 길이와 동등하게 한 비교예 3 에 있어서도, 크랙을 발생시킨 칩의 수가 증가하여, 크랙 발생률의 값이, 실시예 1, 2 에 비해 각각 10 배 이상으로 상승하고, 실시예 3 의 10 배 가깝게 상승하고 있는 것을 알 수 있다.Also in Comparative Example 3, in which the chip shape was square and the length of one side was equal to the length of the long side of the chips of Examples 1 to 3, the number of cracked chips increased, and the value of the crack occurrence rate was , It can be seen that, compared with Examples 1 and 2, it rises 10 times or more, respectively, and it rises close to 10 times that of Example 3.

산업상 이용가능성Industrial Applicability

본 발명의 반도체 장치의 제조 방법은, 칩 사이의 거리가 매우 작아지도록 웨이퍼를 분할하는 SDBG 등의 가공 방법을 사용해도 칩의 결손이나 균열을 잘 발생시키지 않아, 프로세서, 메모리, 센서 등에 사용되는 반도체 칩의 제조에 바람직하게 적용할 수 있다. 또, 본 발명의 적층체는, 상기 반도체 장치의 제조 방법에 바람직하게 사용할 수 있다.In the semiconductor device manufacturing method of the present invention, even if a processing method such as SDBG in which the wafer is divided so that the distance between the chips is very small, chip defects or cracks do not easily occur, and semiconductors used for processors, memories, sensors, etc. It can be preferably applied to the manufacture of a chip. Moreover, the laminated body of this invention can be used suitably for the manufacturing method of the said semiconductor device.

1 : 점착 시트
10 : 적층체
11 : 웨이퍼 부분이 연삭·분할된 적층체
100, 200 : 지지체
101 : 가압체
102 : 집광기
103 : 레이저
104 : 그라인더
300 : 링 프레임
301 : 필름상 접착제
301a : 절단된 필름상 접착제
302 : 지지 시트
303 : 전사 시트
C : 회로층
CP : 반도체 칩 (반도체 장치)
d1 : 장변 방향
d2 : 단변 방향
d3 : V 노치가 나타내는 방향
d4 : 첩부 방향 (텐션 방향)
E : 분할 예정선
G : 간극
M : 개질부
P : 균열
R : 개편화 예정 영역
Wv : V 노치
W : 웨이퍼
WI : 개편화된 웨이퍼
1: adhesive sheet
10: laminate
11: Laminate body in which the wafer part was ground and divided
100, 200: support
101: pressurized body
102: light collector
103: laser
104: grinder
300: ring frame
301: film adhesive
301a: cut film adhesive
302: support sheet
303: transfer sheet
C: circuit layer
CP: semiconductor chip (semiconductor device)
d1 : long side direction
d2: short side direction
d3 : direction indicated by the V notch
d4: sticking direction (tension direction)
E: Scheduled division line
G: Gap
M: reformed part
P: crack
R: Area to be reorganized
Wv: V notch
W: Wafer
WI : Segmented wafer

Claims (6)

평면 형상이 사각형상인 반도체 장치의 제조 방법으로서,
매트릭스상으로 나열되어 있는 복수의 사각형상의 개편화 예정 영역을 포함하는 웨이퍼의 표면에, 상기 개편화 예정 영역의 단변 방향을 따라 점착 시트를 첩부하고,
상기 점착 시트가 첩부된 웨이퍼의 이면을 연삭함과 함께, 상기 개편화 예정 영역을 획정하는 분할 예정선을 따라 상기 웨이퍼를 분할하는, 반도체 장치의 제조 방법.
A method for manufacturing a semiconductor device having a rectangular planar shape, the method comprising:
A pressure-sensitive adhesive sheet is attached to the surface of a wafer including a plurality of rectangular segmentation scheduled regions arranged in a matrix along the short side direction of the segmented segmentation region;
The manufacturing method of the semiconductor device which grinds the back surface of the wafer to which the said adhesive sheet was affixed, and divides the said wafer along the division|segmentation predetermined line which defines the said segmentation schedule area|region.
제 1 항에 있어서,
상기 웨이퍼의 표면에 상기 점착 시트를 첩부한 후, 상기 분할 예정선에 대응하는 평면 위치에 있어서의 상기 웨이퍼의 내부에, 분할의 기점이 되는 개질부를 형성하고,
상기 점착 시트가 첩부된 상기 웨이퍼의 이면을 연삭하고, 상기 분할 예정선을 따라 상기 웨이퍼를 분할하는, 반도체 장치의 제조 방법.
The method of claim 1,
After attaching the pressure-sensitive adhesive sheet to the surface of the wafer, a modified portion serving as a starting point of division is formed in the inside of the wafer at a planar position corresponding to the division line,
The manufacturing method of the semiconductor device which grinds the back surface of the said wafer to which the said adhesive sheet was affixed, and divides the said wafer along the said division|segmentation line.
제 1 항 또는 제 2 항에 있어서,
상기 개편화 예정 영역의 장변 방향의 길이/단변 방향의 길이로 나타내는 애스펙트비가, 1.05 이상인, 반도체 장치의 제조 방법.
3. The method according to claim 1 or 2,
The method for manufacturing a semiconductor device, wherein an aspect ratio expressed as a length in a long side direction/length in a short side direction of the region to be divided into pieces is 1.05 or more.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 개편화 예정 영역은, 장변 방향의 길이가 5 ∼ 50 ㎜ 이고, 단변 방향의 길이가 2 ∼ 20 ㎜ 인, 반도체 장치의 제조 방법.
4. The method according to any one of claims 1 to 3,
The method of manufacturing a semiconductor device, wherein the segmented region has a length of 5 to 50 mm in a long side direction and 2 to 20 mm in a short side direction.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
연삭 후의 상기 웨이퍼의 이면에 전사 시트를 첩부하고,
상기 전사 시트 첩부 후에, 상기 점착 시트를 상기 웨이퍼로부터 분리하는, 반도체 장치의 제조 방법.
5. The method according to any one of claims 1 to 4,
A transfer sheet is affixed to the back surface of the wafer after grinding,
A method for manufacturing a semiconductor device, wherein the pressure-sensitive adhesive sheet is separated from the wafer after the transfer sheet is pasted.
매트릭스상으로 나열된 복수의 사각형상의 개편화 예정 영역을 포함하는 웨이퍼와,
상기 개편화 예정 영역의 단변 방향을 따라 텐션을 부가한 상태에서, 상기 웨이퍼의 표면에 첩부된 점착 시트를 구비하는, 적층체.
A wafer comprising a plurality of rectangular segmentation scheduled regions arranged in a matrix;
A laminate comprising an adhesive sheet affixed to the surface of the wafer in a state in which tension is applied along the short side direction of the region to be separated into pieces.
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