KR20210138332A - 전도체 본딩 방법 - Google Patents

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Abstract

본 발명은 전자 장치의 리드 단자 상에 직접 도전성 입자 패턴과 도전성입자 고정 물질을 구비하여 전도체의 본딩 작업이 간단하고 용이하게 이루어질 수 있는 전도체 본딩 방법에 관한 것으로서, 본 발명에 따른 전도체 본딩방법은, 1) 전자 장치(1)의 리드 단자(2) 상에 제1 도전성입자 고정 물질(110)을 올리는 단계(S100); 2) 상기 제1 도전성 입자 고정 물질(110) 상면 중 상기 전자 장치의 리드 단자(2) 형성 영역과 일치하는 영역에만 도전성 입자(120)를 서로 밀집되도록 올려 도전성 입자 패턴을 형성하는 단계(S200); 3) 상기 1), 2) 단계(S100 ~ S200)에서 제1 도전성입자 고정 물질 및 도전성 입자 패턴이 형성된 상기 디스플레이이 패널(1)의 리드 단자(2) 상에 전도체(FPCB)(3)를 얼라인하는 단계(S300); 4) 얼라인된 상기 전도체(3)을 열 또는 압력을 가하여 상기 리드 단자(2) 상에 본딩하는 단계(S400);를 포함한다.

Description

전도체 본딩 방법{A METHOD FOR BONING THE CONDUCTIVE THING TO THE LID}
본 발명은 전도체 본딩 방법에 관한 것으로서, 보다 상세하게는 전자 장치의 리드 단자 상에 직접 도전성 입자 패턴과 도전성입자 고정 물질을 구비하여 전도체의 본딩 작업이 간단하고 용이하게 이루어질 수 있는 전도체 본딩 방법에 관한 것이다.
액정표시장치(LCD) 등의 디스플레이 장치의 경우 장치 내의 각 픽셀에 대하여 전기장의 조절을 위해 신호 라인을 통해 개개 화소들의 전기장 형성 장치에 전압을 공급하는 구동회로 IC가 액정 표시패널 주변에 실장되어야 한다. 이런 액정패널과 구동 IC의 전기적 연결을 위한 기술적 방법인 구동 IC 실장기술은 구동 IC의 복잡화, 화소 수의 증가와 높은 해상도(resolution)의 요구에 맞게, 미세 피치(pitch) 접속, 쉬운 접속공정, 높은 신뢰성을 요구하고 있다. 이러한 구동 IC 실장기술의 요구를 충족시키기 위해 구동 IC의 범프(bump)를 액정패널의 전극, 예컨대, ITO 전극에 페이스다운 본딩(facedown bonding)하는 COG 기술이 개발되었다.
여러 가지 COG 기술이 각 회사에 의해 소개되고 있지만 가장 보편적인 방식은 범프를 가진 구동 IC를 이방성 전도필름(Anisotropic Conductive Film; ACF)을 사용하여 열 압착시켜 액정패널기판 위에 실장하는 방식이다. 과거 수십년 동안 이러한 이방성 전도필름의 개발이 이루어져 왔는데, 이방성 전도필름은 주로 열경화성 에폭시 레진에 도전성 입자가 균일하게 분산된 구조로 되어 있다.
도전성 입자는 보통 5 ∼ 20㎛ 직경의 금, 은, 니켈, 또는 금속으로 코팅된 폴리머 또는 글래스 볼 등이 쓰이게 된다. 도전성 입자의 양에 따라 본래 비전도 성질을 가지는 폴리머 매트릭스(polymer matrix)가 이방성 전도 성질(5 ∼ 10 부피%의 경우), 또는 등방성 전도 성질(25 ∼ 35 부피%의 경우)을 가지게 된다.
화소의 증가에 의해 구동 IC(1)의 범프(2)의 수는 증가하고 범프(2) 간의 피치 간격은 도 1에 도시된 바와 같이, 매우 좁아진다. 이렇게 피치 간격 및 범프(2) 자체의 폭이 좁아진 상태에서는 범프(2) 사이의 도전볼(12)이 인접하는 패턴 사이에 걸쳐지게 되면 쇼트(elceric short) 현상이 발생한다. 이러한 기술적인 문제 때문에 단위 면적당 도전볼 입자를 일정 간격을 유지하면서 패턴 내에는 전기적 저항을 최소화할 수 있도록 배열하는데 집중하고 있다.
따라서 종래의 ACF(10)에서는 도전볼 입자(12)의 크기를 더욱 작게 하면서 일정한 간격을 유지하도록 분산시키는 것에 집중하고 있으나 이러한 기술 개발 방향은 기술적인 한계에 직면해 있다.
한편 발광다이오드(LED)는 자외선에서 적외선에 이르는 다양한 파장 대역에서 폭넓게 이용될 수 있다. 니치아(Nichia)가 질화물 발광다이오드(GaN LED)를 상용화한 이래, 반도체 박막기술, 공정기술, 디바이스 기술의 지속적인 발전에 힘입어 GaN-LED는 성능 및 신뢰성에 비약적인 향상을 가져왔고, 작은 표시소자 기능에서 휴대폰, TV, 조명, 전광판, 신호등, 자동차, 가전 분야 등 고휘도, 고출력 응용제품 출시로 LED 수요는 폭발적으로 증가하고 있다.
특히 2005년 이후 전광효율이 급격히 증가하면서부터 디스플레이 산업의 LCD 백라이트 유닛으로서 거대 규모의 시장이 형성되었고, 조명 산업에서는 에너지 절약에 대한 우수성 입증과 가격하락이 가속화되면서 향후 2030년까지 LED 조명의 보급 및 발전이 꾸준히 증가할 것으로 예측된다.
최근 LED의 크기조절의 자유도, 유연한 특성, 선택적인 발광 파장의 효과를 응용한 수많은 연구 개발의 결과들이 발표되고 있다. 조명용으로 쓰이는 LED는 주로 1000 μm ×1000 μm의 크기이다. 이러한 LED의 면적을 1/100 이하로 줄이면 머리카락 두께 정도인 100 μm × 100 μm 크기가 되는데, 이 크기보다 작은 LED를 마이크로 LED라 한다. 이러한 마이크로 LED는 스트레처블 기판 및 유연기판, 3차원 구조의 기판에 실장 할 수 있게 되어 웨어러블 디스플레이, 조명, 피부 부착형 의료기기, 반도체 장비, 자율주행센서 및 빅데이터 서비스용 광원 등과 같은 다양한 분야에 적용할 수 있다.
상기 마이크로 LED에서는 전체 마이크로 LED 소자의 크기가 15 μm × 30 μm 까지 작아지면서 한 전극의 크기는 10 μm × 15 μm 이하로 작아지고 있다. 이러한 크기의 마이크로 LED 소자도 발광을 위해서는 각 전극이 기판에 형성되어 있는 전극 패턴과 연결되어 전류를 공급받아야 한다. 이때 상기 전극들이 전극 패턴과 전기적으로 연결되는 방법은 이방성 도전 필름(ACF)를 이용하는 것이 일반적이다.
그런데 종래의 이방성 도전 필름(10) 내의 도전성 입자들(12)은 도 2에 도시된 바와 같이, 서로 일정한 간격을 두고 균일하게 배열되어 있다. 이때 각 도전성 입자(12)의 직경이 3㎛ 정도이므로 10 μm × 15 μm 크기의 전극에 해당하는 영역 내에는, 상기 도전성 입자(12)의 크기와 이격 간격을 고려하면 도 2에 도시된 바와 같이, 5개나 그 이하 정도의 도전성 입자들이 배치된다. 5개 정도의 도전성 입자에 의하여 전극이 연결된다고 가정하면 전체 전극 면적에 대한 도전성 입자 배치 면적 비율은 30% 이하가 된다.
이렇게 적은 개수의 도전성 입자에 의하여 전극과 전극 패턴이 연결되면 발광 과정에서 과도한 저항에 의하여 발열 등이 발생하여 전기적 단락이 발생하거나 소자가 죽는 현상이 발생한다.
또한 종래의 이방성 도전 필름을 이용한 본딩 방법은 본딩 시에 이방성 도전 필름을 공급하면서 본딩 공정이 이루어지므로 공정설비가 복잡해지고 공정의 정확도도 떨어지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 전자 장치의 리드 단자 상에 직접 도전성 입자 패턴과 도전성입자 고정 물질을 구비하여 전도체의 본딩 작업이 간단하고 용이하게 이루어질 수 있는 전도체 본딩 방법을 제공하는 것이다.
전술한 기술적 과제를 해결하기 위한 본 발명에 따른 전도체 본딩방법은, 1) 전자 장치(1)의 리드 단자(2) 상에 제1 도전성입자 고정 물질(110)을 올리는 단계(S100); 2) 상기 제1 도전성 입자 고정 물질(110) 상면 중 상기 전자 장치의 리드 단자(2) 형성 영역과 일치하는 영역에만 도전성 입자(120)를 서로 밀집되도록 올려 도전성 입자 패턴을 형성하는 단계(S200); 3) 상기 1), 2) 단계(S100 ~ S200)에서 제1 도전성입자 고정 물질 및 도전성 입자 패턴이 형성된 상기 디스플레이이 패널(1)의 리드 단자(2) 상에 전도체(FPCB)(3)를 얼라인하는 단계(S300); 4) 얼라인된 상기 전도체(3)을 열 또는 압력을 가하여 상기 리드 단자(2) 상에 본딩하는 단계(S400);를 포함한다.
그리고 본 발명에서는 상기 2) 단계(S200) 수행 후에, 상기 도전성 입자 패턴 상에 상기 도전성 입자 패턴을 고정하는 제2 도전성 입자 고정 물질(130)을 올리는 단계(S500);가 더 수행되는 것이 바람직하다.
또한 본 발명에서 상기 제1, 2 도전성 입자 고정 물질(110, 130)은, 비전도성 필름(Non-Conductive Film), 비전도성 테이프, 비전도성 액체 중에서 선택되는 어느 하나인 것이 바람직하다.
또한 본 발명에서 상기 도전성 입자(120)는, 입자의 직경이 10이하이고, 금속 입자 또는 금속 도금된 폴리머 입자인 것이 바람직하다.
또한 본 발명에서 상기 제2 도전성 입자 고정 물질(130) 또는 상기 도전성 입자 패턴 상에는 보호 필름(140)이 더 피복되고, 상기 4) 단계(S400) 수행 전에 상기 보호 필름 박리 단계가 더 진행되는 것이 바람직하다.
본 발명의 전도체 본딩 방법에 의하면 리드 단자 패턴 내에만 도전성 입자가 집중적으로 배치되고 그 외의 영역에는 도전성 입자자 배치되지 않아서 상기 리드 단자 패턴 내에서는 전기적 연결이 안정적으로 이루어지고 도전성 입자가 배치되지 않은 영역에 의하여 단락 현상 발생이 원천적으로 배제되는 장점이 있다.
또한 리드 단자 상에 그 형상과 동일한 패턴으로 도전성 입자들이 고정된 상태로 배치되므로, ACF 등의 필름을 별도로 공급하지 않고도 전도체를 간단한 공정에 의하여 정확하고 용이하게 본딩할 수 있는 장점도 있다.
도 1, 2는 종래의 ACF에서의 도전성 입자의 배치 상태를 도시하는 도면들이다.
도 3, 4는 본 발명의 전도체 본딩방법의 1 단계(S100)의 공정 내용을 도시하는 도면들이다.
도 5, 6은 본 발명의 전도체 본딩방법의 2 단계(S200)의 공정 내용을 도시하는 도면들이다.
도 7은 본 발명의 전도체 본딩방법의 3 단계(S300)를 공정 내용을 도시하는 도면이다.
도 8은 본 발명의 전도체 본딩방법의 3 단계(S300)에서 보호필름이 더 피복된 공정을 도시하는 도면이다.
도 9는 본 발명의 전도체 본딩방법의 3 단계(S300)에서 보호필름을 박리하는 공정을 도시하는 도면이다.
도 10은 본 발명의 전도체 본딩방법의 4 단계(S400)를 공정 내용을 도시하는 도면이다.
도 11, 12는 본딩된 상태의 구조를 도시하는 부분 단면도들이다.
도 13은 본딩된 상태의 리드 단자 및 전도체 구조를 도시하는 평면도이다.
도 14는 본 발명의 전도체 본딩 방법의 공정도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다.
본 실시예에 따른 전도체 본딩 방법은 도 14에 도시된 바와 같이, 제1 도전성입자 고정 물질을 올리는 단계(S100)로 시작된다. 구체적으로 이 단계(S100)에서는 도 3, 4에 도시된 바와 같이, 전자 장치(1) 리드 단자(2)들 상에 제1 도전성입자 고정 물질(110)을 얇게 올린다. 본 실시예에서 상기 전자 장치(1)는 디스플레이 장치 등 다양한 전자 장치일 수 있으며, 상기 제1 도전성입자 고정 물질(110)은 후술하는 제1 도전성 입자(120)를 상기 리드 단자(2) 상에 부착하여 고정시킬 수 있는 물질로 이루어지며, 예를 들어 비전도성 필름(Non-Conductive Film), 비전도성 테이프, 비전도성 액체 중에서 선택되는 어느 하나인 것이 바람직하다.
본 실시예에서 상기 제2 도전성입자 고정 물질(110)은 도 3에 도시된 바와 같이, 상기 다수개의 리드 단자(2)들 전체를 덮는 방식으로 올려지거나 개별 리드 단자(2)를 개별적으로 덮는 방식으로 올려질 수 있다.
다음으로는 도 14에 도시된 바와 같이, 도전성 입자 패턴을 형성하는 단계(S200)가 진행된다. 이 단계(S200)에서는 구체적으로 도 5, 6에 도시된 바와 같이, 상기 제1 도전성 입자 고정 물질(110) 상면 중 상기 전자 장치의 리드 단자(2) 형성 영역과 일치하는 영역에만 도전성 입자(120)를 서로 밀집된 상태로 올려 도전성 입자 패턴을 형성한다. 즉, 상기 리드 단자(2) 형상과 일치하는 패턴으로 상기 도전성 입자(120)들을 밀집된 상태로 배치하여 상기 도전성 입자 패턴을 형성하는 것이다.
그리고 본 실시예에서 '밀집된 상태로 배치된다'는 것은 도전성 입자들(120)이 이격 공간 없이 서로 접촉된 상태 또는 최대한 접근한 상태로 배치되는 것을 말한다. 따라서 본 실시예에 따른 도전성 입자 패턴 내에서는 도전성 입자들이 밀착 또는 접근된 상태에서 필수적으로 형성되는 공극 외에는 빈공간이 없도록 배치되는 것이 바람직하다.
구체적으로 본 실시예에 따른 하나의 도전성 입자 패턴 내에 전체 면적에 대한 도전성 입자 배치 면적 비율이 60% 이상인 것이 바람직하다.
* 도전성 입자 배치 비율(%) = 도전성 입자 배치 면적/패턴 전체 면적×100
이렇게 통전 면적 비율이 60% 이상으로 높으면 후속으로 이어지는 전도체(3) 본딩 단계(S400)에서 전도체(3)와 리드 단자(2) 사이에 많은 수의 도전성 입자(120)들이 배치되면서 연결 불량이 발생할 가능성이 낮아지고, 본딩된 이후 사용 과정에서도 넓은 면적으로 통전이 이루어지면서 저항이 낮아져서 운용 중 열이 발생하는 등의 불량 발생 가능성도 낮아지는 장점이 있다.
한편 본 실시예에서는 도 7에 도시된 바와 같이, 상기 도전성 입자 패턴 형성 단계(S200) 수행 후에, 상기 도전성 입자 패턴 상에 상기 도전성 입자 패턴을 고정하는 제2 도전성 입자 고정 물질(130)을 올리는 단계(S500)가 더 수행될 수 있다.
상기 도전성 입자 패턴 형성 단계(S200) 수행 후에, 전도체 얼라인 단계(S300)와 본딩 단계(S400)가 바로 이어지는 경우에는, 이렇게 제2 도전성입자 고정 물질(130)을 올리는 단계가 불필요할 수 있지만, 상기 도전성 입자 패턴 형성 후에, 상기 전자 장치(1)를 보관하다가 상당한 시간 경과 후에 전도체 얼라인 단계(S300)와 본딩 단계(S400)를 진행하거나 장소를 이동시킨 후에 전도체 얼라인 단계(S300)와 본딩 단계(S400)를 진행하는 경우에는, 상기 도전성 입자 패턴의 보호와 완벽한 고정을 위하여 상기 제2 도전성입자 고정 물질(130)을 한번 더 올리는 것이다.
그리고 더 나아가서는 도 8에 도시된 바와 같이, 상기 제2 도전성 입자 고정 물질(130) 또는 상기 도전성 입자 패턴 상에는 보호 필름(140)이 더 피복될 수 있으며, 상기 보호 필름(140)은 도 9에 도시된 바와 같이, 상기 전도체 얼라인 단계(S300) 수행 전에 박리되어 제거된다. 따라서 상기 보호 필름(140)이 피복된 경우에는 전도체 얼라인 단계(S300) 수행 전에 상기 보호 필름 박리 단계가 더 진행되는 것이 바람직하다.
다음으로는 도 14에 도시된 바와 같이, 제1 도전성입자 고정 물질(110) 및 도전성 입자(120) 패턴이 형성된 상기 디스플레이이 패널(1)의 리드 단자(2) 상에 전도체(FPCB)(3)를 얼라인하는 단계(S300)가 진행된다. 이 단계(S300)에서는 구체적으로 도 12에 도시된 바와 같이, 상기 리드 단자(2)들의 패턴 및 상기 도전성 입자 패턴과 일치하는 간격을 가지는 전도체 패턴(4)들을 각각의 간격이 리드 단자(2) 패턴 또는 도전성 입자 패턴과 일치하도록 위치 조정하는 것이다.
다음으로는 도 14에 도시된 바와 같이, 얼라인된 상기 전도체(3)을 열 또는 압력을 가하여 상기 리드 단자(2) 상에 본딩하는 단계(S400)가 진행된다. 즉, 도 10, 11에 도시된 바와 같이, 상기 전도체 패턴(4)와 리드 단자(2)가 서로 밀착된 상태에서 상하 양측에서 열과 압력을 동시에 가하거나 열 또는 압력 중 어느 하나를 가하는 방법으로 본딩하는 것이다. 이렇게 본딩 작업이 이루어지면, 도 11에 도시된 바와 같이, 상기 전도체 패턴(4)와 리드 단자(2) 사이에 있는 상기 도전성 입자(120)들이 각각 상기 전도체 패턴(4)와 리드 단자(2)에 접촉하면서 양자를 통전시킨다. 이때 상기 도전성 입자들(120)은 약간 눌리면서 타원형으로 변형되며, 상기 제1, 2 도전성 입자 고정 물질(110, 130)은 양측으로 밀리면서 빈 공간을 채운다.
110 : 제1 도전성입자 고정 물질 120 : 도전성 입자
130 : 제2 도전성입자 고정 물질
1 : 전자 장치 2 : 리드 단자
3 : 전도체 4 : 전도체 패턴

Claims (5)

1) 전자 장치(1)의 리드 단자(2) 상에 제1 도전성입자 고정 물질(110)을 올리는 단계(S100);
2) 상기 제1 도전성 입자 고정 물질(110) 상면 중 상기 전자 장치의 리드 단자(2) 형성 영역과 일치하는 영역에만 도전성 입자(120)를 서로 밀집되도록 올려 도전성 입자 패턴을 형성하는 단계(S200);
3) 상기 1), 2) 단계(S100 ~ S200)에서 제1 도전성입자 고정 물질 및 도전성 입자 패턴이 형성된 상기 디스플레이이 패널(1)의 리드 단자(2) 상에 전도체(FPCB)(3)를 얼라인하는 단계(S300);
4) 얼라인된 상기 전도체(3)을 열 또는 압력을 가하여 상기 리드 단자(2) 상에 본딩하는 단계(S400);를 포함하는 전도체 본딩 방법.
제1항에 있어서, 상기 2) 단계(S200) 수행 후에,
상기 도전성 입자 패턴 상에 상기 도전성 입자 패턴을 고정하는 제2 도전성 입자 고정 물질(130)을 올리는 단계(S500);가 더 수행되는 것을 특징으로 하는 전도체 본딩 방법.
제2항에 있어서, 상기 제1, 2 도전성 입자 고정 물질(110, 130)은,
비전도성 필름(Non-Conductive Film), 비전도성 테이프, 비전도성 액체 중에서 선택되는 어느 하나인 것을 특징으로 하는 전도체 본딩 방법.
제1항에 있어서, 상기 도전성 입자(120)는,
입자의 직경이 10이하이고, 금속 입자 또는 금속 도금된 폴리머 입자인 것을 특징으로 하는 전도체 본딩 방법.
제2항에 있어서,
상기 제2 도전성 입자 고정 물질(130) 또는 상기 도전성 입자 패턴 상에는 보호 필름(140)이 더 피복되고, 상기 4) 단계(S400) 수행 전에 상기 보호 필름 박리 단계가 더 진행되는 것을 특징으로 하는 전도체 본딩 방법.
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