KR20210135630A - 다중 깊이 광 디바이스들의 패터닝 - Google Patents

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KR20210135630A
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루도빅 고뎃
치엔-안 첸
브라이언 알렉산더 코헨
웨인 맥밀란
이안 매튜 맥맥킨
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

광 디바이스들의 제작을 위한 다중 깊이 층들의 패터닝을 위한 방법들이 제공된다. 일 실시예에서, 기판의 최상부 표면 위에 배치된 디바이스 층 위에 레지스트 층을 배치하는 단계 ― 디바이스 층은 제1 부분 및 제2 부분을 가짐 ―, 복수의 제1 개구들을 갖는 제1 레지스트 층 패턴 및 복수의 제2 개구들을 갖는 제2 레지스트 층 패턴을 형성하도록 레지스트 층을 패터닝하는 단계, 및 복수의 제1 개구들 및 복수의 제2 개구들에 의해 한정된, 디바이스 층의 노출된 부분들을 에칭하는 단계를 포함하는 방법이 제공되며, 복수의 제1 개구들은 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 복수의 제2 개구들은 광 디바이스 내에 복수의 제2 구조들의 적어도 일부를 형성하도록 구성된다.

Description

다중 깊이 광 디바이스들의 패터닝
[0001] 본 개시내용의 실시예들은 일반적으로 광 디바이스들에 관한 것이다. 보다 구체적으로, 본 명세서에서 설명되는 실시예들은 광 디바이스들의 제작을 위해 다중 깊이(multi-depth) 층들을 패터닝하는 것을 제공한다.
[0002] 광 디바이스들은 기판 상에 형성된 광 디바이스들의 구조들의 구조적 파라미터들(예컨대, 형상, 크기, 배향)을 공간적으로 변화시킴으로써 광의 전파를 조작하는 데 사용될 수 있다. 광 디바이스들은 원하는 대로 광 파면(optical wavefront)들을 몰딩(mold)하는 공간적으로 변동하는 광 응답을 제공한다. 광 디바이스들의 이러한 구조들은 국소화된 위상 불연속성들(즉, 광의 파장보다 더 짧은 거리에 걸친 위상의 갑작스러운 변화들)을 유도함으로써 광 전파를 변경한다. 이러한 구조들은 기판 상의 상이한 타입들의 재료들, 형상들 또는 구성들로 이루어질 수 있고, 상이한 물리적 원리들에 기반하여 동작할 수 있다.
[0003] 광 디바이스들을 제작하는 것은 기판 상에 배치된 디바이스 층으로부터 구조들을 형성하는 것을 필요로 한다. 그러나 제작될 광 디바이스의 원하는 특성들은 다양한 깊이들을 갖는 구조들을 필요로 할 수 있다. 다양한 깊이들을 갖는 구조들을 형성하는 것은 기판 위에 인접하게 배치된 다수의 층들을 패터닝하는 것을 요구할 수 있다. 이에 따라, 당해 기술분야에 필요한 것은 광 디바이스들의 제작을 위한 다중 깊이 층들의 패터닝을 위한 방법들이다.
[0004] 광 디바이스들의 제작을 위한 다중 깊이 층들의 패터닝을 위한 방법들이 제공된다. 일 실시예에서, 기판의 최상부 표면 위에 배치된 디바이스 층 위에 레지스트 층을 배치하는 단계 ― 디바이스 층은 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분 및 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―, 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록 레지스트 층을 패터닝하는 단계, 및 복수의 제1 개구들 및 복수의 제2 개구들에 의해 한정된, 디바이스 층의 노출된 부분들을 에칭하는 단계를 포함하는 방법이 제공되며, 제1 레지스트 층 패턴 내의 복수의 제1 개구들은 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 제1 구조들은 기판의 최상부 표면에 대해 제1 깊이를 가지며, 제2 레지스트 층 패턴 내의 복수의 제2 개구들은 광 디바이스 내에 복수의 제2 구조들의 적어도 일부를 형성하도록 구성되고, 제2 구조들은 기판의 최상부 표면에 대해 제2 깊이를 갖는다.
[0005] 다른 실시예에서, 기판의 최상부 표면 위에 배치된 디바이스 층 위에 하드마스크를 배치하는 단계 ― 디바이스 층은 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분 및 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―, 하드마스크 위에 레지스트 층을 배치하는 단계 ― 레지스트 층은 기판의 최상부 표면에 평행한 최상부 표면을 가짐 ―, 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록 레지스트 층을 패터닝하는 단계, 디바이스 층의 제1 부분의 마스킹되지 않은 제1 디바이스 층 세그먼트들을 노출시키고 디바이스 층의 제2 부분의 마스킹되지 않은 제2 디바이스 층 세그먼트들을 노출시키도록, 복수의 제1 개구들 및 복수의 제2 개구들에 의해 한정된, 하드마스크의 노출된 부분들을 에칭하는 단계, 및 제1 디바이스 층 세그먼트들 및 제2 디바이스 층 세그먼트들을 에칭하는 단계를 포함하는 방법이 제공되며, 제1 디바이스 층 세그먼트들은 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 제1 구조들은 기판의 최상부 표면에 대해 제1 깊이를 가지며, 제2 디바이스 층 세그먼트들은 광 디바이스 내에 복수의 제2 구조들의 적어도 일부를 형성하도록 구성되고, 제2 구조들은 기판의 최상부 표면에 대해 제2 깊이를 갖는다.
[0006] 또 다른 실시예에서, 기판의 최상부 표면 위에 배치된 디바이스 층 위에 평탄화 층을 배치하는 단계 ― 디바이스 층은 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분 및 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―, 평탄화 층 위에 레지스트 층을 배치하는 단계, 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록 레지스트 층을 패터닝하는 단계, 디바이스 층의 제1 부분의 마스킹되지 않은 제1 디바이스 층 세그먼트들을 노출시키고 디바이스 층의 제2 부분의 마스킹되지 않은 제2 디바이스 층 세그먼트들을 노출시키도록, 복수의 제1 개구들 및 복수의 제2 개구들에 의해 한정된, 평탄화 층의 노출된 부분들을 에칭하는 단계, 및 제1 디바이스 층 세그먼트들 및 제2 디바이스 층 세그먼트들을 에칭하는 단계를 포함하는 방법이 제공되며, 제1 디바이스 층 세그먼트들은 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 제1 구조들은 기판의 최상부 표면에 대해 제1 깊이를 가지며, 제2 디바이스 층 세그먼트들은 광 디바이스 내에 적어도 복수의 제2 구조들을 형성하도록 구성되고, 제2 구조들은 기판의 최상부 표면에 대해 제2 깊이를 갖는다.
[0007] 본 개시내용의 상기 열거된 구조들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 단지 예시적인 실시예들만을 예시하는 것이며 따라서 그 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 동등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0008] 도 1a는 일 실시예에 따른 광 디바이스의 개략적인 사시도이다.
[0009] 도 1b는 도 1a의 광 디바이스의 개략적인 단면도이다.
[0010] 도 2a는 일 실시예에 따른 광 디바이스의 개략적인 사시도이다.
[0011] 도 2b는 도 2a의 광 디바이스의 개략적인 단면도이다.
[0012] 도 3은 실시예에 따라 광 디바이스를 형성하기 위한 방법의 흐름도이다.
[0013] 도 4a - 도 4e는 실시예에 따라 광 디바이스를 형성하는 방법 동안의 기판의 개략적인 단면도들이다.
[0014] 도 5는 실시예에 따라 광 디바이스를 형성하기 위한 방법의 흐름도이다.
[0015] 도 6a - 도 6d는 실시예에 따라 광 디바이스를 형성하는 방법 동안의 기판의 개략적인 단면도들이다.
[0016] 도 7은 실시예에 따라 광 디바이스를 형성하기 위한 방법의 흐름도이다.
[0017] 도 8a - 도 8d는 실시예에 따라 광 디바이스를 형성하는 방법 동안의 기판의 개략적인 단면도들이다.
[0018] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트(element)들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 일 실시예의 엘리먼트들 및 구조들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0019] 본 개시내용의 실시예들은 광 디바이스들의 제작을 위해 다중 깊이 층들을 패터닝하는 것에 관한 것이다.
[0020] 도 1a는 광 디바이스(100)의 개략적인 사시도이다. 일 실시예에서, 광 디바이스(100)는 도파관 결합기, 예를 들어 증강 현실 도파관 결합기이다. 아래에서 설명되는 광 디바이스(100)는 예시적인 도파관 결합기라고 이해되어야 한다. 광 디바이스(100)는 기판(101), 복수의 구조들(103)에 의해 한정된 제1 격자(102), 및 복수의 구조들(106)에 의해 한정된 제2 격자(105)를 포함한다. 일 실시예에서, 구조들(103) 및 구조들(106)은 서브미크론(sub-micron) 임계 치수들, 예컨대 나노 크기의 임계 치수들을 갖는 나노 구조들이다.
[0021] 도 1b는 도 1a에 따른 광 디바이스(100)의 개략적인 단면도이다. 광 디바이스(100)는 2개 이상의 깊이들을 갖는 복수의 구조들(103)을 포함한다. 도 1b에 도시된 바와 같이, 복수의 제1 구조들(114)은 기판(101)의 최상부 표면(118)에 대해 제1 깊이(116)를 갖고, 복수의 제2 구조들(115)은 기판(101)의 최상부 표면(118)에 대해 제2 깊이(117)를 갖는다. 제1 깊이(116)와 제2 깊이(117)는 상이하다. 예를 들어, 도 1b에 도시된 바와 같이, 제1 깊이(116)는 제2 깊이(117) 미만이다. 일 실시예에서, 구조들(103)은 기판(101)의 최상부 표면(118)에 대해 일정 각도를 이룬다. 다른 실시예에서, 구조들(103)은 기판(101)의 최상부 표면(118)에 수직이다.
[0022] 도 2a는 본 명세서에서 설명되는 실시예들에 따른 하나 이상의 구조들(203)을 갖는 광 디바이스(200)의 개략적인 사시도이다. 일부 실시예들에서, 광 디바이스(200)는 메타표면(metasurface)과 같은 평탄한 광 디바이스이다. 하나 이상의 구조들(203)은 기판(101) 상에 배치된다. 도 2a는 정사각형 또는 직사각형 단면들을 갖는 것으로서 하나 이상의 구조들(203)을 도시하지만, 하나 이상의 구조들(203)의 단면들은 원형, 삼각형 및/또는 불규칙한 형상의 단면들을 포함하는(그러나 이에 제한되지 않음) 다른 형상들을 가질 수 있다. 일 실시예에서, 구조들(203)은 서브미크론 임계 치수들, 예컨대 나노 크기의 임계 치수들을 갖는 나노 구조들이다.
[0023] 도 2b는 도 2a에 따른 광 디바이스(200)의 개략적인 단면도이다. 광 디바이스(200)는 기판(101) 상에 배치된 하나 이상의 제1 구조들(214) 및 하나 이상의 제2 구조들(215)과 같은 하나 이상의 구조들(203)을 포함한다. 하나 이상의 제1 구조들(214)은 기판(101)의 최상부 표면(118)에 대해 제1 깊이(216)를 갖는다. 하나 이상의 제2 구조들(215)은 기판(101)의 최상부 표면(188)에 대해 제2 깊이(217)를 갖는다. 제1 깊이(216)와 제2 깊이(217)는 상이하다. 예를 들어, 도 2b에 도시된 바와 같이, 제1 깊이(216)는 제2 깊이(217) 미만이다. 일 실시예에서, 구조들(203)은 기판(101)의 최상부 표면(118)에 대해 일정 각도를 이룬다. 다른 실시예에서, 구조들(203)은 기판(101)의 최상부 표면(118)에 수직이다.
[0024] 기판(101)은 원하는 파장 또는 파장 범위, 이를테면 적외선 영역의 하나 이상의 파장들의 적절한 양의 광을 UV 영역으로(즉, 약 700 내지 약 1500나노미터) 투과시키도록 선택될 수 있다. 제한 없이, 일부 실시예들에서, 기판(101)은 기판(101)이 약 50%, 60%, 70%, 80%, 90%, 95%, 99% 이상을 광 스펙트럼의 UV 영역으로 투과시키도록 구성된다. 기판(101)이 원하는 파장 또는 파장 범위의 광을 적절히 투과시킬 수 있고 광 디바이스들에 대한 적절한 지지부로서의 역할을 할 수 있다면, 기판(101)은 임의의 적절한 재료로 형성될 수 있다. 일부 실시예들에서, 기판(101)의 재료는 디바이스 재료의 굴절률과 비교하여 비교적 낮은 굴절률을 갖는다. 기판 선택은 비정질 유전체들, 결정질 유전체들, 실리콘 산화물, 중합체들, 및 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료의 기판들을 포함할 수 있다. 일부 실시예들에서, 기판(101)은 투명 재료를 포함한다. 일 실시예에서, 기판(101)은 투명한데, 흡수 계수가 0.001보다 작다. 적절한 예들은 산화물, 황화물, 인화물, 텔루르화물, 또는 이들의 조합들을 포함할 수 있다.
[0025] 일부 실시예들에서, 본 명세서에서 설명되는 광 디바이스들(100, 200)은 기판(101)에 배치된 제1 깊이들(116, 216)을 갖는 제1 구조들(114, 214) 및 제2 깊이들(117, 217)을 갖는 제2 구조들(115, 215)을 포함한다. 광 디바이스들(100, 200)을 형성하기 위한 방법들(300, 500, 700)의, 본 명세서에서 설명되는 실시예들에서, 기판(101)은 (도 4a에 도시된) 제1 높이(404) 및 제2 높이(405)를 갖는다. 제1 높이(404)는 형성될 제1 구조들(114, 214)의 제1 깊이(116, 216)에 대응하고, 제2 높이(405)는 기판(101)에 형성될 복수의 제2 구조들(115, 215)의 제2 깊이(117, 217)에 대응한다.
[0026] 다른 실시예들에서, 본 명세서에서 설명되는 광 디바이스들(100, 200)은 제1 깊이들(116, 216)을 갖는 제1 구조들(114, 214)을 포함하고, 제2 깊이들(117, 217)을 갖는 제2 구조들(115, 215)이 기판(101) 위에 배치된다. 제1 구조들(114, 214) 및 제2 구조들(115, 215)은 디바이스 층(408)으로 형성된다. 방법들(300, 500, 700) 이전에, 디바이스 층(408)은 제1 높이(411) 및 제2 높이(412)를 갖는다. 제1 높이(411)는 형성될 제1 구조들(114, 214)의 제1 깊이(116, 216)에 대응하고, 제2 높이(412)는 형성될 복수의 제2 구조들(115, 215)의 제2 깊이(117, 217)에 대응한다.
[0027] 도 3은 본 명세서에서 설명되는 실시예들에 따른 광 디바이스(100, 200)의 일부를 형성하기 위한 방법(300)의 흐름도이다. 도 4a - 도 4e는 실시예에 따른 광 디바이스(100) 또는 광 디바이스(200)의 일부를 형성하는 방법 동안의 기판(101)의 개략적인 단면도들이다. 이 일부는 제1 격자(102) 또는 제2 격자(105)와 같은 하나의 격자에 대응할 수 있거나, 이 일부는 광 디바이스(100) 또는 광 디바이스(200)의 전체에 대응할 수 있다.
[0028] 도 4a는 레지스트 층(407)이 기판(101) 상에 배치되는 실시예를 예시한다. 일 실시예에서, 기판(101)이 패터닝되며, 기판(101)은 다양한 높이들의 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 달성하기 위해 제1 높이(404) 및 제2 높이(405)를 갖는다. 도 4b는 레지스트 층(407)이 디바이스 층(408) 상에 배치되고 디바이스 층(408)이 기판(101)의 최상부 표면(118) 상에 배치되는 실시예를 예시한다. 일 실시예에서, 디바이스 층(408)이 패터닝되며, 디바이스 층은 다양한 높이들의 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 달성하기 위해 제1 높이(411) 및 제2 높이(412)를 갖는다.
[0029] 일 실시예에서, 레지스트 층(407)은 실리콘 함유 재료를 포함한다. 다른 실시예에서, 레지스트 층(407)은 유기 재료를 포함한다. 레지스트 층(407)은 임의의 적절한 방법, 이를테면 액체 재료 주입 주조(pour casting) 프로세스, 스핀-온(spin-on) 코팅 프로세스, 액체 분사 코팅 프로세스, 건식 분말 코팅 프로세스, 스크린 프린팅 프로세스, 닥터 블레이딩(doctor blading) 프로세스, PVD(physical vapor deposition) 프로세스, CVD(chemical vapor deposition) 프로세스, FCVD(flowable CVD) 프로세스 또는 ALD(atomic layer deposition) 프로세스를 통해 기판(101) 상에 증착된다. 레지스트 층(407)의 두께는 복수의 구조들(103)의 에칭 프로세스 및 결과적인 임계 치수들을 튜닝하기 위해 선택된다. 예를 들어, 레지스트 층(407)의 더 큰 두께는 복수의 구조들(103)의 더 작은 임계 치수들을 야기할 수 있다. 일 실시예에서, 레지스트 층(407)의 두께는 약 50㎚ 내지 약 300㎚의 범위이다. 일 실시예에서, 레지스트 층(407)은 제1 두께(409) 및 제2 두께(410)를 갖는다. 제1 두께(409)는 제2 두께(410)보다 더 크거나 더 작을 수 있다. 제1 두께(409)는 제1 깊이들(116, 216)을 갖는 제1 구조들(114, 214)을 야기할 것이다. 제2 두께(410)는 제2 깊이들(117, 217)을 갖는 제2 구조들(115, 215)을 야기할 것이다.
[0030] 일 실시예에 따르면, 디바이스 층(408)은 티타늄 이산화물(TiO2), 아연 산화물(ZnO), 주석 이산화물(SnO2), 알루미늄 도핑된 아연 산화물(AZO), 불소 도핑된 주석 산화물(FTO), 카드뮴 주석산염(주석 산화물) (CTO), 니오븀 산화물(Nb2O5) 및 아연 주석산염(주석 산화물)(SnZnO3), 실리콘 질화물(Si3N4) 및 비정질 실리콘 (a-Si) 함유 재료들 중 하나 이상을 포함한다(그러나 이에 제한되지 않음). 일 실시예에서, 디바이스 층(408)의 높이는 약 20㎚ 내지 약 200㎚의 범위이다. 도 3에 도시된 바와 같이, 단계(301)에서 디바이스 층(408) 상에 레지스트 층(407)이 배치된다. 디바이스 층(408)은 기판의 표면으로부터의 제1 높이(411)를 갖는 제1 부분(424) 및 기판의 표면으로부터의 제2 높이(412)를 갖는 제2 부분(425)을 포함한다. 제1 높이(411)는 형성될 제1 구조들(114, 214)에 대응하고, 제2 높이(412)는 형성될 제2 구조들(115, 215)에 대응한다.
[0031] 도 4a의 실시예는 레지스트 층(407)이 디바이스 층(408)과 대략적으로 동일한 레이트로 에칭되는 1:1 에칭 레이트를 예시한다. 도 4d의 실시예는 1:1 이외의 에칭 레이트를 예시한다. 단계(301)에서는, 도 4a에 도시된 바와 같이, 디바이스 층(408) 위에 레지스트 층(407)이 배치되며, 디바이스 층(408)은 형성될 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)에 대응한다. 일 실시예에서, 도 4b에 도시된 바와 같이, 기판(101) 위에 레지스트 층(407)이 배치된다.
[0032] 단계(302)에서, 도 4c 및 도 4d에 도시된 바와 같이, 디바이스 층(408)의 마스킹되지 않은 부분들을 노출시키도록 레지스트 층(407)이 패터닝된다. 레지스트 층(407)을 패터닝하는 것은, 디바이스 층(408)의 제1 부분(424) 위에서 복수의 제1 개구들(420)이 내부에 형성된 제1 레지스트 층 패턴(422)을 형성하는 것, 그리고 디바이스 층(408)의 제2 부분(425) 위에서 복수의 제2 개구들(421)이 내부에 형성된 제2 레지스트 층 패턴(423)을 형성하는 것을 포함한다. 레지스트 층(407)은 나노임프린트(nanoimprint) 리소그래피, 광 임프린트(photoimprint) 리소그래피, 또는 디바이스 층(408)의 마스킹되지 않은 부분들을 노출시키기 위한 임의의 적절한 프로세스를 포함하는(그러나 이에 제한되지 않음) 프로세스들에 의해 패터닝될 수 있다. 도 4d에 도시된 실시예에서, 레지스트 층(407)이 패터닝된 후에 잔류 층(413)이 유지된다. 일 실시예에서, 잔류 층(413)은 건식 에칭 프로세스를 통해 제거된다.
[0033] 도 4d는 에칭 정지 층(406)이 기판(101) 상에 배치되는 실시예를 예시한다. 에칭 정지 층(406)은 기판(101) 내로의 과잉 에칭을 방지한다. 에칭 정지 층(406)은 PVD, CVD, PECVD(plasma-enhanced CVD), FCVD, ALD 및 스핀-온 프로세스들 중 하나에 의해 배치될 수 있다. 에칭 정지 층(406)이 본 명세서에서 설명되는 에칭 프로세스들에 대해 내성이 있다면, 에칭 정지 층(406)은 임의의 적절한 재료로 형성된다. 일 실시예에서, 에칭 정지 층(406)은 질소 함유 재료를 포함한다. 일 실시예에서, 에칭 정지 층(406)은 도파관 결합기가 형성된 후에 제거되는 불투명한 에칭 정지 층이다. 다른 실시예에서, 에칭 정지 층(406)은 투명 에칭 정지 층이다. 에칭 정지 층(406)은 약 5㎚ 내지 약 50㎚의 깊이를 갖는다. 본 명세서에서는 에칭 정지 층(406)이 도시되지만, 에칭 정지 층(406)이 없는 하나 이상의 실시예들이 고려된다.
[0034] 단계(303)에서 그리고 도 4c 및 도 4d에 도시된 바와 같이, 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)을 형성하도록, 복수의 제1 개구들(420) 및 복수의 제2 개구들(421)에 의해 한정된, 디바이스 층(408)의 노출된 부분들이 에칭된다. 제1 레지스트 층 패턴(422) 내의 복수의 제1 개구들(420)은 광 디바이스(100, 200) 내에 복수의 제1 구조들(114, 214)의 적어도 일부를 형성하도록 구성된다. 제2 레지스트 층 패턴(423) 내의 복수의 제2 개구들(421)은 광 디바이스(100, 200) 내에 복수의 제2 구조들(115, 215)의 적어도 일부를 형성하도록 구성된다. 에칭 프로세스는 이온 주입, IBE(ion beam etching), 반응성 이온 에칭(RIE: reactive ion etching), 방향성 RIE, 플라즈마 에칭 및 열 원자 층 에칭 중 적어도 하나를 포함할 수 있다(그러나 이에 제한되지 않음). 일부 실시예들에서, 에칭 프로세스는 산화 에칭 화학 물질들을 이용한다. 다른 실시예들에서, 에칭 프로세스는 환원 에칭 화학 물질들을 이용한다. 일 실시예에서, 에칭 프로세스는 하나 이상의 산소, 질소 가스(N2), SiO2, 염소 및 암모니아(NH3) 함유 가스들을 이용한다. 다른 실시예에서, 불소 함유 가스, 이를테면 플루오로메탄(CH3F), 황 헥사플루오라이드(SF6), 테트라플루오로메탄(CF4), 플루오르포름(CHF3) 및 질소 트리플루오라이드(NF3)가 에천트로서 사용된다. 불소 함유 가스는 선택적으로, 메탄(CH4) 및 디클로로디플루오로메탄(CCl2F2)과 같은 메탄 함유 가스와 함께 프로세싱 환경에 전달된다.
[0035] 도 4e는 디바이스 층(408)에 형성된 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 도시하지만, 단계들(301-303)은 기판(101)을 패터닝하는 데 적용 가능하다. 일 실시예에서, 도 3 및 도 4d에 도시된 바와 같이, 단계(303)에서 디바이스 층(408)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 디바이스 층(408)이 에칭 프로세스에 의해 에칭된다. 다른 실시예에서는, 단계(303)에서 기판(101)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 기판(101)이 에칭 프로세스에 의해 에칭된다.
[0036] 도 5는 본 명세서에서 설명되는 실시예들에 따른 광 디바이스(100, 200)의 일부를 형성하기 위한 방법(500)의 흐름도이다. 도 6a - 도 6d는 방법(500)에 따라 형성된 광 디바이스(100, 200)의 개략적인 단면도들이다. 광 디바이스(100, 200)의 일부는 제1 격자(102) 또는 제2 격자(105)와 같은 하나의 격자에 대응할 수 있거나, 이 일부는 광 디바이스(100) 또는 광 디바이스(200)의 전체에 대응할 수 있다.
[0037] 단계(501)에서, 도 6a에 도시된 바와 같이, 디바이스 층(408) 상에 하드마스크(609)가 배치된다. 하드마스크(609)는 하나 이상의 액체 재료 주입 주조, 스핀-온 코팅, 액체 분사 코팅, 건식 분말 코팅, 스크린 프린팅, 닥터 블레이딩, PVD, CVD, PECVD, FCVD, ALD, 증발 및 스퍼터링 프로세스들에 의해 디바이스 층(408) 위에 배치될 수 있다. 일 실시예에서, 하드마스크(609)는 불투명하고, 광 디바이스(100) 또는 광 디바이스(200)가 형성된 후에 제거된다. 다른 실시예에서, 하드마스크(609)는 투명하다. 일부 실시예들에서, 하드마스크(609)는 임의의 적절한 임프린트-레지스트 재료, 예를 들어 크롬(Cr), 은(Ag), Si3N4, SiO2, TiN, 알루미늄 및 탄소 함유 재료들을 포함한다.
[0038] 단계(502)에서, 하드마스크(609) 상에 레지스트 층(407)이 배치되며, 디바이스 층(408)은 형성될 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)에 대응한다. 디바이스 층(408)은 제1 높이(411) 및 제2 높이(412)를 갖는다. 일 실시예에서, 레지스트 층(407)의 최상부 표면(610)이 기판(101)의 최상부 표면(118)과 평행하도록 레지스트 층(407)의 제1 두께(409)와 제2 두께(410)가 상이하다. 기판(101)의 최상부 표면(118)에 평행한 레지스트 층(407)의 최상부 표면(610)은 단계들(503, 504)의 패터닝 및/또는 에칭 프로세스의 균일성을 개선하도록 평탄화된 표면을 제공한다.
[0039] 단계(503)에서 그리고 도 6b에 도시된 바와 같이, 하드마스크(609)의 부분들을 노출시키도록 레지스트 층(407)이 패터닝된다. 레지스트 층(407)을 패터닝하는 것은, 디바이스 층(408)의 제1 부분(424) 위에서 복수의 제1 개구들(420)이 내부에 형성된 제1 레지스트 층 패턴(422)을 형성하는 것, 그리고 디바이스 층(408)의 제2 부분(425) 위에서 복수의 제2 개구들(421)이 내부에 형성된 제2 레지스트 층 패턴(423)을 형성하는 것을 포함한다. 단계(504)에서 그리고 도 6c에 도시된 바와 같이, 디바이스 층(408)의 제1 부분(424)의 마스킹되지 않은 제1 디바이스 층 세그먼트들(612)을 노출시키도록 그리고 디바이스 층(408)의 제2 부분(425)의 마스킹되지 않은 제2 디바이스 층 세그먼트들(613)을 노출시키도록, 하드마스크(609)의 노출된 부분들이 에칭된다. 도 6d에 도시된 바와 같이, 디바이스 층(408)의 제1 디바이스 층 세그먼트들(612) 및 제2 디바이스 층 세그먼트들(613)이 에칭되어 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)을 형성한다. 제1 디바이스 층 세그먼트들(612)은 광 디바이스(100, 200) 내에 복수의 제1 구조들(114, 214) 중 적어도 일부를 형성하도록 구성된다. 제2 디바이스 층 세그먼트들(613)은 광 디바이스(100, 200) 내에 복수의 제2 구조들(115, 215)의 적어도 일부를 형성하도록 구성된다.
[0040] 일 실시예에서, 하드마스크(609)는 디바이스 층(408)이 에칭된 후에 제거된다. 다른 실시예에서, 하드마스크(609)는 디바이스 층(408)이 에칭된 후에 디바이스 층(408) 상에 유지된다. 도 6d는 디바이스 층(408)에 형성된 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 도시하지만, 단계들(501-504)은 기판(101)을 패터닝하는 데 적용 가능하다. 일 실시예에서, 도 5 및 도 6d에 도시된 바와 같이, 단계(504)에서 디바이스 층(408)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 디바이스 층(408)이 에칭 프로세스에 의해 에칭된다. 다른 실시예에서는, 단계(504)에서 기판(101)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 기판(101)이 에칭 프로세스에 의해 에칭된다.
[0041] 도 7은 본 명세서에서 설명되는 실시예들에 따른 광 디바이스(100, 200)의 일부를 형성하기 위한 방법(700)의 흐름도이다. 도 8a - 도 8d는 방법(700)에 따라 형성된 광 디바이스(100, 200)의 개략적인 단면도들이다. 광 디바이스(100, 200)의 일부는 제1 격자(102) 또는 제2 격자(105)와 같은 하나의 격자에 대응할 수 있거나, 이 일부는 광 디바이스(100) 또는 광 디바이스(200)의 전체에 대응할 수 있다.
[0042] 단계(701)에서, 도 8a에 도시된 바와 같이, 디바이스 층(408) 위에 평탄화 층(810)이 배치되며, 디바이스 층(408)은 형성될 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)에 대응한다. 일 실시예에서, 평탄화 층(810)은 a-Si 함유 재료들을 포함한다. 평탄화 층(810)은 액체 재료 주입 주조 프로세스, 스핀-온 코팅 프로세스, 액체 분사 코팅 프로세스, 건식 분말 코팅 프로세스, 스크린 프린팅 프로세스, 닥터 블레이딩 프로세스, PVD 프로세스, CVD 프로세스, PECVD 프로세스, FCVD 프로세스 또는 ALD 프로세스를 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 프로세스를 통해 증착될 수 있다. 평탄화 층(810)이 에칭 프로세스에서 디바이스 층(408)의 과잉 에칭을 방지하도록, 평탄화 층(810)은 기판(101)에 평행한 최상부 표면(812)을 형성한다. 단계(702)에서, 평탄화 층(810) 위에 레지스트 층(407)이 배치된다.
[0043] 단계(703)에서 그리고 도 8b에 도시된 바와 같이, 평탄화 층(810)의 부분들을 노출시키도록 레지스트 층(407)이 패터닝된다. 레지스트 층(407)을 패터닝하는 것은, 디바이스 층(408)의 제1 부분(424) 위에서 복수의 제1 개구들(420)이 내부에 형성된 제1 레지스트 층 패턴(422)을 형성하는 것, 그리고 디바이스 층(408)의 제2 부분(425) 위에서 복수의 제2 개구들(421)이 내부에 형성된 제2 레지스트 층 패턴(423)을 형성하는 것을 포함한다. 단계(704)에서 그리고 도 8c에 도시된 바와 같이, 디바이스 층(408)의 제1 부분(424)의 마스킹되지 않은 제1 디바이스 층 세그먼트들(612) 및 디바이스 층(408)의 제2 부분(425)의 제2 디바이스 층 세그먼트들(613)을 노출시키도록, 복수의 제1 개구들(420) 및 복수의 제2 개구들(421)에 의해 한정된, 평탄화 층(810)의 노출된 부분들이 에칭된다.
[0044] 단계(705)에서 그리고 도 8d에 도시된 바와 같이, 복수의 제1 구조들(114, 214) 및 복수의 제2 구조들(115, 215)을 형성하도록 디바이스 층(408)의 제1 디바이스 층 세그먼트들(612) 및 제2 디바이스 층 세그먼트들(613)이 에칭된다. 제1 디바이스 층 세그먼트들(612)은 광 디바이스(100, 200) 내에 복수의 제1 구조들(114, 214) 중 적어도 일부를 형성하도록 구성된다. 제2 디바이스 층 세그먼트들(613)은 광 디바이스(100, 200) 내에 복수의 제2 구조들(115, 215)의 적어도 일부를 형성하도록 구성된다.
[0045] 에칭은 이온 주입, 이온 에칭, RIE(reactive ion etching), 방향성 RIE 및 플라즈마 에칭 중 하나 이상을 포함한다(그러나 이에 제한되지 않음). 일 실시예에서, 평탄화 층(810)은 디바이스 층(408)보다 더 큰 에칭 선택성을 갖는다. 도 8d는 디바이스 층(408)에 형성된 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 도시하지만, 단계들(701-705)은 기판(101)을 패터닝하는 데 적용 가능하다. 일 실시예에서, 단계(705)에서 디바이스 층(408)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 디바이스 층(408)이 에칭 프로세스에 의해 에칭된다. 다른 실시예에서는, 단계(705)에서 기판(101)의 부분들을 제거하고 제1 구조들(114, 214) 및 제2 구조들(115, 215)을 형성하도록 기판(101)이 에칭 프로세스에 의해 에칭된다.
[0046] 본 명세서에서 설명되는 실시예들은 과잉 에칭 및 불균일성과 연관된 결함들을 최소화하면서 다중 깊이 광 디바이스들을 위한 방법들을 제공한다.
[0047] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 광 디바이스를 형성하는 방법으로서,
    기판의 최상부 표면 위에 배치된 디바이스 층 위에 레지스트 층을 배치하는 단계 ― 상기 디바이스 층은:
    상기 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분; 및
    상기 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―;
    상기 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고; 그리고
    상기 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록
    상기 레지스트 층을 패터닝하는 단계; 및
    상기 복수의 제1 개구들 및 상기 복수의 제2 개구들에 의해 한정된, 상기 디바이스 층의 노출된 부분들을 에칭하는 단계를 포함하며,
    상기 제1 레지스트 층 패턴 내의 복수의 제1 개구들은 상기 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 상기 제1 구조들은 상기 기판의 최상부 표면에 대해 제1 깊이를 가지며, 그리고
    상기 제2 레지스트 층 패턴 내의 복수의 제2 개구들은 상기 광 디바이스 내에 복수의 제2 구조들의 적어도 일부를 형성하도록 구성되고, 상기 제2 구조들은 상기 기판의 최상부 표면에 대해 제2 깊이를 갖는,
    광 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 복수의 제1 개구들 및 상기 복수의 제2 개구들에 의해 한정된, 상기 디바이스 층의 노출된 부분들을 에칭하는 단계는, 이온 주입, IBE(ion beam etching), 반응성 이온 에칭(RIE: reactive ion etching), 방향성 RIE, 플라즈마 에칭 및 열 원자 층 에칭 중 적어도 하나를 포함하는,
    광 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 디바이스 층은 티타늄 이산화물, 아연 산화물, 주석 이산화물, 알루미늄 도핑된 아연 산화물, 불소 도핑된 주석 산화물, 카드뮴 주석산염, 니오븀 산화물, 아연 주석산염, 실리콘 질화물 및 비정질 실리콘 함유 재료들 중 하나 이상을 포함하는,
    광 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 기판 상에 에칭 정지 층이 배치되는,
    광 디바이스를 형성하는 방법.
  5. 제4 항에 있어서,
    상기 에칭 정지 층은 불투명한,
    광 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 제1 깊이는 상기 제2 깊이 미만인,
    광 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 복수의 제1 구조들 및 상기 복수의 제2 구조들은 상기 기판의 최상부 표면에 수직인,
    광 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 복수의 제1 구조들 및 상기 복수의 제2 구조들은 상기 기판의 최상부 표면에 대해 일정 각도를 이루는,
    광 디바이스를 형성하는 방법.
  9. 광 디바이스를 형성하는 방법으로서,
    기판의 최상부 표면 위에 배치된 디바이스 층 위에 하드마스크를 배치하는 단계 ― 상기 디바이스 층은:
    상기 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분; 및
    상기 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―;
    상기 하드마스크 위에 레지스트 층을 배치하는 단계 ― 상기 레지스트 층은 상기 기판의 최상부 표면에 평행한 최상부 표면을 가짐 ―;
    상기 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고; 그리고
    상기 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록
    상기 레지스트 층을 패터닝하는 단계:
    상기 디바이스 층의 제1 부분의 마스킹되지 않은 제1 디바이스 층 세그먼트들을 노출시키고; 그리고
    상기 디바이스 층의 제2 부분의 마스킹되지 않은 제2 디바이스 층 세그먼트들을 노출시키도록
    상기 복수의 제1 개구들 및 상기 복수의 제2 개구들에 의해 한정된, 상기 하드마스크의 노출된 부분들을 에칭하는 단계; 및
    상기 제1 디바이스 층 세그먼트들 및 상기 제2 디바이스 층 세그먼트들을 에칭하는 단계를 포함하며,
    상기 제1 디바이스 층 세그먼트들은 상기 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 상기 제1 구조들은 상기 기판의 최상부 표면에 대해 제1 깊이를 가지며,
    상기 제2 디바이스 층 세그먼트들은 상기 광 디바이스 내에 복수의 제2 구조들의 적어도 일부를 형성하도록 구성되고, 상기 제2 구조들은 상기 기판의 최상부 표면에 대해 제2 깊이를 갖는,
    광 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 제1 깊이는 상기 제2 깊이 미만인,
    광 디바이스를 형성하는 방법.
  11. 제9 항에 있어서,
    상기 하드마스크는 불투명한,
    광 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 하드마스크를 제거하는 단계를 더 포함하는,
    광 디바이스를 형성하는 방법.
  13. 광 디바이스를 형성하는 방법으로서,
    기판의 최상부 표면 위에 배치된 디바이스 층 위에 평탄화 층을 배치하는 단계 ― 상기 디바이스 층은:
    상기 기판의 최상부 표면으로부터 제1 높이를 갖는 제1 부분; 및
    상기 기판의 최상부 표면으로부터 제2 높이를 갖는 제2 부분을 가짐 ―;
    상기 평탄화 층 위에 레지스트 층을 배치하는 단계;
    상기 디바이스 층의 제1 부분 위에서 복수의 제1 개구들이 내부에 형성된 제1 레지스트 층 패턴을 형성하고; 그리고
    상기 디바이스 층의 제2 부분 위에서 복수의 제2 개구들이 내부에 형성된 제2 레지스트 층 패턴을 형성하도록
    상기 레지스트 층을 패터닝하는 단계;
    상기 디바이스 층의 제1 부분의 마스킹되지 않은 제1 디바이스 층 세그먼트들을 노출시키고; 그리고
    상기 디바이스 층의 제2 부분의 마스킹되지 않은 제2 디바이스 층 세그먼트들을 노출시키도록
    상기 복수의 제1 개구들 및 상기 복수의 제2 개구들에 의해 한정된, 상기 평탄화 층의 노출된 부분들을 에칭하는 단계; 및
    상기 제1 디바이스 층 세그먼트들 및 상기 제2 디바이스 층 세그먼트들을 에칭하는 단계를 포함하며,
    상기 제1 디바이스 층 세그먼트들은 상기 광 디바이스 내에 복수의 제1 구조들의 적어도 일부를 형성하도록 구성되고, 상기 제1 구조들은 상기 기판의 최상부 표면에 대해 제1 깊이를 가지며,
    상기 제2 디바이스 층 세그먼트들은 상기 광 디바이스 내에 적어도 복수의 제2 구조들을 형성하도록 구성되고, 상기 제2 구조들은 상기 기판의 최상부 표면에 대해 제2 깊이를 갖는,
    광 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 기판 상에 에칭 정지 층이 배치되는,
    광 디바이스를 형성하는 방법.
  15. 제13 항에 있어서,
    상기 제1 깊이는 상기 제2 깊이 미만인,
    광 디바이스를 형성하는 방법.
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