CN1985195A - 具有高深宽比的光栅结构的制造方法 - Google Patents

Abstract

本发明涉及实现光栅结构(200)的方法，其包括提供层状结构(100)的步骤，所述层状结构包括衬底(11)、光栅层(12)、包含多晶硅的第一掩模层(13)、电介质层(14)和第二掩模层(15)。另外，在第二掩模层(15)上沉积抗蚀剂层(16)，并且按照所选图案将抗蚀剂层(16)暴露于电子束下；按照所述图案显影抗蚀剂层(16)；使用显影的抗蚀剂层作为掩模刻蚀第二掩模层(15)以形成图案化的第二掩模层(15’)；使用所述图案化的第二掩模层(15’)作为硬掩模刻蚀电介质层(14)以形成图案化的电介质层(14’)；使用所述图案化的电介质层(14’)作为硬掩模刻蚀第一掩模层(13)以形成图案化的第一掩模层(13’)；并且使用所述图案化的第一掩模层(13’)作为硬掩模刻蚀光栅层(12)以形成光栅结构(200)。

Description

具有高深宽比的光栅结构的制造方法

技术领域

本发明涉及制造光栅结构，特别是具有高深宽比的结构的方法。另外本发明涉及降低多晶硅层粗糙度的方法。

背景技术

使用诸如光栅的波长选择器件的光学设备对于光纤通信领域是十分重要的。

术语光栅用来描述其操作涉及在来自单个源但具有不同相对相移的多个光学信号之间干涉的几乎任意器件。事实上，多年来已经使用光栅来将光分成其成分波长。在WDM系统中，使用光栅作为分离各个波长的多路分解器(dumultiplexers)或者作为组合它们的多路调制器(multiplexers)。许多其它应用是可能的。

光栅的光学性质，即由其衍射的光的量和衍射效率尤其取决于光栅自身的物理特性。作为可能的结构，光栅由在称作光栅平面的平面上间隔一定距离的多个狭缝形成。两个相邻狭缝之间的间距称作光栅的节距(pitch)，而狭缝的深度和其宽度(在光传播方向上)之间的比例称作深宽比。所有这些值根据集成光栅的器件要实现的目的来选择。

为了在给定的材料中实现光栅，已知例如通过光刻方法从掩模(如果需要)上将光栅图案转移到覆盖给定材料的抗蚀剂上。然后，除去曝光的抗蚀剂并且使用残留的抗蚀剂作为刻蚀掩模来保护在刻蚀阶段不被刻蚀的材料部分。

在不同性质的所有光栅中，那些具有高深宽比，即不小于10∶1的光栅由于其高的波长选择性在WDM或DWDM滤光器中是特别重要的。但是，为了制造这种光栅，特别是在狭缝宽度小于1μm的光栅的情况中，在上述概括的光栅制造方法中应该达到几种技术需求，例如高刻蚀速率、良好的剖面控制、高选择性，即在形成掩模层和要刻蚀层的两种材料之间高的刻蚀速率比、以及可接受的不均匀性。

关于获得高分辨率图案的需求，可以使用电子束曝光(EBL)，因为它能提供灵活性和最大分辨率，其通常大于由光刻提供的分辨率。另外，不需要相掩模。但是，公知会发生在电子束辐照下绝缘体表面的充电效应。如果电子束直接辐照沉积在电介质材料如SiO₂上方的抗蚀剂，它导致在后者材料中物理重构和电荷注入，从而在已经经历了刻蚀的材料中产生缺陷。作为实例，这种效应的表征可以在“Characterisation of electron beam induced modification of thermallygrown SiO₂”，Appl.Phys.Lett.67(11)，1995年9月，第1538-1540页中发现。

在CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A.名下的EP专利申请第0984328中描述了刻蚀二氧化硅玻璃衬底用来制造相掩模的方法，其中在二氧化硅玻璃衬底上沉积一层导电材料并且在这种导电材料上形成重现要制造的刻蚀图案的图案。设计在衬底上沉积导电层，优选钛来防止表面充电效应，特别是由EBL技术中使用的电子束引起的充电效应。

另外，由于上述充电效应，在EBL期间抗蚀剂暴露于更高有效量的辐照下，并因此光栅尺寸变得非常难以控制。

为了深刻蚀材料，应该使用在整个刻蚀过程期间能够保护下层材料的适当掩模。通常，深刻蚀工艺需要具有特殊特性的厚掩模。因此，由电子束图案化的抗蚀剂单层通常不适合作为深刻蚀下层材料的掩模，但是可以在要刻蚀的材料和抗蚀剂之间插入附加掩模层。接着进行两个刻蚀阶段，一个刻蚀掩模层并且第二个刻蚀所选材料并且形成光栅。

在二氧化硅上提供高选择性的可能的刻蚀掩模是金属掩模，但是这些掩模具有可能引入交叉污染的缺点。特别是当需要获得与仅容许极低量金属污染物的半导体器件制造工艺的兼容性时，希望避免金属掩模。因此，仔细选择掩模层材料对于获得所需的结果是非常重要的。

在Ibsen Phototonic名下的国际专利申请第WO 02/086560号中公开了使用光刻方法实现高深宽比光栅结构的可能方法。在该申请中，通过对准在两个不同衬底片上实现的光栅结构形成了高深宽比的光栅结构。替代地，可以在一个衬底上形成高深宽比的结构：在上面要实现光栅的适当材料上，设置掩模层(掩模层可以由金属、合金或者金属混合物；硅化物；硅；金刚石等制成)。然后，在该掩模层上方形成光致抗蚀剂层。为了形成光栅，使光致抗蚀剂层曝光、显影，然后刻蚀掩模层。然后，使用深反应性离子刻蚀(DRIE)技术，使用图案化的掩模层作为掩模来刻蚀衬底。

申请人已经观察到光刻允许只使用薄的抗蚀剂层来图案化亚微米结构，薄的抗蚀剂层不适合深刻蚀，其中为了在整个刻蚀工艺期间保护下层，通常需要几百nm的抗蚀剂层。另外，亚微米光刻所需的设备是非常昂贵的，超过电子束光刻所需的设备。

在Optical Communication第27届会议集(2001)，第6卷，第26-7页上发表的“Highly compact，low loss silica based 2DIOwavelength filter for WDM datacommunications networks”中描述了深刻蚀的光栅的形成方法。在上面沉积了金属刻蚀掩模的二氧化硅上二氧化硅(silica-on-silica)平板结构上实现深刻蚀的光栅。在一次光刻曝光中图案化掩模，然后使用利用CFC/氧气/惰性气体混合物的各向异性低能反应性离子刻蚀(RIE)方法，将光栅刻蚀成深度＞8μm的平板结构。

如上所述，金属掩模通常产生交叉污染效应。申请人已经注意到金属掩模的另一个可能的副作用是在工艺结束时在狭缝内部可能残留金属污染物，污染物可能改变光栅结构的光学性质。

在J.Vac.Sci.Technol.B 20(5)，第2085-2090页发表的“Inductively coupled plasma etching for arrayed waveguide gratingsfabrication in silica on silicon technology”中，公开了在硅上二氧化硅中制造阵列光栅的方法。沉积未掺杂的硅层用于下包层、磷掺杂的二氧化硅层用于芯和硼及磷掺杂的二氧化硅层用于上包层来形成波导。为光刻选择的掩模是通过旋涂沉积晶片上的光致抗蚀剂掩模。进行二氧化硅的等离子体刻蚀，特别是使用C₄F₈/O₂/He气体混合物的反应性离子刻蚀。所得深宽比大于3∶1，沟槽深度大于15μm并且它们的宽度在4至10μm的范围内。

在国际专利申请WO第2004/029681号和WO第2004/029682号中，公开了一种高深宽比的布拉格光栅。参照这些申请的图5，描述了具有500nm宽度狭缝的光栅结构。该光栅在波导上实现，多路调制器/多路分解器部分适于波分复用光通信。

在光刻工艺中，优选在抗蚀剂下方沉积的层尽可能地平，即具有低的表面粗糙度。实际上，上面形成抗蚀剂的层表面的高粗糙度通常引起图案分辨率降低，特别是当需要亚微米结构时。在这些情况中，允许误差是非常适度的，因此要图案化的层中存在的粗糙度的量变得关键。由于表面粗糙度，所需的图案不能投影到定义的平面上并且可能发生散射，从而限制了图案化抗蚀剂的精度。

在Taiwan Semiconductor Manufacturing Company名下的美国专利6503848中已经公开了一种降低多晶硅层表面粗糙度的方法。在硅衬底上沉积多晶硅层。为了在多晶硅层上形成平滑的上表面，使用化学气相沉积在多晶硅层上沉积一层聚合物。聚合物层的上表面必须处于多晶硅层所有最高点上面的临界距离处。然后，使用聚合物的刻蚀速率和多晶硅的刻蚀速率之间的比例大约1.0的刻蚀方法刻蚀聚合物层和多晶硅层。这就在多晶硅层上留下光滑的上表面。

在Robert Bosch GmbH名下的美国专利5937275中，使用了消除多晶硅层表面粗糙度的方法。在多晶硅层的表面上，施用光致抗蚀剂层。然后，实施等离子体刻蚀步骤，并且对于该等离子体刻蚀步骤，选择刻蚀参数，使得在相同的刻蚀速率下刻蚀多晶硅和光致抗蚀剂。另外，可以实施第二次刻蚀过程：在上述第一次刻蚀阶段后，再次由光致抗蚀剂层覆盖仍存在残余波动的多晶硅层。然后，跟着进行刻蚀步骤，选择刻蚀参数，使得在相同的刻蚀速率下刻蚀多晶硅和光致抗蚀剂。

申请人已经注意到这种方法由于所选气体混合物(SF₆和O₂)是极其反应性的，因而不适用于平滑薄的多晶硅层。

发明内容

申请人已经把注意力集中在由电子束曝光制造光栅结构上，所述结构具有小于1微米的宽度。

本发明涉及制造具有高深宽比，即不小于10∶1的光栅结构的方法。特别地，使用本发明方法实现的光栅存在深的(即深于大约5μm)且具有小宽度，即低于1μm的狭缝。

下文中，其中将要实现或者已经实现了光栅的层或多层统称为光栅层。作为一个实例，光栅层可以是波导层。

优选地，这些光栅在硅基材料如二氧化硅上实现，形成波导。波导通常包括不同材料层，其中在这方面，不同的材料还包括具有相同基体元素，但是它们是不同掺杂的材料，例如未掺杂的SiO₂和Ge掺杂的SiO₂。通常在适当的衬底上沉积或生长波导层。

为了实现所需分辨率，根据本发明的方法，使用电子束图案化。但是，由于要产生较大深度的狭缝(通常深于大约10μm)，所以电子束曝光中常用的抗蚀剂不适合在随后的刻蚀步骤中用作掩模。

因此，根据本发明的方法，在要图案化的层，即波导(或光栅？)层的上方沉积包含较厚多晶硅的掩模层。为了变成硬掩模，所述多晶硅层必须被图案化。因为多晶硅容易沉积并且图案化，而且它与半导体器件制造工艺兼容，所以已经选择多晶硅作为适当的掩模层，其中不相容的金属，如可适合作为硬掩模的那些金属对硅基材料的污染是不可取的。

为了图案化多晶硅层，对于刻蚀不小于8-10μm的光栅狭缝，由于多晶硅层自身较大的厚度，例如大约2μm或更大，抗蚀剂层作为用于电子束曝光的掩模是不适当的。为了在刻蚀过程期间保护不要刻蚀的多晶硅，抗蚀剂层的厚度需要较高，例如几百nm，尤其是在EBL期间在抗蚀剂中形成具有亚微米宽度的图案化狭缝的情况中，由于它们的深度抗蚀剂中图案化狭缝机械倒塌的危险是显著的。因此，根据本发明的方法，为了图案化多晶硅层，必须在第一多晶硅掩模层和抗蚀剂层之间插入多晶硅上选择性的附加硬掩模。为此，在多晶硅层上方沉积电介质层。电介质层优选包含二氧化硅。

接着，必须图案化所述电介质层。直接图案化沉积在电介质层上方的抗蚀剂引起电介质层自身的物理改变(缺陷)，并且如上所述妨碍了实现亚微米图案化的控制。通过在电介质层上面添加优选包含多晶硅的薄的附加掩模层的本发明方法可以避免这一点。

因此，所实现的层状结构被用于电子束曝光的标准抗蚀剂覆盖。

根据本发明的方法，图案化并且显影抗蚀剂。在多晶硅薄层的第一次刻蚀阶段使用抗蚀剂层的残留部分作为掩模。然后，为了通过第二次刻蚀阶段图案化下面的电介质层，使用图案化的薄多晶硅层作为硬掩模。

在此阶段，对于图案化厚多晶硅层的第三次刻蚀阶段使用图案化的电介质层作为硬掩模。

在已经在波导层上面实现了由多晶硅组成的厚的硬掩模后，使用第四次刻蚀步骤来刻蚀波导层并且在所述波导中实现所需的光栅结构。

优选地，为了从波导层表面上除去厚的原始多晶硅层的残留多晶硅部分，根据本发明方法进行附加步骤。

根据优选的实施方案，在电介质层的刻蚀阶段和厚多晶硅层的刻蚀阶段之间，实施残余抗蚀剂的去除步骤。

申请人已经注意到正确选择硬掩模、选择电子束光刻条件和所提议的刻蚀阶段顺序允许实现具有高深宽比，高于15∶1，优选20∶1或以上的量级并且狭缝深于3μm且具有小于1μm，优选小于0.75μm宽度的光栅结构。

申请人发现通过在沉积必须要由电子束图案化的抗蚀剂之前降低掩模层的表面粗糙度可以实现具有亚微米宽度的精确光栅结构。

根据本发明的另一个方面，为了获得图案化线条的高分辨率，实施在电介质层上面沉积的薄多晶硅层的平滑阶段。

根据所述平滑阶段，在薄多晶硅层上方沉积抗蚀剂前，在薄多晶硅层上面沉积光致抗蚀剂薄膜，光致抗蚀剂层的厚度低于薄多晶硅表面由于其粗糙度而引起的更高的“最高点”。例如，测量薄多晶硅层自身的粗糙度并且选择光致抗蚀剂层的厚度小于所述最大测量粗糙度。

然后，借助其中按照多晶硅的刻蚀速率高于光致抗蚀剂刻蚀速率的方式设置刻蚀参数的刻蚀工艺，刻蚀多晶硅层，或者更好是从光致抗蚀剂层出现的多晶硅的最高点。如此，光致抗蚀剂仍能保护下面薄的多晶硅层并且只除去最高点，避免了薄多晶硅层自身的过度刻蚀。

优选地，在上述刻蚀步骤后进行第二次刻蚀步骤。在该步骤中，刻蚀光致抗蚀剂并且因此降低其厚度，因此被光致抗蚀剂覆盖的多晶硅表面区域逐渐显现并且依次被刻蚀。

在所述第二次刻蚀阶段，实施多晶硅层的进一步平滑，刻蚀逐渐显现的多晶硅的最高点。

值得注意的是，在要形成光栅结构的层，例如波导层上方沉积厚多晶硅层(不小于大约2μm)的情况中，也会引起粗糙度降低的问题。但是，因为层的厚度允许使用除去较大量材料的平滑方法，所以可以通过标准的化学机械抛光(CMP)方法平滑这种厚多晶硅层。在薄多晶硅层，即不大于1μm的情况中，因为CMP方法会除去太大量的材料而损害薄层自身，所以它将是不合适的。

因此，在优选的实施方案中，在选择性地在多晶硅上沉积硬掩模之前通过CMP抛光厚的多晶硅层。

申请人已经发现薄的多晶硅层的最终粗糙度显著低于原来的层。

另外，本发明的粗糙度降低方法适于降低较薄的，即厚度不大于大约1μm的多晶硅层的粗糙度。

本发明的方法特别适合形成特别是适用于WDM光通信的集成光学器件中的光栅结构。另一个适当的应用是制备用于制造在硅基材料上形成的光子晶体的光栅结构。

附图说明

根据本发明的制造光栅结构，特别是具有高深宽比的结构的方法以及降低多晶硅层粗糙度的方法的其它特征和优点从下面参照附图给出的本发明的详细说明中将变得明显，附图中：

图1a-1g是说明根据本发明制备光栅结构的方法各阶段的示意剖视图；

图2是表示在根据本发明的方法中使用的多晶硅层初始粗糙度的测量结果图；

图3a-3d是说明为了制备根据本发明的光栅结构，降低初始粗糙度在图2中绘出的多晶硅层粗糙度的方法各阶段的示意剖视图；

图4是表示在根据本发明的方法中使用的多晶硅层初始和最终粗糙度之间的比较的图；

图5是在根据本发明降低其粗糙度的方法后多晶硅层的SEM剖面侧视图。

具体实施方式

首先参考图1a-1g，100表示层状结构，根据本发明的方法在其至少一层上形成光栅结构200。

应当理解，图1a-1g和3a-3d没有按比例绘制。

可以将光栅结构定义为在光学衬底布置，例如波导(或者纤维)中折射率的纵向变化。光栅结构的性能取决于多个参数，如光栅节距—两个相邻纵向变化之间的距离，例如称作狭缝的“垂直空腔”之间，狭缝的深度和宽度。

在本说明书的上下文中，“光栅结构”或者“最终光栅结构”指通过所述本发明方法制备的光栅。但是如此实现的光栅可以经历在本文件中未描述的其它附加改变。

可以在本发明上下文中称作“光栅层”的一层或多层中实现光栅。例如，这些光栅层最后导致最终的波导结构。

在衬底11，例如硅片上实现层状结构100，并且它包括光栅层12、第一掩模层13、电介质层14和第二掩模层15，它们垂直地一个层叠在另一个顶部上(即使物理取向可能是不同的，“垂直”表示与附图中各层垂直的方向)。

衬底11可以包括硅基材料，如Si、SiO₂、掺杂的SiO₂、SiON等。其它的常规衬底对于那些给出本发明的本领域一般技术人员是明显的。

在优选实施方案中作为波导层的、在上面将根据本发明的方法形成光栅结构200的光栅层12优选从半导体材料，如掺杂或未掺杂的硅基材料和用于波导的其它常规材料来制造。尽管我们只提及单波导层，但是应当理解这种波导层实际上可以包括更多层不同的或者相同的材料，例如层叠在彼此顶部上的下包层、夹芯层和上包层。举例来说，在本发明优选的实施方案中，波导层12包括由未掺杂的SiO₂层组成的下包层、由Ge掺杂的SiO₂层组成的夹芯层和由未掺杂的SiO₂组成的上包层。上包层可以可选地是掺杂的或者未掺杂的，例如在可以在未掺杂的二氧化硅玻璃上实现。应当理解如同那些本领域技术人员所公知，可以使用其它材料。例如，夹芯层可以由Si₃N₄组成。

通过常规的沉积技术在硅衬底11上沉积或者生长波导层12。该层的厚度为优选大约几十微米，更优选大约25-30μm。上包层和下包层优选每个为10μm的量级，而夹芯层具有几μm，例如4-5μm的厚度。在任何情况中，必须实现的光栅结构200(图1g)的狭缝深度可以低于波导层12的厚度。

由于狭缝较大的深度，例如大于10μm，所以需要选择足以抵抗用来形成光栅结构的刻蚀剂的覆盖波导层12的硬掩模，从而基本上不会刻蚀由该硬掩模覆盖的部分波导层12。该硬掩模的厚度取决于要形成的狭缝的深度(即狭缝越深，对刻蚀剂的暴露越长)、其对所用刻蚀剂的抗性和用于掩模层自身的技术。

根据本发明的方法，已经选择多晶硅掩模作为保护波导层12的适当的硬掩模。因此，沉积在波导层12上面并且要按照下文图案化的第一掩模层13包含多晶硅。术语“多晶硅”代表多晶的硅(也称作poly-Si)并且即使可以使用替代的沉积技术，也优选在低压化学气相沉积(LPCVD)反应器中沉积层13。因为该材料容易沉积和图案化并且具有与半导体器件制造工艺兼容的优点(这在降低成本方面是相关因素)，所以已经选择它作为硬掩模。

优选地，由CMP抛光第一掩模层13的上表面。

优选地，第一掩模层13的厚度不低于4μm，以避免在波导层12上实现光栅结构200的刻蚀工艺期间将该层完全刻蚀掉。但是，应当理解多晶硅层的厚度取决于光栅狭缝的深度和刻蚀工艺的选择性。典型地，对于刻蚀不小于8-10μm的光栅狭缝需要不小于2μm的多晶硅掩模层。

为了图案化第一掩模层13以形成用于波导层的上述硬掩模，优选使用附加硬掩模代替直接图案化层13。由于层13较大的厚度，在电子束光刻中用作掩模的典型抗蚀剂对于这种深刻蚀正常表现出低的机械抗性(mechanical resistance)。这种接着要图案化的另外的掩模层是电介质层14(参见图1a)并且它优选在诸如SiO₂的硅基材料上实现。但是，只要它对于在其中实现第一掩模层13的材料具有高的刻蚀选择性并且出于已经概述的原因它不是金属，可以使用任何不同于多晶硅的材料。可以使用等离子体增强的化学气相沉积(PECVD)或者低压CVD(LPCVD)沉积层13。

所述电介质层14的厚度优选介于100nm和大约1μm之间，该厚度取决于刻蚀选择性、下层的厚度和刻蚀工艺条件。

已知当电子束直接辐照在诸如电介质层14的电介质材料上方沉积的抗蚀剂时，它会导致在电介质层自身中形成缺陷。为了避免这种不便，例如使用LPCVD技术在电介质层14的上方沉积第二非电介质掩模层15。优选在作为第一掩模层的多晶硅中实现这种第二掩模层15并且其厚度是第一掩模层13的厚度的几分之一，大体上是电介质层14的厚度的量级。覆盖层状结构100的在图1a和1b中所示的上层是抗蚀剂层16，其包括常规的聚合物或抗蚀剂材料，如由Shipley制造的适于电子束光刻的聚甲基丙烯酸甲酯(PMMA)或者UV6^TM。使用诸如旋涂的适当技术在层状结构100上沉积抗蚀剂层。

根据本发明方法的一个阶段，为了获得所需的窄线条，通过具有小的束腰部(beam waist)的电子束(参见图1b)图案化抗蚀剂层16。电子束在写入过程期间将所需图案(光栅线条)转移到抗蚀剂16上。但是，同时也可以定义多个光栅图案。通常，在诸如CAD文件的一个文件中创造所需的图案并且使用适当的软件直接写到抗蚀剂上。具体地说，所需图案可以包括平行线，平行线之间中心到中心的间距是最终光栅结构200中所需节距的两倍。当在本优选实施方案中所述图案包括具有恒定间距的笔直平行线时，在其它实施方案中，所述图案可以包括其它结构的平行线，如同心圆线条、图案的不同部分具有不同的间距等等。例如，本发明的方法也适合例如切趾(apodized)光栅结构的实现。

由于第二掩模层15的非电介质性质，此时电子束图案化不会产生缺陷。

电子束改变了抗蚀剂层16的物理和/或化学特性，使得曝光和未曝光的部分对于随后的显影阶段以不同的方式响应。在正抗蚀剂的情况中，除去该层的曝光区域，而在负抗蚀剂的情况中保留曝光的区域。

因此，使用适当的显影剂显影抗蚀剂层16，分辨出图案。残留的抗蚀剂对于本发明方法的后一阶段用作刻蚀掩模16’。

根据本发明，在抗蚀剂层16显影后进行第一次刻蚀阶段，从而将在该层上实现的图案转移到第二掩模层15上。该刻蚀阶段和下面所述的所有刻蚀阶段优选为允许更好控制线条，特别是窄线条的宽度和深度以及允许如此深刻蚀的干刻蚀阶段。在第二掩模层15(现在用作硬掩模15’-图1c)的第一次刻蚀阶段后进行刻蚀电介质层14的第二次刻蚀阶段，从而获得作为下层硬掩模的图案化的电介质层14’。层状结构100这两个阶段后具有如图1d所示的结构。

然后除去已经是用来图案化第二掩模层15的第一掩模的残留抗蚀剂16’(图1d)。

然后，使用图案化的电介质层14’作为掩模刻蚀厚的第一掩模层14，获得厚的多晶硅硬掩模13’(图1e)。在此阶段期间，在优选的实施方案中，也除去第二掩模层15’的残留部分，变成按相同材料实现的电介质层14和波导层12。在图1e中，示意性地描述了在这些刻蚀阶段后的层状结构100。

然后，通过使用厚的多晶硅硬掩模13’图案化并且保护波导层12的刻蚀工艺，在波导层12上面实现最终光栅结构200。在此阶段期间，还除去图案化的电介质层14’。多晶硅硬掩模13’的厚度允许在整个刻蚀工艺期间保护波导层。

在这四个刻蚀阶段结束时，其中在波导层12上面已经获得光栅结构200，然后通过湿刻蚀阶段除去多晶硅硬掩模13’。

实施例1

如下实现层状结构100和抗蚀剂层16：

抗蚀剂层16：厚度280nm的Shipley UV6^TM。

第二掩模层15：多晶硅层，厚度：1μm，通过LPCVD沉积。

电介质层14：SiO₂层，厚度：0.4μm，通过PECVD沉积。

第一掩模层13：多晶硅层，厚度：4μm，通过LPCVD沉积。

波导层12：5μm厚未掺杂SiO₂的下包层、在所述下包层上形成的4μm厚的夹芯层和在所述夹芯层上形成的10μm厚的上包层。

衬底层11：硅片。

为了实现光栅结构200，已经采取本发明的下列步骤：

1.第一阶段需要通过高斯电子束图案化抗蚀剂层16和显影曝光的抗蚀剂；

2.第二阶段是通过使用感应耦合等离子体(ICP)源干刻蚀第一多晶硅层15的阶段。所用的气体混合物是Ar/SiCl₄/O₂。但是，也可以使用SF₆、O₂和CHF₃的混合物。

3.通过使用CHF₃/O₂/Ar气体混合物的反应离子刻蚀(RIE)进行电介质层14的干刻蚀。替代地，通过使用C₄F₈/O₂/He气体混合物的ICP源进行层14的刻蚀。

4.使用O₂等离子体除去残余抗蚀剂16’。

5.第五个阶段包括通过使用Ar/SiCl₄/O₂气体混合物的ICP等离子体源干刻蚀厚多晶硅层13的阶段。但是，例如也可以使用SF₆、O₂和CHF₃的混合物。

6.通过使用CHF₃/O₂/Ar气体混合物的反应性离子刻蚀(RIE)进行厚波导层12的干刻蚀。替代地，通过使用C₄F₈/O₂/He气体混合物的ICP源进行刻蚀。

7.通过氢氧化四甲铵(TMAH)溶液除去残余的多晶硅。

使用本发明方法实现的光栅结构200具有高的深宽比，优选不小于10∶1并且更优选不小于20∶1，特别是对于宽度小于500nm的狭缝，优选的深宽比不小于20∶1。另外，形成光栅结构的狭缝的深度优选在10μm以上并且更优选在15μm以上。并且，狭缝的宽度小于0.75μm，优选不大于0.5μm。根据本发明的方法还允许形成狭缝宽度低于300nm，例如在150-300nm范围内的深沟槽。光栅节距优选大于1μm。

根据本发明的另一个方面，优选在其顶部上沉积抗蚀剂层16之前平滑第二掩模层15的上表面。当通过LPCVD沉积多晶硅层15时，其上表面的粗糙度典型地是较高的，大约100nm，因此为了在图案化工艺中获得更高的精度降低粗糙度是值得的。

为此，本发明的方法提供了在抗蚀剂16的沉积前，降低第二掩模层15粗糙度的步骤。

所述粗糙度降低步骤包括在下文中概述并且在图3a-3d中示意性描述了的多个子步骤。作为第一个子步骤，根据本发明，评价多晶硅层15顶部自由表面的初始粗糙度。为了实施所述操作，已经使用KLA-Tencor P10表面轮廓分析仪。该仪器用针沿笔直的路径扫描第二掩模层15的上表面，并且检测表面轮廓，在短的扫描距离上分辨率达到0.5(0.05nm)。

从这些数据中，仪器软件获得表面平均中线面，并且计算距该平面的表面点的作为标准偏差的粗糙度(RMS＝均方根或者R_q；根据ANSI/ASME标准，RMS粗糙度定义为：

$R_q={(\frac{1}{L}\·\underset{0}{\overset{L}{\∫}}{y}^2\mathrm{dx})}^{\frac{1}{2}})$

(在申请人进行的分析中，已经在两维上分析了3D层表面形态图。因此，代替表面中线面，已经将2D中线看作层状结构100特定区域中的中线面的剖面)。作为实例，常规上设置平均表面水平为0，可以测量从这个平均值偏差甚至几千埃的“峰”和“谷”。在图2的图中，代表了上面在实施例1中概述的层状结构100第二掩模层15上表面测量的初始粗糙度。

在测量了初始粗糙度后，本发明方法的一个子步骤包括例如通过旋涂在层状结构100上沉积光致抗蚀剂(PR)层17。通过旋涂机进行沉积，该仪器通过旋转真空台水平保持层状结构100并且滴下一定量的液体PR，同时在适当速度下旋转结构100，从而得到所需的PR厚度。

PR层17的厚度值低并且可以通过使用低粘度的PR溶液并且在高速下旋转来获得所述厚度。进行这样的选择是使PR层17表面平坦并且不会覆盖第二掩模层15表面上的最高峰(参见图3a，其中已经在第二掩模层15的上表面上沉积了PR层17。为了清晰起见，放大了图3a-3d中所示的峰的尺寸)。因此，PR层厚度的上限值是掩模层15的粗糙度。可以选择PR层的厚度为已经计算出的RMS粗糙度量级。此后，烘焙PR层17，使之巩固并且增加其耐刻蚀性。

根据本发明的方法，下一个子阶段是新的层状结构(它是旧的层状结构100加上PR层17的组合)的刻蚀阶段。将新结构送入刻蚀工艺室(未显示)中，在那里在其上面实施干刻蚀工艺。此时，由机械夹具将所述结构保持在温度可以通过冷却系统控制并设定的金属压板上。在刻蚀剂中的所有阶段中，将压板的温度设置成保留PR层性质的较低温度。

为了理解多晶硅的粗糙度降低了多少，引入“较大”和“较小”粗糙度的概念是有用的：“较大”代表那些对粗糙度的贡献高于RMS的多晶硅表面上的峰和谷，而“较小”代表那些贡献小于RMS的情况。

所述粗糙度降低方法优选包括两个附加子步骤，它们在刻蚀室中顺序进行：

1)平滑多晶硅上表面的第二掩模层15的第一次回刻(etchback)步骤，降低其粗糙度；

2)降低PR层17厚度同时刻蚀第二掩模层的第二次“薄化”步骤。

如图3a所示，薄PR层17的上表面比下面的多晶硅层15的上表面平滑得多，因此它不会覆盖引起对较大粗糙度有关的掩模层15的那些峰。

在第一次刻蚀步骤1)期间，选择刻蚀速率，使得刻蚀未被PR层17覆盖的多晶硅材料的峰，而以小得多的刻蚀速率(ER)刻蚀PR层。由于这种刻蚀速率的差异，PR层17保护了下面的多晶硅层15，而完全消除了多晶硅的最高峰，降低了对粗糙度的较大贡献。结果是平均粗糙度降低，如图3b所示。

为了更好地理解通过刻蚀降低粗糙度的机理并且检查在该步骤期间已经刻蚀的多晶硅的量，在该第一个步骤后，可以测量多晶硅层表面粗糙度来评价其值并且与初始值比较。

优选地，在上述第一个步骤后，实施第二次刻蚀步骤2)—，其中PR层和多晶硅层的刻蚀速率变得远低于步骤1)中。当第二次刻蚀在第一个步骤1)期间已经部分刻蚀的PR层17并且其厚度降低时，先前被其覆盖的多晶硅层表面15的区域逐渐从凹陷的PR层上表面中显现，并且同样被刻蚀(图3c)。当达到几乎完全刻蚀了PR层17的情况时结束这个步骤；然后不能再实现多晶硅层粗糙度的降低。

通过标准的干和/或湿去除工艺除去PR层17的残留物(参见图3d)。

为了证实第二掩模层15粗糙度的降低，根据上述用于初始粗糙度测量的方法进行粗糙度的测量。作为实例，在图4中绘出掩模层15的初始粗糙度和本发明粗糙度降低方法后的残留粗糙度的测量结果：比较由表面轮廓分析仪测量的初始和最终表面测量结果(分别是细实线对粗实线)。可以看出仍有残余粗糙度，但是它远低于原始值。

尽管在步骤2)期间的粗糙度降低不是非常高，但是因为该步骤允许更好地控制光致抗蚀剂和多晶硅的刻蚀速率，保留了适当的多晶硅层最终厚度，所以优选还是实施所述第二次刻蚀步骤。

图5显示了粗糙度降低工艺后层状结构100的SEM剖面图。

实施例2

实施例1的层状结构100的第二掩模层15的表面具有等于744(74.4nm)的初始粗糙度R_q。

由旋涂沉积的光致抗蚀剂层具有280nm的厚度并且由可商购的Shipley UV6^TM制成。

如此，在130℃下将PR层17烘焙1分钟。

使用具有[20sccm SiCl₄/40sccm Ar]气体混合物的感应耦合的等离子体源，在10毫托的室压，300W偏压功率和260W ICP功率下，实施第一次刻蚀步骤3分钟。在所述第一次刻蚀步骤期间各个计算的刻蚀速率为：ER_poly＝85nm/min；ER_PR＝40nm/min。

在步骤1)后获得的粗糙度值为R_q＝112(11.2nm)。该值表明已经剧烈降低了粗糙度。申请人已经注意到已经刻蚀了大约240nm的多晶硅并且在所述过程中已经除去了120nm的PR。

在第二次刻蚀步骤中，根据如下配方案向SiCl₄/Ar等离子体中添加O₂：[20sccm SiCl₄/40sccm Ar/2.5sccm O₂]，在50毫托的室压，300W偏压功率并且无ICP功率下。通过设置ICP功率为0W，PR和多晶硅刻蚀速率变得远小于步骤1)中。实际上，它们的值为：ER_PR＝15nm/min；ERpoly＝30nm/min。掩模层15表面粗糙度的最终值是：R_q＝92.6(9.2nm)。

Claims (34)

1.一种实现光栅结构(200)的方法，其包括下面的步骤：

-提供层状结构(100)，其包括衬底(11)、光栅层(12)、包含多晶硅的第一掩模层(13)、电介质层(14)和第二掩模层(15)；

-在所述第二掩模层(15)上沉积抗蚀剂层(16)；

-按照所选图案将抗蚀剂层(16)暴露于电子束下；

-按照所述图案显影抗蚀剂层(16)；

-使用显影的抗蚀剂层作为掩模刻蚀所述第二掩模层(15)以形成图案化的第二掩模层(15’)；

-使用所述图案化的第二掩模层(15’)作为硬掩模刻蚀所述电介质层(14)以形成图案化的电介质层(14’)；

-使用所述图案化的电介质层(14’)作为硬掩模刻蚀所述第一掩模层(13)以形成图案化的第一掩模层(13’)；

-使用所述图案化的第一掩模层(13’)作为硬掩模刻蚀所述光栅层(12)以形成光栅结构(200)。

2.根据权利要求1的方法，其中所述第二掩模层(15)包含多晶硅。

3.根据权利要求1或2的方法，包括在刻蚀所述第一掩模层(13)之前除去所述抗蚀剂层(16)的残留部分的步骤。

4.根据前述权利要求任何一项的方法，包括在所述光栅层(12)的刻蚀后除去所述图案化的第一掩模层(13’)的残留部分的步骤。

5.根据前述权利要求任何一项的方法，其中所述光栅层(12)包括硅基材料。

6.根据前述权利要求任何一项的方法，其中所述电介质层(14)包括二氧化硅。

7.根据前述权利要求任何一项的方法，其中所述光栅层(12)是波导层。

8.根据权利要求7的方法，其中所述波导层(12)包括二氧化硅。

9.根据权利要求7或8的方法，其中所述波导层(12)包括下包层、夹芯层和上包层。

10.根据前述权利要求任何一项的方法，其中所述光栅结构(200)包括多条狭缝，所述狭缝具有至少10μm的深度。

11.根据前述权利要求任何一项的方法，其中所述光栅结构(200)具有不小于10∶1的深宽比。

12.根据权利要求11的方法，其中所述光栅结构(200)具有不小于20∶1的深宽比。

13.根据前述权利要求任何一项的方法，其中所述光栅结构(200)包括多条狭缝，所述狭缝具有不大于0.75μm的宽度。

14.根据前述权利要求任何一项的方法，其中所述第一掩模层(13)的厚度介于2μm和5μm之间。

15.根据前述权利要求任何一项的方法，其中所述电介质层(14)的厚度介于100nm和1μm之间。

16.根据前述权利要求任何一项的方法，其中所述第二掩模层(15)的厚度介于100nm和1μm之间。

17.根据前述权利要求任何一项的方法，包括在沉积所述抗蚀剂层(16)之前降低所述第二掩模层(15)粗糙度的步骤。

18.根据权利要求17的方法，其中所述降低所述第二掩模层(15)粗糙度的步骤包括以下子步骤：

-在所述第二掩模层(15)上沉积光致抗蚀剂层(17)，使得所述第二掩模层的上表面部分地被所述光致抗蚀剂层(17)覆盖；

-刻蚀未被所述光致抗蚀剂层(17)覆盖的所述第二掩模层(15)的部分。

19.根据权利要求18的方法，其中在刻蚀所述第二掩模层(15)部分的子步骤中，所述第二掩模层(15)的刻蚀速率高于所述光致抗蚀剂层(17)的刻蚀速率。

20.根据权利要求18或19的方法，包括在刻蚀未被光致抗蚀剂层(17)覆盖的所述第二掩模层(15)的部分的子步骤后，刻蚀所述光致抗蚀剂层(17)和从光致抗蚀剂层(17)中逐渐显现出的所述第二掩模层(15)部分的子步骤。

21.根据权利要求20的方法，其中在所述刻蚀所述光致抗蚀剂层(17)和从光致抗蚀剂层(17)中逐渐显现出的所述第二掩模层(15)部分的子步骤中，所述第二掩模层的刻蚀速率高于所述光致抗蚀剂层的刻蚀速率。

22.根据权利要求18-21的方法，包括除去所述光致抗蚀剂层(17)残余物的步骤。

23.包含根据权利要求1-22一项或多项实现的光栅结构(200)的光波长选择滤光器。

24.一种层状结构(100)，其包括：

-衬底(11)；

-位于所述衬底(11)上面的光栅层(12)；

-第一掩模层(13)，包括位于所述光栅层(12)上面的多晶硅，所述第一掩模层(13)的厚度介于2μm和5μm之间；

-位于所述第一掩模层(13)上面的电介质层(14)，所述电介质层(14)的厚度介于100nm和1μm之间；以及

-位于所述电介质层(14)上面的第二掩模层(15)，所述第二掩模层(15)的厚度介于100nm和1μm之间。

25.根据权利要求24的层状结构(100)，其中所述第二掩模层(15)包括多晶硅。

26.根据权利要求24或25的层状结构(100)，包括位于所述第二掩模层(15)顶部上的抗蚀剂层(16)。

27.根据权利要求24-26中一项或多项的层状结构(100)，其中所述第二掩模层(15)的厚度优选地不大于500nm。

28.根据权利要求24-27中一项或多项的层状结构(100)，将其配置成可以在其至少一层上面形成光栅结构(200)。

29.根据权利要求24-28中一项或多项的层状结构(100)，其中所述光栅层(12)是波导层。

30.根据权利要求28或29的层状结构(100)，其中所述光栅结构(200)具有高的深宽比。

31.降低多晶硅层(15)的表面粗糙度的方法，其包括如下步骤：

-在多晶硅层(15)上方沉积光致抗蚀剂层(17)，使得所述多晶硅层(15)的上表面部分地被所述光致抗蚀剂层(17)覆盖；

-刻蚀未由所述光致抗蚀剂层(17)覆盖的所述多晶硅层(15)的部分，所述多晶硅层(15)的刻蚀速率高于所述光致抗蚀剂层(17)的刻蚀速率。

32.根据权利要求31的方法，其中所述多晶硅的刻蚀速率是光致抗蚀剂刻蚀速率的两倍或以上。

33.根据权利要求31或32的方法，包括在刻蚀未被光致抗蚀剂层(17)覆盖的所述多晶硅层(15)的部分后，刻蚀所述光致抗蚀剂层(17)和从光致抗蚀剂层(17)中逐渐显现出的所述多晶硅层(15)部分的步骤。

34.根据权利要求33的方法，其中所述多晶硅层(15)的刻蚀速率高于所述光致抗蚀剂层(17)的刻蚀速率。

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