KR20210133358A - 데이터 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 - Google Patents

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KR20210133358A
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Abstract

데이터 구동부는 디지털 아날로그 컨버터, 버퍼 및 버퍼 제어부를 포함한다. 상기 디지털 아날로그 컨버터는 디지털의 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환한다. 상기 버퍼는 상기 데이터 전압을 버퍼링하여 출력한다. 상기 버퍼 제어부는 상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정한다.

Description

데이터 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법 {DATA DRIVER, DISPLAY APPARATUS INCLUDING THE SAME AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}
본 발명은 데이터 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 보다 상세하게는 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하는 데이터 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 입력 영상을 기초로 영상을 표시하고, 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부, 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부 및 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 구동 제어부를 포함한다.
상기 데이터 구동부는 버퍼를 포함한다. 상기 버퍼는 데이터 전압을 주어진 시간(예컨대, 1H 시간) 내에 픽셀 회로로 전달하는 역할을 한다. 상기 표시 패널의 해상도가 높아지면서 상기 1H 시간이 짧아지게 되고, 상기 짧아진 1H 시간 내에 상기 데이터 전압을 전달하기 위해 상기 버퍼의 바이어스 전류가 증가하는 문제가 있다. 상기 버퍼의 바이어스 전류가 증가하면 표시 장치의 소비 전력이 증가하는 문제가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 상세하게는 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하여 표시 장치의 소비 전력을 감소시킬 수 있는 데이터 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 구동부를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 이용하는 표시 패널의 구동 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 데이터 구동부는 디지털 아날로그 컨버터, 버퍼 및 버퍼 제어부를 포함한다. 상기 디지털 아날로그 컨버터는 디지털의 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환한다. 상기 버퍼는 상기 데이터 전압을 버퍼링하여 출력한다. 상기 버퍼 제어부는 상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정한다.
본 발명의 일 실시예에 있어서, 상기 버퍼 제어부는 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이를 계산하는 서브트랙터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼 제어부는 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼는 제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원, 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원 및 상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼는 제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원, 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원 및 상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼는 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류와 상이한 제3 바이어스 전류를 갖는 제3 전류원 및 상기 제3 전류원과 상기 제1 노드 사이에 연결되는 제2 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼는 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제3 바이어스 전류를 갖는 제3-2 전류원 및 상기 제2 노드와 상기 제3-2 전류원 사이에 연결되는 제2-2 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼는 입력 전압을 수신하는 차동 입력부, 상기 차동 입력부에 바이어스 전류를 제공하는 전원부, 상기 입력 전압을 증폭하는 증폭부 및 상기 증폭된 입력 전압을 출력 전압으로 출력하는 출력부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 차동 입력부는 제1 입력 단자에 연결되는 제1 P형 트랜지스터, 상기 제1 입력 단자에 연결되는 제1 N형 트랜지스터, 제2 입력 단자에 연결되고 상기 제1 P형 트랜지스터에 연결되는 제2 P형 트랜지스터 및 상기 제2 입력 단자에 연결되고 상기 제1 N형 트랜지스터에 연결되는 제2 N형 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원부는 제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원, 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원, 상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치, 제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원, 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원 및 상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 포함할 수 있다. 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터는 상기 제1 노드에서 연결될 수 있다. 상기 제1 N형 트랜지스터 및 상기 제2 N형 트랜지스터는 상기 제2 노드에서 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 증폭부는 제1 전압을 입력받는 제7 P형 트랜지스터 및 제8 P형 트랜지스터, 제2 전압을 입력받는 제7 N형 트랜지스터 및 제8 N형 트랜지스터, 상기 제1 전원 전압 단자와 상기 제7 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제3 P형 트랜지스터 및 제5 P형 트랜지스터, 상기 제1 전원 전압 단자와 상기 제8 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제4 P형 트랜지스터 및 제6 P형 트랜지스터, 상기 제7 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제3 N형 트랜지스터 및 제5 N형 트랜지스터 및 상기 제8 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제4 N형 트랜지스터 및 제6 N형 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 출력부는 상기 제1 전원 전압 단자와 출력 단자 사이에 연결되는 제9 P형 트랜지스터, 상기 출력 단자와 상기 제2 전원 전압 단자 사이에 연결되는 제9 N형 트랜지스터, 상기 제4 P형 트랜지스터 및 상기 제6 P형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제1 캐패시터 및 상기 제4 N형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제2 캐패시터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 현재 라인 데이터를 입력 받고 1 라인 시간동안 지연시켜 상기 이전 라인 데이터를 생성하고, 상기 이전 라인 데이터를 상기 버퍼 제어부로 출력하는 메모리를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리는 플립플롭일 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 라인 데이터는 N 비트를 가질 수 있다. 상기 버퍼 제어부는 상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트를 비교할 수 있다. N은 자연수일 수 있다. M은 N보다 작은 자연수일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 구동 제어부, 데이터 구동부 및 버퍼 제어부를 포함한다. 상기 표시 패널은 입력 영상 데이터를 기초로 영상을 표시한다. 상기 구동 제어부는 상기 입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성한다. 상기 데이터 구동부는 상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 데이터 전압을 버퍼링하여 상기 표시 패널에 출력하는 버퍼를 포함한다. 상기 버퍼 제어부는 상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정한다.
본 발명의 일 실시예에 있어서, 상기 버퍼 제어부는 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정할 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼 제어부는 상기 데이터 구동부 내에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 버퍼 제어부는 상기 구동 제어부 내에 배치될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성하는 단계, 상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 버퍼의 바이어스 전류를 결정하는 단계, 상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 단계 및 상기 바이어스 전류로 상기 데이터 전압을 버퍼링하여 표시 패널에 출력하는 단계를 포함한다.
이와 같은 데이터 구동부, 상기 데이터 구동부를 포함하는 표시 장치 및 상기 표시 장치를 이용한 표시 패널의 구동 방법에 따르면, 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하여 상기 버퍼의 소비 전력을 감소시키면서 높은 슬루율을 나타낼 수 있다. 따라서, 상기 표시 장치의 소비 전력이 감소하는 동시에 상기 표시 패널의 표시 품질을 높게 유지할 수 있다.
또한, 상기 버퍼의 파라미터를 조절하기 위한 버퍼 제어 회로는 디지털 아날로그 컨버터의 이전 단에 배치되어, 저전압(low voltage)으로 동작하는 디지털 회로로 구현할 수 있다. 따라서, 상기 버퍼 제어 회로로 인한 상기 데이터 구동부의 면적 증가를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 3은 도 1의 데이터 구동부의 디지털 아날로그 컨버터, 메모리, 버퍼 제어부 및 버퍼를 나타내는 개념도이다.
도 4는 도 1의 데이터 구동부의 디지털 아날로그 컨버터, 플립플롭, 서브트랙터 및 버퍼를 나타내는 개념도이다.
도 5는 도 2의 버퍼를 나타내는 회로도이다.
도 6은 이전 라인 데이터 및 현재 라인 데이터의 차이가 작을 때, 도 2의 버퍼가 출력하는 데이터 전압의 파형을 나타내는 개념도이다.
도 7은 이전 라인 데이터 및 현재 라인 데이터의 차이가 클 때, 도 2의 버퍼가 출력하는 데이터 전압의 파형을 나타내는 개념도이다.
도 8은 이전 라인 데이터 및 현재 라인 데이터의 차이에 따른 도 2의 버퍼의 바이어스 전류를 나타내는 표이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 버퍼를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 데이터 구동부의 디지털 아날로그 컨버터 및 버퍼 및 구동 제어부의 메모리 및 버퍼 제어부를 나타내는 개념도이다
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
예를 들어, 상기 구동 제어부(200) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 예를 들어, 상기 구동 제어부(200), 상기 감마 기준 전압 생성부(400) 및 상기 데이터 구동부(500)는 일체로 형성될 수 있다. 적어도 상기 구동 제어부(200) 및 상기 데이터 구동부(500)가 일체로 형성된 구동 모듈을 타이밍 컨트롤러 임베디드 데이터 구동부(Timing Controller Embedded Data Driver, TED)로 명명할 수 있다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
상기 구동 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 예를 들어, 상기 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 백색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 구동 제어부(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 구동 제어부(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 구동 제어부(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 구동 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 출력한다. 예를 들어, 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력할 수 있다. 예를 들어, 상기 게이트 구동부(300)는 상기 표시 패널의 상기 주변부 상에 실장될 수 있다. 예를 들어, 상기 게이트 구동부(300)는 상기 표시 패널의 상기 주변부 상에 집적될 수 있다.
상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 구동 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 구동 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
상기 데이터 구동부(500)에 대해서는 도 2 내지 도 8을 참조하여 상세히 후술한다.
도 2는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 상기 데이터 구동부(500)는 쉬프트 레지스터(520), 래치(540), 디지털 아날로그 컨버터(560) 및 복수의 버퍼들(B1 내지 BX)을 포함할 수 있다.
상기 쉬프트 레지스터(520)는 상기 데이터 신호(DATA)를 순차적으로 이동시켜준다.
상기 래치(540)는 상기 데이터 신호(DATA)를 입력 받아 일시적으로 저장한다.
상기 디지털 아날로그 컨버터(560)는 상기 감마 기준 전압(VGREF)을 기초로 디지털의 상기 데이터 신호(DATA)를 아날로그의 데이터 전압으로 변환한다. 상기 디지털 아날로그 컨버터(560)는 상기 데이터 신호(DATA)의 레벨을 증가시키기 위한 레벨 쉬프터를 포함할 수 있다.
상기 버퍼(B1 내지 BX)는 상기 데이터 전압을 버퍼링하여 상기 표시 패널(100)의 데이터 라인(DL)에 출력한다. 상기 버퍼들(B1 내지 BX)은 상기 데이터 라인들(DL)과 일대일로 연결될 수 있다. 상기 버퍼(B1 내지 BX)의 개수는 상기 데이터 라인의 개수와 일치할 수 있다.
도 3은 도 1의 데이터 구동부(500)의 디지털 아날로그 컨버터(N-BIT DAC1), 메모리(MEM), 버퍼 제어부(580) 및 버퍼(B1)를 나타내는 개념도이다.
도 1 내지 도 3을 참조하면, 상기 데이터 구동부(500)는 디지털의 데이터 신호(예컨대, N-BIT DATA)를 입력 받아 아날로그의 데이터 전압(VD)으로 변환하는 디지털 아날로그 컨버터(N-BIT DAC1), 상기 데이터 전압(VD)을 버퍼링하여 출력하는 버퍼(B1) 및 상기 데이터 신호(예컨대, N-BIT DATA)의 이전 라인 데이터 및 상기 데이터 신호(예컨대, N-BIT DATA)의 현재 라인 데이터를 기초로 상기 버퍼(B1)의 파라미터(PAR)를 결정하는 버퍼 제어부(580)를 포함할 수 있다.
상기 버퍼 제어부(580)는 상기 버퍼(B1)의 파라미터(PAR)를 결정하여 상기 버퍼(B1)에 출력할 수 있다. 상기 버퍼 제어부 회로(580)는 각 버퍼마다 구비될 수 있다. 따라서, 상기 버퍼 제어부 회로(580)의 개수는 상기 버퍼(B1 내지 BX)의 개수와 일치할 수 있다.
상기 데이터 구동부(500)는 상기 현재 라인 데이터(PRESENT DATA)를 입력 받고 1 라인 시간동안 지연시켜 상기 이전 라인 데이터(PREVIOUS DATA)를 생성하고, 상기 이전 라인 데이터(PREVIOUS DATA)를 상기 버퍼 제어부(580)로 출력하는 메모리(MEM)를 더 포함할 수 있다.
예를 들어, 상기 현재 라인 데이터는 N 비트를 가질 수 있다. 예를 들어, 상기 버퍼 제어부(580)는 상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트를 비교할 수 있다. 이때, 상기 메모리(MEM)도 상기 현재 라인 데이터의 상위 M 비트의 데이터만을 입력 받아 상기 이전 라인 데이터의 상위 M 비트의 데이터만을 출력할 수 있다. 여기서, N은 자연수일 수 있다. M은 N보다 작은 자연수일 수 있다.
상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트만을 비교하면, 상기 현재 라인 데이터와 상기 이전 라인 데이터의 차이를 적은 로드로 판단할 수 있다. 상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트만을 비교하면, 상기 메모리(MEM)의 사이즈도 감소할 수 있고, 상기 버퍼 제어부(580)의 동작을 위한 소비 전력도 감소시킬 수 있다.
이와는 달리, 상기 버퍼 제어부(580)는 상기 현재 라인 데이터의 N 비트와 상기 이전 라인 데이터의 N 비트를 비교할 수도 있다. 상기 메모리(MEM)의 사이즈와 상기 버퍼 제어부(580) 동작에 따른 로드나 소비 전력의 이슈가 없다면, 상기 버퍼 제어부(580)는 상기 현재 라인 데이터의 N 비트와 상기 이전 라인 데이터의 N 비트를 비교하여 더욱 정교하게 상기 버퍼(B1)의 파라미터를 제어할 수 있다.
도 4는 도 1의 데이터 구동부(500)의 디지털 아날로그 컨버터(N-BIT DAC1), 플립플롭(FF), 서브트랙터(580) 및 버퍼(B1)를 나타내는 개념도이다. 도 4는 도 3의 구성 요소들의 구체적인 일례를 나타내는 회로일 수 있다.
도 1 내지 도 4를 참조하면, 상기 버퍼 제어부(580)는 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이를 계산하는 서브트랙터(580)일 수 있다. 예를 들어, 상기 서브트랙터(580)는 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이의 절대값을 계산할 수 있다. 상기 서브트랙터(580)는 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이의 절대값을 기초로 상기 버퍼(B1)의 바이어스 전류(IB)를 결정할 수 있다.
상기 버퍼(B1)는 상기 이전 라인 데이터 및 상기 현재 라인 데이터에 따라 가변하는 바이어스 전류(IB)를 가질 수 있다. 예를 들어, 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이의 절대값이 크면 상기 현재 라인 데이터에 대응하는 상기 버퍼(B1)의 바이어스 전류(IB)를 증가시킬 수 있다. 반대로, 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이의 절대값이 작으면 상기 현재 라인 데이터에 대응하는 상기 버퍼(B1)의 바이어스 전류(IB)를 감소시킬 수 있다.
예를 들어, 상기 메모리(MEM)는 플립플롭(FF)일 수 있다. 상기 플립플롭(FF)의 사이즈는 상기 현재 라인 데이터의 상기 상위 M 비트에 대응할 수 있다.
도 5는 도 2의 버퍼(B1)를 나타내는 회로도이다.
도 1 내지 도 5를 참조하면, 상기 버퍼(예컨대, B1)는 차동 입력부(20), 전원부(40A, 40B), 증폭부(60) 및 출력부(80)를 포함할 수 있다.
상기 차동 입력부(20)는 입력 전압(VIN(+), VIN(-))을 수신할 수 있다. 상기 입력 전압(VIN(+), VIN(-))은 차동 전압의 형식을 가질 수 있다.
상기 전원부(40A, 40B)는 상기 차동 입력부(20)에 바이어스 전류(IB)를 제공할 수 있다.
상기 증폭부(60)는 상기 차동 입력부(20)로부터 상기 입력 전압(VIN(+), VIN(-))을 전달 받아 상기 입력 전압을 증폭시킬 수 있다.
상기 출력부(80)는 상기 증폭된 입력 전압을 출력 전압(VOUT)으로 출력할 수 있다.
상기 차동 입력부(20)는 제1 차동 입력 전압(VIN(+))이 입력되는 제1 입력 단자에 연결되는 제1 P형 트랜지스터(P1), 상기 제1 입력 단자에 연결되는 제1 N형 트랜지스터(N1), 제2 차동 입력 전압(VIN(-))이 제2 입력 단자에 연결되고 상기 제1 P형 트랜지스터(P1)에 연결되는 제2 P형 트랜지스터(P2) 및 상기 제2 입력 단자에 연결되고 상기 제1 N형 트랜지스터(N1)에 연결되는 제2 N형 트랜지스터(N2)를 포함할 수 있다.
상기 전원부(40A, 40B)는 제1 전원 전압(VDD)이 인가되는 제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원(IB11), 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원(IB21) 및 상기 제2 전류원(IB21)과 상기 제1 노드 사이에 연결되는 제1 스위치(SW11)를 포함할 수 있다.
예를 들어, 상기 제1 전류원(IB11)의 제1 바이어스 전류는 IB1로 표시할 수 있고, 상기 제2 전류원(IB21)의 제2 바이어스 전류는 IB2로 표시할 수 있다. 예를 들어, 상기 제1 바이어스 전류(IB1)는 상기 제2 바이어스 전류(IB2)보다 클 수 있다.
상기 제1 스위치(SW11)는 상기 버퍼 제어부(580)의 제1 스위칭 제어 신호(CTRL1)에 의해 턴 온 및 턴 오프될 수 있다. 상기 제1 스위치(SW11)가 턴 오프되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류(IB1)가 된다. 상기 제1 스위치(SW11)가 턴 온되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류의 합(IB1+IB2)이 된다.
상기 전원부(40A, 40B)는 제2 노드와 제2 전원 전압(VSS)이 인가되는 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류(IB1)를 갖는 제1-2 전류원(IB12), 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류(IB2)를 갖는 제2-2 전류원(IB22) 및 상기 제2 노드와 상기 제2-2 전류원(IB22) 사이에 연결되는 제1-2 스위치(SW12)를 더 포함할 수 있다.
상기 제1-2 스위치(SW12)는 상기 제1 스위치(SW11)와 같은 상기 제1 스위칭 제어 신호(CTRL1)에 의해 제어될 수 있다.
이상적으로는 상기 제1 전류원(IB11) 및 상기 제1-2 전류원(IB12)의 전류(IB1)는 같으나, 실제로는 상기 제1 전류원(IB11) 및 상기 제1-2 전류원(IB12)의 전류가 미세한 차이를 가질 수 있다.
이상적으로는 상기 제2 전류원(IB21) 및 상기 제2-2 전류원(IB22)의 전류(IB2)는 같으나, 실제로는 상기 제2 전류원(IB21) 및 상기 제2-2 전류원(IB22)의 전류가 미세한 차이를 가질 수 있다.
본 실시예에서, 상기 전원부(40A, 40B)는 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류(IB1) 및 상기 제2 바이어스 전류(IB2)와 상이한 제3 바이어스 전류(IB3)를 갖는 제3 전류원(IB31) 및 상기 제3 전류원(IB31)과 상기 제1 노드 사이에 연결되는 제2 스위치(SW21)를 더 포함할 수 있다.
예를 들어, 상기 제3 바이어스 전류(IB3)는 상기 제1 바이어스 전류(IB1) 및 상기 제2 바이어스 전류(IB2)보다 작을 수 있다.
상기 제2 스위치(SW21)는 상기 버퍼 제어부(580)의 제2 스위칭 제어 신호(CTRL2)에 의해 턴 온 및 턴 오프될 수 있다. 상기 제2 스위치(SW21)가 턴 오프되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류(IB1)가 된다. 상기 제2 스위치(SW21)가 턴 온되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류 및 상기 제3 바이어스 전류의 합(IB1+IB3)이 된다.
상기 제1 스위치(SW11) 및 상기 제2 스위치(SW21)가 모두 턴 온되면, 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류, 상기 제2 바이어스 전류 및 상기 제3 바이어스 전류의 합(IB1+IB2+IB3)이 된다.
본 실시예에서, 상기 버퍼는 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제3 바이어스 전류를 갖는 제3-2 전류원(IB32) 및 상기 제2 노드와 상기 제3-2 전류원(IB32) 사이에 연결되는 제2-2 스위치(SW22)를 더 포함할 수 있다.
상기 제2-2 스위치(SW22)는 상기 제2 스위치(SW21)와 같은 상기 제2 스위칭 제어 신호(CTRL2)에 의해 제어될 수 있다.
이상적으로는 상기 제3 전류원(IB31) 및 상기 제3-2 전류원(IB32)의 전류(IB3)는 같으나, 실제로는 상기 제3 전류원(IB31) 및 상기 제3-2 전류원(IB32)의 전류가 미세한 차이를 가질 수 있다.
상기 증폭부(60)는 제1 전압(VBP)을 입력받는 제7 P형 트랜지스터(P7) 및 제8 P형 트랜지스터(P8), 제2 전압(VBN)을 입력받는 제7 N형 트랜지스터(N7) 및 제8 N형 트랜지스터(N8), 상기 제1 전원 전압 단자와 상기 제7 P형 트랜지스터(P7) 사이에서 서로 직렬로 연결되는 제3 P형 트랜지스터(P3) 및 제5 P형 트랜지스터(P5), 상기 제1 전원 전압 단자와 상기 제8 P형 트랜지스터(P8) 사이에서 서로 직렬로 연결되는 제4 P형 트랜지스터(P4) 및 제6 P형 트랜지스터(P6), 상기 제7 N형 트랜지스터(N7)와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제3 N형 트랜지스터(N3) 및 제5 N형 트랜지스터(N5) 및 상기 제8 N형 트랜지스터(N8)와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제4 N형 트랜지스터(N4) 및 제6 N형 트랜지스터(N6)를 포함할 수 있다.
상기 출력부(80)는 상기 제1 전원 전압 단자와 상기 출력 전압(VOUT)을 출력하는 출력 단자 사이에 연결되는 제9 P형 트랜지스터(P9) 및 상기 출력 단자와 상기 제2 전원 전압 단자 사이에 연결되는 제9 N형 트랜지스터(N9)를 포함할 수 있다.
상기 출력부(80)는 상기 제4 P형 트랜지스터(P4) 및 상기 제6 P형 트랜지스터(P6)에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제1 캐패시터(C1) 및 상기 제4 N형 트랜지스터(N4) 및 상기 제6 N형 트랜지스터(N6)에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제2 캐패시터(C2)를 더 포함할 수 있다.
도 6은 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이가 작을 때, 도 2의 버퍼가 출력하는 데이터 전압(VD)의 파형을 나타내는 개념도이다. 도 7은 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이가 클 때, 도 2의 버퍼가 출력하는 데이터 전압(VD)의 파형을 나타내는 개념도이다. 도 8은 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이에 따른 도 2의 버퍼의 바이어스 전류(IB)를 나타내는 표이다.
도 6에서는, 상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 작으므로, 상기 바이어스 전류(IB)를 작게 설정하더라도 1H 구간 내에서 상기 데이터 전압이 충분히 픽셀에 전달될 수 있다(CV2).
즉, 도 6에서는 상기 바이어스 전류(IB)를 제1 바이어스 전류(IB1)로 설정할 수 있고, 도 5의 제1 스위치, 제1-2 스위치, 제2 스위치, 제2-2 스위치를 턴 오프할 수 있다.
반대로, 도 7에서는, 상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 크므로, 상기 바이어스 전류(IB)를 작게 설정하면 1H 구간 내에서 상기 데이터 전압이 충분히 픽셀에 전달될 수 없다(CV4).
즉, 도 7에서는 상기 바이어스 전류(IB)를 제1 바이어스 전류, 제2 바이어스 전류 및 제3 바이어스 전류의 합(IB1+IB2+IB3)으로 설정할 수 있고, 도 5의 제1 스위치, 제1-2 스위치, 제2 스위치, 제2-2 스위치를 턴 온할 수 있다.
도 8에서는 상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값에 따라 상기 버퍼의 바이어스 전류(IB)를 설정하는 예시를 나타낸다.
상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 VDD/4보다 작거나 같을 때, 상기 바이어스 전류(IB)는 상기 제1 바이어스 전류(IB1)로 설정될 수 있다.
상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 VDD/4보다 크고, VDD/2보다 작거나 같을 때, 상기 바이어스 전류(IB)는 상기 제1 바이어스 전류와 상기 제2 바이어스 전류의 합(IB1+IB2)으로 설정될 수 있다.
상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 VDD/2보다 크고, 3VDD/4보다 작거나 같을 때, 상기 바이어스 전류(IB)는 상기 제1 바이어스 전류와 상기 제3 바이어스 전류의 합(IB1+IB3)으로 설정될 수 있다.
상기 이전 라인 데이터(VA) 및 현재 라인 데이터(VB)의 차이의 절대값이 3VDD/4보다 클 때, 상기 바이어스 전류(IB)는 상기 제1 바이어스 전류, 상기 제2 바이어스 전류 및 상기 제3 바이어스 전류의 합(IB1+IB2+IB3)으로 설정될 수 있다.
본 실시예에 따르면, 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하여 상기 버퍼의 소비 전력을 감소시키면서 높은 슬루율을 나타낼 수 있다. 따라서, 상기 표시 장치의 소비 전력이 감소하는 동시에 상기 표시 패널의 표시 품질을 높게 유지할 수 있다.
또한, 상기 버퍼의 파라미터를 조절하기 위한 버퍼 제어 회로는 디지털 아날로그 컨버터의 이전 단에 배치되어, 저전압(low voltage)으로 동작하는 디지털 회로로 구현할 수 있다. 따라서, 상기 버퍼 제어 회로로 인한 상기 데이터 구동부의 면적 증가를 최소화할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 버퍼를 나타내는 회로도이다.
본 실시예에 따른 데이터 구동부, 표시 장치 및 표시 패널의 구동 방법은 버퍼부의 전원부의 구성을 제외하면, 도 1 내지 도 8의 데이터 구동부, 표시 장치 및 표시 패널의 구동 방법과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 4 및 도 9를 참조하면, 상기 버퍼(예컨대, B1)는 차동 입력부(20), 전원부(41A, 41B), 증폭부(60) 및 출력부(80)를 포함할 수 있다.
상기 차동 입력부(20)는 입력 전압(VIN(+), VIN(-))을 수신할 수 있다. 상기 입력 전압(VIN(+), VIN(-))은 차동 전압의 형식을 가질 수 있다.
상기 전원부(41A, 41B)는 상기 차동 입력부(20)에 바이어스 전류(IB)를 제공할 수 있다.
상기 증폭부(60)는 상기 차동 입력부(20)로부터 상기 입력 전압(VIN(+), VIN(-))을 전달 받아 상기 입력 전압을 증폭시킬 수 있다.
상기 출력부(80)는 상기 증폭된 입력 전압을 출력 전압(VOUT)으로 출력할 수 있다.
상기 차동 입력부(20)는 제1 차동 입력 전압(VIN(+))이 입력되는 제1 입력 단자에 연결되는 제1 P형 트랜지스터(P1), 상기 제1 입력 단자에 연결되는 제1 N형 트랜지스터(N1), 제2 차동 입력 전압(VIN(-))이 제2 입력 단자에 연결되고 상기 제1 P형 트랜지스터(P1)에 연결되는 제2 P형 트랜지스터(P2) 및 상기 제2 입력 단자에 연결되고 상기 제1 N형 트랜지스터(N1)에 연결되는 제2 N형 트랜지스터(N2)를 포함할 수 있다.
상기 전원부(41A, 41B)는 제1 전원 전압(VDD)이 인가되는 제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원(IB11), 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원(IB21) 및 상기 제2 전류원(IB21)과 상기 제1 노드 사이에 연결되는 제1 스위치(SW11)를 포함할 수 있다.
예를 들어, 상기 제1 전류원(IB11)의 제1 바이어스 전류는 IB1로 표시할 수 있고, 상기 제2 전류원(IB21)의 제2 바이어스 전류는 IB2로 표시할 수 있다. 예를 들어, 상기 제1 바이어스 전류(IB1)는 상기 제2 바이어스 전류(IB2)보다 클 수 있다.
상기 제1 스위치(SW11)는 상기 버퍼 제어부(580)의 제1 스위칭 제어 신호(CTRL)에 의해 턴 온 및 턴 오프될 수 있다. 상기 제1 스위치(SW11)가 턴 오프되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류(IB1)가 된다. 상기 제1 스위치(SW11)가 턴 온되면 상기 버퍼(B1)의 상기 바이어스 전류는 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류의 합(IB1+IB2)이 된다.
상기 전원부(41A, 41B)는 제2 노드와 제2 전원 전압(VSS)이 인가되는 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류(IB1)를 갖는 제1-2 전류원(IB12), 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류(IB2)를 갖는 제2-2 전류원(IB22) 및 상기 제2 노드와 상기 제2-2 전류원(IB22) 사이에 연결되는 제1-2 스위치(SW12)를 더 포함할 수 있다.
상기 제1-2 스위치(SW12)는 상기 제1 스위치(SW11)와 같은 상기 제1 스위칭 제어 신호(CTRL)에 의해 제어될 수 있다.
이상적으로는 상기 제1 전류원(IB11) 및 상기 제1-2 전류원(IB12)의 전류(IB1)는 같으나, 실제로는 상기 제1 전류원(IB11) 및 상기 제1-2 전류원(IB12)의 전류가 미세한 차이를 가질 수 있다.
이상적으로는 상기 제2 전류원(IB21) 및 상기 제2-2 전류원(IB22)의 전류(IB2)는 같으나, 실제로는 상기 제2 전류원(IB21) 및 상기 제2-2 전류원(IB12)의 전류가 미세한 차이를 가질 수 있다.
본 실시예에 따르면, 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하여 상기 버퍼의 소비 전력을 감소시키면서 높은 슬루율을 나타낼 수 있다. 따라서, 상기 표시 장치의 소비 전력이 감소하는 동시에 상기 표시 패널의 표시 품질을 높게 유지할 수 있다.
또한, 상기 버퍼의 파라미터를 조절하기 위한 버퍼 제어 회로는 디지털 아날로그 컨버터의 이전 단에 배치되어, 저전압(low voltage)으로 동작하는 디지털 회로로 구현할 수 있다. 따라서, 상기 버퍼 제어 회로로 인한 상기 데이터 구동부의 면적 증가를 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 데이터 구동부의 디지털 아날로그 컨버터 및 버퍼 및 구동 제어부의 메모리 및 버퍼 제어부를 나타내는 개념도이다
본 실시예에 따른 데이터 구동부, 표시 장치 및 표시 패널의 구동 방법은 메모리 및 버퍼 제어부가 구동 제어부 내에 배치되는 것을 제외하면, 도 1 내지 도 8의 데이터 구동부, 표시 장치 및 표시 패널의 구동 방법과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 2 및 도 10을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 데이터 구동부(500)는 쉬프트 레지스터(520), 래치(540), 디지털 아날로그 컨버터(560) 및 복수의 버퍼들(B1 내지 BX)을 포함할 수 있다.
상기 쉬프트 레지스터(520)는 상기 데이터 신호(DATA)를 순차적으로 이동시켜준다.
상기 래치(540)는 상기 데이터 신호(DATA)를 입력 받아 일시적으로 저장한다.
상기 디지털 아날로그 컨버터(560)는 상기 감마 기준 전압(VGREF)을 기초로 디지털의 상기 데이터 신호(DATA)를 아날로그의 데이터 전압으로 변환한다. 상기 디지털 아날로그 컨버터(560)는 상기 데이터 신호(DATA)의 레벨을 증가시키기 위한 레벨 쉬프터를 포함할 수 있다.
상기 버퍼(B1 내지 BX)는 상기 데이터 전압을 버퍼링하여 상기 표시 패널(100)의 데이터 라인(DL)에 출력한다. 상기 버퍼들(B1 내지 BX)은 상기 데이터 라인들(DL)과 일대일로 연결될 수 있다. 상기 버퍼(B1 내지 BX)의 개수는 상기 데이터 라인의 개수와 일치할 수 있다.
상기 데이터 구동부(500)는 디지털의 데이터 신호(예컨대, N-BIT DATA)를 입력 받아 아날로그의 데이터 전압(VD)으로 변환하는 디지털 아날로그 컨버터(N-BIT DAC1) 및 상기 데이터 전압(VD)을 버퍼링하여 출력하는 버퍼(B1)를 포함할 수 있다.
표시 장치는 상기 데이터 신호(예컨대, N-BIT DATA)의 이전 라인 데이터 및 상기 데이터 신호(예컨대, N-BIT DATA)의 현재 라인 데이터를 기초로 상기 버퍼(B1)의 파라미터(PAR)를 결정하는 버퍼 제어부(220)를 포함할 수 있다.
상기 버퍼 제어부(220)는 상기 버퍼(B1)의 파라미터(PAR)를 결정하여 상기 버퍼(B1)에 출력할 수 있다.
본 실시예에서, 상기 버퍼 제어부(220)는 상기 구동 제어부(200) 내에 배치될 수 있다.
본 실시예에 따르면, 이전 라인 데이터 및 현재 라인 데이터를 비교하여 버퍼의 파라미터를 변경하여 상기 버퍼의 소비 전력을 감소시키면서 높은 슬루율을 나타낼 수 있다. 따라서, 상기 표시 장치의 소비 전력이 감소하는 동시에 상기 표시 패널의 표시 품질을 높게 유지할 수 있다.
또한, 상기 버퍼의 파라미터를 조절하기 위한 버퍼 제어 회로는 디지털 아날로그 컨버터의 이전 단에 배치되어, 저전압(low voltage)으로 동작하는 디지털 회로로 구현할 수 있다. 따라서, 상기 버퍼 제어 회로로 인한 상기 구동 제어부의 면적 증가를 최소화할 수 있다.
이상에서 설명한 본 발명에 따른 데이터 구동부, 표시 장치 및 표시 패널의 구동 방법에 따르면, 표시 장치의 소비 전력을 감소시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20: 차동 입력부 40A, 40B: 전원부
41A, 41B: 전원부 60: 증폭부
80: 출력부 100: 표시 패널
200: 구동 제어부 300: 게이트 구동부
400: 감마 기준 전압 생성부 500: 데이터 구동부
520: 쉬프트 레지스터 540: 래치
560: 디지털 아날로그 컨버터 580: 버퍼 제어부, 서브트랙터

Claims (20)

  1. 디지털의 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 디지털 아날로그 컨버터;
    상기 데이터 전압을 버퍼링하여 출력하는 버퍼; 및
    상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정하는 버퍼 제어부를 포함하는 데이터 구동부.
  2. 제1항에 있어서, 상기 버퍼 제어부는
    상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이를 계산하는 서브트랙터인 것을 특징으로 하는 데이터 구동부.
  3. 제1항에 있어서, 상기 버퍼 제어부는
    이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정하는 것을 특징으로 하는 데이터 구동부.
  4. 제3항에 있어서, 상기 버퍼는
    제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원;
    상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원; 및
    상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치를 포함하는 것을 특징으로 하는 데이터 구동부.
  5. 제4항에 있어서, 상기 버퍼는
    제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원;
    상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원; 및
    상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부.
  6. 제4항에 있어서, 상기 버퍼는
    상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류와 상이한 제3 바이어스 전류를 갖는 제3 전류원; 및
    상기 제3 전류원과 상기 제1 노드 사이에 연결되는 제2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부.
  7. 제6항에 있어서, 상기 버퍼는
    상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제3 바이어스 전류를 갖는 제3-2 전류원; 및
    상기 제2 노드와 상기 제3-2 전류원 사이에 연결되는 제2-2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부.
  8. 제3항에 있어서, 상기 버퍼는
    입력 전압을 수신하는 차동 입력부;
    상기 차동 입력부에 바이어스 전류를 제공하는 전원부;
    상기 입력 전압을 증폭하는 증폭부; 및
    상기 증폭된 입력 전압을 출력 전압으로 출력하는 출력부를 포함하는 것을 특징으로 하는 데이터 구동부.
  9. 제8항에 있어서, 상기 차동 입력부는
    제1 입력 단자에 연결되는 제1 P형 트랜지스터;
    상기 제1 입력 단자에 연결되는 제1 N형 트랜지스터;
    제2 입력 단자에 연결되고 상기 제1 P형 트랜지스터에 연결되는 제2 P형 트랜지스터; 및
    상기 제2 입력 단자에 연결되고 상기 제1 N형 트랜지스터에 연결되는 제2 N형 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동부.
  10. 제9항에 있어서, 상기 전원부는
    제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원;
    상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원;
    상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치;
    제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원;
    상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원; 및
    상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 포함하고,
    상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터는 상기 제1 노드에서 연결되며,
    상기 제1 N형 트랜지스터 및 상기 제2 N형 트랜지스터는 상기 제2 노드에서 연결되는 것을 특징으로 하는 데이터 구동부.
  11. 제10항에 있어서, 상기 증폭부는
    제1 전압을 입력받는 제7 P형 트랜지스터 및 제8 P형 트랜지스터;
    제2 전압을 입력받는 제7 N형 트랜지스터 및 제8 N형 트랜지스터;
    상기 제1 전원 전압 단자와 상기 제7 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제3 P형 트랜지스터 및 제5 P형 트랜지스터;
    상기 제1 전원 전압 단자와 상기 제8 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제4 P형 트랜지스터 및 제6 P형 트랜지스터;
    상기 제7 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제3 N형 트랜지스터 및 제5 N형 트랜지스터; 및
    상기 제8 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제4 N형 트랜지스터 및 제6 N형 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동부.
  12. 제11항에 있어서, 상기 출력부는
    상기 제1 전원 전압 단자와 출력 단자 사이에 연결되는 제9 P형 트랜지스터;
    상기 출력 단자와 상기 제2 전원 전압 단자 사이에 연결되는 제9 N형 트랜지스터;
    상기 제4 P형 트랜지스터 및 상기 제6 P형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제1 캐패시터; 및
    상기 제4 N형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제2 캐패시터를 포함하는 것을 특징으로 하는 데이터 구동부.
  13. 제1항에 있어서, 상기 현재 라인 데이터를 입력 받고 1 라인 시간동안 지연시켜 상기 이전 라인 데이터를 생성하고, 상기 이전 라인 데이터를 상기 버퍼 제어부로 출력하는 메모리를 더 포함하는 것을 특징으로 하는 데이터 구동부.
  14. 제13항에 있어서, 상기 메모리는 플립플롭인 것을 특징으로 하는 데이터 구동부.
  15. 제1항에 있어서, 상기 현재 라인 데이터는 N 비트를 갖고,
    상기 버퍼 제어부는 상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트를 비교하며,
    N은 자연수이고,
    M은 N보다 작은 자연수인 것을 특징으로 하는 데이터 구동부.
  16. 입력 영상 데이터를 기초로 영상을 표시하는 표시 패널;
    상기 입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성하는 구동 제어부;
    상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 데이터 전압을 버퍼링하여 상기 표시 패널에 출력하는 버퍼를 포함하는 데이터 구동부; 및
    상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정하는 버퍼 제어부를 포함하는 표시 장치.
  17. 제16항에 있어서, 상기 버퍼 제어부는
    이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 버퍼 제어부는 상기 데이터 구동부 내에 배치되는 것을 특징으로 하는 표시 장치.
  19. 제17항에 있어서, 상기 버퍼 제어부는 상기 구동 제어부 내에 배치되는 것을 특징으로 하는 표시 장치.
  20. 입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성하는 단계;
    상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 버퍼의 바이어스 전류를 결정하는 단계;
    상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 단계; 및
    상기 바이어스 전류로 상기 데이터 전압을 버퍼링하여 표시 패널에 출력하는 단계를 포함하는 표시 패널의 구동 방법.
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