KR20210110468A - 표시 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치의 제조방법은 표시패널에 정의된 표시 영역 및 비표시 영역에 각각 중첩하고 절연층 상에 배치된 화소 전극 및 패드 전극을 커버하는 제1 유기층을 형성하는 단계, 상기 제1 유기층 상에 상기 표시 영역에 중첩하는 애노드 전극을 포함하는 애노드층을 형성하는 단계, 상기 애노드층 상에 상기 애노드 전극의 적어도 일부분을 노출시키는 개구부가 정의된 평탄층을 형성하는 단계, 상기 비표시 영역에는 상기 패드 전극과 중첩하는 패드 영역 및 상기 패드 영역에 인접하는 비패드 영역이 정의되고, 상기 애노드층을 형성하는 단계 이후에 상기 제1 유기층에서 상기 패드 영역에 중첩하는 일부분을 제거하여 상기 패드 전극을 노출시키는 식각 단계 및 상기 평탄층 상에 상기 표시 영역에 중첩하는 발광층을 형성하는 단계를 포함한다. 따라서, 본 발명은 신호패드에 불량을 방지할 수 있다.

Description

표시 장치 및 그의 제조방법 {DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조방법에 관한 것으로, 보다 상세하게는 불량이 감소된 표시 장치 및 그의 제조방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 터치패널과 같은 입력센서를 구비한다.
표시장치는 표시패널과 회로기판을 포함하다. 표시패널은 회로기판을 통해 메인보드에 연결될 수 있다.
본 발명의 목적은 신호패드에 불량이 감소된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치의 제조방법은 표시패널에 정의된 표시 영역 및 비표시 영역에 각각 중첩하고 절연층 상에 배치된 화소 전극 및 패드 전극을 커버하는 제1 유기층을 형성하는 단계, 상기 제1 유기층 상에 상기 표시 영역에 중첩하는 애노드 전극을 포함하는 애노드층을 형성하는 단계, 상기 애노드층 상에 상기 애노드 전극의 적어도 일부분을 노출시키는 개구부가 정의된 평탄층을 형성하는 단계, 상기 비표시 영역에는 상기 패드 전극과 중첩하는 패드 영역 및 상기 패드 영역에 인접하는 비패드 영역이 정의되고, 상기 애노드층을 형성하는 단계 이후에 상기 제1 유기층에서 상기 패드 영역에 중첩하는 일부분을 제거하여 상기 패드 전극을 노출시키는 식각 단계 및 상기 평탄층 상에 상기 표시 영역에 중첩하는 발광층을 형성하는 단계를 포함한다.
상기 애노드층을 형성하는 단계는, 상기 제1 유기층 상에 애노드 전극부 및 상기 애노드 전극부를 둘러싸는 주변부를 포함하는 예비 애노드층을 형성하는 단계, 상기 예비 애노드층 상에 포토레지스트층을 형성하는 제1 포토 단계, 상기 포토레지스트층에서 상기 예비 애노드층의 상기 주변부에 중첩하는 어느 일부분를 제거하여 상기 예비 애노드층의 상기 주변부를 노출시키는 제2 포토 단계, 상기 노출된 예비 애노드층의 상기 주변부를 제거하여 상기 제1 유기층에서 상기 주변부와 중첩하는 일부분을 노출시키는 식각 단계 및 상기 예비 애노드층의 상기 애노드 전극부 상에 남아있는 상기 포토레지스트층의 다른 일부분을 제거하여 상기 예비 애노드층의 상기 애노드 전극부를 노출시키는 단계를 포함할 수 있다.
상기 애노드층을 형성하는 단계에서 상기 식각 단계는 습식 식각 단계일 수 있다.
상기 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극 상에 배치된 제2 패드 전극을 포함하고, 상기 제2 패드 전극은, 제1 메탈층, 상기 제1 메탈층 상에 배치된 제2 메탈층 및 상기 제2 메탈층 상에 배치된 제3 메탈층을 포함하고, 상기 제1 내지 제3 메탈층들 각각은 적어도 일부분이 노출될 수 있다.
상기 제1 내지 제3 메탈층들 중 적어도 어느 하나는 알루미늄층일 수 있다.
상기 제2 패드 전극은 상기 제1 패드 전극 상에 직접 배치될 수 있다.
상기 식각 단계는, 상기 제1 유기층에서 상기 패드 영역에 중첩하는 일부분을 식각하여 제2 유기층을 형성하는 제1 식각 단계 및 상기 제2 유기층의 일부분을 식각하여 제3 유기층을 형성하는 제2 식각 단계를 포함할 수 있다.
상기 식각 단계는 건식 식각 단계일 수 있다.
상기 제2 유기층의 두께는 상기 제1 유기층의 두께보다 작을 수 있다.
상기 제3 유기층은 상기 비패드 영역에 중첩하는 제1 부분 및 상기 제1 부분에서 연장되고 상기 패드 영역에 일부 중첩하는 제2 부분을 포함하며, 상기 제1 부분은 상면인 제1 면을 포함하고, 상기 제2 부분은 상기 제1 면으로부터 상기 패드 전극 방향으로 상기 절연층의 상면까지 연장되는 제2 면을 포함하고, 상기 제2 면은 상기 절연층의 두께 방향으로 오목한 곡면일 수 있다.
상기 애노드 전극은 은(Ag) 성분을 포함할 수 있다.
상기 제1 유기층을 형성하는 단계에서 상기 제1 유기층은 상기 패드 전극을 전면적으로 커버할 수 있다.
실시예들 중에서, 표시 장치는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 표시패널을 포함하고, 상기 표시패널은, 베이스층 및 상기 베이스층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고 상기 표시 영역에 중첩하는 화소 전극, 상기 제1 절연층 상에 배치되고 상기 비표시 영역에 중첩하는 패드 전극 및 상기 제1 절연층 상에 배치되고, 상기 표시 영역 및 상기 비표시 영역의 일부와 중첩하는 제2 절연층을 포함하고, 상기 비표시 영역은 상기 패드 전극이 배치된 패드 영역 및 상기 패드 전극이 미배치된 비패드 영역으로 구분되고, 상기 제2 절연층은 상기 비패드 영역에 중첩하는 제1 부분 및 상기 제1 부분에서 연장되고 상기 패드 영역에 일부 중첩하는 제2 부분을 포함하며, 상기 제2 부분은 상기 제1 부분의 상면으로부터 상기 패드 전극 방향으로 상기 제1 절연층의 상면까지 연장되는 빗면을 포함하고, 상기 빗면은 상기 제1 절연층의 두께 방향으로 오목한 곡면일 수 있다.
일 실시예에 따른 표시 장치는 상기 제2 절연층 상에 배치되고 상기 표시 영역에 중첩하는 애노드층을 더 포함할 수 있다.
상기 제2 절연층의 상기 제1 부분의 두께는 상기 표시 영역에 중첩하는 상기 제2 절연층의 일부분의 두께보다 작을 수 있다.
상기 화소 전극은 상기 제1 절연층 상에서 상기 제2 절연층에 의해 커버되고, 상기 패드 전극은 상기 제1 절연층 상에서 노출될 수 있다.
상기 화소 전극은 제1 화소 전극 및 상기 제1 화소 전극 상에 배치된 제2 화소 전극을 포함하고, 상기 표시패널은 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 제3 절연층을 더 포함할 수 있다.
상기 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극 상에 직접 배치된 제2 패드 전극을 포함하고, 상기 제2 패드 전극은 상기 제1 패드 전극을 커버할 수 있다.
상기 제2 패드 전극은 제1 메탈층, 상기 제1 메탈층 상에 배치된 제2 메탈층 및 상기 제2 메탈층 상에 배치된 제3 메탈층을 포함하고, 상기 제1 내지 제3 메탈층들 각각은 적어도 일면이 노출될 수 있다.
상기 제1 내지 제3 메탈층들 중 적어도 어느 하나는 알루미늄층이고 나머지는 티타늄층일 수 있다.
본 발명에 따르면, 본 발명의 일 실시예는 표시 영역에 애노드 전극을 형성하는 단계에서 습식 식각에 따라 비표시 영역의 패드 전극의 알루미늄과 애노드 전극의 은 성분이 갈바닉 반응을 일으켜 패드 전극 주변에 은(Ag)이 석출되는 불량을 방지할 수 있다.
본 발명의 일 실시예는 미리 비표시 영역의 패드 전극 상에 유기층을 형성하여 패드 전극을 커버하고 격리시킴으로써 이후, 애노드층을 형성하는 단계에서 발생하는 은 성분이 패드 전극의 알루미늄과 갈바닉 반응을 하는 것을 방지할 수 있다.
본 발명의 일 실시예는 애노드 전극을 형성한 다음 건식 식각 단계를 통해 패드 전극을 커버하는 유기층을 제거하고 이후, 모듈 공정에서 COF 부착에 필요한 패드 전극을 다시 노출시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 패드 영역을 보여주는 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 표시패널의 패드 영역을 보여주는 단면도이다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 보여주는 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1에 도시된 것과 같이, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면을 더 포함할 수 있다. 표시장치(DD)는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다.
본 실시예에 따른 표시장치(DD)는 리지드 표시장치일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시장치(DD)는 플렉서블 표시장치(DD)일 수 있다. 플렉서블 표시장치(DD)는 폴딩 가능한 폴더블 표시장치 또는 일부 영역이 밴딩된 밴딩형 표시장치를 포함할 수 있다.
본 실시예에서 핸드폰 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 이미지 영역(DD-DA) 및 이미지 영역(DD-DA)에 인접한 베젤 영역(DD-NDA)을 포함한다. 베젤 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 아이콘 이미지들을 도시하였다.
도 1에 도시된 것과 같이, 이미지 영역(DD-DA)은 실질적으로 사각형상일 수 있다. "실질적으로 사각형상"이란 수학적 의미의 사각형상을 포함할 뿐만 아니라 꼭지점 영역(또는 코너 영역)에 꼭지점이 정의되지 않고 곡선의 경계가 정의된 사각형상을 포함한다.
베젤 영역(DD-NDA)은 이미지 영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 이미지 영역(DD-DA)과 베젤 영역(DD-NDA)은 다른 형상으로 디자인될 수 있다. 베젤 영역(DD-NDA)은 이미지 영역(DD-DA)의 일측에만 배치될 수도 있다. 표시장치(DD)와 전자장치의 다른 구성요소의 결합 형태에 따라 베젤 영역(DD-NDA)은 외부에 노출되지 않을 수도 있다.
도 2는 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다. 도 2에 있어서, 표시장치(DD)의 구성요소들은 그들의 적층관계를 설명하기 위해 단순하게 도시되었다.
본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널(DP), 입력센서(ISL), 반사방지부재(RPP, anti-reflector), 및 윈도우(WP)를 포함할 수 있다. 표시패널(DP), 입력센서(ISL), 반사방지부재(RPP), 및 윈도우(WP) 중 적어도 일부의 구성요소들은 연속공정에 의해 형성되거나, 적어도 일부의 구성요소들은 접착부재를 통해 서로 결합될 수 있다. 접착부재(ADS)는 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)와 같은 투명한 접착부재일 수 있다. 이하에서 설명되는 접착부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 본 발명의 일 실시예에서 반사방지부재(RPP) 및 윈도우(WM)는 다른 구성요소로 대체되거나 생략될 수 있다.
도 2에 있어서, 입력센서(ISL), 반사방지부재(RPP, anti-reflector), 및 윈도우(WP) 중 표시패널(DP)과 연속공정을 통해 형성된 입력센서(ISL)는 표시패널(DP)에 직접 배치된다. 본 명세서에서 "B 구성요소가 A 구성요소 상에 직접 배치된다"는 것은 A 구성요소와 B 구성요소 사이에 별도의 접착층/접착부재이 배치되지 않는 것을 의미한다. B 구성요소는 A 구성요소가 형성된 이후에 A 구성요소가 제공하는 베이스면 상에 연속공정을 통해 형성된다.
본 실시예에서 반사방지부재(RPP, anti-reflector) 및 윈도우(WP)는 “패널”타입이고, 입력센서(ISL)는 “층”타입이다. “패널”타입은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층" 타입은 상기 베이스층이 생략될 수 있다. 다시 말해, "층" 타입의 구성요소들은 다른 구성요소가 제공하는 베이스면 상에 배치된다. 본 발명의 일 실시예에서 반사방지부재(RPP, anti-reflector) 및 윈도우(WP)는 “층”타입일 수도 있다.
표시패널(DP)은 이미지를 생성하고, 입력센서(ISL)는 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널(DP)의 하면에 배치된 보호부재를 더 포함할 수 있다. 보호부재와 표시패널(DP)은 접착부재를 통해 결합될 수 있다.
본 발명의 일 실시예에 따른 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 상기 패널들은 발광소자의 구성물질에 따라 구별된다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
반사방지부재(RPP)는 윈도우(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지부재(RPP)는 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사방지부재(RPP)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사방지부재(RPP)는 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 갖는다. 표시패널(DP)에 포함된 화소들의 발광컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 반사방지부재(RPP)는 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반사방지부재(RPP)는 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소된다.
본 발명의 일 실시예에 따른 윈도우(WP)는 베이스층(WP-BS) 및 차광패턴(WP-BZ)을 포함한다. 베이스층(WP-BS)은 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 베이스층(WP-BS)은 단층으로 제한되지 않는다. 베이스층(WP-BS)은 접착부재로 결합된 2 이상의 필름들을 포함할 수 있다.
차광패턴(WP-BZ)은 베이스층(WP-BS)에 부분적으로 중첩한다. 차광패턴(WP-BZ)은 베이스층(WP-BS)의 배면에 배치되고, 차광패턴(WP-BZ)은 실질적으로 표시장치(DD)의 베젤 영역(DD-NDA)을 정의할 수 있다. 차광패턴(WP-BZ)이 미배치된 영역은 표시장치(DD)의 이미지 영역(DD-DA)을 정의할 수 있다. 윈도우(WP)로 한정하면, 차광패턴(WP-BZ)이 배치된 영역은 윈도우(WP)의 차광영역으로 정의되고, 차광패턴(WP-BZ)이 미배치된 영역은 윈도우(WP)의 투과영역으로 정의된다.
차광패턴(WP-BZ)은 다층구조를 가질 수 있다. 다층구조는 유채색의 컬러층과 무채색(특히, 검정색)의 차광층을 포함할 수 있다. 유채색의 컬러층과 무채색의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다. 별도로 도시하지는 않았으나, 윈도우(WP)는 베이스층(WP-BS)의 전면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 도 1에 도시된 이미지 영역(DD-DA) 및 베젤 영역(DD-NDA)에 각각 대응하는 표시영 역(DP-DA) 미 비표시 영역(DP-NDA)이 표시패널(DP)에 정의될 수 있다. 비표시 영역(DP-NDA)에는 후술할 패드 전극이 배치되는 패드 영역(NDA-PA)이 정의될 수 있다. 본 명세서에서 “영역/부분과 영역/부분이 대응한다”는 것은 “서로 중첩한다”는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
베이스층(BL)은 적어도 하나의 합성수지 필름을 포함할 수 있다. 베이스층(BL)은 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들 및 화소 구동회로 등을 포함한다.
표시 소자층(DP-OLED)은 발광소자로써 적어도 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4a에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시 영역(DP-DA)과 비표시 영역(DP-NDA)을 포함한다. 본 실시예에서 비표시 영역(DP-NDA)은 표시 영역(DP-DA)의 테두리를 따라 정의될 수 있다.
표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. 화소들(PX)은 표시 영역(DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 신호패드들(DP-PD) 및 화소 구동회로는 도 3에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 신호라인들(SGL)은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 비표시 영역(DP-NDA)에 배치되고, 신호패드들(DP-PD) 중 대응하는 신호패드에 중첩한다. 이에 대한 상세한 설명은 후술한다. 비표시 영역(DP-NDA) 중 신호패드들(DP-PD)이 배치된 영역은 패드 영역(NDA-PA)으로 정의될 수 있다.
실질적으로 화소(PX)에 연결된 라인부가 신호라인들(SGL)의 대부분을 구성한다. 라인부는 화소(PX)의 트랜지스터들(T1, T2, 도 4b 참조)에 연결된다. 라인부는 단층/다층 구조를 가질 수 있고, 라인부는 일체의 형상(single body)이거나, 2 이상의 부분들을 포함할 수 있다. 2 이상의 부분들은 서로 다른 층 상에 배치되고, 2 이상의 부분들 사이에 배치된 절연층을 관통하는 컨택홀을 통해 서로 연결될 수 있다.
도 4b는 도 4a의 I 내지 I'를 자른 절단면의 단면도이다. 도 4b는 표시패널(DP)의 표시 영역(DA)의 단면도를 도시한다. 도 4b를 참조하면, 표시패널(DP)은 제1 버퍼층(BFL1), 제2 버퍼층(BFL2), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 절연층(ILD), 제2 절연층(VIA2), 제3 절연층(VIA1), 복수 개의 패턴을 포함하는 반도체 패턴(ACP), 복수 개의 패턴을 포함하는 제1 도전층(GMP1), 복수 개의 패턴을 포함하는 제2 도전층(GMP2), 복수 개의 패턴을 포함하는 제3 도전층(DMP1), 및 복수 개의 패턴을 포함하는 제4 도전층(DMP2)을 포함할 수 있다. 여기에서, 제1 도전층(GMP1)은 제1 게이트 메탈 패턴, 제2 도전층(GMP2)은 제2 게이트 메탈 패턴, 제3 도전층(DMP1)은 제1 데이터 메탈 패턴, 제4 도전층(DMP2)은 제2 데이터 메탈 패턴을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 제1 절연층(ILD) 각각은 유기막 및/또는 무기막을 포함한다. 본 발명의 일 실시예에서, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 제1 절연층(ILD1) 각각은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.
본 발명의 일 실시예에서, 제2 절연층(VIA2) 및 제3 절연층(VIA1) 각각은 유기물 및/또는 무기물을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 도전층(GMP1) 및 제2 도전층(GMP2) 각각은 몰리브덴(Mo)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 제3 도전층(DMP1) 및 제4 도전층(DMP2) 각각은 알루미늄(Al) 및 티타늄(Ti) 중 적어도 어느 하나를 포함할 수 있으나, 이제 제한되는 것은 아니다. 본 발명의 일 실시예에서, 제3 도전층(DMP1) 및 제4 도전층(DMP2) 각각은 티타늄, 알루미늄, 및 티타늄이 순서대로 적층된 구조를 가질 수 있다.
제1 버퍼층(BFL1)은 베이스층(BL) 상에 배치될 수 있다. 제2 버퍼층(BFL2)은 제1 버퍼층(BFL1) 상에 배치될 수 있다. 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 각각은 베이스층(BL)에 존재하는 불순물이 화소(PX)에 유입되는 것을 방지한다. 특히, 불순물이 화소(PX)를 구성하는 트랜지스터들(T1~T2)의 반도체 패턴(ACP)에 확산되는 것을 방지한다.
불순물은 외부에서 유입되거나, 베이스층(BL)이 열분해됨으로써 발생할 수 있다. 불순물은 베이스층(BL)으로부터 배출된 가스 또는 나트륨일 수 있다. 또한, 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 각각은 외부로부터 화소(PX)로 유입되는 수분을 차단할 수 있다. 본 발명의 다른 실시예에서, 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2) 중 적어도 어느 하나는 생략될 수 있다.
제2 버퍼층(BFL2) 상에 반도체 패턴(ACP)이 배치된다. 본 발명의 일 실시예에서, 반도체 패턴(ACP)은 제2 버퍼층(BFL2) 상에 배치될 수 있다.
반도체 패턴(ACP)은 트랜지스터들(T1~T2) 각각을 구성할 수 있다. 반도체 패턴(ACP)은 폴리 실리콘, 아몰포스 실리콘, 또는 금속 산화물 반도체를 포함할 수 있다. 도 4b에는 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)을 구성하는 반도체 패턴과 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)을 구성하는 반도체 패턴을 도시하였다.
제1 게이트 절연층(GI1)은 제2 버퍼층(BFL2) 상에 배치되고, 반도체 패턴(ACP)을 커버할 수 있다. 제1 도전층(GMP1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)와 제2 트랜지스터(T2)의 게이트(G2)가 제1 도전층(GMP1)에 도시되었다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에서, 제1 도전층(GMP1)은 화소(PX)의 커패시터(CP)를 구성하는 두 개의 전극들 중 어느 하나를 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1) 상에 배치되고, 제1 도전층(GMP1)을 커버할 수 있다. 제2 도전층(GMP2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 본 발명의 일 실시예에서, 제2 도전층(GMP2)은 화소(PX)의 커패시터(CP)를 구성하는 두 개의 전극들 중 다른 하나일 수 있다. 상부전극(UE)이 제2 도전층(GMP2)으로 도시되었다. 상부전극(UE)에는 개구부(UE-OP)가 정의될 수 있다.
제1 절연층(ILD)은 제2 게이트 절연층(GI2) 상에 배치되고, 제2 도전층(GMP2)을 커버할 수 있다. 제3 도전층(DMP1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 2개의 제1 연결 전극들(CNE-D1)이 제3 도전층(DMP1)에 예시적으로 도시되었다. 제1 도전층(DMP1)의 제1 연결 전극들(CNE-D1)은 제1 트랜지스터(T1)의 게이트(G1) 및 제2 트랜지스터(T2)의 소스(S2)에 각각 연결될 수 있다.
제3 절연층(VIA1)은 제1 절연층(ILD) 상에 배치되고, 제3 도전층(DMP1)을 커버할 수 있다. 제4 도전층(DMP2)은 제3 절연층(VIA1) 상에 배치될 수 있다. 1개의 제2 연결 전극(CNE-D2)이 제4 도전층(DMP2)에 예시적으로 도시되었다. 연결 전극들(CNE-D1)은 제3 절연층(VIA1)을 관통하는 컨택홀(CH22)을 통해 대응하는 연결 전극(CNE-D1)에 각각 연결된다. 여기에서, 제1 연결 전극들(CNE-D1) 및 제2 연결 전극(CNE-D2)은 화소(PX)들이 배치되는 표시 영역(DA) 상에 배치되기 때문에 각각 제1 화소 전극(CNE-D1) 및 제2 화소 전극(CNE-D2)으로 정의될 수 있다. 제1 및 제2 화소 전극들(CNE-D1, CNE-D2)은 제1 절연층(ILD) 상에 배치될 수 있다. 구체적으로 제1 화소 전극(CNE-D1)은 제1 절연층(ILD) 상에 직접 배치되고, 제2 화소 전극(CNE-D2)은 제3 절연층(VIA1) 상에 배치될 수 있다.
도 4b에서, 표시 영역(DA)에서 제2 절연층(VIA2)은 제3 절연층(VIA1) 상에 배치되고, 제4 도전층(DMP2)을 커버할 수 있다. 발광 소자층(ELL)은 발광소자(LD) 및 평탄층(PDL)을 포함할 수 있다. 발광소자(LD)는 애노드 전극(AE), 발광층(EML), 및 캐소드 전극(CE)을 포함할 수 있다. 평탄층(PDL)은 화소 정의막에 해당할 수 있다. 애노드 전극(AE)은 애노드층(AEL)에 배치될 수 있다. 제2 절연층(VIA2)은 제3 절연층(VIA1) 상에 배치될 수 있다.
애노드층(AEL)은 제2 절연층(VIA2) 상에 배치될 수 있다. 애노드 전극(AE)은 컨택홀을 통해 제4 도전층(DMP2)과 전기적으로 연결될 수 있다. 화소 정의막(PDL)은 제2 절연층(VIA2) 상에 배치되며, 애노드 전극(AE)의 적어도 일부분을 노출시킬 수 있다. 발광층(EML)은 애노드 전극(AE) 상에 배치될 수 있다. 캐소드 전극(CE)은 발광층(EML) 상에 배치될 수 있다.
발광소자(LD)가 유기발광다이오드(OLED) 인 경우, 발광층(EML)은 유기물을 포함할 수 있다. 본 발명의 다른 실시예에서, 발광소자(LD)가 마이크로 LED인 경우, 발광층(EML)은 무기물을 포함할 수 있다. 봉지층(ECP)은 발광 소자층(ELL)을 밀봉하여, 외부의 산소 또는 수분으로부터 발광 소자층(ELL)을 보호할 수 있다. 봉지층(ECP)은 유기막 및 무기막이 혼합된 층일 수 있다. 봉지층(ECP)은 도 3의 상부 절연층(TFL)에 대응될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 패드 영역을 보여주는 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 표시패널의 패드 영역을 보여주는 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 패드 영역(NDA-PA)을 확대한 도면이다. 도 5a는 도 4의 AA'영역을 확대 도시하였다. 본 발명의 일 실시예에 있어서, 어느 하나의 신호라인과 그에 대응하는 신호패드는 표시 영역(DP-DA)과 비표시 영역(DP-NDA)에 전면적으로 중첩하는 적어도 하나의 봉지 무기막을 관통하는 컨택홀을 통해 전기적으로 연결된다. 이하, 도면을 참조하여 좀더 상세히 설명한다.
도 5a에서, 신호패드(DP-PD)는 데이터 라인들(DL)의 라인부들(DL-L)과 패드부들(DL-P)을 포함할 수 있다. 패드부들(DL-P)은 라인부들(DL-L)보다 동일한 길이에서 더 큰 면적을 가질 수 있다. 라인부들(DL-L)과 패드부들(DL-P)은 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 패드부들(DL-P)은 사각형상을 갖는 것으로 도시하였으나, 제조과정에서 그 형상은 변형될 수 있다. 일 실시예에서, 신호패드(DP-PD)는 복수 개의 패드 전극들(SD, 도 5b 참조)을 포함할 수 있다.
도 5b는 도 5a의 II 내지 II'를 자른 절단면의 단면도이다. 도 5b는 표시패널(DP)의 비표시 영역(NDA)을 도시한다. 구체적으로, 도 5b는 비표시 영역(NDA)에 정의된 패드 영역(NDA-PA) 및 비패드 영역(NDA-NPA)을 도시한다. 패드 영역(NDA-PA)은 패드 전극들(SD)이 배치되는 영역이고, 비패드 영역(NDA-NPA)은 패드 전극들(SD)이 배치되지 않는 영역에 해당할 수 있다.
도 5b에서, 패드 전극들(SD)은 제1 패드 전극(SD1) 및 제2 패드 전극(SD2)을 포함할 수 있다. 패드 전극들(SD)은 제1 절연층(IDL) 상에 배치될 수 있다. 제2 패드 전극(SD2)은 제1 패드 전극(SD1) 상에 직접 배치될 수 있다. 제1 패드 전극(SD1)은 컨택홀(CH-SD)을 통해 제1 게이트 절연층(GI1) 상에 배치된 제1 게이트(GA1) 또는 제2 게이트(GA2)와 전기적으로 연결될 수 있다.
패드 전극들(SD)은 패드 영역(NDA-PA)과 중첩할 수 있다. 제2 패드 전극(SD2)은 이후, 모듈 공정에서 COF 또는 COP 필름과 부착되기 위해 외부로 노출된 상태로 배치될 수 있다. 비표시 영역(NDA)에서 제2 절연층(VIA2)은 제1 절연층(ILD) 상에 배치될 수 있다. 즉, 비표시 영역(NDA)에서는 제1 절연층(ILD)과 제2 절연층(VIA2) 사이에 제3 절연층(VIA1)이 배치되지 않는다. 제2 절연층(VIA2)은 대부분이 비패드 영역(NDA-NPA)과 중첩하고, 일부는 패드 영역(NDA-PA)에 중첩할 수 있다. 도 6a 내지 도 6i에서 자세히 설명한다.
제2 절연층(VIA2)은 제1 부분(VIA2-1) 및 제2 부분(VIA2-2)을 포함할 수 있다. 제2 절연층(VIA2)에서 비표시 영역(NDA)의 비패드 영역(NDA-NPA)에 중첩하는 부분은 제1 부분(VIA2-1)이고, 패드 영역(NDA-PA)에 중첩하는 부분은 제2 부분(VIA2-2)에 해당할 수 있다. 제2 부분(VIA2-2)은 제1 부분(VIA2-1)에서 패드 영역(NDA-P)의 중심 방향으로 연장되어 패드 영역(NDA-PA)의 가장자리에 일부 중첩할 수 있다. 제1 부분(VIA2-1)은 평평한 상면인 제1 면(SF1)을 포함할 수 있고, 제2 부분(VIA2-2)은 제1 면(SF1)에서 제1 절연층(ILD)까지 두께방향으로 비스듬하게 연장된 제2 면(SF2)을 포함할 수 있다. 제2 면(SF2)은 제1 절연층(ILD)의 두께방향으로 오목한 곡면에 해당할 수 있다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 보여주는 단면도들이다.
도 6a는 도 4a의 I 내지 I'를 자른 절단면의 단면과 도 5a의 III 내지 III'를 자른 절단면의 단면을 도시한다.
도 6a를 참조하면, 표시패널(DP)은 표시 영역(DA) 및 비표시 영역(NDA)에 베이스층(BL), 버퍼층(BFL1, BFL2), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 제1 절연층(ILD)을 포함할 수 있다. 베이스층(BL) 상에 버퍼층(BFL1, BFL2), 버퍼층(BFL1, BFL2) 상에 제1 게이트 절연층(GI1), 제1 게이트 절연층(GI1) 상에 제2 게이트 절연층(GI2) 및 제2 게이트 절연층(GI2) 상에 제1 절연층(ILD)은 표시 영역(DA) 및 비표시 영역(NDA) 모두에 동시 적층될 수 있다.
일 실시예에서, 표시 영역(DA)에 제1 및 제2 게이트들(G1, G2)과 비표시 영역(NDA)의 제1 게이트(GA1)는 동시에 적층될 수 있다. 제1 패드 전극(SD1)과 제1 화소 전극(CNE-1)은 동시에 적층될 수 있다. 제1 화소 전극(CNE-D1) 및 제1 패드 전극(SD1)은 제1 절연층(ILD) 상에 배치될 수 있다. 제1 화소 전극(CNE-D1) 과 제2 화소 전극(CNE-D1) 사이에 제3 절연층(VIA1)이 배치되고 컨택홀(CH22)을 통해 제1 화소 전극(CNE-D1)과 제2 화소 전극(CNE-D2)은 전기적으로 연결될 수 있다. 도 6a에서, 제2 화소 전극(CNE-D2) 및 제2 패드 전극(SD2)은 외부로 노출되어 제공될 수 있다.
도 6b에서, 표시 영역(DA)의 제3 절연층(VIA1) 및 비표시 영역(NDA)의 제1 절연층(ILD) 상에 제1 유기층(VIA21)이 각각 형성될 수 있다. 제1 유기층(VIA21)은 표시 영역(DA) 및 비표시 영역(NDA)에 중첩하고, 제2 화소 전극(CNE-D2) 및 제2 패드 전극(SD2)을 전면적으로 커버할 수 있다. 여기에서, 제1 패드 전극(SD1) 및 제2 패드 전극(SD2)은 다층구조로 제공될 수 있다. 제1 및 제2 패드 전극들(SD1, SD2)은 적어도 제1 내지 제3 메탈층들(ML1, ML2, ML3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 메탈층들(ML1, ML2, ML3)은 순서대로 티타늄층, 알루미늄층, 티타늄층의 구조로 제공될 수 있다. 제1 및 제2 패드 전극들(SD1, SD2)은 적어도 하나의 알루미늄층을 포함할 수 있다.
도 6c 내지 도 6e를 참조하여 본 발명의 일 실시예에 따른 애노드층(AEL)을 형성하는 단계를 설명한다.
도 6c 내지 도 6e에서, 제1 유기층(VIA21) 상에 이후 애노드층(AEL)을 형성하기 위한 예비 애노드층(P-AEL)을 형성할 수 있다. 예비 애노드층(P-AEL)은 애노드 전극부(P-AEP) 및 주변부(SR)를 포함할 수 있다. 일 실시예에서, 애노드 전극(AE)은 습식 식각(wet etching) 공정을 통해서 형성될 수 있다. 예비 애노드층(P-AEL)은 습식 식각 공정 중 에천트(ECH, etchant)와 접촉하면 접촉 부분(주변부, SR)은 식각되고 그 과정에서, 예비 애노드층(P-AEL)의 은 성분을 이온화하여 은 이온(Ag+)을 방출한다. 방출된 은 이온은 제2 패드 전극(SD2)의 메탈층들(ML1, ML2, ML3) 중 알루미늄층의 알루미늄(AL)과 갈바닉 반응을 진행하고 은 파티클(Ag P/C)이 패드 전극 주변에 석출되는 불량이 발생할 수 있다. 본 발명은 이러한 불량을 해결하기 위해 개시된다.
일 실시예에서, 본 발명의 애노드층(AEL)을 형성하는 단계는 화소 전극과 더불어 패드 전극들(SD)을 제1 유기층(VIA21)으로 커버한 이후에 진행될 수 있다. 기존에 패드 전극들이 노출된 상태에서 애노드 전극을 형성하는 단계가 진행되었음과 달리, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 패드 전극들(SD)이 제1 유기층(VIA21)에 의해 전면적으로 커버된 상태에서 애노드 전극(AE)을 형성하는 단계를 진행시킬 수 있다. 패드 전극들(SD)이 제1 유기층(VIA21)에 의해 커버된 상태라면 알루미늄층이 노출되지 않기 때문에 에천트(ECH)에 의해 예비 애노드층(P-AEL)으로부터 식각되면서 방출된 은 이온은 패드 전극 주변에서 갈바닉 반응을 일으키지 못한다. 따라서, 본 발명은 상기한 불량을 개선할 수 있다.
도 6c 및 도 6d에서, 애노드층(AEL)을 형성하는 단계는 예비 애노드층(P-AEL) 상에 포토레지스트층(PR)을 형성하는 단계를 포함한다. 포토레지스트층(PR)을 형성하는 단계는 예비 애노드층(P-AEL)의 애노드 전극부(P-AEP) 및 주변부(SR)를 모두 덮는 제1 포토레지스트층(미도시)을 형성하고, 노광 및 현상을 거쳐 제1 포토레지스트층에서 주변부(SR)에 중첩하는 일부분을 제거하여 애노드 전극부(P-AEP) 상의 포토레지스트층(PR)만을 남겨 놓을 수 있다. 포토레지스트층(PR)은 애노드 전극부(P-AEP) 외에 주변부(SR)를 모두 노출시킬 수 있다. 노출된 예비 애노드층(P-AEL)의 주변부(SR)를 제거하는 습식 식각 단계를 거치면 애노드 전극부(P-AEP) 및 애노드 전극부(P-AEP) 상에 배치된 포토레지스트층(PR)만이 남는다. 도 6e에서, 포토레지스트층(PR)을 제거하여 애노드 전극부(P-AEP)를 노출시키면 애노드 전극(AE)이 형성될 수 있다. 애노드 전극(AE)이 최종적으로 형성되는 습식 식각 공정 중에 패드 전극들(SD)은 제1 유기층(VIA21)에 의해 커버될 수 있다.
도 6f 내지 도 6h를 참조하면, 본 발명의 일 실시예는 애노드층을 형성한 이후에, 패드 전극들(SD)을 커버하고 있는 제1 유기층(VIA21)의 일부분을 제거할 수 있다. 이하, 도면을 참조하여 설명한다.
도 6f에서, 애노드층(AEL) 상에 애노드 전극(AE)의 적어도 일부분을 노출시키는 개구부가 정의된 평탄층(PDL)을 형성할 수 있다. 평탄층(PDL)은 화소 정의막에 해당할 수 있다. 평탄층(PDL)은 화소를 증착하기 위해 배치된다.
도 6g 및 도 6h를 참조하면, 평탄층(PDL)을 형성한 이후에 제1 유기층(VIA21)을 제거하는 식각 단계를 포함할 수 있다. 식각 단계는 건식 식각(dry etching) 단계에 해당할 수 있다. 앞서 설명한 것과 같이 패드 전극(SD)은 이후 모듈 공정에서 다른 전자 부품들과 결합하기 위해서 외부에 노출되어 있을 필요가 있다. 유기층 등에 의해 커버된 상태라면 접착력이 떨어져서 모듈 공정 진행이 불리하기 때문에, 본 발명의 일 실시예에 따른 표시 장치의 제조방법은 모듈 공정 전에 패드 전극(SD)을 덮고 있는 제1 유기층(VIA21)을 제거 하는 식각 단계를 포함할 수 있다. 일 실시예에서, 제1 유기층(VIA21)을 제거하는 식각 단계는 도 6f의 평탄층(PDL)을 형성하는 단계 이후에 모듈 공정 전에 진행될 수 있다.
일 실시예에 따른 제1 유기층(VIA21)의 제거를 위한 식각 단계는 별도로 추가되는 공정에 한정되지 않고, 표시 장치의 제조 과정에서 필수적으로 수행되는 다른 식각 공정을 이용하여 진행될 수 있다. 예를 들어, 표시 영역에 카메라 모듈 등을 노출시키는 모듈 홀이 포함된 HIAA(Hole In Active Area) 구조에서 모듈 홀을 형성하는 공정 중에 포함된 건식 식각(dry etching) 공정에 따라, 비표시 영역(NDA) 중 패드 영역(NDA-PA)에 중첩하는 제1 유기층(VIA21)은 제거될 수 있다.
일 실시예에서, 식각 단계는 제1 식각 단계 및 제2 식각 단계를 포함할 수 있다. 제1 식각 단계는 제1 유기층(VIA21)에서 건식 식각을 거쳐 제2 유기층(VIA22)을 형성할 수 있다. 제2 식각 단계는 제2 유기층(VIA22)에서 건식 식각을 다시 거쳐 제3 유기층(VIA2)을 형성할 수 있다. 제3 유기층(VIA2)은 도 5b의 제2 절연층(VIA2)과 대응될 수 있다. 제1 유기층(VIA21)은 제1 식각 단계에서 상부가 일부 제거될 수 있다. 제2 유기층(VIA22)은 제2 식각 단계에서 패드 영역(NDA-PA)과 중첩하는 부분이 제거되어 패드 전극들(SD)을 노출 시킬 수 있다. 제3 유기층(VIA2)은 패드 영역(NDA-PA)의 가장자리 일부 영역과 중첩하고, 패드 영역(NDA-PA)의 주위를 둘러싸도록 배치될 수 있다.
도 6f 및 도 6g에서, 제1 유기층(VIA21)의 두께(TH1)는 제2 유기층(VIA22)의 두께보다 클 수 있다. 예를 들어, 제1 유기층(VIA21)의 두께는 1.5 um 내지 2.0um 일 수 있고, 제2 유기층(VIA22)의 두께는 0.8um 내지 1.2um일 수 있다. 제2 유기층(VIA22)은 비표시 영역(NDA)에 배치될 수 있다.
도 6h 및 도 6i를 참조하면, 제3 유기층(VIA2)은 비표시 영역(NDA) 중에서 비패드 영역(NDA-NPA)에 중첩하는 제1 부분(VIA2-1) 및 패드 영역(NDA-PA)의 일부에 중첩하는 제2 부분(VIA2-2)을 포함할 수 있다. 제1 부분(VIA2-1)은 제1 식각 단계를 거치고 생성된 부분이고, 제2 부분(VIA2-2)은 제1 식각 단계 이후 제2 식각 단계까지 거쳐서 생성된 부분에 해당할 수 있다.
제2 부분(VIA2-2)은 제1 부분(VIA2-1)의 상면(SF1)으로부터 패드 전극(SD) 방향으로 연장되어 절연층(ILD)의 상면과 접하는 제2 면(SF2)을 포함할 수 있다. 제2 면(SF2)은 제2 부분(VIA2-2)의 빗면에 해당할 수 있다. 일 실시예에서, 제2 면(SF2)은 절연층(ILD)의 두께방향으로 오목한 곡면일 수 있다. 즉, 두번의 건식 식각(dry etching) 단계를 거쳐 형성된 제3 유기층(VIA2)에서 패드 영역(NDA-PA)의 식각 이후 남은 가장자리 부분인 제2 부분(VIA2-2)의 제2 면(SF2)은 절연층(ILD)의 두께방향으로 오목한 곡면의 형상을 가질 수 있다.
도 6i에서, 본 발명의 일 실시예는 평탄층(PDL) 상에 표시 영역(DA)에 중첩하는 발광층(EML)을 형성할 수 있다. 일 실시예에서, 발광층(EML) 상에 캐소드 전극(CE)을 포함할 수 있다. 발광층(EML), 애노드 전극(AE) 및 캐소드 전극(CE)은 발광소자(LD)를 정의할 수 있다. 제3 유기층(VIA2)은 도 5b의 제2 절연층(VIA2)에 대응될 수 있다. 다른 일 실시예에서, 제3 유기층(VIA2)은 발광층(EML) 형성 단계 이후에, 제1 유기층(VIA21)으로부터 형성될 수도 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DD: 표시 장치
DP: 표시패널
ILD: 절연층
DA: 표시 영역
NDA: 비표시 영역
CNE-D1: 제1 화소 전극
CNE-D2: 제2 화소 전극
SD1: 제1 패드 전극
SD2: 제2 패드 전극
AE: 애노드 전극
AEL: 애노드층
VIA21: 제1 유기층
VIA22: 제2 유기층
VIA2: 제3 유기층

Claims (20)

  1. 표시패널에 정의된 표시 영역 및 비표시 영역에 각각 중첩하고 절연층 상에 배치된 화소 전극 및 패드 전극을 커버하는 제1 유기층을 형성하는 단계;
    상기 제1 유기층 상에 상기 표시 영역에 중첩하는 애노드 전극을 포함하는 애노드층을 형성하는 단계;
    상기 애노드층 상에 상기 애노드 전극의 적어도 일부분을 노출시키는 개구부가 정의된 평탄층을 형성하는 단계;
    상기 비표시 영역에는 상기 패드 전극과 중첩하는 패드 영역 및 상기 패드 영역에 인접하는 비패드 영역이 정의되고, 상기 애노드층을 형성하는 단계 이후에 상기 제1 유기층에서 상기 패드 영역에 중첩하는 일부분을 제거하여 상기 패드 전극을 노출시키는 식각 단계; 및
    상기 평탄층 상에 상기 표시 영역에 중첩하는 발광층을 형성하는 단계를 포함하는 표시 장치의 제조방법.
  2. 제1항에 있어서, 상기 애노드층을 형성하는 단계는,
    상기 제1 유기층 상에 애노드 전극부 및 상기 애노드 전극부를 둘러싸는 주변부를 포함하는 예비 애노드층을 형성하는 단계;
    상기 예비 애노드층 상에 포토레지스트층을 형성하는 제1 포토 단계;
    상기 포토레지스트층에서 상기 예비 애노드층의 상기 주변부에 중첩하는 어느 일부분를 제거하여 상기 예비 애노드층의 상기 주변부를 노출시키는 제2 포토 단계;
    상기 노출된 예비 애노드층의 상기 주변부를 제거하여 상기 제1 유기층에서 상기 주변부와 중첩하는 일부분을 노출시키는 식각 단계; 및
    상기 예비 애노드층의 상기 애노드 전극부 상에 남아있는 상기 포토레지스트층의 다른 일부분을 제거하여 상기 예비 애노드층의 상기 애노드 전극부를 노출시키는 단계를 포함하는 표시 장치의 제조방법.
  3. 제2항에 있어서, 상기 애노드층을 형성하는 단계에서 상기 식각 단계는 습식 식각 단계인 것을 특징으로 하는 표시 장치의 제조방법.
  4. 제3항에 있어서, 상기 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극 상에 배치된 제2 패드 전극을 포함하고,
    상기 제2 패드 전극은,
    제1 메탈층;
    상기 제1 메탈층 상에 배치된 제2 메탈층; 및
    상기 제2 메탈층 상에 배치된 제3 메탈층을 포함하고,
    상기 제1 메탈층, 상기 제2 메탈층 및 상기 제3 메탈층 각각은 적어도 일부분이 노출된 표시 장치의 제조방법.
  5. 제4항에 있어서, 제1 메탈층, 상기 제2 메탈층 및 상기 제3 메탈층 중 적어도 어느 하나는 알루미늄층인 표시 장치의 제조방법.
  6. 제4항에 있어서, 상기 제2 패드 전극은 상기 제1 패드 전극 상에 직접 배치된 표시 장치의 제조방법.
  7. 제1항에 있어서, 상기 식각 단계는,
    상기 제1 유기층에서 상기 패드 영역에 중첩하는 일부분을 식각하여 제2 유기층을 형성하는 제1 식각 단계; 및
    상기 제2 유기층의 일부분을 식각하여 제3 유기층을 형성하는 제2 식각 단계를 포함하는 표시 장치의 제조방법.
  8. 제1항에 있어서, 상기 식각 단계는 건식 식각 단계인 것을 특징으로 하는 표시 장치의 제조방법.
  9. 제7항에 있어서, 상기 제2 유기층의 두께는 상기 제1 유기층의 두께보다 작은 표시 장치의 제조방법.
  10. 제7항에 있어서, 상기 제3 유기층은 상기 비패드 영역에 중첩하는 제1 부분 및 상기 제1 부분에서 연장되고 상기 패드 영역에 일부 중첩하는 제2 부분을 포함하며,
    상기 제1 부분은 상면인 제1 면을 포함하고,
    상기 제2 부분은 상기 제1 면으로부터 상기 패드 전극이 배치된 방향으로 상기 절연층의 상면까지 연장되는 제2 면을 포함하고,
    상기 제2 면은 상기 절연층의 두께 방향으로 오목한 곡면인 것을 특징으로 하는 표시 장치의 제조방법.
  11. 제1항에 있어서, 상기 애노드 전극은 은(Ag) 성분을 포함하는 것을 특징으로 하는 표시 장치의 제조방법.
  12. 제1항에 있어서, 상기 제1 유기층을 형성하는 단계에서 상기 제1 유기층은 상기 패드 전극을 전면적으로 커버하는 것을 특징으로 하는 표시 장치의 제조방법.
  13. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 표시패널을 포함하고,
    상기 표시패널은,
    베이스층 및 상기 베이스층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 상기 표시 영역에 중첩하는 화소 전극;
    상기 제1 절연층 상에 배치되고 상기 비표시 영역에 중첩하는 패드 전극; 및
    상기 제1 절연층 상에 배치되고, 상기 표시 영역 및 상기 비표시 영역의 일부와 중첩하는 제2 절연층을 포함하고,
    상기 비표시 영역은 상기 패드 전극이 배치된 패드 영역 및 상기 패드 전극이 미배치된 비패드 영역으로 구분되고,
    상기 제2 절연층은 상기 비패드 영역에 중첩하는 제1 부분 및 상기 제1 부분에서 연장되고 상기 패드 영역에 일부 중첩하는 제2 부분을 포함하며,
    상기 제2 부분은 상기 제1 부분의 상면으로부터 상기 패드 전극이 배치된 방향으로 상기 제1 절연층의 상면까지 연장되는 빗면을 포함하고,
    상기 빗면은 상기 제1 절연층의 두께 방향으로 오목한 곡면인 표시 장치.
  14. 제13항에 있어서, 상기 제2 절연층 상에 배치되고 상기 표시 영역에 중첩하는 애노드층을 더 포함하는 표시 장치.
  15. 제13항에 있어서, 상기 제2 절연층의 상기 제1 부분의 두께는 상기 표시 영역에 중첩하는 상기 제2 절연층의 일부분의 두께보다 작은 표시 장치.
  16. 제13항에 있어서, 상기 화소 전극은 상기 제1 절연층 상에서 상기 제2 절연층에 의해 커버되고, 상기 패드 전극은 상기 제1 절연층 상에서 노출된 것을 특징으로 하는 표시 장치.
  17. 제13항에 있어서, 상기 화소 전극은 제1 화소 전극 및 상기 제1 화소 전극 상에 배치된 제2 화소 전극을 포함하고,
    상기 표시패널은 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 제3 절연층을 더 포함하는 표시 장치.
  18. 제13항에 있어서, 상기 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극 상에 직접 배치된 제2 패드 전극을 포함하고, 상기 제2 패드 전극은 상기 제1 패드 전극을 커버하는 표시 장치.
  19. 제18항에 있어서, 상기 제2 패드 전극은 제1 메탈층;
    상기 제1 메탈층 상에 배치된 제2 메탈층; 및
    상기 제2 메탈층 상에 배치된 제3 메탈층을 포함하고,
    제1 메탈층, 상기 제2 메탈층 및 상기 제3 메탈층 각각은 적어도 일면이 노출된 표시 장치.
  20. 제19항에 있어서, 제1 메탈층, 상기 제2 메탈층 및 상기 제3 메탈층 중 적어도 어느 하나는 알루미늄층이고 나머지는 티타늄층인 표시 장치.
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