KR20210105096A - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 복수의 메모리 블록들을 포함하는 메모리 장치; 및 복수의 인덱스들 각각에 대응하는 복수의 리드 바이어스 세트들을 포함하는 리드 리트라이 테이블을 저장하고, 상기 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 상기 인덱스들의 오름차순으로 사용하여 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 리드 리트라이 동작 중 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트하고, 상기 업데이트된 리드 리트라이 테이블에 기초하여 후속 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 리트라이 테이블을 업데이트하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 리드 리트라이 동작 수행 중 리드 동작이 성공할 경우, 상기 리드 동작에서 사용된 리드 레벨들이 후속 리드 리트라이 동작에서 최우선 순위로 사용될 수 있도록 리드 리트라이 테이블을 업데이트할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 복수의 메모리 블록들을 포함하는 메모리 장치; 및 복수의 인덱스들 각각에 대응하는 복수의 리드 바이어스 세트들을 포함하는 리드 리트라이 테이블을 저장하고, 상기 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 상기 인덱스들의 오름차순으로 사용하여 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 리드 리트라이 동작 중 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트하고, 상기 업데이트된 리드 리트라이 테이블에 기초하여 후속 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 복수의 인덱스들 각각에 대응하는 복수의 리드 바이어스 세트들을 포함하는 리드 리트라이 테이블을 로드하는 단계; 상기 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 상기 인덱스들의 오름차순으로 사용하여 리드 리트라이 동작을 수행하는 단계; 상기 리드 리트라이 동작 수행 중 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트하는 단계; 및 상기 업데이트된 리드 리트라이 테이블에 기초하여 후속 리드 리트라이 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 리드 동작이 성공할 가능성이 높은 리드 레벨들을 우선적으로 사용할 수 있도록 리드 리트라이 테이블을 업데이트할 수 있다. 상기 메모리 시스템은 상기 업데이트된 리드 리트라이 테이블을 후속 리드 리트라이 동작에서 사용함으로써 리드 리트라이 동작에 수반되는 반복적인 리드 동작들의 횟수를 감소시킬 수 있으며, 리드 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4A 내지 도 4C는 각각 SLC, MLC 및 TLC 메모리 장치들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 5는 리드 에러가 발생할 경우에 일반적으로 수행되는 리드 동작들을 나타내는 순서도이다.
도 6은 리드 리트라이 테이블을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 방법을 나타낸 순서도이다.
도 8은 리드 리트라이 동작 및 리드 리트라이 테이블의 업데이트를 수행하는 방법을 나타내기 위한 순서도이다.
도 9A 및 도 9B은 리드 리트라이 동작 및 리드 리트라이 테이블의 업데이트를 수행하는 방법을 나타내는 상세 순서도이다.
도 10A은 업데이트된 리드 리트라이 테이블을 나타낸 도면이다.
도 10B는 TLC 메모리 장치에서 업데이트된 리트라이 테이블을 나타낸 도면이다.
도 11은 보조 리드 바이어스 세트를 생성하는 방법을 나타내는 순서도이다.
도 12는 에러비트들의 개수가 최소인 리드 레벨들을 검출하는 방법을 나타내는 도면이다.
도 13은 최소 에러 비트들의 개수에 대응하는 리드 레벨로 리드 리트라이 테이블을 업데이트 하는 방법을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조에 대해서는, 이하 도 2 및 도 3에서 보다 구체적으로 설명된다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 및 도 3를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
도 4A 내지 도 4C는 각각 SLC, MLC 및 TLC 메모리 장치들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
앞서 도 2를 참조하여 설명한 바와 같이, 도 4A는 메모리 셀들 각각이 하나의 비트로 프로그램되는 SLC 메모리 장치에서의 문턱 전압 산포를 나타내고, 도 4B는 메모리 셀들이 각각 2 비트로 프로그램 되는 MLC 메모리 장치에서의 문턱 전압 산포를 나타낸다. 또한, 도 4C는 메모리 셀들이 각각 3 비트로 프로그램되는 TLC 메모리 장치에서의 문턱 전압 산포를 나타낸다.
SLC 메모리 장치의 경우에, 메모리 셀들 각각은 프로그램된 데이터의 값에 따라, 도 4A와 같이 소거 상태(E) 및 프로그램 상태(P) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. 예를 들어, '1'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에, 소거 상태(E)를 나타내는 문턱 전압 산포를 갖고, '0'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에, 프로그램 상태(P)를 나타내는 문턱 전압 산포를 갖는다. 두 개의 셀 산포들(E, P) 사이의 전압 레벨로 설정된 리드 전압(R1)에 의해 두 개의 셀 산포들(E, P)이 식별될 수 있다. 예를 들어, 컨트롤러(130)는 메모리 셀들에 상기 리드 전압(R1)이 인가된 이후, 턴-온된 메모리 셀들을 소거 상태(E)로 식별하고, 턴-아웃된 메모리 셀들을 프로그램 상태(P)로 식별할 수 있다.
MLC 메모리 장치의 경우에, 메모리 셀들 각각은 프로그램된 데이터의 값에 따라, 도 4B와 같이 이레이즈 상태(E) 및 제1 내지 제3 프로그램 상태들(P1-P3) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. 예를 들어, 최상위 비트(Most Significant Bit: MSB)가 '1'의 값을 갖고, 최하위 비트(Least Significant Bit: LSB)도 '1'의 값을 갖는 2 비트의 데이터, 즉'11'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에, 소거 상태(E)를 갖는 문턱 전압 산포를 갖는다. 마찬가지 방식으로'01','00' 및 '10'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에 각각 제1 내지 제3 프로그램 상태들(P1-P3)을 갖는다.
LSB가 '1'의 값을 갖는 셀 산포들(E,P1)과 상기 LSB가 '0' 의 값을 갖는 셀 산포들(P2,P3)은 제1 및 제2 프로그램 상태들을 각각 나타내는 셀 산포들(P1,P2) 사이의 전압 레벨로 설정된 제2 리드 전압(R2)에 의해 식별될 수 있다. 예를 들어, 컨트롤러(130)는 메모리 셀들에 상기 제2 리드 전압(R2)이 인가된 이후, 턴-온된 메모리 셀들을 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태로 식별하고, 턴-아웃된 메모리 셀들을 제2 및 제3 프로그램 상태들(P2,P3) 중 하나의 상태로 식별할 수 있다.
MSB가 '1'의 값을 갖는 셀 산포들(E,P3)과 상기 MSB가 '0'의 값을 갖는 셀 산포들(P1,P2)은 제1 및 제3 리드 전압들(R1, R3)에 의해 식별될 수 있다. 예를 들어, 상기 제2 리드 전압(R2)에 의해 상기 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태를 갖는다고 식별된 메모리 셀들은 두 개의 셀 산포들(E,P1) 사이의 전압 레벨로 설정된 제1 리드 전압(R1)에 의해 식별될 수 있다. 컨트롤러(130)는 상기 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태를 갖는다고 식별된 메모리 셀들에 상기 제1 리드 전압(R1)이 인가된 이후, 턴-온된 메모리 셀들을 소거 상태(E)로 식별하고, 턴-아웃된 메모리 셀들을 제1 프로그램 상태(P1)로 식별할 수 있다. 마찬가지 방식으로, 컨트롤러(130)는 상기 제2 리드 전압(R2)에 의해 제2 및 제3 프로그램 상태들(P2,P3) 중 하나의 상태를 갖는다고 식별된 메모리 셀들에 제3 리드 전압(R3)를 인가하여 두 개의 셀 산포들(P2,P3)을 식별할 수 있다.
TLC 메모리 장치의 경우에, 메모리 셀들 각각은 프로그램된 데이터의 값에 따라, 도 4C와 같이 이레이즈 상태(E) 및 제1 내지 제7 프로그램 상태들(P1-P7) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. 예를 들어, 최상위 비트(Most Significant Bit: MSB), 센트럴 유효 비트(Central Significant Bit: CSB) 및 최하위 비트(Least Significant Bit: LSB)가 모두 '1'의 값을 갖는 3 비트의 데이터, 즉'111'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에, 소거 상태(E)를 갖는 문턱 전압 산포를 갖는다. 마찬가지 방식으로'011', '001', '000', '010', '110', '100' 및 '101'의 값을 갖는 데이터가 프로그램된 메모리 셀들의 경우에 각각 제1 내지 제7 프로그램 상태들(P1-P7)를 갖는다.
LSB가 '1'의 값을 갖는 셀 산포들(E,P1,P2 및 P7)과 상기 LSB가 '0' 의 값을 갖는 셀 산포들(P3-P6)은 제2 및 제3 프로그램 상태들을 각각 나타내는 셀 산포들(P2,P3) 사이의 전압 레벨로 설정된 제3 리드 전압(R3) 및 제6 및 제7 프로그램 상태들을 각각 나타내는 셀 산포들(P6,P7) 사이의 전압 레벨로 설정된 제7 리드 전압(R7)에 의해 식별될 수 있다.
CSB가 '1'의 값을 갖는 셀 산포들(E,P1,P4 및 P5)과 상기 CSB가 '0'의 값을 갖는 셀 산포들(P2,P3,P6 및 P7)은 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)에 의해 식별될 수 있다.
또한, MSB가 '1'의 값을 갖는 셀 산포들(E,P5-P7)과 상기 MSB가 '0'의 값을 갖는 셀 산포들(P1-P4)은 제1 및 제5 리드 전압들(R1 및 R5)에 의해 식별될 수 있다.
플래시 메모리의 리드 환경은 리드 디스터브 또는 플래시 메모리의 리텐션 특성 등에 의해 변화할 수 있으며, 상기 리드 환경이 변화됨에 따라 셀 산포가 이동할 수 있다. 도 4A 내지 도 4C를 참조하여 설명한 리드 전압들의 전압 레벨은 동일하게 유지된 상태에서 상기 리드 전압들을 인가하여 메모리 셀들에 저장된 데이터를 리드할 경우에, 프로그램 데이터와 다른 데이터로 리드되는 리드 에러가 발생할 수 있다. 앞서 도 1을 참조하여 설명한 EEC 유닛(138)은 상기 리드 에러를 검출하고 정정할 수 있다. 상기 EEC 유닛(138)에 의해 수행된 에러 정정에 의해서도 상기 리드 에러가 정정되지 아니할 경우에, 컨트롤러(130)는 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
도 5는 리드 에러가 발생할 경우에 일반적으로 수행되는 리드 동작들을 나타내는 순서도이다.
단계 S502에서, 컨트롤러는 호스트로부터 제공된 리드 커맨드에 응답하여 히스토리 리드 동작(HISTORY READ)을 수행할 수 있다. 상기 히스토리 리드 동작(HISTORY READ)은 상기 리드 커맨드에 대응하는 메모리 블록에 대한 이전의 리드 동작들 중 가장 최근에 성공한 리드 동작에 사용된 리드 레벨들(이하 히스토리 리드 레벨들)을 사용하여 수행하는 리드 동작을 의미한다. 메모리 블록들 별로 각각 서로 다른 히스토리 리드 레벨들을 가질 수 있으며, 컨트롤러는 상기 메모리 블록들 각각에 대응하는 히스토리 리드 레벨들을 상기 컨트롤러 내부의 메모리 또는 메모리 블록들에 저장할 수 있다.
단계 S504에서, 컨트롤러는 단계 S502에서 수행된 히스토리 리드 동작의 성공 여부를 판단할 수 있다. 구체적으로 컨트롤러는 리드된 데이터에 대한 ECC 디코딩을 수행하여 에러 정정이 가능할 경우에 상기 히스토리 리드 동작을 성공한 것으로 판단할 수 있으며, 상기 에러 정정이 불가능할 경우에 상기 히스토리 리드 동작을 실패한 것으로 판단할 수 있다.
시퀀셜 리드의 경우 동일 메모리 블록의 복수의 페이지들에 대해 순차적으로 리드 동작이 수행되므로, 현재 리드 동작에서 사용할 히스토리 레벨들이 비교적 최근에 업데이트된 경우가 많을 수 있다. 예를 들어, 호스트 워크로드가 시퀀셜인 경우에 컨트롤러는 리드 커맨드에 응답하여 하나의 메모리 블록에 포함된 페이지들에 대해 순차적으로 리드 동작을 수행하도록 메모리 장치를 제어할 수 있다. 상기 컨트롤러는 제1 메모리 블록의 제1 페이지에 대한 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 히스토리 리드 레벨들로 등록할 수 있으며, 후속 리드 동작인 상기 제1 메모리 블록의 제2 페이지에 대한 리드 동작에서 직전에 업데이트된 히스토리 리드 레벨을 사용할 수 있다. 따라서, 상기 시퀀셜 리드의 경우에 상기 히스토리 리드 레벨들을 사용한 리드 동작에서 에러가 발생할 확률을 낮을 수 있다.
반면에 랜덤 리드의 경우, 여러 메모리 블록들로부터 데이터를 리드하므로, 어떤 메모리 블록에 대한 히스토리 리드 레벨이 업데이트된 시점으로부터 오랜 시간이 지난 이후에 상기 메모리 블록에 대한 리드 요청이 수신될 수 있다. 상기 메모리 블록에 대한 히스토리 리드 레벨이 업데이트된 시점으로부터 상기 메모리 블록에 대한 리드 요청이 수신되는 동안 플래시 메모리의 리드 환경이 변화할 수 있으며, 상기 리드 환경 변화에 따라 셀 산포가 이동할 경우에 상기 히스토리 리드 레벨을 사용한 리드 동작은 리드 에러를 수반할 수 있다.
단계 S506에서, 컨트롤러는 히스토리 리드 동작이 실패할 경우에(단계 S504에서 'N'), 리드 리트라이 동작(READ RETRY)을 수행하도록 메모리 장치를 제어할 수 있다. 컨트롤러는 리드 리트라이 테이블로부터 히스토리 리드 레벨과 다른 리드 레벨로 상기 리드 커맨드에 대응하는 물리 주소에 프로그램된 데이터에 대한 리드가 재차 수행되도록 메모리 장치를 제어할 수 있다. 리드 리트라이 동작에 대해서는 도 6을 참조하여 보다 구체적으로 후술한다.
단계 S508에서, 컨트롤러는 단계 S506에서 수행된 리드 리트라이 동작의 성공 여부를 판단할 수 있다. 단계 S504와 마찬가지 방식으로 컨트롤러는 리드된 데이터에 대한 ECC 디코딩을 수행하여 에러 정정이 가능할 경우에 상기 리드 리트라이 동작을 성공한 것으로 판단할 수 있으며, 상기 에러 정정이 불가능할 경우에 상기 리드 리트라이 동작을 실패한 것으로 판단할 수 있다.
단계 S510에서, 컨트롤러는 리드 리트라이 동작이 실패할 경우에(단계 S508에서 'N'), 다양한 알고리즘에 기초하여 최적의 리드 전압을 탐색하는 이-부스트(eboost) 동작을 수행할 수 있다. 예를 들어, 컨트롤러는 가우시안 모델링 알고리즘에 따라 리드 전압이 인접한 문턱 전압 분포들 각각의 피크 값들의 중간 값을 갖도록 하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수 있다. 또한, 상기 컨트롤러는 특정 데이터를 적어도 2회 이상 리드하고, 상기 리드된 결과에 기초하여 상기 최적의 리드 전압을 탐색하는 상기 이-부스트 동작을 수행할 수도 있다. 컨트롤러는 상기 이-부스트 동작에 따라 검출한 최적의 리드 전압을 인가하여, 상기 요청 데이터를 다시 리드하도록 메모리 장치를 제어할 수 있다.
도 6은 리드 리트라이 테이블을 나타낸 도면이다.
도 6을 참조하면, 리드 리트라이 테이블(602)은 각 리드 바이어스 세트마다 리드 레벨들을 포함한다. 리드 바이어스 세트들 각각은 다수의 리드 레벨들을 포함할 수 있으며, 도 6은 일 예로 각 리드 바이어스 세트가 3개의 리드 레벨들(RB_MSB1, RB_LSB 및 RB_MSB2)을 포함한 경우를 나타낸다. 앞서 도 4B를 참조하여 설명한 바와 같이 MLC 메모리 장치의 경우 메모리 셀들 각각이 갖는 상태를 식별하기 위해 3개의 리드 레벨들이 필요하므로 상기 리드 바이어스 세트들 각각은 3개의 리드 레벨들을 포함할 수 있다.
MLC 메모리 장치의 경우에, 메모리 셀들 각각은 2개의 비트들을 갖는 데이터를 저장할 수 있으며 상기 비트들은 LSB 및 MSB를 포함할 수 있다. 복수의 메모리 셀들을 포함하는 물리 페이지는 개념적으로 제1 및 제2 논리 페이지들을 포함할 수 있으며, 상기 제1 및 제2 논리 페이지들은 각각 상기 LSB 및 MSB에 각각 대응하는 데이터를 저장할 수 있다. 컨트롤러는 제2 리드 레벨(RB_LSB)을 사용하여 상기 제1 논리 페이지에 포함된 메모리 셀들 각각에 저장된 데이터의 값을 식별할 수 있으며, 제1 및 제3 리드 레벨들(RB_MSB1 및 RB_MSB2)를 사용하여 제2 논리 페이지에 포함된 메모리 셀들 각각에 저장된 데이터의 값을 식별할 수 있다.
예를 들어, 컨트롤러(130)는 상기 제1 논리 페이지에 상기 제2 리드 레벨(RB_LSB)을 갖는 제2 리드 전압이 인가된 경우에 턴-온된 메모리 셀들의 LSB 데이터는 '1'의 값을 갖는다고 판단할 수 있다. 컨트롤러(130)는 상기 제2 논리 페이지에 제1 리드 레벨(RB_MSB1)을 갖는 제1 리드 전압이 인가된 경우에는 턴-오프되고, 제3 리드 레벨(RB_MSB2)을 갖는 제3 리드 전압이 인가된 경우에는 턴-온된 메모리 셀들의 MSB 데이터는 '0'의 값을 갖는다고 판단할 수 있다.
일 예로, 컨트롤러는 하나의 논리 페이지에 대한 리드 리트라이 동작이 성공할 때까지 인덱스의 오름차순에 따라 리드 레벨을 변경하여 리드 동작을 반복적으로 수행한 이후 나머지 논리 페이지들에 대한 리드 리트라이 동작을 수행할 수 있다. 예를 들어, 컨트롤러는 제1 리드 바이어스 세트(RBS1)에 포함된 제2 리드 레벨(R21)을 사용하여 제1 논리 페이지에 대한 리드 리트라이 동작을 수행하고, 상기 리드 리트라이 동작이 실패할 경우에 제2 리드 바이어스 세트(RBS2)에 포함된 제2 리드 레벨(R22)을 사용하여 상기 제1 논리 페이지에 대한 리드 리트라이 동작을 수행할 수 있다. 만약 상기 리드 리트라이 동작이 성공할 경우에 컨트롤러는 제1 리드 바이어스 세트(RBS1)에 포함된 제1 및 제3 리드 레벨들(R11 및 R31)을 사용하여 제2 논리 페이지에 대한 리드 리트라이 동작을 수행할 수 있다.
다른 일 예로, 컨트롤러는 리드 에러가 정정될 때까지, 하나의 리드 바이어스 세트의 리드 레벨에서부터 순차적으로, 다음 인덱스의 리드 레벨로 리드 레벨을 변경하여, 리드 리트라이 동작이 수행되도록 메모리 장치를 제어할 수 있다. 예를 들어, 리드 리트라이 테이블(602)은 제1 내지 제5 인덱스들 각각에 대응하는 제1 내지 제5 리드 바이어스 세트들(RBS1 내지 RBS5)을 포함하고, 컨트롤러는 제1 리드 바이어스 세트(RBS1)에 포함된 리드 레벨들(R11, R21 및 R31)을 사용하여 리드 리트라이 동작을 수행할 수 있다. 만약 상기 리드 리트라이 동작이 실패한 경우에, 제2 리드 바이어스 세트(RBS2)에 포함된 리드 레벨들(R12, R22 및 R32)을 사용하여 다시 리드 리트라이 동작을 수행할 수 있다. 컨트롤러는 상기 리드 리트라이 테이블(602)을 메모리 장치에 포함된 모든 메모리 블록들에 대한 리드 리트라이 동작을 수행할 때 사용할 수 있다.
전술한 바와 같이 컨트롤러는 인덱스들의 오름차순으로 상기 인덱스들에 각각 대응하는 리드 바이어스 세트들에 포함된 리드 레벨들을 사용하여 반복적으로 리드 동작을 수행하는 리드 리트라이 동작을 수행하도록 메모리 장치를 제어할 수있다. 일반적으로 리드 리트라이 테이블에 포함된 인덱스들 각각에 대응하는 리드 바이어스 세트들은 고정된 값일 수 있다. 예를 들어, 리드 리트라이 테이블(602)에서 최우선 순위를 갖는 제1 리드 바이어스 세트(RBS1)에 포함된 리드 레벨들(R11, R21 및 R31)은 리드 리트라이 동작이 수행될 때마다 항상 우선적으로 사용될 수 있다. 리드 리트라이 동작은 리드 에러가 정정될 때까지 반복적으로 수행되는 복수의 리드 동작들을 포함할 수 있으므로, 리드 리트라이 동작이 성공할 때까지 사용되는 리드 바이어스 세트들의 개수는 리드 동작의 성능 및 속도와 직결될 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 리드 리트라이 동작이 성공할 경우에, 성공한 리드 동작에서 사용된 리드 레벨들을 후속 리드 리트라이 동작에서 최우선적으로 사용함으로써 리드 리트라이 동작에 소요되는 시간을 줄일 수 있다. 또한, 본 발명의 일 실시예에 따르면, 메모리 블록에 포함된 페이지들 각각에 대한 리드 동작들로부터 발생한 에러 비트들의 개수를 계산하고, 최소값을 갖는 에러 비트들의 개수에 대응하는 리드 레벨들을 포함하는 리드 바이어스 세트를 생성하여 상기 리드 리트라이 테이블에 추가할 수 있다. 리드 동작이 성공할 가능성이 높고, 적은 개수의 에러 비트들을 야기하는 리드 레벨을 리드 리트라이 동작 시 최우선적으로 사용함으로써 리드 동작을 보다 빠르고 정확하게 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 방법을 나타낸 순서도이다.
단계 S702에서, 컨트롤러(130)는 히스토리 리드 동작이 실패한 경우에 제1 리드 커맨드에 대한 제1 리드 리트라이 동작(READ RETRY1)을 수행하도록 메모리 장치(150)를 제어할 수 있다. 컨트롤러(150)는 앞서 도 6을 참조하여 설명한 바와 같이, 리드 리트라이 테이블(602)에 기록된 리드 바이어스 세트들에 포함된 리드 레벨들을 순차적으로 사용하여 리드 동작들을 반복적으로 수행하는 제1 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S704에서, 컨트롤러(130)는 단계 S702에서 수행한 제1 리드 리트라이 동작의 성공 여부를 판단할 수 있다. 컨트롤러(130)는 제1 리드 리트라이 동작에 따라 리드된 데이터에 대해 ECC 디코딩을 수행하여 에러 정정이 가능할 경우에 제1 리드 리트라이 동작이 성공한 것으로 판단할 수 있다. 제1 리드 리트라이 동작을 수행하는 상세 방법 및 제1 리드 리트라이 동작의 성공여부를 판단하는 상세 방법에 대해서는 도 9A를 참조하여 후술한다.
단계 S706에서, 컨트롤러(130)는 제1 리드 리트라이 동작이 성공할 경우에(단계 S704에서 'Y'), 리드 리트라이 테이블(RRT)을 업데이트할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 리드 리트라이 동작이 성공한 경우에, 상기 제1 리드 리트라이 동작에 사용된 리드 레벨들이 후속 리드 리트라이 동작에서 최우선적으로 사용될 수 있도록 리드 리트라이 테이블(RRT)을 업데이트할 수 있다. 예를 들어, 제3 리드 바이어스 세트에 포함된 리드 레벨들을 사용하여 수행한 제1 리드 리트라이 동작이 성공한 경우에, 컨트롤러(130)는 상기 리드 레벨들을 제1 리드 바이어스 세트에 포함시킴으로써, 후속 리드 리트라이 동작에서 상기 리드 리벨들을 최우선적으로 사용하여 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 리드 리트라이 테이블(RRT)을 업데이트하는 상세 방법에 대해서는 도 9B을 참조하여 후술한다.
단계 S708에서, 컨트롤러(130)는 호스트(102)로부터 후속 리드 커맨드(READ CMD)를 수신할 수 있다. 상기 리드 커맨드(READ CMD)에 대응하는 물리 주소는 상기 제1 리드 리트라이 동작이 수행된 메모리 블록과 동일한 메모리 블록을 가리킬 수도 있고, 다른 메모리 블록을 가리킬 수도 있다.
단계 S710에서, 컨트롤러(130)는 상기 후속 리드 커맨드(READ CMD)에 응답하여 히스토리 리드 동작(HISTORY READ)을 수행하고, 상기 히스토리 리드 동작(HISTORY READ)이 실패할 경우에, 단계 S706에서 업데이트된 리드 리트라이 테이블을 사용하여 제2 리드 리트라이 동작(READ RETRY2)을 수행하도록 메모리 장치(150)를 제어할 수 있다. 웨어-레벨링 동작에 따라 메모리 장치(150)에 포함된 메모리 블록들 간 마모 정도가 비슷하거나, 상기 메모리 블록들 간 리텐션이 진행된 정도가 비슷한 경우에, 직전에 성공적으로 수행된 리드 리트라이 동작에서 사용된 리드 레벨들을 후속 리드 리트라이 동작에 사용할 경우 리드 동작이 성공할 가능성은 높아질 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)를 리드 리트라이 동작이 성공할 때마다 성공한 리드 리트라이 동작에 사용된 리드 레벨들이 후속 리드 리트라이 동작에서 최우선적으로 사용될 수 있도록 리드 리트라이 테이블을 업데이트할 수 있다. 컨트롤러(130)는 후속 리드 커맨드에 대한 리드 리트라이 동작을 수행할 때 상기 업데이트된 리드 리트라이 테이블을 사용함으로써 리드 동작의 속도 및 정확도를 향상시킬 수 있다.
도 8은 리드 리트라이 동작 및 리드 리트라이 테이블의 업데이트를 수행하는 방법을 나타내기 위한 순서도이다.
도 8은 일 예로 앞서 도 6을 참조하여 설명한 바와 마찬가지로 리드 리트라이 테이블에 포함된 리드 바이어스 세트들 각각이 3개의 리드 레벨들(RB_MSB1, RB_LSB 및 RB_MSB2)을 포함한 경우를 나타낸다.
단계 S802에서, 컨트롤러(130)는 제1 논리 페이지(LSB PAGE)에 대한 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 상기 제1 논리 페이지(LSB PAGE)는 전술한 바와 같이 MSB 메모리 장치에서 LSB에 대응하는 데이터를 저장하는 메모리 셀들의 집합으로 정의할 수 있다. 컨트롤러(130)는 앞서 도 6을 참조하여 설명한 리드 리트라이 테이블(602)에서 제2 리드 레벨(RB_LSB)을 인덱스의 오름차순에 따라 순차적으로 사용하여 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
컨트롤러(130)는 데이터가 리드될 때마다 리드된 데이터에 대해 ECC 디코딩을 수행하여 리드 리트라이 동작의 성공 여부를 판단할 수 있다. 컨트롤러(130)는 리드 리트라이 동작이 성공할 경우에, 상기 리드 리트라이 동작에 사용된 리드 레벨에 대한 정보를 추후 단계 S806에서 수행될 리드 리트라이 테이블 업데이트 동작을 위해 별도로 저장할 수 있다. 예를 들어, 제4 리드 바이어스 세트(RBS4)에 포함된 제2 리드 레벨(R24)을 사용한 리드 리트라이 동작이 성공한 경우에, 상기 제2 리드 레벨(R24)에 대한 정보를 메모리(144) 또는 메모리 블록에 저장할 수 있다.
단계 S804에서, 컨트롤러(130)는 제1 논리 페이지에 대한 리드 리트라이 동작이 성공할 경우에, 제2 논리 페이지(MSB PAGE)에 대란 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 상기 제2 논리 페이지(MSB PAGE)는 전술한 바와 같이 MSB 메모리 장치에서 MSB에 대응하는 데이터를 저장하는 메모리 셀들의 집합으로 정의할 수 있다. 컨트롤러(130)는 앞서 도 6을 참조하여 설명한 리드 리트라이 테이블(602)에서 제1 및 제3 리드 레벨들(RB_MSB1 및 RB_MSB2)을 인덱스의 오름차순에 따라 순차적으로 사용하여 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
컨트롤러(130)는 데이터가 리드될 때마다 리드된 데이터에 대해 ECC 디코딩을 수행하여 리드 리트라이 동작의 성공 여부를 판단할 수 있다. 컨트롤러(130)는 리드 리트라이 동작이 성공할 경우에, 상기 리드 리트라이 동작에 사용된 리드 레벨에 대한 정보를 추후 단계 S808에서 수행될 리드 리트라이 테이블 업데이트 동작을 위해 별도로 저장할 수 있다. 예를 들어, 제2 리드 바이어스 세트(RBS2)에 포함된 제1 및 제3 리드 레벨들(R12,R32)을 사용한 리드 리트라이 동작이 성공한 경우에, 상기 제1 및 제3 리드 레벨들(R12,R32)에 대한 정보를 메모리(144) 또는 메모리 블록에 저장할 수 있다.
단계 S806에서, 컨트롤러(130)는 제2 논리 페이지에 대한 리드 리트라이 동작이 성공할 경우에, 리드 리트라이 테이블(602)의 제2 리드 레벨(RB_LSB)를 업데이트할 수 있다. 구체적으로 컨트롤러(130)는 단계 S802에서 저장한 제2 리드 레벨(R24)에 대한 정보에 기초하여, 리드 리트라이 테이블(602)에 포함된 제1 리드 바이어스 세트(RBS1)가 상기 제2 리드 레벨(R24)을 포함하도록 상기 리드 리트라이 테이블(602)을 업데이트할 수 있다.
단계 S808에서, 컨트롤러(130)는 리드 리트라이 테이블(602)의 제1 및 제3 리드 레벨들(RB_MSB1 및 RB_MSB2)을 업데이트할 수 있다. 구체적으로 컨트롤러(130)는 단계 S804에서 저장한 제1 및 제3 리드 레벨들(R12,R32)에 대한 정보에 기초하여, 리드 리트라이 테이블(602)에 포함된 제1 리드 바이어스 세트(RBS1)가 상기 제1 및 제3 리드 레벨들(R12,R32)을 포함하도록 상기 리드 리트라이 테이블(602)을 업데이트할 수 있다.
도 9A 및 도 9B은 리드 리트라이 동작 및 리드 리트라이 테이블의 업데이트를 수행하는 방법을 나타내는 상세 순서도이다.
도 9A를 참조하면, 앞서 도 8을 참조하여 설명한 단계 S802는 단계 S902 내지 단계 S908을 포함할 수 있으며, 단계 S804는 단계 S910 내지 단계 S916을 포함할 수 있다.
단계 S902에서, 컨트롤러(130)는 리드 리트라이 테이블에 기초하여 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 순차적으로 사용하여 제1 논리 페이지에 대해 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 도 9A는 리드 리트라이 테이블에 총 n개의 리드 바이어스 세트들이 포함된 경우로 설명하며, 앞서 도 6을 참조하여 설명한 리드 리트라이 테이블(602)의 경우에 상기 n은 '5'의 값을 가질 수 있다. 컨트롤러(130)는 i번째 리드 바이어스 세트(RBSi)의 제2 리드 전압(RB_LSB)를 사용하여 수행한 리드 동작이 실패할 때마다 i를 '1'의 값만큼 증가시킬 수 있다. 컨트롤러(130)는 제1 논리 페이지에 대한 리드 리트라이 동작이 성공할 때까지 리드 바이어스 세트를 달리 적용하여 리드 동작을 반복적으로 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S904에서, 컨트롤러(130)는 제i 번째 리드 바이어스 세트(RBSi)의 제2 리드 전압(RB_LSB)를 사용하여 제1 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 초기 단계에서, 컨트롤러(130)는 제1 리드 바이어스 세트(RBS1)의 제2 리드 전압(R21)을 사용하여 제1 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S906에서, 컨트롤러(130)는 단계 S904에서 리드된 LSB 데이터에 대해 ECC 디코딩을 수행할 수 있다. 상기 컨트롤러(130)는 에러 정정이 가능한 경우에 상기 리드 동작을 성공한 것으로 판단할 수 있으며, 에러 정정이 불가능한 경우에 상기 리드 동작을 실패한 것으로 판단할 수 있다. 컨트롤러(130)는 리드 동작이 실패한 경우에(단계 S906에서 'N'), 다시 단계 S904로 돌아가 제2 리드 바이어스 세트(RBS2)의 제2 리드 전압(R22)을 사용하여 제1 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S908에서, 컨트롤러(130)는 단계 S904에서 수행한 리드 동작이 성공할 경우에(단계 S906에서 'Y'), 상기 리드 동작에서 사용된 제2 리드 레벨(RB_LSB OF RBSi)을 제1 우선 순위 레벨(PRB1)로 저장할 수 있다.
단계 S910에서, 컨트롤러(130)는 리드 리트라이 테이블에 기초하여 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 순차적으로 사용하여 제2 논리 페이지에 대해 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 컨트롤러(130)는 j번째 리드 바이어스 세트(RBSj)의 제1 및 제3 리드 전압들(RB_MSB1,2)을 사용하여 수행한 리드 동작이 실패할 때마다 j를 '1'의 값만큼 증가시킬 수 있다. 컨트롤러(130)는 제2 논리 페이지에 대한 리드 리트라이 동작이 성공할 때까지 리드 바이어스 세트를 달리 적용하여 리드 동작을 반복적으로 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S912에서, 컨트롤러(130)는 제j 번째 리드 바이어스 세트(RBSj)의 제1 및 제3 리드 전압(RB_MSB1,2)를 사용하여 제2 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 초기 단계에서, 컨트롤러(130)는 제1 리드 바이어스 세트(RBS1)의 제1 및 제3 리드 전압들(R11,R13)을 사용하여 제2 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S914에서, 컨트롤러(130)는 단계 S912에서 리드된 MSB 데이터에 대해 ECC 디코딩을 수행할 수 있다. 상기 컨트롤러(130)는 에러 정정이 가능한 경우에 상기 리드 동작을 성공한 것으로 판단할 수 있으며, 에러 정정이 불가능한 경우에 상기 리드 동작을 실패한 것으로 판단할 수 있다. 컨트롤러(130)는 리드 동작이 실패한 경우에(단계 S914에서 'N'), 다시 단계 S912로 돌아가 제2 리드 바이어스 세트(RBS2)의 제1 및 제3 리드 전압들(R12, R32)을 사용하여 제2 논리 페이지에 대한 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S916에서, 컨트롤러(130)는 단계 S912에서 수행한 리드 동작이 성공할 경우에(단계 S914에서 'Y'), 상기 리드 동작에서 사용된 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBSj)을 제2 우선 순위 레벨(PRB2)로 저장할 수 있다.
도 9B를 참조하면, 앞서 도 8을 참조하여 설명한 단계 S806은 단계 S918 내지 단계 S926을 포함할 수 있고, 단계 S808은 단계 S928 내지 단계 S936을 포함할 수 있다.
단계 S918에서, 컨트롤러(130)는 리드 리트라이 테이블에서, 단계 S908에서 제1 우선 순위 레벨로 설정된 리드 레벨들에 대응하는 인덱스보다 작거나 같은 값을 갖는 인덱스들에 각각 대응하는 리드 레벨들에 대해 현재 우선순위보다 각각 단위 인덱스만큼 낮은 우선순위를 부여할 수 있다.
단계 S920에서, 컨트롤러(130)는 단계 S908에서 제1 우선 순위 레벨로 설정된 리드 레벨들에 대응하는 인덱스(i)가 '2'보다 크거나 같은지 판단할 수 있다. 상기 인덱스(i)가 '2'보다 작은 경우에, 리드 리트라이 테이블의 최우선 순위 인덱스에 대응하는 리드 레벨을 사용하여 리드 리트라이 동작이 성공한 경우에 해당하므로, 리드 리트라이 테이블은 업데이트 전후로 변화가 없을 수 있다.
단계 S922에서 컨트롤러(130)는 상기 인덱스(i)가 '2'의 값 이상인 경우에(단계 S920에서 'Y'), 'k'번째 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBSk)를 'k-1'번째 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBSk-1)로 설정할 수 있다. 상기 k-1'번째 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBSk-1)은 리드 리트라이 테이블이 업데이트되기 이전의 초기 리드 리트라이 테이블에서의 리드 레벨을 의미할 수 있다. 예를 들어, 컨트롤러(130)는'k'가 초기값인 2인 경우에, 제2 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBS2)을 제1 인덱스에 대응하는 제2 리드 레벨(R21)로 설정할 수 있으며, 'k'가 3인 경우에, 제3 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBS3)을 제2 인덱스에 대응하는 제2 리드 레벨(R22)로 설정할 수 있다.
단계 S924에서, 컨트롤러(130)는 'k'와 'i'가 일치하는지 여부를 판단할 수 있다. 컨트롤러(130)는 'k'와 'i'가 일치하지 않을 경우에(단계 S924에서 'N') 'k'를 '1'의 값만큼 증가시키면서 'k'와 'i'가 일치할 때까지 단계 S920내지 단계 S922를 반복하여 수행할 수 있다.
단계 S926에서, 컨트롤러(130)는 'k'와 'i'가 일치할 경우에(단계 S924에서 'Y'), 제1 리드 바이어스 세트의 제2 리드 레벨(RB_LSB OF RBS1)을 단계 S908에서 저장한 제1 우선 순위 레벨(PRB1)로 설정할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제1 논리 페이지에 대한 리드 리트라이 동작 수행 중 리드 동작이 성공할 경우에, 상기 리드 동작에서 사용된 리드 레벨을 리드 리트라이 테이블의 최우선 순위 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트할 수 있다.
단계 S928에서, 컨트롤러(130)는 리드 리트라이 테이블에서, 단계 S916에서 제2 우선 순위 레벨로 설정된 리드 레벨들에 대응하는 인덱스보다 작거나 같은 값을 갖는 인덱스들에 각각 대응하는 리드 레벨들에 대해 현재 우선순위보다 각각 단위 인덱스만큼 낮은 우선순위를 부여할 수 있다.
단계 S930에서, 컨트롤러(130)는 단계 S928에서 제2 우선 순위 레벨로 설정된 리드 레벨들에 대응하는 인덱스(j)가 '2'보다 크거나 같은지 판단할 수 있다. 상기 인덱스(j)가 '2'보다 작은 경우에, 리드 리트라이 테이블의 최우선 순위 인덱스에 대응하는 리드 레벨을 사용하여 리드 리트라이 동작이 성공한 경우에 해당하므로, 리드 리트라이 테이블은 업데이트 전후로 변화가 없을 수 있다.
단계 S932에서 컨트롤러(130)는 상기 인덱스(j)가 '2'의 값 이상인 경우에(단계 S930에서 'Y'), 'l'번째 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBSl)를 각각 'l-1'번째 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBSl-1)로 설정할 수 있다. 상기 l-1'번째 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBSl-1)은 리드 리트라이 테이블이 업데이트되기 이전의 초기 리드 리트라이 테이블에서의 리드 레벨을 의미할 수 있다. 예를 들어, 컨트롤러(130)는'k'가 초기값인 2인 경우에, 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS2)을 제1 인덱스에 대응하는 제1 및 제3 리드 레벨들(R11,R31)로 설정할 수 있으며, 'k'가 3인 경우에, 제3 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS3)을 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(R12,R32)로 설정할 수 있다.
단계 S934에서, 컨트롤러(130)는 'l'와 'j'가 일치하는지 여부를 판단할 수 있다. 컨트롤러(130)는 'l'와 'j'가 일치하지 않을 경우에(단계 S934에서 'N') 'l'를 '1'의 값만큼 증가시키면서 'k'와 'i'가 일치할 때까지 단계 S930내지 단계 S932를 반복하여 수행할 수 있다.
단계 S936에서, 컨트롤러(130)는 'l'와 'j'가 일치할 경우에(단계 S934에서 'Y'), 제1 리드 바이어스 세트의 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS1) 각각을 단계 S916에서 저장한 제2 우선 순위 레벨(PRB2)로 설정할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 제2 논리 페이지에 대한 리드 리트라이 동작 수행 중 리드 동작이 성공할 경우에, 상기 리드 동작에서 사용된 리드 레벨을 리드 리트라이 테이블의 최우선 순위 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트할 수 있다.
도 10A는 업데이트된 리드 리트라이 테이블을 나타낸 도면이다.
설명의 편의를 위해, 도 6에 도시된 리드 리트라이 테이블(602)을 사용하여 수행된 리드 리트라이 동작에서, 제4 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBS4)를 사용한 제1 논리 페이지에 대한 리드 동작이 성공하고, 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS2)를 사용한 제2 논리 페이지에 대한 리드 동작이 성공한 경우로 설명한다.
컨트롤러(130)는 제4 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBS4)를 사용한 제1 논리 페이지에 대한 리드 동작이 성공한 경우에, 제2 내지 제4 인덱스에 대응하는 제2 리드 레벨들(RB_LSB OF RBS2-4)을 각각 제1 내지 제3 인덱스에 대응하는 제2 리드 레벨들(R21,R22,R23)로 설정할 수 있다. 또한, 컨트롤러(130)는 제1 인덱스에 대응하는 제2 리드 레벨(RB_LSB OF RBS1)을 상기 제4 인덱스에 대응하는 제2 리드 레벨(R24)로 설정할 수 있다.
마찬가지 방식으로 컨트롤러(130)는 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS2)를 사용한 제2 논리 페이지에 대한 리드 동작이 성공한 경우에, 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(RB_MSB1,2 OF RBS2)을 각각 제1 인덱스에 대응하는 제1 및 제3 리드 레벨들(R11,R31)로 설정할 수 있다. 또한, 컨트롤러(130)는 제1 인덱스에 대응하는 제1 및 제3 리드 레벨(RB_MSB1,2 OF RBS1)을 각각 상기 제2 인덱스에 대응하는 제1 및 제3 리드 레벨들(R12, R32)로 설정할 수 있다.
도 10B는 TLC 메모리 장치에서 업데이트된 리트라이 테이블을 나타낸 도면이다.
도 10B에 도시된 제1 리드 리트라이 테이블(1004)은 TLC 메모리 장치에 초기 상태의 리드 리트라이 테이블을 나타내고, 제2 리드 리트라이 테이블(1006)은 상기 제1 리드 리트라이 테이블(1004)에 대해 업데이트가 수행된 이후의 리드 리트라이 테이블을 나타낸다. 설명의 편의를 위해 제1 내지 제3 논리 페이지들은 각각 LSB, CSB, 및 MSB 데이터를 저장할 수 있으며, 제1 내지 제3 논리 페이지들에 대한 리드 리트라이 동작들은 각각 제4 리드 바이어스 세트(RBS4), 제1 리드 바이어스 세트(RBS1) 및 제2 리드 바이어스 세트(RBS2)에 포함된 리드 레벨들을 사용한 리드 동작에서 성공한 경우로 설명한다.
도 10B에 도시된 제2 리드 리트라이 테이블(1006)을 참조하면, 제1 논리 페이지에 대응하는 제3 및 제7 리드 레벨들(RB_LSB1 및 RB_LSB2)의 경우에, 제2 리드 리트라이 테이블(1006)에서 제1 리드 바이어스 세트(RBS1)의 제3 및 제7 리드 레벨들(RB_LSB1 및 RB_LSB2)이 제1 리드 리트라이 테이블(1004)에서의 제4 리드 바이어스 세트(RBS4)에 포함된 제3 및 제7 리드 레벨들(R34 및 R74)로 변경된 것을 확인할 수 있다.
마찬가지로, 제2 논리 페이지에 대응하는 제2, 제4 및 제6 리드 레벨들(RB_CSB1 내지 RB_CSB3)의 경우에, 제2 리드 리트라이 테이블(1006)에서 제1 리드 바이어스 세트(RBS1)의 제2, 제4 및 제6 리드 레벨들(RB_CSB1 내지 RB_CSB3)이 제1 리드 리트라이 테이블(1004)에서의 제1 리드 바이어스 세트(RBS1)에 포함된 제2, 제4 및 제6 리드 레벨들(R21, R41 및 R61)로 유지된 것을 확인할 수 있다.
또한, 제3 논리 페이지에 대응하는 제1 및 제5 리드 레벨들(RB_MSB1 및 RB_MSB2)의 경우에, 제2 리드 리트라이 테이블(1006)에서 제1 리드 바이어스 세트(RBS1)의 제1 및 제5 리드 레벨들(RB_MSB1 및 RB_MSB2)이 제1 리드 리트라이 테이블(1004)에서의 제2 리드 바이어스 세트(RBS2)에 포함된 제1 및 제5 리드 레벨들(R12 및 R52)로 변경된 것을 확인할 수 있다.
도 11은 보조 리드 바이어스 세트를 생성하는 방법을 나타내는 순서도이다.
단계 S1102에서, 컨트롤러(130)는 메모리 블록에 포함된 페이지들 각각에 대한 리드 동작들로부터 발생한 에러 비트들의 개수에 기초하여 에러 비트들의 개수가 최소인 리드 동작에 사용된 리드 레벨(MIN_ERROR)을 검출할 수 있다. 구체적으로 컨트롤러(130)는 상기 페이지들 각각에 포함된 제1 논리 페이지들 각각에 대한 리드 리트라이 동작에 따라 발생한 에러 비트들의 개수에 대한 제1 최소값을 구할 수 있다. 또한, 상기 컨트롤러(130)는 상기 페이지들 각각에 포함된 제2 논리 페이지들 각각에 대한 리드 리트라이 동작에 따라 발생한 에러 비트들의 개수에 대한 제2 최소값을 구할 수 있다.
단계 S1104에서, 컨트롤러(130)는 단계 S1102에서 구한 제1 및 제2 최소값들 각각에 대응하는 리드 레벨들을 조합하여 보조 리드 바이어스 세트(RBS_SUB)를 생성할 수 있다. 컨트롤러(130)는 상기 보조 리드 바이어스 세트(RBS_SUB)의 제2 리드 레벨을 상기 제1 최소값에 대응하는 리드 레벨로 설정할 수 있다. 또한, 컨트롤러(130)는 상기 보조 리드 바이어스 세트(RBS_SUB)의 제1 및 제3 리드 레벨들을 각각 상기 제2 최소값에 대응하는 리드 레벨들로 설정할 수 있다.
단계 S1106에서, 컨트롤러(130)는 단계 S1104에서 생성한 보조 리드 바이어스 세트(RBS_SUB)를 리드 리트라이 테이블에 추가하여 상기 리드 리트라이 테이블을 업데이트할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 보조 리드 바이어스 세트(RBS_SUB)가 후순위 리드 동작에서 최우선 순위로 사용되도록 상기 리드 리트라이 테이블을 업데이트할 수 있다. 예를 들어, 컨트롤러(130)는 상기 보조 리드 바이어스 세트(RBS_SUB)가 제1 인덱스에 대응되도록 상기 리드 리트라이 테이블을 업데이트할 수 있다.
단계 S1108에서, 컨트롤러(130)는 단계 S1106에서 업데이트된 리드 리트라이 테이블을 사용하여 후속 리드 리트라이 동작(SUBSEQUENT READ)을 수행하도록 메모리 장치(150)를 제어할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 어떤 메모리 블록에 대해 수행된 리드 리트라이 동작에 따라 발생한 에러 비트들의 개수의 최소값을 구하고, 상기 최소값에 대응하는 리드 레벨로 구성된 리드 바이어스 세트를 리드 리트라이 테이블에서 최우선 순위로 사용되도록 상기 리드 리트라이 테이블을 업데이트할 수 있다. 따라서, 컨트롤러(130)는 상기 업데이트된 리드 리트라이 테이블을 후속 리드 리트라이 동작에서 사용함으로써 리드 리트라이에 수반되는 반복적인 리드 횟수를 줄이고, 리드 동작들 각각에서 발생하는 에러 비트들의 개수를 줄일 수 있다.
도 12는 에러비트들의 개수가 최소인 리드 레벨들을 검출하는 방법을 나타내는 도면이다.
컨트롤러(130)는 리드 리트라이 동작을 수행할 때마다 각각의 리드 동작에 따라 발생한 에러 비트들의 개수를 테이블(1202)의 형태로 저장할 수 있다. 컨트롤러(130)는 메모리 블록들 각각에 대응하는 복수의 테이블들을 저장할 수 있으며, 도 12에 도시된 테이블(1202)은 특정 메모리 블록에 대한 예시일 수 있다. 컨트롤러(130)는 주기적으로 최소 에러 비트들의 개수를 검출할 수 있으며, 일 예로 어떤 메모리 블록의 마지막 페이지가 리드되었을 때 상기 최소 에러 비트들의 개수를 검출할 수 있다.
상기 테이블(1202)은 복수의 논리 페이지들에 대해 리드 리트라이 테이블에 포함된 리드 레벨들을 사용하여 수행된 리드 리트라이 동작에 따라 발생한 에러 비트들의 개수들을 포함할 수 있다. 예를 들어, 상기 테이블(1202)을 참조하면, 어떤 메모리 블록의 제 m번째 페이지(PAGE m)의 제1 논리 페이지(LSB)를 리드 리트라이 테이블의 제5 리드 바이어스 세트(RBS5)에 포함된 제2 리드 레벨로 리드하여 발생한 에러 비트들의 개수는 'Em25'일 수 있다.
컨트롤러(130)는 논리 페이지 별로 최소값을 갖는 에러 비트들을 검출할 수 있다. 예를 들어, 제1 논리 페이지(LSB)에 대한 에러 비트들의 개수(E121 내지 En25) 중 최소값은 상기 제 m번째 페이지(PAGE m)를 리드하여 발생한 에러 비트들의 개수인 'Em25'일 수 있으며, 컨트롤러(130)는 제1 논리 페이지에 대한 최소 에러 비트들의 개수(MIN)를'Em25'으로 검출할 수 있다. 마찬가지 방식으로 컨트롤러(130)는 제2 논리 페이지들(MSB1, MSB2)에 대한 최소 에러 비트들의 개수(MIN)를 각각 제n 번째 페이지(PAGE n)를 제3 리드 바이어스 세트(RBS3)에 포함된 리드 레벨들로 리드하여 발생한 에러 비트들의 개수인 'En13 및 En33'으로 검출할 수 있다.
도 13은 최소 에러 비트들의 개수에 대응하는 리드 레벨로 리드 리트라이 테이블을 업데이트 하는 방법을 설명하기 위한 도면이다.
도 13에 도시된 리드 리트라이 테이블(1302)은 도 10에 도시된 리드 리트라이 테이블에 보조 리드 바이어스 세트(RBS_SUB)를 추가하여 리드 리트라이 테이블을 업데이트하는 경우를 예로 들어 설명한다. 또한 상기 보조 리드 바이어스 세트(RBS_SUB)는 앞서 도 12를 참조하여 설명한 예시에 따라 생성될 수 있다.
컨트롤러(130)는 앞서 도 12를 참조하여 설명한 예시에서 검출된 제1 논리 페이지에 대한 최소 에러 비트들의 개수(Em25)에 대응하는 제2 리드 레벨(R_MIN2) 및 제2 논리 페이지들(MSB1, MSB2)에 대한 최소 에러 비트들의 개수(En13 및 En33)에 각각 대응하는 제1 및 제3 리드 레벨들(R_MIN1, R_MIN3)을 포함하는 보조 리드 바이어스 세트(RBS_SUB)를 생성할 수 있다. 컨트롤러(130)는 상기 생성된 보조 리드 바이어스 세트(RBS_SUB)가 후속 리드 리트라이 동작에서 최우선 순위로 사용될 수 있도록 리드 리트라이 테이블을 업데이트할 수 있다.
도 13에 도시된 리드 리트라이 테이블(1302)은 보조 리드 바이어스 세트(RBS_SUB)를 추가하여 업데이트된 상태를 나타낸다. 컨트롤러(130)는 상기 보조 리드 바이어스 세트(RBS_SUB)를 제1 인덱스에 대응시키고, 제1 내지 제5 인덱스에 대응하는 리드 바이어스 세트들을 각각 제2 내지 제6 인덱스에 대응시켜 상기 보조 리드 바이어스 세트(RBS_SUB)의 적용 순서를 최우선 순위로 설정할 수 있다. 다른 일 실시예에 따르면, 컨트롤러(130)는 상기 생성된 보조 리드 바이어스 세트(RBS_SUB)를 최후순위로 리드 리트라이 테이블에 추가할 수도 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    복수의 인덱스들 각각에 대응하는 복수의 리드 바이어스 세트들을 포함하는 리드 리트라이 테이블을 저장하고, 상기 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 상기 인덱스들의 오름차순으로 사용하여 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러
    를 포함하되,
    상기 컨트롤러는 상기 리드 리트라이 동작 중 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트하고, 상기 업데이트된 리드 리트라이 테이블에 기초하여 후속 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  2. 제1 항에 있어서,
    상기 컨트롤러는 제1 메모리 블록에 대한 히스토리 리드 동작이 실패할 경우에 상기 제1 메모리 블록에 대해 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 히스토리 리드 동작이 수행되기 직전에 상기 제1 메모리 블록에 대해 성공적으로 수행된 리드 동작에서 사용된 리드 레벨들을 사용하여 상기 히스토리 리드 동작을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  3. 제1 항에 있어서,
    상기 컨트롤러는 상기 리드 리트라이 테이블에서, 상기 리드 리트라이 동작 수행 중 성공한 상기 리드 동작에 사용된 상기 리드 레벨들에 대응하는 인덱스보다 작거나 같은 값을 갖는 인덱스들에 각각 대응하는 리드 레벨들에 대해 현재 우선순위보다 각각 단위 인덱스만큼 낮은 우선순위를 부여하는
    메모리 시스템.
  4. 제1 항에 있어서,
    상기 메모리 블록들 각각은 하나 또는 이상의 논리 페이지들을 각각 포함하는 복수의 물리 페이지들을 포함하고,
    상기 리드 바이어스 세트들 각각은 상기 논리 페이지들 각각에 대응하는 리드 레벨들을 포함하며,
    상기 컨트롤러는 상기 리드 바이어스 세트들에 포함된 상기 리드 레벨들을 순차적으로 사용하여 상기 논리 페이지들에 대해 리드 리트라이 동작들을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  5. 제4 항에 있어서,
    상기 컨트롤러는 제1 논리 페이지에 대한 제1 리드 리트라이 동작 수행 중 제1 리드 동작이 성공할 경우에, 상기 제1 리드 동작에 사용된 제1 리드 레벨들을 저장하고, 제2 논리 페이지에 대한 제2 리드 리트라이 동작 수행 중 제2 리드 동작이 성공할 경우에, 상기 제2 리드 동작에 사용된 제2 리드 레벨들을 저장하는
    메모리 시스템.
  6. 제5 항에 있어서,
    상기 컨트롤러는 상기 리드 리트라이 동작들에 대한 결과에 기초하여 상기 논리 페이지들 별로 독립적으로 상기 리드 리트라이 테이블을 업데이트하는
    메모리 시스템.
  7. 제6 항에 있어서,
    상기 컨트롤러는 상기 제1 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시키는 제1 업데이트 동작을 수행하고, 상기 제2 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시키는 제2 업데이트 동작을 수행하는
    메모리 시스템.
  8. 제2 항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 블록에 대한 리드 동작들 각각으로부터 발생한 에러 비트들의 개수에 기초하여 보조 리드 바이어스 세트를 생성하는
    메모리 시스템.
  9. 제8 항에 있어서,
    상기 컨트롤러는 상기 보조 리드 바이어스 세트를 상기 리드 리트라이 테이블의 최우선 순위 인덱스에 대응시켜 상기 리드 리트라이 테이블을 업데이트하고, 상기 업데이트된 리드 리트라이 테이블에 기초하여 상기 후속 리드 리트라이동작을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  10. 제8 항에 있어서,
    상기 보조 리드 바이어스 세트는 상기 에러 비트들의 개수가 최소인 리드 동작에 대응하는 리드 레벨들을 포함하는
    메모리 시스템.
  11. 복수의 인덱스들 각각에 대응하는 복수의 리드 바이어스 세트들을 포함하는 리드 리트라이 테이블을 로드하는 단계;
    상기 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 상기 인덱스들의 오름차순으로 사용하여 리드 리트라이 동작을 수행하는 단계;
    상기 리드 리트라이 동작 수행 중 리드 동작이 성공할 경우에, 상기 리드 동작에 사용된 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시켜 상기 리드 리트라이 테이블을 업데이트하는 단계; 및
    상기 업데이트된 리드 리트라이 테이블에 기초하여 후속 리드 리트라이 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    제1 메모리 블록에 대해 성공적으로 수행된 리드 동작에서 사용된 리드 레벨들을 사용하여 리드 동작을 수행하는 히스토리 리드 동작을 수행하는 단계
    를 더 포함하되,
    상기 리드 리트라이 동작을 수행하는 단계는 상기 히스토리 리드 동작이 실패할 경우에 상기 제1 메모리 블록에 대해 상기 리드 리트라이 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  13. 제11 항에 있어서,
    상기 리드 리트라이 테이블을 업데이트하는 단계는 상기 리드 리트라이 테이블에서, 상기 리드 리트라이 동작 수행 중 성공한 상기 리드 동작에 사용된 상기 리드 레벨들에 대응하는 인덱스보다 작거나 같은 값을 갖는 인덱스들에 각각 대응하는 리드 레벨들에 대해 현재 우선순위보다 각각 단위 인덱스만큼 낮은 우선순위를 부여하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  14. 제11 항에 있어서,
    상기 리드 바이어스 세트들 각각은 논리 페이지들 각각에 대응하는 리드 레벨들을 포함하며,
    상기 리드 리트라이 동작을 수행하는 단계는 상기 리드 바이어스 세트들에 포함된 상기 리드 레벨들을 순차적으로 사용하여 상기 논리 페이지들에 대해 리드 리트라이 동작들을 수행하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  15. 제14 항에 있어서,
    제1 논리 페이지에 대한 제1 리드 리트라이 동작 수행 중 제1 리드 동작이 성공할 경우에, 상기 제1 리드 동작에 사용된 제1 리드 레벨들을 저장하는 단계; 및
    제2 논리 페이지에 대한 제2 리드 리트라이 동작 수행 중 제2 리드 동작이 성공할 경우에, 상기 제2 리드 동작에 사용된 제2 리드 레벨들을 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  16. 제15 항에 있어서,
    상기 리드 리트라이 테이블을 업데이트하는 단계는 상기 리드 리트라이 동작들에 대한 결과에 기초하여 상기 논리 페이지들 별로 독립적으로 상기 리드 리트라이 테이블을 업데이트하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  17. 제16 항에 있어서,
    상기 리드 리트라이 테이블을 업데이트하는 단계는 상기 제1 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시키는 제1 업데이트 동작을 수행하는 단계; 및
    상기 제2 리드 레벨들을 상기 리드 리트라이 테이블의 최우선 인덱스에 대응하는 리드 바이어스 세트에 포함시키는 제2 업데이트 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  18. 제12 항에 있어서,
    상기 제1 메모리 블록에 대한 리드 동작들 각각으로부터 발생한 에러 비트들의 개수에 기초하여 보조 리드 바이어스 세트를 생성하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  19. 제18 항에 있어서,
    상기 보조 리드 바이어스 세트를 상기 리드 리트라이 테이블의 최우선 순위 인덱스에 대응시켜 상기 리드 리트라이 테이블을 업데이트하는 단계; 및
    상기 업데이트된 리드 리트라이 테이블에 기초하여 상기 후속 리드 리트라이동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  20. 제18 항에 있어서,
    상기 보조 리드 바이어스 세트는 상기 에러 비트들의 개수가 최소인 리드 동작에 대응하는 리드 레벨들을 포함하는
    메모리 시스템의 동작 방법.
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