KR20210103768A - 식각 선택비의 조절에 의한 미세패턴의 형성방법 - Google Patents

식각 선택비의 조절에 의한 미세패턴의 형성방법 Download PDF

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Abstract

본 발명은 식각 가스를 이용한 미세패턴의 형성 방법에 관한 것으로서, 일실시예에 따른 미세패턴의 형성 방법은 패턴 박막이 형성된 기판 상에 복수의 포토 레지스트(photo resist) 패턴을 형성하는 단계와, 복수의 포토 레지스트 패턴이 형성된 기판 상에 하드 마스크 박막을 형성하는 단계와, 하드 마스크 박막의 일부를 제거하여 스페이서를 형성하는 단계와, 제1 식각 공정을 통해 패턴 박막 중 스페이서가 형성되지 않은 영역을 제거하는 단계 및 제2 식각 공정을 통해 스페이서를 제거하는 단계를 포함한다.

Description

식각 선택비의 조절에 의한 미세패턴의 형성방법{METHOD OF FORMING FINE PATTERNS BY THE ETCHING SELECTIVITY ADJUSTMENT}
본 발명은 식각 선택비의 조절에 의한 미세패턴의 형성방법에 관한 것으로, 보다 상세하게는 식각 공정 시 식각 선택비를 조절하여 미세패턴을 형성하는 기술적 사상에 관한 것이다.
반도체 소자의 미세화가 가속화됨에 따라 식각 공정에서 다양한 문제가 발생하고 있으며, 특히 소자의 선 폭이 얇아짐에 따라 리소그래피에서 쓰이는 포토레지스트의 종횡비(aspect ratio)가 높아져 공정 중에 패턴이 무너지는 현상이 나타나고 있다.
이를 해결하기 위해, 원하는 박막 위에 그리고 포토레지스트의 양 측면에 또 다른 박막을 쌓고 이를 하드 마스크로 이용하는 더블 패터닝(double patterning) 공정 및 이러한 더블 패터닝 공정을 여러 번 반복 수행하는 멀티 패터닝(multiple patterning) 공정이 제안 되었다.
상술한 더블 패터닝 공정 또는 멀티 패터닝 공정에서는 하드마스크와 식각하고자하는 박막과의 식각 선택비가 중요하다. 따라서, 각종 박막에 대한 선택비가 보장되는 식각 가스에 대한 취사선택이 필요하고, 미세 패턴 구현에 따라 하드마스크 활용이 증대되면서 식각 가스의 선택비, 각 식각 가스에 대한 공정 조건 확립 및 각 식각 가스에 합당하는 식각 공정 설비 구비 등의 소요가 발생되고 있으며, 이에 따라 패턴 공정의 복잡도 및 공정 비용이 증대되고 있다.
한국공개특허 제10-2019-0068464호, "기판을 멀티 패터닝하는 기술" 한국공개특허 제10-2019-0049482호, "스택 내에 피처들을 에칭하기 위한 방법"
본 발명은 각각의 식각 가스에 대응되는 각각의 장비에 대한 소요 없이 하나의 식각 가스만을 이용한 단순 공정을 통해 미세패턴을 형성하여 패턴 공정의 복잡도 및 공정 비용을 감소시킬 수 있는 미세패턴의 형성 방법을 제공하고자 한다.
또한, 본 발명은 챔버 압력과 같은 공정 조건만을 제어하여 패턴을 용이하게 형성할 수 있는 미세패턴의 형성 방법을 제공하고자 한다.
본 발명의 일실시예에 따른 미세패턴의 형성 방법은 패턴 박막이 형성된 기판 상에 복수의 포토 레지스트(photo resist) 패턴을 형성하는 단계와, 복수의 포토 레지스트 패턴이 형성된 기판 상에 하드 마스크 박막을 형성하는 단계와, 하드 마스크 박막의 일부를 제거하여 스페이서를 형성하는 단계와, 제1 식각 공정을 통해 패턴 박막 중 스페이서가 형성되지 않은 영역을 제거하는 단계 및 제2 식각 공정을 통해 스페이서를 제거하는 단계를 포함할 수 있다.
일측에 따르면, 제1 식각 공정 및 제2 식각 공정은 CF3I 기반의 식각 가스를 이용하여 수행될 수 있다.
일측에 따르면, 패턴 박막은 이산화 규소(SiO2) 물질을 포함하고, 하드 마스크 박막은 질소 산화물(SiNx)을 포함할 수 있다.
일측에 따르면, 스페이서가 형성되지 않은 영역을 제거하는 단계는 챔버 내에 200 mtorr의 압력이 인가되는 환경에서 제1 식각 공정을 수행할 수 있다.
일측에 따르면, 스페이서가 형성되지 않은 영역을 제거하는 단계는 챔버 내에 CF3I와 O2가 1.3 : 0.1 [SLM]의 비율로 혼합된 식각 가스가 주입되고, 800W의 플라즈마 파워가 인가되는 환경에서 제1 식각 공정을 수행할 수 있다.
일측에 따르면, 스페이서를 제거하는 단계는 챔버 내에 1,000 mtorr의 압력이 인가되는 환경에서 제2 식각 공정을 수행할 수 있다.
일측에 따르면, 스페이서를 제거하는 단계는 챔버 내에 CF3I와 O2가 0.5 : 0.2 [SLM]의 비율로 혼합된 식각 가스가 주입되고, 400W의 플라즈마 파워가 인가되는 환경에서 수행되는 제2 식각 공정을 수행할 수 있다.
일측에 따르면, 스페이서를 형성하는 단계는 형성된 하드 마스크 박막을 기설정된 두께만큼 식각하여, 복수의 포토 레지스트 패턴이 형성되지 않은 영역에 스페이서를 형성할 수 있다.
일측에 따르면, 스페이서를 형성하는 단계는 스페이서를 형성한 후, 복수의 포토 레지스트 패턴을 제거하는 단계를 더 포함할 수 있다.
일측에 따르면, 스페이서를 형성하는 단계는 챔버 내에 산소 플라즈마(O2 plasma)를 주입하여 복수의 포토 레지스트 패턴을 제거할 수 있다.
일실시예에 따르면, 각각의 식각 가스에 대응되는 각각의 장비에 대한 소요 없이 하나의 식각 가스만을 이용한 단순 공정을 통해 미세패턴을 형성함으로써, 패턴 공정의 복잡도 및 공정 비용을 감소시킬 수 있다.
일실시예에 따르면, 챔버 압력과 같은 공정 조건만을 제어하여 패턴을 용이하게 형성할 수 있다.
도 1a 내지 도 1f는 일실시예에 따른 미세패턴의 형성 방법을 설명하기 위한 도면이다.
도 2는 일실시예에 따른 미세패턴의 형성 방법의 최적 식각 공정 조건을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1f는 일실시예에 따른 미세패턴의 형성 방법을 설명하기 위한 도면이다.
도 1a 내지 도 1f를 참조하면, 일실시예에 따른 미세패턴의 형성 방법은 각각의 식각 가스에 대응되는 각각의 장비에 대한 소요 없이 하나의 식각 가스만을 이용한 단순 공정을 통해 미세패턴을 형성함으로써, 패턴 공정의 복잡도 및 공정 비용을 감소시킬 수 있다.
또한, 일실시예에 따른 미세패턴의 형성 방법은 챔버 압력(chamber pressure)과 같은 공정 조건만을 제어하여 미세 패턴을 용이하게 형성할 수 있다.
이를 위해, 일실시예에 따른 미세패턴의 형성 방법은 in-situ 식각 공정이 진행되고, 이때 식각 공정에서 사용되는 식각 가스는 CF3I 가스만을 사용할 수 있으며, 식각 공정은 기존 7단계에서 4단계(130 내지 160 단계)로 단축되어 진행될 수 있다. 또한, 제1 식각 공정과 제2 식각 공정을 각각 다른 설비에서 진행하는 기존 방법과 달리, 동일한 하나의 설비에서 진행할 수 있다.
구체적으로, 110 단계에서 일실시예에 따른 미세패턴의 형성 방법은 패턴 박막(102)이 형성된 기판(101) 상에 복수의 포토 레지스트 패턴(photo resist, PR)을 형성할 수 있다.
바람직하게는, 기판(101)은 규소 기판이고, 패턴 박막(102)은 이산화 규소(SiO2) 물질을 포함할 수 있다.
다음으로, 120 단계에서 일실시예에 따른 미세패턴의 형성 방법은 복수의 포토 레지스트 패턴(PR)이 형성된 기판(101) 상에 하드 마스크 박막(103)을 형성할 수 있다.
바람직하게는, 하드 마스크 박막(103)은 질소 산화물(SiNx)을 포함할 수 있다.
다음으로, 130 단계에서 일실시예에 따른 미세패턴의 형성 방법은 하드 마스크 박막(103)의 일부를 제거하여 스페이서(S)를 형성할 수 있다.
예를 들면, 130 단계에서 일실시예에 따른 미세패턴의 형성 방법은 CF3I 기반의 식각 가스를 이용하여 하드 마스크 박막(103)의 일부 영역을 소정의 두께로 식각할 수 있으며, 이를 통해 스페이서(S, 103)를 형성할 수 있다.
보다 구체적으로, 130 단계에서 일실시예에 따른 미세패턴의 형성 방법은 형성된 하드 마스크 박막(103)을 기설정된 두께만큼 식각하여, 복수의 포토 레지스트 패턴(PR)이 형성되지 않은 영역에 스페이서(S, 103)를 형성할 수 있다.
다음으로, 140 단계에서 일실시예에 따른 미세패턴의 형성 방법은 스페이서(S, 103)를 형성한 후에, 복수의 포토 레지스트 패턴(PR)을 제거할 수 있다.
다시 말해, 140 단계에서 일실시예에 따른 미세패턴의 형성 방법은 130 단계를 통해 상부가 노출된 복수의 포토 레지스트 패턴(PR)을 제거함으로써, 복수의 포토 레지스트 패턴(PR)이 제거된 영역에 대응되는 스페이서(S)를 형성할 수 있다.
예를 들면, 140 단계에서 일실시예에 따른 미세패턴의 형성 방법은 챔버 내에 산소 플라즈마(O2 plasma)를 주입하여 복수의 포토 레지스트 패턴(PR)을 제거할 수 있다.
다음으로, 150 단계에서 일실시예에 따른 미세패턴의 형성 방법은 제1 식각 공정을 통해 패턴 박막(102) 중 스페이서(S, 103)가 형성되지 않은 영역을 제거할 수 있다.
예를 들면, 제1 식각 공정은 CF3I 기반의 식각 가스를 이용하여 수행될 수 있다.
또한, 제1 식각 공정은 패턴 박막(102)이 식각이 잘되는 공정 조건으로 진행되며, 여기서 공정 조건은 챔버 압력, 식각 가스의 유량 비율 및 플라즈마 파워 중 적어도 하나를 포함할 수 있다.
바람직하게는, 150 단계에서 일실시예에 따른 미세패턴의 형성 방법은 챔버 내에 200 mtorr의 압력이 인가되는 환경에서 제1 식각 공정을 수행할 수 있다.
또한, 150 단계에서 일실시예에 따른 미세패턴의 형성 방법은 챔버 내에 CF3I와 O2가 1.3 : 0.1 [SLM]의 비율로 혼합된 식각 가스가 주입되며, 800W의 플라즈마 파워가 인가되는 환경에서 제1 식각 공정을 수행할 수 있다.
다시 말해, 150 단계에서 일실시예에 따른 미세패턴의 형성 방법은 패턴 박막(102)이 형성된 영역 중 하드 마스크 박막인 스페이서(S, 103)가 형성되지 않은 영역이 소정의 깊이로 식각될 수 있다.
다음으로, 160 단계에서 일실시예에 따른 미세패턴의 형성 방법은 제2 식각 공정을 통해 스페이서(S, 103)를 제거할 수 있다.
예를 들면, 제2 식각 공정은 CF3I 기반의 식각 가스를 이용하여 수행될 수 있다.
또한, 제2 식각 공정은 하드 마스크 박막인 스페이서(S, 103)가 식각이 잘되는 공정 조건으로 진행되며, 여기서 공정 조건은 챔버 압력, 식각 가스의 유량 비율 및 플라즈마 파워 중 적어도 하나를 포함할 수 있다.
바람직하게는, 160 단계에서 일실시예에 따른 미세패턴의 형성 방법은 챔버 내에 1,000 mtorr의 압력이 인가되는 환경에서 제2 식각 공정을 수행할 수 있다.
또한, 160 단계에서 일실시예에 따른 미세패턴의 형성 방법은 챔버 내에 CF3I와 O2가 0.5 : 0.2 [SLM]의 비율로 혼합된 식각 가스가 주입되며, 400W의 플라즈마 파워가 인가되는 환경에서 제2 식각 공정을 수행할 수 있다.
다시 말해, 160 단계에서 일실시예에 따른 미세패턴의 형성 방법은 하드 마스크 박막(103)만을 제거하여 최종적으로 패턴 박막(102)을 미세 구조로 구현할 수 있다.
또한, 상기 제1 식각 공정과 제2 식각 공정은 in-situ로 동일 설비에서 진행될 수 있다.
도 2는 일실시예에 따른 미세패턴의 형성 방법의 최적 식각 공정 조건을 설명하기 위한 도면이다.
도 2를 참조하면, 도 2의 (a)는 일실시예에 따른 패턴 박막의 식각이 잘되는 공정 조건을 나타내고, 도 2의 (b)는 하드 마스크 박막의 식각이 잘되는 공정 조건을 나타낸다.
도 2에 따르면, 챔버 압력(chamber pressure), 산소(O2) 가스의 주입 비율(gas ratio) 및 플라즈마 파워(plasma power)와 같은 공정 조건으로 인해, 이산화 규소(SiO2) 물질에 기반하는 패턴 박막과 질소 산화물(SiNx)에 기반하는 하드 마스크 박막의 식각율(etch rate)이 달라지게 되며, 이로 인해 한쪽 박막을 패터닝할 때 다른 쪽 박막을 '하드 마스크'로 사용할 수 있다.
구체적으로 도 2의 (a)에 따르면, 챔버의 압력이 200 mtorr이고, 식각 가스의 유량비가 CF3I : O2 = 1.3 : 0.1 [SLM]이며, 플라즈마 파워가 800W인 공정 조건일 때 패턴 박막인 SiO2의 식각율이 최대가 되고 하드 마스크 박막인 SiNx의 식각율이 최소가 되는 것을 확인할 수 있다.
또한 도 2의 (b)에 따르면, 챔버의 압력이 1,000 mtorr이고, 식각 가스의 유량비가 CF3I : O2 = 0.5 : 0.2 [SLM]이며, 플라즈마 파워가 400W인 공정 조건일 때 패턴 박막(SiO2)의 식각율이 최소가 되고 하드 마스크 박막(SiNx)의 식각율이 최대가 되는 것을 확인할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 포토 레지스트 패턴을 형성하는 단계
120: 하드 마스크 박막을 형성하는 단계
130: 스페이서를 형성하는 단계
140: 포토 레지스트 패턴을 제거하는 단계
150: 패턴 박막을 식각하는 단계
160: 하드 마스크 박막을 제거하는 단계
101: 기판
102: 패턴 박막
103: 하드 마스크 박막
PR: 복수의 포토 레지스트 패턴

Claims (11)

  1. 패턴 박막이 형성된 기판 상에 복수의 포토 레지스트(photo resist) 패턴을 형성하는 단계;
    상기 복수의 포토 레지스트 패턴이 형성된 기판 상에 하드 마스크 박막을 형성하는 단계;
    상기 하드 마스크 박막의 일부를 제거하여 스페이서를 형성하는 단계;
    제1 식각 공정을 통해 상기 패턴 박막 중 상기 스페이서가 형성되지 않은 영역을 제거하는 단계 및
    제2 식각 공정을 통해 상기 스페이서를 제거하는 단계
    를 포함하는 미세패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 식각 공정 및 상기 제2 식각 공정은 CF3I 기반의 식각 가스를 이용하여 수행되는
    미세패턴의 형성 방법.
  3. 제1항에 있어서,
    상기 패턴 박막은 이산화 규소(SiO2) 물질을 포함하고, 상기 하드 마스크 박막은 질소 산화물(SiNx)을 포함하는 미세패턴의 형성 방법.
  4. 제1항에 있어서,
    상기 스페이서가 형성되지 않은 영역을 제거하는 단계는,
    챔버 내에 200 mtorr의 압력이 인가되는 환경에서 상기 제1 식각 공정을 수행하는
    미세패턴의 형성 방법.
  5. 제4항에 있어서,
    상기 스페이서가 형성되지 않은 영역을 제거하는 단계는,
    상기 챔버 내에 CF3I와 O2가 1.3 : 0.1 [SLM]의 비율로 혼합된 식각 가스가 주입되고, 800W의 플라즈마 파워가 인가되는 환경에서 상기 제1 식각 공정을 수행하는
    미세패턴의 형성 방법.
  6. 제1항에 있어서,
    상기 스페이서를 제거하는 단계는,
    챔버 내에 1,000 mtorr의 압력이 인가되는 환경에서 상기 제2 식각 공정을 수행하는
    미세패턴의 형성 방법.
  7. 제6항에 있어서,
    상기 스페이서를 제거하는 단계는,
    상기 챔버 내에 CF3I와 O2가 0.5 : 0.2 [SLM]의 비율로 혼합된 식각 가스가 주입되고, 400W의 플라즈마 파워가 인가되는 환경에서 수행되는 상기 제2 식각 공정을 수행하는
    미세패턴의 형성 방법.
  8. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 형성된 하드 마스크 박막을 기설정된 두께만큼 식각하여, 상기 복수의 포토 레지스트 패턴이 형성되지 않은 영역에 상기 스페이서를 형성하는
    미세패턴의 형성 방법.
  9. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 스페이서를 형성한 후, 상기 복수의 포토 레지스트 패턴을 제거하는 단계를 더 포함하는
    미세패턴의 형성 방법.
  10. 제9항에 있어서,
    상기 스페이서를 형성하는 단계는,
    챔버 내에 산소 플라즈마(O2 plasma)를 주입하여 상기 복수의 포토 레지스트 패턴을 제거하는
    미세패턴의 형성 방법.
  11. 제1항에 있어서,
    상기 제1 식각 공정과 상기 제2 식각 공정은 동일한 하나의 설비에서 수행되는
    미세패턴의 형성 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0854502A2 (en) * 1997-01-21 1998-07-22 Texas Instruments Incorporated Iodofluorocarbon gas for the etching of dielectric layers and the cleaning of process chambers
KR20090090327A (ko) * 2006-11-29 2009-08-25 마이크론 테크놀로지, 인크. 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스
KR20190021794A (ko) * 2017-08-24 2019-03-06 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법
KR20190049482A (ko) 2017-10-31 2019-05-09 램 리써치 코포레이션 스택 내에 피처들을 에칭하기 위한 방법
KR20190068464A (ko) 2017-12-08 2019-06-18 도쿄엘렉트론가부시키가이샤 기판을 멀티 패터닝하는 기술
KR20190093221A (ko) * 2016-12-30 2019-08-08 레르 리키드 쏘시에떼 아노님 뿌르 레?드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 반도체 구조를 에칭시키기 위한 요오드-함유 화합물

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0854502A2 (en) * 1997-01-21 1998-07-22 Texas Instruments Incorporated Iodofluorocarbon gas for the etching of dielectric layers and the cleaning of process chambers
KR20090090327A (ko) * 2006-11-29 2009-08-25 마이크론 테크놀로지, 인크. 반도체 디바이스의 임계 치수를 축소하는 방법 및 축소된 임계 치수를 갖는 부분적으로 제조된 반도체 디바이스
KR20190093221A (ko) * 2016-12-30 2019-08-08 레르 리키드 쏘시에떼 아노님 뿌르 레?드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 반도체 구조를 에칭시키기 위한 요오드-함유 화합물
KR20190021794A (ko) * 2017-08-24 2019-03-06 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법
KR20190049482A (ko) 2017-10-31 2019-05-09 램 리써치 코포레이션 스택 내에 피처들을 에칭하기 위한 방법
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