KR20210103629A - 전자 장치 제조 방법 및 그에 따라 제조된 전자 장치 - Google Patents

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Abstract

일 실시예의 전자 장치 제조 방법은 관통 홀이 정의된 전자 패널을 제공하는 단계, 관통 홀에 적어도 일부가 삽입되는 전자 모듈을 제공하는 단계, 및 전자 패널과 인접하며 관통 홀과 중첩하는 홀 영역 및 홀 영역을 둘러싸는 주변 영역을 포함하는 제1 면, 및 제1 면과 마주하고 전자 모듈과 이격된 제2 면을 포함하는 윈도우의 홀 영역에 산 용액을 제공하여 요철 패턴을 형성하는 단계를 포함하여, 홀 영역에서의 반사율이 개선된 전자 장치를 제공할 수 있다.

Description

전자 장치 제조 방법 및 그에 따라 제조된 전자 장치{METHOD FOR MANUFACTURING OF ELECTRONIC DEVICE AND ELECTRONIC DEVICE MANUFACTURED BY THE SAME}
본 발명은 전자 장치 및 이의 제조 방법에 대한 것으로, 보다 상세하게는 카메라 모듈을 포함하는 전자 장치 및 이의 제조 방법에 대한 것이다.
전자 장치는 외부 입력을 감지하는 입력 센서 및 전자 모듈 등 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 부품들은 신호 라인들에 의해 전기적으로 서로 연결될 수 있다. 입력 센서는 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 입력 센서 아래에 배치될 수 있다. 입력 센서에는 전자 모듈을 노출하기 위한 홀이 제공될 수 있다.
한편, 카메라 모듈의 경우 홀에서 반사 현상이 발생하는 문제점이 있다.
본 발명의 목적은 전자 모듈과 중첩하는 윈도우의 홀 영역의 반사율을 개선하기 위한 전자 장치 제조 방법을 제공하는 것이다.
본 발명의 목적은 전자 모듈과 중첩하는 윈도우의 홀 영역의 반사율이 개선된 전자 장치를 제공하는 것이다.
일 실시예는 관통 홀이 정의된 전자 패널을 제공하는 단계; 상기 관통 홀에 적어도 일부가 삽입되는 전자 모듈을 제공하는 단계; 및 상기 전자 패널과 인접하며 상기 관통 홀과 중첩하는 홀 영역 및 상기 홀 영역을 둘러싸는 주변 영역을 포함하는 제1 면, 및 상기 제1 면과 마주하고 상기 전자 모듈과 이격된 제2 면을 포함하는 윈도우를 제공하는 단계; 를 포함하고, 상기 윈도우를 제공하는 단계는 예비 윈도우를 제공하는 단계; 상기 주변 영역에 필름을 부착하는 단계; 및 상기 홀 영역에 산 용액을 제공하여 요철 패턴을 형성하는 단계; 를 포함하는 전자 장치 제조 방법을 제공한다.
상기 필름은 내산 필름일 수 있다.
상기 필름은 상기 관통 홀과 중첩하는 개구부를 포함하는 것일 수 있다.
상기 요철 패턴을 형성하는 단계는 상기 산 용액에 상기 예비 윈도우를 침지하는 단계를 포함하는 것일 수 있다.
상기 요철 패턴은 상기 제2 면 방향으로 함몰된 복수 개의 오목부들을 포함하고, 상기 오목부들 각각은 원뿔대 형상 또는 반구 형상일 수 있다.
상기 요철 패턴은 랜덤한 크기를 갖는 복수 개의 오목부들을 포함하는 것일 수 있다.
상기 윈도우의 두께 D1 및 상기 요철 패턴의 높이 H1는 하기 식 1의 관계를 만족하는 것일 수 있다:
[식 1]
0.71×10-5 ≤ H1/D1 ≤ 3×10-5.
상기 윈도우의 두께 방향으로 상기 요철 패턴의 높이는 5 nm 이상 15 nm 이하일 수 있다.
상기 윈도우의 두께는 0.5 mm 이상 0.7 mm 이하 일 수 있다.
상기 요철 패턴을 형성하는 단계 이후 상기 예비 윈도우를 세정하는 단계 및 상기 필름을 제거하는 단계를 더 포함할 수 있다.
상기 홀 영역의 평균 표면 거칠기는 상기 주변 영역의 평균 표면 거칠기보다 큰 것일 수 있다.
상기 홀 영역의 평균 표면 거칠기는 상기 제2 면의 평균 표면 거칠기보다 큰 것일 수 있다.
상기 전자 모듈은 카메라 모듈을 포함하는 것일 수 있다.
일 실시예는 관통 홀이 정의된 전자 패널; 상기 관통 홀에 적어도 일부가 삽입된 전자 모듈; 및 상기 전자 패널과 인접하며, 상기 관통 홀과 중첩하는 홀 영역 및 상기 홀 영역을 둘러싸는 주변 영역을 포함하는 제1 면, 및 상기 제1 면과 마주하고 상기 전자 모듈과 이격된 제2 면을 포함하는 윈도우; 를 포함하고, 상기 홀 영역은 요철 패턴을 포함하는 전자 장치를 제공한다.
상기 윈도우 및 상기 전자 패널 사이에 배치되고, 개구부가 정의된 점착층을 더 포함하고, 상기 개구부는 상기 관통 홀과 중첩하는 것일 수 있다.
일 실시예는 전자 모듈과 중첩하는 윈도우의 홀 영역에 요철 패턴을 포함하여 반사율이 개선된 전자 장치를 제공할 수 있다.
일 실시예의 전자 장치 제조 방법은 전자 모듈과 중첩하는 윈도우의 홀 영역에 요철 패턴을 형성하는 단계를 포함하여 반사율이 개선된 전자 장치를 제공할 수 있다.
도 1은 일 실시예의 전자 장치를 나타낸 사시도이다.
도 2는 일 실시예의 전자 장치를 나타낸 분해 사시도 이다.
도 3은 도 1의 I-I' 에 대응하는 부분을 나타낸 단면도이다.
도 4는 도 3의 AA영역을 나타낸 단면도이다.
도 5는 일 실시예의 전자 장치 일부를 나타낸 사시도이다.
도 6은 일 실시예의 전자 장치 일부를 나타낸 사시도이다.
도 7은 일 실시예의 전자 장치 일부를 나타낸 단면도이다.
도 8은 일 실시예의 전자 장치 제조 방법을 나타낸 순서도이다.
도 9는 일 실시예의 전자 장치 제조 방법 일부를 나타낸 순서도이다.
도 10은 일 실시예의 전자 장치 제조 방법 일부를 나타낸 사시도이다.
도 11은 일 실시예의 전자 장치 제조 방법 일부를 나타낸 사시도이다.
도 12는 일 실시예의 전자 장치 제조 방법 일부를 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면들을 참고하여 본 발명의 일 실시예에 따른 전자 장치 및 전자 장치 제조 방법에 대하여 설명한다.
도 1은 일 실시예의 전자 장치(EA)를 나타낸 사시도이다. 도 2는 일 실시예에 따른 전자 장치(EA)의 분해 사시도이다. 도 3은 도 1의 I-I'선에 대응하는 전자 장치의 단면도를 도시한 것이고, 도 4는 도 3의 XX'영역에 대응하는 부분을 나타낸 단면도이다.
전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등일 수 있다. 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 장치로도 채용될 수 있다. 도 1에서 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.
한편, 도 1 및 이하 도면들에서는 제1 방향축(DR1) 내지 제3 방향축(DR3)을 도시하였으며, 본 명세서에서 설명되는 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
본 명세서에서는 설명의 편의를 위하여 제3 방향축(DR3) 방향은 사용자에게 이미지가 제공되는 방향으로 정의된다. 또한, 제1 방향축(DR1)과 제2 방향축(DR2)은 서로 직교하고, 제3 방향축(DR3)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 평면에 대한 법선 방향일 수 있다.
전자 장치(EA)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계와 복수의 아이콘들이 도시되었다.
본 명세서에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향축(DR3) 방향에서 서로 대향(opposing)된다.
투과 영역(TA)은 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 장치(EA)의 외관은 윈도우(WM) 및 외부 케이스(HU)에 의해 형성될 수 있다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우(WM)에 정의될 수 있다.
일 실시예의 전자 장치(EA)에서 윈도우(WM)는 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA) 및 베젤 영역(BZA)을 포함한 윈도우(WM)의 전면(FS)은 전자 장치(EA)의 전면(FS)에 해당한다. 사용자는 전자 장치(EA)의 전면(FS)에 해당하는 투과 영역(TA)을 통해 제공되는 이미지를 시인할 수 있다.
일 실시예의 전자 장치(EA)는 관통 홀(HH)이 정의된 전자 패널(EP), 관통 홀(HH)에 적어도 일부가 삽입된 전자 모듈(EM), 및 전자 패널(EP) 상에 배치되고 관통 홀(HH)에 중첩하는 홀 영역(HA)을 포함하는 윈도우(WM)를 포함할 수 있다. 윈도우(WM)는 홀 영역(HA)에 요철 패턴(PT)을 포함할 수 있다. 일 실시예의 전자 장치(EA)는 후술하는 일 실시예의 전자 장치 제조 방법에 따라 제조된 것으로, 일 실시예의 전자 장치 제조 방법에 따라 요철 패턴(PT)이 형성된 것일 수 있다.
도 2를 참조하면, 전자 장치(EA)는 윈도우(WM), 전자 패널(EP), 광학 필름(POL), 점착층(ADL), 회로 기판(DC), 전자 모듈(EM), 및 외부 케이스(HU)를 포함할 수 있다.
전자 패널(EP)은 영상(IM)을 표시한다. 전자 패널(EP)은 표시 영역(AA) 및 비표시 영역(NAA)을 포함하는 전면(IS)을 포함한다. 표시 영역(AA)은 영상(IM)이 표시되는 영역일 수 있다. 투과 영역(TA)은 표시 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 비표시 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 비표시 영역(NAA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 에워쌀 수 있다. 비표시 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다. 비표시 영역(NAA)은 생략될 수도 있다.
회로 기판(DC)은 전자 패널(EP)에 연결될 수 있다. 회로 기판(DC)은 연성 기판(CF) 및 메인 기판(MB)을 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로 기판(DC)과 전자 패널(EP)을 전기적으로 연결한다. 메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(EP)과 전기적으로 연결될 수 있다.
일 실시예에 따른 전자 패널(EP)은 관통 홀(HH)이 정의될 수 있다. 관통 홀(HH)의 적어도 일부는 표시 영역(AA)에 의해 둘러싸일 수 있다. 관통 홀(HH)은 비표시 영역(NAA)으로부터 이격된다.
일 실시예에 따른 전자 모듈(EM)의 적어도 일부가 관통 홀(HH)에 삽입될 수 있다. 전자 모듈(EM)은 관통 홀(HH)을 통해 전달되는 외부 입력을 수신하거나 관통 홀(HH)을 통해 출력을 제공할 수 있다. 전자 모듈(EM)은 전자 장치(EA)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 일 실시예의 전자 모듈(EM)은 카메라 모듈일 수 있다. 한편, 전자 모듈(EM)은 제어 모듈, 무선 통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 발광 모듈 등을 더 포함할 수 있다.
광학 필름(POL)은 윈도우(WM)와 전자 패널(EP) 사이에 배치될 수 있다. 광학 필름(POL)은 편광 필름 또는 컬러 필터를 포함할 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 광학 필름(POL)은 생략될 수 있다.
광학 필름(POL)에는 광학 필름(POL)을 관통하는 광학 필름의 개구부(HH-P)가 정의될 수 있다. 광학 필름의 개구부(HH-P)는 전자 패널(EP)의 관통 홀(HH)과 일치하는 형상을 가진 것으로 도시되었다. 이는 예시적으로 도시한 것이고, 광학 필름의 개구부(HH-P)와 전자 패널(EP)의 관통 홀(HH)의 위치 및 크기에는 공정상의 오차가 존재할 수 있다.
일 실시예에 따르면, 점착층(ADL)은 광학 필름(POL)과 윈도우(WM) 사이에 배치된다. 점착층(ADL)은 광학 필름(POL)과 윈도우(WM)를 결합시킨다. 예를 들어, 광학 필름(POL)이 전자 패널(EP)에 형성된 컬러 필터일 경우, 점착층(ADL)은 실질적으로 전자 패널(EP)과 윈도우(WM)를 결합시킬 수도 있다. 점착층(ADL)은 투명 광학 점착제(Optical clear adhesive), 투명 광학 레진(Optical clear resin), 또는 감압 점착제(Pressure sensitive adhesive)를 포함할 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 광학적으로 투명하다면 점착층(ADL)으로 적용 가능한 것일 수 있다.
점착층(ADL)에는 점착층(ADL)을 관통하는 개구부(HH-A)가 정의될 수 있다. 점착층의 개구부(HH-A)는 전자 패널(EP)의 관통 홀(HH)을 따라 형성될 수 있다. 도 2에서는 점착층의 개구부(HH-A) 및 광학 필름의 개구부(HH-P)는 전자 패널의 관통 홀(HH)을 따라 정렬된 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 점착층의 개구부(HH-A) 및 광학 필름의 개구부(HH-P)는 공정상의 오차 등으로 인해 전자 패널의 관통 홀(HH)과 단차를 형성할 수도 있다.
윈도우(WM)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우(WM)의 전면(FS)에 의해 정의될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 전자 패널(EP)의 비표시 영역(NAA)을 커버하여 비표시 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 베젤 영역(BZA)은 생략될 수도 있다.
투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 표시 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(EP)의 표시 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
도 3을 참조하면, 점착층(ADL)은 차광부(BM)를 더 포함할 수 있다. 차광부(BM)는 전자 모듈(EM)과 중첩하는 점착층(ADL)의 일부 영역에 배치되고, 차광 물질을 포함하는 것일 수 있다. 또한, 차광부(BM)는 전자 모듈(EM) 둘러싸는 형상으로 배치되는 것일 수 있다. 예를 들어, 차광부(BM)는 블랙 염료, 블랙 안료, 또는 카본 블랙, 크롬 등과 같은 금속이나 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 윈도우(WM)는 홀 영역(HA), 및 홀 영역(HA)을 둘러싸는 주변 영역(SA)을 포함하는 제1 면(DS) 및 제1 면(DS)과 마주하고 전자 패널(EP)과 이격된 제2 면(US)을 포함할 수 있다.
일 실시예의 윈도우(WM)는 홀 영역(HA)에 요철 패턴(PT)을 포함할 수 있다. 상술한 바와 같이 윈도우(WM)의 홀 영역(HA)은 전자 패널(EP)의 관통 홀(HH)과 중첩할 수 있다. 전자 패널(EP)의 관통 홀(HH)에 전자 모듈(EM) 일부가 삽입될 수 있다. 윈도우(WM)의 홀 영역(HA)은 관통 홀(HH)에 삽입된 전자 모듈(EM) 일부와 중첩하는 것일 수 있다. 즉, 홀 영역(HA)의 요철 패턴(PT)과 전자 모듈(EM) 일부가 중첩하는 것일 수 있다.
일 실시예의 요철 패턴(PT)은 윈도우(WM)의 제1 면(DS)의 홀 영역(HA)에 형성된 것으로, 윈도우(WM)의 제1 면(DS)은 전자 모듈(EM)과 인접한 것일 수 있다. 제1 면(DS)은 윈도우(WM)의 하부면일 수 있고, 제1 면(DS)과 마주하고 전자 패널(EP)과 이격된 제2 면(US)은 윈도우(WM)의 상부면일 수 있다.
도 3에서는 일 실시예에 따른 전자 모듈(EM)이 카메라 모듈인 것으로 도시하였다. 일 실시예의 홀 영역(HA)에 포함된 요철 패턴(PT)은 윈도우(WM)에서의 반사율을 낮출 수 있다. 빛이 서로 다른 매질을 통과할 경우, 굴절률 차이에 의해 반사 현상이 발생할 수 있다. 전자 장치 내부 또는 외부에서 빛이 이동하는 경우, 굴절률 차이에 의해 카메라 모듈과 인접한 윈도우(WM)에서 반사 현상이 발생할 수 있다. 일 실시예에 따른 윈도우(WM)는 카메라 모듈과 중첩하는 홀 영역(HA)에 요철 패턴(PT)을 포함하여 윈도우(WM)에서 빛의 반사 현상을 줄일 수 있고, 이에 따라 홀 영역(HA)을 통해 촬영되는 카메라 모듈의 해상도가 개선될 수 있다.
도 4는 도 3의 요철 패턴(PT)이 도시된 XX' 영역을 확대하여 나타낸 것이다. 도 5 및 도 6은 일 실시예에 따른 요철 패턴(PT)을 나타낸 사시도이다.
도 4에서는 제3 방향축(DR3) 방향과 나란한 윈도우(WM)의 두께(D1) 및 요철 패턴(PT)의 높이(H1)를 도시하였다. 도 4의 요철 패턴(PT)의 형상은 도 5의 요철 패턴(PT) 형상과 대응하는 것일 수 있다. 일 실시예에 따르면, 윈도우(WM)의 두께(D1) 및 요철 패턴(PT)의 높이(H1)는 식 1의 관계를 만족하는 것일 수 있다. 요철 패턴(PT)의 높이(H1)는 후술하는 오목부들(OT)이 함몰된 깊이일 수 있다. 오목부들(OT)의 높이(H1)는 요철 패턴(PT)의 높이(H1)와 대응되는 것일 수 있다.
[식 1]
0.71×10-5 ≤ H1/D1 ≤ 3×10-5
윈도우(WM)의 두께(D1) 대비 요철 패턴(PT)의 높이(H1)는 0.71×10-5 이상 3×10-5 이하일 수 있다. 윈도우(WM)의 두께(D1)는 0.5 mm 이상 0.7 mm 이하일 수 있다. 요철 패턴(PT)의 높이(H1)는 5 nm 이상 15 nm 이하일 수 있다. 예를 들어, 윈도우(WM)의 두께(D1)는 0.5 mm 이고, 요철 패턴(PT)의 높이(H1)는 5 nm일 수 있다. 즉, 윈도우(WM)의 두께(D1)와 비교하여 요철 패턴(PT)의 높이(H1)는 10만 분의 1 수준으로, 상술한 전자 모듈(EM), 전자 패널(EP) 및 윈도우(WM)를 결합하여 전자 장치(EA)를 제조할 경우 문제없이 작동할 것으로 판단된다.
요철 패턴(PT)은 제2 면(US) 방향으로 함몰된 복수 개의 오목부들(OT)을 포함하는 것일 수 있다. 즉, 복수 개의 오목부들(OT)은 후술하는 일 실시예의 요철 패턴(PT)을 형성하는 단계(S330, 도 9)에서 예비 윈도우(WM-P, 도 12)가 제2 면(US) 방향으로 함몰되어 형성된 것일 수 있다.
도 5 에서는 오목부들(OT)이 각각 원뿔대 형상인 것으로 도시하였고, 도 6에서는 오목부들(OT)이 각각 반구 형상인 것으로 도시하였다. 하지만, 실시예가 이에 한정되는 것은 아니며, 요철 패턴(PT)은 다양한 형상을 가질 수 있다. 또한, 요철 패턴(PT)이 형성된 홀 영역(HA)이 평면 상에서 원 형상인 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니며, 홀 영역(HA)은 타원, 다각형 등의 다양한 형상을 가질 수 있다.
도 5를 참조하면, 오목부들(OT)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면에서 원 형상이면서 제3 방향축(DR3) 방향으로 연장되고, 제3 방향축(DR3) 방향으로 갈수록 원의 지름이 줄어드는 원뿔대 형상일 수 있다. 이와 달리, 도 6에서는 오목부들(OT)이 반구 형상인 것으로, 반구의 둥근 면이 제3 방향축(DR3) 방향을 향하고 있는 것으로 도시하였다.
일 실시예에 따른 윈도우(WM)의 제1 면(DS)은 홀 영역(HA) 및 홀 영역(HA)을 둘러싸는 주변 영역(SA)을 포함하는 것일 수 있다. 주변 영역(SA)은 요철 패턴(PT)이 형성되지 않은 영역일 수 있다. 윈도우(WM)의 제1 면(DS)에서 요철 패턴(PT)이 형성된 홀 영역(HA)의 평균 표면 거칠기와 요철 패턴(PT)이 형성되지 않은 주변 영역(SA)의 평균 표면 거칠기는 상이할 수 있다. 홀 영역(HA)의 평균 표면 거칠기는 주변 영역(SA)의 평균 표면 거칠기보다 큰 것일 수 있다. 요철 패턴(PT)의 형성으로 인해 홀 영역(HA)의 평균 표면 거칠기가 증가된 것일 수 있다.
윈도우(WM)는 전자 모듈(EM)과 인접한 제1 면(DS) 및 제3 방향축(DR3) 방향으로 이격된 제2 면(US)을 포함할 수 있다. 윈도우(WM)의 제2 면(US)은 상술한 전면(FS, 도 2)과 대응되는 것일 수 있다. 즉, 윈도우(WM)의 제2 면(US)은 영상(IM)이 표시되는 방향으로 노출된 면일 수 있다.
제2 면(US)은 제1 면(DS)과 달리 요철 패턴(PT)이 형성되지 않은 것으로, 제2 면(US)의 평균 표면 거칠기와 제1 면(DS)의 평균 표면 거칠기는 상이할 수 있다. 제2 면(US)의 평균 표면 거칠기는 제1 면(DS)의 평균 표면 거칠기보다 작은 것일 수 있다. 제1 면(DS)의 홀 영역(HA)에는 요철 패턴(PT)이 형성되므로, 제2 면(US)의 평균 표면 거칠기보다 제1 면(DS)의 평균 표면 거칠기가 큰 것일 수 있다. 제2 면(US)의 평균 표면 거칠기는 제1 면(DS)의 주변 영역(SA)의 평균 표면 거칠기와 동일한 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 제2 면(US)의 평균 표면 거칠기는 제1 면(DS)의 주변 영역(SA)의 평균 표면 거칠기와 상이한 것일 수 있다.
한편, 도 7은 도 2의 II-II'선에 대응하는 전자 장치(EA) 일부를 나타낸 것으로, 전자 패널(EP)의 단면도를 도시하였다. 상술한 바와 같이 전자 패널(EP)은 관통 홀(HH)이 정의된 것으로, 표시 유닛(210) 및 감지 유닛(220)을 포함할 수 있다.
표시 유닛(210) 및 감지 유닛(220)은 제3 방향축(DR3) 방향을 따라 적층될 수 있다. 표시 유닛(210)은 베이스 기판(BS), 복수의 절연층들(10, 20, 30, 40, 50), 및 봉지층(60)을 포함한다.
베이스 기판(BS)은 절연 기판일 수 있다. 예를 들어, 베이스 기판(BS)은 플라스틱 기판 또는 유리 기판을 포함할 수 있다.
박막 트랜지스터(TR)와 발광 소자(EE)를 예시적으로 도시하였다. 절연층들(10, 20, 30, 40, 50)은 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 포함할 수 있다. 한편, 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 각각은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(10)은 베이스 기판(BS) 상에 배치되어 베이스 기판(BS)의 전면을 커버한다. 제1 절연층(10)은 배리어층(barrier layer, 11) 및/또는 버퍼층(buffer layer, 12)을 포함할 수 있다. 배리어층(11) 및 버퍼층(12) 중 적어도 어느 하나는 생략될 수도 있고, 다층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
박막 트랜지스터(TR)는 제1 절연층(10) 상에 배치된다. 박막 트랜지스터(TR)는 반도체 패턴(CP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(CP)은 제1 절연층(10) 상에 배치된다. 반도체 패턴(CP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(CP)으로부터 이격된다.
입력 전극(IE)과 출력 전극(OE)은 제3 절연층(30) 상에 배치되고 평면상에서 서로 이격된다. 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20), 및 제3 절연층(30)을 관통하여 반도체 패턴(CP)의 일측 및 타측에 각각 접속된다. 표시 유닛(210)은 상부 전극(UE)을 더 포함할 수 있다.
제3 절연층(30)은 하층(31), 및 상층(32)을 포함하는 것으로 도시되었으나, 이는 예시적으로 도시한 것으로, 제3 절연층(30)은 단층 구조일 수 있다. 상부 전극(UE)은 하층(31)과 상층(32) 사이에 배치되고, 상부 전극(UE)은 제어 전극(CE)과 평면상에서 중첩할 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 발광 소자(EE)는 제4 절연층(40) 상에 배치된다. 발광 소자(EE)는 제1 전극(E1), 기능층(EL), 및 제2 전극(E2)을 포함한다.
제1 전극(E1)은 제4 절연층(40)을 관통하여 박막 트랜지스터(TR)에 접속될 수 있다. 도시하지 않았으나, 전자 패널(200)은 제1 전극(E1)과 박막 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 박막 트랜지스터(TR)에 전기적으로 접속될 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 제5 절연층(50)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다. 제5 절연층(50)은 화소 정의막일 수 있다.
기능층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이에 배치된다. 기능층(EL)은 적어도 하나의 발광층을 포함할 수 있다. 예를 들어, 기능층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다.
한편, 기능층(EL)은 발광층 외에 전하 제어층을 더 포함할 수 있다. 기능층(EL)은 정공 수송 물질, 정공 주입 물질, 전자 수송 물질, 및 전자 주입 물질 중 적어도 어느 하나를 포함할 수 있다.
제2 전극(E2)은 기능층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 투과형 도전 물질 또는 반투과형 도전 물질을 포함할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(EE)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
봉지층(60)은 발광 소자(EE) 상에 배치되어 발광 소자(EE)를 봉지한다. 한편, 도시되지 않았으나, 제2 전극(E2)과 봉지층(60) 사이에는 제2 전극(E2)을 커버하는 캡핑층(capping layer)이 더 배치될 수도 있다.
봉지층(60)은 제3 방향축(DR3) 방향을 따라 순차적으로 적층된 제1 무기층(61), 유기층(62), 및 제2 무기층(63)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(60)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(61)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(61)은 외부 수분이나 산소가 발광 소자(EE)에 침투하는 것을 방지할 수 있다.
유기층(62)은 제1 무기층(61) 상에 배치되어 제1 무기층(61)에 접촉할 수 있다. 유기층(62)은 제1 무기층(61) 상에 평탄면을 제공할 수 있다.
제2 무기층(63)은 유기층(62) 상에 배치되어 유기층(62)을 커버한다. 제2 무기층(63)은 유기층(62)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다.
홈 부 들(GV1, GV2, GV3)은 서로 이격되어 정의될 수 있다. 홈 부 들(GV1, GV2, GV3)은 제1 내지 제3 홈 부 들(GV1, GV2, GV3)이 예시적으로 도시되었다. 홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 상면으로부터 함몰되어 정의된다. 홈 부 들(GV1, GV2, GV3) 각각에는 증착 패턴(ELP)이 배치될 수 있고, 제1 무기층(61) 및 제2 무기층(63) 중 적어도 어느 하나에 의해 커버될 수 있다.
댐 부(DMP)는 복수로 제공되어 홈 부들(GV1, GV2, GV3) 사이에 배치될 수 있다. 댐 부(DMP)는 제1 내지 제3 층들(P11, P12, P13)을 포함하는 적층 구조로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 댐 부(DMP)는 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도시하지 않았으나, 화소들은 관통 홀(HH)의 주변에 배치되며, 평면상에서 관통 홀(HH)을 에워쌀 수 있다. 신호 라인들(SL1, SL2)은 화소들에 접속된다. 제1 신호 라인(SL1)은 스캔 라인과 대응되는 것일 수 있다. 제2 신호 라인(SL2)은 데이터 라인과 대응되는 것일 수 있다.
감지 유닛(220)은 복수의 도전 패턴들 및 복수의 감지 절연층들(71, 72, 73)을 포함할 수 있다. 감지 절연층들(71, 72, 73)은 제3 방향축(DR3) 방향을 따라 순차적으로 적층된 제1 내지 제3 감지 절연층들(71, 72, 73)을 포함하는 것으로 예시적으로 도시되었다.
제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 무기막 및/또는 유기막을 포함할 수 있다. 본 실시예에서, 제1 내지 제3 감지 절연층들(71, 72, 73) 각각은 단층으로 도시되었으나, 서로 접촉하는 복수의 층들을 포함하는 적층 구조를 가질 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
연결 패턴(BP) 및 감지 패턴(SP)은 도전 패턴일 수 있다. 연결 패턴(BP)과 감지 패턴(SP)은 상이한 층 상에 배치될 수 있다. 연결 라인(BRH)은 제1 감지 절연층(71)과 제2 감지 절연층(72) 사이에 배치된다.
도 8 및 도 9는 일 실시예의 전자 장치(EA) 제조 방법을 나타낸 순서도이다. 도 10 내지 도 12는 도 9에 도시된 일 실시예의 전자 장치(EA) 제조 방법의 단계에 대응하는 단계를 개략적으로 나타낸 도면이다.
이하 설명하는 일 실시예의 전자 장치 제조 방법에 있어서, 상술한 일 실시예의 전자 장치(EA)에 대한 설명과 중복되는 내용은 다시 설명하지 않으며 차이점을 위주로 설명한다.
일 실시예의 전자 장치(EA) 제조 방법은 전자 패널(EP)을 제공하는 단계(S100), 전자 모듈(EM)을 제공하는 단계(S200), 및 윈도우(WM)를 제공하는 단계(S300)를 포함하는 것일 수 있다.
전자 패널(EP)을 제공하는 단계(S100)는 관통 홀(HH)이 정의된 전자 패널(EP)을 제공하는 것일 수 있다. 전자 모듈(EM)을 제공하는 단계(S200)는 관통 홀(HH)에 적어도 일부가 삽입되는 전자 모듈(EM)을 제공하는 것일 수 있다.
윈도우(WM)를 제공하는 단계(S300)는 전자 패널(EP)과 인접하며 관통 홀(HH)과 중첩하는 홀 영역(HA) 및 홀 영역(HA)을 둘러싸는 주변 영역(SA)을 포함하는 제1 면(DS) 및 제1 면(DS)과 마주하고 전자 모듈(EM)과 이격된 제2 면(US)을 포함하는 윈도우(WM)를 제공하는 것일 수 있다.
일 실시예의 윈도우(WM)를 제공하는 단계(S300)는 예비 윈도우(WM-P)를 제공하는 단계(S310), 예비 윈도우(WM-P)의 주변 영역(SA)에 필름(AF)을 부착하는 단계(S320), 및 필름(AF)이 부착되지 않은 홀 영역(HA)에 산 용액(AS)을 제공하여 요철 패턴(PT)을 형성하는 단계(S330)를 포함하는 것일 수 있다.
도 10 내지 도 12는 윈도우(WM)를 제공하는 단계(S300)에 대응하는 단계를 개략적으로 도시하였다. 도 10에서는 예비 윈도우(WM-P)를 제공하는 단계(S310)를 도시하였다. 도 11에서는 예비 윈도우(WM-P)의 주변 영역(SA)에 필름(AF)을 부착하는 단계(S320)를 도시하였다. 도 12에서는 필름(AF)이 부착되지 않은 홀 영역(HA)에 산 용액(AS)을 제공하여 요철 패턴(PT)을 형성하는 단계(S330)를 도시하였다. 별도로 도시하지 않았으나, 일 실시예의 전자 장치(EA) 제조 방법은 산 용액(AS)을 제공하여 요철 패턴(PT)을 형성하는 단계(S330) 이후에 예비 윈도우를 세정하는 단계(S340) 및 필름(AF)을 제거하는 단계(S350)를 더 포함할 수 있다.
도 10을 참조하면, 예비 윈도우(WM-P)의 하측에 보호 필름(EF)이 부착될 수 있다. 예비 윈도우(WM-P)로부터 윈도우(WM)가 형성되고, 상술한 바와 같이 윈도우(WM)의 제1 면(DS)에만 요철 패턴(PT)이 형성되는 것일 수 있다. 윈도우(WM)의 제2 면(US)에는 요철 패턴(PT)이 형성되지 않도록 보호 필름(EF)이 부착될 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 예비 윈도우(WM-P)의 제2 면(US)을 보호하기 위한 다른 재료가 적용될 수 있다.
일 실시예에 따르면, 필름(AF)은 예비 윈도우(WM-P)의 제1 면(DS)에 부착될 수 있다. 필름(AF)은 예비 윈도우(WM-P)의 홀 영역(HA)과 중첩하는 필름 개구부(S1)를 갖는 것일 수 있다. 즉, 필름(AF)은 예비 윈도우(WM-P)의 홀 영역(HA)을 제외한 주변 영역(SA)에만 부착되는 것일 수 있다.
일 실시예에 따르면, 필름(AF)은 내산 필름일 수 있다. 내산 필름은 후술하는 산 용액이 예비 윈도우(WM-P)의 주변 영역(SA)에 접촉하는 것을 방지하기 위한 것으로, 어느 하나의 실시예에 한정되지 않고, 산 용액의 접촉을 방지하는 특성을 가진 필름이라면 본 발명에 적용될 수 있다.
일 실시예에 따르면, 필름(AF)이 부착되지 않은 홀 영역(HA)에 산 용액(AS)을 제공하여 요철 패턴(PT)을 형성하는 단계(S330)는 예비 윈도우(WM-P)를 산 용액(AS)에 침지하는 것일 수 있다. 예비 윈도우(WM-P)의 홀 영역(HA)은 필름(AF)이 부착되지 않은 영역으로, 산 용액(AS)이 접촉될 수 있다. 산 용액(AS)이 접촉된 홀 영역(HA)에는 일 실시예의 요철 패턴(PT)이 형성될 수 있다. 산 용액(AS)에 의해 홀 영역(HA)이 식각되어 요철 패턴(PT)이 형성되는 것일 수 있다. 산 용액(AS)은 어느 하나의 실시예에 한정되지 않으며, 홀 영역(HA)을 식각할 수 있는 특성을 가진 용액이라면, 본 발명에 적용될 수 있다.
일 실시예의 요철 패턴(PT)을 형성하는 단계(S330)는 여러 장의 예비 윈도우(WM-P)를 산 용액이 채워진 하나의 배치(batch)에 한 번에 침지하여 복수 개의 예비 윈도우(WM-P)의 홀 영역(HA)을 대량으로 식각하는 것이 가능하다. 일 실시예의 전자 장치 제조 방법에 따라 예비 윈도우(WM-P)를 대량으로 식각하여 요철 패턴(PT)을 형성하는 경우, 설비를 이용한 건식 증착을 통해 각각의 예비 윈도우(WM-P)에 요철 패턴(PT)을 형성하는 것보다 비용이 절감될 수 있다.
상술한 일 실시예의 전자 장치(EA) 제조 방법에 따라 형성된 요철 패턴(PT)은 도 5 및 도 6과 같은 형상을 가질 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니다. 도 5 및 도 6에서는 복수 개의 오목부들(OT)이 일정한 간격으로 균일하게 형성된 것을 도시하였으나, 실제 공정에서는 오목부들(OT) 사이의 간격이 일정하지 않은 패턴으로 형성되는 것일 수 있다. 또한, 도 5 및 도 6에 도시된 것과 달리, 복수 개의 오목부들(OT) 각각의 형상은 상이할 수 있다. 즉, 복수 개의 오목부들(OT) 각각의 높이(H1)는 다른 것일 수 있고, 복수 개의 오목부들(OT) 각각의 모양은 다른 것일 수 있다. 복수 개의 오목부들(OT) 각각의 크기는 다른 것일 수 있다.
아래 표 1은 일 실시예의 전자 장치에서 신뢰성을 평가한 것이다. 실시예 1 및 실시예 2의 전자 장치는 요철 패턴이 형성된 윈도우를 포함하는 것이다. 실시예 1에서는 10 nm의 높이로 형성된 요철 패턴을 포함하고, 실시예 2에서는 5 nm의 높이로 형성된 요철 패턴을 포함한다.
열충격은 전자 장치를 70℃의 환경에 2분 간격으로 200회 노출시킨 후의 전자 장치의 변화를 육안으로 관찰한 것이다. 내열탕은 70℃의 물에서 1시간 동안 가열한 후의 전자 장치의 변화를 육안으로 관찰한 것이다.
구분 실시예 1 실시예 2
투과율 및 반사율 개선 정도 투과율 1.6% ↑
(반사율 1.6% ↓)		 투과율 0.6% ↑
(반사율 0.6% ↓)
열충격 변화 없음 변화 없음
온도(50℃) 및
습도(95%)		 변화 없음 변화 없음
온도(85℃) 및
습도(85%)		 변화 없음 변화 없음
내열탕 변화 없음 변화 없음
실시예 1은 윈도우의 홀 영역에 높이 10 nm의 요철 패턴을 포함하여 투과율이 1.6% 개선된 것이고, 실시예는 2는 윈도우의 홀 영역에 높이 5 nm의 요철 패턴을 포함하여 투과율이 0.6% 개선된 것이다. 예를 들어, 요철 패턴이 형성되기 전 윈도우의 투과율이 90% 이었다면, 실시예 1의 요철 패턴이 형성된 이후 윈도우의 투과율은 91.6%로 개선된 것이다.
표 1의 결과를 참조하면, 고온 다습한 환경에서 전자 장치를 작동하더라도 문제 없이 작동하는 것을 알 수 있다. 50℃의 온도 및 95%의 습도 환경에서 전자 장치를 사용할 경우, 요철 패턴을 형성하기 전의 전자 장치와 동일하게 정상 작동됨을 알 수 있다. 또한, 50℃의 온도 및 95%의 습도 환경에서 전자 장치를 사용할 경우, 요철 패턴을 형성하기 전의 전자 장치와 동일하게 정상 작동됨을 알 수 있다.
실시예 1 및 실시예 2의 열충격 평가 및 내열탕 평가 결과를 보면 전자 장치가 정상 작동함을 알 수 있다. 즉, 일 실시예의 요철 패턴이 형성된 윈도우가 포함된 전자 장치는 높은 온도의 열에 반복해서 노출되거나, 지속적으로 노출되는 경우에도 정상 작동하는 것을 알 수 있다.
상술한 바와 같이, 윈도우 두께에 비하면 요철 패턴의 높이는 10만분의 1 수준으로, 일 실시예의 요철 패턴이 형성된 윈도우를 포함한 전자 장치의 신뢰성에는 문제가 없는 것으로 판단된다.
일 실시예의 전자 장치 제조 방법은 윈도우의 홀 영역에 요철 패턴을 형성하는 단계를 포함하여, 홀 영역에서의 반사 현상이 개선된 전자 장치를 제공할 수 있다. 또한, 일 실시예의 요철 패턴을 형성하는 단계는 산 용액에 윈도우를 침지하여 식각하는 것으로, 하나의 공정에서 대량의 윈도우 표면을 식각하는 것이 가능하여 비용이 절감될 수 있다.
일 실시예의 전자 장치는 윈도우의 홀 영역에 요철 패턴을 포함하여 반사 현상을 줄이고, 카메라 모듈의 해상도를 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EP: 전자 패널 HH: 관통 홀
EM: 전자 모듈 WM: 윈도우
HA: 홀 영역 SA: 주변 영역
DS: 제1 면 US: 제2 면
WM-P: 예비 윈도우 AF: 필름
AS: 산 용액 PT: 요철 패턴

Claims (20)

  1. 관통 홀이 정의된 전자 패널을 제공하는 단계;
    상기 관통 홀에 적어도 일부가 삽입되는 전자 모듈을 제공하는 단계; 및
    상기 전자 패널과 인접하며 상기 관통 홀과 중첩하는 홀 영역 및 상기 홀 영역을 둘러싸는 주변 영역을 포함하는 제1 면, 및 상기 제1 면과 마주하고 상기 전자 모듈과 이격된 제2 면을 포함하는 윈도우를 제공하는 단계; 를 포함하고,
    상기 윈도우를 제공하는 단계는
    예비 윈도우를 제공하는 단계;
    상기 주변 영역에 필름을 부착하는 단계; 및
    상기 홀 영역에 산 용액을 제공하여 요철 패턴을 형성하는 단계; 를 포함하는 전자 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 필름은 내산 필름인 전자 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 필름은 상기 관통 홀과 중첩하는 개구부를 포함하는 전자 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 요철 패턴을 형성하는 단계는 상기 산 용액에 상기 예비 윈도우를 침지하는 단계를 포함하는 전자 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 요철 패턴은 상기 제2 면 방향으로 함몰된 복수 개의 오목부들을 포함하고,
    상기 오목부들 각각은 원뿔대 형상 또는 반구 형상인 전자 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 요철 패턴은 랜덤한 크기를 갖는 복수 개의 오목부들을 포함하는 전자 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 윈도우의 두께 D1 및 상기 요철 패턴의 높이 H1는 하기 식 1의 관계를 만족하는 전자 장치 제조 방법:
    [식 1]
    0.71×10-5 ≤ H1/D1 ≤ 3×10-5.
  8. 제 1항에 있어서,
    상기 윈도우의 두께 방향으로 상기 요철 패턴의 높이는 5 nm 이상 15 nm 이하인 전자 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 윈도우의 두께는 0.5 mm 이상 0.7 mm 이하인 전자 장치 제조 방법.
  10. 제 1항에 있어서,
    상기 요철 패턴을 형성하는 단계 이후 상기 예비 윈도우를 세정하는 단계 및 상기 필름을 제거하는 단계를 더 포함하는 전자 장치 제조 방법.
  11. 제 1항에 있어서,
    상기 홀 영역의 평균 표면 거칠기는 상기 주변 영역의 평균 표면 거칠기보다 큰 것인 전자 장치 제조 방법.
  12. 제 1항에 있어서,
    상기 홀 영역의 평균 표면 거칠기는 상기 제2 면의 평균 표면 거칠기보다 큰 것인 전자 장치 제조 방법.
  13. 제 1항에 있어서,
    상기 전자 모듈은 카메라 모듈을 포함하는 것인 전자 장치 제조 방법.
  14. 관통 홀이 정의된 전자 패널;
    상기 관통 홀에 적어도 일부가 삽입된 전자 모듈; 및
    상기 전자 패널과 인접하며, 상기 관통 홀과 중첩하는 홀 영역 및 상기 홀 영역을 둘러싸는 주변 영역을 포함하는 제1 면, 및 상기 제1 면과 마주하고 상기 전자 모듈과 이격된 제2 면을 포함하는 윈도우; 를 포함하고,
    상기 홀 영역은 요철 패턴을 포함하는 전자 장치.
  15. 제 14항에 있어서,
    상기 요철 패턴은 상기 제2 면 방향으로 함몰된 복수 개의 오목부들을 포함하고,
    상기 오목부들 각각은 원뿔대 형상 또는 반구 형상인 전자 장치.
  16. 제 14항에 있어서,
    상기 윈도우 두께 방향으로 상기 요철 패턴의 높이는 5 nm 이상 15 nm 이하인 전자 장치.
  17. 제 14항에 있어서,
    상기 상기 윈도우의 두께 D1 및 상기 요철 패턴의 높이 H1는 하기 식 1의 관계를 만족하는 전자 장치:
    [식 1]
    0.71×10-5 ≤ H1/D1 ≤ 3×10-5.
  18. 제 14항에 있어서,
    상기 홀 영역의 평균 표면 거칠기는 상기 주변 영역의 평균 표면 거칠기보다 큰 것인 전자 장치.
  19. 제 14항에 있어서,
    상기 전자 모듈은 카메라 모듈을 포함하는 전자 장치.
  20. 제 14항에 있어서,
    상기 윈도우 및 상기 전자 패널 사이에 배치되고, 개구부가 정의된 점착층을 더 포함하고, 상기 개구부는 상기 관통 홀과 중첩하는 전자 장치.
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