KR20210102815A - 핀 손실 방지 - Google Patents

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KR20210102815A
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페이-링 가오
첸-수안 리아오
츠-충 창
지운-밍 쿠오
체-유안 수
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Abstract

본 명세서에서 설명되는 실시예는 핀 격리 영역의 형성 중에 핀 산화를 감소시키기 위한 방법에 관한 것이다. 방법은, 반도체 기판을 제공하는 단계 - 반도체 기판은, 반도체 기판의 상단 부분 상에 형성된 n-도핑된 영역 및 p-도핑된 영역을 가짐 - ; p-도핑된 영역 상에 제1 층을 에피택셜 성장시키는 단계; n-도핑된 영역 상에 제1 층과는 상이한 제2 층을 에피택셜 성장시키는 단계; 제1 층 및 제2 층의 상단 표면 상에 제3 층을 에피택셜 성장시키는 단계 - 제3 층은 제1 층 및 제2 층보다 더 얇음 - 를 포함한다. 방법은, 반도체 기판 상에 핀 구조물을 형성하기 위해 제1 층, 제2 층, 및 제3 층을 에칭하고 핀 구조물 사이에 격리 영역을 형성하는 단계를 더 포함한다.

Description

핀 손실 방지{FIN LOSS PREVENTION}
핀 전계 효과 트랜지스터(finFET, fin field effect transistor) 내의 격리 영역의 형성 중의 핀 산화는 핀 폭 손실을 초래할 수 있으며, 이는 이어서 트랜지스터 성능 저하 및 수율 손실에 대한 원인이 된다. 실리콘-게르마늄 핀 구조물은 핀 구조물 사이의 격리 영역의 형성 중의 핀 폭 손실에 특히 민감하다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 일반 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른, 핀 격리 영역의 형성 중의 핀 산화를 방지하기 위해 반도체 핀 구조물 상에 결정질 실리콘 캐핑층을 형성하기 위한 제조 방법의 흐름도이다.
도 2 내지 도 6은, 일부 실시예에 따른, 결정질 실리콘 캐핑층이 형성되어 있는 핀 구조물의 형성 중의 기판의 등측도이다.
도 7 내지 도 12는, 일부 실시예에 따른, 결정질 실리콘 캐핑층이 형성되어 있는 핀 구조물의 핀 격리 영역의 형성 중의 단면도이다.
도 13은, 일부 실시예에 따른, p형 및 n형 트랜지스터의 부분적 등측도이다.
다음의 개시는, 예컨대, 제공되는 주제의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 있는 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복 그 자체는, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주지 않는다.
또한, 도면에 도시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
본 명세서에서 사용되는 바와 같은 "공칭"이라는 용어는, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 바람직한 값 또는 타겟 값을 지칭하며, 바람직한 값의 위 및/또는 아래의 값의 범위와 함께 제품 또는 공정의 설계 단계 중에 설정된다. 값의 범위는 통상적으로 제조 공정 또는 허용오차 내에서 약간의 변동을 갖게 된다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는, 타겟 값의 5% 내에서 변동하는(예컨대, 타겟 값의 ±1%, ±2%, ±3%, ±4%, 및 ±5%), 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같은 "수직"이라는 용어는 기판의 표면에 대해 공칭적으로 직각임을 의미한다.
핀 전계 효과 트랜지스터(finFET) 내의 핀 격리는, 핀 구조물 사이에 배치되는 핀 격리 영역의 형성을 통해 달성된다. 핀 격리 영역은, 핀 구조물 규정 후에 형성되는 얕은 트렌치 격리(STI, shallow trench isolation) 영역에 대응할 수 있다. 핀 구조물은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀 구조물은 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하여, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는 패턴이 형성될 수 있도록 한다. 예컨대, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서는 이후에 핀 구조물을 패터닝하기 위해 사용될 수 있다.
제한이 아닌 예로서, 핀 격리 영역의 형성은 다수의 동작, 예컨대, (i) 핀 구조물 상의 라이너 물질의 퇴적, (ii) 라이너 물질 상의 주 격리 물질의 퇴적, (iii) 주 격리 물질에 대한 퇴적-후 처리, (iv) 주 격리 물질에 대한 평탄화 동작, 및 (v) 주 격리 물질의 원치 않는 부분을 제거하기 위한 리세싱 동작을 포함할 수 있다. 전술한 공정 각각은 추가적인 하위 동작을 포함할 수 있다. 예컨대, 주 격리 물질의 퇴적-후 처리는, 퇴적된 격리 물질의 품질을 개선시키기 위한 습증기 내에서의 어닐링 동작을 포함할 수 있다. 일부 실시예에서, 격리 물질은 실리콘 산화물이거나, 질소 및 수소를 더 포함하는 실리콘 산화물계 물질일 수 있다.
퇴적-후 처리 중에, 핀 구조물의 약점 위치는, 예컨대, 핀 구조물의 상단 표면이 측벽 표면과 만나는 곳인 핀 구조물의 상단 모서리는, 습증기에 의해 산화될 수 있다. 핀 산화는 핀 구조물의 표면으로부터 그 중심을 향해 내부로 진행된다. 제어되지 않은 채 남겨지면, 산화 공정은, 핀 구조물의 산화되지 않은 부분을 유효하게 감소시키는 산화물층을 형성할 수 있다. 후속적인 핀 격리 물질의 리세싱 동작에서, 핀 구조물의 산화된 부분은 의도적이지 않게 제거될 수 있다. 따라서, 핀 구조물의 폭은 감소된다. 일부 실시예에서, 산화가 균일하지 않다면, 핀 구조물 상에 피트(pit) 결함이 형성될 수 있다. 결함 형성 및 핀 폭 손실은, 저하된 성능 및 성능 변동성을 갖는 트랜지스터를 초래할 수 있으며, 이 둘 다는 제조 수율에 해롭다.
본 명세서에서 설명되는 실시예는 핀 격리 영역의 형성 중에 핀 산화를 감소시키기 위한 방법에 관한 것이다. 일부 실시예에서, 격리 영역의 형성 중에 핀 산화를 방지하기 위해 구조물의 상단 표면은 실리콘 결정질 캐핑층으로 캐핑된다. 결정질 실리콘 캐핑층은 희생적이지 않을 수 있으며, 트랜지스터 구조물의 일부가 될 수 있다. 따라서, 결정질 실리콘 캐핑층의 두께 및 품질은 제어되어야 한다.
도 1은, 일부 실시예에 따른, 후속적인 핀 격리부 형성 중에 핀 산화를 방지하기 위한, 결정질 핀 구조물의 상단 표면 상의 결정질 캐핑층의 형성 공정을 설명하는 제조 방법(100)의 흐름도이다. 다른 제조 동작이 방법(100)의 다양한 동작 사이에 수행될 수 있으며, 단지 설명의 명료성 및 용이성을 위해 생략될 수 있다. 이들 다양한 동작은 본 개시의 사상 및 범위 내에 있다. 또한, 본 명세서에 제공된 개시를 수행하기 위해서 모든 동작이 필요하지 않을 수 있다. 또한, 동작 중 일부는 동시에, 또는 도 1에 도시된 것과는 상이한 순서로 수행될 수 있다. 일부 실시예에서, 현재 설명되는 동작에 추가하여 또는 그 대신에 하나 이상의 다른 동작이 수행될 수 있다. 예시의 목적을 위해, 방법(100)은 도 2 내지 도 12에 도시된 실시예를 참조하여 설명될 것이다. 방법(100)을 설명하기 위해 제공된 도면은 오직 예시의 목적을 위한 것이며 비례에 맞지 않는다. 또한, 도면은 현실의 구조물, 피처, 또는 필름의 실제 지오메트리를 반영하지 않을 수 있다. 예시의 목적을 위해 일부 구조물, 필름, 또는 지오메트리가 의도적으로 증강되었을 수 있다.
도 1을 참조하면, 방법(100)은 동작(110)으로 시작하여, n형 및 p형 웰이 형성되어 있는 반도체 기판 상에 실리콘 에피택셜층을 성장시키는 공정으로 시작한다. 제한이 아닌 예로서, 동작(110)에 따른 반도체 기판은, 상단 표면의 일부 상에 형성된 p형 웰(210) 및 n형 웰(220)을 포함하는 반도체 기판(200)의 부분적 등측도인 도 2에 도시되어 있다.
일부 실시예에서, 기판(200)은 벌크 반도체 웨이퍼이거나, 예컨대, 절연체 상의 실리콘과 같은, SOI(semiconductor on insulator) 웨이퍼의 상단층이다. 또한, 기판(200)은 실리콘(Si) 또는, 예컨대, (i) 게르마늄(Ge)과 같은 또 다른 단원소 반도체; (ii) 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 및/또는 인듐 안티몬화물(InSb)을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비화물 인화물(GaInAsP)을 비롯한 혼정 반도체; 또는 (iv) 이들의 조합으로 제조될 수 있다. 일부 실시예에서, 기판(200)은 결정질 미세구조를 가지며, 예컨대, 비정질 또는 다결정질이 아니다.
예시의 목적을 위해, 방법(100)에서의 기판(200)은, (100) 결정면에 평행한 상단 표면을 갖는 결정질 실리콘의 맥락에서 설명될 것이다. 본 명세서에서의 개시에 기초하여, 위에서 논의된 바와 같은 다른 물질이 사용될 수 있다. 이들 물질은 본 개시의 사상 및 범위 내에 있다.
예컨대, 반도체 기판(200)의 상단 부분을 적절한 도펀트로 도핑함으로써, 도핑된 웰(예컨대, p형 웰(210) 및 n형 웰(220))이 형성될 수 있다. 제한이 아닌 예로서, p형 웰(210)을 형성하기 위해 이온 주입기에 의해 약 5x1016 atoms/cm3와 약 1x1019 atoms/cm3 사이의 농도로 붕소(B)가 주입될 수 있다. 이에 부응하여, n웰(220)을 형성하기 위해 이온 주입기에 의해 약 5x1016 atoms/cm3와 약 1x1019 atoms/cm3 사이의 농도로 n형 도펀트, 예컨대, 비소(As), 안티몬(Sb), 또는 인(P)이 주입될 수 있다. 전술한 도펀트 종은 약 100nm와 약 500nm 사이의 범위의 깊이에 주입될 수 있다. 즉, 웰(210 및 220)의 깊이(T)의 범위는 약 100nm와 약 500nm 사이이다. p형 웰 및 n형 웰(210 및 220)의 "경계"는 파선에 의해 표시되어 있다. 제한이 아닌 예로서, p형 웰(210) 및 n형 웰(220)은 반도체 기판(200)의 상단 표면 전체에 걸쳐 연장되지 않을 수 있다. 예컨대, 반도체 기판(200)의 상단 표면 상에 다수의 p형 웰(210) 및 n형 웰(220)이 형성될 수 있다. 일부 실시예에서, 반도체 격자 내에서 도펀트가 활성화되는 것을 보장하기 위해, 도핑된 웰의 형성은, 이온 주입 이후의 활성화 어닐링을 더 포함할 수 있다.
동작(110)에 따라서, 반도체 기판(200) 상에 실리콘 에피택셜층(230)이 성장된다. 일부 실시예에서, 실리콘 에피택셜층(230)은 약 300Å과 약 1000Å 사이의 두께로 성장된다. 제한이 아닌 예로서, 실리콘 에피택셜층(230)은 화학적 기상 증착 공정으로 퇴적될 수 있다. 실리콘 에피택셜층(230)의 성장에 사용될 수 있는 소스 가스는 실란(SiH4), 실리콘 테트라클로라이드(SiCl4), 트리클로로실란(TCS), 또는 디클로로실란(SiH2Cl2 또는 DSC)을 포함하지만, 이들로 제한되지는 않는다. 전술한 소스 가스를 환원시키기 위한 반응물 가스로서 수소(H2)가 사용될 수 있다. 사용되는 가스에 따라서 에피택셜 성장 중의 퇴적 온도는 약 700°C에서부터 약 1250°C까지의 범위일 수 있다. 예컨대, SiCl4 또는 TCS와 같은 더 많은 염소 원자를 갖는 소스 가스에 비해, (예컨대, DSC와 같은) 더 적은 염소 원자를 갖는 소스 가스는 더 낮은 형성 온도를 요구할 수 있다. 전술한 가스의 유형 및 범위는 예로서 제공되며 제한하지 않는다. 일부 실시예에서, 반도체 기판(200)의 상단 표면 전체를 커버하도록 실리콘 에피택셜층(230)이 성장된다. 그러나 이는 제한하는 것이 아니며, 실리콘 에피택셜층(230)은, 예컨대, 패터닝된 마스킹층을 사용함으로써 기판(200)의 원하는 영역 상에 성장될 수 있다. 일부 실시예에 따라서, 기판은 유효하게 실리콘 에피택셜층(230)에 대한 시드층으로서 기능하기 때문에 실리콘 에피택셜층(230)은 실리콘 기판(200)과 동일한 결정 배향을 이어받는다. 이는, 실리콘 에피택셜층(230)의 상단 표면(230S) 또한 (100) 결정면에 평행하다는 것을 의미한다.
일부 실시예에서, 실리콘 에피택셜층(230)은 진성(intrinsic)(예컨대, 도핑되지 않음)이거나 도핑될 수 있다. 실리콘 에피택셜층(230)은 성장 형성 중에 또는 성장 후에 도핑될 수 있다. 또한, 실리콘 에피택셜층(230)은, 그 아래에 놓이는 도핑된 웰과 동일하거나 상이한 유형의 도펀트로 그리고 동일하거나 상이한 도펀트 농도로 도핑될 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 동작(120)으로 계속되어, n형 웰(220)의 상단 표면을 노출시키기 위해 실리콘 에피택셜층(230) 내에 개구(300)를 형성하는 공정으로 계속된다. 일부 실시예에서, 개구(300)는 포토리소그래피 및 에칭 동작을 사용해 형성된다. 제한이 아닌 예로서, 실리콘 에피택셜층(230) 상에 포토레지스트(도시되지 않음)의 코팅이 도포될 수 있다. 포토레지스트는 후속적으로 원하는 패턴에 따라서 노광 및 현상되며; 예컨대, 원하는 패턴은, 반도체 기판(200)의 상단 표면을 노출시키는 n형 웰(220)에 정렬된 개구일 수 있다. 포토레지스트의 노광되지 않은 영역은 습식 세척으로 제거될 수 있으며, p형 웰(210) 위의 실리콘 에피택셜층(230) 상에 현상된 포토레지스트의 원하는 패턴을 남긴다. 현상된 포토레지스트는 후속적으로 에칭 마스크로서 사용될 수 있다. 개구(300)를 형성하기 위해 이방성 건식 에칭 공정이 실리콘 에피택셜층(230)의 노광된 부분을 부분적으로 제거할 수 있다. (예컨대, p형 웰(210)의 상단 상의) 현상된 포토레지스트에 의해 커버된 실리콘 에피택셜층(230)의 영역은 에칭 화학물질로부터 보호되고 따라서 제거되지 않는다. 실리콘 에피택셜층(230) 내에 개구(300)가 형성되면, 잔존하는 현상된 포토레지스트가 습식 세척으로 제거된다. 이 공정의 결과는, 도 3에 도시된 개구(300)와 같은, 실리콘 에피택셜층(230) 내의 에칭된 부분이다.
일부 실시예에서, 건식 에칭 공정은 n웰(220)의 상단 표면이 노출될 때 종료된다. 제한이 아닌 예로서, 에칭 공정의 종료를 시그널링하기 위해 에칭 정지층이 사용될 수 있다. 제한이 아닌 예로서, 실리콘 에피택셜층(230)의 형성 이전에, 에칭 정지층 및 도펀트 확산 배리어로서의 역할을 하도록, 도핑된 웰의 상단 표면 내에 탄소 도핑층이 형성될 수 있다. 대안적으로, 도핑된 실리콘의 에칭 속도는 진성 실리콘의 에칭 속도와는 상이할 수 있기 때문에 에칭 공정의 종료를 시그널링하기 위해 n형 웰(220)의 n형 도펀트 농도가 사용될 수 있다.
도 1을 참조하면, 방법(100)은 동작(130)으로 계속되어, 개구(300)를 충전시키기 위해, 노출된 n형 웰(220) 상에 실리콘 게르마늄 에피택셜층을 성장시키는 공정으로 계속된다. 일부 실시예에서, 헤테로에피택셜 공정으로 실리콘 게르마늄 에피택셜층이 성장된다. 도 4는 개구(300) 내의 n형 웰(220) 상의 실리콘 게르마늄 에피택셜층(400)의 성장 후의 구조물을 도시한다. 일부 실시예에서, 도 4에 도시된 바와 같이 실리콘 게르마늄 에피택셜층(400)과 실리콘 에피택셜층(230)의 상단 표면이 실질적으로 동일 평면 내에 있도록 화학적 기계적 연마(CMP, chemical mechanical polishing)와 같은 평탄화 동작이 실리콘 게르마늄 에피택셜층(400)을 연마한다. 제한이 아닌 예로서, 실리콘 게르마늄 에피택셜층 성장을 위해 사용되는 전구체 가스는 (i) SiH4, Si2H6, SiH2Cl2, GeH4, 또는 HCl, 및 (ii) H2, N2, 또는 Ar의 조합을 포함할 수 있다. 일부 실시예에서, 성장되는 실리콘 게르마늄과 그 아래에 놓이는 기판(200) 사이의 격자 불일치로 인한 성장 결함을 억제하기 위해, 실리콘 게르마늄 에피택셜층(400)의 성장 이전에 버퍼층(도시되지 않음)이 퇴적될 수 있다. 또한, 에칭 공정 중에 형성된 자연 산화물층(native oxide layer)을 제거하기 위해 실리콘 게르마늄 에피택셜층(400)의 성장 이전에 개구(300)가 미리 처리될 수 있다.
실리콘 에피택셜층(230)의 경우에서와 같이, 실리콘 게르마늄 에피택셜층(400)은 기판(200)을 시드층으로서 사용한다. 따라서, 실리콘 게르마늄 에피택셜층(400)은 기판(200)과 동일한 결정 배향을 "이어받고", 그 상단 표면(400S)은 (100) 실리콘 결정면에 평행하다.
도 1을 참조하면, 방법(100)은 동작(140)으로 계속되어, 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400) 상에 결정질 실리콘 캐핑층을 성장시키는 공정으로 계속된다. 일부 실시예에서, 결정질 실리콘 캐핑층의 성장은, 다수의 웨이퍼를 처리하는 능력을 지닌 다중 배치 용광로(multi batch furnace)에서 일어난다. 일부 실시예에서, 처리될 웨이퍼는 용광로 내에 적층되고 화학적 산화물 제거(COR, chemical oxide removal) 공정에 노출되며, COR 공정은, 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400)의 상단 표면에 형성된 자연 산화물을 제거한다. 일부 실시예에서, COR 공정은 암모니아(NH3)와 혼합된 플루오르화 수소산(HF, hydrofluoric acid)을 사용한다. 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400)의 상단 표면(230S 및 400S) 각각에서 자연 산화물이 없어지면, 결정질 실리콘 캐핑층 성장이 개시된다. 일부 실시예에서, 약 300°C와 400°C 사이의 온도에서 결정질 실리콘 캐핑층을 성장시키기 위해 디클로로실란(SiH2Cl2 또는 DSC) 및 수소(H2)가 사용된다. 도 5는, 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400) 상에 성장된 결정질 실리콘 캐핑층(500)을 도시한다. 일부 실시예에서, 결정질 실리콘 캐핑층(500)은 그 아래에 놓이는 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400)과 동일한 결정 배향을 갖는다. 예컨대, 결정질 에피택셜층(500)의 상단 표면은 (100) 결정면에 평행하다.
일부 실시예에서, 결정질 실리콘 캐핑층(500)은 핀 격리 영역의 형성 중에 실리콘 에피택셜층(230) 및 실리콘 게르마늄 에피택셜층(400)의 상단 표면을 산화로부터 보호한다. 일부 실시예에 따라서, 결정질 실리콘 캐핑층(500)의 두께는 약 2nm이다. 약 2nm보다 더 얇은 결정질 실리콘 캐핑층은 핀 산화에 대해 충분한 보호를 제공하지 않으며, 약 2nm보다 더 두꺼운 결정질 실리콘 캐핑층은 트랜지스터의 성능을 저하시킨다. 이는, 앞서 논의한 바와 같이, 결정질 실리콘 캐핑층(500)은 희생적이지 않으며, 따라서, 트랜지스터 구조물의 일부가 되기 때문이다. 따라서, 결정질 실리콘 캐핑층(500)은 핀 산화를 방지하도록 충분히 두껍고 트랜지스터의 성능에 영향을 미치지 않도록 충분히 얇아야 한다.
도 1을 참조하면, 방법(100)은 동작(150)으로 계속되어, 핀 구조물을 형성하는 공정으로 계속된다. 앞서 논의한 바와 같이, 핀 구조물은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀 구조물은 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하여, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는 패턴이 형성될 수 있도록 한다. 예컨대, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서는 이후에 핀 구조물을 패터닝하기 위해 사용될 수 있다. 일부 실시예에 따라서, 도 6은, 핀 구조물의 형성을 위한 최종 패터닝 동작을 도시하며, 여기서, 결정질 실리콘 캐핑층(500) 상에 패터닝된 층(610 및 620)이 배치된다. 일부 실시예에서, 패터닝된 층(610)은 실리콘 산화물을 포함하고 패터닝된 층(620)은 실리콘 질화물(Si3N4)을 포함한다.
전술한 포토리소그래피 공정에 의해 규정된 패터닝된 층(610 및 620)의 치수는 결국, 도 7에 도시된 핀 구조물(700 및 710)의 폭(W), 길이(L), 및 간격을 규정한다. 에칭 공정의 지속시간은 핀 구조물(700 및 710)의 높이(H)를 규정하기 위해 사용될 수 있다. 제한이 아닌 예로서, 폭(W)은 약 5nm에서부터 약 10nm까지의 범위일 수 있고, 핀 구조물(700 및 710)의 높이(H)는 약 35nm에서부터 약 120nm의 범위일 수 있다. 길이(L)는, 후속적인 제조 동작에서 핀 구조물에 대해 직각으로, 예컨대, x 방향을 따라서, 형성될 게이트 구조물의 수, 피치, 및 크기에 의존하여 조정될 수 있다. 일부 실시예에서, 기판(200)의 다른 위치에, 예컨대, 핀 구조물(700 및 710)에 인접하여, 핀 구조물(700 및 710)과 같은 추가적인 핀 구조물이 형성될 수 있다.
일부 실시예에서, 핀 구조물(700)은 n형 웰(220) 상의 실리콘 게르마늄 에피택셜층(400)을 포함하고 핀 구조물(710)은 p형 웰(210) 상의 실리콘 에피택셜층(230)을 포함한다. 일부 실시예에 따라서, 실리콘 게르마늄 채널 영역을 갖는 핀 구조물(700) 상에 p형 finFET이 형성될 수 있고 실리콘 채널 영역을 갖는 핀 구조물(710) 상에 n형 finFET이 형성될 수 있다. 그러나 이는 제한하는 것이 아니며, 실리콘 채널 영역을 갖는 핀 구조물(710) 상에 p형 및 n형 finFET이 형성될 수 있다.
도 1을 참조하면, 방법(100)은 동작(160)으로 계속되어, 핀 구조물(700 및 710) 사이에 격리 물질을 퇴적시키는 공정으로 계속된다. 도 8을 참조하면, 격리 물질을 퇴적시키는 단계는 핀 구조물(700 및 710) 위에 라이너층(800)을 퇴적시키는 것을 포함한다. 일부 실시예에 따라서, 도 8은, 도 7에 도시된 커팅 라인 AB를 따른 핀 구조물(700 및 710)의 단면도이다. 제한이 아닌 예로서, 라이너층(800)은 격리 물질에 대한 접착층으로서 기능한다. 또한, 라이너층(800)은 산화에 대하여 핀 구조물(700 및 710)의 측벽 표면을 위한 보호층으로서 소용된다. 제한이 아닌 예로서, 라이너층(800)은, 플라즈마 강화 원자층 퇴적(PEALD, plasma-enhanced atomic layer deposition)과 같은, 컨포멀한 퇴적 공정을 이용하여 약 3nm의 두께로 퇴적될 수 있다. 제한이 아닌 예로서, 라이너층(800)은 실리콘 산화물 또는 실리콘 산화물계 유전체 물질일 수 있다.
후속적으로, 도 9에 도시된 바와 같이 핀 구조물(700 및 710)을 둘러싸도록 격리 물질(900)(예컨대, 1차 격리 물질)이 퇴적된다. 일부 실시예에서, 격리 물질(900)은, 핀 구조물(700 및 710)의 높이(H)의 약 3배인 두께(900T)로 퇴적된다(예컨대, 900T ~ H × 3). 예컨대, H가 약 120nm라면, 900T는 약 360nm이다. 일부 실시예에 따라서, 격리 물질(900)이 심(seam) 또는 보이드(void)를 형성하지 않으면서 핀 구조물(710 및 700) 사이의 공간을 충전시키는 것을 보장하기 위해, 격리 물질(900)은 유동가능 화학적 기상 증착 공정(예컨대, 유동가능 CVD)으로 퇴적된다. 일부 실시예에서, 격리 물질(900)은 실리콘 산화물계 유전체 물질이며, 예컨대, 질소 또는 수소를 포함한다. 유전체 특성 및 구조적 특성을 더 개선시키기 위해, 격리 물질(900)은 약 800°C와 1200°C 사이의 온도에서 습증기 어닐링(예컨대, 100% 물 분자)을 거친다. 습증기 어닐링 중에, 격리 물질(900)은 치밀해지고 그 산소 함량이 증가될 수 있다.
일부 실시예에 따라서, 결정질 실리콘 캐핑층(500)은, 핀 구조물의 상단 표면을 따른 면(100)과 핀의 측벽 표면을 따른 면(110)인 2개의 상이한 결정면이 만나는 핀 구조물(700 및 710)의 상단 모서리와 같은, "약점" 위치(A)에서 핀 구조물(700 및 710)의 산화를 방지한다. 핀 구조물(700 및 710)의 상단 모서리는, 습증기 어닐링 중에 산소가 그를 통해 확산되고 핀 구조물(700 및 710)을 산화시킬 수 있는 전이점을 형성한다. 핀 구조물(700 및 710)의 상단 표면 상에 결정질 실리콘 캐핑층(500)을 성장시키는 것은, 위치(A)로부터 위치(B)로 약점을 "이전(relocating)"시키고 약점을 핀 구조물의 상단 표면으로부터 "멀리" 이동시킨다. 에피택셜 성장은 그 아래에 놓이는 층의 결정 구조(및 배향)를 재현하기 때문에, 예컨대, 그 아래에 놓이는 결정층의 연속인 것처럼 원자가 정렬되기 때문에, 이러한 결과가 달성된다. 헤테로에피택셜 성장인 핀 구조물(700) 및 결정질 실리콘 캐핑층(500)의 경우, 결정질 실리콘 캐핑층(500)은 그 아래에 놓이는 실리콘 게르마늄 에피택셜층(400)과 동일한 대칭성을 가질 것이지만, 실리콘 게르마늄 하위층과 결정질 실리콘 캐핑층 사이의 격자 불일치로 인해 실리콘 원자 사이에 상이한 거리를 가질 것이다. 그러나, 결정질 실리콘 캐핑층(500)의 제한된 두께(예컨대, 약 2nm) 및 핀 구조물(700)의 제한된 폭(예컨대, 약 5nm와 약 10nm 사이)으로 인해, 격자 불일치와 관련된 결함이 억제될 수 있다.
후속적으로, 도 10에 도시된 바와 같이, 핀 구조물(700 및 710)의 패터닝된 층(620)이 노출될 때까지 CMP 공정이 격리 물질(900)을 연마한다. 일부 실시예에서, 패터닝된 층(620)은 전술한 CMP 공정에 대한 연마 정지층으로서 기능한다. 도 11에 도시된 바와 같이, CMP 터치업(touch up)이, 패터닝된 층(620)을 제거하고 패터닝된 층(610)을 노출시킬 수도 있다. 일부 실시예에서, 잔존하는 패터닝된 층(620)은 인산(H3PO4)을 포함하는 습식 에칭 화학물질로 선택적으로 제거된다.
도 1을 참조하면, 방법(100)은 동작(170)으로 계속되어, 도 12에 도시된 바와 같이 핀 구조물(700 및 710)에 대해 격리 물질(900)을 리세싱하는 공정으로 계속된다. 일부 실시예에서, 리세싱 동작은 또한 라이너층(800)을 "후퇴(pulling back)"시킨다. 이는, 격리 물질(900)의 리세싱 공정에서 사용되는 건식 에칭 화학물질은 라이너층(800)을 향해서도 선택적이기 때문이다. 일부 실시예에서, 리세싱 공정은 플루오르화탄소 화학물질을 포함하지만, 이에 제한되지는 않는다. 전술한 리세싱 공정의 결과로서, 핀 구조물(700 및 710)의 상단 부분이 노출되며, 하단 부분은 격리 물질(900) 내에 매립된 상태로 유지된다. 또한, 방법(100)에서 설명된 산화 공정 중 임의의 산화 공정 중에 핀 구조물(700 및 710)의 측벽 상에 형성되는 임의의 산화물은, 전술한 리세싱 동작 중에 제거될 것이다.
일부 실시예에 따라서, 도 13은 게이트 스택(1300)이 형성된 후의 핀 구조물(700 및 710)의 부분적 등측도이다. 일부 실시예에서, 게이트 스택(1300)은 게이트 전극(1310) 및, 게이트 전극(1310)과 핀 구조물(700 및 710) 사이에 개재된 게이트 유전체 스택(1320)을 포함한다. 게이트 스택(1300)과 각 핀 구조물(700 및 710), 및 각 소스/드레인 에피택셜 영역(도시되지 않음)은 트랜지스터 구조물을 형성한다. 예컨대, 전술한 바와 같이, 핀 구조물(700) 상에 형성되는 트랜지스터 구조물은 p형 finFET이고 핀 구조물(710) 상에 형성되는 트랜지스터 구조물은 n형 finFET이다. 일부 실시예에서, 핀 구조물(700)에 대한 게이트 스택(1300)은, 핀 구조물(710)에 대한 게이트 스택(1300)과는 상이한 금속층을 포함할 수 있다.
본 명세서에서 설명되는 실시예는 핀 격리 영역의 형성 중에 핀 산화를 방지하기 위한 방법에 관한 것이다. 일부 실시예에 따라서, 방법은, 형성된 핀 구조물의 상단 표면 상에 결정질 실리콘층을, 격리 영역의 형성 중에 핀 산화를 방지하기 위한 캐핑층으로서 퇴적시키는 단계를 포함한다. 일부 실시예에서, 결정질 실리콘 캐핑층은 희생적이지 않으며 트랜지스터 구조물에 통합될 수 있다. 일부 실시예에서, 결정질 실리콘층은 약 2nm의 두께로 에피택셜 성장되고, (100) 실리콘 결정면에 평행한 상단 표면을 갖는다.
일부 실시예에서, 반도체 기판은, 반도체 기판 상에 형성된 제1 핀 구조물 및 제2 핀 구조물을 갖는 반도체 기판을 포함한다. 제1 핀 구조물은 제1 에피택셜층, 및 제1 에피택셜층보다 더 얇은 제2 에피택셜층을 포함한다. 제2 핀 구조물은, 제1 에피택셜층 및 제2 에피택셜층과는 상이한 제3 에피택셜층을 포함하며, 제2 에피택셜층은 제3 에피택셜층보다 더 얇다. 반도체 구조물은 제1 핀 구조물과 제2 핀 구조물 사이의 격리 영역을 더 포함한다.
일부 실시예에서, 반도체 기판은 결정질 기판, 및 결정질 기판 상에 형성된 제1 결정질 핀 구조물을 갖는 제1 트랜지스터 구조물을 포함한다. 제1 결정질 핀 구조물은 결정질 기판의 p-도핑된 영역, p-도핑된 영역 상에 에피택셜 성장된 실리콘층, 및 실리콘층 상에 에피택셜 성장된 제1 실리콘 캐핑층을 포함한다. 반도체 구조물은, 결정질 기판 상에 형성된 제2 결정질 핀 구조물을 갖는 제2 트랜지스터 구조물을 더 포함한다. 제2 결정질 핀 구조물은 결정질 기판의 n-도핑된 영역, n-도핑된 영역 상에 에피택셜 성장된 실리콘 게르마늄층, 및 실리콘 게르마늄층 상에 에피택셜 성장된 제2 실리콘 캐핑층을 포함한다. 또한, 반도체 구조물은 제1 결정질 핀 구조물과 제2 결정질 핀 구조물 사이에 형성된 격리 스택을 포함한다.
일부 실시예에서, 방법은, 반도체 기판을 제공하는 단계 - 반도체 기판은, 반도체 기판의 상단 부분 상에 형성된 n-도핑된 영역 및 p-도핑된 영역을 가짐 - ; p-도핑된 영역 상에 제1 층을 에피택셜 성장시키는 단계; n-도핑된 영역 상에 제1 층과는 상이한 제2 층을 에피택셜 성장시키는 단계; 제1 층 및 제2 층의 상단 표면 상에 제3 층을 에피택셜 성장시키는 단계 - 제3 층은 제1 층 및 제2 층보다 더 얇음 - 를 포함한다. 방법은, 반도체 기판 상에 핀 구조물을 형성하기 위해 제1 층, 제2 층, 및 제3 층을 에칭하는 단계; 및 핀 구조물 사이에 격리 영역을 형성하는 단계를 더 포함한다.
본 개시의 요약 란이 아니라, 발명을 실시하기 위한 구체적인 내용 란이, 청구범위를 해석하기 위해 사용되도록 의도된다는 것이 이해되어야 한다. 본 개시의 요약 란은, 발명자에 의해 고려된 바와 같은 본 개시의 모든 가능한 실시예가 아니라 하나 이상의 실시예를 진술할 수 있으며, 따라서, 첨부된 청구범위를 임의의 방식으로 제한하도록 의도되지 않는다.
전술한 개시는, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 반도체 구조물에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성된 제1 핀 구조물 - 상기 제1 핀 구조물은,
제1 에피택셜층; 및
상기 제1 에피택셜층보다 더 얇은 제2 에피택셜층
을 포함함 - ;
상기 반도체 기판 상에 형성된 제2 핀 구조물 - 상기 제2 핀 구조물은,
상기 제1 에피택셜층과는 상이한 제3 에피택셜층; 및
상기 제3 에피택셜층보다 더 얇은 상기 제2 에피택셜층
을 포함함 - ; 및
상기 제1 핀 구조물과 상기 제2 핀 구조물 사이의 격리 영역
을 포함하는, 반도체 구조물.
2. 제1항에 있어서, 상기 제2 에피택셜층은, 약 2nm의 두께를 갖는 결정질 실리콘 캐핑층인, 반도체 구조물.
3. 제1항에 있어서, 상기 제1 에피택셜층은 실리콘을 포함하고 상기 제3 에피택셜층은 실리콘 게르마늄을 포함하는, 반도체 구조물.
4. 제1항에 있어서, 상기 제2 에피택셜층은, (100) 실리콘 결정면에 평행한 상단 표면 및 (110) 결정면에 평행한 측벽 표면을 갖는, 반도체 구조물.
5. 제1항에 있어서, 상기 격리 영역은,
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하단 측벽 표면 상에 배치된 라이너층; 및
상기 라이너층 상에 그리고 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 배치된 유전체 물질을 포함하는, 반도체 구조물.
6. 제1항에 있어서, 상기 제1 핀 구조물은, 상기 제1 에피택셜층 아래에 배치되는 p-도핑된 영역을 더 포함하는, 반도체 구조물.
7. 제1항에 있어서, 상기 제2 핀 구조물은, 상기 제3 에피택셜층 아래에 배치되는 n-도핑된 영역을 더 포함하는, 반도체 구조물.
8. 제1항에 있어서, 상기 제1 핀 구조물과 상기 제2 핀 구조물은 동일한 높이 및 폭을 갖는, 반도체 구조물.
9. 반도체 구조물에 있어서,
결정질 기판;
상기 결정질 기판 상에 형성된 제1 결정질 핀 구조물을 포함하는 제1 트랜지스터 구조물 - 상기 제1 결정질 핀 구조물은,
상기 결정질 기판의 p-도핑된 영역;
상기 p-도핑된 영역 상에 에피택셜 성장되는 실리콘층; 및
상기 실리콘층 상에 에피택셜 성장되는 제1 실리콘 캐핑층
을 포함함 - ;
상기 결정질 기판 상에 형성된 제2 결정질 핀 구조물을 포함하는 제2 트랜지스터 구조물 - 상기 제2 결정질 핀 구조물은,
상기 결정질 기판의 n-도핑된 영역;
상기 n-도핑된 영역 상에 에피택셜 성장되는 실리콘 게르마늄층; 및
상기 실리콘 게르마늄층 상에 에피택셜 성장되는 제2 실리콘 캐핑층
을 포함함 - ; 및
상기 제1 결정질 핀 구조물과 상기 제2 결정질 핀 구조물 사이에 형성된 격리 스택
을 포함하는, 반도체 구조물.
10. 제9항에 있어서, 상기 제1 실리콘 캐핑층은 상기 실리콘층의 상단 표면을 커버하는, 반도체 구조물.
11. 제9항에 있어서, 상기 제2 실리콘 캐핑층은 상기 실리콘 게르마늄층의 상단 표면을 커버하는, 반도체 구조물.
12. 제9항에 있어서, 상기 제1 실리콘 캐핑층의 측벽 표면은 상기 p-도핑된 영역 및 상기 실리콘층의 측벽 표면에 실질적으로 정렬되는, 반도체 구조물.
13. 제9항에 있어서, 상기 제2 실리콘 캐핑층의 측벽 표면은 상기 n-도핑된 영역 및 상기 실리콘 게르마늄층의 측벽 표면에 실질적으로 정렬되는, 반도체 구조물.
14. 제9항에 있어서, 상기 제1 실리콘 캐핑층은 상기 실리콘층보다 더 얇은, 반도체 구조물.
15. 제9항에 있어서, 상기 제2 실리콘 캐핑층은 상기 실리콘 게르마늄층보다 더 얇은, 반도체 구조물.
16. 제9항에 있어서, 상기 제1 실리콘 캐핑층 및 상기 제2 실리콘 캐핑층은 동일한 두께 및 결정 배향을 갖는, 반도체 구조물.
17. 방법에 있어서,
반도체 기판을 제공하는 단계 - 상기 반도체 기판은, 상기 반도체 기판의 상단 부분 상에 형성되는 n-도핑된 영역 및 p-도핑된 영역을 가짐 - ;
상기 p-도핑된 영역 상에 제1 층을 에피택셜 성장시키는 단계;
상기 n-도핑된 영역 상에 상기 제1 층과는 상이한 제2 층을 에피택셜 성장시키는 단계;
상기 제1 층 및 상기 제2 층의 상단 표면 상에 제3 층을 에피택셜 성장시키는 단계 - 상기 제3 층은 상기 제1 층 및 상기 제2 층보다 더 얇음 - ;
상기 반도체 기판 상에 핀 구조물을 형성하기 위해 상기 제1 층, 상기 제2 층, 및 상기 제3 층을 에칭하는 단계; 및
상기 핀 구조물 사이에 격리 영역을 형성하는 단계
를 포함하는, 방법.
18. 제17항에 있어서, 상기 제1 층, 상기 제2 층, 및 상기 제3 층을 에칭하는 단계는, 상기 반도체 기판의 n-도핑된 영역 및 p-도핑된 영역을 관통해 에칭하는 단계를 포함하는, 방법.
19. 제17항에 있어서, 상기 제3 층을 에피택셜 성장시키는 단계는, 상기 제2 층 상에 헤테로에피택셜 퇴적을 수행하는 단계를 포함하는, 방법.
20. 제17항에 있어서, 상기 제3 층을 에피택셜 성장시키는 단계는, 약 2nm의 두께 및 (100) 결정면에 평행한 상단 표면을 갖는 실리콘층을 성장시키는 단계를 포함하는, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 제1 핀 구조물 - 상기 제1 핀 구조물은,
    제1 에피택셜층; 및
    상기 제1 에피택셜층보다 더 얇은 제2 에피택셜층
    을 포함함 - ;
    상기 반도체 기판 상에 형성된 제2 핀 구조물 - 상기 제2 핀 구조물은,
    상기 제1 에피택셜층과는 상이한 제3 에피택셜층; 및
    상기 제3 에피택셜층보다 더 얇은 상기 제2 에피택셜층
    을 포함함 - ; 및
    상기 제1 핀 구조물과 상기 제2 핀 구조물 사이의 격리 영역
    을 포함하는, 반도체 구조물.
  2. 제1항에 있어서, 상기 제2 에피택셜층은, 2nm의 두께를 갖는 결정질 실리콘 캐핑층인, 반도체 구조물.
  3. 제1항에 있어서, 상기 제1 에피택셜층은 실리콘을 포함하고 상기 제3 에피택셜층은 실리콘 게르마늄을 포함하는, 반도체 구조물.
  4. 제1항에 있어서, 상기 제2 에피택셜층은, (100) 실리콘 결정면에 평행한 상단 표면 및 (110) 결정면에 평행한 측벽 표면을 갖는, 반도체 구조물.
  5. 제1항에 있어서, 상기 격리 영역은,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하단 측벽 표면 상에 배치된 라이너층; 및
    상기 라이너층 상에 그리고 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 배치된 유전체 물질을 포함하는, 반도체 구조물.
  6. 제1항에 있어서, 상기 제1 핀 구조물은, 상기 제1 에피택셜층 아래에 배치되는 p-도핑된 영역을 더 포함하는, 반도체 구조물.
  7. 제1항에 있어서, 상기 제2 핀 구조물은, 상기 제3 에피택셜층 아래에 배치되는 n-도핑된 영역을 더 포함하는, 반도체 구조물.
  8. 제1항에 있어서, 상기 제1 핀 구조물과 상기 제2 핀 구조물은 동일한 높이 및 폭을 갖는, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    결정질 기판;
    상기 결정질 기판 상에 형성된 제1 결정질 핀 구조물을 포함하는 제1 트랜지스터 구조물 - 상기 제1 결정질 핀 구조물은,
    상기 결정질 기판의 p-도핑된 영역;
    상기 p-도핑된 영역 상에 에피택셜 성장되는 실리콘층; 및
    상기 실리콘층 상에 에피택셜 성장되는 제1 실리콘 캐핑층
    을 포함함 - ;
    상기 결정질 기판 상에 형성된 제2 결정질 핀 구조물을 포함하는 제2 트랜지스터 구조물 - 상기 제2 결정질 핀 구조물은,
    상기 결정질 기판의 n-도핑된 영역;
    상기 n-도핑된 영역 상에 에피택셜 성장되는 실리콘 게르마늄층; 및
    상기 실리콘 게르마늄층 상에 에피택셜 성장되는 제2 실리콘 캐핑층
    을 포함함 - ; 및
    상기 제1 결정질 핀 구조물과 상기 제2 결정질 핀 구조물 사이에 형성된 격리 스택
    을 포함하는, 반도체 구조물.
  10. 방법에 있어서,
    반도체 기판을 제공하는 단계 - 상기 반도체 기판은, 상기 반도체 기판의 상단 부분 상에 형성되는 n-도핑된 영역 및 p-도핑된 영역을 가짐 - ;
    상기 p-도핑된 영역 상에 제1 층을 에피택셜 성장시키는 단계;
    상기 n-도핑된 영역 상에 상기 제1 층과는 상이한 제2 층을 에피택셜 성장시키는 단계;
    상기 제1 층 및 상기 제2 층의 상단 표면 상에 제3 층을 에피택셜 성장시키는 단계 - 상기 제3 층은 상기 제1 층 및 상기 제2 층보다 더 얇음 - ;
    상기 반도체 기판 상에 핀 구조물을 형성하기 위해 상기 제1 층, 상기 제2 층, 및 상기 제3 층을 에칭하는 단계; 및
    상기 핀 구조물 사이에 격리 영역을 형성하는 단계
    를 포함하는, 방법.
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