KR20210097705A

KR20210097705A - 동기 모드에서의 psi5 베이스 전류 샘플링

Info

Publication number: KR20210097705A
Application number: KR1020217015466A
Authority: KR
Inventors: 스리 나바니다크리시난 이스와란; 테드 에프. 레칸; 미카엘 제이. 즈로카; 다렌 제이. 롤맨
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2018-11-27
Filing date: 2019-11-18
Publication date: 2021-08-09
Also published as: CN112840387A; EP3888072B1; JP7490649B2; CN112840387B; US10784917B2; CN117935524A; US11469788B2; US20200169284A1; US20200373960A1; WO2020112413A1; JP2022510906A; EP3888072A1; EP3888072A4

Abstract

센서 버스 신호(VCEx)를 수신하기 위해 PSI5 트랜시버의 제1 핀(P1)에 다수의 센서들이 결합된다(405). 맨체스터 디코더가 제2 핀(P2)에 결합되고(410) 배터리(UBAT)가 제3 핀(P3)에 결합된다(415). 비교기는 센서 버스 신호 상의 전류에 비례하는 제1 전압(V1) 및 센서 버스 신호 상의 베이스 전류에 비례하는 제2 전압(V2)을 수신하고(420, 425) 데이터 출력 신호(Rx)를 제2 핀에 송신한다(430). 샘플-앤-홀드 회로(S2 및 C1)는 베이스 전류 샘플링 신호(CtrlS) 상의 하이 값에 응답하여 제2 전압을 달성하는 데 사용되는 제3 전압(Vsb)을 캡처한다(435). 베이스-전류-갱신 회로는 데이터 출력 신호 상의 에지 전이들을 검출하고(440), 데이터 출력 신호가 PSI5 표준에 정의된 갭 시간보다 큰 기간 동안 에지 전이들을 갖지 않을 때, 베이스 전류 샘플링 신호를 하이로 설정한다.

Description

동기 모드에서의 PSI5 베이스 전류 샘플링

주변 센서 인터페이스 5(PSI5; Peripheral Sensor Interface 5)는 진화하는 자동차 표준이고 로컬 상호연결 네트워크(LIN; Local Interconnect Network)를 대체하는 것으로 간주된다. 에어백들, 파워 트레인, 제동 응용들 등을 위한 센서들과 같은, 다수의 자동차 응용들은 PSI5 프로토콜을 이용한다. 동기 동작 모드에서 전자 제어 유닛(ECU; Electronic Control Unit)의 PSI5 트랜시버는 전력, 예를 들어, 베이스 전압, 그리고 단일 와이어 상의 동기화(SYNC) 펄스를 센서들에게 공급하고, SYNC 펄스는 와이어에 연결된 센서들로부터 데이터 수집을 개시한다. 센서들은 차례로 전류 변조된 데이터로 응답하고, 각각의 센서는 주어진 시간 슬롯 동안 응답한다. PSI5 트랜시버 내의 전류 감지 회로는 DC 전류 - 베이스 또는 유휴 전류 둘 다 - 및 센서(들)로부터의 전류의 변화들을 감지하고, 변화들을 디지털 데이터로 변환한다. 센서의 베이스 전류가 시간에 따라 변할 수 있거나 센서가 그것의 클러스터로부터 드롭 오프될 수 있기 때문에, ECU 내의 PSI5 트랜시버는 베이스 전류를 모니터링하고 베이스 전류의 값을 샘플-앤-홀드(sample-and-hold) 회로를 통해 커패시터에 등가 전압으로서 저장한다. 그 다음 데이터는 신호 전류를 샘플링된 베이스 전류와 비교하는 비교기에 의해 복구된다.

현재, SYNC 펄스 주기는 250 μs 또는 500 μs 이고 트랜시버에 부착될 수 있는 최대 센서들은 3개 내지 4개이다. PSI5 표준은 증가하는 수의 응용들을 위해 사용되기 때문에, 허용 가능한 센서들의 수를 증가시키는 것이 요구된다. PSI5 트랜시버에 부착된 센서들의 수를 증가시키기 위해, 동기 동작 모드 동안의 SYNC 펄스 주기는 필연적으로, 예를 들어, 10 ms로 증가한다. 등가 전압을 유지하기 위해 저비용의 폴리실리콘/N웰 커패시터가 현재 사용되고 있는 반면, 커패시터로부터의 누설 전류는 시간에 따라 데이터를 손상시키는 전압에서의 드룹(droop)을 생성한다. 그러므로 이러한 유형의 커패시터는 현재 SYNC 펄스 주기보다 훨씬 더 큰 주기들 동안 의존될 수 없다. 75℃보다 높은 고온 동작들 동안의 등가 전압의 신뢰성 있는 저장이 중요하며, 이는 다른 유형의 커패시터, 예를 들어, 폴리실리콘-금속 커패시터 또는 금속-금속 커패시터를 필요로 할 것이고, 필요한 더 큰 실리콘 영역으로 인해 비용을 증가시킬 것이다.

개시된 실시예들은 샘플-앤-홀드 커패시터가 저전압이고 누설이 있는 때에도, 다수의 센서들, 즉 4개보다 많은 센서들이 동기 모드에서 ECU에 부착될 수 있게 하는 베이스 전류 샘플링 회로를 제공한다. 개시된 실시예는 데이터가 송신되고 있지 않은 센서 통신을 위한 시간 슬롯들을 검출한다. 이것은, 예를 들어, 센서 버스 신호에서 유휴 시간을 측정하고 유휴 시간이 센서 시간 슬롯들 사이의 지정된 갭 시간보다 큰지를 결정함으로써 달성될 수 있다. 지정된 갭 시간보다 큰 유휴 시간이 검출될 때, 샘플-앤-홀드 커패시터를 베이스 전류에 결합하는 스위치는 전류를 전압으로서 캡처하기 위해 폐쇄되고 다음 센서 전송이 일어날 때까지 폐쇄된 채로 유지된다. 모든 센서들이 모든 기회마다 데이터를 송신하는 것은 흔하지 않으므로, 캡처된 베이스 전류는 따라서 데이터가 전송되고 있지 않은 임의의 시간 슬롯 동안 업데이트된다. 유휴 시간 슬롯의 검출은 프로그래밍 가능하다.

일 양태에서, PSI5 트랜시버를 포함하는 전자 디바이스의 실시예가 개시된다. PSI5 트랜시버는 제1 전류 감지 노드와 로우 전압 신호 사이에 결합된 제1 NMOS 트랜지스터 - 제1 NMOS 트랜지스터는 다이오드 결합됨 -; 미디엄 전압 신호와 로우 전압 신호 사이에서 제2 NMOS 트랜지스터와 직렬로 결합된 제1 저항기 - 제2 NMOS 트랜지스터의 게이트는 제1 NMOS 트랜지스터의 게이트에 결합됨 -; 미디엄 전압 신호와 로우 전압 신호 사이에서 제3 NMOS 트랜지스터와 직렬로 결합된 제2 저항기 - 제3 NMOS 트랜지스터의 게이트는 제3 저항기 및 NMOS 스위칭 트랜지스터를 통해 제1 전류 감지 노드에 결합되고, NMOS 스위칭 트랜지스터는 게이트 상에서 베이스 전류 샘플링 신호를 수신함 -; 제1 저항기와 제2 트랜지스터 사이의 제2 전류 감지 노드에 결합된 비-반전 입력, 제2 저항기와 제3 트랜지스터 사이의 제3 전류 감지 노드에 결합된 반전 입력, 및 데이터 출력 노드에 결합된 출력을 갖는 비교기; 데이터 출력 노드에 결합된 입력 및 베이스 전류 샘플링 신호를 제공하도록 결합된 출력을 갖는 베이스-전류-갱신 회로를 포함하고, 베이스-전류-갱신 회로는 데이터 출력 노드 상에서 검출된 에지 전이들 사이의 클록 사이클들의 제1 개수를 카운트하고 제1 개수가 정의된 갭 시간을 나타내는 클록 사이클들의 제2 개수보다 클 때 제1 샘플링 신호를 하이(high)로 설정하도록 결합된 유휴 시간 카운팅 회로, 및 제1 샘플링 신호를 제1 입력으로서 갖고, 제2 샘플링 신호를 제2 입력으로서 갖고, 베이스 전류 샘플링 신호를 제공하도록 결합된 출력을 갖는 OR 회로 - 제2 샘플링 신호는 주기적으로 스케줄링된 시간에 하이로 설정됨 - 를 포함한다.

다른 양태에서, PSI5 트랜시버 칩을 동작시키는 방법의 실시예가 개시된다. 방법은 센서 버스 신호를 수신하기 위해 PSI5 트랜시버 칩의 제1 핀에 복수의 센서들을 결합하는 단계 - PSI5 트랜시버 칩은 통신들을 위해 시분할 멀티플렉싱을 사용함 -; 제2 핀에 맨체스터(Manchester) 디코더를 결합하는 단계; 제3 핀에 배터리를 결합하는 단계; 센서 버스 신호 상의 전류에 비례하는 제1 전압을 비교기에서 수신하는 단계; 센서 버스 신호 상의 베이스 전류에 비례하는 제2 전압을 비교기에서 수신하는 단계; 비교기로부터 데이터 출력 신호를 제2 핀에 송신하는 단계; 제2 전압을 달성하는(effect) 데 사용되는 제3 전압을 샘플-앤-홀드 회로에서 캡처하는 단계 - 샘플-앤-홀드 회로는 베이스 전류 샘플링 신호 상의 하이 값에 응답하여 제3 전압을 캡처함 -; 및 베이스-전류-갱신 회로에서, 데이터 출력 신호 상의 에지 전이들을 검출하고, 데이터 출력 신호가 PSI5 표준에서 정의된 갭 시간보다 큰 기간 동안 에지 전이들을 갖지 않을 때, 베이스 전류 샘플링 신호를 하이로 설정하는 단계를 포함한다.

본 개시내용의 실시예들은 유사한 참조들이 유사한 요소들을 나타내는 첨부된 도면들의 그림들에서, 제한으로서가 아니라 예로서 예시된다. 본 개시내용에서 "하나의(an)" 또는 "일(one)" 실시예에 대한 상이한 참조들은 반드시 동일한 실시예에 대한 것은 아니며, 이러한 참조들은 적어도 하나를 의미할 수 있다는 것에 유의해야 한다. 게다가, 특정의 특징, 구조, 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되어 있든 그렇지 않든 간에 다른 실시예들과 관련하여 이러한 특징, 구조, 또는 특성을 달성하는 것이 본 기술 분야의 통상의 기술자의 지식의 범위 내에 있다고 생각된다. 본 명세서에서 사용되는 바와 같이, 용어 "결합하다(couple 또는 couples)"는 무선 연결들을 포함할 수 있는 "통신 가능하게 결합된(communicably coupled)" 것으로 단서를 달지 않는 한 간접 또는 직접 전기 연결을 의미하는 것으로 의도된다. 따라서, 제1 디바이스가 제2 디바이스에 결합되면, 그 연결은 직접 전기 연결을 통해, 또는 다른 디바이스들 및 연결들을 통한 간접 전기 연결을 통해 이루어질 수 있다.
첨부된 도면들은 본 개시내용의 하나 이상의 예시적인 실시예들을 예시하기 위해 본 명세서에 통합되고 그 일부를 형성한다. 본 개시내용의 다양한 장점들 및 특징들은 첨부된 청구항들과 관련하여 그리고 첨부된 다음의 도면들을 참조하여 다음의 상세한 설명으로부터 이해될 것이다:
도 1은 본 개시내용의 실시예에 따른 주변 센서 인터페이스를 위한 베이스-전류-갱신 회로를 갖는 비교 회로의 예를 도시한다.
도 2는 본 개시내용의 실시예에 따라 베이스 전류 샘플링 커패시터에서의 드룹이 어떻게 보상되는지를 도시한다.
도 3은 도 1의 회로의 실시예를 사용하여 10 밀리초 동기화 주기에 걸친 데이터 출력 신호(Rx)를 도시한다.
도 4는 본 개시내용의 실시예에 따른 주변 센서 인터페이스를 위한 ECU를 동작시키는 방법을 도시한다.
도 4a는 도 4의 방법에 있을 수 있는 추가적인 요소들을 도시한다.
도 5는 본 개시내용의 실시예에 따른 베이스-전류-갱신 회로를 갖는 개시된 비교 회로를 이용할 수 있는 독립형 PSI5 트랜시버 칩을 포함하는 시스템의 상위 레벨 개략도를 도시한다.
도 6은 본 개시내용의 실시예에 따른 베이스-전류-갱신 회로를 갖는 개시된 비교 회로를 이용할 수 있는 SOC를 포함하는 시스템의 상위 레벨 개략도를 도시한다.
도 7은 3개의 센서들이 부착된 주변 센서 인터페이스 트랜시버를 포함하는 시스템을 도시한다.
도 8은 센서 버스 신호(VCEx)에 대한 예상 타이밍 다이어그램들을 도시한다.
도 9는 본 개시내용의 실시예가 통합될 수 있는 PSI5 트랜시버 칩을 위한 ECU를 구성하는 회로들의 블록도를 도시한다.
도 10a는 500 μs의 SYNC 펄스 주기 동안의 센서 버스 신호(VCEx) 및 현재 사용 중인 ECU 내부의 다양한 신호들의 예를 도시한다.
도 10b는 2 ms의 SYNC 펄스 주기 동안의 센서 버스 신호(VCEx) 및 ECU 내부의 다양한 신호들의 예를 도시하며 해결될 문제를 예시한다.
도 11a 및 도 11b는 2개의 상이한 SYNC 펄스 주기들에서 종래 기술의 ECU에 대한 센서 버스 신호(VCEx) 및 데이터 출력 신호(Rx)를 도시하며 도 10b에 나타난 문제를 예시한다.
도 12는 종래 기술에 따른 ECU를 위한 예시적인 전류 감지 증폭기 회로를 도시한다.

본 발명의 특정 실시예들이 이제 첨부된 도면들을 참조하여 상세히 기술될 것이다. 본 발명의 실시예들의 다음의 상세한 설명에서, 본 발명의 보다 완전한 이해를 제공하기 위해 다수의 특정 세부 사항들이 설명된다. 그러나, 본 발명이 이러한 특정 세부사항들 없이 실시될 수 있다는 것이 본 기술 분야의 통상의 기술자에게 명백할 것이다. 다른 사례들에서, 널리 공지된 특징들은 설명을 불필요하게 복잡하게 하는 것을 회피하기 위하여 상세하게 기술되지 않았다.

도 7은 센서 버스(710)를 통해 제1 센서(704), 제2 센서(706) 및 제3 센서(708)로부터 동기식 데이터 전송들을 수신하도록 결합된 PSI5 트랜시버(702)를 갖는 시스템(700)의 블록도를 도시한다. 센서들의 실제 수는 1과 4 사이일 수 있고, 4는 표준에 의해 현재 허용되는 최대치이다. 센서 버스(710)는 일반적으로 꼬임 2선식(twisted pair)인데, 즉 전력 및 통신들 둘 다를 운반하는 센서 버스 신호(VCEx)를 제공하는 제1 와이어, 및 센서들을 접지 연결에 결합하는 제2 와이어를 갖는다. 본 출원은 센서들(704, 706, 708)로부터 PSI5 트랜시버(702)로의 통신을 제공하기 위해 시분할 멀티플렉싱을 사용하는 동기 모드에서의 동작에 관한 것이지만, PSI5 트랜시버(702)는 동기 및 비동기 모드들 둘 다에서 동작할 수 있다.

센서 버스 신호(VCEx)는 베이스 전압(Vbase) 및 주기적인 동기화 펄스(SYNC)를 운반하며, 이는 데이터가 송신될 수 있음을 센서들에게 시그널링한다. 베이스 전류의 값은 상이한 응용들에서 4 mA 부터 30 mA까지 변할 수 있으므로, 베이스 전류는 비교를 위해 회로에 의해 캡처될 필요가 있다. 각각의 센서는 그 센서가 데이터를 전송할 수 있는 특정 시간 슬롯을 갖는데, 예를 들어, 제1 센서(704)는 제1 시간 슬롯에서 전송하고, 제2 센서(706)는 제2 시간 슬롯에서 전송하고, 제3 센서(708)는 제3 시간 슬롯에서 전송한다. 센서는 맨체스터(Manchester) 코딩된 스트림에서 센서 버스 신호(VCEx)로부터의 전류를 변조함으로써 데이터를 송신할 수 있고, 여기서 비트를 전송하기 위한 시간 슬롯의 중간에서 논리 "0"은 전류의 상승 슬로프에 의해 표현되고 논리 "1"은 전류의 하강 슬로프에 의해 표현된다. PSI5 트랜시버 내에서, 전류 및 전압의 변화들은 센서 버스 신호(VCEx)의 값을 베이스 전압(Vbase)의 저장된 값과 비교함으로써 검출된다.

도 8은 센서 버스 신호(VCEx) 상의 시그널링을 위한 PSI5 표준에 정의된 몇 가지 파라미터들을 도시한다. 모든 구현들은 현재의 표준들을 준수해야 하지만, PSI5는 여전히 진화 중인 표준으로 간주되기 때문에, 이들 파라미터들은 구성 가능하다. SYNC 펄스 주기는 하나의 SYNC 펄스의 시작으로부터 두 번째 SYNC 펄스의 시작까지 연장하고; SYNC 펄스 주기의 지속기간은 Tsync이다. 도시된 바와 같이, PSI5 표준은 시간 슬롯 n에 대한 가장 이른 시작 시간을 Tn,ES로서, 공칭(nominal) 시작 시간 Tn,NS 및 가장 최근의 시작 시간 Tn,LS뿐만 아니라, 가장 이른 종료 시간 Tn,EE, 공칭 종료 시간 Tn,NE 및 가장 최근의 종료 시간 Tn,LE를 정의한다. 유사한 파라미터들이 각각의 시간 슬롯, 및 시간 슬롯 내의 각각의 데이터 비트에 대해 제공된다. 각각의 시간 슬롯에 이어서, 다음 시간 슬롯이 시작되기 전에, 최대 비트 지속기간보다 큰 갭 시간(Tgap)이 뒤따른다.

도 9는 본 개시내용의 실시예가 통합될 수 있는 PSI5 트랜시버 칩에 대한 ECU(900)의 블록도를 도시한다. PSI5 트랜시버들은 차량들에서의 사용을 위해 설계되므로, 전원 공급은 일반적으로 배터리(UBAT)에 의해 제공된다. 배터리 전력은, ECU(900)를 동작시키는 데 필요한 상이한 전압 레벨들을 제공하는, 차지 펌프(902), VDD5 저 드롭 아웃 발진기(LDO; low dropout oscillator)(904) 및 LDO_BASE 회로(906)에 제공된다. 차지 펌프(902)는 일반적으로 14-40 V의 범위에 있는, "하이(high)" 전압 신호(VDD-HV)를 제공하도록 결합되고; VDD5 LDO는 5 V의 전압을 제공하도록 결합되고; LDO_BASE는 일 실시예에서 약 5 V의 값을 갖는 "미디엄(medium)" 전압 신호(VDD-MV)를 제공하도록 결합된다. 접지 연결을 갖는 "로우(low)" 전압 신호(VDD-LV)가 또한 사용된다.

ECU(900)는 또한 저전압 기준 회로(908), 플로팅 클래스 AB 증폭기 회로(910), 전류 감지 증폭기 회로(912), 및 샘플-앤-홀드 회로(916)를 포함하는 비교 회로(914)를 포함한다. 이 도면에는 3개의 핀들이 도시되어 있다 - 제1 핀(P1)은 센서 버스 신호(VCEx)를 제공하도록 결합될 수 있고; 제2 핀(P2)은 데이터 출력 신호(Rx)를 제공하도록 결합될 수 있고; 제3 핀(P3)은 배터리에 결합될 수 있다. 적어도 일부 실시예들에서, 이러한 핀들은, 예를 들어, 시스템-온 칩 내의 내부 노드들로 대체될 수 있다. 차지 펌프(902)는 하이 전압 신호(VDD-HV)를 전류 감지 증폭기 회로(912)에 제공하고, 쇼트키(Schottky) 다이오드(D40)를 통해 플로팅 클래스 AB 증폭기 회로(910)에 제공하도록 결합된다. LDO_BASE는 미디엄 전압 신호(VDD-MV)를 플로팅 클래스 AB 증폭기 회로(910)에 제공하도록 결합된다. VDD5 LDO는 5 볼트 신호를 저전압 기준 회로(908)에 제공하도록 결합된다. 저전압 기준 회로(908)는 SYNC 펄스의 저전압 버전을 주기적으로 포함하는 기준 신호를 제공하고; 기준 신호는 플로팅 클래스 AB 증폭기 회로(910)에 전달된다. 플로팅 클래스 AB 증폭기 회로(910)에서, 기준 신호는 하이 전압 신호(VDD-HV)를 상부 레일로서 그리고 미디엄 전압 신호(VDD-MV)를 하부 레일로서 사용하여 증폭되어 증폭된 기준 신호(918)를 제공한다.

플로팅 클래스 AB 증폭기 회로(910)는 증폭된 기준 신호(918)를 전류 감지 증폭기 회로(912)에 제공하도록 결합되고, 이는 증폭된 기준 신호(918)를, Iload로 도시된 센서(들)에 센서 버스 신호(VCEx)로서 송출한다. 전류 감지 증폭기 회로(912)는 또한 센서 버스 신호(VCEx)의 변화들을 감지하도록 결합되고, 순방향 또는 역방향에서 쇼트들을 검출하고 이러한 쇼트들이 회로 및 칩의 나머지에 손상을 야기하는 것을 방지할 수 있다. 전류 감지 증폭기 회로(912)가 이러한 감지를 수행함에 따라, 센서 버스 신호(VCEx) 상의 전류의 비례 사본은 신호(920)로서 비교 회로(914)에 전달되고; 비교 회로(914)는 샘플-앤-홀드 회로(916)를 사용하여 센서 버스 신호(VCEx)의 비례 사본에 대한 센서 데이터 송신들을 검출하도록 동작한다. 아래의 전류 감지 증폭기 회로(912) 및 비교 회로(914)의 실시예들에 관하여 아래에서 더 언급될 것이다.

도 10a는 동기 모드에서 3개의 센서들과 함께 동작하는 PSI5 트랜시버의 공지된 구현을 사용하는 동작 동안의 센서 버스 신호(VCEx)의 예를 도시하고 또한 PSI5 트랜시버의 동작의 특정 양태들을 보여주는 3개의 내부 신호들을 포함한다. 도 10a에서 보여지는 바와 같이, 센서 버스 신호(VCEx)는 베이스 전압(Vbase)과 동일한 레벨에서 그리고 시간 T0에서 시작하고, 베이스 전압(Vbase) + 4 볼트와 동일한 값으로 상승하여 SYNC 펄스를 제공한다. 이것은 예를 들어 Vbase가 5 V이면, SYNC 펄스는 9 V의 값으로 상승한다는 것을 의미한다. 시간 T1, 시간 T2 및 시간 T3에서 각각 시작하고, 세 번째 시간 슬롯은 각각의 센서로부터의 송신들을 포함하는 이 데이터 프레임이 종결됨에 따라 시간 T4에서 종료되는, 데이터 송신을 위한 3개의 시간 슬롯들이 도시된다. 직후에, 새로운 SYNC 펄스가 송신된다.

베이스 전류 샘플링 신호(CtrlS)는 센서 버스 신호(VCEx)의 샘플링을 야기하도록 하이로 설정되고 나머지 시간들 동안 로우로 설정된다. 트랜시버가 턴 온됨에 따라, 베이스 전류 샘플링 신호(CtrlS)는 초기에 커패시터를 충전하기 위해 하이로 설정된 다음 각각의 SYNC 펄스 후에 리프레시된다. 샘플링 동안에, 센서 버스 신호(VCEx)의 비례 사본은 커패시터에 결합되는 한편, 센서 버스 신호(VCEx)는 베이스 전압 레벨에 있어, 저장된 베이스 전압(Vsb)을 제공한다. 도시된 예에서 500 μs 인 SYNC 펄스 주기 동안에, 커패시터는 누설될 수 있어, 저장된 베이스 전압(Vsb)을 얼마간 드룹되게 할 수 있다; 그러나 최대 4개의 센서들에 요구되는 시간 프레임들에서, 이것은 문제인 것으로 입증되지 않았다. 데이터 출력 신호(Rx)는 센서 버스 신호(VCEx)에 비례하는 제1 전압을 베이스 전압(Vbase)에 비례하며 저장된 베이스 전압(Vsb)을 사용하여 생성되는 제2 전압과 비교하는 비교기의 출력이고; 도 10a의 데이터 출력 신호(Rx)는 비교기가 저장된 베이스 전압(Vsb)을 사용하여 센서 버스 신호(VCEx) 상에 존재하는 데이터를 충실하게 인식할 수 있음을 보여준다.

그러나, 진화 중인 표준에서 현재 고려되고 있는 바와 같이, SYNC 펄스 주기가 더 긴 주기로 연장될 때 문제가 발생할 수 있다. 도 10b는 SYNC 펄스 주기가 2 ms의 주기 동안 연장된 경우 도 10a에서와 동일한 신호들의 예를 예시한다. 이 예에서, 더 긴 SYNC 펄스 주기의 끝 근처에 배치된 센서 3에 대한 단일 시간 슬롯이 예시된다. 이러한 특정 상황은 단순성을 위해 사용되며 문제들이 항상 이러한 방식으로 발생할 것임을 암시하도록 의도되지 않는다.

베이스 전류 샘플링 신호(CtrlS)는 다시 초기에 하이로 설정되어 커패시터를 충전한 다음 각각의 SYNC 펄스 후에 리프레시된다. 2 ms의 SYNC 펄스 주기 동안에, 커패시터는 이전과 동일한 레이트로 계속 누설되지만, 커패시터는 저장된 베이스 전압(Vsb)을 더 긴 주기 동안 유지하도록 요구되기 때문에, 저장된 베이스 전압(Vsb)은 도 10a에서보다 훨씬 더 드룹된다. 센서 3에 대한 시간 슬롯에 도달할 때, 저장된 베이스 전압(Vsb)은 비교기에서 정확한 비교를 제공하지 않는 지점으로 떨어졌고, 기준이 베이스 전류보다 상당히 낮게 드룹됐기 때문에 데이터 출력 신호(Rx)가 완전히 손상되고 하이로 고정되게 한다. 이것은 어떤 센서 상황에서도 허용될 수 없지만, PSI5를 사용하도록 이동하고 있는 안전 시스템들에서 특히 중요하다.

도 11a 및 도 11b는 2개의 상이한 길이의 SYNC 펄스 주기들로 테스트 중인, 공지된 기술에 따라 ECU(900)에 의해 제공되는 여러 신호들을 도시한다. 도 11a는 1 ms의 SYNC 펄스 주기를 사용하는 동작 동안의 신호들을 도시한다. 센서 버스 신호(VCEx) 및 데이터 출력 신호(Rx) 둘 다 문제 없이 정상적으로 동작하는 것으로 도시된다.

그러나, 도 11b는 동일한 회로가 10 ms의 SYNC 펄스 주기를 사용하여 동작될 때의 신호들을 도시한다. 이 예에서, 센서 버스 신호(VCEx)는 정상이지만, 센서 버스 신호(VCEx) 상의 신호와 저장된 베이스 전압(Vsb) 사이에 이루어진 비교의 결과로서 다수의 큰 전압 스파이크들이 데이터 출력 신호(Rx) 상에 원으로 표시된다. 이러한 전압 스파이크들은 도 10b에 도시된 손상된 데이터의 블록과 상이하다. 이는 비교 회로(914)의 결과들이 신호에서의 노이즈 및 저장된 베이스 전압(Vsb)에서의 드룹핑 둘 다에 민감하기 때문이다. 저장된 베이스 전압(Vsb)이 이 예에서 손상된 데이터의 솔리드 블록을 야기할 만큼 충분히 드룹되지 않았지만, 저장된 베이스 전압(Vsb)에서의 드룹은 비교 회로(914)가 라인에서의 노이즈에 더 민감해지고 부정확한 비교들을 하게 한다. 주어진 시점 이후에 문제가 간헐적인지 또는 일정한지 여부에 관계 없이, 이러한 에러들은 허용될 수 없고 SYNC 펄스 주기가 연장되어야 하는 경우 정정되어야 한다.

비교 회로에서 센서 데이터를 인식하는 데 사용되는 제1 비례 전류(Isense1)의 소스를 이해하기 위해, 전류 감지 증폭기 회로(1200)의 예시적인 실시예가 도 12에 도시되어 있다. 전류 감지 증폭기 회로(1200)는 순방향 전류 감지 회로(1202) 및 역방향 전류 감지 회로(1204)를 포함한다. 하이 전압 신호(VDD-HV)와 미디엄 전압 신호(VDD-MV) 사이에서 PMOS 스위칭 트랜지스터(Msn)와 직렬로 결합된 NMOS 트랜지스터(Msr)를 포함하는 플로팅 클래스 AB 증폭기 회로(1206)의 일부가 또한 도시된다. NMOS 트랜지스터(Msr)와 PMOS 스위칭 트랜지스터(Msn) 사이에 놓인 노드(1208)는 순방향 전류 감지 회로(1202) 및 역방향 전류 감지 회로(1204) 둘 다에 도 9에 도시된 증폭된 기준 신호(918)를 제공한다. 순방향 전류 감지 회로(1202)는 베이스 전압(Vbase) 및 SYNC 펄스들을 포함하는 증폭된 기준 신호(918)를 센서 버스 신호(VCEx)로서 제공한다. 센서들이 데이터를 송신할 때, 전류에서의 변화들은 센서 버스 신호(VCEx) 상에 반영되고 전류 감지 증폭기 회로(1200)에서 감지된다.

본 개시내용의 목적들을 위해, 순방향 전류 감지 회로(1202)는 간략하게 논의될 것인 반면, 역방향 전류 감지 회로(1204)는 도시되지만 논의되지는 않는다. 이 회로들에 대한 추가의 세부사항들은, 이로써 그 전체가 참조로 통합되는 Sri Navaneethakrishnan Easwaran 및 Timothy Paul Duryea의 이름으로 2018년 3월 6일 출원된 미국 특허 출원 제15/913,465호에서 찾아볼 수 있다. 순방향 전류 감지 회로(1202) 내에서, NMOS 트랜지스터들(M17F 및 M17R)은 노드(1208)와 노드(OUTx)로서 도시된 센서 버스 핀 사이에서 직렬로 결합되어 증폭된 기준 신호(918)를 센서 버스 신호(VCEx)로서 출력한다. 전류 소스(1212)는 하이 전압 신호(VDD-HV)와 노드(NA) 사이에서 저항기(Rg)와 직렬로 결합되고; 전류 소스(1212)와 저항기(Rg) 사이에 놓인 노드(NB)는 NMOS 트랜지스터들(M17F 및 M17R)의 게이트들에 결합된다. NMOS 트랜지스터들(M17F 및 M17R)의 게이트들을 노드(NB) 상의 안정된 전압에 결합시키는 것은 NMOS 트랜지스터들(M17F 및 M17R)이 접지로의 쇼트 동안 특별히 OFF되지 않는 한 노드(1208)로부터 수신된 신호가 노드(OUTx)에서 센서 버스 핀에 전달되는 것을 보장한다.

순방향 전류 감지 회로(1202) 내에서, 연산 증폭기(OA2)는 PMOS 트랜지스터들(M18, M20) 및 NMOS 트랜지스터들(M19, M26)과 함께 전류 감지를 수행하고, 연산 증폭기(Opf)는 저항기들(Rh, Rj), NMOS 트랜지스터들(M21, M22), 다이오드(D3) 및 전류 싱크(If_ref)와 결합하여 접지로의 쇼트로부터의 보호를 제공한다. 연산 증폭기(OA2)의 비-반전 입력은 센서 버스 신호(VCEx)에 결합되고, 연산 증폭기(OA2)의 출력은 NMOS 트랜지스터(M26)의 게이트에 결합된다. PMOS 트랜지스터(M18), 그리고 NMOS 트랜지스터들(M26 및 M19)은 하이 전압 신호(VDD-HV)와 노드(NC) 사이에서 직렬로 결합되며, 이는 백-투-백 다이오드들(D1, D2)을 통해 NMOS 트랜지스터들(M17F, M17R)의 게이트들에 결합된다. NMOS 트랜지스터(M26)와 NMOS 트랜지스터(M19) 사이에 놓인 노드(ND)는 연산 증폭기(OA2)의 반전 입력에 결합되어 피드백을 제공하는 한편, NMOS 트랜지스터(M19)의 게이트는 NMOS 트랜지스터들(M17F, M17R)의 게이트들과 공통으로 노드(NB)에 결합된다. PMOS 트랜지스터(M18)는 다이오드 결합되고, PMOS 트랜지스터(M18)의 게이트는 또한 하이 전압 신호(VDD-HV)와 제1 전류 감지 노드(N1) 사이에 결합되는 PMOS 트랜지스터(M20)의 게이트에 결합된다. 제1 비례 전류(Isense1)를 비교 회로에 제공하는 것은 제1 전류 감지 노드(N1)이다.

따라서 연산 증폭기(OA2)는 PMOS 트랜지스터(M18) 및 NMOS 트랜지스터들(M26 및 M19)을 통한 전류의 흐름을 제어하기 위해 센서 버스 신호(VCEx) 및 노드(ND)로부터의 피드백을 이용한다. NMOS 트랜지스터(M19)는 NMOS 트랜지스터(M17F)에 비례하여 크기가 정해지는데, 예를 들어, NMOS 트랜지스터(M17F)가 1000x1 크기를 갖는 경우, NMOS 트랜지스터(M19)는 10x1의 값을 가질 수 있고 NMOS 트랜지스터(M17F)의 전류의 1/100을 소싱할 것이다. 전류 감지 증폭기 회로(1200)의 정상 동작 동안, 순방향 전류 감지 회로(1202)의 NMOS 트랜지스터(M26)는 센서에 의해 전송된 데이터에 의해 야기된 변동들을 포함하여, 노드(OUTx)에서 센서 버스 핀을 통한 전류를 검출하고, 순방향 전류 감지 회로(1202)는 제1 전류 감지 노드(N1) 상의 제1 비례 전류(Isense1)를 도 1에서 논의된 비교 회로와 같은 비교 회로에 제공한다.

도 1은 본 개시내용의 실시예에 따른 비교 회로(100)를 도시한다. 비교 회로(100)는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 동작하고, 감지 증폭기 회로로부터, 예를 들어, 전류 감지 증폭기 회로(1200)의 제1 전류 감지 노드(N1)로부터 제1 비례 전류(Isense1)를 수신하고, 데이터 출력 신호(Rx)를 제공하며, 이는 데이터를 복구하기 위한 프로세싱을 위해 맨체스터 디코더로 송신될 수 있다.

일 실시예에서, 제1 전류 미러는 3개의 레그들을 갖고 제1 전류 미러의 주요부를 형성하기 위해 제1 NMOS 트랜지스터(M1), 제2 NMOS 트랜지스터(M2) 및 제3 NMOS 트랜지스터(M3)를 포함하는 한편, 제4 NMOS 트랜지스터(M4), 제5 NMOS 트랜지스터(M5), 및 제6 NMOS 트랜지스터(M6)는 3개의 주요 트랜지스터들에 캐스케이드 보호를 제공한다.

제4 NMOS 트랜지스터(M4)는 제1 전류 감지 노드(N1)와 로우 전압 신호(VDD-LV) 사이에서 제1 NMOS 트랜지스터(M1)와 직렬로 결합되어 제1 레그를 형성하고, 제4 NMOS 트랜지스터(M4) 및 제1 NMOS 트랜지스터(M1) 둘 다는 그들의 각각의 게이트들 상에서 제1 비례 전류(Isense1)를 수신하도록 다이오드 결합된다. 제1 저항기(R1)는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 제5 NMOS 트랜지스터(M5) 및 제2 NMOS 트랜지스터(M2)와 직렬로 결합되어 제1 전류 미러의 제2 레그를 형성하고, 제2 저항기(R2)는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 제6 NMOS 트랜지스터(M6) 및 제3 NMOS 트랜지스터(M3)와 직렬로 결합되어 제1 전류 미러의 제3 레그를 형성한다. 제2 NMOS 트랜지스터(M2) 및 제5 NMOS 트랜지스터(M5)의 각각의 게이트들 또한 제1 전류 감지 노드(N1)에 결합되어 제1 비례 전류(Isense1)를 수신하는 한편, 제3 NMOS 트랜지스터(M3)의 게이트는 NMOS 스위칭 트랜지스터(S2) 및 제3 저항기(R3)를 통해 제1 전류 감지 노드(N1)에 결합되고, 제6 NMOS 트랜지스터(M6)의 게이트는 제4 저항기(R4)를 통해 제1 전류 감지 노드(N1)에 결합된다.

제1 커패시터(C1)는 NMOS 스위칭 트랜지스터(S2)와 제3 NMOS 트랜지스터(M3)의 게이트 사이의 지점에 결합된 제1 단자, 및 로우 전압 신호(VDD-LV)에 결합된 제2 단자를 갖는다. 제2 커패시터(C2)는 제4 저항기(R4)와 제6 NMOS 트랜지스터(M6)의 게이트 사이의 지점에 결합된 제1 단자, 및 로우 전압 신호(VDD-LV)에 결합된 제2 단자를 갖는다. 일 실시예에서, 제1 커패시터(C1) 및 제2 커패시터(C2) 둘 다는 폴리실리콘/N웰 커패시터들이고 본질적으로 누설되지만, 대안적 커패시터들보다 저렴하다.

비교기(102)는 비-반전 입력 상의 제2 전류 감지 노드(N2)로부터 취해진 제1 전압(V1)을 수신하고 반전 입력 상의 제3 전류 감지 노드(N3)로부터 취해진 제2 전압(V2)을 수신한다. 비교기(102)는 비교의 결과들을 데이터 출력 신호(Rx)로서 제1 레벨 시프팅 회로(104)에 출력하고, 여기서 데이터 출력 신호(Rx)는 데이터 출력 노드(N4) 상에 제공되기 전에 더 낮은 전압으로, 예를 들어, 5 V 도메인으로부터 1.5 V 도메인으로 레벨-시프팅된다. 제1 전압(V1)은 제1 비례 전류(Isense1)에 비례하고 따라서 센서 버스 신호(VCEx)에 비례하는 한편, 제2 전압(V2)은 제1 비례 전류(Isense1)의 베이스 전류에 비례한다.

제2 전류 미러가 또한 제공되고 제7 NMOS 트랜지스터(M7), 제8 NMOS 트랜지스터(M8), 제9 NMOS 트랜지스터(M9) 및 제10 NMOS 트랜지스터(M10)를 포함한다. 제7 NMOS 트랜지스터(M7) 및 제8 NMOS 트랜지스터(M8)는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 제2 저항기(R2)와 직렬로 결합된다. 유사하게, 전류 소스(106)는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 제9 NMOS 트랜지스터(M9) 및 제10 NMOS 트랜지스터(M10)와 직렬로 결합된다. 제7 NMOS 트랜지스터 및 제9 NMOS 트랜지스터(M9)의 게이트들은 함께 결합되고 제8 NMOS 트랜지스터(M8) 및 제10 NMOS 트랜지스터(M10)의 게이트들은 또한 함께 결합된다. 제9 NMOS 트랜지스터(M9) 및 제10 NMOS 트랜지스터(M10) 둘 다는 제2 전류 미러 내의 트랜지스터들 각각의 게이트들에 일정한 전압을 제공하도록 다이오드 결합된다. 비교 임계 신호(Vcmp-th)는 제9 NMOS 트랜지스터와 제10 NMOS 트랜지스터 사이의 지점으로부터 취해지고 비교기(102)에서 임계 전압으로서 사용된다.

제1 전류 미러의 제2 및 제3 레그들 내의 트랜지스터들은 제1 레그 내의 트랜지스터들보다 작도록 그리고 비례적으로 작은 전류들을 통과시키도록 크기가 정해진다. 일 실시예에서, 제2 및 제3 레그들 내의 트랜지스터들은 제1 레그 내의 트랜지스터들의 1/5 크기이다. 추가적으로, 제1 비례 전류(Isense1)가 전류 감지 증폭기 회로(912)에 의해 제공되기 때문에, 제1 비례 전류는 하이 전압 신호(VDD-HV)와 미디엄 전압 신호(VDD-MV) 사이에서 동작하는 한편, 비교 회로(100)의 나머지는 미디엄 전압 신호(VDD-MV)와 로우 전압 신호(VDD-LV) 사이에서 동작한다. 제1 전류 미러의 제2 레그는 제1 비례 전류(Isense1)에 그리고 센서 버스 신호(VCEx) 상의 전류에 비례하는 제2 비례 전류(Isense2)를 통과시킬 것이다. 제2 레그를 통하는 전류의 변화들은 제1 전압(V1)이 센서 버스 신호(VCEx) 상의 전류에 관하여 비례적으로 변화하게 한다.

대조적으로, 전류 미러의 제3 레그를 통하는 전류는 제1 커패시터(C1) 및 NMOS 스위칭 트랜지스터(S2)를 포함하는 샘플-앤-홀드 회로에 의해 제어된다. 스위칭 트랜지스터(S2)가 폐쇄될 때, 제1 비례 전류(Isense1)는 제1 커패시터(C1)를 충전한다. 제1 비례 전류(Isense1) 상에 베이스 전류만이 존재할 때 NMOS 스위칭 트랜지스터(S2)를 턴 온 함으로써, 센서 버스 신호(VCEx) 상의 베이스 전류에 비례하는 저장된 베이스 전압(Vsb)이 캡처된다. 저장된 베이스 전압(Vsb)은 제3 NMOS 트랜지스터(M3)의 게이트에 인가되고 제3 비례 전류(Isense3)를 제1 비례 전류의 베이스 전류에 그리고 센서 버스 신호(VCEx)의 베이스 전류에 비례하는 값으로 제한한다. 종래 기술에서, 베이스 전류 샘플링 신호(CtrlS)는, 예를 들어, SYNC 신호와 센서로부터의 데이터에 대한 제1 시간 슬롯 사이에서, NMOS 스위칭 트랜지스터(S2)를 주기적으로 턴 온 시킨다.

누설 커패시터로서의 커패시터(C1)의 성질로 인해, 이전의 주기적 샘플링은 SYNC 펄스 주기가 더 긴 주기들로 연장될 때 부적당한 것으로 입증되었다. 따라서 커패시터(C1) 상의 전하를 유지하기 위해 추가적인 샘플링을 제공하는 것이 필요하게 되었다; 주된 질문은 추가적인 샘플링이 언제 발생해야 하는가이다. 개시된 실시예는 유휴 시간이 센서 버스 신호(VCEx)에 존재하는 때를 결정하고 유휴 시간이 표준에 정의된 갭 시간(Tgap)보다 클 때 스위치의 폐쇄를 개시하는 베이스-전류-갱신 회로(108)를 제공한다.

베이스-전류-갱신 회로(108)는 데이터 출력 노드(N4)에 결합되어 데이터 출력 신호(Rx)를 수신하고 또한 베이스 전류 샘플링 신호(CtrlS)를 제공하도록 결합된다. 베이스-전류-갱신 회로(108)는 디글리치 회로(deglitch circuit)(110), 유휴 시간 카운팅 회로(112), OR 회로(118) 및 제2 레벨 시프팅 회로(120)를 포함한다. 디글리치 회로(110)는 데이터 출력 신호(Rx)로부터 노이즈를 필터링하도록 동작하는 한편, 유휴 시간 카운팅 회로(112)는 데이터 출력 신호(Rx) 상의 에지 전이들(edge transition)의 발생을 추적한다. PSI5 통신에 이용되는 맨체스터 코딩은 비트의 값을 결정하기 위해 전이의 방향을 사용하며, 여기서 상승 슬로프는 논리 0과 동일하고 하강 슬로프는 논리 1과 동일하다. 이것은 각각의 비트에서 동일한 값이 송신되고 있을 때에도, 데이터가 송신되고 있을 때마다 전이들이 발생할 것임을 의미한다. 유휴 시간 카운팅 회로(112)는 데이터 출력 신호(Rx)를 모니터링하고, 데이터 출력 신호(Rx)가 하이로 유지되거나 그렇지 않으면 표준에 정의된 갭 시간(Tgap)보다 큰 기간 동안 로우로 유지되면, 유휴 시간 카운팅 회로(112)는 어떠한 데이터도 전송되고 있지 않다고 결정하고 제1 샘플링 신호(114)를 하이로 설정하여 NMOS 스위칭 트랜지스터(S2)를 폐쇄한다. 일 실시예에서, 유휴 시간 카운팅 회로(112)는 데이터 출력 신호(Rx) 상의 에지 전이들 사이에 발생하는 클록 사이클들의 제1 개수를 카운팅하도록 설정되는 타이머를 포함한다. 클록 사이클들의 제1 개수가 갭 시간(Tgap)에 맵핑되는 클록 사이클들의 제2 개수보다 커지면, 제1 샘플링 신호(114)는 하이로 설정된다. 유휴 시간 카운팅 회로(112)는 데이터 출력 신호(Rx) 상에서 에지 전이가 발생할 때까지 제1 샘플링 신호(114)를 계속 하이로 유지한다.

실제로, 저장된 베이스 전압(Vsb)이 주기적으로, 예를 들어, 각각의 SYNC 사이클 후에 갱신되는 것이 여전히 바람직하다. 이러한 이유로, 제1 샘플링 신호(114)는 제2 샘플링 신호(116)가 또한 입력되는 OR 회로(118)에 제공된다. 일 실시예에서, 제2 샘플링 신호(116)는 샘플-앤-홀드 회로를 제어하는 데 사용되는 원래의 신호이다. OR 회로(118)는 NMOS 스위칭 트랜지스터(S2)를 제어하는 데 사용되는 베이스 전류 샘플링 신호(CtrlS)를 제공하기 위해 제1 샘플링 신호(114)와 제2 샘플링 신호(116)를 결합한다. 베이스 전류 샘플링 신호(CtrlS)는 신호를 다시 비교 회로(100)의 전압으로 시프트하기 위해 제2 레벨 시프팅 회로(120)에 제공될 수 있다.

도 2는 본 개시내용의 실시예에 따른 비교 회로(100)에서 제공되는 다양한 신호들의 예를 도시한다. 이 예에서, 센서 버스 신호(VCEx) 상의 SYNC 펄스 주기는 2 ms이고 단순성을 위해, SYNC 펄스 주기의 끝 근처의 슬롯에 데이터를 제공하는 단일 센서만이 도시된다. 베이스 전류 샘플링 신호(CtrlS), 저장된 베이스 전압(Vsb) 및 데이터 출력 신호(Rx)가 또한 도시된다. 비교 회로(100)가 턴 온 될 때, 제1 커패시터(C1) 상에 초기 전하를 제공하기 위해 베이스 전류 샘플링 신호(CtrlS)의 값은 하이이다. 초기 SYNC 펄스 및 각각의 연속적인 SYNC 펄스가 센서 버스 신호(VCEx)에 제공된 직후에, 베이스 전류 샘플링 신호(CtrlS)의 값은 4 μs동안 하이가 되어, 저장된 베이스 전압(Vsb)의 값이 각각의 SYNC 펄스 주기에 적어도 한 번 업데이트되도록 보장한다. 또한, 일단 베이스-전류-갱신 회로(108)가 유휴 시간이 갭 시간(Tgap)보다 크다고 결정하면, 베이스 전류 샘플링 신호(CtrlS)는 다시 하이로 설정된다. 베이스 전류 샘플링 신호(CtrlS)를 하이로 설정하는 것은 NMOS 스위칭 트랜지스터(S2)를 폐쇄하고 제1 커패시터(C1)를 재충전한다. 베이스 전류 샘플링 신호(CtrlS)는 데이터 출력 신호(Rx) 상에서 데이터의 전송이 검출될 때까지 하이로 유지된다. 베이스 전류 샘플링 신호(CtrlS)의 샘플링이 재활성화(re-enable)되었기 때문에, 저장된 베이스 전압(Vsb)에서의 임의의 드룹은 보상되고 데이터 출력 신호(Rx)는 긴 SYNC 펄스 주기에도 불구하고 적절한 결과들을 제공한다.

도 3은 비교 회로(100)가 실리콘으로 구현되고 PSI5 트랜시버의 ECU 내에 통합될 때의 실제 결과들을 나타낸다. 이 예에서, SYNC 펄스 주기는 10 ms로 설정되었지만, 전압 스파이크들로서 또는 데이터 출력 신호(Rx) 상의 손상된 데이터의 연장된 블록들로서 잘못된 비교들이 발견되지 않았다. 베이스-전류-갱신 회로(108)가 이전에 500 μs보다 큰 SYNC 펄스 주기들을 막았던 문제들을 극복할 수 있다는 사실은 SYNC 펄스 주기가 얼마나 길게 연장될 수 있는지에 대한 제한이 본질적으로 없다는 것을 의미한다. 이것은 단일 PSI5 트랜시버에 부착된 더 많은 수의 센서들을 포함하도록 주변 센서 인터페이스를 해방한다.

도 4는 본 개시내용의 실시예에 따른 PSI5 트랜시버 칩을 동작시키는 방법(400)을 도시한다. 방법(400)은 센서 버스 신호를 수신하기 위해 PSI5 트랜시버 칩의 제1 핀에 복수의 센서들을 결합하는 단계(405)로 시작하고, PSI5 트랜시버 칩은 통신들을 위해 시분할 멀티플렉싱을 사용한다. 방법(400)은 또한 맨체스터 디코더를 제2 핀에 결합하고(410) 배터리를 제3 핀에 결합한다(415).

PSI5 트랜시버 칩 상의 비교기는 센서 버스 신호 상의 전류에 비례하는 제1 전압을 수신하고(420), 센서 버스 신호 상의 베이스 전류에 비례하는 제2 전압을 수신하고(425), 데이터 출력 신호를 제2 핀에 송신한다(430). 추가적으로, 샘플-앤-홀드 회로는 제2 전압을 달성하기 위해 사용되는 제3 전압을 캡처하고(435), 여기서 샘플-앤-홀드 회로는 베이스 전류 샘플링 신호 상의 하이 값에 응답하여 제3 전압을 캡처한다. 마지막으로, 베이스-전류-갱신 회로는 데이터 출력 신호 상의 에지 전이들을 검출하고(440) 데이터 출력 신호가 PSI5 표준에 정의된 갭 시간보다 큰 기간 동안 에지 전이들을 갖지 않을 때, 베이스 전류 샘플링 신호를 하이로 설정한다.

도 4a의 방법(400A)은 개시된 개선들이 어떻게 새로운 동작들이 수행되도록 허용하는지, 예를 들어, 센서들의 수를 4보다 크게 구성(445) 및/또는 SYNC 펄스 주기를 500 μs보다 크게 구성(450)하는 것을 강조한다.

도 5는 본 개시내용의 실시예에 따른 베이스-전류-갱신 회로를 갖는 개시된 비교 회로를 이용할 수 있는 독립형 PSI5 트랜시버 칩(502)을 포함하는 시스템(500)의 상위 레벨 개략도를 도시한다. PSI5 트랜시버 칩(502)은 3개의 전력 공급 입력들: 하이 전압을 제공하는 VDD-HV, 미디엄 전압을 제공하는 VDD-MV, 및 로컬 접지와 같은 로우 전압을 제공하는 VDD-LV를 수신한다. 3개의 전력 공급 입력들은 각각의 채널들 및 디코드들에 결합되는 PSI5 트랜시버들의 세트(504)에 결합된다. PSI5 트랜시버 칩(502)의 채널들 각각으로부터의 출력은 수신된 데이터의 소프트웨어 처리를 제공하는 데이터 모듈(530)에 제공된다. 도시된 예에서, PSI5 트랜시버 칩(502)은 4개의 PSI5 트랜시버들 및 4개의 채널들을 갖지만, 칩이 이용되는 특정한 시스템에 의해 필요에 따라 제공되는 임의의 수의 채널들이 있을 수 있음이 이해될 것이다. PSI5 트랜시버(506)는 제1 채널(514)에 결합되고, 이는 차례로 맨체스터 디코더인 제1 디코더(522)에 결합되고; PSI5 트랜시버(508)는 제2 채널(516)에 결합되고, 이는 제2 디코더(524)에 결합되고; PSI5 트랜시버(510)는 제3 채널(518)에 결합되고, 이는 제3 디코더(526)에 결합되고; PSI5 트랜시버(512)는 제4 채널(520)에 결합되고, 이는 제4 디코더(528)에 결합된다.

도 6은 본 개시내용의 실시예에 따른 베이스-전류-갱신 회로를 갖는 개시된 비교 회로를 이용할 수 있는 시스템-온-칩(SOC)(602)을 포함하는 시스템(600)의 상위 레벨 개략도를 도시한다. SOC(602)는 자동차 배터리(601)에 결합되고, 시동이 ON 될 때, 전력 공급 모듈(604)은 하이 전압 신호(VDD-HV), 미디엄 전압 신호(VDD-MV) 및 로우 전압 신호(VDD-LV)를 전력 공급 라인들에 제공한다. 다수의 트랜시버 시스템들이 SOC(602) 상에 제공될 수 있고, 도시된 예에서, 이들은 VDD-MV 및 VDD-LV를 수신하는 LIN 트랜시버들(606), 역시 VDD-MV 및 VDD-LV를 수신하는 FR(Flex Ray) 트랜시버들(608), 둘 다가 VDD-HV, VDD-MV 및 VDD-LV 3개 모두를 수신하는 CAN(Controller Area Network) 트랜시버들(610) 및 PSI5 트랜시버들(612)을 포함한다. 독립형 칩에서와 같이, PSI5 트랜시버들(612)은 4개의 트랜시버들(별도로 도시되지 않음)을 포함하며, 이들 각각은 각각의 채널 및 디코더에 결합된다. 디코더들의 출력은 데이터 소프트웨어 처리(622)에 제공된다.

출원인들은 베이스 전류의 값을 저장하기 위해 여전히 저비용의 커패시터에 의존하면서 정확한 비교들을 제공할 수 있는 비교 회로를 갖는 PSI5 트랜시버를 위한 ECU를 개시하였다. 커패시터는 센서 데이터에 대해 할당된 시간 슬롯 동안 데이터가 존재하지 않을 때마다 베이스 전류의 비례 사본에 의해 충전된다. 출원인들은 또한 개시된 ECU를 사용하는 방법을 개시하였다.

다양한 실시예들이 도시되고 상세히 기술되었지만, 청구항들은 임의의 특정 실시예 또는 예에 제한되지 않는다. 위의 상세한 설명 중 어느 것도 임의의 특정 컴포넌트, 요소, 단계, 동작, 또는 기능이 본질적이므로 그것이 청구항들의 범위 내에 포함되어야 함을 암시하는 것으로 읽혀서는 안 된다. 단수의 요소에 대한 참조는 명시적으로 그렇게 언급되지 않는 한 "하나 그리고 하나만(one and only one)"을 의미하는 것이 아니라, "하나 이상(one or more)"을 의미하는 것으로 의도된다. 본 기술 분야의 통상의 기술자에게 공지된 상술한 실시예들의 요소들에 대한 모든 구조적 및 기능적 균등물들이 본 명세서에 참조로 분명히 통합되고 본 청구항들에 포함되도록 의도된다. 따라서, 본 기술 분야의 통상의 기술자는 본 명세서에서 기술된 예시적인 실시예들이 아래에 첨부된 청구항들의 사상 및 범위 내에서 다양한 수정들 및 변형들로 실시될 수 있음을 인식할 것이다.

Claims

주변 센서 인터페이스 5(PSI5; peripheral sensor interface 5) 트랜시버를 포함하는 전자 디바이스로서, 상기 PSI5 트랜시버는:
제1 전류 감지 노드와 로우 전압 신호 사이에 결합된 제1 NMOS 트랜지스터 - 상기 제1 NMOS 트랜지스터는 다이오드 결합됨 -;
미디엄 전압 신호와 상기 로우 전압 신호 사이에서 제2 NMOS 트랜지스터와 직렬로 결합된 제1 저항기 - 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 게이트에 결합됨 -;
상기 미디엄 전압 신호와 상기 로우 전압 신호 사이에서 제3 NMOS 트랜지스터와 직렬로 결합된 제2 저항기 - 상기 제3 NMOS 트랜지스터의 게이트는 제3 저항기 및 NMOS 스위칭 트랜지스터를 통해 상기 제1 전류 감지 노드에 결합되고, 상기 NMOS 스위칭 트랜지스터는 게이트 상에서 베이스 전류 샘플링 신호를 수신함 -;
상기 제1 저항기와 상기 제2 트랜지스터 사이의 제2 전류 감지 노드에 결합된 비-반전 입력, 상기 제2 저항기와 상기 제3 트랜지스터 사이의 제3 전류 감지 노드에 결합된 반전 입력, 및 데이터 출력 노드에 결합된 출력을 갖는 비교기; 및
상기 데이터 출력 노드에 결합된 입력 및 상기 베이스 전류 샘플링 신호를 제공하도록 결합된 출력을 갖는 베이스-전류-갱신 회로
를 포함하고, 상기 베이스-전류-갱신 회로는,
상기 데이터 출력 노드 상에서 검출된 에지 전이들 사이의 클록 사이클들의 제1 개수를 카운트하고 상기 제1 개수가 정의된 갭 시간을 나타내는 클록 사이클들의 제2 개수보다 클 때 제1 샘플링 신호를 하이(high)로 설정하도록 결합된 유휴 시간 카운팅 회로; 및
상기 제1 샘플링 신호를 제1 입력으로서 갖고, 제2 샘플링 신호를 제2 입력으로서 갖고, 상기 베이스 전류 샘플링 신호를 제공하도록 결합된 출력을 갖는 OR 회로 - 상기 제2 샘플링 신호는 주기적으로 스케줄링된 시간에 하이로 설정됨 -
를 포함하는, 전자 디바이스.
제2항에 있어서,
상기 비교기의 출력과 상기 데이터 출력 노드 사이에 결합된 제1 레벨 시프팅 회로를 더 포함하는, 전자 디바이스.
제2항에 있어서,
상기 베이스-전류-갱신 회로는:
상기 데이터 출력 노드와 상기 유휴 시간 카운팅 회로 사이에 결합된 디글리치(deglitch) 회로; 및
상기 OR 회로의 출력과 상기 베이스-전류-갱신 회로의 출력 사이에 결합된 제2 레벨 시프팅 회로
를 더 포함하는, 전자 디바이스.
제1항에 있어서,
상기 주기적으로 스케줄링된 시간은 각각의 SYNC 신호 이후인, 전자 디바이스.
제1항에 있어서,
상기 제1 전류 감지 노드와 상기 제1 NMOS 트랜지스터 사이에 결합된 제4 NMOS 트랜지스터;
상기 제1 저항기와 상기 제2 NMOS 트랜지스터 사이에 결합된 제5 NMOS 트랜지스터; 및
상기 제2 저항기와 상기 제3 NMOS 트랜지스터 사이에 결합된 제6 NMOS 트랜지스터
를 더 포함하고,
상기 제4 트랜지스터 및 상기 제5 NMOS 트랜지스터의 각각의 게이트는 상기 제1 전류 감지 노드에 결합되고, 상기 제6 NMOS 트랜지스터의 게이트는 제4 저항기를 통해 상기 제1 전류 감지 노드에 결합되고, 제2 커패시터의 제1 단자는 상기 제4 저항기와 상기 제6 NMOS 트랜지스터의 게이트 사이에 결합되고, 상기 제2 커패시터의 제2 단자는 상기 로우 전압 신호에 결합되는, 전자 디바이스.
제1항에 있어서,
상기 전자 디바이스는 독립형 칩인, 전자 디바이스.
제1항에 있어서,
상기 전자 디바이스는 시스템-온-칩인, 전자 디바이스.
제1항에 있어서,
상기 제1 커패시터는 폴리실리콘/N웰 커패시터인, 전자 디바이스.
제1항에 있어서,
상기 제1 전류 감지 노드는 센서 버스 핀에 제공된 센서 버스 신호에 비례하는 제1 비례 전류를 수신하기 위해 전류 감지 증폭기 회로에 결합되는, 전자 디바이스.
주변 센서 인터페이스 5(PSI5) 트랜시버 칩을 동작시키는 방법으로서,
센서 버스 신호를 수신하기 위해 상기 PSI5 트랜시버 칩의 제1 핀에 복수의 센서들을 결합하는 단계 - 상기 PSI5 트랜시버 칩은 통신들을 위해 시분할 멀티플렉싱을 사용함 -;
제2 핀에 맨체스터(Manchester) 디코더를 결합하는 단계;
제3 핀에 배터리를 결합하는 단계;
상기 센서 버스 신호 상의 전류에 비례하는 제1 전압을 비교기에서 수신하는 단계;
상기 센서 버스 신호 상의 베이스 전류에 비례하는 제2 전압을 상기 비교기에서 수신하는 단계;
상기 비교기로부터 데이터 출력 신호를 상기 제2 핀에 송신하는 단계;
상기 제2 전압을 달성하는 데 사용되는 제3 전압을 샘플-앤-홀드 회로에서 캡처하는 단계 - 상기 샘플-앤-홀드 회로는 베이스 전류 샘플링 신호 상의 하이 값에 응답하여 상기 제3 전압을 캡처함 -; 및
베이스-전류-갱신 회로에서, 상기 데이터 출력 신호 상의 에지 전이들을 검출하고, 상기 데이터 출력 신호가 PSI5 표준에서 정의된 갭 시간보다 큰 기간 동안 에지 전이들을 갖지 않을 때, 상기 베이스 전류 샘플링 신호를 하이로 설정하는 단계
를 포함하는, 방법.
제10항에 있어서,
상기 베이스-전류-갱신 회로는 상기 데이터 출력 신호 상에서 에지 전이가 발생할 때까지 상기 베이스 전류 샘플링 신호를 하이로 유지하는, 방법.
제11항에 있어서,
상기 베이스-전류-갱신 회로는 또한 각각의 SYNC 펄스 후에 하이로 설정되는, 방법.
제10항에 있어서,
상기 에지 전이들을 검출하는 단계는 상기 에지 전이들 사이의 클록 신호들의 제1 개수를 카운팅하고, 상기 클록 신호들의 제1 개수가 상기 갭 시간에 맵핑되는 클록 신호들의 제2 개수보다 클 때, 상기 데이터 출력 신호 상에서 에지 전이가 검출될 때까지 제1 샘플링 신호를 하이로 설정하는 단계를 포함하는, 방법.
제11항에 있어서,
상기 제1 샘플링 신호를 주기적으로 하이로 설정되는 제2 샘플링 신호와 OR하는 단계를 더 포함하는, 방법.
제10항에 있어서,
센서들의 수를 4보다 크게 구성하는 단계를 더 포함하는, 방법.
제10항에 있어서,
SYNC 펄스 주기를 500 μs보다 크게 구성하는 단계를 더 포함하는, 방법.