JP2022510906A - 同期モードでのｐｓｉ５ベース電流サンプリング - Google Patents

Abstract

センサバス信号（ＶＣＥｘ）を受信するためＰＳＩ５トランシーバの第１のピン（Ｐ１）に複数センサが結合される（４０５）。第２のピン（Ｐ２）にマンチェスタデコーダが結合され（４１０）、第３のピン（Ｐ３）にバッテリー（ＵＢＡＴ）が結合される（４１５）。コンパレータ（４２０、４２５）が、センサバス信号上の電流に比例する第１の電圧（Ｖ１）及びセンサバス信号上のベース電流に比例する第２の電圧（Ｖ２）を受け取り（４３０）、第２のピンにデータ出力信号（Ｒｘ）を送る。サンプルアンドホールド回路（Ｓ２及びＣ１）が、ベース電流サンプリング信号（ＣｔｒｌＳ）上の高値に応答する第２の電圧を有効にするために使われる第３の電圧（Ｖｓｂ）を捕捉する（４３５）。ベース電流更新回路がデータ出力信号上のエッジ遷移を検出し（４４０）、ＰＳＩ５規格で定義されるギャップ時間より長い時間の間データ出力信号がエッジ遷移を有さない場合、ベース電流サンプリング信号を高に設定する。

Description

ペリフェラルセンサインタフェース５（ＰＳＩ５）は、進化したオートモーティブ規格であり、ローカル相互接続ネットワーク（ＬＩＮ）の代替と考えられている。例えば、エアバッグ用センサ、パワートレイン、ブレーキ応用例など、数多くのオートモーティブ応用用がＰＳＩ５プロトコルを活用している。動作の同期モードでは、電子機器制御ユニット（ＥＣＵ）のＰＳＩ５トランシーバが、例えば、ベース電圧、同期（ＳＹＮＣ）パルスなどの電力を、１本のワイヤでセンサに供給し、同期パルスは、ワイヤに接続されたセンサからのデータ収集を開始する。センサは、電流変調されたデータで反応し、各センサは所与の時間スロットの間応答する。ＰＳＩ５トランシーバの電流感知回路が、直流電流、ベース又はアイドル電流と、センサからの電流の変化との両方を感知し、その変化をデジタルデータに変換する。センサのベース電流は時間の経過と共に変化する可能性があり、或いは、センサがクラスタから落下する可能性があるので、ＥＣＵ内のＰＳＩ５トランシーバは、ベース電流を監視し、サンプルアンドホールド回路を介してコンデンサ上の等価の電圧としてベース電流の値をストアする。データは、信号電流をサンプリングされたベース電流と比較するコンパレータによって回復される。

現在、同期パルス周期は２５０μｓ又は５００μｓのいずれかであり、３～４個のセンサがトランシーバに取り付け得る最大数である。ＰＳＩ５規格は増大しつつある応用例に対して用いられるので、望ましいのは許容され得るセンサの数を増やすことである。ＰＳＩ５トランシーバに取り付けられるセンサの数を増やすために、動作の同期モードの間の同期パルス周期は必然的に増加し、例えば、１０ミリ秒になる。現在、同等の電圧を保持するために安価なポリシリコン／Ｎウェルコンデンサが用いられているが、コンデンサからの漏れ電流は、時間の経過とともにデータを破壊する電圧のドループ（droop）を生じさせる。従って、現行の同期パルス周期よりもはるかに長い周期にわたってこのタイプのコンデンサに依存することはできない。７５℃を超える高温動作の間の等価電圧の信頼性のあるストレージは重要であり、これは、別のタイプのコンデンサ、例えば、ポリシリコン・金属コンデンサ又は金属・金属コンデンサを必要とし得、より大きなシリコンエリアが必要であるためコストを増大させ得る。

開示される実施例は、サンプルアンドホールドコンデンサが低電圧で漏れがある場合でも、複数のセンサ、つまり４つ以上、を同期モードでＥＣＵに取り付けることを可能とする、ベース電流サンプリング回路を提供する。開示される実施例は、データが送信されていないセンサ通信のための時間スロットを検出する。これは、例えば、センサバス信号内のアイドル時間を測定し、アイドル時間がセンサ時間スロット間の指定ギャップ時間よりも大きいかどうかを判定することによって、達成され得る。指定ギャップ時間より大きいアイドル時間が検出されると、サンプルアンドホールドコンデンサをベース電流に結合するスイッチが閉じて、電流を電圧として捕捉し、次のセンサ送信が発生するまで閉じたままになる。すべてのセンサがあらゆる機会にデータを送信することは稀であるので、捕捉されたベース電流は、データが送信されていない任意の時間スロットの間、更新される。アイドル時間スロットの検出はプログラム可能である。

一態様において、ＰＳＩ５トランシーバを含む電子デバイスの一実施例が開示される。ＰＳＩ５トランシーバは、第１の電流感知ノードと低電圧信号との間に結合される第１のＮＭＯＳトランジスタであって、ダイオード結合される第１のＮＭＯＳトランジスタ、中電圧信号と低電圧信号との間に第２のＮＭＯＳトランジスタと直列に結合される第１の抵抗器であって、第２のＮＭＯＳトランジスタのゲートが第１のＮＭＯＳトランジスタのゲートに結合される、第１の抵抗器、中電圧信号と低電圧信号との間に第３のＮＭＯＳトランジスタと直列に結合される第２の抵抗器であって、第３のＮＭＯＳトランジスタのゲートが、第３の抵抗器とＮＭＯＳスイッチングトランジスタを介して第１の電流感知ノードに結合されており、ＮＭＯＳスイッチングトランジスタが、ゲート上のベース電流サンプリング信号を受信する、第２の抵抗器、第１の抵抗器と第２のトランジスタとの間の第２の電流感知ノードに結合される非反転入力と、第２の抵抗器と第３のトランジスタとの間の第３の電流感知ノードに結合される反転入力と、データ出力ノードに結合される出力とを有するコンパレータ、及び、データ出力ノードに結合される入力と、ベース電流サンプリング信号を提供するように結合される出力とを有するベース電流更新回路を含む。ベース電流更新回路は、データ出力ノード上で検出されるエッジ遷移間の第１の数のクロックサイクルを計数するように、及び、第１の数が、定義されたギャップ時間を表すクロックサイクルの第２の数より大きいときに第１のサンプリング時間を設定するように結合されるアイドル時間計数回路と、第１のサンプリング時間を第１の入力として、第２のサンプリング信号を第２の入力として、及び、ベース電流サンプリング信号を提供するように結合される出力を有するＯＲ回路とを含み、第２のサンプリング信号が、周期的にスケジュールされた時間において高に設定される。

別の態様において、ＰＳＩ５トランシーバチップを動作させる方法の一実施例が開示される。この方法は、センサバス信号を受信するためにＰＳＩ５トランシーバチップの第１のピンに複数のセンサを結合することであって、ＰＳＩ５トランシーバチップが通信のために時分割多重化を用いることと、マンチェスタデコーダを第２のピンに結合することと、バッテリーを第３のピンに結合することと、センサバス信号上の電流に比例する第１の電圧をコンパレータで受け取ることと、コンパレータにおいて、センサバス信号上のベース電流に比例する第２の電圧を受け取ることと、コンパレータから第２のピンにデータ出力信号を送ることと、第２の電圧を有効にするために用いられる第３の電圧をサンプルアンドホールド回路で捕捉することであって、サンプルアンドホールド回路が、ベース電流サンプリング信号上の高値に応答する第３の電圧を捕捉することと、ＰＳＩ５規格で定義されるギャップ時間よりも大きな時間の間、データ出力信号がエッジ遷移を有さないとき、ベース電流更新回路において、データ出力信号上のエッジ遷移を検出して、ベース電流サンプリング信号を高に設定することとを含む。

本開示の実施例は、同様の参照符号が同様の要素を示す添付の図面において、制約としてではなく例示として示される。本開示における「或る」又は「一」実施例に対する異なる言及は、必ずしも同じ実施例を意味するわけではなく、そのような言及が少なくとも一つを意味し得ることに留意されたい。更に、特定の特徴、構造、又は特性が或る実施例に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、それは、他の実施例に関連したそのような特徴、構造、又は特性を実施する当業者の知見の範囲内にある。本明細書で用いられる「結合する」という用語は、ワイヤレス接続を含み得る「通信可能に結合される」と認定されない限り、間接的又は直接的な電気的接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、又は他のデバイス及び接続を介した間接的電気的接続を介するものであり得る。

添付の図面は、本開示の一つ又は複数の例示の実施例を図示するために、本明細書に組み込まれ、またその一部を形成する。本開示の様々な利点及び特徴は、添付の特許請求の範囲に関連して、また添付の図面に関連して、以下の詳細な記述から理解され得るであろう。

本開示の一実施例に従ったペリフェラルセンサインタフェースのためのベース電流更新回路を有する比較回路の例を示す。

本開示の実施例に従って、ベース電流サンプリングコンデンサのドループがどのように補償されるかを図示する。

図１の回路の一実施例を用いた１０ミリ秒同期周期にわたるデータ出力信号Ｒｘを示す。

本開示の実施例に従った、ペリフェラルセンサインタフェースのためのＥＣＵを動作させる方法を示す。

図４の方法であり得る付加的な要素を示す。

本開示の実施例に従った、ベース電流更新回路を有する開示された比較回路を利用し得るスタンドアロンＰＳＩ５トランシーバチップを含むシステムのハイレベルの概略を示す。

本開示の一実施例に従った、ベース電流更新回路を有する開示された比較回路を利用し得るＳＯＣを含むシステムのハイレベルの概略を示す。

３個のセンサが取り付けられたペリフェラルセンサインタフェーストランシーバを含むシステムを示す。

センサバス信号ＶＣＥｘの予期されるタイミング図を示す。

本開示の実施例を組み込むことができるＰＳＩ５トランシーバチップのためのＥＣＵを構成する回路のブロック図を示す。

５００μｓの同期パルス周期の間、現在用いられているＥＣＵ内のセンサバス信号ＶＣＥｘ及び種々の信号の例を示す。

２ミリ秒の同期パルス周期の間のＥＣＵ内のセンサバス信号ＶＣＥｘ及び様々な信号の例を示し、解決すべき問題を図示する。

２個の異なった同期パルス周期における従来技術のＥＣＵのためのセンサバス信号ＶＣＥｘ及びデータ出力信号Ｒｘを示し、図１０Ｂに示された問題を図示する。 ２個の異なった同期パルス周期における従来技術のＥＣＵのためのセンサバス信号ＶＣＥｘ及びデータ出力信号Ｒｘを示し、図１０Ｂに示された問題を図示する。

従来技術に従ったＥＣＵのための例示の電流感知増幅器回路を示す。

以下、本発明の特定の実施例について、添付の図を参照して詳細に説明する。以下の本発明の実施例の詳細な記載において、本発明のより完全な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、これらの具体的な詳細なしに本発明が実施され得ることは当業者に明らかであろう。他の事例において、本記載を不必要に複雑にすることを避けるため、周知の特徴は詳細に記述されていない。

図７は、センサバス７１０を介して、第１のセンサ７０４、第２のセンサ７０６、及び第３のセンサ７０８から同期データ送信を受信するように結合されるＰＳＩ５トランシーバ７０２を有するシステム７００のブロック図を示す。センサの実際の数は１～４であり得、４が規格で現在許容されている最大である。センサバス７１０は一般にツイストペアである。すなわち、電力と通信の両方を搬送するためにセンサバス信号ＶＣＥｘを提供する第１のワイヤと、センサを接地接続に結合する第２のワイヤとを備えている。ＰＳＩ５トランシーバ７０２は、同期モードと非同期モードの両方で動作することができるが、本願は、時分割多重化を用いてセンサ７０４、７０６、７０８からＰＳＩ５トランシーバ７０２への通信を提供する同期モードにおける動作に向けられている。

センサバス信号ＶＣＥｘは、ベース電圧Ｖｂａｓｅと周期的な同期パルスＳＹＮＣを搬送し、データが送信され得ることをセンサに通知する。ベース電流の値は、異なった応用例において４ｍＡから３０ｍＡまで変化し得るため、比較のためにベース電流が回路によって捕捉される必要がある。各センサは、そのセンサがデータを送信し得る特定の時間スロットを有し、例えば、第１のセンサ７０４は第１の時間スロットで送信し、第２のセンサ７０６は第２の時間スロットで送信し、第３のセンサ７０８は第３の時間スロットで送信する。センサは、マンチェスタ符号化ストリームにおいてセンサバス信号ＶＣＥｘからの電流を変調することによってデータを送信し得、論理「０」が、ビットを送信するための時間スロットの中間における電流の立ち上がり勾配によって表され、論理「１」が立ち下がり勾配によって表される。ＰＳＩ５トランシーバ内において、センサバス信号ＶＣＥｘの値をベース電圧Ｖｂａｓｅのストアされた値と比較することによって、電流及び電圧の変化が検出される。

図８は、センサバス信号ＶＣＥｘ上の通知のためのＰＳＩ５規格において定義されているパラメータの一部を示す。ＰＳＩ５は現在も進化している規格と考えられているため、これらのパラメータは構成可能であるが、すべての実装が現在の規格に準拠している必要がある。同期パルス周期は、１つの同期パルスの開始から第２の同期パルスの開始までわたり、同期パルス周期の持続時間はＴｓｙｎｃである。図示のように、ＰＳＩ５規格は、時間スロットｎの最も早い開始時間Ｔｎ，ＥＳ、名目開始時間Ｔｎ，ＮＳ、及び直近の開始時間Ｔｎ，ＬＳ、ならびに最も早い終了時間Ｔｎ，ＥＥ、名目終了時間Ｔｎ，ＮＥ、及び直近の終了時間Ｔｎ，ＬＥとして定義する。同様のパラメータが、各時間スロット、及び時間スロット内の各ビットのデータに対して提供される。各時間スロットの後には、次の時間スロットが開始される前の、ギャップ時間のＴｇａｐが続き、これは最大ビット持続時間よりも大きい。

図９は、本開示の実施例を組み込むことができるＰＳＩ５トランシーバチップのためのＥＣＵ９００のブロック図を示す。ＰＳＩ５トランシーバは車両で用いるように設計されており、そのため、電力供給は概してバッテリーＵＢＡＴによって提供される。バッテリー電力は、ＥＣＵ９００を動作させるために必要な異なる電圧レベルを提供する、チャージポンプ９０２、ＶＤＤ５低ドロップアウト発振器（ＬＤＯ）９０４、及びＬＤＯ＿ＢＡＳＥ回路９０６に提供される。チャージポンプ９０２は、一般に１４～４０Ｖの範囲である「高」電圧信号ＶＤＤ‐ＨＶを提供するように結合され、ＶＤＤ５ ＬＤＯは５Ｖの電圧を提供するように結合され、ＬＤＯ＿ＢＡＳＥは、一実施例において５Ｖ前後の値を有する「中」電圧信号ＶＤＤ‐ＭＶを提供するように結合される。接地接続を有する「低」電圧信号ＶＤＤ‐ＬＶも用いられる。

ＥＣＵ９００はまた、低電圧基準回路９０８、浮動ＡＢ級増幅器回路９１０、電流感知増幅器回路９１２、及び、サンプルアンドホールド回路９１６を含む比較回路９１４を含む。この図には３個のピンが示されている。第１のピンＰ１はセンサバス信号ＶＣＥｘを提供するように結合され得、第２のピンＰ２はデータ出力信号Ｒｘを提供するように結合され得、第３のピンＰ３はバッテリーに結合され得る。少なくともいくつかの実施例において、これらのピンは、例えばシステムオンチップにおいて、内部ノードで置き換えられてもよい。チャージポンプ９０２は、高電圧信号ＶＤＤ‐ＨＶを電流感知増幅器回路９１２に、及びショットキーダイオードＤ４０を介してフローティングＡＢ級増幅器回路９１０に提供するように結合される。ＬＤＯ＿ＢＡＳＥは、中電圧信号ＶＤＤ‐ＭＶを浮動ＡＢ級増幅器回路９１０に提供するように結合される。ＶＤＤ５ ＬＤＯは、５ボルト信号を低電圧基準回路９０８に提供するように結合される。低電圧基準回路９０８は、同期パルスの低電圧バージョンを周期的に含む基準信号を提供する。基準信号は浮動ＡＢ級増幅器回路９１０に渡される。浮動ＡＢ級増幅器回路９１０において、基準信号は高電圧信号ＶＤＤ‐ＨＶを上側レールとして用い、中電圧信号ＶＤＤ‐ＭＶを下側レールとして用いて増幅されて、増幅された基準信号９１８を提供する。

浮動ＡＢ級増幅器回路は、増幅された基準信号９１８を電流感知増幅器回路９１２に提供するように結合され、電流感知増幅器回路９１２は、増幅された基準信号９１８をセンサバス信号ＶＣＥｘとしてセンサに送出し、これはＩ_ＬＯＡＤとして示されている。電流感知増幅器回路９１２は更に、センサバス信号ＶＣＥｘの変化を感知するように結合され、順方向又は逆方向のいずれかの短絡を検出することができ、これらの短絡が回路及びチップの残りの部分にダメージを与えるのを防止し得る。電流感知増幅器回路９１２がこの感知を行っているとき、センサバス信号ＶＣＥｘ上の電流の比例コピーが、信号９２０として比較回路９１４に渡される。比較回路９１４は、サンプルアンドホールド回路９１６を用いて、センサバス信号ＶＣＥｘの比例コピー上のセンサデータ送信を感知するように動作する。以下において、以下の電流感知増幅器回路９１２及び比較回路９１４の実施例に関して更に言及される。

図１０Ａは、同期モードにおいて３個のセンサと共に動作するＰＳＩ５トランシーバの既知の実装を用いる動作の間のセンサバス信号ＶＣＥｘの例を示しており、ＰＳＩ５トランシーバの動作の或る態様を例示する３個の内部信号も含む。図１０Ａに見られるように、センサバス信号ＶＣＥｘは、ベース電圧Ｖｂａｓｅに等しいレベルで時間Ｔ０に開始し、ベース電圧Ｖｂａｓｅに等しい値＋４ボルトまで上昇して、同期パルスを提供する。これは、例えば、Ｖｂａｓｅが５Ｖである場合、同期パルスは９Ｖの値まで上昇することを意味する。データ送信のための３個の時間スロットが示され、それぞれ時間Ｔ１、時間Ｔ２、及び時間Ｔ３で始まり、各センサからの送信を含むこのデータフレームが終了すると、第３の時間スロットは時間Ｔ４で終わる。その直後に、新しい同期パルスが送られる。

ベース電流サンプリング信号ＣｔｒｌＳは、センサバス信号ＶＣＥｘのサンプリングを引き起こすために高に設定され、残りの時間の間は低に設定される。トランシーバがオンになると、ベース電流サンプリング信号ＣｔｒｌＳは、コンデンサを充電するために初期的に高に設定され、その後、各同期パルスの後リフレッシュされる。サンプリングの間、センサバス信号ＶＣＥｘがベース電圧レベルにある一方で、センサバス信号ＶＣＥｘの比例コピーがコンデンサに結合されて、ストアされたベース電圧Ｖｓｂを提供する。図示の例では５００μｓである同期パルス周期の間、コンデンサがリークして、ストアされたベース電圧Ｖｓｂをいくらかドループさせる恐れがある。しかし、最大４個のセンサに必要な時間フレームでは、これが問題となることは認められていない。データ出力信号Ｒｘは、センサバス信号ＶＣＥｘに比例する第１の電圧と、ベース電圧Ｖｂａｓｅに比例し、ストアされたベース電圧Ｖｓｂを用いてつくられる第２の電圧とを比較するコンパレータの出力であり、図１０Ａのデータ出力信号Ｒｘは、コンパレータが、ストアされたベース電圧Ｖｓｂを用いて、センサバス信号ＶＣＥｘ上に存在するデータを忠実に認識できることを示す。

しかしながら、進化している規格において現在考えられているように、同期パルス周期がより長い期間に延長されると問題が生じる可能性がある。図１０Ｂは、同期パルス周期が２ミリ秒間に延長された場合の、図１０Ａと同じ信号の例を示す。この例では、長い方の同期パルス周期の終わり付近に置かれているセンサ３について、単一の時間スロットが示されている。この特定の状況は、単純化のために用いられており、問題が必ずこのように生じることを暗示することを意図してはいない。

ベース電流サンプリング信号ＣｔｒｌＳは、コンデンサを充電するために初期的に高に設定され、その後、各同期パルスの後、リフレッシュされる。２ミリ秒の同期パルス周期の間、コンデンサは以前と同じ速度でリークし続けるが、ストアされたベース電圧Ｖｓｂをより長い期間保持するためにコンデンサが必要なため、ストアされたベース電圧Ｖｓｂは、図１０Ａのものよりも更にドループする。センサ３のための時間スロットに達すると、ストアされたベース電圧Ｖｓｂがコンパレータに正確な比較を提供しない地点まで低下して、基準がベース電流よりも大幅に低下したためにデータ出力信号Ｒｘが完全に破損して高に固定される。これはどのようなセンサ状況でも許容できないが、ＰＳＩ５を用いるために動いている安全システムにおいてはとくに重大である。

図１１Ａ及び図１１Ｂは、２個の異なった長さの同期パルス周期を用いた試験での従来技術に従ったＥＣＵ９００によって提供されるいくつかの信号を示す。図１１Ａは、１ミリ秒の同期パルス周期を用いた動作の間の信号を示す。センサバス信号ＶＣＥｘとデータ出力信号Ｒｘはどちらも正常に動作しており、問題はない。

ただし、図１１Ｂは、同じ回路を１０ミリ秒の同期パルス周期を用いて動作させた場合の信号を示す。この例では、センサバス信号ＶＣＥｘは正常であるが、センサバス信号ＶＣＥｘ上の信号とストアされたベース電圧Ｖｓｂとの間で成された比較の結果として、データ出力信号Ｒｘ上の多数の大きな電圧スパイクが円で示されている。これらの電圧スパイクは、図１０Ｂに示す破損データのブロックとは異なる。これは、比較回路９１４の結果が、信号内のノイズと、ストアされたベース電圧Ｖｓｂにおけるドループとの両方に敏感であるためである。ストアされたベース電圧Ｖｓｂは、この例では、破損したデータの明らかなブロックを引き起こすほど十分にドループしていないが、ストアされたベース電圧Ｖｓｂにおけるドループは、比較回路９１４をライン内のノイズに対してより敏感にし、不正確な比較となる。問題が所与の時点の後、断続的であるか又は一定であるかにかかわらず、これらの誤差は、許容できず、同期パルス周期が延長される場合、補正されなければならない。

比較回路内のセンサデータを認識するために用いられる第１の比例電流Ｉｓｅｎｓｅ１のソースを理解するために、電流感知増幅器回路１２００の例示の一実施例が図１２に示される。電流感知増幅器回路１２００は、順方向電流感知回路１２０２及び逆方向電流感知回路１２０４を含む。また、高電圧信号ＶＤＤ‐ＨＶと中電圧信号ＶＤＤ‐ＭＶとの間にＰＭＯＳスイッチングトランジスタＭｓｎと直列に結合されるＮＭＯＳトランジスタＭｓｒを含む、浮動ＡＢ級増幅器回路１２０６の一部が示されている。ノード１２０８はＮＭＯＳトランジスタＭｓｎとＰＭＯＳスイッチングトランジスタＭｓｎとの間に位置し、図９で見られる増幅された基準信号９１８を順方向電流感知回路１２０２と逆方向電流感知回路１２０４の両方に提供する。順方向電流感知回路１２０２は、センサバス信号ＶＣＥｘとして、ベース電圧Ｖｂａｓｅ及び同期パルス含む増幅された基準信号９１８を提供する。センサ送信データとして、電流の変化は、センサバス信号ＶＣＥｘに反映され、電流感知増幅器回路１２００内で感知される。

本開示の目的のために、順方向電流感知回路１２０２を簡単に論じるが、逆方向電流感知回路１２０４は示すのみで、論じない。これらの回路に関する更なる詳細は、２０１８年３月６日に出願された、発明者スリ ナヴァネーサクリシュナン イーシュワラン及びティモシー ポール ドゥリエアの米国特許出願番号１５／９１３，４６５に見出すことができ、その全体が参照により本明細書に組み込まれる。順方向電流感知回路１２０２内で、ＮＭＯＳトランジスタＭ１７Ｆ及びＭ１７Ｒは、ノード１２０８とノードＯＵＴｘとして示されるセンサバスピンとの間で直列に結合されて、増幅された基準信号９１８をセンサバス信号ＶＣＥｘとして出力する。電流源１２１２が、高電圧信号ＶＤＤ‐ＨＶとノードＮＡとの間に抵抗器Ｒｇと直列に結合され、電流源１２１２と抵抗器Ｒｇとの間にあるノードＮＢが、ＮＭＯＳトランジスタＭ１７Ｆ及びＭ１７Ｒのゲートに結合される。ＮＭＯＳトランジスタＭ１７Ｆ及びＭ１７ＲのゲートをノードＮＢ上の安定した電圧と結合することにより、ＮＭＯＳトランジスタＭ１７Ｆ及びＭ１７Ｒが接地への短絡の間に特にオフにされない限り、ノード１２０８から受信した信号がノードＯＵＴｘでセンサバスピンに渡されることが保証される。

順方向電流感知回路１２０２内で、ＰＭＯＳトランジスタＭ１８、Ｍ２０及びＮＭＯＳトランジスタＭ１９、Ｍ２６とともに、演算増幅器ＯＡ２は、電流感知を実施し、抵抗器Ｒｈ、Ｒｊ、ＮＭＯＳトランジスタＭ２１、Ｍ２２、ダイオードＤ３、及び電流シンクＩｆ＿ｒｅｆとの組み合わせで、演算増幅器Ｏｐｆは、接地への短絡に対する保護を提供する。演算増幅器ＯＡ２の非反転入力はセンサバス信号ＶＣＥｘに結合され、演算増幅器ＯＡ２の出力は、ＮＭＯＳトランジスタＭ２６のゲートに結合される。ＰＭＯＳトランジスタＭ１８、及びＮＭＯＳトランジスタＭ２６及びＭ１９は、高電圧信号ＶＤＤ‐ＨＶとノードＮＣとの間で直列に結合され、ノードＮＣは、バックツーバックダイオードＤｌ、Ｄ２を介して、ＮＭＯＳトランジスタＭ１７Ｆ、Ｍ１７Ｒのゲートに結合される。ＮＭＯＳトランジスタＭ２６とＮＭＯＳトランジスタＭ１９との間に位置するノードＮＤが、フィードバックを提供するために演算増幅器ＯＡ２の反転入力に結合され、一方、ＮＭＯＳトランジスタＭ１９のゲートは、ＮＭＯＳトランジスタＭ１７Ｆ、Ｍ１７Ｒのゲートと共通して、ノードＮＢに結合される。ＰＭＯＳトランジスタＭ１８はダイオード結合され、ＰＭＯＳトランジスタＭ１８のゲートは更に、高電圧信号ＶＤＤ‐ＨＶと第１の電流感知ノードＮ１との間に結合されるＰＭＯＳトランジスタＭ２０のゲートに結合される。第１の比例電流Ｉｓｅｎｓｅ１を比較回路に提供するのは第１の電流感知ノードＮ１である。

そのため、演算増幅器ＯＡ２は、ＰＭＯＳトランジスタＭ１８及びＮＭＯＳトランジスタＭ２６及びＭ１９を介する電流の流れを制御するために、センサバス信号ＶＣＥｘ及びノードＮＤからのフィードバックを利用する。ＮＭＯＳトランジスタＭ１９は、ＮＭＯＳトランジスタＭ１７Ｆに比例したサイズであり、例えば、ＮＭＯＳトランジスタＭ１７Ｆが１０００×１のサイズを有する場合、ＮＭＯＳトランジスタＭ１９は１０×１の値を有し得、ＮＭＯＳトランジスタＭ１７Ｆの電流の１００分の１をソースし得る。電流感知増幅器回路１２００の通常動作の間、順方向電流感知回路１２０２のＮＭＯＳトランジスタＭ２６は、センサによって送信されるデータによって生じる変動を含む、ノードＯＵＴｘでのセンサバスピンを介する電流を検出し、順方向電流感知回路１２０２は、第１の電流感知ノードＮ１上の第１の比例電流Ｉｓｅｎｓｅ１を、図１で論じた比較回路のような比較回路に提供する。

図１は、本開示の一実施例に従った比較回路１００を示す。比較回路１００は、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶとの間で動作し、感知増幅器回路から、例えば、電流感知増幅器回路１２００の第１の電流感知ノードＮ１から、第１の比例電流Ｉｓｅｎｓｅ１を受け取り、データ出力信号Ｒｘを提供する。データ出力信号Ｒｘは、データを回復する処理のためにマンチェスタデコーダに向けて送られ得る。

一実施例において、第１の電流ミラーが３つのレッグを有し、第１の電流ミラーの主要部を形成するように第１のＮＭＯＳトランジスタＭ１、第２のＮＭＯＳトランジスタＭ２、及び第３のＮＭＯＳトランジスタＭ３を含み、一方、第４のＮＭＯＳトランジスタＭ４、第５のＮＭＯＳトランジスタＭ５、及び第６のＮＭＯＳトランジスタＭ６が、３つの主要トランジスタへのカスケード保護を提供する。

第４のＮＭＯＳトランジスタＭ４は、第１の電流感知ノードＮ１と低電圧信号ＶＤＤ‐ＬＶとの間で第１のＮＭＯＳトランジスタＭ１と直列に結合されて第１のレッグを形成し、第４のＮＭＯＳトランジスタＭ４及び第１のＮＭＯＳトランジスタＭ１の両方が、それぞれのゲート上で第１の比例電流Ｉｓｅｎｓｅ１を受け取るようにダイオード結合されている。第１の抵抗器Ｒ１が、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶとの間で第５のＮＭＯＳトランジスタＭ５及び第２のＮＭＯＳトランジスタＭ２と直列に結合されて、第１の電流ミラーの第２のレッグを形成し、第２の抵抗器Ｒ２が、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶとの間で第６のＮＭＯＳトランジスタＭ６及び第３のＮＭＯＳトランジスタＭ３と直列に結合されて、第１の電流ミラーの第３のレッグを形成する。第２のＮＭＯＳトランジスタＭ２及び第５のＮＭＯＳトランジスタＭ５の各々のそれぞれのゲートは、第１の比例電流Ｉｓｅｎｓｅ１を受け取るために第１の電流感知ノードＮ１にも結合され、一方、第３のＮＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳスイッチングトランジスタＳ２及び第３の抵抗器Ｒ３を介して第１の電流感知ノードＮ１に結合され、第６のＮＭＯＳトランジスタＭ６のゲートは、第４の抵抗器Ｒ４を介して第１の電流感知トランジスタＮ１に結合される。

第１のコンデンサＣ１が、ＮＭＯＳスイッチングトランジスタＳ２と第３のＮＭＯＳトランジスタＭ３のゲートとの間の点に結合される第１の端子と、低電圧信号ＶＤＤ‐ＬＶに結合される第２の端子とを有する。第２のコンデンサＣ２が、第４の抵抗器Ｒ４と第６のＮＭＯＳトランジスタＭ６のゲートとの間の点に結合される第１の端子と、低電圧信号ＶＤＤ‐ＬＶに結合される第２の端子とを有する。一実施例において、第１のコンデンサＣ１及び第２のコンデンサＣ２はいずれも、ポリシリコン／Ｎウェルコンデンサであり、本質的に漏れがあるが、代替コンデンサよりも安価である。

コンパレータ１０２が、非反転入力上の第２の電流感知ノードＮ２から取り出された第１の電圧Ｖ１を受け取り、反転入力上の第３の電流感知ノードＮ３から取り出された第２の電圧Ｖ２を受け取る。コンパレータ１０２は、比較の結果をデータ出力信号Ｒｘとして第１のレベルシフト回路１０４に出力する。ここで、データ出力信号Ｒｘは、例えば、データ出力ノードＮ４上に提供される前に、５Ｖドメインから１．５Ｖドメインへと、より低い電圧にレベルシフトされる。第１の電圧Ｖ１は、第１の比例電流Ｉｓｅｎｓｅ１に比例し、そのため、センサバス信号ＶＣＥｘに比例し、第２の電圧Ｖ２は第１の比例電流Ｉｓｅｎｓｅ１のベース電流に比例する。

第２の電流ミラーも設けられ、第２の電流ミラーは、第７のＮＭＯＳトランジスタＭ７、第８のＮＭＯＳトランジスタＭ８、第９のＮＭＯＳトランジスタＭ９、及び第１０のＮＭＯＳトランジスタＭ１０を含む。第７のＮＭＯＳトランジスタのＭ７及び第８のＮＭＯＳトランジスタのＭ８は、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶとの間で第２の抵抗器Ｒ２と直列に結合される。同様に、電流源１０６が、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶの間で、第９のＮＭＯＳトランジスタＭ９及び第１０のＮＭＯＳトランジスタＭ１０と直列に結合される。第７のＮＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタＭ９のゲートは共に結合され、第８のＮＭＯＳトランジスタＭ８及び第１０のＮＭＯＳトランジスタＭ１０のゲートも共に結合される。第９のＮＭＯＳトランジスタＭ９及び第１０のＮＭＯＳトランジスタＭ１０はいずれも、第２の電流ミラーにおけるそれぞれのトランジスタのゲートに一定電圧を提供するように結合される。比較閾値信号Ｖｃｍｐ‐ｔｈが、第９のＮＭＯＳトランジスタと第１０のＮＭＯＳトランジスタとの間の点から取り出され、コンパレータ１０２の閾値電圧として用いられる。

第１の電流ミラーの第２及び第３のレッグ内のトランジスタは、第１のレッグ内のトランジスタよりも小さく、比例して小さな電流を通過させるようなサイズとされている。一実施例において、第２及び第３のレッグ内のトランジスタは、第１のレッグにおけるトランジスタのサイズの５分の１である。加えて、第１の比例電流Ｉｓｅｎｓｅ１が電流感知増幅器回路９１２によって供給されるため、第１の比例電流は、高電圧信号ＶＤＤ‐ＨＶと中電圧信号ＶＤＤ‐ＭＶの間で動作し、一方、比較回路１００の残りの部分は、中電圧信号ＶＤＤ‐ＭＶと低電圧信号ＶＤＤ‐ＬＶの間で動作する。第１の電流ミラーの第２のレッグは、第１の比例電流Ｉｓｅｎｓｅ１とセンサバス信号ＶＣＥｘ上の電流とに比例する第２の比例電流Ｉｓｅｎｓｅ２を通過させる。第２のレッグを介する電流の変動は、第１の電圧Ｖ１をセンサバス信号ＶＣＥｘ上の電流に関して比例して変化させる。

対照的に、電流ミラーの第３のレッグを介する電流は、第１のコンデンサＣ１及びＮＭＯＳスイッチングトランジスタＳ２を含むサンプルアンドホールド回路によって制御される。スイッチトランジスタＳ２が閉じているとき、第１の比例電流Ｉｓｅｎｓｅ１はコンデンサＣ１を充電する。第１の比例電流Ｉｓｅｎｓｅ１上にベース電流のみが存在するときにＮＭＯＳスイッチトランジスタＳ２をオンにすることによって、センサバス信号ＶＣＥｘ上のベース電流に比例するストアされたベース電圧Ｖｓｂが捕捉される。ストアされたベース電圧Ｖｓｂは、第３のＮＭＯＳトランジスタＭ３のゲートに印加され、第３の比例電流Ｉｓｅｎｓｅ３を、第１の比例電流１のベース電流に比例し且つセンサバス信号ＶＣＥｘのベース電流に比例する値に制限する。従来技術において、ベース電流サンプリング信号ＣｔｒｌＳは、例えば、センサからのデータのためのＳＹＮＣ信号と第１の時間スロットとの間など、周期的にＮＭＯＳスイッチングトランジスタＳ２をオンにする。

リークしやすいコンデンサとしてのコンデンサＣ１の性質のため、以前の周期的サンプリングは、同期パルス周期がより長い周期まで延ばされる場合には不適切であることが証明される。そのため、コンデンサＣ１に対する充電を維持するために付加的なサンプリングを提供しなければならなくなるが、主な問題は付加的なサンプリングがいつ行われるべきかである。開示される実施例は、ベース電流更新回路１０８を提供し、ベース電流更新回路１０８は、センサバス信号ＶＣＥｘ上にいつアイドル時間が存在するかを判定し、規格で定義されたギャップ時間Ｔｇａｐよりもアイドル時間が大きいときにスイッチの閉鎖を開始する。

ベース電流更新回路１０８は、データ出力信号Ｒｘを受信するようにデータ出力ノードＮ４に結合され、ベース電流サンプリング信号ＣｔｒｌＳを提供するように更に結合される。ベース電流更新回路１０８は、デグリッチ回路１１０、アイドル時間計数回路１１２、ＯＲ回路１１８、及び第２のレベルシフト回路１２０を含む。デグリッチ回路１１０は、データ出力信号Ｒｘからのノイズをフィルタするように動作し、アイドル時間計数回路１１２は、データ出力信号Ｒｘのエッジ遷移の発生を追跡する。ＰＳＩ５通信で用いられるマンチェスタ符号化は、遷移の方向を使ってビットの値を判定し、上昇勾配は論理０に等しく、下降勾配は論理１に等しい。これは、データが送信されているときはいつでも、たとえ同じ値が各ビットで送信されているときでも、遷移が起こることを意味する。アイドル時間計数回路１１２は、データ出力信号Ｒｘを監視し、データ出力信号Ｒｘが高のままであるか、又は、規格で定義されるギャップ時間Ｔｇａｐより大きい時間期間の間、低のままである場合、アイドル時間計数回路１１２は、データが送られていないと判定し、第１のサンプリング信号１１４を高に設定して、ＮＭＯＳスイッチングトランジスタＳ２を閉じる。一実施例において、アイドル時間計数回路１１２は、データ出力信号Ｒｘ上のエッジ遷移間に生じる、第１の数のクロックサイクルを計数するように設定されるタイマーを含む。クロックサイクルの第１の数が、ギャップ時間のＴｇａｐにマッピングされるクロックサイクルの第２の数より大きくなると、第１のサンプリング信号１１４は高に設定される。アイドル時間の計数回路１１２は、データ出力信号Ｒｘ上にエッジ遷移が生じるまで、第１のサンプリング信号１１４を高に保ち続ける。

実際には、ストアされたベース電圧Ｖｓｂが周期的に、例えば、各同期サイクルの後に、更新されることが依然として望ましい。この理由のため、第１のサンプリング信号１１４は、第２のサンプリング信号１１６も入力されるＯＲ回路１１８に提供される。一実施例において、第２のサンプリング信号１１６は、サンプルアンドホールド回路を制御するために用いられる元の信号である。ＯＲ回路１１８は、第１のサンプリング信号１１４と第２のサンプリング信号１１６とを組み合わせて、ベース電流サンプリング信号ＣｔｒｌＳを提供し、これは、ＮＭＯＳスイッチングトランジスタＳ２を制御するために用いられる。信号を比較回路１００の電圧まで上昇させるようシフトするために、ベース電流サンプリング信号ＣｔｒｌＳは第２のレベルシフト回路１２０に提供され得る。

図２は、本開示の一実施例に従った比較回路１００に提供される様々な信号の例を示す。この例では、センサバス信号ＶＣＥｘの同期パルス周期は２ミリ秒であり、簡潔にするため、同期パルス周期の終わり付近のスロットにおいてデータを提供する単一のセンサのみが示されている。また、ベース電流サンプリング信号ＣｔｒｌＳ、ストアされたベース電圧Ｖｓｂ、及びデータ出力信号Ｒｘも示されている。比較回路１００がオンになると、第１のコンデンサＣ１上に初期の充電を提供するために、ベース電流サンプリング信号ＣｔｒｌＳの値は高である。初期の同期パルス及び各後続の同期パルスがセンサバス信号ＶＣＥｘ上に提供された直後に、ベース電流サンプリング信号ＣｔｒｌＳの値は４μｓの間、高に向かって、ストアされたベース電圧Ｖｓｂの値が少なくとも同期パルス周期ごとに１回更新されることを保証する。また、ベース電流更新回路１０８が、アイドル時間がギャップ時間Ｔｇａｐよりも大きいと判定すると、ベース電流サンプリング信号ＣｔｒｌＳは再び高に設定される。ベース電流サンプリング信号ＣｔｒｌＳを高に設定すると、ＮＭＯＳスイッチングトランジスタＳ２が閉じ、第１のコンデンサＣ１を再充電する。データ出力信号Ｒｘ上でデータの送信が検出されるまで、ベース電流サンプリング信号ＣｔｒｌＳは高のままである。ベース電流サンプリング信号ＣｔｒｌＳのサンプリングが再び有効になったため、ストアされたベース電圧Ｖｓｂにおけるいかなるドループも補償され、同期パルス周期が長いにもかかわらず、データ出力信号Ｒｘは適切な結果を提供する。

図３は、比較回路１００がシリコンで具現化され、ＰＳＩ５トランシーバのＥＣＵに組み込まれた場合の実際の結果を示す。この例では、同期パルス周期は１０ミリ秒に設定されたが、電圧スパイクとして、又はデータ出力信号Ｒｘ上の破損データの拡張ブロックとして、誤った比較は見出されなかった。ベース電流更新回路１０８が、５００μｓを超える同期パルス周期を以前は阻止していたという問題を克服し得るということは、同期パルス周期をどのくらい長く延長し得るかについて本質的に制限がないことを意味する。これにより、単一のＰＳＩ５トランシーバに一層多くのセンサが取り付けられるように、ペリフェラルセンサインタフェースの自由度が増す。

図４は、本開示の一実施例に従った、ＰＳＩ５トランシーバチップを動作させる方法４００を示す。方法４００は、センサバス信号を受信するためにＰＳＩ５トランシーバチップの第１のピンに複数のセンサを結合すること（４０５）で開始し、ＰＳＩ５トランシーバチップは、通信のために時分割多重化を用いる。方法４００はまた、マンチェスタデコーダを第２のピンに結合し（４１０）、バッテリーを第３のピンに結合する（４１５）。

ＰＳＩ５トランシーバチップ上のコンパレータが、センサバス信号上の電流に比例する第１の電圧を受け取り（４２０）、センサバス信号上のベース電流に比例する第２の電圧を受け取り（４２５）、第２のピンにデータ出力信号を送る（４３０）。加えて、サンプルアンドホールド回路が、第２の電圧を有効にするために用いられる第３の電圧を捕捉し（４３５）、ここで、サンプルアンドホールド回路は、ベース電流サンプリング信号上の高値に応答する第３の電圧を捕捉する。最終的に、ベース電流更新回路が、データ出力信号上のエッジ遷移を検出し（４４０）、データ出力信号が、ＰＳＩ５規格で定義されるギャップ時間より長い時間の間エッジ遷移を有さない場合、ベース電流サンプリング信号を高に設定する。

図４Ａの方法４００Ａは、開示される改善が、例えば、センサの個数を４よりも大きく構成すること（４４５）、及び／又は、同期パルス周期を５００μｓよりも長く構成すること（４５０）など、どのようにして新たな行為が行われ得るようにするかを強調している。

図５は、本開示の実施例に従った、ベース電流更新回路を有する開示される比較回路を利用し得るスタンドアロンＰＳＩ５トランシーバチップ５０２を含むシステム５００のハイレベル概略を示す。ＰＳＩ５トランシーバチップ５０２は、高電圧を提供するＶＤＤ‐ＨＶ、中電圧を提供するＶＤＤ‐ＭＶ、ローカル接地などの低電圧を提供するＶＤＤ‐ＬＶの３個の電力供給入力を受け取る。３個の電力供給入力は、それぞれのチャネル及びデコーダに結合される、ＰＳＩ５トランシーバのセット５０４に結合される。ＰＳＩ５トランシーバチップ５０２のチャネルの各々からの出力は、受信データのソフトウェア処理を提供するデータモジュール５３０に提供される。図示の例では、ＰＳＩ５トランシーバチップ５０２が４個のＰＳＩ５トランシーバ及び４個のチャネルを有するが、本チップが利用される特定のシステムによって必要に応じて提供される任意の個数のチャネルが存在し得ることが理解されよう。ＰＳＩ５トランシーバ５０６が第１のチャネル５１４に結合され、第１のチャネル５１４は、マンチェスタデコーダである第１のデコーダ５２２に結合され、ＰＳＩ５トランシーバ５０８が、第２のデコーダ５２４に結合される第２のチャネル５１６に結合され、ＰＳＩ５トランシーバ５１０が、第３のデコーダ５２６に結合される第３のチャネル５１８に結合され、ＰＳＩ５トランシーバ５１２が、第４のデコーダ５２８に結合される第４のチャネル５２０に結合される。

図６は、本開示の実施例に従った、ベース電流更新回路を有する開示される比較回路を利用し得るシステムオンチップ（ＳＯＣ）６０２を含むシステム６００のハイレベル概略を示す。ＳＯＣ６０２は、オートモーティブバッテリー６０１に結合され、イグニションがオンにされると、電力供給モジュール６０４が、高電圧信号ＶＤＤ‐ＨＶ、中電圧信号ＶＤＤ‐ＭＶ、及び低電圧信号ＶＤＤ‐ＬＶを電力供給ラインに提供する。多数のトランシーバシステムをＳＯＣ６０２上に設けることができ、図示の例において、これらは、ＶＤＤ‐ＭＶ及びＶＤＤ‐ＬＶを受け取るＬＩＮトランシーバ６０６と、同じくＶＤＤ‐ＭＶ及びＶＤＤ‐ＬＶを受け取るフレックスレイ（ＦＲ）トランシーバ６０８と、いずれもＶＤＤ‐ＨＶ、ＶＤＤ‐ＭＶ、及びＶＤＤ‐ＬＶの３つすべてを受け取る、コントローラエリアネットワーク（ＣＡＮ）トランシーバ６１０及びＰＳＩ５トランシーバ６１２とを含む。スタンドアロンチップの場合と同様に、ＰＳＩ５トランシーバ６１２が、４個のトランシーバ（別個には図示せず）を含み、トランシーバの各々がそれぞれのチャネル及びデコーダに結合される。デコーダの出力は、データソフトウェア処理６２２に提供される。

出願人は、ベース電流の値をストアするために、より安価なコンデンサに依拠する一方で、正確な比較を提供し得る比較回路を有するＰＳＩ５トランシーバのためのＥＣＵを開示してきた。コンデンサは、センサデータのために割り当てられた時間スロットの間、データが存在しないときはいつでも、ベース電流の比例コピーによって充電される。出願人はまた、開示されたＥＣＵを用いる方法も開示してきた。

種々の実施例を詳細に示し、説明してきたが、特許請求の範囲は特定の実施例又は例に限定されない。上記の詳細な説明のいずれも、任意の特定の構成要素、要素、工程、行為、又は機能が、特許請求の範囲に含まれなければならないように必須であることを暗示するものとして解釈されるべきではない。単数形の要素への言及は、明示的にそのように記載されない限り、「一つ及び一つのみ」を意味することを意図するものではなく、むしろ「一つ又は複数」を意味する。当業者に既知である上記で説明された実施例の要素に対するすべての構造的及び機能的等価物は、本明細書に参照として明示的に組み込まれ、本願の特許請求の範囲に包含されることが意図される。従って、当業者であれば、本明細書に記載される例示の実施例が、以下に添付される特許請求の範囲の趣旨及び範囲内で様々な変形及び変更を伴って実施され得ることを認識するであろう。

Claims (16)

1. ペリフェラルセンサインタフェース５（ＰＳＩ５）トランシーバを含む電子デバイスであって、前記ＰＳＩ５トランシーバが、
   第１の電流感知ノードと低電圧信号との間に結合される第１のＮＭＯＳトランジスタであって、ダイオード結合される前記第１のＮＭＯＳトランジスタ、
   中電圧信号と前記低電圧信号との間に第２のＮＭＯＳトランジスタと直列に結合される第１の抵抗器であって、前記第２のＮＭＯＳトランジスタのゲートが前記第１のＮＭＯＳトランジスタのゲートに結合されている、前記第１の抵抗器、
   前記中電圧信号と前記低電圧信号との間に第３のＮＭＯＳトランジスタと直列に結合される第２の抵抗器であって、前記第３のＮＭＯＳトランジスタのゲートが、第３の抵抗器とＮＭＯＳスイッチングトランジスタとを介して前記第１の電流感知ノードに結合されており、前記ＮＭＯＳスイッチングトランジスタが、ゲート上のベース電流サンプリング信号を受信する、前記第２の抵抗器、
   前記第１の抵抗器と前記第２のトランジスタとの間の第２の電流感知ノードに結合される非反転入力と、前記第２の抵抗器と前記第３のトランジスタとの間の第３の電流感知ノードに結合される反転入力と、データ出力ノードに結合される出力とを有するコンパレータ、及び
   前記データ出力ノードに結合される入力と、前記ベース電流サンプリング信号を提供するように結合される出力とを有するベース電流更新回路、
   を含み、
   前記ベース電流更新回路が、
   前記データ出力ノード上で検出されるエッジ遷移間のクロックサイクルの第１の数を計数するように、及び、前記第１の数が、定義されたギャップ時間を表すクロックサイクルの第２の数より大きいときに第１のサンプリング時間を高に設定するように結合されるアイドル時間計数回路と、
   前記第１のサンプリング時間を第１の入力として、第２のサンプリング信号を第２の入力として有し、前記ベース電流サンプリング信号を提供するように結合される出力を有するＯＲ回路と、
   を含み、前記第２のサンプリング信号が、周期的にスケジュールされた時間において高に設定される、
   電子デバイス。
2. 請求項１に記載の電子デバイスであって、前記コンパレータの前記出力と前記データ出力ノードとの間に結合される第１のレベルシフト回路を更に含む、電子デバイス。
3. 請求項２に記載の電子デバイスであって、前記ベース電流更新回路が、
   前記データ出力ノードと前記アイドル時間計数回路との間に結合されるデグリッチ回路、及び
   前記ＯＲ回路の前記出力と前記ベース電流更新回路の前記出力との間に結合される第２のレベルシフト回路、
   を更に含む、電子デバイス。
4. 請求項１に記載の電子デバイスであって、前記周期的にスケジュールされた時間が各同期信号の後である、電子デバイス。
5. 請求項１に記載の電子デバイスであって、
   前記第１の電流感知ノードと前記第１のＮＭＯＳトランジスタとの間に結合される第４のＮＭＯＳトランジスタ、
   前記第１の抵抗器と前記第２のＮＭＯＳトランジスタとの間に結合される第５のＮＭＯＳトランジスタ、
   前記第２の抵抗器と前記第３のＮＭＯＳトランジスタとの間に結合される第６のＮＭＯＳトランジスタ、
   を更に含み、
   前記第４のトランジスタと前記第５のＮＭＯＳトランジスタのそれぞれのゲートが前記第１の電流感知ノードに結合され、前記第６のＮＭＯＳトランジスタのゲートが第４の抵抗器を介して前記第１の電流感知ノードに結合され、第２のコンデンサの第１の端子が、前記第４の抵抗器と前記第６のＮＭＯＳトランジスタの前記ゲートとの間に結合され、前記第２のコンデンサの第２の端子が前記低電圧信号に結合される、
   電子デバイス。
6. 請求項１に記載の電子デバイスであって、前記電子デバイスがスタンドアロンチップである、電子デバイス。
7. 請求項１に記載の電子デバイスであって、前記電子デバイスがシステムオンチップである、電子デバイス。
8. 請求項１に記載の電子デバイスであって、前記第１のコンデンサがポリシリコン／Ｎウェルコンデンサである、電子デバイス。
9. 請求項１に記載の電子デバイスであって、前記第１の電流感知ノードが、センサバスピン上に設けられたセンサバス信号に比例する第１の比例電流を受け取るように電流感知増幅器回路に結合される、電子デバイス。
10. ペリフェラルセンサインタフェース５（ＰＳＩ５）トランシーバチップを動作させる方法であって、
    センサバス信号を受信するため、複数のセンサを前記ＰＳＩ５トランシーバチップの第１のピンに結合することであって、前記ＰＳＩ５トランシーバチップが通信のために時分割多重化を用いること、
    マンチェスタデコーダを第２のピンに結合すること、
    バッテリーを第３のピンに結合すること、
    コンパレータにおいて、前記センサバス信号上の電流に比例する第１の電圧を受け取ること、
    前記コンパレータにおいて、前記センサバス信号上のベース電流に比例する第２の電圧を受け取ること、
    前記コンパレータから前記第２のピンにデータ出力信号を送ること、
    サンプルアンドホールド回路において、前記第２の電圧を有効にするために用いられる第３の電圧を捕捉することであって、前記サンプルアンドホールド回路が、ベース電流サンプリング信号上の高値に応答する前記第３の電圧を捕捉すること、及び
    ＰＳＩ５規格で定義されるギャップ時間よりも大きな時間の間、前記データ出力信号がエッジ遷移を有さないとき、ベース電流更新回路において、前記データ出力信号上のエッジ遷移を検出して、前記ベース電流サンプリング信号を高に設定すること、
    を含む、方法。
11. 請求項１０に記載の方法であって、前記ベース電流更新回路が、前記データ出力信号上にエッジ遷移が生じるまで、前記ベース電流サンプリング信号を高に保持する、方法。
12. 請求項１１に記載の方法であって、前記ベース電流更新回路が更に、各同期パルスの後に高に設定される、方法。
13. 請求項１０に記載の方法であって、前記エッジ遷移を検出することが、前記エッジ遷移間の第１の数のクロック信号を計数することを含み、前記クロック信号の前記第１の数が前記ギャップ時間にマッピングされるクロック信号の第２の数より大きいとき、前記データ出力信号上でエッジ遷移が検出されるまで第１のサンプリング信号を高に設定する、方法。
14. 請求項１１に記載の方法であって、前記第１のサンプリング信号を、周期的に高に設定される第２のサンプリング信号と論理和をとることを更に含む、方法。
15. 請求項１０に記載の方法であって、前記センサの数が４よりも多くなるように構成することを更に含む、方法。
16. 請求項１０に記載の方法であって、同期パルス周期が５００μｓよりも大きくなるように構成することを更に含む、方法。

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