JP5275359B2 - 伝送入力回路 - Google Patents

Description

本発明は、電源供給線を兼ねた伝送線を介して接続された火災感知器などの子機からの伝送電流を検出する受信機などの親機に設けられた伝送入力回路に関する。
本願は、２００８年１０月０２日に、日本に出願された特願２００８−２５７１７３号に基づき優先権を主張し、その内容をここに援用する。

従来の監視システムでは、受信機からの伝送線に火災感知器、ガス検知器などのセンサを接続して火災、ガス漏れなどの異常を監視している（例えば、特許文献１，２を参照）。この監視システムでは、前記受信機から、制御情報などの下り信号であるデジタル信号を電圧モードで端末に伝送する。一方、端末は、センサ情報などの上り信号であるデジタル信号を電流モードで前記受信機に伝送している。

図１５は、従来の監視システムを示している。同図に示すように、親機である受信機１００からは電源供給線を兼ねた伝送線１０２ａ，１０２ｂが引き出され、子機であるアナログ型感知器１０４や中継器１０６が接続されている。アナログ型感知器１０４及び中継器１０６には、それぞれ固有のアドレスが設定されている。

アナログ型感知器１０４は、火災発生に伴う煙の濃度又は周囲温度のアナログ値を検出し、煙濃度データ又は温度データを受信機１００に伝送する。そして、受信機１００は、前記煙濃度データ又は温度データに基づいて火災発生の有無を判断し、火災発生と判断した場合には火災警報を出す。

中継器１０６からは感知器回線１０８ａ，１０８ｂが引き出され、伝送機能を持たない複数のオンオフ型感知器１１０が負荷として接続されている。オンオフ型感知器１１０が火災発生の兆候を検出すると、感知器回線１０８ａ，１０８ｂを介して中継器１０６に向かって発報電流を流す。この発報電流が中継器１０６で受信されると、中継器１０６から受信機１００に向かって火災発報データが伝送される。そして、受信機１００が火災警報を出す。

受信機１００は、子機アドレスを順次指定してポーリング用の下り信号を、電圧モードで各子機（アナログ型感知器１０４や中継器１０６）に送っている。このポーリング用の下り信号を受信した子機は、自己アドレスを判別し、正常状態を示す上り信号である伝送電流を受信機１００に送り返す。

図１６は、図１５に示した上記従来システムにおける受信機１００、アナログ感知器１０４及び中継器１０６を等価回路により示した図である。中継器１０６は、負荷として接続されているオンオフ型感知器１１０に電源を供給することによって定常的な動作電流を流しているので、抵抗で示される負荷１２２と見做すことができる。このため、伝送線１０２ａ，１０２ｂには負荷１２２に応じた負荷電流Ｉｚが定常的に流れている。

アナログ型感知器１０４は、定電流源１１２とスイッチ１１４とを備えている。そして、アナログ型感知器１０４では、例えば受信機１００からのポーリングに対し、ＣＰＵ１１６が、正常を示す上り信号を所定ビット長の電流パルス信号として受信機１００に向かって送り返している。

アナログ型感知器１０４から伝送された前記電流パルス信号は、受信機１００の伝送入力回路１１８に入力し、この電流パルス信号に比例した電流検出電圧パルス信号を生成してＣＰＵ１２０に送る。その結果、電流検出電圧パルス信号を読み込んだＣＰＵ１２０は、アナログ型感知器１０４が正常であることを認識する。即ち、伝送入力回路１１８は、電源供給線を兼ねた伝送線１０２ａ，１０２ｂに負荷１２２からの負荷電流Ｉｚを流している状態で、子機であるアナログ型感知器１０４からの伝送電流の有無を検出する。

図１７は、図１６に示した受信機１００に設けられた従来の伝送入力回路１１８の回路図である。図１７において、伝送入力回路１１８では、伝送線１０２ａに所定の電源電圧Ｖｃを印加する一方、信号線１０２ｂ側を、ダイオードＤ１１を介して電流検出抵抗Ｒ１１に接続している。

伝送線１０２ａ，１０２ｂには、図１５で示したように、中継器１０６とアナログ型感知器１０４とが接続され、伝送電流Ｉａが流れていない空きタイミングでは、中継器１０６の負荷１２２に依存した負荷電流Ｉｚが流れている。そして、アナログ型感知器１０４が伝送信号を出力すると、負荷電流Ｉｚに上乗せして伝送電流Ｉａが流れる。

図１７に示す電流検出抵抗Ｒ１１の両端に発生した、線路電流に応じた検出電圧は、コンパレータ１２２のマイナス入力端子に加えられる。コンパレータ１２２のプラス入力端子にはコンデンサＣ１１が接続され、コンデンサＣ１１は更にスイッチＳＷ１１を介してダイオードＤ１１の入力側に接続されている。

スイッチＳＷ１１は、ＣＰＵ１２０により、アナログ型感知器１０４などの子機からの伝送電流Ｉａが流れていない空きタイミングでスイッチングされ、電流検出抵抗Ｒ１１の負荷電流検出電圧ＶｚにダイオードＤ１１の順方向降下電圧となる閾値電圧Ｖｆを加えた基準電圧Ｖｒ、即ちＶｒ＝（Ｖｚ＋Ｖｆ）をコンデンサＣ１１に基準電圧Ｖｒとしてサンプルホールドする。

図１８は、図１７の各部の信号波形を示したタイムチャートである。図１８の（Ａ）はコンパレータ１１２への入力電圧であり、図１８の（Ｂ）はスイッチＳＷ１１によるコンデンサＣ１１のサンプルタイミングを示している。

図１８の（Ａ）に示すように、伝送電流Ｉａのない状態では、伝送線１０２ａ，１０２ｂに流れる負荷電流Ｉｚによる負荷電流検出電圧Ｖｚが、基底電圧として入力する。また、伝送電流Ｉａのない空きタイミングにおけるスイッチＳＷ１のスイッチングにより、コンデンサＣ１１に電流検出抵抗Ｒ１１の負荷電流検出電圧Ｖｚに対してダイオードＤ１１の順方向降下電圧である閾値電圧Ｖｆを加えた基準電圧Ｖｒを、サンプルホールドする。

子機からの伝送信号の送信により伝送電流Ｉａが流れると、電流検出抵抗Ｒ１１に、伝送電流Ｉａに応じた伝送電流検出電圧Ｖａが負荷電流検出電圧Ｖｚに上乗せする形で発生する。コンパレータ１２２は、コンデンサＣ１１に保持された基準電圧Ｖｒ＝（Ｖｚ＋Ｖｆ）を越える受信電圧成分（電圧パルス成分）を抽出し、これを伝送電流検出信号としてＣＰＵ１２０に入力し、火災警報処理などを行わせる。

図１９は、図１８の時間軸を縮めて示したタイムチャートである。子機側からは一定周期でパルス信号が伝送電流Ｉａにより送出されており、その空きタイミングで、負荷電流検出電圧ＶｚにダイオードＤ１１の順方向降下電圧である閾値電圧Ｖｆを加えた基準電圧Ｖｒ＝（Ｖｚ＋Ｖｆ）を、コンデンサＣ１１にサンプリングホールドする。そして、その直後に得られる伝送電流検出電圧Ｖａの基準電圧Ｖｒを越える電圧成分を検出して、伝送電流検出信号としてＣＰＵ１２０に入力している。
なお、負荷電流Ｉｚに対応した負荷電圧Ｖｚを一定電圧として示しているが、実際には、環境温度などに応じて負荷電流Ｉｚが緩やかに変化する。

特開平９−９１５７６号公報 特開平６−３０１８７６号公報

上記従来の伝送入力回路では、子機からの伝送電流を検出するための閾値電圧Ｖｆを、ダイオードＤ１１の順方向電圧Ｖｆに依存して決めているため、任意の閾値を設定することができず、また、温度による変動も大きく、充分な信頼性を確保することができないという問題があった。

また、アナログ電圧としてダイオードＤ１１の順方向降下電圧である閾値電圧Ｖｆを加えた基準電圧ＶｒをコンデンサＣ１１に保持しているが、コンデンサＣ１１の保持電圧は、漏れ電流などにより時間の経過に伴って変化する。よって、頻繁にサンプルホールドしなければならないという問題があった。

本発明は、上記事情に鑑みてなされたものであって、伝送電流を検出するための閾値電圧を任意に設定でき、温度や時間経過による変動もなく、子機からの伝送電流の有無を正確に検出可能とする伝送入力回路の提供を目的とする。

本発明は、上記問題を解決して係る目的を達成するために以下の手段を採用した。
（１）本発明の伝送入力回路は、電源供給線を兼ねた伝送線に負荷からの負荷電流が流れている状態で、子機からの伝送電流の有無を検出する親機の伝送入力回路であって、前記伝送線を流れる線路電流を自らに入力して線路電流検出電圧を生成する電流検出抵抗と；スイッチングにより、定電流回路からの所定の基準電流を前記電流検出抵抗に流して閾値電圧を生成させるスイッチと；デジタル値に応じて抵抗値を設定することにより任意の基準電圧を生成するデジタル可変抵抗回路と；入力端子の一方に前記電流検出抵抗で生成した前記線路電流検出電圧が入力されると共に、入力端子の他方に前記デジタル可変抵抗回路で生成した前記基準電圧が入力され、さらに、前記線路電流検出電圧のうちの、前記基準電圧を越える成分を伝送電流検出信号として出力するコンパレータと；前記子機からの前記伝送電流が流れていない空きタイミングで前記スイッチをオンにして前記定電流回路から前記電流検出抵抗に前記基準電流を流し、前記負荷電流に対応した負荷電流検出電圧に対して前記基準電流に対応した閾値電圧を加算した目標調整電圧を前記電流検出抵抗に生成させ、さらには、前記デジタル可変抵抗器から出力される前記基準電圧が前記目標調整電圧と一致するように前記デジタル値を調整する調整処理部と；を備える。

（２）上記（１）に記載の伝送入力回路では、前記デジタル可変抵抗回路が、両端に所定の内部電源電圧が印加される直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力するワイパー端子とを有する単一のデジタル可変抵抗器を備え；前記調整処理部が、前記デジタル可変抵抗器に対して付与する前記デジタル値を、１ビット変化で前記コンパレータの出力が反転するデジタル値又は反転直前のデジタル値に調整する；構成を採用してもよい。

（３）上記（２）に記載の伝送入力回路では、前記調整処理部が、調整開始時の前記コンパレータの出力がハイレベルの場合は、このハイレベルをローレベルに反転させる方向に前記デジタル値を１ビット単位で変化させてかつ、前記デジタル可変抵抗器に対して付与する前記デジタル値を、前記ハイレベルから前記ローレベルに反転した時のデジタル値または反転直前のデジタル値に調整する一方、調整開始時の前記コンパレータの出力がローレベルの場合は、このローレベルをハイレベルに反転させる方向に前記デジタル値を１ビット単位で変化させてかつ、前記デジタル可変抵抗器に対して付与する前記デジタル値を、前記ローレベルから前記ハイレベルに反転した時のデジタル値または反転直前のデジタル値に調整する構成を採用してもよい。

（４）上記（１）に記載の伝送入力回路では、前記デジタル可変抵抗回路が、両端に所定の内部電源電圧が印加される第１直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第１ワイパー端子とを有する粗調整用の第１デジタル可変抵抗器と；両端に前記所定の内部電源電圧が印加される第２直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第２ワイパー端子とを有する微調整用の第２デジタル可変抵抗器と；前記第１ワイパー端子を前記コンパレータの前記他方の入力端子に接続するラインに設けられた第１抵抗と；前記第２ワイパー端子を前記コンパレータの前記他方の入力端子に接続する前記ラインに設けられてかつ、前記第１抵抗よりも大きい抵抗値を有する第２抵抗と；を備え、前記調整処理部が、前記基準電圧と前記目標調整電圧とが略一致するように、前記第１デジタル可変抵抗器に対して付与する前記デジタル値を調整した後に、前記基準電圧と前記目標調整電圧とが一致するように、前記第２デジタル可変抵抗器に対する前記デジタル値を調整する、構成を採用してもよい。

（５）上記（４）に記載の伝送入力回路では、前記調整処理部が、前記第１デジタル可変抵抗器を調整する際に、前記第２デジタル可変抵抗器の前記第２ワイパー端子の位置を中点位置に固定する構成を採用してもよい。

（６）上記（１）に記載の伝送入力回路では、前記デジタル可変抵抗回路が、両端に所定の内部電源電圧が印加される第１直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第１ワイパー端子とを有する粗調整用の第１デジタル可変抵抗器と；両端に前記所定の内部電源電圧が印加される第２直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第２ワイパー端子とを有する微調整用の第２デジタル可変抵抗器と；前記第１ワイパー端子を前記コンパレータの前記他方の入力端子に接続するラインに設けられた第１抵抗と；前記第２ワイパー端子を前記コンパレータの前記他方の入力端子に接続する前記ラインに設けられてかつ、前記第１抵抗よりも大きい抵抗値を有する第２抵抗と；前記調整処理部に入力が接続される一方、前記第２直列抵抗アレイのグランド側端子に出力が接続された第１インバータと；この第１インバータからの前記出力が入力接続されてかつ、前記第２抵抗の２倍の抵抗値を有する第３抵抗を介して前記コンパレータの前記他方の入力端子に出力接続された第２インバータと；前記コンパレータの前記他方の入力端子とグランドとの間に接続された前記第２抵抗の２倍の抵抗値を有する第４抵抗と；を備え、前記調整処理部が、前記基準電圧と前記目標調整電圧とが略一致するように、前記第１デジタル可変抵抗器に対して付与する前記デジタル値を調整した後に、前記基準電圧と前記目標調整電圧とが一致するように、前記第２デジタル可変抵抗器に対して付与する前記デジタル値を調整し、また、前記第１デジタル可変抵抗器の抵抗値を調整する際に、ローレベル信号を前記第１インバータに入力して前記内部電源電圧となるハイレベル信号の出力を得ることにより前記第１デジタル可変抵抗器を介して前記第２抵抗に前記内部電源電圧を印加すると共に、前記第２インバータからのローレベル信号の出力により、前記第３抵抗をグランド側に接続して前記第２抵抗に前記第３抵抗及び第４抵抗からなる並列回路を直列接続する回路を形成し、これにより、直列接続点の電圧を、前記第２ワイパー端子の位置が中点位置にあるときの出力電圧と同じ値に設定し、さらには、前記第２デジタル可変抵抗器の抵抗値を調整する際に、ハイレベル信号を前記第１インバータに入力してローレベル信号の出力を得ることにより前記第２デジタル可変抵抗器の一端をグランド側に接続して調整可能にすると共に、前記第２インバータからのハイレベル信号の出力を得ることにより前記内部電源電圧及び前記グランド間に前記第３抵抗及び前記第４抵抗を直列接続する回路を形成し、これにより、前記第３抵抗及び前記第４抵抗の直列接続点の電圧を前記内部電源電圧の１／２に設定する、構成を採用してもよい。

（７）本発明の他の伝送入力回路は、電源供給線を兼ねた伝送線に負荷からの負荷電流が流れている状態で、子機からの伝送電流の有無を検出する親機の伝送入力回路であって、前記伝送線を流れる線路電流を自らに入力して線路電流検出電圧を生成する電流検出抵抗と；スイッチングにより、定電流回路から所定の基準電流を前記電流検出抵抗に流して閾値電圧を生成させるスイッチと；デジタル値に応じた任意の基準電圧を発生するＤＡコンバータと；入力端子の一方に前記電流検出抵抗で生成した前記線路電流検出電圧が入力されると共に、入力端子の他方に前記ＤＡコンバータが生成した前記基準電圧が入力され、前記線路電流検出電圧のうちの、前記基準電圧を越える成分を伝送電流検出信号として出力するコンパレータと；前記子機からの前記伝送電流が流れていない空きタイミングで前記スイッチをオンにして前記定電流回路から前記電流検出抵抗に前記基準電流を流し、前記負荷電流に対応した負荷電流検出電圧に対して前記基準電流に対応した閾値電圧を加算した目標調整電圧を前記電流検出抵抗に生成させ、さらには、前記ＤＡコンバータから出力される前記基準電圧が前記目標調整電圧と一致するように前記デジタル値を調整する調整処理部と；を備える。

（８）上記（１）又は上記（７）に記載の伝送入力回路では、前記定電流回路が、前記伝送電流に対応した伝送電流検出電圧の１／２となる閾値電圧を生成する前記基準電流を供給する構成を採用してもよい。

本発明の伝送入力回路によれば、伝送線に負荷が負荷電流を流している状態で、子機からの伝送電流の有無を検出するための基準電圧を、デジタル可変抵抗器がコンパレータに対して設定することで、コンデンサがサンプルホールドを行う従来の構成に比べて、時間の経過とともに基準電圧が変化することがなく、子機から送出される伝送電流を正確に検出することができる。

また、デジタル可変抵抗器が設定する基準電圧が変化しないため、負荷電流検出電圧が一定であれば、デジタル可変抵抗器の調整は必要ないか、または調整頻度を大幅に低減できる。よって、基準電圧を調整するための処理負担を軽減できる。

また、負荷電流が変動している場合には、伝送電流が流れていない空きタイミングを利用したデジタル可変抵抗器の調整により、負荷電流の変動の影響を受けることなく、伝送電流を正確に検出することができる。

また、粗調整用の第１デジタル可変抵抗器と微調整用の第２デジタル可変抵抗器とを設けて、粗調整と微調整との２回に分けて基準電圧を調整することで、デジタル可変抵抗器の１回の調整に要する処理時間を短縮することができる。

また、粗調整用の第１デジタル可変抵抗器と微調整用の第２デジタル可変抵抗器とを設けた場合、粗調整の際に、微調整用の第２デジタル可変抵抗器の第２ワイパー端子の位置を中点位置に固定することで、第１デジタル可変抵抗器による粗調整ができない状態（即ち、目標調整電圧に基準電圧を調整できない状況）を回避することができる。

また、粗調整の際に、微調整用の第２デジタル可変抵抗器の第２ワイパー端子の位置を中点位置に固定する処理を、第２デジタル可変抵抗器の調整ではなく、２台のインバータ（第１インバータ及び第２インバータ）を用いた論理回路と抵抗との組合せにより等価的に実現することで、調整処理を簡単且つ高速に行うことができる。

本発明が適用された監視システムにおける受信機をアナログ型感知器及び中継器と共に示したブロック図である。 本発明の第１実施形態に係る伝送入力回路を備えた受信機の回路図である。 同実施形態の受信機に設けられたデジタル可変抵抗器の回路構成を示す回路ブロック図である。 同実施形態におけるコンパレータ入力電圧及び基準電圧の調整タイミングを示すタイムチャートである。 同実施形態における基準電圧の調整処理を示すフローチャートである。 負荷電流が安定している場合における負荷電流検出電圧及び基準電圧の調整タイミングを示すタイムチャートである。 負荷電流が変動している場合における負荷電流検出電圧及び基準電圧の調整タイミングを示すタイムチャートである。 本発明の第２実施形態に係る伝送入力回路を備えた受信機の回路図である。 同実施形態おける２台のデジタル可変抵抗器による粗調整及び微調整によりコンパレータ入力電圧Ｖｂを変化させるための等価回路の図である。 同実施形態における基準電圧の調整処理を示すフローチャートである。 本発明に係る伝送入力回路の第３実施形態を示す回路図である。 同実施形態における２台のインバータにより微調整用の第２デジタル可変抵抗器を切り離してワイパー位置の中点に相当する出力電圧を生成する抵抗回路を示す等価回路図である。 同実施形態における２台のインバータにより微調整用の第２デジタル可変抵抗器を切り離してワイパー位置の中点に相当する出力電圧を生成する抵抗回路を示す等価回路図である。 同実施形態における基準電圧の調整処理を示すフローチャートである。 本発明の第４実施形態に係る伝送入力回路を備えた受信機の回路図である。 従来の監視システムを示すシステムブロック図である。 従来の監視システムにおける中継器及びアナログ型感知器を等価回路で示したブロック図である。 従来の伝送入力回路を示す回路図である。 図１７に示した従来の伝送入力回路におけるコンパータ入力電圧及びサンプルホールドのタイミングを示すタイムチャートである。 負荷電流が安定している場合の、従来の伝送入力回路における受信電圧及びサンプルホールドのタイミングを示すタイムチャートである。

図面を参照しながら本発明の伝送入力回路の各実施形態を以下に説明するが、各実施形態間で共通する構成要素には同一符号を付し、その重複する説明を省略する。
［第１実施形態］
図１は、本発明が適用された監視システムにおける受信機の構成を、アナログ型感知器及び中継器と共に示したブロック図である。図１において、本発明が適用される監視システムでは、親機である受信機１０から警戒区域に向けて引き出された伝送線１２ａ，１２ｂに、子機であるアナログ型感知器１４及び中継器１６を複数接続している。

アナログ型感知器１４及び中継器１６は、受信機１０との間で、上り信号及び下り信号を送受信する伝送機能を備えている。アナログ型感知器１４及び中継器１６には、１本の伝送回線当たり、例えば１２７アドレスを最大アドレスとする固有のアドレスが、予め割り当てられている。
アナログ型感知器１４は、火災により発生した煙の濃度（煙濃度）または温度（例えば室温）を検出し、検出した値をアナログデータとして受信機１０に伝送する。一方、受信機１０側では、受信した煙濃度または温度のアナログデータから火災発生の有無を判断し、火災発生と判断された場合には警報を発する。

中継器１６は、伝送機能を持たない複数のオンオフ型感知器２０を伝送線１２ａ，１２ｂに接続するために設けられている。中継器１６は、受信機１０との間で伝送機能を持つ。中継器１６から引き出された感知器回線１８ａ，１８ｂには、各オンオフ型感知器２０が接続されている。オンオフ型感知器２０は、火災を検出すると、感知器回線１８ａ，１８ｂ間に発報電流を流し、この発報電流を中継器１６で受信し、火災発生を示す火災発報データを受信機１０に伝送する。

受信機１０から、子機であるアナログ型感知器１４及び中継器１６に向かう下り信号は、電圧モードで伝送している。例えば受信機１０は、一定のポーリング周期で子機アドレスを順次指定してポーリング信号を伝送している。このポーリング信号は、伝送線１２ａ，１２ｂ間の電圧を例えば１８ボルトと３０ボルトとの間で変化させる電圧パルスとして伝送される。

これに対し、アナログ型感知器１４及び中継器１６から受信機１０に向かう上り信号は、電流モードで伝送される。即ち、伝送線１２ａ，１２ｂ間に伝送データのビット１のタイミングで信号電流を流し、いわゆる電流パルス列として上り信号が受信機１０に伝送され、この時に伝送電流が流れる。

伝送線１２ａ，１２ｂは、子機であるアナログ型感知器１４及び中継器１６に対する電源供給線としても使用されている。即ち、伝送線１２ａ，１２ｂは、電圧モードによる下り信号の伝送時において１８ボルトから３０ボルトの範囲で供給電圧を変動させており、最低でも１８ボルトの電圧供給が行われている。すなわち、親機である受信機１０から子機であるアナログ型感知器１４及び中継器１６に向かって電源供給が継続的に行われている。

中継器１６から引き出されている感知器回線１８ａ，１８ｂに対しても、伝送線１２ａ，１２ｂを介して供給される電力が中継器１６を経由して供給される。その結果、感知器回線１８ａ，１８ｂを介して各オンオフ型感知器２０に電力が供給される。

受信機１０には、ＣＰＵ２２と、このＣＰＵ２２に対応する伝送回路部２４とが設けられている。そして、伝送回路部２４より、伝送線１２ａ，１２ｂが引き出されている。

伝送回路部２４には、伝送出力回路２６と本発明の一実施形態に係る伝送入力回路２８とが設けられている。伝送出力回路２６は、ＣＰＵ２２からの例えばポーリングなどのコマンド指示に基づき、電圧モードで下り信号を伝送線１２ａ，１２ｂに出力する。

伝送入力回路２８は、子機であるアナログ型感知器１４または中継器１６からの電流モードによる上り信号、即ち伝送電流を受信した場合に、この受信を示す伝送電流検出信号をＣＰＵ２２に出力し、火災警報動作をＣＰＵ２２に行わせる。

受信機１０には、ＣＰＵ２２に対応して、表示部３０と、操作部３２と、記憶部３４と、移報部３６とが設けられており、火災監視に必要な各種の警報出力、警報表示、操作、監視情報の記憶、移報信号の出力などができる。

アナログ型感知器１４には、ＣＰＵ３８と、センサ部４０と、伝送回路部４２とが設けられている。センサ部４０は、火災発生により生じた煙の濃度（煙濃度）あるいは温度などを検出してＣＰＵ３８に出力する。

伝送回路部４２は、受信機１０から自己アドレスを指定したポーリングコマンドの下り信号を受信し、ＣＰＵ３８が正常であると判断すれば、正常を示す応答上り信号を電流モードで受信機１０に送信する。ＣＰＵ３８は、火災発生を検出すると、自己アドレスを指定したポーリングコマンドへの応答として、火災割込みの上り信号である火災発報信号を受信機１０に送信する。

中継器１６には、ＣＰＵ４４と、発報受信部４６と、伝送回路部４８とが設けられている。発報受信部４６からは感知器回線１８ａ，１８ｂが引き出されており、これら感知器回線１８ａ，１８ｂに各オンオフ型感知器２０が負荷として接続されている。

オンオフ型感知器２０が火災発生を検出すると、感知器回線１８ａ，１８ｂ間に発報電流を流し、この発報電流を発報受信部４６が受信してＣＰＵ４４に出力する。すると、ＣＰＵ４４は、伝送回路部４８により、自己アドレスを指定したポーリングコマンドへの応答として火災割込みの上り信号を受信機１０に向けて送信する。

中継器１６も、アナログ型感知器１４と同様に、受信機１０からの自己アドレスを指定したポーリングコマンドの下り信号を受信した場合、異常がなければ、正常を示す上り信号を電流モードで受信機１０に伝送する。

受信機１０と子機との間の伝送処理の詳細について、以下に説明する。
受信機１０は、通常の監視時では、子機アドレスを順次指定した正常監視用のポーリングコマンドを送信している。アナログ型感知器１４及び中継器１６は、自己の設定アドレスに一致するポーリングコマンドを受信すると、正常監視応答を行う。このため、受信機１０は、ポーリングコマンドに対する応答の有無により、アナログ型感知器１４又は中継器１６の障害の有無を検出することができる。

アナログ型感知器１４は、受信機１０の全ての感知器アドレスに対するポーリングコマンドの送信周期ごとに繰り返し出力される一括ＡＤ変換コマンドを受信する。そして、受信した際に、アナログ型感知器１４は、これに内蔵された火災検出機構（センサ部４０）により、煙濃度や温度などのアナログ検出データをサンプリングし、予め定めた火災レベルと比較し、この火災レベルを超えたときに火災発生と判断する。

アナログ型感知器１４において、一括ＡＤ変換コマンドに基づくサンプリング結果から火災発生と判断した場合には、その後の自己の感知器アドレスを指定したポーリングコマンドを送信するタイミングで、受信機１０に対して火災割込信号を送信する。火災割込信号としては、応答ビットをオール１とするような、通常では使用されない信号が用いられる。

中継器１６も、受信機１０からの一括ＡＤ変換コマンドに基づいて発報受信部４６による受信状態をサンプリングする。そして、中継器１６は、発報受信を検出した場合は、その後の自己の感知器アドレスを指定したポーリングコマンドのタイミングで、受信機１０に対し割込信号を送信する。

受信機１０は、アナログ型感知器１４又は中継器１６から火災割込信号を受信した場合、グループ検索コマンドを発行して、火災を検出したアナログ型感知器１４又は中継器１６を含むグループからの火災割込応答を受信してグループを判別する。続いて、受信機１０は、判別したグループに含まれる個々のアナログ型感知器１４や中継器１６に対し、アドレスを順次指定してポーリングを行い、火災応答（アナログデータや火災発報データ）を受けることで、火災を検出したアナログ型感知器１４又は中継器１６の感知器アドレスを認識し、火災警報動作を行う。

伝送線１２ａ，１２ｂに接続される最大１２７台のアナログ型感知器１４及び中継器１６は、例えば８台ごとにグループアドレスが設定されている。そして、受信機１０から送信されるグループ検索コマンドに対し、火災発生を検出しているアナログ型感知器１４が含まれるグループから火災割込応答が行われる。これにより、火災発生を検出しているアナログ型感知器１４又は中継器１６を含むグループを特定できるようにしている。

図２は、本実施形態に係る伝送入力回路２８の構成を示した回路図である。図２に示すように、受信機１０に設けられた伝送入力回路２８は、電流検出抵抗Ｒ０と、コンパレータ４８と、定電流回路５０と、トランジスタやＭＯＳ−ＦＥＴなどを用いたスイッチ５２と、デジタル可変抵抗器５４と、プルアップ抵抗Ｒ５とを備えている。

受信機１０から引き出された伝送線１２ａ，１２ｂのうち、負荷に応じて流れる負荷電流Ｉｚと、子機より上り信号として送出される伝送電流Ｉａとが流れ込む伝送線１２ｂ側に、電流検出抵抗Ｒ０が接続されている。その結果、電流検出抵抗Ｒ０は、伝送線１２ｂから流れ込んでくる線路電流に比例した電流検出電圧Ｖｉを生成する。

電流検出抵抗Ｒ０が生成した電流検出電圧Ｖｉは、コンパレータ４８のマイナス入力端子に入力される。コンパレータ４８のプラス入力端子には、デジタル可変抵抗器５４で設定される基準電圧Ｖｒが入力される。

コンパレータ４８は、電流検出電圧Ｖｉが基準電圧Ｖｒ未満の場合にＨ（Ｈｉｇｈ）レベルとなり、電流検出電圧Ｖｉが基準電圧Ｖｒを超えた場合にＬ（Ｌｏｗ）レベルに反転して、伝送電流検出信号を出力する。コンパレータ４８からの出力は、抵抗Ｒ５を介して内部電源電圧Ｖｄにプルアップされている。

定電流回路５０は、その一端が、電源電圧Ｖｃが流れる伝送線１２ａに接続される一方、他端が、スイッチ５２を介して電流検出抵抗Ｒ０に接続されている。この定電流回路５０は、スイッチ５２をオンにすると、予め定めた基準電流Ｉｅが、スイッチ５２を介して電流検出抵抗Ｒ０に流れる。その結果、電流検出抵抗Ｒ０に、伝送電流検出電圧を検出するための閾値電圧Ｖｅが発生する。

ＣＰＵ２２には、プログラムの実行により実現される機能として調整処理部５５が設けられている。調整処理部５５は、伝送線１２ａ，１２ｂに伝送電流Ｉａが流れていない空きタイミング、即ち負荷による負荷電流Ｉｚのみが流れている所定の調整タイミングでスイッチ５２をオンにすることで、定電流回路５０から電流検出抵抗Ｒ０に向かって基準電流Ｉｅが流れる。

この時の電流検出抵抗Ｒ０には、伝送線１２ｂから同時に負荷電流Ｉｚが流れている。このため、スイッチ５２をオンにすると、電流検出抵抗Ｒ０には、負荷電流検出電圧Ｖｚに対して、基準電流Ｉｅに応じた閾値電圧Ｖｅが加算された目標調整電圧Ｖｔ、即ちＶｔ＝Ｖｚ＋Ｖｅが発生する。

この状態で、調整処理部５５は、コンパレータ４８のマイナス入力端子に電流検出抵抗Ｒ０から入力される調整目標電圧Ｖｔに対して基準電圧Ｖｒが一致するように、デジタル可変抵抗器５４における制御値Ｃ（デジタル値）を調整する。

図３は、本実施形態のデジタル可変抵抗器５４の回路構成を示したブロック図である。図３に示すように、デジタル可変抵抗５４は、直列抵抗アレイ５６と、アップダウンカウンタ６０と、不揮発メモリ６２と、制御回路６４と、デコーダ６６とを備えている。

直列抵抗アレイ５６は、所定の抵抗値を持つ固定抵抗ｒを所定数、直列接続したものであり、その両端と、各抵抗ｒ間の接続箇所とのそれぞれに、ＭＯＳ−ＦＥＴなどを用いたスイッチ５８の一端が接続されている。そして、各スイッチ５８の他端が、共通の配線５６ａに接続されている。

直列抵抗アレイ５６の直列抵抗回路の一端からは電源端子６８が取り出され、他端からはグランド端子７０が取り出されている。更に、スイッチ５８を介して接続した前記共通の配線５６ａ側は、ワイパー端子７２に接続されている。

直列抵抗アレイ５６は、スイッチ５８をデコーダ６６の出力によりオンオフすることで、例えば２５６段階に亘ってその抵抗値を切り替えることができ、これにより、電源端子６８とグランド端子７０との間に印加している直流電圧を、２５６段階のうちの任意の段階の電圧に調整して出力することができる。

デコーダ６６にはアップダウンカウンタ６０が接続されている。アップダウンカウンタ６０は、制御端子７３に対して入力される制御信号であるカウント信号を受け取ることにより、アップカウントまたはダウンカウントを最小値から最大値の間で行う。アップダウンカウンタ６０でカウントされた２進データは、デコーダ６６で例えば１〜２５６段階の１０進データに変換される。そして、デコーダ６６から送り出される上記１０進データに対応した位置のスイッチ５８をオンにすることで、デコーダ６６で設定した値（段数）に対応した電圧を、ワイパー端子７２から取り出すことができる。

制御回路６４は、アップダウンカウンタ６０及びデコーダ６６のタイミング制御などを行う。また、このデジタル可変抵抗器５４には、アップダウンカウンタ６０の値を記憶する不揮発メモリ６２が設けられている。

このため、デジタル可変抵抗器５４への電源供給が断たれても、不揮発メモリ６２にはその時のアップダウンカウンタ６０の値が保持されているため、次に電源を投入した時の初期値として、不揮発メモリ６２の値がアップダウンカウンタ６０にセットされる。これによって、電源を切っても、その時の調整値を保持することができる。なお、電源を切っても調整値を保持する必要がない場合には、不揮発メモリ６２を設ける必要がない。

図４は、本実施形態におけるコンパレータ入力電圧と基準電圧調整タイミングとの関係を示したタイムチャートである。図４の（Ａ）は、コンパレータ４８の入力電圧を示している。コンパレータ４８には、通常時は伝送線１２ｂから負荷に流れる負荷電流Ｉｚのみが入力している。このため、電流検出抵抗Ｒ０には負荷電流Ｉｚに対応した負荷電圧Ｖｚが発生し、コンパレータ４８の入力端子に線路電流検出電圧Ｖｉとして入力する。

図２のＣＰＵ２２に設けられている調整処理部５５は、伝送線１２ｂから負荷電流Ｉｚのみが流れているタイミング、即ち子機から伝送電流Ｉａの送出が行われていない空きタイミングとなる時刻ｔ１〜ｔ２の間に、デジタル可変抵抗器５４から発生する基準電圧Ｖｒの調整処理を実行する。

この調整処理は、スイッチ５２をオンにして定電流回路５０からの基準電流Ｉｅを電流検出抵抗Ｒ０に流し、基底的に流れている負荷電流Ｉｚによる負荷電流検出電圧Ｖｚに上乗せする形で、基準電流Ｉｅに対応した閾値電圧Ｖｅを発生させる。そして、両者を加算した調整目標電圧Ｖｔ＝Ｖｚ＋Ｖｅを生成し、これをコンパレータ４８のマイナス入力端子に加える。

この状態で、調整処理部５５は、デジタル可変抵抗器５４に対する制御値Ｃとなるデジタル値を調整し、デジタル可変抵抗器５４から出力されている基準電圧Ｖｒが、マイナス入力端子に加えられている調整目標電圧Ｖｔに一致した時点で、調整処理を終了する。この結果、調整終了後のデジタル可変抵抗器５４は、調整タイミングｔ１〜ｔ２でコンパレータ４８のマイナス入力端子に加えていた調整目標電圧Ｖｔ（即ちＶｔ＝Ｖｚ＋Ｖｅ）に一致する基準電圧Ｖｒを、コンパレータ４８のプラス入力端子に加えるように設定することになる。

定電流回路５０からの基準電流Ｉｅにより電流検出抵抗Ｒ０に発生させる閾値電圧Ｖｅは、子機からの発報電流Ｉａにより電流検出抵抗Ｒ０に発生させる伝送電流検出電圧Ｖａの２分の１となる電圧を発生させる基準電流Ｉｅの値に基づいて決められる。

このように、デジタル可変抵抗器５４による基準電圧Ｖｒの調整が完了した後は、コンパレータ４８に対する基準電圧Ｖｒを超える、子機からの伝送電流Ｉａに応じた伝送電流検出電圧Ｖａの基底的な負荷電流検出電圧Ｖｚに対する増加分が基準電圧Ｖｒを超えたとき（即ち、閾値電圧Ｖｅを超えて増加したとき）、基準電圧Ｖｒを上回る電圧部分につき、コンパレータ４８はＬレベルに反転した伝送電流検出信号をＣＰＵ２２に出力する。

図５は、本実施形態における基準電圧調整処理を示すフローチャートである。
この図５に示すように、基準電圧調整処理は、まずステップＳ１で、子機からの伝送電流Ｉａの送出がない空きタイミングとなる調整タイミングか否かを判別する。そして、調整タイミングであると判別すると、ステップＳ２に進み、スイッチ５２をオンにする。そして、定電流回路５０から電流検出抵抗Ｒ０に基準電流Ｉｅを流し、コンパレータ４８のマイナス入力端子に対してＶｔ＝Ｖｚ＋Ｖｅとなる目標調整電圧Ｖｔを入力させる。

この状態でステップＳ３に進み、コンパレータ４８の出力がＨレベルか否かをチェックする。その結果、コンパレータ４８の出力がＨレベルであれば、デジタル可変抵抗器５４からの出力電圧が目標調整電圧Ｖｔよりも高いことになるので、その場合にはステップＳ４に進み、デジタル可変抵抗器５４に対する制御値Ｃを１ビットカウントダウンさせる。そして、図３に示したアップダウンカウンタ６０の値を−１とする。これによって、高い値となっているデジタル可変抵抗器５４の出力電圧が、調整目標電圧Ｖ１に近付く。

続いて、ステップＳ６で、コンパレータ４８の出力がＨレベルからＬレベルに反転したか否か判定しており、Ｌレベルに反転するまで、ステップＳ３，Ｓ４によるカウントダウンを繰り返す。デジタル可変抵抗器５４の出力電圧が調整目標電圧Ｖｉを１ビット変化で通過すると、１ビット変化前のＨレベル出力から１ビット変化後のＬレベル出力に反転する。したがって、この時点で調整終了と判断し、ステップＳ７に進み、スイッチ５２をオフにして調整処理を終了する。

一方、ステップＳ３で最初にコンパレータ４８の出力をチェックした結果がＬレベル出力であった場合には、調整目標電圧Ｖｔよりもデジタル可変抵抗器５４の出力電圧の方が小さいことになるので、この場合にはステップＳ５に進む。そして、制御値Ｃによってデジタル可変抵抗器５４に設けているアップダウンカウンタのカウントアップを１ビット単位で行う。そして、ステップＳ６でカウントアップ中にコンパレータ４８の出力がＬレベルからＨレベルに反転した時、デジタル可変抵抗器５４の出力電圧が調整目標電圧Ｖｔに一致したものと判定して、ステップＳ７でスイッチ５２をオフにして調整処理を終了する。

なお、図５に示す調整処理では、デジタル可変抵抗器５４に対するカウントダウンまたはカウントアップによる１ビット単位の調整中に、コンパレータ４８の出力が反転した場合に、反転後の制御値によるデジタル可変抵抗器５４の出力電圧を基準電圧Ｖｒとしている。しかしながら、反転後に、反転より１ビット前の制御値によるデジタル可変抵抗器５４の出力電圧を、基準電圧Ｖｒとしてもよい。

図６は、負荷電流が安定している場合における、線路電流検出電圧と基準電圧調整タイミングとの関係を示したタイムチャートである。図６の（Ａ）は、コンパレータ４８に入力する線路電流検出電圧であり、負荷電流Ｉｚが一定であることから、これに対応して一定の負荷電流検出電圧Ｖｚが発生している。そして、この一定の負荷電流検出電圧Ｖｚに上乗せする形で、子機からの伝送電流Ｉａによるパルス状の伝送電流検出電圧Ｖａが発生している。

また、基準電圧Ｖｒは、デジタル可変抵抗器５４の調整処理により、基底的な負荷電流検出電圧Ｖｚに伝送電流検出電圧Ｖａの２分の１となる閾値電圧Ｖｅを加算した電圧に設定されている。そして、伝送電流検出電圧Ｖａのうち、基準電圧Ｖｒを上回る部分につき、コンパレータ４８が伝送電流検出信号として検出及び出力している。

子機から送出された伝送電流は、例えば図１に示した受信機１０からの子機アドレスを順次指定したポーリングに対する正常応答として、一定周期で出力されている。このため、図６の（Ｂ）に示す基準電圧調整タイミングとしては、デジタル可変抵抗器５４を用いたことで、従来のコンデンサによりサンプルホールドする場合のような、時間の経過に伴う基準電圧Ｖｒの低下がない。そのため、例えば周期的に出力される伝送電流のすべての空きタイミングではなく、例えば図６の（Ｂ）に示すように１つおきの空きタイミングにつき、基準電圧調整タイミングを設定することができる。

図７は、負荷電流が変動している場合における、線路電流検出電圧と基準電圧調整タイミングとの関係を示したタイムチャートである。本実施形態の伝送線１２ａ，１２ｂに接続されているアナログ型感知器１４や中継器１６が動作していない状態にあっては、一定の消費電流を流し、その合計が負荷電流として流れている。しなしながら、この負荷電流は必ずしも一定ではなく、温度や経年変化などにより緩やかに変化する。

図７の（Ａ）はこのような緩やかな負荷電流Ｉｚの変動に応じた負荷電流検出電圧Ｖｚの変動を示しており、この場合には、図７の（Ｂ）に示すように、伝送電流の空きタイミングの全てにおいて基準電圧調整タイミングを設定することで、負荷電流Ｉｚの変動に追従しながら基準電圧Ｖｒを設定することができる。

この場合にも、デジタル可変抵抗器５４を用いたことにより、基準電圧を調整してから次の基準電圧を調整するまでの間に、従来のコンデンサでサンプルホールドする構成のような時間的な基準電圧の変化が生じない。よって、より正確に伝送電流を検出することができる。

［第２実施形態］
図８は、本発明の伝送入力回路の第２実施形態を示す回路図である。本実施形態では、基準電圧の調整時間を短縮するために、粗調整用のデジタル可変抵抗器と微調整用のデジタル可変抵抗器とを設けている。

図８に示すように、受信機１０に設けられた伝送入力回路２８には、上記第１実施形態の場合と同様に、電流検出抵抗Ｒ０と、コンパレータ４８と、定電流回路５０と、スイッチ５２と、プルアップ抵抗Ｒ５とが設けられている。これらに加えて、本実施形態の伝送入力回路２８には、粗調整用の第１デジタル可変抵抗器５４−１と、微調整用の第２デジタル可変抵抗器５４−２とが設けられている。

第１デジタル可変抵抗器５４−１は、十分大きな抵抗値を持つ第１抵抗Ｒ１を介してコンパレータ４８のプラス入力端子に接続されている。また、第２デジタル可変抵抗器５４−２も、十分大きな抵抗値を持つ第２抵抗Ｒ２を介して、同じくコンパレータ４８のプラス入力端子に接続されている。

ここで、第１抵抗Ｒ１及び第２抵抗Ｒ２は、２つのデジタル可変抵抗器５４−１，５４−２による基準電圧Ｖｒの調整割合を決めるものであり、粗調整側の第１抵抗Ｒ１の抵抗値を、微調整側の第２抵抗Ｒ２の抵抗値よりも小さくしている。例えば、粗調整側の第１抵抗Ｒ１を１０ｋΩとすると、微調整側の第２抵抗Ｒ２は１００ｋΩであり、これによって、第１デジタル可変抵抗器５４−１による粗調整側の調整割合を１とした場合、同じ操作量で、第２デジタル可変抵抗器５４−２による調整電圧を１０分の１に設定することができる。

図９は、本実施形態における２台のデジタル可変抵抗器５４−１，５４−２による粗調整及び微調整により、コンパレータ４８に対する基準電圧を変化させる等価回路図を示している。図９において、第１及び第２デジタル可変抵抗器５４−１，５４−２は、同じ内部電源電圧Ｖｄとグランド側との間に接続されており、それぞれのワイパー端子を第１抵抗Ｒ１及び第２抵抗Ｒ２を介して、コンパレータ４８のプラス入力端子に至る接続点Ｐに接続している。

ここで、第１デジタル可変抵抗器５４−１のワイパー端子電圧をＶ１、第２デジタル可変抵抗器５４−２のワイパー端子電圧をＶ２とした場合、コンパレータ４８に対する基準電圧Ｖｒは次式（１）で表される。
Ｖｒ＝Ｖ１−（Ｖ１−Ｖ２）Ｒ１／（Ｒ１＋Ｒ２） （１）
即ち、基準電圧Ｖｒは、第１及び第２のデジタル可変抵抗器５４−１，５４−２におけるワイパー端子電圧Ｖ１，Ｖ２の差電圧（Ｖ１−Ｖ２）を第１抵抗Ｒ１と第２抵抗Ｒ２で分圧して、例えばワイパー端子電圧Ｖ１から減算した値となる。

再び図８を参照すると、本実施形態にあっては、粗調整用の第１デジタル可変抵抗器５４−１と微調整用の第２デジタル可変抵抗器５４−２とを設けたことで、基準電圧調整の分解能をより細かくできると同時に、調整時間を短くすることができる。

例えば、第１及び第２デジタル可変抵抗器５４−１，５４−２が次の性能を持っていたとする。
・最大調整電圧：１０ボルト
・最小分解能 ：１ミリボルトを１０マイクロ秒／回
このような調整性能を持っていた場合、例えば第１デジタル可変抵抗器５４−１の１台のみで調整する場合には、１００００段の調整ステップを持つデジタル可変抵抗器が必要となり、最大調整時間は１００ミリ秒かかることになる。

これに対し、本実施形態のように、第１及び第２デジタル可変抵抗器５４−１，５４−２を使用した場合には、それぞれ１００段のデジタル可変抵抗器として２回に分けて調整することで、１００００段の調整が可能となる。この場合、それぞれ１００段の調整が可能であることから、調整時間は、１ミリ秒が２回で２ミリ秒と短時間で済むことになる。

図１０は、本実施形態における基準電圧の調整処理を示すフローチャートである。図１０に示すように、まずステップＳ１１で、子機からの伝送電流がない調整タイミングか否か判別しており、調整タイミングであると判別するとステップＳ１２に進む。ステップＳ１２では、スイッチ５２をオンにし、定電流回路５０から電流検出抵抗Ｒ０に基準電流Ｉｅを流す。この時、伝送線１２ｂから入力している負荷電流Ｉｚによる負荷電流検出電圧Ｖｚに対して、基準電流Ｉｅによる閾値電圧Ｖｅを加えた目標調整電圧Ｖｔ（即ちＶｔ＝Ｖｚ＋Ｖｅ）を生成して、コンパレータ４８のマイナス入力端子に加える。

続いて、ステップＳ１３では、第２デジタル可変抵抗器５４−２のワイパー端子を中点位置に設定する。これは、万一、第２デジタル可変抵抗器５４−２のワイパー位置が最小電圧０ボルトの位置にあったり、または最大電圧Ｖｄの電圧位置にあったりした場合に、第１デジタル可変抵抗器５４−１による調整ができなくなることを回避するためである。

続いて、ステップＳ１４〜Ｓ１７において、第１デジタル可変抵抗器５４−１による基準電圧Ｖｒの粗調整を行う。即ち、ステップＳ１４で、コンパレータ４８の出力がＨレベルか否かを判別する。判別の結果、Ｈレベルにあった場合には、調整目標電圧Ｖｔよりも基準電圧Ｖｒの方が大きいことから、ステップＳ１５で第１制御値Ｃ１のカウントダウンを−１として行い、ステップＳ１７でコンパレータ４８の出力がＬレベルに反転するまで、ステップＳ１４，Ｓ１５の処理を繰り返す。

一方、ステップＳ１４での判別の結果、コンパレータ４８の出力がＬレベルであった場合には、調整目標電圧Ｖｔよりも基準電圧Ｖｒの方が小さいことから、ステップＳ１６に進み、第１デジタル可変抵抗器５４−１に対する第１制御値Ｃ１のカウントアップとして＋１を行う。続いて、ステップＳ１７でコンパレータ４８の出力がＨレベルに反転するまで、ステップＳ１４，Ｓ１６の処理を繰り返す。

ステップＳ１７において、コンパレータ４８の出力の反転が判別されると、これによって第１デジタル可変抵抗器５４−１の粗調整完了と判断し、次のステップＳ１８〜Ｓ２１による第２デジタル可変抵抗器５４−２の微調整を行う。

この微調整においても、ステップＳ１８でコンパレータ４８の出力がＨレベルであった場合には、ステップＳ１９で第２制御値Ｃ２をカウントダウンする−１を行う。また、コンパレータ４８の出力がＬレベルであった場合には、ステップＳ２０で第２制御値Ｃ２をカウントアップする＋１の処理を行う。この、第２制御値Ｃ２のカウントアップまたはカウントダウンの繰り返しにより、ステップＳ２１でコンパレータ４８の出力の反転が判別された時に、基準電圧Ｖｒが目標調整電圧Ｖｔに一致したと判断し、ステップＳ２２でスイッチをオフにして微調整を終了する。

［第３実施形態］
図１１は、本発明の伝送入力回路の第３実施形態を示す回路図である。本実施形態では、上記第２実施形態における第１デジタル可変抵抗器５４−１の粗調整の際に微調整用の第２デジタル可変抵抗器５４−２を中点位置に固定するＣＰＵ２２の調整処理部５５によるソフトウェア処理が煩雑であることから、第２デジタル可変抵抗器５４−２を中点位置に保持する処理を論理回路及び抵抗回路によりハードウェア的に行うようにしている。

図１１に示すように、受信機１０に設けられた伝送入力回路２８は、上記第２実施形態と同様に、電流検出抵抗Ｒ０と、コンパレータ４８と、定電流回路５０と、スイッチ５２と、プルアップ抵抗Ｒ５と、粗調整用の第１デジタル可変抵抗器５４−１と、微調整用の第２デジタル可変抵抗器５４−２とを備えている。

これらに加えて、第２デジタル可変抵抗器５４−２側には、インバータ７４，７６による論理回路と、第３抵抗Ｒ３及び第４抵抗Ｒ４からなる抵抗回路とが付加されている。そして、ＣＰＵ２２に設けた調整処理部５５からインバータ７４に対して制御信号を出力することで、ハードウェア的に第２デジタル可変抵抗器５４−２側の出力を、ワイパー端子の位置を中点位置とした出力電圧に固定できるようにしている。

即ち、第１インバータ７４は、ＣＰＵ２２の調整処理部５５から発せられた制御信号を入力すると共に、その出力を第２デジタル可変抵抗器５４−２のグランド端子に接続している。また、第２インバータ７６は、インバータ７４の出力を入力するとともに、その出力を、第３抵抗Ｒ３を介してコンパレータ４８のプラス入力端子に接続している。更に、第３抵抗Ｒ３と並列に第４抵抗Ｒ４が接続されている。

ここで、第２デジタル可変抵抗器５４−２のワイパー端子の出力ラインに設けた第２抵抗Ｒ２と、新たに設けた第３抵抗Ｒ３，Ｒ４との間には、下式（２）の関係がある。
Ｒ３＝２×Ｒ２Ｒ４＝２×Ｒ２ （２）
コンパレータ４８に対する基準電圧Ｖｒの調整時には、まず第１デジタル可変抵抗器５４−１による粗調整を行うが、この時の調整処理部５５は、第１インバータ７４にＬレベル信号を出力する。第１インバータ７４は、Ｌレベル信号の入力を受けてＨレベル信号を反転出力する。これを受けて、第２インバータ７６は、Ｈレベル入力を反転させてＬレベル出力を生ずる。

ここで、第１インバータ７４及び第２インバータ７６のＨレベル出力の電圧として、内部電源電圧Ｖｄを出力するようにしている。したがって、この時のコンパレータ４８のプラス入力端子に対する抵抗回路網は図１２Ａに示すようになる。

図１２Ａにおいて、調整対象となる第１デジタル可変抵抗器５４−１側は、ワイパー端子を、第１抵抗Ｒ１を介してコンパレータ４８と接続する点となるＰ点に接続している。これに対し、第２デジタル可変抵抗器５４−２側については、第１インバータ７４のＨレベル出力でグランド端子側に内部電源電圧Ｖｄが印加される。したがって、ワイパー端子にも同じ内部電源電圧Ｖｄが加えられる。更に、第３抵抗Ｒ３の他端は第２インバータ７６のローレベル出力でグランド側に接続されたことに相当することから、図１２Ａに示すように、内部電源電圧Ｖｄに対して、第２抵抗Ｒ２に第３抵抗Ｒ３及び第４抵抗Ｒ４からなる並列回路を直列接続した等価回路が実現される。

ここで、Ｒ３＝Ｒ４＝２×Ｒ２であることから、抵抗Ｒ３及び抵抗Ｒ４からなる並列回路の抵抗値はＲ２と同じになり、したがって直列接続点Ｑの電圧は、内部電源電圧Ｖｄの半分であるＶｄ／２となる。

即ち、第２デジタル可変抵抗器５４−２のワイパー端子の位置を中点位置にして、Ｖｄ／２を出力した状態に調整したと同じ状態を作り出すことができる。これによって、第１デジタル可変抵抗器５４−１は、第２デジタル可変抵抗器５４−２のワイパー端子の位置に依存することなく、基準電圧Ｖｒを目標調整電圧Ｖｔにほぼ一致させるための粗調整を行うことができる。

図１１に示す調整処理部５５は、第１デジタル可変抵抗器５４−１による粗調整が終了すると、第１インバータ７４に対する出力を、それまでのＬレベル出力からＨイレベル出力に反転させる。このため、第１インバータ７４の出力はＨレベルからＬレベルに反転し、第２デジタル可変抵抗器５４−２のグランド端子がＬレベルとなってグランド側に接続され、正常な内部電源電圧の印加状態に戻る。

また、第１インバータ７４のＬレベル出力は、第２インバータ７６で反転されてＨレベル出力となり、第３抵抗Ｒ３の他端側に内部電源電圧Ｖｄが印加されたことになる。

この状態は、図１２Ｂに示す等価回路で示される。即ち、第１デジタル可変抵抗器５４−１は、そのワイパー端子の位置が粗調整済みの位置にある。この状態で、第２デジタル可変抵抗器５４−２が、第２抵抗Ｒ２を介してコンパレータ４８に対する接続点Ｐにワイパー端子を接続し、更にコンパレータ４８に対する接続点であるＰ点に対しては第３抵抗Ｒ３及び第４抵抗Ｒ４からなる直列回路の直列接続点Ｒが接続される。

この直列接続点Ｒの電圧は、Ｒ３＝Ｒ４であることからＶｄ／２となり、第２デジタル可変抵抗器５４−２のワイパー端子の位置を中点位置とした場合と同じ電圧となる。したがって、第３抵抗Ｒ３及び第４抵抗Ｒ４の接続による影響を受けることなく、第２デジタル可変抵抗器５４−２による微調整が可能となる。

図１３は、本実施形態における基準電圧の調整処理を示すフローチャートである。図１３に示す調整処理は、基本的には上記第２実施形態のフローチャートに示したものと同じであるが、（ａ）ステップＳ３１で第１デジタル可変抵抗器５４−１による粗調整に先立って、第１インバータ７４に対してローレベル出力を行って、図１２Ａに示す第２デジタル可変抵抗器５４−２のワイパー位置を中点位置とした場合と同等の回路状態を作り出す点と、（ｂ）ステップＳ３８で粗調整が進んで第２デジタル可変抵抗器５４−２による微調整に先立ち、第１インバータ７４に対してハイレベル出力を行って、図１２Ｂに示す第２デジタル可変抵抗器５４−２による粗調整が可能な等価回路状態を作り出す処理を行う点と、が新たに設けられている。

即ち、図１３のステップＳ３１，Ｓ３２は、図１０のステップＳ１１，Ｓ１２に相当し、ステップＳ３４〜Ｓ３７は、図１０のステップＳ１４〜Ｓ１７に相当し、更にステップＳ４０〜Ｓ４４は、図１０のステップＳ１８〜Ｓ２２に相当する。

［第４実施形態］
図１４は、本発明の伝送入力回路の第４実施形態を示す回路図であり、本実施形態では、コンパレータ４８に対して基準電圧を設定する手段として、ＤＡコンバータを用いている。

図１４において、受信機１０に設けられた伝送入力回路２８は、基本的に上記第１実施形態のものと同じであり、電流検出抵抗Ｒ０と、コンパレータ４８と、定電流回路５０と、スイッチ５２と、プルアップ抵抗Ｒ５とを備えている。相違点は、図２に示したデジタル可変抵抗器５４の代わりに、ＤＡコンバータ７８を設けたことにある。

ＤＡコンバータ７８に対しては、ＣＰＵ２２に設けられた調整処理部５５により、調整タイミングにおいてスイッチ５２をオンにすることによって定電流回路５０から基準電流Ｉｅを流すことで、電流検出抵抗Ｒ０に発生する目標調整電圧Ｖｔ（即ちＶｔ＝Ｖｚ＋Ｖｅ）に一致する基準電圧Ｖｒが得られるように、ＤＡコンバータ７８に対するデジタル値を直接設定している。

本実施形態における基準電圧調整処理も、基本的に上記第１実施形態における図５のフローチャートで説明したものと同じであり、図５におけるステップＳ４，Ｓ５における制御値としてＤＡコンバータ７８に対するデジタル値を１ビット単位で＋１または−１としている点が相違するだけである。

また、上記第１実施形態で使用しているデジタル可変抵抗器についても、デジタル値をアナログ電圧に変換して出力することから一種のＤＡコンバータと見なすことができる。しかしながら、図３に示したように、直列抵抗アレイ５６の切替えにより出力電圧を調整する点が固有の構成であり、これ以外の構成をとる、デジタル信号をアナログ電圧に変換する回路を、図１４に示すＤＡコンバータ７８としている。

なお、上記の各実施形態は、受信機から引き出された伝送線に主に負荷電流を流す機器としてオンオフ型火災感知器を接続した中継器を例に取っているが、これのみに限らず、オンオフ型感知器以外の、例えばガス漏れ検出器や盗難警報機などを接続した場合も同様である。

また、本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の各実施形態に示した数値のみによる限定は受けない。

本発明によれば、伝送電流を検出するための閾値電圧を任意に設定でき、温度や時間経過による変動もなく、子機からの伝送電流の有無を正確に検出可能とする伝送入力回路を提供することができる。

１０ 受信機
１２ａ，１２ｂ 伝送線
１４ アナログ型感知器
１６ 中継器
１８ａ，１８ｂ 感知器回線
２０ オンオフ型感知器
２２，３８，４４ ＣＰＵ
２４ 伝送回路部
２６ 伝送出力回路
２８ 伝送入力回路
３０ 表示部
３２ 操作部
３４ 記憶部
３６ 移報部
４０ センサ部
４２，４８ 伝送回路部
４６ 発報受信部
４８ コンパレータ
５０ 定電流回路
５２，５８ スイッチ素子
５４ デジタル可変抵抗器
５４−１ 第１デジタル可変抵抗器
５４−２ 第２デジタル可変抵抗器
５５ 調整処理部
５６ 直列抵抗アレイ
６０ アップダウンカウンタ
６２ 不揮発メモリ
６４ 制御回路
６８ 電源端子
７０ グランド端子
７２ ワイパー端子
７４ 第１インバータ
７６ 第２インバータ
７８ ＡＤコンバータ

Claims (8)

1. 電源供給線を兼ねた伝送線に負荷からの負荷電流が流れている状態で、子機からの伝送電流の有無を検出する親機の伝送入力回路であって、
   前記伝送線を流れる線路電流を自らに入力して線路電流検出電圧を生成する電流検出抵抗と；
   スイッチングにより、定電流回路からの所定の基準電流を前記電流検出抵抗に流して閾値電圧を生成させるスイッチと；
   デジタル値に応じて抵抗値を設定することにより任意の基準電圧を生成するデジタル可変抵抗回路と；
   入力端子の一方に前記電流検出抵抗で生成した前記線路電流検出電圧が入力されると共に、入力端子の他方に前記デジタル可変抵抗回路で生成した前記基準電圧が入力され、さらに、前記線路電流検出電圧のうちの、前記基準電圧を越える成分を伝送電流検出信号として出力するコンパレータと；
   前記子機からの前記伝送電流が流れていない空きタイミングで前記スイッチをオンにして前記定電流回路から前記電流検出抵抗に前記基準電流を流し、前記負荷電流に対応した負荷電流検出電圧に対して前記基準電流に対応した閾値電圧を加算した目標調整電圧を前記電流検出抵抗に生成させ、さらには、前記デジタル可変抵抗器から出力される前記基準電圧が前記目標調整電圧と一致するように前記デジタル値を調整する調整処理部と；
   を備えたことを特徴とする伝送入力回路。
2. 前記デジタル可変抵抗回路が、両端に所定の内部電源電圧が印加される直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力するワイパー端子とを有する単一のデジタル可変抵抗器を備え；
   前記調整処理部が、前記デジタル可変抵抗器に対して付与する前記デジタル値を、１ビット変化で前記コンパレータの出力が反転するデジタル値又は反転直前のデジタル値に調整する；
   ことを特徴とする請求項１に記載の伝送入力回路。
3. 前記調整処理部が、
   調整開始時の前記コンパレータの出力がハイレベルの場合は、このハイレベルをローレベルに反転させる方向に前記デジタル値を１ビット単位で変化させてかつ、前記デジタル可変抵抗器に対して付与する前記デジタル値を、前記ハイレベルから前記ローレベルに反転した時のデジタル値または反転直前のデジタル値に調整する一方、
   調整開始時の前記コンパレータの出力がローレベルの場合は、このローレベルをハイレベルに反転させる方向に前記デジタル値を１ビット単位で変化させてかつ、前記デジタル可変抵抗器に対して付与する前記デジタル値を、前記ローレベルから前記ハイレベルに反転した時のデジタル値または反転直前のデジタル値に調整する、
   ことを特徴とする請求項２に記載の伝送入力回路。
4. 前記デジタル可変抵抗回路が、
   両端に所定の内部電源電圧が印加される第１直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第１ワイパー端子とを有する粗調整用の第１デジタル可変抵抗器と；
   両端に前記所定の内部電源電圧が印加される第２直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第２ワイパー端子とを有する微調整用の第２デジタル可変抵抗器と；
   前記第１ワイパー端子を前記コンパレータの前記他方の入力端子に接続するラインに設けられた第１抵抗と；
   前記第２ワイパー端子を前記コンパレータの前記他方の入力端子に接続する前記ラインに設けられてかつ、前記第１抵抗よりも大きい抵抗値を有する第２抵抗と；
   を備え、
   前記調整処理部が、
   前記基準電圧と前記目標調整電圧とが略一致するように、前記第１デジタル可変抵抗器に対して付与する前記デジタル値を調整した後に、
   前記基準電圧と前記目標調整電圧とが一致するように、前記第２デジタル可変抵抗器に対する前記デジタル値を調整する、
   ことを特徴とする請求項１に記載の伝送入力回路。
5. 前記調整処理部が、前記第１デジタル可変抵抗器を調整する際に、前記第２デジタル可変抵抗器の前記第２ワイパー端子の位置を中点位置に固定する
   ことを特徴とする請求項４に記載の伝送入力回路。
6. 前記デジタル可変抵抗回路が、
   両端に所定の内部電源電圧が印加される第１直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第１ワイパー端子とを有する粗調整用の第１デジタル可変抵抗器と；
   両端に前記所定の内部電源電圧が印加される第２直列抵抗アレイと、前記調整処理部から入力されてかつ前記デジタル値に応じて可変された電圧を出力する第２ワイパー端子とを有する微調整用の第２デジタル可変抵抗器と；
   前記第１ワイパー端子を前記コンパレータの前記他方の入力端子に接続するラインに設けられた第１抵抗と；
   前記第２ワイパー端子を前記コンパレータの前記他方の入力端子に接続する前記ラインに設けられてかつ、前記第１抵抗よりも大きい抵抗値を有する第２抵抗と；
   前記調整処理部に入力が接続される一方、前記第２直列抵抗アレイのグランド側端子に出力が接続された第１インバータと；
   この第１インバータからの前記出力が入力接続されてかつ、前記第２抵抗の２倍の抵抗値を有する第３抵抗を介して前記コンパレータの前記他方の入力端子に出力接続された第２インバータと；
   前記コンパレータの前記他方の入力端子とグランドとの間に接続された前記第２抵抗の２倍の抵抗値を有する第４抵抗と；
   を備え、
   前記調整処理部が、
   前記基準電圧と前記目標調整電圧とが略一致するように、前記第１デジタル可変抵抗器に対して付与する前記デジタル値を調整した後に、前記基準電圧と前記目標調整電圧とが一致するように、前記第２デジタル可変抵抗器に対して付与する前記デジタル値を調整し、
   また、前記第１デジタル可変抵抗器の抵抗値を調整する際に、ローレベル信号を前記第１インバータに入力して前記内部電源電圧となるハイレベル信号の出力を得ることにより前記第１デジタル可変抵抗器を介して前記第２抵抗に前記内部電源電圧を印加すると共に、前記第２インバータからのローレベル信号の出力により、前記第３抵抗をグランド側に接続して前記第２抵抗に前記第３抵抗及び第４抵抗からなる並列回路を直列接続する回路を形成し、これにより、直列接続点の電圧を、前記第２ワイパー端子の位置が中点位置にあるときの出力電圧と同じ値に設定し、
   さらには、前記第２デジタル可変抵抗器の抵抗値を調整する際に、ハイレベル信号を前記第１インバータに入力してローレベル信号の出力を得ることにより前記第２デジタル可変抵抗器の一端をグランド側に接続して調整可能にすると共に、前記第２インバータからのハイレベル信号の出力を得ることにより前記内部電源電圧及び前記グランド間に前記第３抵抗及び前記第４抵抗を直列接続する回路を形成し、これにより、前記第３抵抗及び前記第４抵抗の直列接続点の電圧を前記内部電源電圧の１／２に設定する、
   ことを特徴とする請求項１に記載の伝送入力回路。
7. 電源供給線を兼ねた伝送線に負荷からの負荷電流が流れている状態で、子機からの伝送電流の有無を検出する親機の伝送入力回路であって、
   前記伝送線を流れる線路電流を自らに入力して線路電流検出電圧を生成する電流検出抵抗と；
   スイッチングにより、定電流回路から所定の基準電流を前記電流検出抵抗に流して閾値電圧を生成させるスイッチと；
   デジタル値に応じた任意の基準電圧を発生するＤＡコンバータと；
   入力端子の一方に前記電流検出抵抗で生成した前記線路電流検出電圧が入力されると共に、入力端子の他方に前記ＤＡコンバータが生成した前記基準電圧が入力され、前記線路電流検出電圧のうちの、前記基準電圧を越える成分を伝送電流検出信号として出力するコンパレータと；
   前記子機からの前記伝送電流が流れていない空きタイミングで前記スイッチをオンにして前記定電流回路から前記電流検出抵抗に前記基準電流を流し、前記負荷電流に対応した負荷電流検出電圧に対して前記基準電流に対応した閾値電圧を加算した目標調整電圧を前記電流検出抵抗に生成させ、さらには、前記ＤＡコンバータから出力される前記基準電圧が前記目標調整電圧と一致するように前記デジタル値を調整する調整処理部と；
   を備えたことを特徴とする伝送入力回路。
8. 前記定電流回路が、前記伝送電流に対応した伝送電流検出電圧の１／２となる閾値電圧を生成する前記基準電流を供給する
   ことを特徴とする請求項１又は７に記載の伝送入力回路。

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