JP6340574B2 - シリアル通信装置 - Google Patents

Description

本発明は、シリアル通信によってデータを送受信するシリアル通信装置に関するものである。

従来この種のシリアル通信装置はマスタとスレーブとに別れており、マスタとスレーブはシリアル通信で結ばれている。その通信方式としては、調歩同期方式が選択されている。調歩同期方式は、マスタとスレーブの双方に一定周波数のパルスを発生する発振回路を設け、それによりタイミングを取って通信を行う。

図１１は、従来のシリアル通信装置の概略構成図である。マスタ１は、通信ライン４を介して、スレーブ２と通信を行う。マスタ１、スレーブ２は、それぞれＣＰＵ１１、ＣＰＵ２１により通信が行われるが、それらには発振回路１５、２５が設けられていて、それぞれ一定周波数のパルスを発生するようにしている。

図１２はマスタ１からスレーブ２、またはスレーブ２からマスタ１へデータを送信する場合のフォーマットである。通信速度が４８００ｂｐｓである場合、１ビットの時間は、１÷４８００≒２０８．３μ秒となる。すなわち、２０８．３μ秒毎に、順にスタートビット（“Ｌ”固定）、データビットＤ_０〜Ｄ_７、ストップビット（“Ｈ”固定）を出力していく。

図１３は従来のシリアル通信装置の受信データのサンプリングタイミングを示す図である。データを受信するには、図１２に示すように、スタートビットの立下りエッジを検出した後、ノイズ等の影響で一時的に“Ｌ”になった場合を排除するため、２０８．３μ秒の１／２、すなわち、１０４．１５μ秒が経過した時点でスタートビットが“Ｌ”になっているか否かをチェックする。その後、２０８．３μ秒毎にデータビットＤ_０〜Ｄ_７、ストップビットが“Ｈ”であれば、正しいデータとして処理する。

マスタとスレーブはそれぞれ異なる発振回路を用いているため、発振回路から出力されるパルスに時間的な誤差があると正常に通信ができなくなる。上記パルスの時間的な誤差が約±２．５％を超えると、サンプリングのタイミングがずれてしまって通信が成り立たなくなる。例えばスレーブの発振回路に安価なＣＲ発振回路を用いた場合、ＣＲ発振回路は、周囲温度等の影響を受けて、発振周波数が大きく変動し、そのため通信速度が規定値より変化し、マスタとスレーブ間で通信できなくなる可能性が大きくなる。

通信速度を遅くすることにより、通信が正常に行われるようになると考えられるかもしれないが、通信の元になる発振周波数の変動が要因であるため、通信速度を２４００ｂｐｓと遅く変更しても改善するものではない。

図１４は従来のシリアル通信装置において改良した通信フォーマットを示した図である。図１４においてスタートビットを２ビット準備し、その後にデータビットＤ_０〜Ｄ_７、ストップビットを出力するようにし、マスタから送信されたデータをスレーブが受信する際に、ＣＰＵ２１は受信したスタートビット１のエッジ間隔を測定し、それの間隔に基づいてＣＲ発振を修正し、通信できるようにしている（例えば、特許文献１参照）。

特開平１１−１２０４２４号公報

しかしながら、前記従来の方式では、スタートビット１の間隔を測定する必要があるため、それを測定するための特別な機能を搭載したＣＰＵが必要になるという課題があった。また通常のＣＰＵの機能では非同期通信のフォーマットは決まっており、スタートビットは１ビット、データビットは７ビットまたは８ビット、パリティビットは無し、または１ビット（偶数パリティ、奇数パリティ）、ストップビットは１ビットまたは２ビットであり、スタートビットを２ビットにすることは通常のＣＰＵではできないため特別なＣＰＵが必要となり、ＣＰＵが高価になるという課題があった。

本発明は、前記従来の課題を解決するもので、発振精度は低いが安価なＣＲ発振回路及び通常のＣＰＵを用いてコストの低減を図りながら、マスタとスレーブの間の通信は正常に行われるようにすることを目的とするものである。

従来の課題を解決するため、本発明は、通信線または無線によって他の通信装置と調歩同期式にてシリアルデータを送信する通信用の回路を備えたシリアル通信装置であって、前記シリアルデータは、上位識別ビットと、前記上位識別ビットの直後に配列され論理値を固定された第１の固定ビット群と、前記第１の固定ビット群の論理値と等しい第１のストップビットとを含む第１のシリアルデータと、前記上位識別ビットと異なる論理値をとる下位識別ビットと、前記下位識別ビットの直後に配列され論理値を固定された第２の固定ビット群と、前記第２の固定ビット群の論理値と等しい第２のストップビットとを含む第２のシリアルデータと、を有するシリアル通信装置を提供する。

また、本発明は、通信線または無線によって他の通信装置と調歩同期式にてシリアルデータとして受信データを受信する通信用の回路を備えたシリアル通信装置であって、前記シリアルデータは、上位識別ビットと、前記上位識別ビットの直後に配列され論理値を固定された第１の固定ビット群と、前記第１の固定ビット群の論理値と等しい第１のストップビットとを含む第１のシリアルデータと、前記上位識別ビットと異なる論理値をとる下位識別ビットと、前記下位識別ビットの直後に配列され論理値を固定された第２の固定ビット群と、前記第２の固定ビット群の論理値と等しい第２のストップビットとを含む第２のシリアルデータと、を有し、前記上位識別ビットおよび前記下位識別ビットの論理値に基づいて前記受信データを復元するシリアル通信装置を提供する。

また本発明のシリアル通信装置は、通信線または無線によって他の通信装置と調歩同期式にてシリアルデータを送受信する通信用の回路を備えた通信装置であって、通信のためのＣＰＵ、前記ＣＰＵに発振周波数を供給するためのＣＲ発振回路、前記ＣＲ発振回路周辺の温度を測定するための検出素子を備え、前記温度検出素子で検出される温度に応じて通信速度設定を補正することにより、通信を正常に行うことができる。

本発明のシリアル通信装置は、安価ながら発振周波数の変動が大きいＣＲ発振回路を使用しても正常に通信することができる。

本発明の第１実施形態におけるシリアル通信装置の概略構成図 同シリアル通信装置の通信フォーマットを示す図 同シリアル通信装置の受信データのサンプリングタイミングを示す図 同シリアル通信装置の送信データを示す図 同シリアル通信装置の実際の送信データを示す図 同シリアル通信装置において、マスタの発振周波数が変化した場合のスレーブのサンプリングのタイミングを示す図 同シリアル通信装置のにおいて、スレーブが受信したデータを復元した状態を示す図 同シリアル通信装置において、アイドル状態の論理が“Ｌ”の場合の送信データを示す図 本発明の第２実施形態におけるシリアル通信装置の概略構成図 同シリアル通信装置のＣＲ発振回路の温度と発振精度との関係を示した図 従来のシリアル通信装置の概略図 同シリアル通信装置の通信フォーマットを示す図 同シリアル通信装置の受信データのサンプリングタイミングを示す図 従来の他のシリアル通信装置の通信フォーマットを示す図

以下、本発明の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は実施形態１の概略構成図である。マスタ１は通信を行うためのＣＰＵ１１とＣＲ発振回路１２とバッファ１３を備え、同様にスレーブ２は通信を行うためのＣＰＵ２１とＣＲ発振回路２２とバッファ２３を備え、互いに通信ライン４を介して通信する。

図２は通信フォーマットである。スタートビットが１ビット、データビットＤ０〜Ｄ７が８ビット、ストップビット（“Ｈ”固定）で１ビットである。また通信していない期間、通信アイドル時は“Ｈ”とする。図２は従来の通信フォーマットを示す図１２と同じであるため説明を省く。

図３は通信速度が４８００ｂｐｓの場合の受信のサンプリングタイミングを示す図である。図３は従来の受信のサンプリングタイミングを示す図１３と同じであるため説明を省く。

図４のデータ３０は、マスタあるいはスレーブから送信する際の８ビットデータである。図５は通信フォーマットに実際にデータを送信する場合を示す図である。通信はデータを最小ビットから順番に送信していく。データビットのＤ_４は送信データの上位／下位関係を識別するためのビットであり、Ｄ_５〜Ｄ_７は“Ｈ”固定する。

マスタからスレーブにデータ３０を送る場合について説明する。マスタはデータ３０を送信する際、データを上位４ビット、下位４ビットの順に２回に分けて送信する。最初にデータ３０の上位４ビットのＡ_７〜Ａ_４を通信フォーマットのデータビットＤ_３〜Ｄ_０に入れ、Ｄ_４には先ほどセットしたデータが上位４ビットであることを識別するため“Ｈ”を入れ、Ｄ_７〜Ｄ_５は“Ｈ”固定にして送信する。スレーブは受信したデータのＤ_７〜Ｄ_５は破棄して、Ｄ_４から上位４ビットと判断し、Ｄ_３〜Ｄ_０を８ビットのバッファの上位４ビットにセットする。

次にマスタはデータ３０の下位４ビットのＡ_３〜Ａ_０を通信フォーマットのデータビットＤ_３〜Ｄ_０に入れ、Ｄ_４には先ほどセットしたデータが下位４ビットであることを識別するため“Ｌ”を入れ、Ｄ_７〜Ｄ_５は“Ｈ”固定にして送信する。スレーブは受信したデータのＤ_７〜Ｄ_５は破棄して、Ｄ_４から下位４ビットと判断し、Ｄ_３〜Ｄ_０を前記８ビットのバッファの下位４ビットにセットする。このようにスレーブはマスタよりデータ３０を２回で受信することができる。

図６は第１実施形態においてマスタの発振周波数が変化した場合のスレーブのサンプリングのタイミングを示す図である。説明の簡略化のためにスレーブの発振周波数は正常であるとする。（ａ）はマスタの発振周波数が正常の場合、（ｂ）はマスタの発振周波数が
正常値より低い場合、（ｃ）はマスタの発振周波数が正常値よりも高い場合である。

スレーブのサンプリングタイミングは通信速度が４８００ｂｐｓの場合、矢印のタイミングでサンプリングを行う。スレーブにおいて実施されるスタートビットのサンプリングタイミングをＴ_{ＳＴＡＲＴ}、データビットＤ_０〜Ｄ_７のサンプリングタイミングをそれぞれＴ_０〜Ｔ_７、ストップビットのサンプリングタイミングをＴ_ＳＴＯＰとする。

図６（ａ）の場合にはデータビットＤ_０〜Ｄ_７およびストップビットの中央でサンプリングできている。図６（ｂ）の場合には、ストップビットの受信タイミングでサンプリングが行われず、データビットＤ_７でＴ_７とＴ_ＳＴＯＰのサンプリングが２回行われている。この場合Ｄ_７は“Ｈ”であるため、本来のストップビットのサンプリングではないが、スレーブではストップビットとして正常に認識される。このように送信側の発振周波数が低い場合でもＤ_４〜Ｄ_７が“Ｈ”固定であるため、受信側でストップビットのサンプリングＴ_ＳＴＯＰがずれてＤ_４の受信タイミングでサンプリングが実施されてもストップビットが正常に認識され、正常にデータ受信できる。

また図６（ｃ）の場合には、ストップビットの受信タイミングでサンプリングが行われず、アイドル状態で行われている。この場合、アイドル状態では“Ｈ”であるため、本来のストップビットのサンプリングではないが、ストップビットとして正常に認識される。

このように送信側の発振周波数が高い場合でもアイドル状態が“Ｈ”固定であるため、ストップビットのサンプリングＴ_ＳＴＯＰがずれてアイドル状態サンプリングが実施されてもストップビットが正常に認識され、正常にデータ受信できる。

受信側の発振周波数が正常で、データビットＤ_４〜Ｄ_７が“Ｈ”固定の場合、受信側で正常にデータを受信できる送信側の発振周波数の許容誤差は、±４．５％であり、前記従来の通信フォーマットの許容誤差±２．５％よりも大幅に発振周波数の誤差を許容できる。

またデータビットＤ_１〜Ｄ_７の７ビットを“Ｈ”固定にすると前記発振周波数の許容誤差は±８．９％まで拡大できる。このようにデータビットの送信する際の後方の“Ｈ”に固定するビット数を増やすと許容できる発振周波数の誤差は拡大する。

図７は第１実施形態においてスレーブが受信したデータを復元した状態を示す図である。（ａ）はデータ受信が正常だった場合、（ｂ）は通信異常により元データの下位４ビット情報を持つフレームが欠落した場合である。図８（ａ）の場合には正常にデータ受信されているため、正常にデータを復元できる。図８（ｂ）の場合には、下位４ビットの情報が含まれるフレームが欠落しているため、次に受信したデータは次の８ビットデータの上位４ビットである。このままデータ復元を行うと８ビットのバッファの下位４ビットにセットされてしまい、以降のデータが４ビット毎ずれて結合されていってしまう。そこで、上位／下位識別ビットを確認しながらデータ復元行うことで下位４ビットが欠落していることを検出できるため、バッファにセットしてあるデータを一旦破棄し、次の上位４ビットとしてバッファに再度セットすることで以降のデータを正常に復元することができる。

なお、上記第１実施形態では、Ｄ_５〜Ｄ_７を“Ｈ”に固定したが、ＣＲ発振回路のずれ量によっては“Ｈ”に固定するビット数を変えても良い。“Ｈ”に固定するビット数を増やすと発振のずれを許容する量は増加する。

また、上記第１実施形態では、スレーブを１つとしたが、スレーブが複数あっても良い。なお、上記第１実施形態では、Ｄ_５〜Ｄ_７を“Ｈ”固定としたが、図８に示すようにア
イドル状態の論理が“Ｌ”の場合には“Ｌ”に固定する。

なお、上記第１実施形態では、データビット長が８ビットであるが、データビット長は７ビットでも良い。データビット長が７ビットの場合、“Ｈ”または“Ｌ”に固定するビット長は６ビット以下とする。

なお、上記第１実施形態では、上位／下位識別ビットの上位４ビットを“Ｈ”、下位４ビットを“Ｌ”としたが、上位４ビットを“Ｌ”、下位４ビットを“Ｈ”としても良い。また、上記第１実施形態では、上位／下位識別ビットを設けているが、このビットを無くし"Ｈ"または"Ｌ"に固定するビットとしても良い。
（実施の形態２）
図９は第２実施形態の概略図である。マスタ１およびスレーブ２のそれぞれには、ＣＲ発振回路周辺の温度を検出するためのサーミスタ１４および２４が搭載されている。電圧とＧＮＤ間にサーミスタは抵抗と直列に接続され、その接続部はＣＰＵのＡＤ変換器に接続され、電圧を検出できるようになっており、電圧に応じた温度の検出が可能である。

図１０はＣＲ発振回路の温度と発振精度との関係を示した図である。この情報をテーブル化してＣＰＵ内部に保持する。

検出温度が１００℃の場合だとＣＲ発振回路の発振周波数が１０％増加するため、補正しない場合はＣＰＵの通信速度設定が４８００ｂｐｓの設定でも実際には４８４８ｂｐｓとなるため、サーミスタによりＣＲ発振回路周辺の温度を検出し、例えば１００℃を検出した場合には、通信速度の設定を４８００（ｂｐｓ）÷（１００＋１０）［％］＝４３６４ｂｐｓに設定することにより、実際の通信速度は４８００ｂｐｓとなり、正常に通信が可能となる。

また検出温度が−５０℃の場合だとＣＲ発振回路の発振周波数が５％減少するため、補正しない場合はＣＰＵの通信速度設定が４８００ｂｐｓの設定でも実際には４５６０ｂｐｓとなるため、サーミスタによりＣＲ発振回路周辺の温度を検出し、例えば１００℃を検出した場合には、通信速度の設定を４８００（ｂｐｓ）÷（１００−５）［％］＝５０５３ｂｐｓに設定することにより、実際の通信速度は４８００ｂｐｓとなり、正常に通信が可能となる。

なお、ＣＲ発振回路、温度検出素子はＣＰＵ内部にあっても良い。

以上のように本発明のシリアル通信装置は、回路が安価にできるため、回路を搭載し、通信を行うモータ等の用途にも適用できる。

１ マスタ
２ スレーブ
１１、２１ ＣＰＵ
１２、２２ ＣＲ発振回路
１３、２３ バッファ
１４、２４ サーミスタ
１５、２５ 発振回路
３０ データ

Claims (5)

1. 通信線または無線によって他の通信装置と調歩同期式にてシリアルデータを送信する通信用の回路を備えたシリアル通信装置であって、
   前記シリアルデータは、
   上位識別ビットと、前記上位識別ビットの直後に配列され論理値を固定された第１の固定ビット群と、前記第１の固定ビット群の論理値と等しい第１のストップビットとを含む第１のシリアルデータと、
   前記上位識別ビットと異なる論理値をとる下位識別ビットと、前記下位識別ビットの直後に配列され論理値を固定された第２の固定ビット群と、前記第２の固定ビット群の論理値と等しい第２のストップビットとを含む第２のシリアルデータと、
   を有するシリアル通信装置。
2. 通信線または無線によって他の通信装置と調歩同期式にてシリアルデータとして受信データを受信する通信用の回路を備えたシリアル通信装置であって、
   前記シリアルデータは、
   上位識別ビットと、前記上位識別ビットの直後に配列され論理値を固定された第１の固定ビット群と、前記第１の固定ビット群の論理値と等しい第１のストップビットとを含む第１のシリアルデータと、
   前記上位識別ビットと異なる論理値をとる下位識別ビットと、前記下位識別ビットの直後に配列され論理値を固定された第２の固定ビット群と、前記第２の固定ビット群の論理値と等しい第２のストップビットとを含む第２のシリアルデータと、
   を有し、
   前記上位識別ビットおよび前記下位識別ビットの論理値に基づいて前記受信データを復元するシリアル通信装置。
3. 前記通信用の回路は、送信データを送信し、
   前記送信データは、上位データと下位データとに分けられて前記シリアルデータとして送信され、
   前記第１のシリアルデータは、前記上位識別ビットの直前に配列され前記上位データを格納された第１のデータ格納ビット群をさらに含み、
   前記第２のシリアルデータは、前記下位識別ビットの直前に配列され前記下位データを格納された第２のデータ格納ビット群をさらに含む、
   請求項１記載のシリアル通信装置。
4. 前記受信データは、上位データと下位データとに分けられて受信され、
   前記第１のシリアルデータは、前記上位識別ビットの直前に配列され前記上位データを格納された第１のデータ格納ビット群をさらに含み、
   前記第２のシリアルデータは、前記下位識別ビットの直前に配列され前記下位データを格納された第２のデータ格納ビット群をさらに含み、
   前記第１のデータ格納ビット群と前記第２のデータ格納ビット群とをセットされるバッファをさらに備える請求項２記載のシリアル通信装置。
5. 前記第１のシリアルデータと前記第２のシリアルデータとの間に、前記第１の固定ビット群および前記第２の固定ビット群と等しい論理値をとるアイドル状態を有し、
   前記第１の固定ビット群の全ての論理値と前記第２の固定ビット群の全ての論理値とは、前記アイドル状態と等しい値で固定されている請求項３または請求項４に記載のシリアル通信装置。