KR20210086274A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210086274A
KR20210086274A KR1020190180094A KR20190180094A KR20210086274A KR 20210086274 A KR20210086274 A KR 20210086274A KR 1020190180094 A KR1020190180094 A KR 1020190180094A KR 20190180094 A KR20190180094 A KR 20190180094A KR 20210086274 A KR20210086274 A KR 20210086274A
Authority
KR
South Korea
Prior art keywords
layer
buffer
thin film
film transistor
metal pattern
Prior art date
Application number
KR1020190180094A
Other languages
English (en)
Inventor
조성필
손경모
노상순
신동채
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190180094A priority Critical patent/KR20210086274A/ko
Publication of KR20210086274A publication Critical patent/KR20210086274A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L51/52—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details

Abstract

본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상에 배치되며 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층, 제2 버퍼 하부층 상에 배치되며 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층, 및 제2 버퍼 상부층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.

Description

표시 장치{Display apparatus}
본 명세서는 표시 장치에 관한 것으로, 더욱 상세하게는, 동일 기판에서 서로 다른 반도체를 포함한 구동 박막트랜지스터와 스위칭 박막트랜지스터를 포함하는 표시 장치에 관한 것이다.
표시장치(Display device)는 TV, 노트북, 태블릿 및 휴대폰 등과 같은 다양한 전자기기에 적용되고 있으며, 표시장치의 박형화, 경량화 및 저소비전력화 등을 구현하기 위한 다양한 연구들이 계속해서 진행되고 있다.
표시장치의 예로서는 액정표시장치(Liquid Crystal Display device: LCD), 전계발광표시장치(Electroluminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
그리고, 이러한 표시장치들은 상호 대향하여 합착된 한 쌍의 기판과 이들 사이에 배치된 편광물질 또는 발광물질을 포함하여 구성되며, 한 쌍의 기판 중 적어도 하나는 영상이 표시되는 표시영역에 복수의 화소영역을 정의하고, 각 화소영역마다 적어도 하나의 박막트랜지스터(Thin Film Transistor)가 배치된 박막트랜지스터 어레이 기판을 포함한다.
예시적으로, 표시 장치의 박막트랜지스터 어레이 기판은, 각 화소영역마다 발광소자에 구동전류를 공급하는 구동 박막트랜지스터 및 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터를 포함한다.
한편, 이러한 표시 장치의 박막트랜지스터 어레이 기판에 있어서, 구동 박막트랜지스터는 계조 표현에 유리하도록 설계되어야 하며, 스위칭 박막트랜지스터는 온/오프 율(On/Off Ratio)이 양호하도록 설계되어야 한다. 이것은 구동 박막트랜지스터는 전압 변화량에 대한 전류 변화량이 적을수록 계조 표현에 유리하고, 스위칭 박막트랜지스터는 온-오프(On-Off)가 빨라야 하기 때문이다.
그런데, 표시 장치에 있어서, 동일 기판에 구현된 동일한 반도체 물질을 포함한 구동 박막트랜지스터와 스위칭 박막트랜지스터는 동일한 특성을 가지게 된다. 따라서, 박막트랜지스터 어레이 기판 구조 및 이를 포함하는 표시 장치의 구조로는 박막 트랜지스터의 특성에 따라, 구동 박막트랜지스터와 스위칭 박막 트랜지스터의 특성을 다르게 설계하는 것이 불가능하다.
또한, 동일한 사이즈의 표시 영역에서 고해상도가 요구되고 있으므로, 하나의 영상이 표시되는 표시 영역에 각 화소 영역은 점점 더 줄어들고 있다. 이와 같이, 작아진 각 화소 영역에 복수의 트랜지스터 및 스토리지 커패시터를 설계하기에는 어려움이 있다.
본 명세서는 동일 기판에서 서로 다른 반도체 물질을 포함한 제1 박막 트랜지스터와 제2 박막 트랜지스터를 형성한 구조의 표시 장치를 제공하는 것이다.
또한, 본 명세서는 고해상도의 표시 장치에서, 각 화소 영역에는 제1 반도체를 포함한 제1 박막 트랜지스터 및 제1 반도체와 다른 제2 반도체를 포함한 제2 박막 트랜지스터가 배치된다. 그리고, 절연층을 사이에 두고 제1 박막 트랜지스터의 제1 게이트 전극과 중첩하도록 제1 금속패턴이 배치되어 스토리지 커패시터를 형성함으로써, 고해상도의 표시 장치를 제공하는 것이다.
고해상도를 가지는 표시 장치에서 각각의 화소 영역은 매우 협소한 공간을 가지게 된다. 상기와 같이 한정된 공간에 다수의 트랜지스터를 형성하기 위하여 많은 금속 배선 또는 패턴들이 동일한 층에 형성된다. 따라서, 제2 박막 트랜지스터의 제2 액티브층과 중첩하는 제2 금속 패턴의 폭을 설계함에 있어 제한 사항이 따르게 된다. 따라서, 제2 금속 패턴의 폭이 제2 액티브층의 폭보다 작게 설계가 되는 경우, 제2 금속 패턴의 한쪽 끝단이 제2 액티브층의 일측 끝단보다 안쪽으로 위치할 수 있다. 그리고, 제2 금속 패턴 상에 배치되는 제2 버퍼층은 제2 금속 패턴의 양측 끝단에서 단차부가 발생하게 된다. 그리고, 제2 금속 패턴의 폭보다 큰 제2 액티브층의 일측 끝단은 제2 버퍼층의 단차부에 배치될 수 있다. 그리고, 단차부에 위치하는 제2 액티브층에 단선이 발생할 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는, 고해상도의 표시 장치에서 레이 아웃(Lay out) 제한과 같은 설계 제약으로 인하여, 제2 금속 패턴 상부에 발생된 단차 영역을 제거하는 것이다.
본 명세서가 해결하고자 하는 과제들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 명세서의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 실시예에 따른 목적들 및 장점들은 청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상에 있는 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상에 배치되며 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층, 제2 버퍼 하부층 상에 배치되며 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층, 및 제2 버퍼 상부층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상에 있는 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 층간 절연층을 사이에 두고서 제1 게이트 전극과 중첩하는 제1 금속 패턴, 제1 금속 패턴 상에 배치되며 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼층, 및 제2 버퍼층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 동일한 기판 상에 제1 반도체를 포함한 제1 박막 트랜지스터 및 제1 반도체와 다른 제2 반도체를 포함한 제2 박막 트랜지스터가 배치된다. 그리고, 절연층을 사이에 두고 제1 박막 트랜지스터의 제1 게이트 전극과 중첩하도록 제1 금속패턴이 배치되어 스토리지 커패시터를 형성한다. 따라서, 본 명세서는 고해상도의 표시 장치를 설계함에 있어서, 줄어든 각 화소 영역의 크기에 복수의 박막 트랜지스터 및 스토리지 커패시터를 형성할 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 화학적-기계적 연마 (CMP) 공정을 통하여 제2 버퍼층의 상부면을 평탄화할 수 있으므로, 제2 금속 패턴 상부에 발생된 단차 영역을 제거할 수 있다. 따라서, 고해상도 모델의 표시 장치에서, 각 화소 영역의 설계 마진을 확보할 수 있다. 그리고, 제2 버퍼층 하부에 금속 전극 또는 패턴에 의해 발생된 단차 영역을 제거함으로써, 제2 버퍼층 상부에 형성되는 제2 액티브층의 단선을 방지할 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 4a 내지 도 4d는 도 3에 도시된 표시 장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
전술한 목적들, 특징들 및 효과는 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서에 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예들을 설명한다.
본 명세서의 표시 장치는 유기 발광 표시 장치(OLED) 또는 퀀텀닷 발광 표시 장치(QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display Apparatus)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD)에도 적용될 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 도시한 단면도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 보조전극(160), 제1 전극(170), 뱅크(180), 발광구조물(200), 제2 전극(210), 봉지부(220), 제1 박막 트랜지스터(320), 제2 박막 트랜지스터(330), 제1 금속 패턴(510), 및 제2 금속 패턴(520)을 포함할 수 있다.
도 1에 도시된 바와 같이, 동일한 기판(110) 상에 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)가 형성될 수 있다. 그리고, 제1 박막 트랜지스터(320)은 폴리 실리콘을 포함할 수 있다. 또한, 제2 박막 트랜지스터(330)는 산화물 반도체를 포함할 수 있다.
폴리 실리콘(Poly-Si)을 포함한 제1 박막 트랜지스터(320)는 제1 전극(170)과 전기적으로 연결되어 발광소자(Light Emitting Element: LEE)에 전류를 공급하기 위한 구동 박막 트랜지스터(Driving TFT)일 수 있다. 그리고, 산화물 반도체를 포함한 제2 박막 트랜지스터(330)는 구동 박막 트랜지스터인 제1 박막 트랜지스터(320)의 동작을 제어하는 스위칭 박막 트랜지스터(Switching TFT)일 수 있다. 하지만, 이에 한정되지는 않으며, 폴리 실리콘(Poly-Si)을 포함한 제1 박막 트랜지스터(320)는 스위칭 박막 트랜지스터일 수 있다. 그리고, 산화물 반도체를 포함한 제2 박막 트랜지스터(330)는 구동 박막 트랜지스터일 수 있다.
제1 박막 트랜지스터(320)는 네거티브-타입 트랜지스터(n-type TFT) 또는 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 그리고, 제2 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 예를 들면, 폴리 실리콘을 포함하는 제1 박막 트랜지스터(320)은 포지티브-타입 트랜지스터(p-type TFT)로 구성될 수 있다. 또한, 산화물 반도체를 포함하는 제2 박막 트랜지스터(330)는 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다. 다른 예로는, 폴리 실리콘을 포함하는 제1 박막 트랜지스터(320) 및 산화물 반도체를 포함하는 제2 박막 트랜지스터(330)이 네거티브-타입 트랜지스터(n-type TFT)로 구성될 수 있다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
기판(110)이 폴리이미드(PI)로 이루어지는 경우, 수분성분이 폴리이미드(PI)로 이루어진 기판(110)을 뚫고 제1 박막트랜지스터(320) 또는 발광 구조물(200)까지 투습이 진행되어 표시 장치(100)의 성능을 저하시킬 수 있다. 본 명세서의 실시예에 따른 표시 장치(100)는 투습에 의한 표시 장치(100)의 성능이 저하되는 것을 방지하기 위해 2중 폴리이미드(PI)로 구성할 수 있다. 그리고, 2개의 폴리이미드(PI)사이에 무기막을 형성해줌으로써, 수분성분이 하부의 폴리이미드(PI)를 뚫고 지나가는 것을 차단하여 표시 장치의 신뢰성을 향상시킬 수 있다. 무기막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다.
또한, 2개의 폴리이미드(PI)사이에 무기막을 형성하는 경우, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하가 백 바이어스(Back Bias)를 형성하여 제1 박막 트랜지스터(320) 또는 제2 박막 트랜지스터(330)에 영향을 줄 수 있다. 따라서, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 별도의 금속층을 형성할 필요가 있다. 하지만, 본 명세서의 실시예에 따른 표시 장치(100)는 2개의 폴리이미드(PI)사이에 무기막을 형성함으로써, 하부에 배치된 폴리이미드(PI)에 차지(charge)된 전하를 차단하여 제품의 신뢰성을 향상시킬 수 있다. 그리고, 폴리이미드(PI)에 차지(charge)된 전하를 차단하기 위하여 금속층을 형성하는 공정을 생략할 수 있으므로, 공정을 단순화하고 생산단가를 절감할 수 있다.
제1 버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 제1 버퍼층(111)은 제1 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단할 수 있다. 그리고, 제1 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
본 명세서의 실시예에 따르면, 제1 버퍼층(111)은 이산화 규소(SiO2)와 질화 실리콘(SiNx)이 교번으로 형성된 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(320) 는 제1 버퍼층(111) 상에 배치될 수 있다.
제1 박막 트랜지스터(320)는 제1 액티브층(321), 제1 게이트 전극(324), 제1 소스 전극(322), 및 제1 드레인 전극(323)을 포함할 수 있다. 이에 한정하지 않고, 제1 소스 전극(322)이 드레인 전극이 될 수 있으며, 제1 드레인 전극(323)이 소스 전극이 될 수 있다.
제1 버퍼층(111) 상에는 제1 박막 트랜지스터(320)의 제1 액티브층(321)이 배치될 수 있다.
제1 액티브층(321)은 폴리 실리콘(Poly-Silicon)을 포함할 수 있다. 예를 들면, 제1 액티브층(321)은 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 따라서, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX) 등에 적용될 수 있다. 본 명세서의 실시예에 따른 표시 장치에서, 폴리 실리콘은 구동 박막 트랜지스터의 액티브층으로 적용될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 폴리 실리콘은 스위칭 박막 트랜지스터의 액티브층으로 적용될 수도 있다. 본 명세서의 실시예에 따르면, 폴리 실리콘을 포함하는 제1 박막 트랜지스터(320)는 발광 소자(Light Emitting Element: LEE)에 구동 전류를 공급하기 위한 구동 박막트랜지스터 일수 있다. 그러나, 이에 한정되지는 않으며, 폴리 실리콘을 포함하는 제1 박막 트랜지스터(320)는 구동 박막 트랜지스터의 동작을 제어하기 위한 스위칭 박막 트랜시터일 수 도 있다.
제1 버퍼층(111) 상에는 제1 박막 트랜지스터(320)의 제1 액티브층(321)이 형성될 수 있다. 제1 액티브층(321)은 폴리 실리콘(Poly-Si)을 포함할 수 있다. 예를 들면, 제1 액티브층(321)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
제1 액티브층(321)은 제1 박막 트랜지스터(320)의 구동 시 채널이 형성되는 제1 채널 영역(321a), 제1 채널 영역(321a) 일 측의 제1 소스 영역(321b), 및 제1 채널 영역(321a) 다른 측의 제1 드레인 영역(321c)을 포함할 수 있다. 제1 소스 영역(321b)은 제1 소스 전극(322)과 연결된 제1 액티브층(321)의 부분이며, 제1 드레인 영역(321c)은 제1 드레인 전극(323)과 연결된 제1 액티브층(321)의 부분일 수 있다. 제1 소스 영역(321b) 및 제1 드레인 영역(321c)은 제1 액티브층(321)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(321b) 및 제1 드레인 영역(321c)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(321a)은 이온 도핑되지 않은 폴리 실리콘 물질로 남겨진 부분일 수 있다. 제1 박막 트랜지스터(320)의 제1 액티브층(321) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각이 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)이 배치될 수 있다.
제1 게이트 전극(314)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 전극(324)은 2중층으로 이루어질 수 있다. 제1 게이트 전극(324)이 2중층으로 이루어진 경우, 제1 게이트 전극(324)의 상부 금속층 또는 하부 금속층은 제1 박막 트랜지스터(320)의 제1 액티브층(321)으로 수소가 확산되는 것을 방지하기 위하여 티타늄(Ti), 티타늄 질화물(TiNx)로 형성될 수 있다. 예를 들면, 제1 게이트 전극(324)은 상부 금속층은 몰리브덴(Mo) 또는 알루미늄(Al)으로 구성되고, 하부 금속층은 티타늄(Ti) 또는 티타늄 질화물(TiNx)로 구성된 2중층으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 게이트 전극(324)의 하부 금속층과 제1 게이트 절연층(112) 사이에 산화 티타늄막(TiOx)을 더 포함할 수 있다. 따라서, 제1 게이트 전극(324)은 산화 티타늄막(TiOx), 티타늄(Ti), 및 몰리브덴(Mo)이 순서대로 적층된 3중층으로도 형성될 수 있다.
제1 게이트 절연층(112) 및 제1 게이트 전극(324) 상에 제1 층간 절연층(113)이 배치될 수 있다.
제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으며, 이에 한정되는 것은 아니다. 제1 층간 절연층(113)에는 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제1 층간 절연층(113) 상에 제1 금속 패턴(510) 및 제2 금속 패턴(520)이 배치될 수 있다. 제1 금속 패턴(510) 및 제2 금속 패턴(520)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 금속 패턴(510)은 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)과 중첩하여, 스토리지 커패시터를 형성할 수 있다. 이와 같이, 스토리지 커패시터를 형성하기 위하여 제1 게이트 전극(324)을 커패시터 전극으로 사용할 수 있다. 그리고, 제1 금속 패턴(510)이 제1 층간 절연층(113)을 사이에 두고서 제1 게이트 전극(324)과 중첩하도록 형성할 수 있다. 이때 제1 금속 패턴(510)은 제1 게이트 전극(324)과 함께 커패시터 전극으로 사용될 수 있다.
스토리지 커패시터를 형성하기 위하여, 제1 박막 트랜지스터(320)와 인접한 별도의 영역에 커패시터 전극을 형성하지 않는다. 본 명세서에 따른 실시예에 의하면, 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)과 중첩하도록 제1 금속 패턴(510)을 배치하여, 한정된 화소 영역의 공간에서 커패시터 전극을 효율적으로 형성할 수 있다. 따라서, 고해상도를 요구하는 표시 장치에 있어서, 매우 한정적인 화소 영역의 공간에 효율적으로 설계를 할 수 있다.
또한, 제1 금속 패턴(510)을 제1 액티브층(321)과 중첩하는 제1 게이트 전극(324)과 중첩하도록 배치함으로써, 제1 금속 패턴(510) 또한 제1 액티브층(321)과 중첩할 수 있다. 예를 들면, 제1 금속 패턴(510)은 제1 액티브층(321)의 제1 채널 영역(321a)과 중첩할 수 있다. 따라서, 제1 금속 패턴(510)은 산화물 반도체를 포함하는 제3 박막 트랜지스터(330)의 형성을 위한 제조 공정에서 발생되는 수소(H) 가 제1 박막 트랜지스터(320)의 제1 액티브층(321)으로 확산되는 것으로 방지할 수 있다. 또는, 제1 게이트 전극(324)에 배치되는 절연층들로부터 발생되는 수소(H)가 제1 액티브층(321)의 제1 채널 영역(321a)으로 확산되는 것을 방지할 수 있다.
그리고, 제2 금속 패턴(520)은 제2 박막 트랜지스터(330)의 제2 액티브층(331)과 중첩할 수 있다. 제2 금속 패턴(520)은 외부 광이 기판(110)을 통과하여 제2 액티브층(331)의 제2 채널 영역(331a)에 도달하지 않도록 차단해줄 수 있다. 따라서, 제2 금속 패턴(520)은 제2 액티브층(331)의 제2 채널 영역(331a)과 중첩하도록 배치된다. 그리고, 제2 금속 패턴(520)의 폭은 제2 채널 영역(331a)의 폭보다 크게 형성될 수 있다.
제1 금속 패턴(510) 및 제2 금속 패턴(520) 상에 제2 버퍼층(114)이 형성될 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 도 9에서는, 제2 버퍼층(114)이 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층으로 표현되어 있으나, 이에 한정되지는 않는다. 도 1에서 도시된 바와 같이, 제2 버퍼층(114)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 적층된 다중층으로도 형성될 수 있다. 제2 버퍼층(114)에는 제1 박막 트랜지스터(320)의 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제2 버퍼층(114) 상에는 제2 박막 트랜지스터(330)의 제2 액티브층(331)이 배치될 수 있다. 제2 박막 트랜지스터(330)는 제2 액티브층(331), 제2 게이트 절연층(115), 제2 게이트 전극(334), 제2 소스 전극(332), 및 제2 드레인 전극(333)을 포함할 수 있다. 다른 예로는, 제2 소스 전극(332)이 드레인 전극이 될 수 있으며, 제2 드레인 전극(333)이 소스 전극이 될 수 있다.
제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 폴리 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못한다. 이에 따라, 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 예를 들면, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작아 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합할 수 있다.
도 1을 참조하면, 제2 박막 트랜지스터(330)는 표시장치(100)의 스위칭 박막 트랜지스터로 사용된다. 제2 액티브층(331)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 금속 산화물로 이루어질 수 있다. 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않는다. 예를 들면, IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 금속 산화물로 형성될 수도 있다.
제2 액티브층(321)은 구동 시 채널이 형성되는 제2 채널영역(331a), 제2 채널영역(331a)의 양 측의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)을 포함할 수 있다.
제2 액티브층(331)의 제2 채널영역(331a)은 제2 게이트 전극(334)과 중첩하여 배치될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 게이트 전극(334)과 제2 액티브층(331)의 제2 채널영역(331a) 사이에 배치될 수 있다. 따라서, 제2 게이트 절연층(115)을 사이에 두고, 제2 게이트 전극(334)과 제2 액티브층(331)의 제2 채널영역(331a)이 중첩하도록 배치될 수 있다.
예를 들면, 포토레지스트 패턴(PR)을 마스크로 절연물질층 및 금속물질층을 식각함에 따라 제2 게이트 절연층(115)과 제2 게이트 전극(334)은 동일한 패턴으로 형성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브층(331) 상에 배치될 수 있다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브층(331)의 제2 채널영역(331a)과 중첩되도록 패터닝될 수 있다.
그리고, 제2 게이트 전극(334)은 제2 게이트 절연층(115) 상에 배치될 수 있다. 제2 게이트 전극(334)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 게이트 전극(334)은 제2 액티브층(331) 및 제2 게이트 절연층(115)과 중첩되도록 패터닝될 수 있다. 제2 게이트 전극(334)은 제2 액티브층(331)의 제2 채널영역(331a)과 중첩되도록 패터닝될 수 있다. 또한, 제2 게이트 절연층(115)은 제2 액티브층(331)의 제2 채널영역(331a)과 중첩되도록 패터닝될 수 있다. 따라서, 제2 게이트 전극(334) 및 제2 게이트 절연층(115)은 제2 액티브층(331)의 제2 채널영역(331a)과 중첩할 수 있다.
제2 층간 절연층(116)은 제2 버퍼층(114), 제2 액티브층(331), 제2 게이트 전극(334) 상에 배치될 수 있다. 제2 층간 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 층간 절연층(116)에는 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)을 노출하기 위한 컨택홀이 형성될 수 있다.
제2 층간 절연층(116) 상에는 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제2 드레인 전극(323), 그리고 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)이 배치될 수 있다.
제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 박막 트랜지스터(320)의 제1 액티브층(321)과 연결될 수 있다. 따라서, 제1 박막 트랜지스터(320)의 제1 소스 전극(322)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 액티브층(321)의 제1 소스 영역(321b)과 연결될 수 있다. 그리고, 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)은 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 액티브층(321)의 제1 드레인 영역(321c)과 연결될 수 있다.
제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제2 박막 트랜지스터(330)의 제2 액티브층(331)과 연결될 수 있다. 따라서, 제2 박막 트랜지스터(330)의 제2 소스 전극(332)은 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제2 액티브층(331)의 제2 소스 영역(331b)과 연결될 수 있다. 그리고, 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)은 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제2 액티브층(331)의 제2 드레인 영역(331c)과 연결될 수 있다.
제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 그리고 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 한번의 포토 리소그래피 공정에 의해 형성될 수 있다. 따라서, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 제2 드레인 전극(333)은 동일한 물질일 수 있다. 그리고, 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 그리고 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(310)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 그리고 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다.
제1 박막 트래지스터(320)의 제1 드레인 전극(323)은 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)과 서로 연결된 일체형으로 형성될 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제1 박막 트래지스터(320)의 제1 드레인 전극(323)은 제2 박막 트랜지스터(330)의 제2 소스 전극(332)과 서로 연결된 일체형으로 형성될 수도 있다.
제1 평탄화층(117)은 제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 제2 드레인 전극(333), 제2 층간 절연층(116) 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 제1 평탄화층(117)에는 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)을 노출시키기 위한 컨택홀이 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 제1 평탄화층(117)에는 제1 박막 트랜지스터(320)의 제1 소스 전극(322)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화층(117)은 제1 박막 트랜지스터(320), 및 제1 박막 트랜지스터(330)의 상에 적층된 절연층의 상부면을 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 제1 평탄화층(117)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
보조전극(160)은 제1 평탄화층(117) 상에 배치될 수 있다. 그리고, 보조전극(160)은 제1 평탄화층(117)의 컨택홀을 통하여 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)과 연결될 수 있다. 보조전극(160)은 제1 박막 트랜지스터(320)과 제1 전극(170)을 전기적으로 연결할 수 있다. 보조전극(160)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 보조전극(160)은 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323)과 동일한 물질로 형성될 수 있다.
제2 평탄화층(118)은 보조전극(160) 및 제1 평탄화층(117) 상에 배치될 수 있다. 그리고, 도 1에 도시된 바와 같이, 제2 평탄화층(118)에는 보조전극(160)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(118)은 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)의 상부를 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 제2 평탄화층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
제2 평탄화층(118) 상에 발광소자(Light Emitting Element: LEE)가 배치될 수 있다. 발광 소자(LEE)는 제1 전극(170), 발광 구조물 (200), 및 제2 전극(210)을 포함할 수 있다.
도 1을 참조하면, 제1 전극(170)은 제2 평탄화층(118) 상에 배치될 수 있다. 제1 전극(170)은 제2 평탄화층(118)에 형성된 컨택홀을 통하여 보조전극(160)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(170)은 제2 평탄화층(118)에 형성된 컨택홀을 통하여 보조전극(160)과 연결됨으로써, 제1 박막 트랜지스터(320)와 전기적으로 연결될 수 있다. 제1 전극(170)과 연결된 제1 박막 트랜지스터(320)는 구동 박막 트랜지스터일 수 있다.
제1 전극(170)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단일층 또는 다중층 구조로 이루어질 수 있다. 예를 들어, 제1 전극 전극(170)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 예를 들면, 투명 도전막 및 불투명 도전막이 순차적으로 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 상부 발광(Top Emission)표시 장치이므로, 제1 전극(170)은 애노드 전극일 수 있다. 표시 장치(100)가 하부 발광(Bottom Emission)인 경우에는 제2 평탄화층(118) 상에 배치된 제1 전극(170)은 캐소드 전극일 수 있다.
제1 전극(170) 및 제2 평탄화층(118) 상에는 뱅크(180)가 배치될 수 있다. 뱅크(180)에는 제1 전극(170)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(180)는 표시 장치(100)의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크(180) 상에는 스페이서가 더 배치될 수 있다. 그리고, 제1 전극(170)상에는 발광층을 포함하는 발광 구조물(200)이 더 배치될 수 있다.
발광 구조물(200)은 제1 전극(170) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 형성될 수 있다. 이외에도 발광 구조물(200)은 전하 생성층을 사이에 두고 제1 및 제2 발광 구조물을 구성할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 이 발광 구조물(200)에서 생성된 백색광은 발광 구조물(220) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광 구조물(220)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 구조물(200)은 적색광을, 녹색(G) 서브 화소의 발광 구조물(200)은 녹색광을, 청색(B) 서브 화소의 발광 구조물(200)은 청색광을 생성할 수도 있다.
발광 구조물(200) 상에는 제2 전극(210)이 더 배치될 수 있다. 제2 전극(210)은 발광 구조물(200)을 사이에 두고 제1 전극(170)과 대향하도록 발광 구조물(200) 상에 배치될 수 있다. 본 명세서의 실시예에 따른 표시 장치(100)에서 제2 전극(210)은 캐소드 전극일 수 있다.
제2 전극(210) 상에는 수분 침투를 억제하는 봉지부(220)가 더 배치될 수 있다. 봉지부(220)는 제1 무기 봉지층(220a), 제2 유기 봉지층(220b), 및 제3 무기 봉지층(220c)을 포함할 수 있다. 봉지부(220)의 제1 무기 봉지층(220a)은 제2 전극(210) 상에 배치될 수 있다. 그리고, 제2 유기 봉지층(220b)은 제1 무기 봉지층(220a) 상에 배치될 수 있다. 또한, 제3 무기 봉지층(220c)은 제2 유기 봉지층(220b) 상에 배치될 수 있다. 봉지부(220)의 제1 무기 봉지층(220a) 및 제3 무기 봉지층(220c)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지부(220)의 제2 유기 봉지층(220b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도 이다. 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 제1 보조전극(160), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)은 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 2의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(320)의 제1 액티브층(321)은 폴리 실리콘 물질로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다. 그리고, 제2 박막 트랜지스터(330)는 스위칭 박막 트랜지스터로 사용되며, 제1 박막 트랜지스터(320)는 제1 전극(170)과 연결되어 구동 박막 트랜지스터로 사용될 수 있다.
도 2에 도시된 바와 같이, 제1 금속 패턴(510) 및 제2 금속 패턴(520) 상에 제2 버퍼층(114)이 형성될 수 있다. 제2 버퍼층(114)의 상부면은 화학적-기계적 연마 (Chemical-Mechanical Polishing) 공정에 의하여 평탄화될 수 있다. 따라서, 제2 버퍼층(114)의 하부면은 굴곡면을 가지나, 제2 버퍼층(114)의 상부면은 평탄화된 면을 가질 수 있다.
고해상도를 가지는 표시 장치(100)의 각각의 화소 영역은 매우 협소한 공간을 가지게 된다. 상기와 같이 한정된 공간의 다수의 트랜지스터를 형성하기 위하여 많은 금속 배선 또는 패턴들이 동일한 층에 형성하게 된다. 따라서, 도 1과 같이, 제2 박막 트랜지스터(330)의 제2 액티브층(331)과 중첩하는 제2 금속 패턴(520)의 폭을 설계함에 있어 제한 사항이 따르게 된다. 따라서, 제2 금속 패턴(520)의 폭이 제2 액티브층(331)의 폭보다 작게 설계될 수 있다.
이러한 경우, 제2 금속 패턴(520)의 일측 끝단이 제2 액티브층(331)의 일측의 끝단보다 안쪽으로 위치할 수 있다. 예를 들면, 수직 방향을 기준선으로 하였을 때, 제2 금속 패턴(520)의 일측 끝단은 제2 소스 전극(332)과 접하는 제2 액티브층(331)의 제2 소스 영역(331b)의 끝단보다 안쪽에 위치할 수 있다. 그리고, 제2 금속 패턴(520) 상에 배치되는 제2 버퍼층(114)은 제2 금속 패턴(520)의 양측 끝단에서 단차부가 발생하게 된다. 그리고, 제2 금속 패턴(520)의 폭 보다 큰 제2 액티브층(331)의 일측 끝단은 제2 버퍼층(114)의 단차부에 배치될 수 있다. 그리고, 단차부에 위치하는 제2 액티브층(331)에 단선이 발생할 수 있다.
이러한 제2 액티브층(331)의 단선을 개선하기 위하여, 제2 금속 패턴(520)의 폭을 제2 액티브층(331)의 폭보다 크게 설계할 수 있다. 그러나, 고해상도의 표시 장치에서 제2 금속 패턴(520)의 폭을 증가하기에는, 설계 제약이 따를 수 있다. 본 명세서의 다른 실시예에 따른 표시 장치는, 고해상도의 표시 장치에서 레이 아웃(Lay out) 제한과 같은 설계 제약으로 인하여, 발생된 단차 영역에 액티브 층이 형성되는 경우에 화학적-기계적 연마 (Chemical-Mechanical Polishing) 공정을 적용하여 개선할 수 있다.
본 명세서에서 고해상도란, QHD (Quad High Definition: 2560 * 1440)이상의 해상도를 말한다.
도 2에 도시된 바와 같이, 화학적-기계적 연마 (Chemical-Mechanical Polishing) 공정에 의하여, 제2 버퍼층(114)의 상부면은 제2 버퍼층(114) 하부면에 위치한 금속 전극 또는 패턴에 영향을 받지 않고 평탄화될 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 형성될 수 있다. 화학적-기계적 연마 (Chemical-Mechanical Polishing) 공정을 통하여 제2 버퍼층(114)의 상부면이 평탄화됨으로써, 제1 금속 패턴(510)의 상부면에서 제2 버퍼층(114)의 상부면까지의 최단 거리는 제2 금속 패턴(520)의 상부면에서 제2 버퍼층(114)의 상부면까지의 최단 거리보다 작을 수 있다.
화학적-기계적 연마 (CMP) 공정을 통하여 제2 버퍼층(114)의 상부면을 평탄화 하여, 제2 버퍼층(114)의 금속 전극 또는 패턴의 두께를 상향하여 구성할 수 있는 이점이 있을 수 있다. 예를 들면, 제2 금속 패턴(520), 제1 금속 패턴(510), 제1 게이트 전극(324), 제1 소스 전극(322), 및 제1 드레인 전극(323)과 같은 금속 전극 또는 패턴의 두께에 대한 설계 마진(Margin)을 개선할 수 있다.
화학적-기계적 연마 (Chemical-Mechanical Polishing)는, 고 평탄화 기술로서 화학적 작용과 기계적 작용을 이용하여 단차부를 제거하여 평탄화하는 연마 공정이다. 따라서, 슬러리(slurry)를 공급하며 패드(Pad)를 단차부에 접촉시켜 압력을 가하면서 단차부를 제거하여 평탄화할 수 있다.
도 3은 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도 이다. 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 제1 보조전극(160), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)은 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 3의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 3을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(320)의 제1 액티브층(321)은 폴리 실리콘 물질로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다. 그리고, 제2 박막 트랜지스터(330)은 스위칭 박막 트랜지스터로 사용되며, 제1 박막 트랜지스터(320)는 제1 전극(170)과 연결되어 구동 박막 트랜지스터로 사용될 수 있다.
도 3에 도시된 바와 같이, 제1 금속 패턴(510) 및 제2 금속 패턴(520) 상에 제2 버퍼층(114)이 형성될 수 있다. 그리고, 제2 버퍼층(114)은 제2 버퍼 하부층(114a) 및 제2 버퍼 상부층(114b)을 포함할 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면은 화학적-기계적 연마(CMP) 공정에 의하여 평탄화될 수 있다. 따라서, 제2 버퍼 하부층(114a)의 하부면은 굴곡면을 가지나, 제2 버퍼 하부층(114a)의 상부면은 평탄화된 면을 가질 수 있다. 또한, 제2 버퍼 상부층(114b)의 상부면 및 하부면은 모두 평탄한 면을 가질 수 있다.
제2 버퍼 하부층(114a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 형성될 수 있다. 화학적-기계적 연마(CMP) 공정을 통하여 제2 버퍼 하부층(114a)의 상부면이 평탄화됨으로써, 제1 금속 패턴(510)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리는 제2 금속 패턴(520)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리보다 작을 수 있다. 또한, 제2 버퍼 상부층(114b)은 산화 실리콘(SiOx)의 단일층으로 형성될 수 있다.
화학적-기계적 연마(CMP) 공정에 사용된 화학물이 제2 버퍼 하부층(114a)의 상부면에 잔존해 있을 수 있다. 세정 공정에 의해서도 화학물이 완전히 제거되지 않고서 제2 버퍼 하부층(114a)에 남아 있을 수 있다. 이때, 제2 버퍼 하부층(114a)의 상부면에 제2 박막 트랜지스터(330)의 제2 액티브층(331)을 형성하게 된다면, 제2 박막 트랜지스터(330)의 특성이 저하될 수 있다. 또한, 제2 버퍼 하부층(114a)의 상부 표면은 화학적-기계적 연마(CMP) 공정에 사용된 화학물에 의하여 손상이 발생할 수도 있다. 이때, 제2 버퍼 하부층(114a)의 상부면에 제2 박막 트랜지스터(330)의 제2 액티브층(331)을 형성하게 된다면, 제2 박막 트랜지스터(330)의 특성이 저하될 수 있다.
따라서, 화학적-기계적 연마(CMP) 공정을 통하여 평탄화된 제2 버퍼 하부층(114a)의 상부면에 제2 버퍼 상부층(114a)을 형성한 후, 제2 박막 트랜지스터(330)의 제2 액티브층(331)을 형성하여 제2 박막 트랜지스터(330)의 특성 저하의 문제점을 해결할 수 있다.
도 4a 내지 도 4d는 도 3에 도시된 표시 장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(100)는 제1 버퍼층(111) 상에 제1 박막 트랜지스터(320)의 제1 액티브층(321)이 형성될 수 있다. 제1 액티브층(321)은 폴리 실리콘을 포함할 수 있다.
그리고, 제1 액티브층(321) 상에 제1 게이트 절연층(112)이 형성될 수 있다. 그리고, 제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)이 형성될 수 있다. 그리고, 제1 게이트 전극(324)은 제1 게이트 절연층(112)을 사이에 두고 제1 액티브층(321)의 제1 채널영역(321a)과 중첩할 수 있다.
제1 게이트 전극(324) 및 제1 게이트 절연층(112)상 에 제1 층간 절연층(113)이 형성될 수 있다. 그리고, 제1 층간 절연층(113) 상에 제1 금속 패턴(510) 및 제2 금속 패턴(520)이 형성될 수 있다. 제1 금속 패턴(510)은 제1 층간 절연층(113)을 사이에 두고 제1 게이트 전극(324)과 중첩할 수 있다. 따라서, 제1 금속 패턴(510)은 제1 액티브층(321)의 제1 채널영역(321a)과 중첩할 수 있다.
제1 금속 패턴(510)과 제2 금속 패턴(520) 상에 제2 하부 버퍼층(114a)이 형성될 수 있다. 도 4a에 도시된 바와 같이, 제2 하부 버퍼층(114a)의 상부면은 단차 영역을 가질 수 있다. 제2 하부 버퍼층(114a)의 상부면에 형성된 단차 영역은 제1 금속 패턴(510) 및 제2 금속 패턴(520)의 양측 끝단에 대응하여 발생할 수 있다. 제2 하부 버퍼층(114a)의 상부면은 제2 하부 버퍼층(114a)의 하부면과 동일한 굴곡 패턴을 가질 수 있다.
도 4b를 참조하면, 제2 버퍼 하부층(114a)의 상부면은 화학적-기계적 연마(CMP) 공정에 의하여 평탄화될 수 있다. 따라서, 제2 버퍼 하부층(114a)의 하부면은 굴곡면을 가지나, 제2 버퍼 하부층(114a)의 상부면은 평탄화된 면을 가질 수 있다. 화학적-기계적 연마(CMP) 공정을 통하여 제2 버퍼 하부층(114a)의 상부면이 평탄화됨으로써, 제1 금속 패턴(510)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리는 제2 금속 패턴(520)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리보다 작을 수 있다.
도 4c를 참조하면, 평탄화된 상부면을 가지는 제2 버퍼 하부층(114a) 상에 제2 버퍼 상부층(114b)이 형성될 수 있다. 따라서, 제2 버퍼 상부층(114b)의 상부면 및 하부면은 모두 평탄한 면을 가질 수 있다.
그리고, 제2 버퍼 상부층(114b)은 산화 실리콘(SiOx)의 단일층으로 형성될 수 있다.
제2 버퍼층(114)은 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층(114a) 및 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층(114b)을 포함할 수 있다. 여기에서, 제2 버퍼 하부층(114a)의 하부면은 제1 층간 절연층(113), 제1 금속 패턴(510), 및 제2 금속 패턴(520)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)과 마주하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 상부층(114b)의 상부면은 제2 액티브층(331) 및 제2 층간 절연층(116)과 마주하고 있는 면일 수 있다.
제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)과 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제2 버퍼 하부층(114a)의 상부면과 대향하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면이며, 제2 버퍼 상부층(114b)의 상부면은 제2 버퍼 상부층(114b)의 하부면과 대향하고 있는 면일 수 있다.
제2 버퍼 상부층(114b)의 상부면은 제2 박막 트랜지스터(330)와 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제1 박막 트랜지스터(320)와 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면과 제2 버퍼 상부층(114b)의 하부면은 서로 마주하고 있을 수 있다.
도 4d를 참조하면, 제2 버퍼 상부층(114b)상에 제2 박막 트랜지스터(330)의 제2 액티브층(331)이 형성될 수 있다. 그리고, 제2 액티브층(331)은 제2 버퍼 하부층(114a) 및 제2 버퍼 상부층(114b)을 사이에 두고 제2 금속 패턴(520)과 중첩할 수 있다.
그리고, 제2 액티브층(331) 상에 제2 게이트 절연층(115) 및 제2 박막 트랜지스터(330)의 제2 게이트 전극(334)이 형성될 수 있다. 제2 게이트 전극(334)이 형성된 영역에 대응하여 도체화가 되지 않은 제2 채널영역(331a)과 제2 액티브층(331)의 양단에서 각각 도체화 처리된 제2 소스 영역(331b) 및 제2 드레인 영역(331c)을 포함하는 제2 액티브층(331)이 형성될 수 있다. 본 명세서의 다른 실시예에 따른 표시장치(100)에서, 산화물 반도체로 이루어진 제2 액티브층(331)을 포함하는 제2 박막 트랜지스터(330)는 스위칭 박막 트랜지스터일 수 있다.
제2 게이트 전극(334), 제2 액티브층(331), 및 제2 버퍼층(114) 상에 제2 층간 절연층(116)이 형성될 수 있다. 제2 층간 절연층(116), 제2 버퍼층(114), 제1 층간 절연층(113), 및 제1 게이트 절연층(112)을 식각하여 제1 박막 트랜지스터(320)의 제1 액티브층(321)을 노출하는 제1 컨택홀 및 제2 컨택홀이 형성될 수 있다. 그리고, 제2 층간 절연층(116)을 식각하여 제2 박막 트랜지스터(330)의 제2 액티브층(331)을 노출하는 제3 컨택홀 및 제4 컨택홀이 형성될 수 있다.
제1 컨택홀을 통하여 제1 액티브층(321)의 제1 드레인 영역(321c)이 노출되고, 제2 컨택홀을 통하여 제1 액티브층(321)의 제1 소스 영역(321b)이 노출될 수 있다. 또한, 제3 컨택홀을 통하여 제2 액티브층(331)의 제2 드레인 영역(331c)이 노출되고, 제4 컨택홀을 통하여 제2 액티브층(331)의 제2 소스 영역(331b)이 노출될 수 있다.
제1 컨택홀 및 제2 컨택홀에 의해 노출된 제1 박막 트랜지스터(320)의 제1 액티브층(311)의 일부는 열처리될 수 있다. 제1 컨택홀 및 제2 컨택홀에 의해 노출된 제1 액티브층(321)을 열처리함으로써, 수소가 제거될 수 있다.
예를 들어, 제1 컨택홀 및 제2 컨택홀에 의해 노출된 제1 액티브층(321)의 제1 소스 영역(321b) 및 제1 드레인 영역(321c)은 열처리 공정을 통해 수소가 제거될 수 있다. 열처리 공정은 250℃ ~ 370℃의 온도에서 진행될 수 있으며, 온도가 명세서의 내용을 한정하는 것은 아니다.
제2 층간 절연층(116) 상에 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323), 그리고 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)이 형성될 수 있다.
제1 박막 트랜지스터(320)의 제1 소스 전극(322)은 제2 컨택홀을 통하여 노출된 제1 액티브층(321)의 제1 소스 영역(321b)과 접촉하며, 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)은 제1 컨택홀을 통하여 노출된 제1 액티브층(321)의 제1 드레인 영역(321c)과 접촉할 수 있다. 또한, 제2 박막 트랜지스터(330)의 제2 소스 전극(332)은 제4 컨택홀을 통하여 노출된 제2 액티브층(331)의 제2 소스 영역(331b)과 접촉하며, 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)은 제3 컨택홀을 통하여 노출된 제2 액티브층(331)의 제2 드레인 영역(331c)과 접촉할 수 있다.
제1 박막 트랜지스터(320)의 제1 드레인 전극(323)은 제2 박막 트랜지스터(330)의 제2 드레인 전극(333)과 서로 연결된 일체형으로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 박막 트랜지스터(320)의 제1 드레인 전극(323)은 제2 박막 트랜지스터(330)의 제2 소스 전극(322)과 서로 연결된 일체형으로 연결될 수 있다.
그리고, 도 4d에 도시된 바와 같이, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332) 및 제2 드레인 전극(333) 상에 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 제1 전극(170), 뱅크(180), 발광 구조물(200), 제2 전극(210), 및 봉지부(220)가 형성될 수 있다.
도 5는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도 이다. 도 3을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 제1 보조전극(160), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 및 제2 박막 트랜지스터(330)은 실질적으로 동일하다. 따라서, 도 3과 실질적으로 동일한 도 5의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 5를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 보조 드레인 전극(340), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(320)의 제1 액티브층(321)은 폴리 실리콘 물질로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다. 그리고, 제2 박막 트랜지스터(330)은 스위칭 박막 트랜지스터로 사용되며, 제1 박막 트랜지스터(320)는 발광 소자(LEE)와 연결되어 구동 박막 트랜지스터로 사용될 수 있다.
도 5에 도시된 바와 같이, 제1 게이트 절연층(112) 및 제1 박막 트랜지스터(320)의 제1 게이트 전극(324) 상에 제1 층간 절연층(113)이 배치될 수 있다. 그리고, 제1 층간 절연층(113) 상에 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 소스 전극(322), 및 제1 드레인 전극(323)이 형성될 수 있다. 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 소스 전극(322), 및 제1 드레인 전극(323)은 동일한 물질로 형성될 수 있다. 그리고, 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 소스 전극(322), 및 제1 드레인 전극(323)은 동일한 층상에 형성될 수 있다. 도 5를 참조하면, 제1 금속 패턴(510), 제2 금속 패턴(520), 제1 소스 전극(322), 및 제1 드레인 전극(323)은 제1 층간 절연층(113)의 상부면에 형성될 수 있다.
제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 층간 절연층(113) 및 제1 게이트 절연층(112)의 컨택홀을 통하여 노출된 제1 액티브층(321)과 접촉할 수 있다. 여기에서, 제1 층간 절연층(113) 및 제1 게이트 절연층(112)의 컨택홀을 통하여 노출된 제1 액티브층(321)에 대하여 열처리 공정을 진행할 수 있다. 그리고, 열처리 공정을 진행한 후, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 액티브층(321)과 연결되기 위하여 제1 층간 절연층(113) 및 제1 게이트 절연층(112)의 컨택홀에 형성될 수 있다.
제1 소스 전극(322), 제1 드레인 전극(323), 제2 소스 전극(332), 및 제2 드레인 전극(333)을 함께 형성하는 경우에는, 제1 액티브층(321)을 노출하는 컨택홀을 형성후 진행되는 열처리 공정에 의하여 제2 박막 트랜지스터(330)의 제2 액티브층(331)의 특성 저하가 발생될 수 있다. 또한, 제1 액티브층(321)을 노출하기 위한 컨택홀 형성 공정과 제2 액티브층(331)을 노출하기 위한 컨택홀 형성 공정에 있어서 적층 구조가 차이점이 있다. 이와 같이, 제1 액티브층(321)상에 적층된 구조와 제2 액티브층(331) 상에 적층된 구조가 상이하여 컨택홀을 형성하는 공정에서 제2 액티브층(331)이 손상을 입을 수도 있다. 그러나, 도 5에 도시된 바와 같이, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 형성과 제2 소스 전극(332) 및 제2 드레인 전극(333)의 형성을 별도의 공정으로 분리하여 진행하여 상기에 기술된 문제점을 해결할 수 있다.
제1 금속 패턴(510), 제2 금속 패턴(520), 제1 소스 전극(322), 및 제1 드레인 전극(323) 상에 제2 버퍼 하부층(114a)이 형성될 수 있다. 제2 버퍼 하부층(114a)의 상부면은 화학적-기계적 연마(CMP) 공정에 의하여 평탄화될 수 있다. 따라서, 제2 버퍼 하부층(114a)의 하부면은 굴곡면을 가지나, 제2 버퍼 하부층(114a)의 상부면은 평탄화된 면을 가질 수 있다. 제2 버퍼 하부층(114a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 형성될 수 있다. 화학적-기계적 연마(CMP) 공정을 통하여 제2 버퍼 하부층(114a)의 상부면이 평탄화됨으로써, 제1 금속 패턴(510)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리는 제2 금속 패턴(520)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리보다 작을 수 있다.
평탄화된 상부면을 가지는 제2 버퍼 하부층(114a) 상에 제2 버퍼 상부층(114b)이 형성될 수 있다. 따라서, 제2 버퍼 상부층(114b)의 상부면 및 하부면은 모두 평탄한 면을 가질 수 있다. 그리고, 제2 버퍼 상부층(114b)은 산화 실리콘(SiOx)의 단일층으로 형성될 수 있다.
제2 버퍼층(114)은 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층(114a), 그리고 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층(114b)을 포함할 수 있다. 여기에서, 제2 버퍼 하부층(114a)의 하부면은 제1 층간 절연층(113), 제1 금속 패턴(510), 및 제2 금속 패턴(520)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)과 마주하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 상부층(114b)의 상부면은 제2 액티브층(331) 및 제2 층간 절연층(116)과 마주하고 있는 면일 수 있다.
제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)가 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제2 버퍼 하부층(114a)의 상부면과 대향하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면이며, 제2 버퍼 상부층(114b)의 상부면은 제2 버퍼 상부층(114b)의 하부면과 대향하고 있는 면일 수 있다.
제2 버퍼 상부층(114b)의 상부면은 제2 박막 트랜지스터(330)와 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제1 박막 트랜지스터(320)와 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면과 제2 버퍼 상부층(114b)의 하부면은 서로 마주하고 있을 수 있다.
도 5를 참조하면, 제2 버퍼 상부층(114b)상에 제2 박막 트랜지스터(330)의 제2 액티브층(331)이 형성될 수 있다. 그리고, 제2 액티브층(331)은 제2 버퍼 하부층(114a) 및 제2 버퍼 상부층(114b)을 사이에 두고 제2 금속 패턴(520)과 중첩할 수 있다.
그리고, 제2 액티브층(331) 상에 제2 게이트 절연층(115) 및 제2 박막 트랜지스터(330)의 제2 게이트 전극(334)이 형성될 수 있다. 본 명세서의 다른 실시예에 따른 표시장치(100)에서, 산화물 반도체로 이루어진 제2 액티브층(331)을 포함하는 제2 박막 트랜지스터(330)는 스위칭 박막 트랜지스터일 수 있다.
제2 게이트 전극(334), 제2 액티브층(331), 및 제2 버퍼층(114) 상에 제2 층간 절연층(116)이 형성될 수 있다. 그리고, 제2 층간 절연층(116)을 식각하여 제2 박막 트랜지스터(330)의 제2 액티브층(331)을 노출하는 컨택홀이 형성될 수 있다. 그리고, 제2 층간 절연층(116) 및 제2 버퍼층(114)을 식각하여 제1 드레인 전극(323)을 노출하는 컨택홀이 형성될 수 있다.
제2 층간 절연층(116) 상에 제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)이 형성될 수 있다. 그리고, 보조 드레인 전극(340)이 제2 층간 절연층(116) 상에 형성될 수 있다.
제2 박막 트랜지스터(330)의 제2 소스 전극(332) 및 제2 드레인 전극(333)은 제2 층간 절연층(116)의 컨택홀을 통하여 노출된 제2 액티브층(331)과 연결될 수 있다. 또한, 보조 드레인 전극(340)은 제2 층간 절연층(116) 및 제2 버퍼층(114)의 컨택홀을 통하여 노출된 제1 드레인 전극(323)과 연결될 수 있다. 보조 드레인 전극(340), 제2 소스 전극(332), 및 제2 드레인 전극(333)은 동일한 물질로 형성될 수 있다. 그리고, 보조 드레인 전극(340), 제2 소스 전극(332), 및 제2 드레인 전극(333)은 동일한 공정에 의하여 형성될 수 있으면, 동일한 층상에 형성될 수 있다. 도 5를 참조하면, 보조 드레인 전극(340), 제2 소스 전극(332), 및 제2 드레인 전극(333)은 제2 층간 절연층(116)의 상부면에 접촉하며 또는 접하며 배치될 수 있다.
또한, 보조 드레인 전극(340) 및 제2 드레인 전극(333)은 서로 연결된 일체형으로 형성될 수 있다. 하지만, 이에 한정되지는 않는다. 예를 들면, 보조 드레인 전극(340)은 제2 소스 전극(332)과 서로 연결된 일체형으로 형성될 수도 있다.
그리고, 도 5에 도시된 바와 같이, 보조 드레인 전극(340), 제2 소스 전극(332) 및 제2 드레인 전극(333) 상에 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 제1 전극(170), 뱅크(180), 발광 구조물(200), 제2 전극(210), 및 봉지부(220)가 형성될 수 있다.
도 6은 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도 이다. 도 5을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 제2 평탄화층(118), 제1 보조전극(160), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 보조 드레인 전극(340), 제1 박막 트랜지스터(32), 및 제2 박막 트랜지스터(330)은 실질적으로 동일하다. 따라서, 도 5와 실질적으로 동일한 도 6의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 6을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(100)는 기판(110), 제1 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 제2 버퍼층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 뱅크(180), 발광 소자(LEE), 봉지부(220), 제1 금속 패턴(510), 제2 금속 패턴(520), 보조 드레인 전극(340), 제1 박막 트랜지스터(320), 및 제2 박막 트랜지스터(330)를 포함할 수 있다.
그리고, 제1 박막 트랜지스터(320)의 제1 액티브층(321)은 폴리 실리콘 물질로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브층(331)은 산화물 반도체로 이루어질 수 있다. 그리고, 제2 박막 트랜지스터(330)는 스위칭 박막 트랜지스터로 사용되며, 제1 박막 트랜지스터(320)는 발광 소자(LEE)와 연결되어 구동 박막 트랜지스터로 사용될 수 있다.
도 6에 도시된 바와 같이, 제1 게이트 절연층(112) 및 제1 박막 트랜지스터(320)의 제1 게이트 전극(324) 상에 제1 층간 절연층(113)의 제1 층간 하부 절연층(113a)이 배치될 수 있다. 제1 층간 하부 절연층(113a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SIOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 그리고, 제1 층간 하부 절연층(113a) 상에 제1 금속 패턴(510) 및 제2 금속 패턴(520)이 형성될 수 있다. 제1 금속 패턴(510) 및 제2 금속 패턴(520) 동일한 물질로 형성될 수 있다. 그리고, 제1 금속 패턴(510) 및 제2 금속 패턴(520)은 동일한 층상에 형성될 수 있다. 도 6을 참조하면, 제1 금속 패턴(510) 및 제2 금속 패턴(520) 제1 층간 하부 절연층(113a)의 상부면에 접촉하며 형성될 수 있다.
그리고, 제1 금속 패턴(510), 제2 금속 패턴(520), 및 제1 층간 하부 절연층(113a) 상에 제1 층간 상부 절연층(113b)이 형성될 수 있다. 제1 층간 상부 절연층(113b)은 질화 실리콘(SiNx) 또는 산화 실리콘(SIOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제1 층간 상부 절연층(113a), 제1 층간 하부 절연층(113b), 및 제1 게이트 절연층(112)을 식각하여 제1 액티브층(321)을 노출하는 컨택홀을 형성할 수 있다. 또한, 제1 층간 상부 절연층(113a), 제1 층간 하부 절연층(113b), 및 제1 게이트 절연층(112)의 컨택홀을 통하여 노출된 제1 액티브층(321)에 대하여 열처리 공정을 진행할 수 있다.
제1 층간 상부 절연층(113a) 상에 제1 소스 전극(322) 및 제1 드레인 전극(323)이 형성될 수 있다. 그리고, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 층간 상부 절연층(113a), 제1 층간 하부 절연층(113b), 및 제1 게이트 절연층(112)의 컨택홀을 통하여 노출되는 제1 액티브층(321)과 연결될 수 있다.
이와 같이, 제1 소스 전극(322) 및 제1 드레인 전극(323)을 제1 금속 패턴(510) 및 제2 금속 패턴(520)과 다른 층상에 형성함으로써, 설계 공간 마진을 확보할 수 있는 이점이 있다. 고해상도를 요구하는 표시 장치에 있어서, 화소 영역의 공간은 한정되어 있다. 따라서, 제1 금속 패턴(510) 및 제2 금속 패턴(520)은 제1 층간 하부 절연층(113a) 상에 형성하고, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 층간 상부 절연층(113b)상에 형성함으로써, 화소 영역의 설계 공간 마진을 확보할 수 있는 이점이 있다. 또한, 제2 박막 트랜지스터(330)을 형성하기 전에, 제1 액티브층(321)의 열처리 공정이 진행될 수 있다. 따라서, 열처리 공정에 의해 제2 박막 트랜지스터(330)의 특성 저하를 방지할 수 있다.
제1 소스 전극(322) 및 제1 드레인 전극(323) 상에 제2 버퍼 하부층(114a)이 형성될 수 있다. 제2 버퍼 하부층(114a)의 상부면은 화학적-기계적 연마(CMP) 공정에 의하여 평탄화될 수 있다. 따라서, 제2 버퍼 하부층(114a)의 하부면은 굴곡면을 가지나, 제2 버퍼 하부층(114a)의 상부면은 평탄화된 면을 가질 수 있다. 제2 버퍼 하부층(114a)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 형성될 수 있다. 화학적-기계적 연마(CMP) 공정을 통하여 제2 버퍼 하부층(114a)의 상부면이 평탄화됨으로써, 제1 금속 패턴(510)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리는 제2 금속 패턴(520)의 상부면에서 제2 버퍼 하부층(114a)의 상부면까지의 최단 거리보다 작을 수 있다.
평탄화된 상부면을 가지는 제2 버퍼 하부층(114a) 상에 제2 버퍼 상부층(114b)이 형성될 수 있다. 따라서, 제2 버퍼 상부층(114b)의 상부면 및 하부면은 모두 평탄한 면을 가질 수 있다. 그리고, 제2 버퍼 상부층(114b)은 산화 실리콘(SiOx)의 단일층으로 형성될 수 있다.
제2 버퍼층(114)은 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층(114a), 그리고 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층(114b)을 포함할 수 있다. 여기에서, 제2 버퍼 하부층(114a)의 하부면은 제1 층간 상부 절연층(113b), 제1 금속 패턴(510) 및 제2 금속 패턴(520)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)과 마주하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 상부층(114b)의 상부면은 제2 액티브층(331) 및 제2 층간 절연층(116)과 마주하고 있는 면일 수 있다.
제2 버퍼 하부층(114a)의 상부면은 제2 버퍼 상부층(114b)과 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제2 버퍼 하부층(114a)의 상부면과 대향하고 있는 면일 수 있다. 또한, 제2 버퍼 상부층(114b)의 하부면은 제2 버퍼 하부층(114a)과 마주하고 있는 면이며, 제2 버퍼 상부층(114b)의 상부면은 제2 버퍼 상부층(114b)의 하부면과 대향하고 있는 면일 수 있다.
제2 버퍼 상부층(114b)의 상부면은 제2 박막 트랜지스터(330)와 마주하고 있는 면이며, 제2 버퍼 하부층(114a)의 하부면은 제1 박막 트랜지스터(320)와 마주하고 있는 면일 수 있다. 그리고, 제2 버퍼 하부층(114a)의 상부면과 제2 버퍼 상부층(114b)의 하부면은 서로 마주하고 있을 수 있다.
도 6을 참조하면, 제2 버퍼 상부층(114b)상에 산화물 반도체를 포함하는 제2 박막 트랜지스터(330), 보조 드레인 전극(340), 제1 평탄화층(117), 보조 전극(160), 제2 평탄화층(118), 제1 전극(170), 뱅크(180), 발광 구조물(200), 제2 전극(210), 및 봉지부(220)가 형성될 수 있다.
본 명세서의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상에 배치되며 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층, 제2 버퍼 하부층 상에 배치되며 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층, 및 제2 버퍼 상부층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 반도체는 폴리 실리콘을 포함하며, 제2 반도체는 산화물 반도체를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 층간 절연층을 사이에 두고서 제1 게이트 전극과 중첩하는 제1 금속 패턴, 그리고 제1 층간 절연층 상에 배치되며 제2 버퍼 상부층 및 제2 버퍼 하부층을 사이에 두고서 제2 액티브층과 중첩하는 제2 금속 패턴을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 금속 패턴의 상부면에서 제2 버퍼 하부층의 상부면까지의 최단 거리는 제2 금속 패턴의 상부면에서 제2 버퍼 하부층의 상부면까지의 최단 거리보다 작을 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 하부층의 상부면은 제2 버퍼 상부층과 마주하고 있는 면이며, 제2 버퍼 하부층의 하부면은 제2 버퍼 하부층의 상부면과 대향하고 있는 면일 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 하부층의 하부면은 제1 층간 절연층, 제1 금속 패턴 및 제2 금속 패턴과 마주하고 있는 면일 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 상부층의 하부면은 제2 버퍼 하부층과 마주하고 있는 면이며, 제2 버퍼 상부층의 상부면은 제2 버퍼 상부층의 하부면과 대향하고 있는 면일 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 상부층의 상부면은 제2 박막 트랜지스터와 마주하고 있는 면일 수 있다.
본 명세서의 실시예에 따르면, 제1 소스 전극 및 제1 드레인 전극은 제1 층간 절연층 상에 배치되며, 제1 금속 패턴 및 제2 금속 패턴과 동일한 물질일 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 상부층은 산화 실리콘(SiOx)물질의 단일층으로 이루어질 수 있다.
본 명세서의 실시예에 따르면, 제1 드레인 전극과 연결되는 보조 드레인 전극을 더 포함하며, 보조 드레인 전극은 제2 소스 전극 또는 제2 드레인 전극과 일체형으로 연결될 수 있다.
본 명세서의 실시예에 따르면, 제1 층간 절연층은 제1 층간 하부 절연층 및 제1 층간 하부 절연층 상에 있는 제2 층간 상부 절연층을 포함할 수 있다. 그리고, 제1 층간 하부 절연층 상에 제1 금속 패턴 및 제2 금속 패턴이 배치되며, 제1 층간 상부 절연층 상에 제1 소스 전극 및 제1 드레인 전극이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 기판 상의 제1 버퍼층, 제1 버퍼층 상에 배치되며 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 층간 절연층을 사이에 두고서 제1 게이트 전극과 중첩하는 제1 금속 패턴, 제1 금속 패턴 상에 배치되며 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼층, 및 제2 버퍼층 상에 배치되며 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 층간 절연층 상에 배치되며, 상기 제2 버퍼층을 사이에 두고서 상기 제2 액티브층과 중첩하는 제2 금속 패턴을 더 포함할 수 있다.
본 명세서의 실시예에 따르면, 제1 반도체는 폴리 실리콘을 포함하며, 제2 반도체는 산화물 반도체를 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼층은 제2 버퍼 하부층 및 제2 버퍼 상부층을 포함할 수 있다. 그리고, 제2 버퍼 하부층은 제1 금속 패턴, 제2 금속 패 및 제1 층간 절연층 상에 배치되며, 제2 버퍼 상부층은 제1 버퍼 하부층과 제2 액티브층 사이에 배치될 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 하부층은 굴곡진 하부면과 평탄화된 상부면을 가지고, 제2 버퍼 상부층은 평탄한 상부면과 하부면을 가질 수 있다.
본 명세서의 실시예에 따르면, 제1 금속 패턴의 상부면에서 제2 버퍼 하부층의 상부면까지의 최단 거리는 제2 금속 패턴의 상부면에서 제2 버퍼 하부층의 상부면까지의 최단 거리보다 작을 수 있다.
본 명세서의 실시예에 따르면, 제2 버퍼 상부층은 산화 실리콘(SiOx)물질의 단일층으로 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 기판 111: 제1 버퍼층
112: 제1 게이트 절연층 113: 제1 층간 절연층
114: 제2 버퍼층 115: 제2 게이트절연층
116: 제2 층간 절연층 117: 제1 평탄화층
118: 제2 평탄화층 160: 보조 전극
180: 뱅크 LEE: 발광소자
220: 봉지부 320: 제1 박막 트랜지스터
330: 제2 박막 트랜지스터 340: 보조 드레인 전극
510: 제1 금속 패턴 520: 제2 금속 패턴

Claims (19)

  1. 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 상기 제1 액티브층과 중첩하는 제1 게이트 전극, 및 상기 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터 상에 배치되며, 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼 하부층;
    상기 제2 버퍼 하부층 상에 배치되며, 평탄한 하부면과 상부면을 가지는 제2 버퍼 상부층; 및
    상기 제2 버퍼 상부층 상에 배치되며, 상기 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 게이트 전극, 및 상기 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 반도체는 폴리 실리콘을 포함하며, 상기 제2 반도체는 산화물 반도체를 포함하는, 표시 장치.
  3. 제 1 항에 있어서,
    제1 층간 절연층을 사이에 두고서 상기 제1 게이트 전극과 중첩하는 제1 금속 패턴; 및
    상기 제1 층간 절연층 상에 배치되며, 상기 제2 버퍼 상부층 및 상기 제2 버퍼 하부층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 금속 패턴을 더 포함하는, 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 금속 패턴의 상부면에서 상기 제2 버퍼 하부층의 상기 상부면까지의 최단 거리는 상기 제2 금속 패턴의 상부면에서 상기 제2 버퍼 하부층의 상기 상부면까지의 최단 거리보다 작은, 표시 장치.
  5. 제 4 항에 있어서,
    상기 제2 버퍼 하부층의 상기 상부면은 상기 제2 버퍼 상부층과 마주하고 있는 면이며, 상기 제2 버퍼 하부층의 상기 하부면은 상기 제2 버퍼 하부층의 상기 상부면과 대향하고 있는 면인. 표시 장치.
  6. 제 5 항에 있어서,
    상기 제2 버퍼 하부층의 상기 하부면은 상기 제1 층간 절연층, 상기 제1 금속 패턴 및 상기 제2 금속 패턴과 마주하고 있는 면인, 표시 장치.
  7. 제 5 항에 있어서,
    상기 제2 버퍼 상부층의 상기 하부면은 상기 제2 버퍼 하부층과 마주하고 있는 면이며, 상기 제2 버퍼 상부층의 상기 상부면은 상기 제2 버퍼 상부층의 상기 하부면과 대향하고 있는 면인, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제2 버퍼 상부층의 상기 상부면은 상기 제2 박막 트랜지스터와 마주하고 있는 면인, 표시 장치.
  9. 제 3 항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 층간 절연층 상에 배치되며, 상기 제1 금속 패턴 및 상기 제2 금속 패턴과 동일한 물질인, 표시 장치.
  10. 제 1 항에 있어서,
    상기 제2 버퍼 상부층은 산화 실리콘(SiOx)물질의 단일층으로 이루어진, 표시 장치.
  11. 제 1 항에 있어서,
    상기 제1 드레인 전극과 연결되는 보조 드레인 전극을 더 포함하며, 상기 보조 드레인 전극은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 일체형으로 연결되는, 표시 장치.
  12. 제 3 항에 있어서,
    상기 제1 층간 절연층은 제1 층간 하부 절연층 및 상기 제1 층간 하부 절연층 상에 있는 제2 층간 상부 절연층을 포함하며, 상기 제1 층간 하부 절연층 상에 상기 제1 금속 패턴 및 상기 제2 금속 패턴이 배치되며, 상기 제1 층간 상부 절연층 상에 상기 제1 소스 전극 및 상기 제1 드레인 전극이 배치되는, 표시 장치.
  13. 기판 상에 있는 제1 버퍼층;
    상기 제1 버퍼층 상에 배치되며, 제1 반도체를 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 상기 제1 액티브층과 중첩하는 제1 게이트 전극, 및 상기 제1 액티브층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    제1 층간 절연층을 사이에 두고서 상기 제1 게이트 전극과 중첩하는 제1 금속 패턴;
    상기 제1 금속 패턴 상에 배치되며, 굴곡진 하부면과 평탄화된 상부면을 가지는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되며, 상기 제1 반도체와 다른 제2 반도체를 포함하는 제2 액티브층, 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 게이트 전극, 및 상기 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 제1 층간 절연층 상에 배치되며, 상기 제2 버퍼층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 금속 패턴을 더 포함하는, 표시 장치.
  15. 제 13 항에 있어서,
    상기 제1 반도체는 폴리 실리콘을 포함하며, 상기 제2 반도체는 산화물 반도체를 포함하는, 표시 장치.
  16. 제 14 항에 있어서,
    상기 제2 버퍼층은 제2 버퍼 하부층 및 제2 버퍼 상부층을 포함하며,
    상기 제2 버퍼 하부층은 상기 제1 금속 패턴, 상기 제2 금속 패 및 상기 제1 층간 절연층 상에 배치되며, 상기 제2 버퍼 상부층은 상기 제1 버퍼 하부층과 상기 제2 액티브층 사이에 배치되는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 제2 버퍼 하부층은 굴곡진 하부면과 평탄화된 상부면을 가지고, 상기 제2 버퍼 상부층은 평탄한 상부면과 하부면을 가지는, 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1 금속 패턴의 상부면에서 상기 제2 버퍼 하부층의 상기 상부면까지의 최단 거리는 상기 제2 금속 패턴의 상부면에서 상기 제2 버퍼 하부층의 상기 상부면까지의 최단 거리보다 작은, 표시 장치.
  19. 제 16 항에 있어서,
    상기 제2 버퍼 상부층은 산화 실리콘(SiOx)물질의 단일층으로 이루어진, 표시 장치.
KR1020190180094A 2019-12-31 2019-12-31 표시 장치 KR20210086274A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190180094A KR20210086274A (ko) 2019-12-31 2019-12-31 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190180094A KR20210086274A (ko) 2019-12-31 2019-12-31 표시 장치

Publications (1)

Publication Number Publication Date
KR20210086274A true KR20210086274A (ko) 2021-07-08

Family

ID=76894452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190180094A KR20210086274A (ko) 2019-12-31 2019-12-31 표시 장치

Country Status (1)

Country Link
KR (1) KR20210086274A (ko)

Similar Documents

Publication Publication Date Title
US10714557B2 (en) Substrate for display device and display device including the same
CN111162090B (zh) 显示设备
KR102649752B1 (ko) 표시 장치
US8212247B2 (en) Organic light emitting display device and fabricating method thereof
US11751442B2 (en) Display panel and display device
US11056509B2 (en) Display device having a plurality of thin-film transistors with different semiconductors
US9941338B2 (en) Organic light-emitting diode display and method of manufacturing the same
US11765935B2 (en) Display apparatus
CN104659057A (zh) 用于显示装置的阵列基板
TWI573308B (zh) 顯示器之陣列基板及其製造方法
US9911802B2 (en) Display device and method for manufacturing the same
TW201618288A (zh) 顯示裝置及其製造方法
WO2020259273A1 (zh) 薄膜晶体管及其制备方法、显示基板、显示装置
KR20210148536A (ko) 표시 장치 및 이의 제조 방법
US9231041B2 (en) Organic light emitting diode display device and method of manufacturing the same
CN110299395B (zh) 基板、包括该基板的显示装置以及该显示装置的制造方法
KR20150044736A (ko) 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
US20080054268A1 (en) Display device and method of manufacturing the display device
KR20210086247A (ko) 표시 장치
KR102294480B1 (ko) 박막 트랜지스터 기판, 박막 트랜지스터 기판의 제조 방법 및 박막트랜지스터 기판을 포함하는 표시 장치
KR20210086274A (ko) 표시 장치
CN110534528B (zh) Tft基板和包括该tft基板的显示装置
CN114551526A (zh) 显示装置
US10396213B2 (en) Active device array substrate and manufacturing method thereof
KR20210081759A (ko) 표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination