KR20210084930A - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

Info

Publication number
KR20210084930A
KR20210084930A KR1020190177456A KR20190177456A KR20210084930A KR 20210084930 A KR20210084930 A KR 20210084930A KR 1020190177456 A KR1020190177456 A KR 1020190177456A KR 20190177456 A KR20190177456 A KR 20190177456A KR 20210084930 A KR20210084930 A KR 20210084930A
Authority
KR
South Korea
Prior art keywords
chip
region
area
length
regions
Prior art date
Application number
KR1020190177456A
Other languages
English (en)
Inventor
김성훈
김창범
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190177456A priority Critical patent/KR20210084930A/ko
Priority to US17/023,533 priority patent/US11756944B2/en
Publication of KR20210084930A publication Critical patent/KR20210084930A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G03F7/203—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure comprising an imagewise exposure to electromagnetic radiation or corpuscular radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

샷 수를 최소화하여 제품 생산성이 향상된 반도체 웨이퍼 및 그 제조 방법이 제공된다. 반도체 웨이퍼는, 반복되는 복수의 단위 영역을 포함하는 반도체 웨이퍼로, 각각의 단위 영역 내의 제1 칩 영역, 및 각각의 단위 영역 내에, 스크라이브 라인에 의해 제1 칩 영역으로부터 이격되는 제2 칩 영역을 포함하고, 평면적 관점에서, 제1 칩 영역의 제1 면적은 제2 칩 영역의 제2 면적과 다르다.

Description

반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 웨이퍼 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 스크라이브 라인에 의해 이격되는 복수의 칩 영역을 포함하는 반도체 웨이퍼 및 그 제조 방법에 관한 것이다.
반도체 장치에 회로 패턴을 생성하기 위해 노광(lithography) 기술이 이용될 수 있다. 노광 기술이란, 노광 장치(예를 들어, 스테퍼(stepper))를 이용하여 포토레지스트 등이 코팅된 웨이퍼 또는 유리 기판 등의 감광용 기판 상에 레티클(즉, 포토 마스크)의 마스크 패턴을 전사하는 공정 기술이다.
한편, 레티클의 마스크 패턴을 이용한 한 번의 노광 공정 단위는 샷(shot)으로 지칭될 수 있고, 하나의 샷에 대응되는 웨이퍼 또는 감광용 기판의 노광 영역은 샷 영역으로 지칭될 수 있다. 하나의 샷 영역에 대한 노광이 종료되면 다음 샷 영역에 대한 노광이 수행될 수 있고, 이러한 단계가 반복됨에 따라 웨이퍼 또는 감광용 기판 전체에 대한 노광 기술이 수행될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 샷 수를 최소화하여 제품 생산성이 향상된 반도체 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 샷 수를 최소화하여 제품 생산성이 향상된 반도체 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 웨이퍼는, 반복되는 복수의 단위 영역을 포함하는 반도체 웨이퍼로, 각각의 단위 영역 내의 제1 칩 영역, 및 각각의 단위 영역 내에, 스크라이브 라인에 의해 제1 칩 영역으로부터 이격되는 제2 칩 영역을 포함하고, 평면적 관점에서, 제1 칩 영역의 제1 면적은 제2 칩 영역의 제2 면적과 다르다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 웨이퍼는, 제1 방향을 따라 배열되는 복수의 제1 칩 영역, 및 제1 방향을 따라 배열되는 복수의 제2 칩 영역을 포함하고, 각각의 제1 칩 영역은, 제1 방향에서 제1 길이를 가지며, 제1 방향과 교차하는 제2 방향에서 제2 길이를 갖고, 각각의 제2 칩 영역은, 제1 방향에서 제1 길이와 동일한 제3 길이를 가지며, 제2 방향에서 제2 길이와 다른 제4 길이를 갖는다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 웨이퍼는, 반복되는 복수의 제1 단위 영역을 포함하는 제1 웨이퍼, 및 반복되는 복수의 제2 단위 영역을 포함하며, 제1 웨이퍼에 부착되는 제2 웨이퍼를 포함하고, 각각의 제1 단위 영역은 제1 칩 영역을 포함하고, 각각의 제2 단위 영역은, n개(여기서, n은 자연수)의 제1 칩 영역에 대응되는 제2 칩 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법은, 제1 칩 영역 및 제1 칩 영역으로부터 이격되는 제2 칩 영역을 포함하는 단위 샷(shot)을 구성하고, 반도체 웨이퍼를 제공하고, 단위 샷을 이용하여, 반도체 웨이퍼 상에 제1 칩 영역 및 제2 칩 영역을 전사시키는 것을 포함하되, 제1 칩 영역의 제1 면적은 제2 칩 영역의 제2 면적과 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 웨이퍼의 평면도이다.
도 2는 도 1의 제1 단위 영역을 설명하기 위한 확대도이다.
도 3a는 도 1의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 레이아웃도이다.
도 3b는 도 3a의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 블록도이다.
도 4는 도 1의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 단면도이다.
도 5는 몇몇 실시예에 따른 반도체 웨이퍼의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 단면도이다.
도 6은 몇몇 실시예에 따른 반도체 웨이퍼의 평면도이다.
도 7은 도 6의 제1 단위 영역을 설명하기 위한 확대도이다.
도 8은 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다.
도 9는 도 8의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다.
도 10은 도 8의 제1 칩 영역 및 제3 칩 영역을 설명하기 위한 예시적인 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다.
도 12는 도 11의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다.
도 13은 도 11의 제1 칩 영역 및 제3 칩 영역을 설명하기 위한 예시적인 단면도이다.
도 14는 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다.
도 15는 도 14의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다.
도 16은 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법을 설명하기 위한 흐름도이다.
도 17은 몇몇 실시예에 따라 단위 샷을 구성하는 것을 설명하기 위한 평면도이다.
도 18은 몇몇 실시예에 따른 단위 샷을 이용하여 반도체 웨이퍼를 제조하는 것을 설명하기 위한 평면도이다.
도 19 및 도 20은 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법의 효과를 설명하기 위한 도면들이다.
도 21a 내지 도 21h는 몇몇 실시예에 따른 단위 샷을 설명하기 위한 예시적인 도면들이다.
이하에서, 도 1 내지 도 15를 참조하여, 몇몇 실시예에 따른 반도체 웨이퍼를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 웨이퍼의 평면도이다. 도 2는 도 1의 제1 단위 영역을 설명하기 위한 확대도이다. 도 3a는 도 1의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 레이아웃도이다. 도 3b는 도 3a의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 블록도이다. 도 4는 도 1의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 단면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼는 반복되는 복수의 제1 단위 영역(U1)을 포함한다.
반도체 웨이퍼는 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 반도체 웨이퍼는 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
도시되지 않았으나, 반도체 웨이퍼는 그 결정 구조를 구별하기 위해 말들어지는 영역인 플랫존(flat zone) 또는 노치(notch)를 포함할 수 있음은 물론이다.
각각의 제1 단위 영역(U1)은 제1 칩 영역(C11) 및 제2 칩 영역(C12)을 포함할 수 있다. 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 스크라이브 라인(SL)에 의해 서로 이격될 수 있다. 스크라이브 라인(SL)은 반도체 웨이퍼에 대한 다이싱(dicing) 공정에서 각각의 칩 영역들(예를 들어, 제1 칩 영역(C11)과 제2 칩 영역(C12))이 분리 절단될 수 있도록 제공되는 영역이다.
스크라이브 라인(SL)은 복수의 제1 단위 영역(U1)을 서로 분리할 수도 있다. 예를 들어, 스크라이브 라인(SL)은 각각의 제1 단위 영역(U1)의 주변을 따라 연장될 수 있다. 즉, 스크라이브 라인(SL)은 제1 칩 영역(C11)의 주변 및 제2 칩 영역(C12)의 주변을 따라 연장되어, 제1 칩 영역(C11)과 제2 칩 영역(C12)이 분리 절단될 수 있도록 제공될 수 있다.
스크라이브 라인(SL)은 격자형으로 형성될 수 있다. 예를 들어, 스크라이브 라인(SL)은 제1 방향(X)을 따라 연장되는 가로 라인(SLX)과, 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 연장되는 세로 라인(SLY)을 포함할 수 있다.
제1 칩 영역(C11)은 제1 방향(X)에서 제1 길이(LX11)를 가질 수 있고, 제2 방향(Y)에서 제2 길이(LY11)를 가질 수 있다. 제2 칩 영역(C12)은 제1 방향(X)에서 제3 길이(LX12)를 가질 수 있고, 제2 방향(Y)에서 제4 길이(LY12)를 가질 수 있다.
몇몇 실시예에서, 제1 칩 영역(C11)의 제1 면적은 평면적 관점에서 제2 칩 영역(C12)의 제2 면적과 다를 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 제1 칩 영역(C11)의 제1 면적은 제2 칩 영역(C12)의 제2 면적보다 클 수 있다.
예를 들어, 제1 칩 영역(C11)의 제1 길이(LX11)는 제2 칩 영역(C12)의 제3 길이(LX12)와 동일할 수 있고, 제1 칩 영역(C11)의 제2 길이(LY11)는 제2 칩 영역(C12)의 제4 길이(LY12)보다 클 수 있다. 즉, 각각의 제1 단위 영역(U1)은 서로 다른 면적을 갖는 제1 칩 영역(C11) 및 제2 칩 영역(C12)을 포함할 수 있다. 한편, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 그러나, 이는 예시적인 것일 뿐이고, 제1 칩 영역(C11)의 제1 길이(LX11)는 제2 칩 영역(C12)의 제3 길이(LX12)와 다를 수도 있다.
몇몇 실시예에서, 제1 칩 영역(C11)과 제2 칩 영역(C12)은 각각의 제1 단위 영역(U1) 내에서 제2 방향(Y)을 따라 배열될 수 있다. 제1 칩 영역(C11)의 제1 길이(LX11)는 제2 칩 영역(C12)의 제3 길이(LX12)와 동일할 수 있으므로, 스크라이브 라인(SL)의 세로 라인(SLY)은 제2 방향(Y)을 따라 일직선으로 형성될 수 있다.
몇몇 실시예에서, 복수의 제1 단위 영역(U1)은 반도체 웨이퍼에 걸쳐 격자형으로 배열될 수 있다. 예를 들어, 복수의 제1 단위 영역(U1)은 제1 방향(X) 및 제2 방향(Y)을 따라 반복적으로 배열될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 웨이퍼 내에, 제1 방향(X)을 따라 일렬로 배열되는 복수의 제1 칩 영역(C11)이 형성될 수 있다. 또한, 몇몇 실시예에 따른 반도체 웨이퍼 내에, 제1 방향(X)을 따라 일렬로 배열되는 복수의 제2 칩 영역(C12)이 형성될 수 있다.
이에 따라, 스크라이브 라인(SL)의 세로 라인(SLY)은 제1 방향(X)을 따라 배열되는 복수의 제1 칩 영역(C11)을 서로 이격시킬 수 있다. 또한, 스크라이브 라인(SL)의 세로 라인(SLY)은 제1 방향(X)을 따라 배열되는 복수의 제2 칩 영역(C12)을 서로 이격시킬 수 있다. 몇몇 실시예에서, 스크라이브 라인(SL)의 세로 라인(SLY)은 반도체 웨이퍼 전체에 걸쳐 제2 방향(Y)을 따라 일직선으로 형성될 수 있다.
또한, 스크라이브 라인(SL)의 가로 라인(SLX)은 제2 방향(Y)을 따라 배열되는 제1 칩 영역(C11)과 제2 칩 영역(C12)을 서로 이격시킬 수 있다. 몇몇 실시예에서, 스크라이브 라인(SL)의 가로 라인(SLX)은 반도체 웨이퍼 전체에 걸쳐 제1 방향(X)을 따라 일직선으로 형성될 수 있다.
몇몇 실시예에서, 각각의 제1 단위 영역(U1)은 복수 개의 제1 칩 영역(C11) 또는 복수 개의 제2 칩 영역(C12)을 포함할 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 각각의 제1 단위 영역(U1)은 2개의 제1 칩 영역(C11)을 포함할 수 있다. 도 1 및 도 2에서, 각각의 제1 단위 영역(U1) 내에 1개의 제2 칩 영역(C12)이 형성되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다.
도 1 내지 도 3b를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 각각 셀 영역(CELL; cell region) 및 주변 회로 영역(PERI; peripheral circuit region)을 포함할 수 있다.
본 명세서에서, 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 각각 플래시 메모리(Flash Memory)와 같은 비휘발성 메모리를 포함하는 것으로 설명된다. 그러나, 이는 예시적인 것일 뿐이고, 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 각각 로직 반도체 칩 또는 다른 형태의 메모리 반도체 칩일 수도 있다.
예를 들어, 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 각각 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor) 등의 로직 반도체 칩일 수도 있다.
또는, 예를 들어, 제1 칩 영역(C11) 및 제2 칩 영역(C12)은 각각 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등의 휘발성 메모리일 수도 있고, 또는 PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
셀 영역(CELL)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(1)가 형성될 수 있다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 상기 메모리 셀들과 전기적으로 연결되는 복수의 워드 라인들 및 비트 라인들을 포함할 수 있다. 메모리 셀 어레이(1)는 데이터 소거 단위인 복수의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
주변 회로 영역(PERI)에는 셀 영역(CELL)의 메모리 셀 어레이를 제어하는 주변 회로(미도시)가 형성될 수 있다. 예를 들어, 주변 회로 영역(PERI)은 로우 디코더 영역들(ROW DCR; row decoder region), 페이지 버퍼 영역(PBR; page buffer region) 및 칼럼 디코더 영역(COL DCR; column decoder region)을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이(1)의 워드 라인들을 선택하는 로우 디코더(2)가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 선택되지 않은 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 형성될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이(1)의 비트 라인들과 연결되는 칼럼 디코더(4)가 형성될 수 있다. 칼럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들어, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 제1 칩 영역(C11) 또는 제2 칩 영역(C12)은 각각 기판(100), 적층 구조체(SS), 채널 구조체(CS), 제1 층간 절연막(150), 제2 층간 절연막(160), 비트 라인(162), 게이트 전극들(GSL, WL1~WLn, SSL) 및 주변 회로 소자(PT)를 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
적층 구조체(SS), 채널 구조체(CS), 비트 라인(162) 및 게이트 전극들(GSL, WL1~WLn, SSL)은 셀 영역(CELL) 내에 형성되어 도 3a 및 도 3b의 메모리 셀 어레이(1)를 구성할 수 있다.
적층 구조체(SS)는 셀 영역(CELL) 내의 기판(100) 상에 형성될 수 있다. 적층 구조체(SS)는 기판(100) 상에 교대로 적층되는 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 및 복수의 절연 패턴(110)들을 포함할 수 있다.
몇몇 실시예에서, 게이트 전극들(GSL, WL1~WLn, SSL)은 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 워드 라인들(WL1~WLn)은 도 3b의 메모리 셀 어레이(1)를 구성하는 트랜지스터들의 게이트 전극으로 사용될 수 있다. 몇몇 실시예에서, 그라운드 선택 라인(GSL)은 게이트 전극들 게이트 전극들(GSL, WL1~WLn, SSL) 중 최하부에 배치될 수 있고, 스트링 선택 라인(SSL)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 최상부에 배치될 수 있다.
게이트 전극들(GSL, WL1~WLn, SSL)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극들(GSL, WL1~WLn, SSL)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연 패턴(110)들은 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴(110)들은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CS)는 적층 구조체(SS)를 관통할 수 있다. 채널 구조체(CS)는 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 채널 구조체(CS)는 적층 구조체(SS)를 관통하는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다.
채널 구조체(CS)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다. 반도체 패턴(130)은 적층 구조체(SS)를 관통하여 기판(100)과 접속될 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극(GSL, WL1~WLn, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연장될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CS) 상에 채널 패드(140)가 형성될 수 있다. 채널 패드(140)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 채널 패드(140)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(150)은 적층 구조체(SS), 채널 구조체(CS) 및 후술되는 주변 회로 소자(PT)를 덮도록 형성될 수 있다. 제1 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(162)은 채널 구조체(CS)와 접속될 수 있다. 예를 들어, 비트 라인(162)은 비트 라인 콘택(152)을 통해 채널 구조체(CS)와 접속될 수 있다. 비트 라인 콘택(152)은 제1 층간 절연막(150)을 관통하여 채널 패드(140)와 비트 라인(162)을 연결할 수 있다. 이에 따라, 채널 구조체(CS)의 반도체 패턴(130)은 비트 라인(162)과 접속될 수 있다.
몇몇 실시예에서, 게이트 전극들(GSL, WL1~WLn, SSL)의 단부 상에 셀 콘택(154)이 형성될 수 있다. 셀 콘택(154)은 예를 들어, 제1 층간 절연막(150)을 관통하여 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 접속될 수 있다.
몇몇 실시예에서, 셀 콘택(154) 상에 연결 배선(164)이 형성될 수 있다. 연결 배선(164)은 예를 들어, 제1 층간 절연막(150) 상의 제2 층간 절연막(160) 내에 형성될 수 있다. 연결 배선(164)은 셀 콘택(154)과 접속될 수 있다. 이에 따라, 연결 배선(164)은 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 접속될 수 있다.
주변 회로 소자(PT)는 주변 회로 영역(PERI) 내에 형성되어 도 3a 및 도 3b의 메모리 셀 어레이(1)를 제어하는 주변 회로를 구성할 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 트랜지스터(transistor)를 포함할 수 있다. 예를 들어, 주변 회로 소자(PT)는 주변 회로 게이트 전극(12), 주변 회로 게이트 절연막(14), 게이트 스페이서(16) 및 소오스/드레인 영역(18)을 포함할 수 있다.
주변 회로 소자(PT)는 예를 들어, 고전압 트랜지스터일 수 있으나, 이는 예시적인 것일 뿐이다. 예를 들어, 주변 회로 소자(PT)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 주변 회로 소자(PT) 상에 제1 주변 회로 콘택(156)이 형성될 수 있다. 제1 주변 회로 콘택(156)은 예를 들어, 제1 층간 절연막(150)을 관통하여 주변 회로 소자(PT)와 접속될 수 있다.
몇몇 실시예에서, 제1 주변 회로 콘택(156) 상에 제1 주변 회로 배선(166)이 형성될 수 있다. 제1 주변 회로 배선(166)은 예를 들어, 제2 층간 절연막(160) 내에 형성될 수 있다. 제1 주변 회로 배선(166)은 제1 주변 회로 콘택(156)과 접속될 수 있다. 이에 따라, 제1 주변 회로 배선(166)은 제1 주변 회로 콘택(156)과 접속될 수 있다.
몇몇 실시예에서, 제1 칩 영역(C11)의 칩 밀도(chip density)는 제2 칩 영역(C12)의 칩 밀도와 다를 수 있다. 예를 들어, 제1 칩 영역(C11)의 제1 면적이 제2 칩 영역(C12)의 제2 면적보다 큰 경우에, 제1 칩 영역(C11)의 칩 밀도는 제2 칩 영역(C12)의 칩 밀도보다 클 수 있다. 예를 들어, 제1 칩 영역(C11)의 칩 밀도는 512GB일 수 있고, 제2 칩 영역(C12)의 칩 밀도는 256GB일 수 있다.
몇몇 실시예에서, 제1 칩 영역(C11)의 채널 구조체(CS)의 개수는 제2 칩 영역(C12)의 채널 구조체(CS)의 개수보다 많을 수 있다.
도 5는 몇몇 실시예에 따른 반도체 웨이퍼의 제1 칩 영역 및 제2 칩 영역을 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 제1 칩 영역(C11) 또는 제2 칩 영역(C12)의 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 형성될 수 있다.
예를 들어, 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 적층되어 형성될 수 있다. 즉, 기판(100)의 상면과 수직한 방향에서, 셀 영역(CELL)과 주변 회로 영역(PERI)은 중첩될 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 베이스 기판(10) 상에 형성될 수 있다. 베이스 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 베이스 기판(10)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
몇몇 실시예에서, 베이스 기판(10) 상에 제3 층간 절연막(20)이 형성될 수 있다. 제3 층간 절연막(20)은 베이스 기판(10) 상의 주변 회로 소자(PT)를 덮도록 형성될 수 있다. 제3 층간 절연막(20)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 제3 층간 절연막(20)은 복수의 절연막이 적층된 다중막일 수도 있음은 물론이다. 제3 층간 절연막(20)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 주변 회로 소자(PT) 상에 배선 구조체(PW)가 형성될 수 있다. 배선 구조체(PW)는 제2 주변 회로 배선(22) 및 제2 주변 회로 콘택(24)을 포함할 수 있다. 제2 주변 회로 배선(22) 및 제2 주변 회로 콘택(24)은 예를 들어, 제3 층간 절연막(20) 내에 형성될 수 있다. 제2 주변 회로 배선(22)은 제2 주변 회로 콘택(24)을 통해 주변 회로 소자(PT)와 연결될 수 있다.
제2 주변 회로 배선(22)은 예를 들어, 금속(예를 들어, 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 주변 회로 콘택(24)들은 예를 들어, 실리콘(예를 들어, 폴리 실리콘) 또는 금속(예를 들어, 텅스텐(W) 또는 구리(Cu))을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6은 몇몇 실시예에 따른 반도체 웨이퍼의 평면도이다. 도 7은 도 6의 제1 단위 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 각각의 제1 단위 영역(U1)은 제3 칩 영역(C13)을 더 포함할 수 있다.
제3 칩 영역(C13)은 스크라이브 라인(SL)에 의해 제1 칩 영역(C11) 및 제2 칩 영역(C12)으로부터 이격될 수 있다.
제3 칩 영역(C13)은 제1 방향(X)에서 제5 길이(LX13)를 가질 수 있고, 제2 방향(Y)에서 제6 길이(LY13)를 가질 수 있다.
몇몇 실시예에서, 제3 칩 영역(C13)의 제3 면적은 평면적 관점에서 제1 칩 영역(C11)의 제1 면적 및 제2 칩 영역(C12)의 제2 면적과 다를 수 있다. 예를 들어, 도시된 것처럼, 제3 칩 영역(C13)의 제3 면적은 제1 칩 영역(C11)의 제1 면적보다 작고, 제2 칩 영역(C12)의 제2 면적보다 클 수 있다.
예를 들어, 제3 칩 영역(C13)의 제5 길이(LX13)는 제1 칩 영역(C11)의 제1 길이(LX11) 및 제2 칩 영역(C12)의 제3 길이(LX12)와 동일할 수 있다. 또한, 제3 칩 영역(C13)의 제6 길이(LY13)는 제1 칩 영역(C11)의 제2 길이(LY11)보다 작고, 제2 칩 영역(C12)의 제4 길이(LY12)보다 클 수 있다. 즉, 각각의 제1 단위 영역(U1)은 서로 다른 면적을 갖는 복수의 칩 영역들(제1 내지 제3 칩 영역(C11, C12, C13))을 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 칩 영역(C11, C12, C13)은 각각의 제1 단위 영역(U1) 내에서 제2 방향(Y)을 따라 배열될 수 있다. 각각의 제1 단위 영역(U1) 내에서 제3 칩 영역(C13)은 제1 칩 영역(C11)과 제2 칩 영역(C12) 사이에 개재되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 내지 제3 칩 영역(C11, C12, C13)의 배열은 다양할 수 있음은 물론이다.
몇몇 실시예에서, 복수의 제1 단위 영역(U1)은 반도체 웨이퍼에 걸쳐 격자형으로 배열될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 웨이퍼 내에, 제1 방향(X)을 따라 일렬로 배열되는 복수의 제3 칩 영역(C13)이 형성될 수 있다.
도 8은 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다. 도 9는 도 8의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다. 도 10은 도 8의 제1 칩 영역 및 제3 칩 영역을 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 10을 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼는 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)를 포함할 수 있다.
제1 웨이퍼(W1)는 도 1 및 도 2를 이용하여 상술한 반도체 웨이퍼와 유사하므로, 이하에서 자세한 설명은 생략한다.
제2 웨이퍼(W2)는 제1 웨이퍼(W1)에 부착될 수 있다. 예를 들어, 제2 웨이퍼(W2)는 제1 웨이퍼(W1) 아래에 부착될 수 있다. 제2 웨이퍼(W2)는 반복되는 복수의 제2 단위 영역(U2)을 포함할 수 있다. 몇몇 실시예에서, 제2 웨이퍼(W2)의 제2 단위 영역(U2)은 제1 웨이퍼(W1)의 제1 단위 영역(U1)에 대응되도록 형성될 수 있다.
각각의 제2 단위 영역(U2)은 제4 칩 영역(C21) 및 제5 칩 영역(C22)을 포함할 수 있다. 제4 칩 영역(C21) 및 제5 칩 영역(C22)은 스크라이브 라인(SL)에 의해 서로 이격될 수 있다.
제4 칩 영역(C21)은 제1 방향(X)에서 제7 길이(LX21)를 가질 수 있고, 제2 방향(Y)에서 제8 길이(LY21)를 가질 수 있다. 제5 칩 영역(C22)은 제1 방향(X)에서 제9 길이(LX22)를 가질 수 있고, 제2 방향(Y)에서 제10 길이(LY22)를 가질 수 있다.
몇몇 실시예에서, 제4 칩 영역(C21)의 제4 면적은 평면적 관점에서 제5 칩 영역(C22)의 제5 면적과 다를 수 있다. 예를 들어, 도시된 것처럼, 제4 칩 영역(C21)의 제4 면적은 제5 칩 영역(C22)의 제5 면적보다 클 수 있다.
몇몇 실시예에서, 제1 웨이퍼(W1)의 칩 영역(제1 칩 영역(C11) 또는 제2 칩 영역(C12))은 제2 웨이퍼(W2)의 칩 영역(제4 칩 영역(C21) 또는 제5 칩 영역(C22))에 대응되도록 형성될 수 있다.
예를 들어, 도 9에 도시된 것처럼, 제4 칩 영역(C21)의 제7 길이(LX21)는 제1 칩 영역(C11)의 제1 길이(LX11)와 동일할 수 있고, 제4 칩 영역(C21)의 제8 길이(LY21)는 제1 칩 영역(C11)의 제2 길이(LY11)와 동일할 수 있다. 또한, 예를 들어, 제5 칩 영역(C22)의 제9 길이(LX22)는 제2 칩 영역(C12)의 제3 길이(LX12)와 동일할 수 있고, 제5 칩 영역(C22)의 제10 길이(LY22)는 제2 칩 영역(C12)의 제4 길이(LY12)와 동일할 수 있다.
몇몇 실시예에서, 제1 웨이퍼(W1)의 칩 영역(제1 칩 영역(C11) 또는 제2 칩 영역(C12))은 제2 웨이퍼(W2)의 칩 영역(제4 칩 영역(C21) 또는 제5 칩 영역(C22))에 부착되어 하나의 반도체 칩을 구성할 수 있다.
예를 들어, 도 10에 도시된 것처럼, 제1 웨이퍼(W1)의 제1 칩 영역(C11)은 메모리 반도체 칩의 셀 영역(CELL)을 구성할 수 있고, 제2 웨이퍼(W2)의 제4 칩 영역(C21)은 메모리 반도체 칩의 주변 회로 영역(PERI)을 구성할 수 있다. 제1 칩 영역(C11)은 제4 칩 영역(C21)에 대응되도록 부착될 수 있으므로, 제1 칩 영역(C11)과 제4 칩 영역(C21)은 1:1로 대응되어 하나의 메모리 반도체 칩을 구성할 수 있다. 예를 들어, 512GB용 셀 영역(CELL)을 포함하는 제1 칩 영역(C11)은 512GB용 주변 회로 영역(PERI)을 포함하는 제4 칩 영역(C21)에 부착되어, 512GB의 메모리 반도체 칩을 구성할 수 있다.
마찬가지로, 제2 칩 영역(C12)과 제5 칩 영역(C22)은 1:1로 대응되어 또 다른 하나의 메모리 반도체 칩을 구성할 수 있다. 예를 들어, 256GB용 셀 영역(CELL)을 포함하는 제2 칩 영역(C12)은 256GB용 주변 회로 영역(PERI)을 포함하는 제5 칩 영역(C22)에 부착되어, 256GB의 메모리 반도체 칩을 구성할 수 있다.
도 8 및 도 10에서, 제2 웨이퍼(W2) 상에 하나의 제1 웨이퍼(W1)만이 부착되는 것만이 부착되는 것으로 도시되었으나 이는 예시적인 것일 뿐이고, 제2 웨이퍼(W2) 상에 복수 개의 제1 웨이퍼(W1)가 부착될 수도 있음은 물론이다. 예를 들어, 제4 칩 영역(C21)에 대응되며 메모리 반도체 칩의 셀 영역(CELL)을 구성하는 복수 개의 제1 칩 영역(C11)이 제4 칩 영역(C21) 상에 차례로 부착될 수도 있다.
도 11은 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다. 도 12는 도 11의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다. 도 13은 도 11의 제1 칩 영역 및 제3 칩 영역을 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 13을 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 제2 웨이퍼(W2)의 칩 영역은 제1 웨이퍼(W1)의 복수 개의 칩 영역에 대응되도록 형성될 수 있다.
예를 들어, 제4 칩 영역(C21)은 n개(여기서, n은 2 이상의 자연수)의 제1 칩 영역(C11)에 대응되도록 형성될 수 있다.
인접하는 제1 칩 영역(C11)들은 스크라이브 라인(SL)에 의해 이격될 수 있다. 이에 따라, 예시적으로 n이 2인 경우에, 제7 길이(LX21)는 스크라이브 라인(SL)의 폭과 제1 길이(LX11)의 2배의 합과 동일할 수 있다.
즉, 도 12에 도시된 것처럼, 제4 칩 영역(C21)의 제7 길이(LX21)는 제1 칩 영역(C11)의 제1 길이(LX11)의 n배보다 클 수 있고, 제4 칩 영역(C21)의 제8 길이(LY21)는 제1 칩 영역(C11)의 제2 길이(LY11)와 동일할 수 있다. 또한, 제5 칩 영역(C22)의 제9 길이(LX22)는 제2 칩 영역(C12)의 제3 길이(LX12)의 n배보다 클 수 있고, 제5 칩 영역(C22)의 제10 길이(LY22)는 제2 칩 영역(C12)의 제4 길이(LY12)와 동일할 수 있다.
몇몇 실시예에서, n개의 제1 웨이퍼(W1)의 칩 영역(제1 칩 영역(C11) 또는 제2 칩 영역(C12))은 제2 웨이퍼(W2)의 칩 영역(제4 칩 영역(C21) 또는 제5 칩 영역(C22))에 부착되어 하나의 반도체 칩을 구성할 수 있다.
예를 들어, 도 13에 도시된 것처럼, n개(예를 들어, 2개)의 제1 칩 영역(C11)은 메모리 반도체 칩의 셀 영역(CELL)을 구성할 수 있고, 1개의 제4 칩 영역(C21)은 메모리 반도체 칩의 주변 회로 영역(PERI)을 구성할 수 있다. 제1 칩 영역(C11)은 제4 칩 영역(C21)에 대응되도록 부착될 수 있으므로, 제1 칩 영역(C11)과 제4 칩 영역(C21)은 n:1로 대응되어 하나의 메모리 반도체 칩을 구성할 수 있다. 예를 들어, 512GB용 셀 영역(CELL)을 포함하는 2개의 제1 칩 영역(C11)은 1TB용 주변 회로 영역(PERI)을 포함하는 제4 칩 영역(C21)에 부착되어, 1TB의 메모리 반도체 칩을 구성할 수 있다.
마찬가지로, 제2 칩 영역(C12)과 제5 칩 영역(C22)은 n:1로 대응되어 또 다른 하나의 메모리 반도체 칩을 구성할 수 있다. 예를 들어, 256GB용 셀 영역(CELL)을 포함하는 2개의 제2 칩 영역(C12)은 512GB용 주변 회로 영역(PERI)을 포함하는 제5 칩 영역(C22)에 부착되어, 512GB의 메모리 반도체 칩을 구성할 수 있다.
도 14는 몇몇 실시예에 따른 반도체 웨이퍼를 설명하기 위한 분해 사시도이다. 도 15는 도 14의 제1 단위 영역 및 제2 단위 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼에서, 제1 웨이퍼(W1)는 단일 면적의 복수의 제1 칩 영역(C11)만을 포함하고, 제2 웨이퍼(W2)는 단일 면적의 복수의 제2 칩 영역(C12)만을 포함할 수 있다.
예를 들어, 제1 웨이퍼(W1)의 제1 단위 영역(U1)은 서로 다른 면적의 칩 영역들을 포함하지 않을 수 있다. 또한, 제2 웨이퍼(W2)의 제2 단위 영역(U2)은 서로 다른 면적의 칩 영역들을 포함하지 않을 수 있다.
몇몇 실시예에서, 제2 웨이퍼(W2)의 칩 영역은 제1 웨이퍼(W1)의 복수 개의 칩 영역에 대응되도록 형성될 수 있다. 예를 들어, 제4 칩 영역(C21)은 m개(여기서, m은 자연수)의 제1 칩 영역(C11)에 대응되도록 형성될 수 있다.
인접하는 제1 칩 영역(C11)들은 스크라이브 라인(SL)에 의해 이격될 수 있다. 이에 따라, 예시적으로 m이 2인 경우에, 제7 길이(LX21)는 스크라이브 라인(SL)의 폭과 제1 길이(LX11)의 2배의 합과 동일할 수 있다.
즉, 도 12에 도시된 것처럼, 제4 칩 영역(C21)의 제7 길이(LX21)는 제1 칩 영역(C11)의 제1 길이(LX11)의 m배보다 클 수 있고, 제4 칩 영역(C21)의 제8 길이(LY21)는 제1 칩 영역(C11)의 제2 길이(LY11)와 동일할 수 있다.
몇몇 실시예에서, m개의 제1 칩 영역(C11)은 제4 칩 영역(C21)에 부착되어 하나의 반도체 칩을 구성할 수 있다.
이하에서, 도 1 내지 도 21h를 참조하여, 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법을 설명한다.
도 16은 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법을 설명하기 위한 흐름도이다. 도 17은 몇몇 실시예에 따라 단위 샷을 구성하는 것을 설명하기 위한 평면도이다. 도 18은 몇몇 실시예에 따른 단위 샷을 이용하여 반도체 웨이퍼를 제조하는 것을 설명하기 위한 평면도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 및 도 17을 참조하면, 제1 칩 영역(C11) 및 제2 칩 영역(C12)을 포함하는 단위 샷(L)을 구성한다(S10).
몇몇 실시예에서, 제1 칩 영역(C11)의 제1 면적은 평면적 관점에서 제2 칩 영역(C12)의 제2 면적과 다를 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 제1 칩 영역(C11)의 제1 면적은 제2 칩 영역(C12)의 제2 면적보다 클 수 있다.
예를 들어, 제1 칩 영역(C11)의 제1 길이(LX11)는 제2 칩 영역(C12)의 제3 길이(LX12)와 동일할 수 있고, 제1 칩 영역(C11)의 제2 길이(LY11)는 제2 칩 영역(C12)의 제4 길이(LY12)보다 클 수 있다. 즉, 각각의 제1 단위 영역(U1)은 서로 다른 면적을 갖는 제1 칩 영역(C11) 및 제2 칩 영역(C12)을 포함할 수 있다.
도 16 및 도 18을 참조하면, 반도체 웨이퍼를 제공한다(S20). 예를 들어, 노광 장치 상에 반도체 웨이퍼를 로딩할 수 있다. 상기 반도체 웨이퍼는 전 공정이 수행되지 않은 베어(bare) 웨이퍼일 수 있으나, 이에 제한되는 것은 아니다. 상기 반도체 웨이퍼 상에는 포토레지스트 등이 코팅되어 있을 수 있으며, 상기 반도체 웨이퍼와 포토레지스트 사이에 다른 물질막(예를 들어 절연막 또는 도전막)이 개재되어 있을 수도 있음은 물론이다.
이어서, 단위 샷(L)을 이용하여 반도체 웨이퍼에 대한 노광을 수행한다(S30). 이에 따라, 단위 샷(L)의 패턴이 반도체 웨이퍼의 포토레지스트에 전사될 수 있다. 단위 샷(L)을 이용하는 노광 공정은 반복되어 반도체 웨이퍼 전체에 대한 노광 공정이 수행될 수 있다.
이어서, 단위 샷(L)의 패턴이 전사된 포토레지스트를 현상한다(S40). 예를 들어, 단위 샷(L)의 패턴이 전사된 포토레지스트를 이용한 식각 공정 등의 잔여 패터닝 공정이 수행될 수 있다. 이에 따라, 반도체 웨이퍼 상에 제1 칩 영역(C11) 및 제2 칩 영역(C12)이 전사될 수 있다.
도 19 및 도 20은 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법의 효과를 설명하기 위한 도면들이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17의 단위 샷(L)과 비교할 때, 도 19의 단위 샷(L)은 단일 면적의 칩 영역만을 포함한다. 예를 들어, 도 19의 단위 샷(L)은 제1 면적의 제1 칩 영역(C11)만을 포함한다.
단위 샷(L)의 크기는 노광 장치에 의해 고정되어 있으므로, 단위 샷(L)에 단일 면적의 칩 영역들만을 배치하는 경우에는 잉여 공간이 발생할 수 있다. 예를 들어, 도 19에 도시된 것처럼, 단위 샷(L) 내에 제1 칩 영역(C11)들만을 배치하는 경우에는 공간 R과 같은 잉여 공간이 발생할 수 있다.
과도한 잉여 공간을 포함하는 단위 샷(L)은 반도체 웨이퍼 전체에 대한 노광 공정을 수행하는데 필요한 샷 수를 증가시키므로, 제품 생산성을 저하시키는 원인이 된다. 예를 들어, 도 19의 단위 샷(L)은 도 20의 반도체 웨이퍼 전체에 대한 노광 공정을 수행하는데 필요한 샷 수를 증가시킨다.
그러나, 도 17에 도시된 것처럼, 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법에서는 단위 샷(L) 내에 서로 다른 면적의 칩 영역들이 배치될 수 있다. 즉, 도 17의 단위 샷(L)은 서로 다른 면적을 갖는 제1 칩 영역(C11) 및 제2 칩 영역(C12)이 배치되므로, 도 19의 공간 R과 같은 잉여 공간의 발생을 최소화할 수 있다.
예를 들어, 도 18 및 도 20을 비교하면, 도 17의 단위 샷(L)을 이용하여 반도체 웨이퍼 전체에 대한 노광 공정을 수행하는데 필요한 샷 수는, 도 19의 단위 샷(L)을 이용하여 반도체 웨이퍼 전체에 대한 노광 공정을 수행하는데 필요한 샷 수보다 작다. 즉, 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법에서는, 단위 샷(L) 내에 칩 영역의 점유 면적을 증가시킴으로써, 반도체 웨이퍼 전체에 대한 노광 공정을 수행하는데 필요한 샷 수를 감소시킬 수 있다. 이에 따라, 제품 생산성이 향상된 반도체 웨이퍼의 제조 방법이 제공될 수 있다.
도 21a 내지 도 21h는 몇몇 실시예에 따른 단위 샷을 설명하기 위한 예시적인 도면들이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21a 내지 도 21e를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법에서, 단위 샷(L)은 복수의 제1 칩 영역(C11) 및 복수의 제2 칩 영역(C12)을 포함할 수 있다.
몇몇 실시예에서, 복수의 제1 칩 영역(C11) 및 복수의 제2 칩 영역(C12)은 좌우 대칭적으로 배열될 수 있다. 예를 들어, 단위 샷(L)은 평면적 관점에서 단위 샷(L)의 중심을 지나며 제2 방향(Y)으로 연장되는 제1 대칭선(LS1)을 포함할 수 있다. 이 때, 복수의 제1 칩 영역(C11) 및 복수의 제2 칩 영역(C12)은 제1 대칭선(LS1)을 기준으로 대칭적으로 배열될 수 있다.
도 21f 내지 도 21h를 참조하면, 몇몇 실시예에 따른 반도체 웨이퍼의 제조 방법에서, 복수의 제1 칩 영역(C11) 및 복수의 제2 칩 영역(C12)은 좌우 대칭적 및 상하 대칭적으로 배열될 수 있다.
예를 들어, 단위 샷(L)은 평면적 관점에서 단위 샷(L)의 중심을 지나며 제1 방향(X)으로 연장되는 제2 대칭선(LS2)을 더 포함할 수 있다. 이 때, 복수의 제1 칩 영역(C11) 및 복수의 제2 칩 영역(C12)은 제1 대칭선(LS1)을 기준으로 대칭적으로 배열될뿐만 아니라, 제2 대칭선(LS2)을 기준으로도 대칭적으로 배열될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
C11: 제1 칩 영역 C12: 제2 칩 영역
SL: 스크라이브 라인 U1: 제1 단위 영역
100: 기판 130: 반도체 패턴
132: 정보 저장막 150: 제1 층간 절연막
152: 비트 라인 콘택 154: 셀 콘택
156: 제1 주변 회로 콘택 162: 비트 라인
164: 연결 배선 166: 제1 주변 회로 배선

Claims (20)

  1. 반복되는 복수의 단위 영역을 포함하는 반도체 웨이퍼로,
    각각의 상기 단위 영역 내의 제1 칩 영역; 및
    각각의 상기 단위 영역 내에, 스크라이브 라인에 의해 상기 제1 칩 영역으로부터 이격되는 제2 칩 영역을 포함하고,
    평면적 관점에서, 상기 제1 칩 영역의 제1 면적은 상기 제2 칩 영역의 제2 면적과 다른 반도체 웨이퍼.
  2. 제 1항에 있어서,
    상기 제1 칩 영역은, 제1 방향에서 제1 길이를 가지며, 상기 제1 방향과 교차하는 제2 방향에서 제2 길이를 갖고,
    상기 제2 칩 영역은, 상기 제1 방향에서 상기 제1 길이와 동일한 제3 길이를 가지며, 상기 제2 방향에서 상기 제2 길이와 다른 제4 길이를 갖는 반도체 웨이퍼.
  3. 제 2항에 있어서,
    각각의 상기 단위 영역 내에서, 상기 제1 칩 영역 및 상기 제2 칩 영역은 상기 제2 방향을 따라 배열되는 반도체 웨이퍼.
  4. 제 1항에 있어서,
    상기 스크라이브 라인은 각각의 상기 단위 영역의 주변을 따라 연장되어, 복수의 상기 단위 영역을 서로 이격시키는 반도체 웨이퍼.
  5. 제 1항에 있어서,
    각각의 상기 단위 영역은 복수 개의 상기 제1 칩 영역을 포함하는 반도체 웨이퍼.
  6. 제 1항에 있어서,
    상기 제1 칩 영역 및 상기 제2 칩 영역은 각각,
    메모리 셀 어레이를 포함하는 셀 영역과,
    상기 메모리 셀 어레이를 제어하는 주변 회로 영역을 포함하는 반도체 웨이퍼.
  7. 제 6항에 있어서,
    상기 주변 회로 영역은 평면적 관점에서 상기 셀 영역 주변에 형성되는 반도체 웨이퍼.
  8. 제 6항에 있어서,
    상기 셀 영역은 상기 주변 회로 영역 상에 적층되는 반도체 웨이퍼.
  9. 제 6항에 있어서,
    상기 주변 회로 영역은,
    상기 메모리 셀 어레이의 워드 라인을 선택하는 로우 디코더 영역과,
    상기 메모리 셀 어레이에 저장된 정보를 판독하는 페이지 버퍼 영역과,
    상기 메모리 셀 어레이의 비트 라인과 접속되는 칼럼 디코더 영역을 포함하는 반도체 웨이퍼.
  10. 제 1항에 있어서,
    상기 제1 칩 영역 및 상기 제2 칩 영역은 각각,
    기판과,
    상기 기판 상에 차례로 적층되는 복수의 워드 라인을 포함하는 적층 구조체와,
    상기 적층 구조체를 관통하여 각각의 상기 워드 라인과 교차하는 채널 구조체와,
    상기 채널 구조체와 접속되는 비트 라인을 포함하는 반도체 웨이퍼.
  11. 제1 방향을 따라 배열되는 복수의 제1 칩 영역; 및
    상기 제1 방향을 따라 배열되는 복수의 제2 칩 영역을 포함하고,
    각각의 상기 제1 칩 영역은, 상기 제1 방향에서 제1 길이를 가지며, 상기 제1 방향과 교차하는 제2 방향에서 제2 길이를 갖고,
    각각의 상기 제2 칩 영역은, 상기 제1 방향에서 상기 제1 길이와 동일한 제3 길이를 가지며, 상기 제2 방향에서 상기 제2 길이와 다른 제4 길이를 갖는 반도체 웨이퍼.
  12. 제 11항에 있어서,
    복수의 상기 제1 칩 영역을 서로 이격시키며 복수의 상기 제2 칩 영역을 서로 이격시키는 세로 라인과,
    복수의 상기 제1 칩 영역으로부터 복수의 상기 제2 칩 영역을 이격시키는 가로 라인을 포함하는 스크라이브 라인을 더 포함하는 반도체 웨이퍼.
  13. 제 12항에 있어서,
    상기 세로 라인은 상기 제2 방향을 따라 일직선으로 형성되고,
    상기 가로 라인은 상기 제1 방향을 따라 일직선으로 형성되는 반도체 웨이퍼.
  14. 제 11항에 있어서,
    상기 제1 방향을 따라 배열되는 복수의 제3 칩 영역을 더 포함하고,
    각각의 상기 제3 칩 영역은, 상기 제1 방향에서 상기 제1 길이와 동일한 제5 길이를 갖고, 상기 제2 방향에서 상기 제2 길이 및 상기 제3 길이와 다른 제6 길이를 갖는 반도체 웨이퍼.
  15. 반복되는 복수의 제1 단위 영역을 포함하는 제1 웨이퍼; 및
    반복되는 복수의 제2 단위 영역을 포함하며, 상기 제1 웨이퍼에 부착되는 제2 웨이퍼를 포함하고,
    각각의 상기 제1 단위 영역은 제1 칩 영역을 포함하고,
    각각의 상기 제2 단위 영역은, n개(여기서, n은 자연수)의 상기 제1 칩 영역에 대응되는 제2 칩 영역을 포함하는 반도체 웨이퍼.
  16. 제 15항에 있어서,
    상기 제2 웨이퍼는, n개의 상기 제1 칩 영역이 상기 제2 칩 영역 상에 형성되도록 상기 제1 웨이퍼에 부착되는 반도체 웨이퍼.
  17. 제 15항에 있어서,
    상기 제1 칩 영역은, 제1 방향에서 제1 길이를 가지며, 상기 제1 방향과 교차하는 제2 방향에서 제2 길이를 갖고,
    상기 제2 칩 영역은, 상기 제1 방향에서 상기 제1 길이의 n배보다 큰 제3 길이를 가지며, 상기 제2 방향에서 상기 제2 길이와 동일한 제4 길이를 갖는 반도체 웨이퍼.
  18. 제 15항에 있어서,
    각각의 상기 제1 단위 영역은, 스크라이브 라인에 의해 상기 제1 칩 영역으로부터 이격되는 제3 칩 영역을 더 포함하고,
    평면적 관점에서, 상기 제1 칩 영역의 제1 면적은 상기 제3 칩 영역의 제2 면적과 다른 반도체 웨이퍼.
  19. 제 18항에 있어서,
    각각의 상기 제2 단위 영역은, 상기 스크라이브 라인에 의해 상기 제2 칩 영역으로부터 이격되는 제4 칩 영역을 더 포함하고,
    평면적 관점에서, 상기 제2 칩 영역의 제3 면적은 상기 제4 칩 영역의 제4 면적과 다른 반도체 웨이퍼.
  20. 제1 칩 영역 및 상기 제1 칩 영역으로부터 이격되는 제2 칩 영역을 포함하는 단위 샷(shot)을 구성하고,
    반도체 웨이퍼를 제공하고,
    상기 단위 샷을 이용하여, 상기 반도체 웨이퍼 상에 상기 제1 칩 영역 및 상기 제2 칩 영역을 전사시키는 것을 포함하되,
    상기 제1 칩 영역의 제1 면적은 상기 제2 칩 영역의 제2 면적과 다른 반도체 웨이퍼의 제조 방법.
KR1020190177456A 2019-12-30 2019-12-30 반도체 웨이퍼 및 그 제조 방법 KR20210084930A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190177456A KR20210084930A (ko) 2019-12-30 2019-12-30 반도체 웨이퍼 및 그 제조 방법
US17/023,533 US11756944B2 (en) 2019-12-30 2020-09-17 Semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190177456A KR20210084930A (ko) 2019-12-30 2019-12-30 반도체 웨이퍼 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20210084930A true KR20210084930A (ko) 2021-07-08

Family

ID=76546551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190177456A KR20210084930A (ko) 2019-12-30 2019-12-30 반도체 웨이퍼 및 그 제조 방법

Country Status (2)

Country Link
US (1) US11756944B2 (ko)
KR (1) KR20210084930A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11800725B1 (en) * 2020-01-20 2023-10-24 Monolithic 3D Inc. 3D semiconductor devices and structures with electronic circuit units

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037038A (ja) 2001-07-23 2003-02-07 Nec Kansai Ltd 投影露光方法
KR20050052103A (ko) 2003-11-29 2005-06-02 주식회사 하이닉스반도체 반도체소자의 노광방법
KR100545213B1 (ko) 2003-12-27 2006-01-24 동부아남반도체 주식회사 집적회로 샷수의 최대화 방법 및 이 방법에 의하여 제조된웨이퍼
US7401302B2 (en) 2004-04-29 2008-07-15 Taiwan Semiconductor Manufacturing Company Ltd. System on chip development with reconfigurable multi-project wafer technology
KR100695895B1 (ko) 2005-06-24 2007-03-19 삼성전자주식회사 주사형 노광장치 및 그 노광방법
KR100780849B1 (ko) 2006-11-20 2007-11-30 프롬써어티 주식회사 샷 단위의 웨이퍼 검사 방법
CN102117800A (zh) * 2010-01-05 2011-07-06 联华电子股份有限公司 半导体芯片堆迭及其制作方法
US8384231B2 (en) * 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9034734B2 (en) * 2013-02-04 2015-05-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for plasma etching compound semiconductor (CS) dies and passively aligning the dies
JP2015233106A (ja) 2014-06-11 2015-12-24 キヤノン株式会社 露光方法および露光装置
US20180233410A1 (en) * 2017-02-14 2018-08-16 Psemi Corporation Wafer dicing methods
US20180323105A1 (en) * 2017-05-02 2018-11-08 Psemi Corporation Simultaneous Break and Expansion System for Integrated Circuit Wafers
US11393771B2 (en) * 2018-09-27 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures in semiconductor packaged device and method of forming same
US11183487B2 (en) * 2018-12-26 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
KR20210073178A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 스크라이브 레인을 갖는 반도체 소자들 및 그 형성 방법
US11437335B2 (en) * 2020-02-04 2022-09-06 Qualcomm Incorporated Integrated circuit (IC) packages employing a thermal conductive package substrate with die region split, and related fabrication methods

Also Published As

Publication number Publication date
US20210202456A1 (en) 2021-07-01
US11756944B2 (en) 2023-09-12

Similar Documents

Publication Publication Date Title
US11011580B2 (en) Memory device
US9818848B2 (en) Three-dimensional ferroelectric FET-based structures
US9184218B2 (en) Semiconductor memory device having three-dimensional cross point array
TWI591633B (zh) 記憶體裝置
TWI777513B (zh) 記憶體裝置及其製造方法
US9595568B2 (en) Semiconductor memory device having unequal pitch vertical channel transistors employed as selection transistors and method for programming the same
US8233310B2 (en) Resistance-change memory
TWI763355B (zh) 記憶體元件及其製造方法
KR102098244B1 (ko) 자기 메모리 소자
US20210202496A1 (en) Integrated circuit device
US20210399003A1 (en) Three-dimensional semiconductor memory device
KR102471884B1 (ko) 저항 변화형 기억장치 및 이의 제조 방법
JP2020113702A (ja) 抵抗変化型ランダムアクセスメモリ
US10411071B2 (en) Semiconductor storage device
US11756944B2 (en) Semiconductor wafer
CN114639772A (zh) 一种半导体结构和存储电路
US20210090627A1 (en) Twisted wordline structures
US11744088B2 (en) Memory device
KR20240020093A (ko) 비휘발성 메모리 장치
US10515997B2 (en) Memory device and method for manufacturing the same
KR20210089075A (ko) 저항 변화형 기억 장치 및 그 제조 방법
WO2024057528A1 (ja) 半導体装置、その設計方法、及びその製造方法
US9390922B1 (en) Process for forming wide and narrow conductive lines
WO2022244207A1 (ja) メモリデバイス
KR20220053172A (ko) 가변 저항 메모리 소자

Legal Events

Date Code Title Description
E902 Notification of reason for refusal