KR20210082729A - 전계발광 표시장치 - Google Patents

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Abstract

본 발명의 전계발광 표시장치는, 영상을 표시하는 표시영역과 표시영역을 둘러싸는 비표시영역이 정의된 기판, 기판 상의 표시영역에 전기적으로 연결된 박막트랜지스터와 발광다이오드, 박막트랜지스터와 발광다이오드를 덮는 봉지부, 봉지부 상부의 터치 센서부, 그리고 기판 상의 비표시영역에 제1 및 제2 크랙 방지부를 포함할 수 있다. 그리고, 제2 크랙 방지부는 제1 크랙 방지부와 표시영역 사이에 위치하고, 제1 크랙 방지부는 터치 센서부의 전극층과 동일 공정을 통해 형성되는 제1 패턴을 포함할 수 있다.
이에 따라, 용액 공정으로 발광층 형성 시, 노즐 간 편차를 최소화하고, 모세관 현상에 의해 개구부 내에 적하된 용액이 표시영역의 중앙으로 몰리는 현상을 방지할 수 있다.

Description

전계발광 표시장치{Electroluminescent Display Device}
본 발명은 전계발광 표시장치에 관한 것으로, 특히, 신뢰성이 향상된 전계발광 표시장치에 관한 것이다.
평판표시장치 중 하나인 전계발광 표시장치(Electroluminescent Display Device)는 자체 발광형이기 때문에 액정표시장치(Liquid Crystal Display Device)에 비해 시야각 등이 우수하며, 백라이트가 필요하지 않기 때문에 경량 및 박형이 가능하고, 소비전력 측면에서도 유리하다.
또한, 전계발광 표시장치는 직류 저전압 구동이 가능하고 응답속도가 빠르며, 전부 고체이기 때문에 외부충격에 강하고 사용 온도 범위도 넓으며, 특히 제조비용 측면에서도 저렴한 장점을 가지고 있다.
이러한 전계발광 표시장치는 다수의 무기막과 유기막 그리고 금속막을 적층하여 형성된 구동소자와 발광소자를 포함한다.
이중, 발광소자의 발광층은 수분에 매우 취약하며, 수분에 노출될 경우 열화되어 발광소자의 성능이 저하된다. 따라서, 발광소자를 봉지재로 덮어 발광층으로 수분이 침투하는 것을 차단하고, 외부의 충격으로부터 발광소자를 보호한다.
그런데, 무기막은 크랙(crack)이 발생하기 쉽다. 특히, 외부로부터의 충격이나 내부의 응력(stress)에 의해 무기막에 크랙이 발생될 수 있으며, 이러한 크랙은 무기막을 통해 쉽게 전파된다. 이러한 크랙은 수분의 침투 경로가 된다. 이에 따라, 크랙을 통해 침투한 수분이 발광층을 열화시킬 수 있으며, 발광소자의 신뢰성이 저하될 수 있다.
본 발명은, 상기한 문제점을 해결하기 위하여 제시된 것으로, 수분의 침투를 방지하여 신뢰성을 향상시킬 수 있는 전계발광 표시장치를 제공하고자 한다.
상기의 목적을 달성하기 위하여, 본 발명의 전계발광 표시장치는, 영상을 표시하는 표시영역과 상기 표시영역을 둘러싸는 비표시영역이 정의된 기판, 기판 상의 표시영역에 전기적으로 연결된 박막트랜지스터와 발광다이오드, 박막트랜지스터와 발광다이오드를 덮는 봉지부, 봉지부 상부의 터치 센서부, 그리고 기판 상의 비표시영역에 제1 및 제2 크랙 방지부를 포함할 수 있다. 그리고, 제2 크랙 방지부는 제1 크랙 방지부와 표시영역 사이에 위치하고, 제1 크랙 방지부는 터치 센서부의 전극층과 동일 공정을 통해 형성되는 제1 패턴을 포함한다.
제1 크랙 방지부는 기판과 접촉한다.
제1 크랙 방지부는 제2 패턴을 더 포함하며, 제1 패턴은 터치 센서부의 제1 전극층과 동일 공정을 통해 형성되고, 제2 패턴은 터치 센서부의 제2 전극층과 동일 공정을 통해 형성된다.
제1 패턴과 제2 패턴은 번갈아 배치된다.
제1 크랙 방지부는 제1 패턴과 제2 패턴이 적층된 이중층 구조를 가진단.
터치 센서부는 터치 접지 배선을 포함하고, 제1 패턴은 터치 접지 배선과 연결된다.
제1 크랙 방지부는 제2 패턴을 더 포함하고, 제2 패턴은 박막트랜지스터의 전극층과 동일 공정을 통해 형성된다.
제2 패턴은 기판과 접촉한다.
제1 패턴과 제2 패턴 사이에 유기막이 위치하며, 제1 패턴은 유기막에 형성된 컨택홀을 통해 제2 패턴과 접촉한다.
터치 센서부는 전극층을 덮는 터치 보호막을 포함하며, 제1 크랙 방지부는 터치 보호막과 접촉한다.
제1 크랙 방지부는 무기막과 이격된다.
제2 크랙 방지부는 박막트랜지스터의 전극층과 동일 공정을 통해 형성된다.
비표시영역은 트리밍 마진 영역을 포함하며, 제1 및 제2 크랙 방지부는 트리밍 마진 영역과 표시영역 사이에 위치한다.
트리밍 마진 영역에서 기판의 상면이 노출된다.
본 발명의 전계발광 표시장치는, 제2 크랙 방지부와 표시영역 사이에 투습 방지부를 더 포함하며, 투습 방지부는 유기막에 형성된 개구부이다.
본 발명의 전계발광 표시장치는, 제2 크랙 방지부와 표시영역 사이에 게이트 구동부를 더 포함하며, 투습 방지부는 게이트 구동부와 중첩한다.
본 발명에 따른 전계발광 표시장치에서는, 무기막이 외부로 노출되지 않도록 함으로써, 크랙의 발생을 억제할 수 있다.
또한, 비표시영역에 크랙 방지부(crack stopper)를 형성하여 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 크랙의 전파를 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여 발광층을 보호하고, 발광다이오드의 신뢰성을 높일 수 있다.
이때, 제1 크랙 방지부는 터치 센서부의 전극층과 동일 공정을 통해 형성하고, 제2 크랙 방지부는 박막트랜지스터의 전극층과 동일 공정을 통해 형성함으로써, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부를 형성할 수 있다.
게다가, 트리밍 마진 영역에 인접하여 제1 크랙 방지부를 형성함으로써, 설계 마진에 대한 제약을 줄일 수 있으며, 내로우 베젤(narrow bezel)의 구현이 가능하다.
또한, 제1 크랙 방지부를 터치 접지 배선과 연결함으로써, 터치 접지 배선의 저항을 낮출 수 있으며, 외부로부터 인입되는 전하를 빠르게 방전시켜 화면이 녹색을 띠는 그리니쉬(greenish) 불량을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 전계발광 표시장치의 개략적인 평면도이다.
도 2는 본 발명의 실시예에 따른 전계발광 표시장치의 표시영역을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 전계발광 표시장치에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 전계발광 표시장치의 개략적인 평면도이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치는 표시영역(DA)과 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시영역(DA)에는 다수의 화소(P)가 매트릭스 형태로 위치하며, 각 화소(P)는 게이트 배선(도시하지 않음)과 데이터 배선(도시하지 않음) 및 전원 배선(도시하지 않음)을 통해 신호를 전달 받는다.
여기서, 표시영역(DA)의 각 화소(P)이 사각형 형태를 가지는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 각 화소(P)는 삼각형이나, 오각형, 육각형, 둥근 모서리를 갖는 사각형, 원형 또는 타원형 등의 다양한 형태를 가질 수 있으며, 인접한 화소(P)는 동일한 형태를 가질 수도 있고, 서로 다른 형태를 가질 수도 있다.
각 화소(P)는 적어도 하나의 박막트랜지스터와 발광다이오드를 포함하며, 이러한 화소(P)의 구체적 구성에 대해 추후 상세히 설명한다.
또한, 표시영역(DA)이 사각형 형태를 가지는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 표시영역(DA)은 오각형이나 육각형, 원형, 또는 타원형 등의 다양한 형태를 가질 수 있다.
비표시영역(NDA)에는 신호를 생성하거나 외부의 구동 인쇄회로기판(printed circuit board: PCB)로부터 신호를 전달 받아 표시영역(DA)의 각 화소(P)에 신호를 인가하기 위한 게이트 구동부(GD)와 데이터 구동부(DD)가 구비된다.
보다 상세하게, 표시영역(DA) 좌우의 비표시영역(NDA)에는 게이트 구동부(GD)가 위치하고, 표시영역(DA) 상부의 비표시영역(NDA)에는 데이터 구동부(DD)가 위치한다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 데이터 구동부(DD)는 표시영역(DA) 하부의 비표시영역(NDA)에 위치할 수 있으며, 게이트 구동부(GD)는 표시영역(DA) 좌측 또는 우측의 비표시영역(NDA)에만 위치할 수도 있다.
게이트 구동부(GD)는 다수의 스위칭 소자와 신호 배선을 포함하며, 게이트-인-패널(gate-in-panel)의 형태로 표시영역(DA)의 구성 요소들과 함께 기판 상에 형성될 수 있다. 이러한 게이트 구동부(GD)는 데이터 구동부(DD)와 연결되어 데이터 구동부(DD)로부터 신호를 전달 받을 수 있다. 또한, 데이터 구동부(DD)는 집적 회로(integrated circuit: IC)의 형태로 부착될 수 있으며, 표시영역(DA) 상부의 비표시영역(NDA)에는 이러한 데이터 구동부(DD)와 연결을 위한 패드부 및 링크부가 구비될 수 있다. 그러나, 게이트 구동부(GD)와 데이터 구동부(DD)의 구성은 이에 제한되지 않으며 변경될 수 있다.
또한, 비표시영역(NDA)은 가장자리에 트리밍 마진 영역(trimming margin area)(TMA)을 가진다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않는다.
최근, 전계발광 표시장치는 다양한 기기에 적용되어 그 용도와 목적에 따라 다양한 모양을 가질 수 있으며, 이러한 전계발광 표시장치는 모기판(mother glass) 상에 다수의 소자를 형성하고 레이저를 이용하여 재단함으로써 원하는 모양으로 제조된다. 이때, 레이저 재단(laser trimming) 시, 레이저와 모기판 간의 정렬 오차가 발생하여 원하지 않는 부분이 잘리는 문제가 발생할 수 있으며, 이러한 재단 불량(trimming error)을 방지하기 위해, 본 발명은 비표시영역(NDA)의 가장자리에 트리밍 마진 영역(TMA)을 구비한다.
트리밍 마진 영역(TMA)은 표시영역(DA)의 세 측을 둘러싸도록 형성될 수 있다. 즉, 트리밍 마진 영역(TMA)은 데이터 구동부(DD)가 위치하는 표시영역(DA)의 상측을 제외하고 형성될 수 있으며, 이에 따라, 트리밍 마진 영역(TMA)은 표시영역(DA)의 좌측과 우측 및 하측을 둘러싸도록 형성될 수 있다, 그러나, 본 발명은 이에 제한되지 않으며, 트리밍 마진 영역(TMA)은 표시영역(DA)의 상측에도 형성될 수 있다.
한편, 비표시영역(NDA)에는 제1 및 제2 크랙 방지부(CS1, CS2)가 형성된다. 이러한 제1 및 제2 크랙 방지부(CS1, CS2)는 트리밍 마진 영역(TMA)과 게이트 구동부(GD) 사이에 위치한다. 이에 따라, 게이트 구동부(GD)는 제1 및 제2 크랙 방지부(CS1, CS2)와 표시영역(DA) 사이에 위치한다. 보다 상세하게, 제2 크랙 방지부(CS2)가 제1 크랙 방지부(CS1)와 게이트 구동부(GD) 사이에 위치하고, 게이트 구동부(GD)가 제2 크랙 방지부(CS2)와 표시영역(DA) 사이에 위치한다.
제1 및 제2 크랙 방지부(CS1, CS2)의 각각은 표시영역(DA)의 세 측, 즉, 표시영역(DA)의 좌측과 우측 및 하측을 둘러싸도록 형성될 수 있다. 이때, 제1 및 제2 크랙 방지부(CS1, CS2)의 각각은 표시영역(DA)의 좌측과 하측 및 우측을 따라 끊어짐 없이 연장되어 있을 수 있다. 이와 달리, 제1 및 제2 크랙 방지부(CS1, CS2)의 각각은 연장 방향을 따라 적어도 하나의 끊어진 부분을 가질 수 있으며, 제1 크랙 방지부(CS1)의 끊어진 부분과 제2 크랙 방지부(CS2)의 끊어진 부분은 서로 어긋나게 위치할 수 있다.
이러한 제1 및 제2 크랙 방지부(CS1, CS2)의 각각은 적어도 하나의 도전성 패턴을 포함할 수 있으며, 이에 대해 추후 상세히 설명한다.
이와 같이, 본 발명의 실시예에 따른 전계발광 표시장치에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(CS1, CS2)를 형성하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(CS1, CS2)에 의해 크랙이 전파되는 것을 보다 효과적으로 방지할 수 있다. 이에 따라, 크랙에 의한 수분의 침투를 방지하여, 발광층을 보호하고 발광다이오드의 신뢰성을 향상시킬 수 있다.
이러한 본 발명의 실시예에 따른 전계발광 표시장치의 표시영역 구성에 대해 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 전계발광 표시장치의 표시영역을 개략적으로 도시한 단면도로, 도 1의 II-II'선에 대응하는 하나의 화소의 단면을 도시한다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치는 표시영역(DA)의 각 화소(P)에 박막트랜지스터(120)와 발광다이오드(130), 그리고 터치 센서부(140)를 포함한다.
박막트랜지스터(120)는 반도체층(121), 게이트 전극(122), 소스 전극(123), 그리고 드레인 전극(124)을 포함할 수 있다. 그리고, 발광다이오드(130)는 제1 전극(131), 발광층(132), 및 제2 전극(133)을 포함할 수 있다. 또한, 터치 센서부(140)는 브릿지(142)와 감지 전극(144)을 포함할 수 있다.
보다 상세하게, 기판(110) 상부의 실질적으로 전면(entire surface)에 절연물질로 버퍼층(111)이 형성된다. 기판(110)은 유리기판이나 플라스틱기판일 수 있다. 일례로, 플라스틱 기판으로 폴리이미드(polyimide: PI)나 폴리카보네이트(polycarbonate: PC)가 사용될 수 있으며, 이에 제한되지 않는다.
버퍼층(111)은 제1 무기막으로, 산화실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 이러한 버퍼층(111)은 단일층 구조를 가질 수 있다. 이와 달리, 버퍼층(111)은 다중층 구조를 가질 수도 있으며, 서로 다른 물질이 번갈아 적층될 수 있다.
버퍼층(111) 상부에는 패터닝된 반도체층(121)이 형성된다. 반도체층(121)은 산화물 반도체 물질로 이루어질 수 있는데, 이 경우 반도체층(121) 하부에는 차광패턴(도시하지 않음)이 더 형성될 수 있으며, 차광패턴은 반도체층(121)으로 입사되는 빛을 차단하여 반도체층(121)이 빛에 의해 열화되는 것을 방지한다. 이와 달리, 반도체층(121)은 다결정 실리콘으로 이루어질 수도 있으며, 이 경우 반도체층(121)의 양 가장자리에 불순물이 도핑되어 있을 수 있다.
반도체층(121) 상부에는 절연물질로 이루어진 게이트 절연막(112)이 실질적으로 기판(110) 전면에 형성된다. 게이트 절연막(112)은 제2 무기막으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 이때, 반도체층(121)이 산화물 반도체 물질로 이루어질 경우, 게이트 절연막(112)은 산화 실리콘(SiO2)으로 형성될 수 있다. 이와 달리, 반도체층(121)이 다결정 실리콘으로 이루어질 경우, 게이트 절연막(112)은 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)으로 형성될 수 있다.
게이트 절연막(112) 상부에는 금속과 같은 도전성 물질로 이루어진 게이트 전극(122)이 반도체층(121)의 중앙에 대응하여 형성된다. 게이트 전극(122)은 알루미늄(Al)이나, 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 네오디뮴(Nd), 이리듐(Ir), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 게이트 전극(122)은 몰리브덴이나 몰리브덴 합금으로 형성될 수 있다.
한편, 본 발명의 실시예에서는 게이트 절연막(112)이 실질적으로 기판(110) 전면에 형성되어 있으나, 게이트 절연막(112)은 게이트 전극(122)과 동일한 모양으로 패턴될 수도 있다.
게이트 전극(122) 상부에는 절연물질로 이루어진 제1 층간 절연막(113)과 제2 층간 절연막(114)이 실질적으로 기판(110) 전면에 형성된다. 제1 층간 절연막(113)과 제2 층간 절연막(114)은 각각 제3 및 제4 무기막으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 다른 예로, 게이트 전극 (122) 상부에는 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)과 같은 무기절연물질로 이루어진 단일층의 층간 절연막이 형성될수도 있다.
제1 층간 절연막(113)과 제2 층간 절연막(114)은 반도체층(121)의 양측 상면을 노출하는 컨택홀을 가진다. 이러한 컨택홀은 게이트 절연막(112) 내에도 형성된다. 이와 달리, 게이트 절연막(112)이 게이트 전극(122)과 동일한 모양으로 패턴될 경우, 컨택홀은 제1 층간 절연막(113)과 제2 층간 절연막(114) 내에만 형성된다.
또한, 제1 층간 절연막(113)과 제2 층간 절연막(114) 사이에는 게이트 배선(도시하지 않음)과 제1 커패시터 전극(도시하지 않음)이 형성될 수 있다. 게이트 배선은 제1 방향을 따라 연장되고 게이트 구동부(도 1의 GD)와 연결되며, 제1 커패시터 전극은 게이트 전극(122)에 연결될 수 있다.
이와 달리, 게이트 배선과 제1 커패시터 전극은 게이트 절연막(112)과 제1 층간 절연막(113) 사이에 형성될 수도 있다. 또는, 게이트 배선과 제1 커패시터 전극 중 하나는 제1 층간 절연막(113)과 제2 층간 절연막(114) 사이에 형성되고, 나머지는 게이트 절연막(112)과 제1 층간 절연막(113) 사이에 형성될 수도 있다.
제2 층간 절연막(114) 상부에는 금속과 같은 도전성 물질로 소스 및 드레인 전극(123, 124)이 형성된다. 소스 및 드레인 전극(123, 124)은 게이트 전극(122)을 중심으로 이격되어 위치하며, 제1 및 제2 층간 절연막(113, 114)에 형성된 컨택홀을 통해 반도체층(121)의 양측과 각각 접촉한다.
소스 및 드레인 전극(123, 124)은 알루미늄(Al)이나, 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 네오디뮴(Nd), 이리듐(Ir), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 소스 및 드레인 전극(123, 124)은 알루미늄이나 알루미늄 합금으로 형성될 수 있으며, 티타늄/알루미늄/티타늄의 삼중층 구조를 가질 수 있다.
이러한 반도체층(121), 게이트 전극(122), 그리고 소스 및 드레인 전극(123, 124)은 박막트랜지스터(120)를 이룬다. 여기서, 박막트랜지스터(120)는 반도체층(121)의 일측, 즉, 반도체층(121)의 상부에 게이트 전극(122)과 소스 및 드레인 전극(123, 124)이 위치하는 코플라나(coplanar) 구조를 가진다.
이와 달리, 박막트랜지스터(120)는 반도체층의 하부에 게이트 전극이 위치하고 반도체층의 상부에 소스 및 드레인 전극이 위치하는 역 스태거드(inverted staggered) 구조를 가질 수 있다. 이 경우, 반도체층은 산화물 반도체 물질 또는 비정질 실리콘으로 이루어질 수 있다.
이러한 박막트랜지스터(120)는 구동 박막트랜지스터로, 도시하지 않았지만, 각 화소(P)에는 구동 박막트랜지스터(120)와 동일한 구조의 스위칭 박막트랜지스터가 더 형성될 수 있다. 구동 박막트랜지스터(120)의 게이트 전극(122)은 스위칭 박막트랜지스터의 드레인 전극(도시하지 않음)에 연결되고 구동 박막트랜지스터(120)의 소스 전극(123)은 전원 배선(도시하지 않음)에 연결될 수 있다. 또한, 스위칭 박막트랜지스터의 게이트 전극(도시하지 않음)과 소스 전극(도시하지 않음)은 게이트 배선 및 데이터 배선(도시하지 않음)과 각각 연결될 수 있다.
또한, 구동 박막트랜지스터(120)와 동일한 구조를 가지는 하나 이상의 센싱 박막트랜지스터가 각 화소(P)에 더 형성될 수 있으며, 이에 제한되지 않는다.
소스 및 드레인 전극(123, 124) 상부에는 절연물질로 이루어진 보호막(passivation layer)(115)이 실질적으로 기판(110) 전면에 형성된다. 보호막(115)은 제5 무기막으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다.
보호막(115) 상부에는 절연물질로 이루어진 제1 평탄화막(116)이 실질적으로 기판(110) 전면에 형성된다. 제1 평탄화막(116)의 상면은 평탄할 수 있다. 제1 평탄화막(116)은 제1 유기막으로, 포토 아크릴(photo acryl)이나 벤조사이클로부텐(benzocyclobutene)과 같은 유기절연물질로 형성될 수 있다. 이와 달리, 제1 평탄화막(116)은 아크릴계 수지, 에폭시계 수지, 페놀계 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 중 하나 이상으로 형성될 수 있으며, 이에 제한되지 않는다.
제1 평탄화막(116)은 드레인 전극(124)을 부분적으로 노출하는 제1 드레인 컨택홀(116a)을 가진다. 제1 드레인 컨택홀(116a)은 제1 평탄화막(116) 하부의 보호막(115)에도 형성된다.
제1 평탄화막(116) 상부에는 금속과 같은 도전성 물질로 이루어진 보조 드레인 전극(126)이 형성된다. 보조 드레인 전극(126)은 제1 드레인 컨택홀(116a)을 통해 드레인 전극(124)과 접촉한다.
보조 드레인 전극(126)은 알루미늄(Al)이나, 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 네오디뮴(Nd), 이리듐(Ir), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 보조 드레인 전극(126)은 알루미늄이나 알루미늄 합금으로 형성될 수 있다.
이러한 보조 드레인 전극(126)은 박막트랜지스터(120)와 별도의 구성으로 도시되어 있으나, 본 발명은 이에 제한되지 않는다. 이와 달리, 박막트랜지스터(120)는 보조 드레인 전극(126)을 더 포함할 수도 있다.
한편, 제1 평탄화막(116) 상부에는 제2 방향을 따라 연장되는 데이터 배선(도시하지 않음)과 전원 배선(도시하지 않음) 및 제2 커패시터 전극(도시하지 않음)이 형성될 수 있다. 도시하지 않았지만, 데이터 배선은 제2 방향을 따라 연장되고 게이트 배선과 교차하여 각 화소영역을 정의하며, 고전위 전압을 공급하는 전원 배선은 데이터 배선과 이격되어 위치한다. 제2 커패시터 전극은 드레인 전극(124)과 연결되고, 제1 커패시터 전극과 중첩하여 둘 사이의 절연막을 유전체로 스토리지 커패시터를 이룬다. 이와 달리, 제1 커패시터 전극이 드레인 전극(124)에 연결되고, 제2 커패시터 전극이 게이트 전극(122)에 연결될 수도 있으며, 이에 제한되지 않는다.
이러한 데이터 배선과 전원 배선 및 제2 커패시터 전극은 소스 및 드레인 전극(123, 124)과 동일 층, 즉, 제2 층간 절연막(114)과 보호막(115) 사이에 형성될 수도 있다. 이와 달리, 데이터 배선과 전원 배선 및 제2 커패시터 전극 중 적어도 하나는 제2 층간 절연막(114)과 보호막(115) 사이에 형성되고, 나머지는 보조 드레인 전극(126)과 동일 층, 즉, 제1 평탄화막(116) 상에 형성될 수도 있다.
보조 드레인 전극(126) 상부에는 절연물질로 이루어진 제2 평탄화막(117)이 실질적으로 기판(110) 전면에 형성된다. 제2 평탄화막(117)의 상면은 평탄할 수 있다. 제2 평탄화막(117)은 제2 유기막으로, 포토 아크릴(photo acryl)이나 벤조사이클로부텐(benzocyclobutene)과 같은 유기절연물질로 형성될 수 있다. 이와 달리, 제2 평탄화막(117)은 아크릴계 수지, 에폭시계 수지, 페놀계 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 중 하나 이상으로 형성될 수 있으며, 이에 제한되지 않는다. 여기서, 제1 및 제2 평탄화막(116, 117)은 동일한 물질로 이루어질 수도 있고, 또는 서로 다른 물질로 이루어질 수도 있다.
제2 평탄화막(117)은 보조 드레인 전극(126)을 부분적으로 노출하는 제2 드레인 컨택홀(117a)을 가진다. 제2 드레인 컨택홀(117a)은 제1 드레인 컨택홀(116a) 바로 위에 제1 드레인 컨택홀(116a)과 중첩하여 형성된다. 이와 달리, 제2 드레인 컨택홀(117a)은 제1 드레인 컨택홀(116a)과 이격되어 형성될 수도 있다.
제2 평탄화막(117) 상부에는 비교적 일함수가 높은 도전성 물질로 제1 전극(131)이 형성된다. 제1 전극(131)은 각 화소(P)마다 형성되고, 제2 드레인 컨택홀(117a)을 통해 보조 드레인 전극(126)과 접촉한다. 이에 따라, 제1 전극(131)은 보조 드레인 전극(126)을 통해 드레인 전극(124)과 전기적으로 연결된다. 일례로, 제1 전극(131)은 인듐-틴-옥사이드(indium tin oxide: ITO)나 인듐-징크-옥사이드(indium zinc oxide: IZO)와 같은 투명 도전성 물질로 형성될 수 있으며, 이에 제한되지 않는다.
한편, 본 발명의 실시예에 따른 전계발광 표시장치는 발광다이오드(130)의 빛이 기판(110)과 반대 방향으로 출력되는 상부 발광 방식(top emission type)일 수 있으며, 이에 따라, 제1 전극(131)은 투명 도전성 물질 하부에 반사율이 높은 금속 물질로 형성되는 반사전극 또는 반사층을 더 포함할 수 있다. 예를 들어, 반사전극 또는 반사층은 알루미늄-팔라듐-구리(aluminum-palladium-copper: APC) 합금이나 은(Ag) 또는 알루미늄(Al)으로 이루어질 수 있다. 이러한 제1 전극(131)은 ITO/APC/ITO나 ITO/Ag/ITO 또는 ITO/Al/ITO의 3중층 구조를 가질 수 있으며, 이에 제한되지 않는다.
제1 전극(131) 상부에는 절연물질로 뱅크(118)가 형성된다. 뱅크(118)는 제1 전극(131)의 가장자리와 중첩하고, 제1 전극(131)의 가장자리를 덮으며, 제1 전극(131)의 중앙부를 노출한다. 뱅크(118)에 의해 노출된 제1 전극(131)은 발광영역으로 정의될 수 있다.
이러한 뱅크(118)는 제3 유기막으로, 폴리이미드나 헥사메틸디실록산(hexamethyldisiloxane: HMDSO)과 같은 유기절연물질로 형성될 수 있다. 이와 달리, 뱅크(118)는 아크릴계 수지나 벤조사이클로부텐(benzocyclobutene)으로 형성될 수도 있으며, 이에 제한되지 않는다.
여기서, 제2 드레인 컨택홀(117a)은 뱅크(118) 하부에 위치할 수 있다. 이와 달리, 제2 드레인 컨택홀(117a)은 뱅크(118)와 이격되어 위치할 수 있다.
뱅크(118) 상부에는 절연물질로 스페이서(119)가 형성된다. 스페이서(119)는 뱅크(118) 상부에 뱅크(118)보다 좁은 폭을 가지고 형성된다. 이에 따라, 뱅크(118)의 상면은 스페이서(119)에 의해 부분적으로 노출된다. 또한, 스페이서(119)의 두께는 뱅크(118)의 두께보다 두꺼울 수 있다. 이와 달리, 스페이서(119)의 두께는 뱅크(118)의 두께와 동일할 수 있다.
이러한 스페이서(119)는, 발광층(132) 형성 시 사용되는 미세 금속 마스크(fine metal mask: FMM)가 뱅크(118)나 제1 전극(131)과 직접 접촉하는 것을 막아 발광다이오드(130)의 손상을 방지한다.
스페이서(119)는 뱅크(118)와 동일한 물질로 이루어질 수 있다. 이때, 스페이서(119)는 뱅크(118)와 일체로 이루어질 수 있다. 이와 달리, 스페이서(119)는 뱅크(118)와 다른 물질로 이루어질 수도 있다. 이러한 스페이서(119)는 뱅크(118)와 동일 공정에서 형성될 수 있으며, 뱅크(118)와 다른 공정에서 형성될 수도 있다.
다음, 뱅크(118)를 통해 노출된 제1 전극(131) 상부에는 발광층(132)이 형성된다.
도시하지 않았지만, 발광층(132)은 제1 전극(131) 상부로부터 순차적으로 위치하는 제1 전하보조층, 발광물질층(light-emitting material layer), 그리고 제2 전하보조층을 포함할 수 있다. 발광물질층은 적, 녹, 청색 발광물질 중 어느 하나로 이루어질 수 있으며, 이에 제한되지 않는다. 이러한 발광물질은 인광화합물 또는 형광화합물과 같은 유기발광물질이거나 양자 점(quantum dot)과 같은 무기발광물질일 수 있다.
제1 전하보조층은 정공보조층(hole auxiliary layer)일 수 있으며, 정공보조층은 정공주입층(hole injection layer: HIL)과 정공수송층(hole transport layer: HTL) 중 적어도 하나를 포함할 수 있다. 또한, 제2 전하보조층은 전자보조층(electron auxiliary layer)일 수 있으며, 전자보조층은 전자주입층(electron injection layer: EIL)과 전자수송층(electron transport layer: ETL) 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이러한 발광층(132)은 미세 금속 마스크를 이용한 열 증착 공정(thermal evaporation process)을 통해 형성될 수 있다.
이와 달리, 발광층(132)은 용액 공정(solution process)을 통해 형성될 수도 있다. 이러한 경우, 뱅크(118)는 적어도 상면이 소수성 특성을 가지며, 스페이서(119)는 생략될 수도 있다. 그러나, 본 발명은 이에 제한되지 않는다.
발광층(132) 상부에는 비교적 일함수가 낮은 도전성 물질로 이루어진 제2 전극(133)이 실질적으로 기판(110) 전면에 형성된다. 이러한 제2 전극(133)은 뱅크(118) 및 스페이서(119)의 상면 및 측면에도 형성된다.
여기서, 제2 전극(133)은 알루미늄(Al)이나 마그네슘(Mg), 은(Ag) 또는 이들의 합금으로 형성될 수 있다. 이때, 제2 전극(133)은 발광층(132)으로부터의 빛이 투과될 수 있도록 상대적으로 얇은 두께를 가진다. 이와 달리, 제2 전극(133)은 인듐-갈륨-옥사이드(indium-gallium-oxide: IGO)와 같은 투명 도전성 물질로 형성될 수 있으며, 이에 제한되지 않는다.
제1 전극(131)과 발광층(132) 및 제2 전극(133)은 발광다이오드(130)를 이룬다. 여기서, 제1 전극(131)은 애노드(anode)의 역할을 하고, 제2 전극(133)은 캐소드(cathode)의 역할을 할 수 있으며, 이에 제한되지 않는다.
앞서 언급한 바와 같이, 본 발명의 실시예에 따른 전계발광 표시장치는 발광다이오드(130)의 발광층(132)으로부터의 빛이 기판(110)과 반대 방향, 즉, 제2 전극(133)을 통해 외부로 출력되는 상부 발광 방식일 수 있으며, 이러한 상부 발광 방식은 동일 면적의 하부 발광 방식 대비 보다 넓은 발광영역을 가질 수 있으므로, 휘도를 향상시키고 소비 전력을 낮출 수 있다.
이때, 각 화소(P)의 발광다이오드(130)는 방출하는 빛의 파장에 따라 마이크로 캐비티 효과에 해당하는 소자 두께를 가질 수 있으며, 이에 따라, 광 효율을 높일 수 있다. 여기서, 소자 두께는 제1 전극(131)과 제2 전극(133) 사이의 거리로 정의될 수 있으며, 이에 제한되지 않는다.
또한, 제2 전극(133) 상부의 실질적으로 기판(110) 전면에는 봉지부(135)가 형성된다. 봉지부(135)는 발광다이오드(130)를 덮으며, 외부에서 유입되는 수분이나 산소를 차단함으로써 발광다이오드(130)를 보호한다. 이러한 봉지부(135)는 무기막과 유기막이 번갈아 적층된 구조를 가질 수 있다.
일례로, 봉지부(135)는 발광다이오드(130) 상부에 순차적으로 적층된 제1 봉지층(135a)과 제2 봉지층(135b) 그리고 제3 봉지층(135c)을 포함할 수 있다. 여기서, 제1 및 제3 봉지층(135a, 135c)은 각각 제6 및 제7 무기막으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx) 또는 산화 알루미늄(Al2O3)과 같은 무기절연물질로 형성될 수 있다. 또한, 제2 봉지층(135b)은 제4 유기막으로, 아크릴계 수지 또는 에폭시계 수지와 같은 유기절연물질로 형성될 수 있다.
봉지부(135) 상부의 실질적으로 기판(110) 전면에는 터치 센서부(140)가 형성된다. 터치 센서부(140)는 봉지부(135) 상부에 순차적으로 형성된 제1 터치 절연막(141)과 제1 도전 패턴(142), 제2 터치 절연막(143), 제2 도전 패턴(144), 그리고 제3 터치 절연막(145)을 포함한다.
보다 상세하게, 봉지부(135)의 제3 봉지층(135c) 상부에 절연물질로 제1 터치 절연막(141)이 실질적으로 기판(110) 전면에 형성된다. 제1 터치 절연막(141)은 터치 버퍼층으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성되는 무기막일 수 있다.
제1 터치 절연막(141) 상부에는 제1 전극층으로서 다수의 제1 도전 패턴(142)이 형성된다. 이러한 제1 도전 패턴(142)은 서로 다른 패턴을 연결하는 브릿지일 수 있다.
제1 도전 패턴(142)은 금속과 같은 도전성 물질로 이루어지며, 단일층 또는 다중층 구조를 가질 수 있다. 일례로, 제1 도전 패턴(142)은 제1, 제2, 제3층을 포함하는 삼중층 구조를 가질 수 있다. 이때, 제2층은 제1 및 제3층과 다른 물질로 이루어지고, 제1층과 제3층은 동일 물질로 이루어질 수 있다. 제2층의 물질은 제1 및 제3층의 물질보다 낮은 비저항을 가질 수 있다. 예를 들어, 제2층은 알루미늄이나 알루미늄 합금으로 이루어지고, 제1 및 제3층은 타타늄이나 티타늄 합금으로 이루어질 수 있다. 또한, 제2층의 두께는 제1 및 제3층 각각의 두께보다 두껍고, 제1 및 제3층의 두께의 합보다 두꺼울 수 있으며, 제1층의 두께와 제3층의 두께는 동일할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제1 도전 패턴(142) 상부에는 절연물질로 제2 터치 절연막(143)이 실질적으로 기판(110) 전면에 형성된다. 제2 터치 절연막(143)은 터치 층간 절연막으로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성되는 무기막일 수 있다.
여기서, 제2 터치 절연막(143)은 제1 도전 패턴(142)을 노출하는 컨택홀을 가진다.
제2 터치 절연막(143) 상부에는 제2 전극층으로서 다수의 제2 도전 패턴(144)이 형성된다. 이러한 제2 도전 패턴(144)은 감지 전극일 수 있으며, 외부의 터치 구동부(도시하지 않음)로부터 터치구동전압을 인가 받는 송신 전극(Tx)과 터치감지전압을 터치 구동부로 전달하는 수신 전극(Rx)을 포함할 수 있다.
제2 도전 패턴(144)은 금속과 같은 도전성 물질로 이루어지며, 단일층 또는 다중층 구조를 가질 수 있다. 일례로, 제2 도전 패턴(144)은 제1, 제2, 제3층을 포함하는 삼중층 구조를 가질 수 있다. 이때, 제2층은 제1 및 제3층과 다른 물질로 이루어지고, 제1층과 제3층은 동일 물질로 이루어질 수 있다. 제2층의 물질은 제1 및 제3층의 물질보다 낮은 비저항을 가질 수 있다. 예를 들어, 제2층은 알루미늄이나 알루미늄 합금으로 이루어지고, 제1 및 제3층은 타타늄이나 티타늄 합금으로 이루어질 수 있다. 또한, 제2층의 두께는 제1 및 제3층 각각의 두께보다 두껍고, 제1 및 제3층의 두께의 합보다 두꺼울 수 있으며, 제1층의 두께와 제3층의 두께는 동일할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이와 같이, 금속 물질로 이루어지는 제2 도전 패턴(144)은 메쉬(mesh) 형태를 가질 수 있다.
이와 달리, 제2 도전 패턴(144)은 투명 도전성 물질로 이루어질 수 있다. 이러한 제2 도전 패턴(144)은 블록(block) 형태를 가질 수 있으며, 블록 형태의 제2 도전 패턴(144)은 메쉬 형태의 제2 도전 패턴(144)보다 넓은 폭을 가질 수 있다.
한편, 제2 도전 패턴(144)의 일부는 제1 도전 패턴(142)과 중첩하며, 제2 터치 절연막(143)에 형성된 컨택홀을 통해 제1 도전 패턴(142)과 접촉할 수 있다.
제2 도전 패턴(144) 상부에는 절연물질로 제3 터치 절연막(145)이 실질적으로 기판(110) 전면에 형성된다. 제3 터치 절연막(145)은 터치 보호막으로, 유기절연물질로 이루어진 유기막일 수 있다. 일례로, 제3 터치 절연막(145)은 포토 아크릴(photo acryl)이나 벤조사이클로부텐(benzocyclobutene)로 이루어질 수 있으며, 이에 제한되지 않는다.
앞서 언급한 바와 같이, 본 발명은 비표시영역에 제1 및 제2 크랙 방지부를 형성하여, 표시장치 내부 및/또는 외부에서 발생한 크랙이 전파되는 것을 보다 효과적으로 방지할 수 있다. 이러한 본 발명의 실시예에 따른 전계발광 표시장치의 비표시영역 구성에 대해 도면을 참조하여 상세히 설명한다.
<제1 실시예>
도 3은 본 발명의 제1 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다.
도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 전계발광 표시장치(100)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(160), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다. 여기서, 게이트 구동부(150)는 도 1의 게이트 구동부(GD)에 해당하고, 제1 크랙 방지부(160)는 도 1의 제1 크랙 방지부(CS1)에 해당하며, 제2 크랙 방지부(170)는 도 1의 제2 크랙 방지부(CS2)에 해당한다.
앞서 언급한 바와 같이, 비표시영역(NDA)은 가장자리에 트리밍 마진 영역(TMA)을 포함하며, 게이트 구동부(150)와, 제1 크랙 방지부(160), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(160)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
보다 상세하게, 게이트 구동부(150)는 서로 다른 층에 형성된 제1, 제2, 제3, 제4 구동 패턴(151, 152, 153, 154)을 포함한다. 제1 구동 패턴(151)은 표시영역(DA)의 게이트 전극(도 2의 122)과 동일 공정을 통해 형성될 수 있다. 이러한 제1 구동 패턴(151)은 게이트 전극(도 2의 122)과 동일 물질로 동일 층에 위치하며, 이에 따라, 제1 구동 패턴(151)은 게이트 절연막(112)과 제1 층간 절연막(113) 사이에 위치한다. 제2 구동 패턴(152)은 표시영역(DA)의 게이트 배선(도시하지 않음)과 동일 공정을 통해 형성될 수 있다. 이러한 제2 구동 패턴(152)은 제1 층간 절연막(113)과 제2 층간 절연막(114) 사이에 위치한다. 제3 구동 패턴(153)은 표시영역(DA)의 소스 및 드레인 전극(도 2의 123, 124)과 동일 공정을 통해 형성될 수 있다. 이러한 제3 구동 패턴(153)은 소스 및 드레인 전극(도 2의 123, 124)과 동일 물질로 동일 층에 위치하며, 이에 따라, 제3 구동 패턴(153)은 제2 층간 절연막(114)과 보호막(115) 사이에 위치한다. 제4 구동 패턴(154)은 표시영역(DA)의 보조 드레인 전극(도 2의 126)과 동일 공정을 통해 형성될 수 있다. 이러한 제4 구동 패턴(154)은 보조 드레인 전극(도 2의 126)과 동일 물질로 동일 층에 위치하며, 이에 따라, 제4 구동 패턴(154)은 제1 평탄화막(116)과 제2 평탄화막(117) 사이에 위치한다.
여기서, 제1 평탄화막(116)과 보호막(115)은 제3 구동 패턴(153) 중 적어도 하나를 노출하는 컨택홀을 가지며, 제4 구동 패턴(154)은 컨택홀을 통해 제3 구동 패턴(153) 중 하나와 접촉할 수 있다.
이러한 제1, 제2, 제3, 제4 구동 패턴(151, 152, 153, 154)은 중첩하거나 이격되고, 전기적으로 연결되어 스위칭 소자 및/또는 신호 배선을 이루며, 신호 배선은 스캔 신호나 클럭(CLK) 신호 또는 전원 전압을 공급한다.
그러나, 게이트 구동부(150)은 도시된 구성에 제한되지 않으며, 제1, 제2, 제3, 제4 구동 패턴(151, 152, 153, 154) 각각의 개수와 크기 및 배치는 변경될 수 있다.
다음, 게이트 구동부(150)와 제2 크랙 방지부(170) 사이에는 저전위 배선(125)이 형성된다. 저전위 배선(125)은 표시영역(DA)의 소스 및 드레인 전극(도 2의 123, 124)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 저전위 배선(125)은 소스 및 드레인 전극(도 2의 123, 124)과 동일 물질로 동일 층에 형성되어, 제2 층간 절연막(114)과 보호막(115) 사이에 위치한다. 이러한 저전위 배선(125)은 제1 연결 패턴(127) 및 제2 연결 패턴(134)을 통해 발광다이오드(도 2의 130)의 제2 전극(133)과 전기적으로 연결된다.
이때, 제2 전극(133)은 게이트 구동부(150) 상부까지 연장되며, 뱅크(118)에 형성된 컨택홀(118a)을 통해 제2 연결 패턴(134)과 접촉한다.
제2 연결 패턴(134)의 일단은 제2 전극(133)과 게이트 구동부(150) 사이에 위치하며, 제2 전극(133) 및 게이트 구동부(150)과 중첩한다. 또한, 제2 연결 패턴(134)의 타단은 저전위 배선(125)과 중첩한다. 즉, 제2 연결 패턴(134)은 제2 전극(133) 및 저전위 배선(125)과 중첩하며, 제2 전극(133)은 저저위 배선(125)과 중첩하지 않고 이격될 수 있다.
이러한 제2 연결 패턴(134)은 표시영역(DA)의 제1 전극(131)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제2 연결 패턴(134)은 제1 전극(131)과 동일 물질로 동일 층에 형성되어, 제2 평탄화막(117) 및 뱅크(118) 사이에 위치한다.
여기서, 제2 연결 패턴(134)은 제2 평탄화막(117) 상부에 다수의 홀(134a)을 가지며, 홀(134a)을 통해 제2 평탄화막(117)의 상면이 노출된다. 홀(134a)은 게이트 구동부(150)과 중첩할 수 있다.
이러한 홀(134a)은 유기막인 제1 평탄화막(116)과 제2 평탄화막(117) 내부의 수분을 아웃-개싱(out-gassing)하기 위한 통로 역할을 한다. 홀(134a)은 사각형이나 원형의 형태를 가질 수 있으며, 이에 제한되지 않는다.
한편, 제2 연결 패턴(134)은 실질적으로 제2 평탄화막(117)에 형성된 컨택홀을 통해 제1 연결 패턴(127)과 접촉할 수 있다.
이러한 제1 연결 패턴(127)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 제1 연결 패턴(127)은 저전위 배선(125)과 제2 연결 패턴(134) 사이에 위치하며, 저전위 배선(125) 및 제2 연결 패턴(134)과 중첩한다.
제1 연결 패턴(127)은 표시영역(DA)의 보조 드레인 전극(도 2의 126)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 연결 패턴(127)은 보조 드레인 전극(도 2의 126)과 동일 물질로 동일 층에 형성되어, 제1 연결 패턴(127)의 적어도 일부는 제2 평탄화막(117) 및 뱅크(118) 사이에 위치한다. 또한, 제1 연결 패턴(127)의 일부는 보호막(115)과 제2 평탄화막(117) 사이에 위치할 수 있다.
제1 연결 패턴(127)은 실질적으로 제1 평탄화막(116) 및 보호막(115)에 형성된 컨택홀을 통해 저전위 배선(125)과 접촉한다. 이에 따라, 제2 전극(133)은 제1 및 제2 연결 패턴(127, 134)을 통해 저전위 배선(125)과 전기적으로 연결되며, 저전위 전압을 인가 받는다. 여기서, 제1 연결 패턴(127)은 생략될 수도 있다.
한편, 앞서 언급한 바와 같이, 투습 방지부(190)가 게이트 구동부(150)와 중첩하여 위치할 수 있다. 투습 방지부(190)는 유기막인 제1 및 제2 평탄화막(116, 117)에 각각 형성된 개구부로 이루어진다. 이러한 투습 방지부(190)는 표시영역(DA)의 적어도 세 측, 즉, 도 1의 표시영역(DA)의 좌측과 우측 및 하측을 둘러싸도록 형성될 수 있으며, 수분을 잘 흡수하는 유기막을 끊어주어 수분이 표시영역(DA)으로 침투하는 것을 방지한다.
이러한 투습 방지부(190)는 뱅크(118)에 형성된 컨택홀(118a)과 중첩할 수 있다.
다음, 트리밍 마진 영역(TMA)과 저전위 배선(125) 사이에는 제2 크랙 방지부(170)가 위치한다.
제2 크랙 방지부(170)는 금속과 같은 도전성 물질로 이루어진 다수의 제1 방지 패턴(171)과 다수의 제2 방지 패턴(172)을 포함한다. 제2 크랙 방지부(170)의 제1 및 제2 방지 패턴(171, 172)은 표시영역(DA)의 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성될 수 있다.
일례로, 제1 방지 패턴(171)은 게이트 전극(도 2의 122)과 동일 공정을 통해 형성될 수 있다. 이러한 제1 방지 패턴(171)은 게이트 전극(도 2의 122)과 동일 물질로 동일 층에 형성되어, 게이트 절연막(112)과 제1 층간 절연막(113) 사이에 위치할 수 있다. 또한, 제2 방지 패턴(172)은 표시영역(DA)의 게이트 배선(도시하지 않음)과 동일 공정을 통해 형성될 수 있다. 이러한 제2 방지 패턴(172)은 게이트 배선과 동일 물질로 동일 층에 형성되어 제1 층간 절연막(113)과 제2 층간 절연막(114) 사이에 위치할 수 있다.
여기서, 제1 방지 패턴(171) 중 일부는 크랙을 검출하는 역할을 할 수 있다. 예를 들어, 제1 방지 패턴(171) 중 양 가장자리의 패턴은 저항의 변동을 감지하여 크랙 발생 유무를 확인한다. 그러나, 본 발명은 이에 제한되지 않는다. 이와 달리, 제2 방지 패턴(172)의 일부가 크랙을 검출하는 역할을 할 수도 있고, 별도의 크랙 검출 패턴이 형성될 수도 있다. 이러한 크랙 검출 패턴은 소스 및 드레인 전극(도 2의 123, 124)과 동일 물질로 동일 층에 형성될 수도 있다.
제2 크랙 방지부(170)의 제1 및 제2 방지 패턴(171, 172)은 크랙이 발생하기 쉬운 무기막, 즉, 버퍼층(111)과, 게이트 절연막(112), 제1 층간절연막(113), 제2 층간 절연막(114), 그리고 보호막(115) 사이에 형성되어, 표시장치의 내부 및/또는 외부에서 발생한 크랙이 무기막(111, 112, 113, 114, 115)을 통해 전파되는 것을 방지한다.
한편, 무기막(111, 112, 113, 114, 115)의 가장자리가 노출될 경우 크랙이 발생할 가능성이 높으므로, 무기막(111, 112, 113, 114, 115)의 가장자리는 유기막으로 덮이는 것이 바람직하다. 이때, 무기막(111, 112, 113, 114, 115)의 일부는 가장자리가 모두 일치하여 동일 선상에 위치할 수 있으며, 이에 제한되지 않는다.
일례로, 버퍼층(111)과, 게이트 절연막(112), 제1 층간절연막(113), 그리고 제2 층간 절연막(114)의 가장자리는 유기막인 제2 평탄화막(117)에 의해 덮이며, 버퍼층(111)과, 게이트 절연막(112), 제1 층간절연막(113), 그리고 제2 층간 절연막(114)의 가장자리는 일치하여 동일 선상에 위치할 수 있다. 이에 따라, 버퍼층(111)과, 게이트 절연막(112), 제1 층간절연막(113), 그리고 제2 층간 절연막(114)의 측면은 제2 평탄화막(117)과 접촉한다.
다음, 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에는 댐 구조물(180)이 형성된다. 이때, 댐 구조물(180)은 저전위 배선(125)과 중첩할 수 있다.
이러한 댐 구조물(180)은 표시영역(DA)의 네 측을 둘러싸도록 형성되며, 봉지부(135)의 유기막, 즉, 제2 봉지층(135b)의 흐름을 제어한다.
댐 구조물(180)은 복수 개로 구비될 수 있으며, 각각은 하나 이상의 층을 적층하여 형성될 수 있다. 일례로, 댐 구조물(180)은 제1, 제2, 제3 댐(181, 182, 183)을 포함한다. 여기서, 제1 및 제2 댐(181, 182)의 각각은 제2 평탄화막(117)과 뱅크(118) 및 스페이서(도 2의 119)와 동일 공정을 통해 형성된 패턴들이 적층되어 구성되고, 제3 댐(183)은 제1 평탄화막(116)과 뱅크(118) 및 스페이서(도 2의 119)와 동일 공정을 통해 형성된 패턴들이 적층되어 구성될 수 있다.
이러한 댐 구조물(180)은, 댐 구조물(180)의 상면과 제2 봉지층(135b)의 상면의 높이 차이를 최소화하여 제2 봉지층(135b)의 유기물질이 오버플로우(overflow) 하는 것을 방지할 수 있다.
댐 구조물(180)의 개수 및 적층 구조는 도시된 구성에 제한되지 않으며, 변경될 수 있다.
제2 전극(133)과 댐 구조물(180)의 상부에는 봉지부(135)가 형성된다. 앞서 언급한 바와 같이, 봉지부(135)는 제1, 제2, 제3 봉지층(135a, 135b, 135c)을 포함하며, 제1 및 제3 봉지층(135a, 135c)은 무기절연물질로 이루어지고, 제2 봉지층(135b)은 유기절연물질로 이루어진다.
여기서, 무기막인 제1 및 제3 봉지층(135a, 135c)은 댐 구조물(180)을 덮도록 형성되며, 유기막인 제2 봉지층(135b)은 댐 구조물(180)과 이격되어 제2 봉지층(135b)의 가장자리는 댐 구조물(180)과 표시영역(DA) 사이에 위치한다. 이에 따라, 제1 봉지층(135a)과 제3 봉지층(135c)은 댐 구조물(180) 상부에서 서로 접촉하며, 제2 봉지층(135b)은 제1 및 제3 봉지층(135a, 135c)에 의해 둘러싸인다. 이때, 제3 봉지층(135c)은 제2 봉지층(135b)의 측면과 접촉한다.
또한, 제1 및 제3 봉지층(135a, 135c)의 가장자리는 실질적으로 제2 크랙 방지부(170)와 댐 구조물(180) 사이에 위치할 수 있으며, 이러한 제1 및 제3 봉지층(135a, 135c)은 제2 크랙 방지부(170) 상부의 무기막, 즉, 제2 층간 절연막(114)을 노출할 수 있다.
다음, 봉지부(135) 상부에는 터치 센서부(140)가 위치한다. 앞서 언급한 바와 같이, 터치 센서부(140)는 제1 터치 절연막(141)과 제1 도전 패턴(142), 제2 터치 절연막(143), 제2 도전 패턴(144), 그리고 제3 터치 절연막(145)을 포함하며, 제1 및 제2 도전 패턴(142, 144)은 게이트 구동부(150)와 중첩할 수 있다.
또한, 터치 센서부(140)는 가장자리에 터치 접지 배선(142a, 144a)을 포함할 수 있다. 터치 접지 배선(142a, 144a)은 제1 접지 패턴(142a)과 제2 접지 패턴(144a)을 포함한다. 제1 접지 패턴(142a)은 제1 도전 패턴(142)과 동일 공정을 통해 형성된다. 이러한 제1 접지 패턴(142a)은 제1 도전 패턴(142)과 동일 물질로 동일 층에 형성되어 제1 터치 절연막(141)과 제2 터치 절연막(143) 사이에 위치한다. 또한, 제2 접지 패턴(144a)은 제2 도전 패턴(144)과 동일 공정을 통해 형성된다. 이러한 제2 접지 패턴(144a)은 제2 도전 패턴(144)과 동일 물질로 동일 층에 형성되어 제2 터치 절연막(143)과 제3 터치 절연막(145) 사이에 위치한다.
제2 접지 패턴(144a)은 제2 터치 절연막(143)에 형성된 컨택홀을 통해 제1 접지 패턴(142a)과 접촉한다.
한편, 제1, 제2, 제3 터치 절연막(141, 143, 145)은 댐 구조물(180) 및 봉지부(135)를 덮는다. 또한, 제1, 제2, 제3 터치 절연막(141, 143, 145)은 제2 크랙 방지부(170)를 덮는다. 이때, 제1 터치 절연막(141)은 제3 봉지층(135c)의 상면 및 측면과 접촉하고, 제2 크랙 방지부(170) 상부의 제2 층간 절연막(114)의 상면과 접촉한다.
제1 및 제2 터치 절연막(141, 143)의 가장자리는 실질적으로 동일 선상에 위치하며, 유기막으로 덮일 수 있다. 이때, 제1 및 제2 터치 절연막(141, 143)의 측면은 뱅크(118)와 접촉할 수 있다.
또한, 제3 터치 절연막(145)은 실질적으로 트리밍 마진 영역(TMA)을 제외한 비표시영역(NDA) 전면에 형성되어 제2 크랙 방지부(170)와 댐 구조물(180) 및 게이트 구동부(150)를 덮는다.
다음, 제1 크랙 방지부(160)가 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 형성된다. 제1 크랙 방지부(160)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(160)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(160)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(160)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
제1 크랙 방지부(160)는 도전성 물질로 이루어진 다수의 방지 패턴을 포함할 수 있다. 일례로, 제1 크랙 방지부(160)는 세 개의 방지 패턴을 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 방지 패턴의 개수는 변경될 수 있다.
이와 달리, 제1 크랙 방지부(160)는 하나의 방지 패턴으로 이루어질 수도 있으며, 경우에 따라, 내부에 홀을 포함할 수 있다.
이러한 제1 크랙 방지부(160)는 터치 센서부(140)의 제1 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 크랙 방지부(160)는 제1 도전 패턴(142)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 크랙 방지부(160)는 제1 도전 패턴(142)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
이와 달리, 제1 크랙 방지부(160)는 터치 센서부(140)의 제2 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 크랙 방지부(160)는 제2 도전 패턴(144)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 크랙 방지부(160)는 제2 도전 패턴(144)과 동일 물질로 이루어질 수 있으며, 금속 물질이나 투명 도전성 물질로 이루어질 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 전계발광 표시장치(100)에서는, 무기막이 외부로 노출되지 않도록 하여, 크랙의 발생을 억제할 수 있다.
또한, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(160, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(160, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(160)는 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(160, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(160)는 무기막과 이격되어 형성되므로, 외부로부터의 크랙 발생 및 크랙의 전파를 더욱 더 방지할 수 있다.
게다가, 트리밍 마진 영역(TMA)에 인접하여 제1 크랙 방지부(160)를 형성함으로써, 설계 마진에 대한 제약을 줄일 수 있으며, 내로우 베젤(narrow bezel)의 구현이 가능하다.
<제2 실시예>
도 4는 본 발명의 제2 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제2 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 전계발광 표시장치(200)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(260), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(260), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(260)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(260)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(260)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(260)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(260)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
제1 크랙 방지부(260)는 도전성 물질로 이루어진 다수의 방지 패턴을 포함할 수 있다. 이러한 제1 크랙 방지부(260)는 적어도 하나의 제1 패턴(261)과 적어도 하나의 제2 패턴(262)을 포함할 수 있다. 즉, 제1 크랙 방지부(260)는 번갈아 배치된 제1 패턴(261)과 제2 패턴(262)을 포함할 수 있다. 일례로, 제1 크랙 방지부(260)는 두 개의 제1 패턴(261)과 하나의 제2 패턴(262)을 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제1 및 제2 패턴(261, 262)의 개수는 변경될 수 있다.
여기서, 제1 패턴(261)은 터치 센서부(140)의 제1 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 패턴(261)은 제1 도전 패턴(142)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제 제1 패턴(261)은 제1 도전 패턴(142)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
또한, 제2 패턴(262)은 터치 센서부(140)의 제2 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제2 패턴(262)은 제2 도전 패턴(144)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제2 패턴(262)은 제2 도전 패턴(144)과 동일 물질로 이루어질 수 있으며, 금속 물질이나 투명 도전성 물질로 이루어질 수 있다.
이러한 제1 및 제2 패턴(261, 262)은 서로 다른 물질로 이루어질 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 전계발광 표시장치(200)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(260, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(260, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(260)는 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(260, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(260)는 서로 다른 물질로 이루어진 제1 및 제2 패턴(261, 262)을 번갈아 배치하여 형성함으로써, 크랙의 전파를 더욱 효과적으로 방지할 수 있다.
<제3 실시예>
도 5는 본 발명의 제3 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제3 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 5에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 전계발광 표시장치(300)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(360), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(360), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(360)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(360)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(360)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(360)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(360)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
제1 크랙 방지부(360)는 도전성 물질로 이루어진 다수의 방지 패턴을 포함할 수 있다. 이때, 각 방지 패턴은 하부의 제1 패턴(361)과 상부의 제2 패턴(362)을 포함할 수 있다. 즉, 제1 크랙 방지부(360)는 제1 패턴(361)과 제2 패턴(362)의 이중층 구조를 가질 수 있다. 일례로, 제1 크랙 방지부(360)는 세 개의 방지 패턴을 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 방지 패턴의 개수는 변경될 수 있다.
이와 달리, 제1 크랙 방지부(360)는 이중층 구조를 가지는 하나의 방지 패턴으로 이루어질 수도 있으며, 경우에 따라, 내부에 홀을 포함할 수 있다.
여기서, 제1 패턴(361)은 터치 센서부(140)의 제1 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 패턴(361)은 제1 도전 패턴(142)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제 제1 패턴(361)은 제1 도전 패턴(142)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
또한, 제2 패턴(362)은 터치 센서부(140)의 제2 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제2 패턴(362)은 제2 도전 패턴(144)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제2 패턴(362)은 제2 도전 패턴(144)과 동일 물질로 이루어질 수 있으며, 금속 물질이나 투명 도전성 물질로 이루어질 수 있다.
이러한 제1 및 제2 패턴(361, 362)은 서로 다른 물질로 이루어질 수 있다.
이와 같이, 본 발명의 제3 실시예에 따른 전계발광 표시장치(300)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(360, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(360, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(360)는 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(360, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(360)는 서로 다른 물질로 이루어진 제1 및 제2 패턴(361, 362)이 적층된 구조로 형성함으로써, 크랙의 전파를 더욱 효과적으로 방지할 수 있다.
<제4 실시예>
도 6은 본 발명의 제4 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제4 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 6에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 전계발광 표시장치(400)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(460), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(460), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(460)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(460)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(460)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(460)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(460)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
제1 크랙 방지부(460)는 도전성 물질로 이루어진 하나의 방지 패턴을 포함할 수 있다. 이때, 제1 크랙 방지부(460)는 내부에 홀(도시하지 않음)을 포함할 수도 있다.
이러한 제1 크랙 방지부(460)는 터치 센서부(140)의 제2 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 크랙 방지부(460)는 제2 도전 패턴(144)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 크랙 방지부(460)는 제2 도전 패턴(144)과 동일 물질로 이루어질 수 있으며, 금속 물질이나 투명 도전성 물질로 이루어질 수 있다.
또한, 제1 크랙 방지부(460)는 터치 접지 배선(142a, 144a)과 연결될 수 있다. 보다 상세하게, 제1 크랙 방지부(460)는 제2 접지 패턴(144a)과 연결되어 일체로 형성될 수 있다.
이와 달리, 제1 크랙 방지부(460)는 다수의 방지 패턴을 포함할 수도 있으며, 적어도 하나의 방지 패턴이 제2 접지 패턴(144a)과 연결될 수도 있다.
이와 같이, 본 발명의 제4 실시예에 따른 전계발광 표시장치(400)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(460, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(460, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(460)는 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(460, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(460)는 터치 접지 배선(142a, 144a)과 연결됨으로써, 터치 접지 배선(142a, 144a)의 저항을 낮출 수 있으며, 외부로부터 인입되는 전하를 빠르게 방전시켜 화면이 녹색을 띠는 그리니쉬(greenish) 불량을 개선할 수 있다.
<제5 실시예>
도 7은 본 발명의 제5 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제5 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 7에 도시한 바와 같이, 본 발명의 제5 실시예에 따른 전계발광 표시장치(500)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(560), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(560), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(560)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(560)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(560)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(560)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(560)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
제1 크랙 방지부(560)는 도전성 물질로 이루어진 하나의 방지 패턴을 포함할 수 있다. 이때, 제1 크랙 방지부(560)는 내부에 홀(도시하지 않음)을 포함할 수도 있다.
이러한 제1 크랙 방지부(560)는 터치 센서부(140)의 제1 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 크랙 방지부(560)는 제1 도전 패턴(142)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 크랙 방지부(560)는 제1 도전 패턴(142)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
또한, 제1 크랙 방지부(560)는 터치 접지 배선(142a, 144a)과 연결될 수 있다. 보다 상세하게, 제1 크랙 방지부(560)는 제1 접지 패턴(142a)과 연결되어 일체로 형성될 수 있다.
이와 달리, 제1 크랙 방지부(560)는 다수의 방지 패턴을 포함할 수도 있으며, 적어도 하나의 방지 패턴이 제1 접지 패턴(124a)과 연결될 수도 있다.
이와 같이, 본 발명의 제5 실시예에 따른 전계발광 표시장치(500)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(560, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(560, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(560)는 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(560, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(560)는 터치 접지 배선(142a, 144a)과 연결됨으로써, 터치 접지 배선(142a, 144a)의 저항을 낮출 수 있으며, 외부로부터 인입되는 전하를 빠르게 방전시켜 화면이 녹색을 띠는 그리니쉬(greenish) 불량을 개선할 수 있다.
<제6 실시예>
도 8은 본 발명의 제6 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제6 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 8에 도시한 바와 같이, 본 발명의 제6 실시예에 따른 전계발광 표시장치(600)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(660), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(660), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(660)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(660)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(660)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(660)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(660)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
이러한 제1 크랙 방지부(660)는 도전성 물질로 이루어진 하나의 제1 패턴(661)과 다수의 제2 패턴(662)을 포함한다. 여기서, 제1 패턴(661)은 제3 터치 절연막(145)과 접촉하고, 제2 패턴(662)은 기판(110)과 접촉한다. 제1 패턴(661)은 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 패턴(662)은 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성될 수 있다.
일례로, 제1 패턴(661)은 터치 센서부(140)의 제1 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 패턴(661)은 제1 도전 패턴(142)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 패턴(661)은 제1 도전 패턴(142)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
이러한 제1 패턴(661)은 터치 접지 배선(142a, 144a)과 연결될 수 있다. 보다 상세하게, 제1 패턴(661)은 제1 접지 패턴(142a)과 연결되어 일체로 형성될 수 있다.
또한, 제2 패턴(662)은 표시영역(DA)의 소스 및 드레인 전극(도 2의 123, 124)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제2 패턴(662)은 소스 및 드레인 전극(도 2의 123, 124)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 패턴(662)은 표시영역(DA)의 게이트 전극(도 2의 122)과 동일 공정을 통해 형성될 수도 있다. 이와 달리, 제2 패턴(662)은 표시영역(DA)의 게이트 배선(도시하지 않음)이나 보조 드레인 전극(도 2의 126)과 동일 공정을 통해 형성될 수도 있다.
이러한 제1 패턴(661)과 제2 패턴(662) 사이에는 유기막이 형성될 수 있다. 즉, 제1 패턴(661)과 제2 패턴(662) 사이에는 제2 평탄화막(117)이 형성될 수 있고, 제2 패턴(662)은 제2 평탄화막(117)으로 덮이며, 제1 패턴(661)은 제2 평탄화막(117)에 형성된 다수의 컨택홀을 통해 대응하는 제2 패턴(662)과 접촉할 수 있다.
이와 같이, 본 발명의 제6 실시예에 따른 전계발광 표시장치(600)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(660, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(660, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(660)의 제1 패턴(661)은 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제1 크랙 방지부(660)의 제2 패턴(662)과 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(660, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(660)는 터치 접지 배선(142a, 144a)과 연결됨으로써, 터치 접지 배선(142a, 144a)의 저항을 낮출 수 있으며, 외부로부터 인입되는 전하를 빠르게 방전시켜 화면이 녹색을 띠는 그리니쉬(greenish) 불량을 개선할 수 있다.
<제7 실시예>
도 9은 본 발명의 제7 실시예에 따른 전계발광 표시장치의 비표시영역을 개략적으로 도시한 단면도로, 도 1의 III-III'선에 대응하는 단면을 도시한다. 본 발명의 제7 실시예에 따른 전계발광 표시장치는 제1 크랙 방지부를 제외하고 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 부분에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 9에 도시한 바와 같이, 본 발명의 제7 실시예에 따른 전계발광 표시장치(700)는 비표시영역(NDA)에 게이트 구동부(150)와 제1 크랙 방지부(760), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)을 포함한다.
이러한 게이트 구동부(150)와, 제1 크랙 방지부(760), 제2 크랙 방지부(170), 댐 구조물(180), 그리고 투습 방지부(190)는 트리밍 마진 영역(TMA)과 표시영역(도 1의 DA) 사이에 위치한다. 이러한 트리밍 마진 영역(TMA)에는 어떠한 층이나 패턴도 형성되지 않으며, 이에 따라, 트리밍 마진 영역(TMA)에서 기판(110)의 상면은 노출된다.
여기서, 제1 크랙 방지부(760)는 트리밍 마진 영역(TMA)과 제2 크랙 방지부(170) 사이에 위치하고, 게이트 구동부(150)는 댐 구조물(180)과 표시영역(DA) 사이에 위치하며, 댐 구조물(180)은 제2 크랙 방지부(170)와 게이트 구동부(150) 사이에 위치한다. 또한, 투습 방지부(190)는 게이트 구동부(150)와 중첩하여 위치할 수 있다.
제1 크랙 방지부(760)는 기판(110)과 접촉하고, 유기막인 제3 터치 절연막(145)으로 부분적으로 덮이며 접촉한다. 즉, 제1 크랙 방지부(760)는 기판(110)과 제3 터치 절연막(145) 사이에 위치한다. 이러한 제1 크랙 방지부(760)의 상하부에는 어떠한 무기막도 형성되지 않는다. 이에 따라, 제1 크랙 방지부(760)는 무기막과 이격되며, 어떠한 무기막과도 접촉하지 않는다.
이러한 제1 크랙 방지부(760)는 도전성 물질로 이루어진 하나의 제1 패턴(761)과 다수의 제2 패턴(762)을 포함한다. 여기서, 제1 패턴(761)은 제3 터치 절연막(145)과 접촉하고, 부분적으로 노출되며, 제2 패턴(762)은 기판(110)과 접촉한다. 제1 패턴(761)은 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제2 패턴(762)은 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성될 수 있다.
일례로, 제1 패턴(761)은 터치 센서부(140)의 제2 전극층과 동일 공정을 통해 형성될 수 있다. 즉, 제1 패턴(761)은 제2 도전 패턴(144)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제1 패턴(761)은 제2 도전 패턴(144)과 동일 물질로 이루어질 수 있으며, 금속 물질이나 투명 도전성 물질로 이루어질 수 있다.
이러한 제1 패턴(761)은 터치 접지 배선(142a, 144a)과 연결될 수 있다. 보다 상세하게, 제1 패턴(761)은 제2 접지 패턴(144a)과 연결되어 일체로 형성될 수 있다.
또한, 제2 패턴(762)은 표시영역(DA)의 소스 및 드레인 전극(도 2의 123, 124)과 동일 공정을 통해 형성될 수 있다. 이에 따라, 제2 패턴(762)은 소스 및 드레인 전극(도 2의 123, 124)과 동일 물질로 이루어질 수 있으며, 금속 물질로 이루어질 수 있다.
그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제2 패턴(762)은 표시영역(DA)의 게이트 전극(도 2의 122)과 동일 공정을 통해 형성될 수도 있다. 이와 달리, 제2 패턴(762)은 표시영역(DA)의 게이트 배선(도시하지 않음)이나 보조 드레인 전극(도 2의 126)과 동일 공정을 통해 형성될 수도 있다.
이러한 제1 패턴(761)과 제2 패턴(762) 사이에는 유기막이 형성될 수 있다. 즉, 제1 패턴(761)과 제2 패턴(762) 사이에는 제2 평탄화막(117)이 형성될 수 있고, 제2 패턴(762)은 제2 평탄화막(117)으로 덮이며, 제1 패턴(761)은 제2 평탄화막(117)에 형성된 다수의 컨택홀을 통해 대응하는 제2 패턴(762)과 접촉할 수 있다.
이와 같이, 본 발명의 제7 실시예에 따른 전계발광 표시장치(700)에서는, 비표시영역(NDA)에 제1 및 제2 크랙 방지부(760, 170)를 구비하여, 표시장치 외부로부터의 충격이나 표시장치 내부의 응력에 의해 크랙이 발생하더라도, 제1 및 제2 크랙 방지부(760, 170)에 의해 표시장치 내부로 크랙이 전파되는 것을 효과적으로 방지할 수 있다. 이에 따라, 크랙을 통한 수분의 침투를 방지하여, 발광층(도 2의 132)을 보호하고 발광다이오드(도 2의 130)의 신뢰성을 높일 수 있다.
이러한 제1 크랙 방지부(760)의 제1 패턴(761)은 터치 센서부(140)의 전극층과 동일 공정을 통해 형성되고, 제1 크랙 방지부(760)의 제2 패턴(762)과 제2 크랙 방지부(170)는 박막트랜지스터(도 2의 120)의 전극층과 동일 공정을 통해 형성되므로, 제조 공정의 추가 없이 제1 및 제2 크랙 방지부(760, 170)를 형성할 수 있다.
또한, 제1 크랙 방지부(760)는 터치 접지 배선(142a, 144a)과 연결됨으로써, 터치 접지 배선(142a, 144a)의 저항을 낮출 수 있으며, 외부로부터 인입되는 전하를 빠르게 방전시켜 화면이 녹색을 띠는 그리니쉬(greenish) 불량을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 기판 120: 박막트랜지스터
130: 발광다이오드 135: 봉지부
140: 터치 센서부 150: 게이트 구동부
160, 260, 360, 460, 560, 660, 760: 제1 크랙 방지부
170: 제2 크랙 방지부 180: 댐 구조물
190: 투습 방지부

Claims (16)

  1. 영상을 표시하는 표시영역과 상기 표시영역을 둘러싸는 비표시영역이 정의된 기판과;
    상기 기판 상의 상기 표시영역에 전기적으로 연결된 박막트랜지스터와 발광다이오드;
    상기 박막트랜지스터와 상기 발광다이오드를 덮는 봉지부;
    상기 봉지부 상부의 터치 센서부; 그리고
    상기 기판 상의 상기 비표시영역에 제1 및 제2 크랙 방지부
    를 포함하며,
    상기 제2 크랙 방지부는 상기 제1 크랙 방지부와 상기 표시영역 사이에 위치하고,
    상기 제1 크랙 방지부는 상기 터치 센서부의 전극층과 동일 공정을 통해 형성되는 제1 패턴을 포함하는 전계발광 표시장치.
  2. 제1항에 있어서,
    상기 제1 크랙 방지부는 상기 기판과 접촉하는 전계발광 표시장치.
  3. 제2항에 있어서,
    상기 제1 크랙 방지부는 제2 패턴을 더 포함하며, 상기 제1 패턴은 상기 터치 센서부의 제1 전극층과 동일 공정을 통해 형성되고, 상기 제2 패턴은 상기 터치 센서부의 제2 전극층과 동일 공정을 통해 형성되는 전계발광 표시장치.
  4. 제3항에 있어서,
    상기 제1 패턴과 상기 제2 패턴은 번갈아 배치되는 전계발광 표시장치.
  5. 제3항에 있어서,
    상기 제1 크랙 방지부는 상기 제1 패턴과 상기 제2 패턴이 적층된 이중층 구조를 가지는 전계발광 표시장치.
  6. 제2항에 있어서,
    상기 터치 센서부는 터치 접지 배선을 포함하고, 상기 제1 패턴은 상기 터치 접지 배선과 연결되는 전계발광 표시장치.
  7. 제2항에 있어서,
    상기 제1 크랙 방지부는 제2 패턴을 더 포함하고, 상기 제2 패턴은 상기 박막트랜지스터의 전극층과 동일 공정을 통해 형성되는 전계발광 표시장치.
  8. 제7항에 있어서,
    상기 제2 패턴은 상기 기판과 접촉하는 전계발광 표시장치.
  9. 제8항에 있어서,
    상기 제1 패턴과 상기 제2 패턴 사이에 유기막이 위치하며, 상기 제1 패턴은 상기 유기막에 형성된 컨택홀을 통해 상기 제2 패턴과 접촉하는 전계발광 표시장치.
  10. 제2항에 있어서,
    상기 터치 센서부는 상기 전극층을 덮는 터치 보호막을 포함하며, 상기 제1 크랙 방지부는 상기 터치 보호막과 접촉하는 전계발광 표시장치.
  11. 제2항에 있어서,
    상기 제1 크랙 방지부는 무기막과 이격되는 전계발광 표시장치.
  12. 제1항에 있어서,
    상기 제2 크랙 방지부는 상기 박막트랜지스터의 전극층과 동일 공정을 통해 형성되는 전계발광 표시장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 비표시영역은 트리밍 마진 영역을 포함하며, 상기 제1 및 제2 크랙 방지부는 상기 트리밍 마진 영역과 상기 표시영역 사이에 위치하는 전계발광 표시장치.
  14. 제13항에 있어서,
    상기 트리밍 마진 영역에서 상기 기판의 상면이 노출되는 전계발광 표시장치.
  15. 제13항에 있어서,
    상기 제2 크랙 방지부와 상기 표시영역 사이에 투습 방지부를 더 포함하며, 상기 투습 방지부는 유기막에 형성된 개구부인 전계발광 표시장치.
  16. 제15항에 있어서,
    상기 제2 크랙 방지부와 상기 표시영역 사이에 게이트 구동부를 더 포함하며, 상기 투습 방지부는 상기 게이트 구동부와 중첩하는 전계발광 표시장치.
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